JPS6294935A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6294935A JPS6294935A JP23573085A JP23573085A JPS6294935A JP S6294935 A JPS6294935 A JP S6294935A JP 23573085 A JP23573085 A JP 23573085A JP 23573085 A JP23573085 A JP 23573085A JP S6294935 A JPS6294935 A JP S6294935A
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- JP
- Japan
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- polycrystalline silicon
- etching
- film
- residue
- layer
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
し産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に感光性樹脂
膜をマスクとして多結晶シリコン膜のエツチングを行い
、多結晶シリコン電極を形成する工程を有する半導体装
置の製造方法に関する。
膜をマスクとして多結晶シリコン膜のエツチングを行い
、多結晶シリコン電極を形成する工程を有する半導体装
置の製造方法に関する。
従来、この種の半導体装置の製造方法は、半導体基板上
に形成された多結晶シリコン膜を感光性樹脂膜をマスク
としてエツチングし多結晶シリコン電極を形成する工程
に於いては、まず、フロン系ガスを用いて異方性エツチ
ングを行い、次に残渣を除去するなめに別の半導体基板
を１枚あてエツチングする枚葉式の等方性プラズマエツ
チング装置を用いて等方性エツチングを行っていた。
に形成された多結晶シリコン膜を感光性樹脂膜をマスク
としてエツチングし多結晶シリコン電極を形成する工程
に於いては、まず、フロン系ガスを用いて異方性エツチ
ングを行い、次に残渣を除去するなめに別の半導体基板
を１枚あてエツチングする枚葉式の等方性プラズマエツ
チング装置を用いて等方性エツチングを行っていた。
この従来方法を２層構造の多結晶シリコン電極の形成に
適用した場合について第２図（ａ＞、（ｂ）について説
明する。
適用した場合について第２図（ａ＞、（ｂ）について説
明する。
まず、第２図（ａ）は感光性樹脂膜１２をマスクとして
フロン系ガスを用いて異方性エツチングを施した場合の
断面図である。第２図（ａ）において、２２は第２層目
と多結晶シリコン膜、４２は第１層目の多結晶シリコン
膜、３２は第１層目の多結晶シリコン表面を覆う酸化膜
、５２は上記異方性エツチングにより残さた第２層目の
多結晶シリコンの残渣、６２は半導体基板７２の上に形
成された酸化膜である。
フロン系ガスを用いて異方性エツチングを施した場合の
断面図である。第２図（ａ）において、２２は第２層目
と多結晶シリコン膜、４２は第１層目の多結晶シリコン
膜、３２は第１層目の多結晶シリコン表面を覆う酸化膜
、５２は上記異方性エツチングにより残さた第２層目の
多結晶シリコンの残渣、６２は半導体基板７２の上に形
成された酸化膜である。
上記した第２層目の多結晶シリコンは通常別の枚葉式の
等方性プラズマエツチング装置を用いて残渣をエツチン
グ除去し第２図（ｂ）に示す構造を得ていた。
等方性プラズマエツチング装置を用いて残渣をエツチン
グ除去し第２図（ｂ）に示す構造を得ていた。
上述した従来の半導体装置の製造方法において、枚葉式
の等方性プラズマエツチング装置では、エツチングの再
現性が悪く、微細パターン化するにつれて、多結晶シリ
コン電極の寸法制御が困難になる。
の等方性プラズマエツチング装置では、エツチングの再
現性が悪く、微細パターン化するにつれて、多結晶シリ
コン電極の寸法制御が困難になる。
さ−らに、枚葉式の等方性プラズマエツチング装置では
多結晶シリコン膜と酸化膜のエツチングレートの比が１
０〜１５しかなく、多結晶シリコン電極の下のゲート酸
化膜厚が薄くなるにつれて半導体基板に物理的ダメージ
を与え製品歩留りを低ドさせるという欠点がある。
多結晶シリコン膜と酸化膜のエツチングレートの比が１
０〜１５しかなく、多結晶シリコン電極の下のゲート酸
化膜厚が薄くなるにつれて半導体基板に物理的ダメージ
を与え製品歩留りを低ドさせるという欠点がある。
特にＣＣＤの場合には２層多結晶シリコン電極構造にな
っており、第１層目の多結晶シリコンのふちに残った第
２層目の多結晶シリコン膜の残渣を除去するため、枚葉
式のプラズマエツチング装置ではエツチング時間が長く
なり、物理的ダメージを受は易いという欠点がある。第
２図（ａ）、（ｂ）に示すように１．の厚さに形成した
酸化膜が残渣除去後はｔ２の厚さに減少している。すな
わち当初の酸化膜のｔｌが薄いときは半導体基板７２並
びに第１層目の多結晶シリコンは露出し、ダメージを受
けることになる。
っており、第１層目の多結晶シリコンのふちに残った第
２層目の多結晶シリコン膜の残渣を除去するため、枚葉
式のプラズマエツチング装置ではエツチング時間が長く
なり、物理的ダメージを受は易いという欠点がある。第
２図（ａ）、（ｂ）に示すように１．の厚さに形成した
酸化膜が残渣除去後はｔ２の厚さに減少している。すな
わち当初の酸化膜のｔｌが薄いときは半導体基板７２並
びに第１層目の多結晶シリコンは露出し、ダメージを受
けることになる。
本発明の目的は、微細パターン化に適し残渣のない再現
性の優れた多結晶シリコン膜のエツチングが出来、しか
も酸化膜が薄くなってもエツチングによる物理的ダメー
ジが軽減できる半導体装置の製造方法を提供することに
ある。
性の優れた多結晶シリコン膜のエツチングが出来、しか
も酸化膜が薄くなってもエツチングによる物理的ダメー
ジが軽減できる半導体装置の製造方法を提供することに
ある。
本発明の半導体装置の製造方法は、半導体基板上に形成
された多結晶シリコン膜を感光性樹脂膜をマスクとして
エツチングし多結晶シリコン電極をマスクとしてエツチ
ングし多結晶シリコン電極を形成する工程を有する半導
体装置の製造方法において、フロン系ガスを用いた異方
性エツチングによって感光性樹脂膜のマスクに垂直に多
結晶シリコン膜をエツチングした後回−チャンバー内で
連続してＳＦ６系のガスを用いた等方性エツチングを行
い多結晶シリコン膜のエツチングによる残金を除去し多
結晶シリコン電極を形成することにより構成される。
された多結晶シリコン膜を感光性樹脂膜をマスクとして
エツチングし多結晶シリコン電極をマスクとしてエツチ
ングし多結晶シリコン電極を形成する工程を有する半導
体装置の製造方法において、フロン系ガスを用いた異方
性エツチングによって感光性樹脂膜のマスクに垂直に多
結晶シリコン膜をエツチングした後回−チャンバー内で
連続してＳＦ６系のガスを用いた等方性エツチングを行
い多結晶シリコン膜のエツチングによる残金を除去し多
結晶シリコン電極を形成することにより構成される。
次に、本発明の実施例について図面を参照して説明する
。第１図の（ａ）、（ｃ）は本発明の一実施例を説明す
るために工程順に示した半導体素子の模式断面図である
。
。第１図の（ａ）、（ｃ）は本発明の一実施例を説明す
るために工程順に示した半導体素子の模式断面図である
。
まず、第１図（ａ）において、１０は感光性樹脂膜、２
０は第２層目の多結晶シリコン膜、３０は酸化膜、４０
は第１層目の多結晶シリコン膜、６０は酸化膜、７０は
半導体基板である。又、第１図（ｂ）は、感光性樹脂膜
をマスクとして、フロン系ガスを用いて異方性エツチン
グした時の半導体装置の第１図（ａ）の、ｌ−Ａ”線に
於ける模式断面図である。このときのエツチング条件は
、エツチングガス流量、ＣＣｌ２Ｆ２ ６０ＳＣＣＩｌ
、Ｎ２ １５ｓｅｃｍ、エツチング圧力１６Ｐａ、 Ｒ
Ｆパワー４００Ｗを用いる。この段階では第１層目の多
結晶シリコン膜のふちに第２層目の多結晶シリコンの残
渣５０が残っており、この残渣５０を除去するために連
続して同一チャンバー内でＳＦ６を用いた等方性エツチ
ングを行い、残渣を除去すれば第１図（ｃ）に示す様な
形状の２層多結晶シリコン電極構造が得られる。この時
のエツチング条件は、エツチングガス流ｆｔｓＦ６５０
ｓｅｃｍ、エツチング圧力１２Ｐａ、 ＲＦパワー２０
０ｗを用いる。
０は第２層目の多結晶シリコン膜、３０は酸化膜、４０
は第１層目の多結晶シリコン膜、６０は酸化膜、７０は
半導体基板である。又、第１図（ｂ）は、感光性樹脂膜
をマスクとして、フロン系ガスを用いて異方性エツチン
グした時の半導体装置の第１図（ａ）の、ｌ−Ａ”線に
於ける模式断面図である。このときのエツチング条件は
、エツチングガス流量、ＣＣｌ２Ｆ２ ６０ＳＣＣＩｌ
、Ｎ２ １５ｓｅｃｍ、エツチング圧力１６Ｐａ、 Ｒ
Ｆパワー４００Ｗを用いる。この段階では第１層目の多
結晶シリコン膜のふちに第２層目の多結晶シリコンの残
渣５０が残っており、この残渣５０を除去するために連
続して同一チャンバー内でＳＦ６を用いた等方性エツチ
ングを行い、残渣を除去すれば第１図（ｃ）に示す様な
形状の２層多結晶シリコン電極構造が得られる。この時
のエツチング条件は、エツチングガス流ｆｔｓＦ６５０
ｓｅｃｍ、エツチング圧力１２Ｐａ、 ＲＦパワー２０
０ｗを用いる。
さきに説明したようにＳＦ６を用いた等方性エツチング
では低パワーでも多結晶シリコンの高いエツチングレー
トが得られ、しかも多結晶シリコン膜と酸化膜とのエツ
チングレートの比が３０程度になるため多結晶シリコン
膜の下の酸化膜を目とんどエツチングしないで迅速に残
渣を除去できる。即ち第１図（ｂ）の第１層目の多結晶
シリコンの表面に形成した酸化膜の厚さしａは、第１図
（Ｃ）の厚さｔｂになるが殆んど変っていない。このこ
とは半導体基板７０上に形成した酸化膜６０についても
同様であり、これらのことから微細パターンの形成にあ
たっても基板表面等へ物理的ダメージを与えることなく
迅速に再現性よく多結晶シリコン電極を形成することが
できる。
では低パワーでも多結晶シリコンの高いエツチングレー
トが得られ、しかも多結晶シリコン膜と酸化膜とのエツ
チングレートの比が３０程度になるため多結晶シリコン
膜の下の酸化膜を目とんどエツチングしないで迅速に残
渣を除去できる。即ち第１図（ｂ）の第１層目の多結晶
シリコンの表面に形成した酸化膜の厚さしａは、第１図
（Ｃ）の厚さｔｂになるが殆んど変っていない。このこ
とは半導体基板７０上に形成した酸化膜６０についても
同様であり、これらのことから微細パターンの形成にあ
たっても基板表面等へ物理的ダメージを与えることなく
迅速に再現性よく多結晶シリコン電極を形成することが
できる。
以上説明したように本発明は、半導体基板上にデポジシ
ョンされた多結晶シリコン膜を感光性樹脂膜としてエツ
チングし多結晶シリコン電極を形成する工程に於いて、
まずフロン系のガスを用い異方性エツチングを行い、そ
の後、残渣を除去するために同一チャンバー内で連続し
てＳＦ６系のガス−を用いて等方性エツチング行うこと
により、残 のない、再現性の良いエツチングを行うこ
とができる。さらにＳＦ６系のガスを用いることにより
、低パワーで多結晶シリコンの高エツチングし・−トを
得ることができ、多結晶シリコンの下の酸化膜をほとん
どエツチングせずに物理的ダメージの少ない多結晶シリ
コンのエツチングを行うことができる効果がある。
ョンされた多結晶シリコン膜を感光性樹脂膜としてエツ
チングし多結晶シリコン電極を形成する工程に於いて、
まずフロン系のガスを用い異方性エツチングを行い、そ
の後、残渣を除去するために同一チャンバー内で連続し
てＳＦ６系のガス−を用いて等方性エツチング行うこと
により、残 のない、再現性の良いエツチングを行うこ
とができる。さらにＳＦ６系のガスを用いることにより
、低パワーで多結晶シリコンの高エツチングし・−トを
得ることができ、多結晶シリコンの下の酸化膜をほとん
どエツチングせずに物理的ダメージの少ない多結晶シリ
コンのエツチングを行うことができる効果がある。
第１図（ａ）〜（ｃ）は本発明の一実施例を説明するた
めに工程順に示した半導体素子の主要工程の模式断面図
で第１図（ｂ）、（ｃ）は第１図（ａ）のＡ−Ａ′線の
断面図、第２図（ａ）、（ｂ）は従来の半導体装置の製
造方法を説明するために工程順に示した半導体素子の主
要工程の模式断面図である。 １０．１２・・・感光性樹脂膜、２０．２２・・・第２
層目の多結晶シリコン膜、３０．３２・・・酸化膜、４
０．４２・・・第１層目の多結晶シリコン膜、５０゜５
２・・・第２層の多結晶シリコン、６０．６２・・・酸
化膜、７０．７２・・・半導体基板。 ・−′ぺ）） 代理人 弁理士 内 原 音＜’ 、、１ｊ ：、
’：’、’：：でＦＩＬ、 。 ＼・−０７′ 第１図 ＄ ２ 面
めに工程順に示した半導体素子の主要工程の模式断面図
で第１図（ｂ）、（ｃ）は第１図（ａ）のＡ−Ａ′線の
断面図、第２図（ａ）、（ｂ）は従来の半導体装置の製
造方法を説明するために工程順に示した半導体素子の主
要工程の模式断面図である。 １０．１２・・・感光性樹脂膜、２０．２２・・・第２
層目の多結晶シリコン膜、３０．３２・・・酸化膜、４
０．４２・・・第１層目の多結晶シリコン膜、５０゜５
２・・・第２層の多結晶シリコン、６０．６２・・・酸
化膜、７０．７２・・・半導体基板。 ・−′ぺ）） 代理人 弁理士 内 原 音＜’ 、、１ｊ ：、
’：’、’：：でＦＩＬ、 。 ＼・−０７′ 第１図 ＄ ２ 面
Claims (1)
- 半導体基板上に形成された多結晶シリコン膜を感光性
樹脂膜をマスクとしてエッチングし多結晶シリコン電極
を形成する工程を有する半導体装置の製造方法において
、フロン系ガスを用いた異方性エッチングによつて感光
性樹脂膜のマスクに垂直に多結晶シリコン膜をエッチン
グした後同一チャンバー内で連続してＳＦ＿６系のガス
を用いた等方性エッチングを行い多結晶シリコン膜のエ
ッチングによる残査を除去し多結晶シリコン電極を形成
することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23573085A JPS6294935A (ja) | 1985-10-21 | 1985-10-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23573085A JPS6294935A (ja) | 1985-10-21 | 1985-10-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6294935A true JPS6294935A (ja) | 1987-05-01 |
Family
ID=16990379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23573085A Pending JPS6294935A (ja) | 1985-10-21 | 1985-10-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6294935A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160029097A (ko) * | 2013-07-02 | 2016-03-14 | 어플라이드 머티어리얼스, 인코포레이티드 | 높은 다이 파괴 강도 및 평활한 측벽을 위한 레이저 스크라이빙 및 플라즈마 에칭 |
-
1985
- 1985-10-21 JP JP23573085A patent/JPS6294935A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160029097A (ko) * | 2013-07-02 | 2016-03-14 | 어플라이드 머티어리얼스, 인코포레이티드 | 높은 다이 파괴 강도 및 평활한 측벽을 위한 레이저 스크라이빙 및 플라즈마 에칭 |
| JP2016528723A (ja) * | 2013-07-02 | 2016-09-15 | アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ | ダイの破壊強度を高め、側壁を平滑化するためのレーザスクライビング及びプラズマエッチング |
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