JPH03191536A - 集積回路に小さな電極を製造する方法 - Google Patents
集積回路に小さな電極を製造する方法Info
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- JPH03191536A JPH03191536A JP1330956A JP33095689A JPH03191536A JP H03191536 A JPH03191536 A JP H03191536A JP 1330956 A JP1330956 A JP 1330956A JP 33095689 A JP33095689 A JP 33095689A JP H03191536 A JPH03191536 A JP H03191536A
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Classifications
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66946—Charge transfer devices
- H01L29/66954—Charge transfer devices with an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、集積回路内の電極の製造方法、さらに詳しく
言えば、電荷結合素子（ＣＣＤ）内の電極等の形成に関
するものである。
言えば、電荷結合素子（ＣＣＤ）内の電極等の形成に関
するものである。
本発明によって、最も小さい、適した間隔をあけて離れ
た電極もしくはゲートを得ることができる。
た電極もしくはゲートを得ることができる。
従来の技術
電荷結合素子（ＣＣＤ）では、通常、多結晶シリコン（
ポリシリコン）層で電極を形成する。１つの多結晶シリ
コン層を絶縁基板上に堆積させた後、電極の形状を形成
するパターンマスクを介してエツチング作業を実施する
。この技術を実施する際のいつもの問題は、所望のサイ
ズを備える形状を得ることである。現在の技術の状態で
は、パターンマスクを形成するホトリソグラフィではサ
イズは保持されるが、エツチング中に横方向の弓込みが
起きる。この引込みの程度は、使用されるエツチング方
法によって変化する。この点から、シリコンの除去が全
方向で同様に生じる等方性エツチングと、層の深さ方向
のエツチング作用を高めることによってシリコンのエツ
チングによる除去に方向性を与えることができる異方性
エツチングとの間では、区別をすることができる。しか
し、使用する方法がどれであれ、横方向の引込みを防ぐ
ことができないままである。この問題は、現在の回路は
多層の電極レベルを必要とし、従って、各層に複雑なマ
スクパターンが必要となり、エツチング時間が長くなる
ことが避けられず、その結果、成る程度オーバーエツチ
ングになる層があり、かなり大きい引込みが起きるとい
う事実によって生じる。ある程度までは、マスクパター
ンを利用することによって、前もってオーバーエツチン
グを補正することができる。しかし、この種の補正は、
ホトリソグラフィの分解能によって制限され、極めて細
かい形状を扱う場合、特に周期構造を持つものを扱う場
合、使用できなくなる。
ポリシリコン）層で電極を形成する。１つの多結晶シリ
コン層を絶縁基板上に堆積させた後、電極の形状を形成
するパターンマスクを介してエツチング作業を実施する
。この技術を実施する際のいつもの問題は、所望のサイ
ズを備える形状を得ることである。現在の技術の状態で
は、パターンマスクを形成するホトリソグラフィではサ
イズは保持されるが、エツチング中に横方向の弓込みが
起きる。この引込みの程度は、使用されるエツチング方
法によって変化する。この点から、シリコンの除去が全
方向で同様に生じる等方性エツチングと、層の深さ方向
のエツチング作用を高めることによってシリコンのエツ
チングによる除去に方向性を与えることができる異方性
エツチングとの間では、区別をすることができる。しか
し、使用する方法がどれであれ、横方向の引込みを防ぐ
ことができないままである。この問題は、現在の回路は
多層の電極レベルを必要とし、従って、各層に複雑なマ
スクパターンが必要となり、エツチング時間が長くなる
ことが避けられず、その結果、成る程度オーバーエツチ
ングになる層があり、かなり大きい引込みが起きるとい
う事実によって生じる。ある程度までは、マスクパター
ンを利用することによって、前もってオーバーエツチン
グを補正することができる。しかし、この種の補正は、
ホトリソグラフィの分解能によって制限され、極めて細
かい形状を扱う場合、特に周期構造を持つものを扱う場
合、使用できなくなる。
発明が解決しようとする課題
本発明は、上記の問題を解決して、極めて近接して配置
された複数の電極、特に、電極間の間隔がホトリソグラ
フィ法で得られることのできる間隔より狭い電極を提供
するものである。
された複数の電極、特に、電極間の間隔がホトリソグラ
フィ法で得られることのできる間隔より狭い電極を提供
するものである。
課題を解決するための手段
このため、本発明は、実際、導体材料の第１の層を堆積
させ、該第１層上にマスクを堆積させて電極の形状を画
成し、このマスクによって被覆された層をエツチングし
、電極が個々に形成される前にこのエツチング作業を中
止し、該マスクを除去し、この不完全にエツチングされ
た第１の層上に導体材料の第２の層を堆積させ、このよ
うにして形成された製品をマスクを使用せずに新たにエ
ツチングして、上記電極を個々に形成する段階からなる
ことを特徴とする、集積回路内の電極の製造方法に関す
るものである。
させ、該第１層上にマスクを堆積させて電極の形状を画
成し、このマスクによって被覆された層をエツチングし
、電極が個々に形成される前にこのエツチング作業を中
止し、該マスクを除去し、この不完全にエツチングされ
た第１の層上に導体材料の第２の層を堆積させ、このよ
うにして形成された製品をマスクを使用せずに新たにエ
ツチングして、上記電極を個々に形成する段階からなる
ことを特徴とする、集積回路内の電極の製造方法に関す
るものである。
従って、本発明は、二回の堆積と二回のエツチング作業
を実施しながら、１つのマスクしか使用しないことを特
徴とする。この方法は、特に、電極間の間隔の幅を可能
な限り小さくすることが望ましい電極結合素子内の「蓄
積電極」の製造に適する。この２つのエツチング作業は
、異方性の方法で実施されるのが好ましい。
を実施しながら、１つのマスクしか使用しないことを特
徴とする。この方法は、特に、電極間の間隔の幅を可能
な限り小さくすることが望ましい電極結合素子内の「蓄
積電極」の製造に適する。この２つのエツチング作業は
、異方性の方法で実施されるのが好ましい。
本発明及びその特徴は、添付図面を参照して行う、以下
の本発明の方法の実施例の説明によってより明らかとな
ろう。但し、これらの実施例は、本発明を何ら限定する
ものではない。
の本発明の方法の実施例の説明によってより明らかとな
ろう。但し、これらの実施例は、本発明を何ら限定する
ものではない。
実施例
第１図から第４図まで、ＣＣＤ用の蓄積電極の形成の段
階を詳細に図示した。通常の場合のように、これらの電
極もしくはゲートは、多結晶シリコン製である。第１の
多結晶層１１を絶縁基板１２上に最初に堆積させる。次
に、この層１１上にマスク１３を置く。この状態を第１
図に図示した。層もしくはマスクは、標準的な方法によ
って形成されることを注意しておかなければならない。
階を詳細に図示した。通常の場合のように、これらの電
極もしくはゲートは、多結晶シリコン製である。第１の
多結晶層１１を絶縁基板１２上に最初に堆積させる。次
に、この層１１上にマスク１３を置く。この状態を第１
図に図示した。層もしくはマスクは、標準的な方法によ
って形成されることを注意しておかなければならない。
この標準的な方法については、ここでは、詳細には説明
しない。同様に、標準的な方法によって、これらの層を
エツチングもしくは除去して、さらに、マスクを除去す
る。第１図を参照すると、必要ならば、形成しようとす
る電極を保護するためのマスクの２つの部分の間に残さ
れた間隔ｄ１は、マスクを製造するために使用されるホ
トリソグラフィ法で可能な限り小さくすることができる
。
しない。同様に、標準的な方法によって、これらの層を
エツチングもしくは除去して、さらに、マスクを除去す
る。第１図を参照すると、必要ならば、形成しようとす
る電極を保護するためのマスクの２つの部分の間に残さ
れた間隔ｄ１は、マスクを製造するために使用されるホ
トリソグラフィ法で可能な限り小さくすることができる
。
本発明の重要な特徴によると、次に、エツチングによる
除去が行われる。ここでは、このエツチングは異方性で
ある。しかし、このエツチングは、その過程の終わりま
で、すなわち、電極の個別化まで、行われない。言い換
えれば、ある程度の厚さｅｌのシリコン層１１が、形成
されようとする電極の間の底部に残る。この方法では、
その段階では、基板１２は露出していない。この状態を
第２図に図示した。ここで、エツチングの深さは、多結
晶シリコン層がエツチングを受ける期間を変えることに
よって、制御されることが思い出される。
除去が行われる。ここでは、このエツチングは異方性で
ある。しかし、このエツチングは、その過程の終わりま
で、すなわち、電極の個別化まで、行われない。言い換
えれば、ある程度の厚さｅｌのシリコン層１１が、形成
されようとする電極の間の底部に残る。この方法では、
その段階では、基板１２は露出していない。この状態を
第２図に図示した。ここで、エツチングの深さは、多結
晶シリコン層がエツチングを受ける期間を変えることに
よって、制御されることが思い出される。
次に、マスクを除去して、厚さがｅ２の第２の多結晶シ
リコン層１１ａを第１の不完全にエツチングされた層の
上に堆積させる。その結果、第３図に図示した構造とな
る。この第３図では、前のエツチング段階ではｄｌであ
った電極間の間隔が、層１１ａの厚さｅ２の約２倍の分
小さくなっているのが分かる。未来の電極の間の位置で
は、シリコンの厚さは増大して、ｅ、＋ｅ２になる。次
に、第２のエツチングを実施する。このエツチングは、
マスクを使用しないで行い、また、異方性である。
リコン層１１ａを第１の不完全にエツチングされた層の
上に堆積させる。その結果、第３図に図示した構造とな
る。この第３図では、前のエツチング段階ではｄｌであ
った電極間の間隔が、層１１ａの厚さｅ２の約２倍の分
小さくなっているのが分かる。未来の電極の間の位置で
は、シリコンの厚さは増大して、ｅ、＋ｅ２になる。次
に、第２のエツチングを実施する。このエツチングは、
マスクを使用しないで行い、また、異方性である。
この時、電極が個別化するまで、エツチングを続行する
。すなわち、厚さｅｌ＋ｅ２が消滅して、それによって
、電極の間の底の絶縁基板が現れ、従って、電極が個別
化するまで、エツチングを続ける。第４図に、電極が現
れたところを図示した。
。すなわち、厚さｅｌ＋ｅ２が消滅して、それによって
、電極の間の底の絶縁基板が現れ、従って、電極が個別
化するまで、エツチングを続ける。第４図に、電極が現
れたところを図示した。
しかし、この場合、電極間の間隔ｄ２は、第１図で図示
したホトリソグラフィで形成することができる間隔より
小さい。この方法の終点で得られた構造を示す第４図で
は、第２の層１１ａは電極の端部を除いてほぼ完全に消
滅しており、最終的な電極間の間隔ｄ２はマスクによっ
て決定された間隔ｄより小さいことが分かる。
したホトリソグラフィで形成することができる間隔より
小さい。この方法の終点で得られた構造を示す第４図で
は、第２の層１１ａは電極の端部を除いてほぼ完全に消
滅しており、最終的な電極間の間隔ｄ２はマスクによっ
て決定された間隔ｄより小さいことが分かる。
上記の実施例では、２つの層１１及びｌｌａは、同じ導
体材料によって形成されており、この場合は多結晶シリ
コンである。しかし、異なる導体材料を使用する他の実
施例もまた考えられる。特に、第１の層が多結晶シリコ
ン製の時、第２の層は、多結晶シリコンと組み合わせて
、低抵抗のシリサイドを形成することのできる材料によ
って製造される。さらに詳しく言えば、第２の材料は、
タンタルもしくはチタン等のいわゆる「耐火性」の金属
である。この場合、低抵抗シリサイドは、従来の技術で
公知の熱加工によって得られ、第２の層の堆積後実施さ
れる。最終的な結果は、第５図に図示したようになり、
この場合は、側面の部分１５が導電性が高いシリサイド
で形成されており、前記の例のように多結晶シリコンで
ないことを除くと、第４図に図示した状態と類似してい
る。第３図に図示した段階の後、もしくは、第２のエツ
チング作業の後すぐに、すなわち、第４図の構造と類似
の構造について、熱処理を実施することができる。この
実施態様は、電極アクセス抵抗をかなり小さくするとい
う利点がある。この実施態様は、光ＣＣＤの製造に適用
することができる。実際、電極はなお多結晶シリコンで
形成されているので、電極の幅の大部分に渡って透明性
が保持されている。シリサイドからなる不透明な部分は
、いずれの場合も電極間の重なる部分に位置しており、
この部分は、すでに「崩れた」形態であり、従って、そ
の不透明性の欠点は限定されている。
体材料によって形成されており、この場合は多結晶シリ
コンである。しかし、異なる導体材料を使用する他の実
施例もまた考えられる。特に、第１の層が多結晶シリコ
ン製の時、第２の層は、多結晶シリコンと組み合わせて
、低抵抗のシリサイドを形成することのできる材料によ
って製造される。さらに詳しく言えば、第２の材料は、
タンタルもしくはチタン等のいわゆる「耐火性」の金属
である。この場合、低抵抗シリサイドは、従来の技術で
公知の熱加工によって得られ、第２の層の堆積後実施さ
れる。最終的な結果は、第５図に図示したようになり、
この場合は、側面の部分１５が導電性が高いシリサイド
で形成されており、前記の例のように多結晶シリコンで
ないことを除くと、第４図に図示した状態と類似してい
る。第３図に図示した段階の後、もしくは、第２のエツ
チング作業の後すぐに、すなわち、第４図の構造と類似
の構造について、熱処理を実施することができる。この
実施態様は、電極アクセス抵抗をかなり小さくするとい
う利点がある。この実施態様は、光ＣＣＤの製造に適用
することができる。実際、電極はなお多結晶シリコンで
形成されているので、電極の幅の大部分に渡って透明性
が保持されている。シリサイドからなる不透明な部分は
、いずれの場合も電極間の重なる部分に位置しており、
この部分は、すでに「崩れた」形態であり、従って、そ
の不透明性の欠点は限定されている。
第６図及び第７図は、別の実施態様の変更した段階を図
示したものである。これらの第６図及び第７図は、各々
、第２図と第４図に対応している。
示したものである。これらの第６図及び第７図は、各々
、第２図と第４図に対応している。
この実施態様では、第１の層の厚さを保つことができる
。ここでは、マスク１３を堆積する前に、第１の保護層
１７を第１の半導体材料層１１上に堆積させる。マスク
を使用する第１のエツチング段階では、マスクによって
被覆されていない保護層の部分を最初に除去し、次に、
未来の電極の間に位置する多結晶シリコンを連続して除
去するように、エツチング条件及び／またはエツチング
剤を適合させる。第２の異方性エツチングでは、電極の
上部の部分をマスクの下に位置する保護層の部分によっ
て保護する。保護層１７は、酸化シリコンによって形成
することができる。このようにして、第７図に図示した
構造が得られる。この構造では、電極の表面は、保護層
の残留部分によって被覆されている。
。ここでは、マスク１３を堆積する前に、第１の保護層
１７を第１の半導体材料層１１上に堆積させる。マスク
を使用する第１のエツチング段階では、マスクによって
被覆されていない保護層の部分を最初に除去し、次に、
未来の電極の間に位置する多結晶シリコンを連続して除
去するように、エツチング条件及び／またはエツチング
剤を適合させる。第２の異方性エツチングでは、電極の
上部の部分をマスクの下に位置する保護層の部分によっ
て保護する。保護層１７は、酸化シリコンによって形成
することができる。このようにして、第７図に図示した
構造が得られる。この構造では、電極の表面は、保護層
の残留部分によって被覆されている。
第１図から第４図は、本発明による電極の形成方法の主
な段階を図示したものであり、第５図は、別の実施態様
を図示した、第４図に類似の概略図であり、 第６図及び第７図は、別の実施態様の特別の段階を図示
したものである。 （主な参照番号） １１・・・第１の多結晶シリコン層 １１ａ・・・第２の多結晶シリコン層 １２・・・絶縁基板 １３・・・マスク１４・ ・電極 １５・ ・側面の部分 １７・ ・保護層 ｄ２・ ・電極間の間隔 ｅｌ、 ｅ２ ・ ・多結晶シリコン層の厚さ 代 理 人
な段階を図示したものであり、第５図は、別の実施態様
を図示した、第４図に類似の概略図であり、 第６図及び第７図は、別の実施態様の特別の段階を図示
したものである。 （主な参照番号） １１・・・第１の多結晶シリコン層 １１ａ・・・第２の多結晶シリコン層 １２・・・絶縁基板 １３・・・マスク１４・ ・電極 １５・ ・側面の部分 １７・ ・保護層 ｄ２・ ・電極間の間隔 ｅｌ、 ｅ２ ・ ・多結晶シリコン層の厚さ 代 理 人
Claims (6)
- （１）集積回路に電極を製造する方法であって、−導体
材料の第１の層を堆積させ、 −該第１層上にマスクを堆積させて電極の形状を画成し
、 −このマスクによって被覆された層をエッチングし、 −上記電極が個々に形成される前にこのエッチング作業
を中止し、 −該マスクを除去し、この不完全にエッチングされた第
１の層上に導体材料の第２の層を堆積させ、−このよう
にして形成された製品をマスクを使用せずに新たにエッ
チングして、上記電極を個々に画成する ことからなることを特徴とする方法。 - （２）上記第１の層及び第２の層は、多結晶シリコン等
の同じ導体材料によって形成されていることを特徴とす
る請求項１に記載の方法。 - （３）上記第１の層及び第２の層は、異なる導体材料に
よって形成されていることを特徴とする請求項１に記載
の方法。 - （４）上記第１の層は多結晶シリコン製であり、上記第
２の層は、その多結晶シリコンと化合して低抵抗シリサ
イドを形成することのできる材料によって形成されてい
ることを特徴とする請求項３に記載の方法。 - （５）上記第２の層を堆積させた後、さらに熱処理段階
を実施して、上記シリサイドを形成することを特徴とす
る請求項４に記載の方法。 - （６）上記導体材料の第１の層上に保護層を堆積させて
から、上記マスクを堆積させることを特徴とする請求項
１に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8816805A FR2640808B1 (fr) | 1988-12-20 | 1988-12-20 | Procede de fabrication d'electrodes de faible dimension, dans un circuit integre |
| FR8816805 | 1988-12-20 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03191536A true JPH03191536A (ja) | 1991-08-21 |
Family
ID=9373162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1330956A Pending JPH03191536A (ja) | 1988-12-20 | 1989-12-20 | 集積回路に小さな電極を製造する方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4968646A (ja) |
| EP (1) | EP0375500A1 (ja) |
| JP (1) | JPH03191536A (ja) |
| FR (1) | FR2640808B1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR920010433B1 (ko) * | 1990-07-10 | 1992-11-27 | 금성일렉트론 주식회사 | 자기정렬 방식에 의한 전하 촬상소자의 제조방법 |
| US5420067A (en) * | 1990-09-28 | 1995-05-30 | The United States Of America As Represented By The Secretary Of The Navy | Method of fabricatring sub-half-micron trenches and holes |
| US5034351A (en) * | 1990-10-01 | 1991-07-23 | Motorola, Inc. | Process for forming a feature on a substrate without recessing the surface of the substrate |
| US5200355A (en) * | 1990-12-10 | 1993-04-06 | Samsung Electronics Co., Ltd. | Method for manufacturing a mask read only memory device |
| US5639688A (en) * | 1993-05-21 | 1997-06-17 | Harris Corporation | Method of making integrated circuit structure with narrow line widths |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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