KR950004978B1 - 실리사이드막/폴리실리콘층 식각방법 - Google Patents

실리사이드막/폴리실리콘층 식각방법 Download PDF

Info

Publication number
KR950004978B1
KR950004978B1 KR1019920020362A KR920020362A KR950004978B1 KR 950004978 B1 KR950004978 B1 KR 950004978B1 KR 1019920020362 A KR1019920020362 A KR 1019920020362A KR 920020362 A KR920020362 A KR 920020362A KR 950004978 B1 KR950004978 B1 KR 950004978B1
Authority
KR
South Korea
Prior art keywords
layer
etching
polysilicon layer
silicide
film
Prior art date
Application number
KR1019920020362A
Other languages
English (en)
Other versions
KR940009770A (ko
Inventor
정종호
이하열
최봉호
윤여진
Original Assignee
현대전자산업주식회사
김주용
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 현대전자산업주식회사, 김주용 filed Critical 현대전자산업주식회사
Priority to KR1019920020362A priority Critical patent/KR950004978B1/ko
Publication of KR940009770A publication Critical patent/KR940009770A/ko
Application granted granted Critical
Publication of KR950004978B1 publication Critical patent/KR950004978B1/ko

Links

Classifications

    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/26—Processing photosensitive materials; Apparatus therefor
    • G03F7/36—Imagewise removal not covered by groups G03F7/30 - G03F7/34, e.g. using gas streams, using plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/004—Photosensitive materials
    • G03F7/075—Silicon-containing compounds

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Plasma & Fusion (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

내용 없음.

Description

실리사이드막/폴리실리콘층 식각방법
제1도는 하부절연막 상부에 폴리실리콘층 및 실리사이드막을 적층하고, 실리사이드막 상부에 감광막패턴을 형성한 단계의 단면도.
제2도는 노출된 실리사이드막 및 폴리실리콘층을 각각 식각하여 패턴을 형성한 단계의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 하부절연층 2A : 폴리실리콘층 패턴
2B : 폴리실리콘 잔여물 3A : 실리사이드막 패턴
4 : 감광막 패턴 10 : 자연 산화막
본 발명은 고집적 반도체 소자의 실리사이드막/폴리실리콘층 식각방법에 관한 것으로, 특히 폴리실리콘층과 실리사이드막 사이에 자연산화막이 성장되어 후속공정인 폴리실리콘층 식각공정후에 문제가 발생하는 것을 방지하기 위하여 별도의 공정을 추가하여 노출된 자연산화막을 식각한후 폴리실리콘층을 식각하는 실리사이드막/폴리실리콘층 식각방법에 관한 것이다.
반도체 제조공정중 실리사이드막은 도전체의 저항을 개선하기 위해 도전층 상부면에 형성하는 것으로, 예를들어 폴리실리콘층 상부면에 저저항의 텅스텐 실리사이드(WSi2), 티타늄 실리사이드(TiSi2) 또는 망간 실리사이드(MOSi2)등을 형성하였다. 그로인하여, 소자의 동작속도를 개선하고, 인터콘넥트(Interconnect)의 RC시정수를 감소시키는 것이다.
공지의 기술에 의해 실리사이드막을 형성하고 패턴닝하는 공정을 첨부된 제1도 및 제2도를 참조하여 설명하기로 한다.
제1도는 하부절연층(1) 상부에 폴리실리콘층(2)을 소정두께 형성하고 (폴리실리콘층 형성공정에서 자연산화막(10)이 형성된다), 그 상부에 실리사이드막(3) 예를 들어, TiSi2, HOSi2, WSi2, TaSi2등을 형성한 후, 감광막패턴(4)을 형성한 상태의 단면도이다.
여기서 상기 폴리실리콘층(2)을 형성하는 과정을 상세히 설명하면 먼저 폴리실리콘층(2)을 증착하고, POCl3도핑방법으로 폴리실리콘층(2)에 불순물을 이온주입시켜서 저저항 도전체로 만든다. 이때 폴리실리콘층(3) 표면에는 P2O4막이 형성되는데 이 막을 제거하기 위해 HF 또는 B.O.E용액으로 P2O4막을 제거하고 탈이온수(D.I Water)로 세척하는 공정을 실시한다. 그러나, 탈이온수로 세척하는 공정에서 제1도에 도시한 바와 같이 남아있는 탈이온수가 폴리실리콘층(3)의 실리콘과 반응하여 자연산화막(10)을 성장시키게 된다.
제2도는 상기 감광막패턴(4)을 마스크로 하여 공지의 식각개스로 상기 실리사이드막(3)을 식각하고, 그 하부의 노출되는 폴리실리콘막(2)을 공지의 식각 개스로 전환시킨후 식각하여 실리사이드막 패넌(3A)과 폴리실리콘막 패턴(2A)을 형성한 단면도로써, 상기 자연산화막(10)으로 인하여 폴리실리콘층(2)의 식각이 늦어져 폴리실리콘 잔여물(2B)이 남게된다. 이것은 폴리실리콘 패턴(2A)간에 누설전류 또는 쇼트를 발생시켜 소자의 특성과 생산성을 저하시킨다.
종래에는 상기 실리사이드막(3)을 식각하기 위하여 SF6, SF6및 Cl2, Cl2, cclf3, ccl3, Cl2및 HBr, SF6, cl2및 HBr, 또는 SF6및 HBr개스를 사용하였으며, 앤드 포인트(End Point)를 검출한 후에도 자연산화막(10)을 식각하기 위하여 오버에치를 10-20% 실시한 다음, 노출되는 폴리실리콘층(2)을 식각하였다.
그러나, 남아있는 탈이온수에 의해 성장하는 자연산화막은 수십-수천Å의 두께까지 성장됨으로 종래의 기술과 같이 실리사이드막을 식각한후 10-20%의 오버에치로는 자연산화막을 완전히 제거할 수 없다. 왜냐하면 10-20%의 오버에 치로는 200-400Å두께의 산화막 밖에 제거할 수 없기 때문이다. 그렇다고해서 오버에치를 과도하게도 할 수 없는 것은 패턴형상과 에치바이어스(Etch Bias)가 유지되지 않기 때문이다.
따라서, 본 발명은 폴리실리콘층에 국부적으로 성장한 자연산화막을 완전히 제거하기 위해 폴리실리콘층에 대해 식각선택비가 높은 CxFy계의 개스를 이용한 식각공정을 실리사이드막 식각후에 적용하는 실리사이드막/폴리실리콘층 식각방법을 제공하는데 그 목적이 있다.
본 발명은 제1도 및 제2도에 도시한것과 같이 실리사이드막 및 폴리실리콘층을 순차적으로 식각하되, 제1도의 감광막패턴(4)을 마스크로하여 실리사이드막(3)을 식각하여 실리사이드막 패턴(3A)을 형성한후, 노출된 자연산화막(10)을 CxFy계통의 개스, 예를들어 C2F6또는 CF4개스를 이용한 플라즈마로 완전히 식각한 다음, 하부의 폴리실리콘층(2)을 식각하여 폴리실리콘층 패턴(2A)을 형성함으로써 폴리실리콘 잔여물(2B)이 형성되지 않도록 한 것이다.
상기한 바와같이 본 발명에 의하면 폴리실리콘층과 실리사이드막의 사이 계면에 형성되는 자연산화막을 별도의 공정을 추가하여 완전히 제거하고 폴리실리콘 패턴을 형성함으로 소자의 특성과 수율을 향상시킬 수 있다.

Claims (2)

  1. 하부절연막 상부에 폴리실리콘층 및 살리사이드막을 적층한 다음, 감광막패턴을 마스크로 실리사이드막 및 폴리실로콘층을 순차적으로 식각하여 실리사이드막 패턴과 폴리실리콘층 패턴을 형성하는 방법에 있어서, 상기 실리사이드막의 소정부분을 공지의 식각개스를 이요한 실리사이드막 패턴을 형성하는 단계후에, CxFy계 개스를 이용한 플라즈마로 노출되는 자연산화막을 완전히 제거한후, 폴리실리콘층을 공지의 식각개스를 이용하여 식각하는 단계로 이루어지는 것을 특징으로 하는 실리사이드막/폴리실리콘층 식각방법.
  2. 제1항에 있어서, 상기 CxFy계 개스는 C2F6또는 CF4개스인 것을 특징으로 하는 실리사이드막/폴리실리콘층 식각방법.
KR1019920020362A 1992-10-31 1992-10-31 실리사이드막/폴리실리콘층 식각방법 KR950004978B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019920020362A KR950004978B1 (ko) 1992-10-31 1992-10-31 실리사이드막/폴리실리콘층 식각방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019920020362A KR950004978B1 (ko) 1992-10-31 1992-10-31 실리사이드막/폴리실리콘층 식각방법

Publications (2)

Publication Number Publication Date
KR940009770A KR940009770A (ko) 1994-05-24
KR950004978B1 true KR950004978B1 (ko) 1995-05-16

Family

ID=19342277

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920020362A KR950004978B1 (ko) 1992-10-31 1992-10-31 실리사이드막/폴리실리콘층 식각방법

Country Status (1)

Country Link
KR (1) KR950004978B1 (ko)

Also Published As

Publication number Publication date
KR940009770A (ko) 1994-05-24

Similar Documents

Publication Publication Date Title
KR960013147B1 (ko) 반도체 디바이스상에 저항기를 패턴 형성하기 위한 방법
US5034351A (en) Process for forming a feature on a substrate without recessing the surface of the substrate
KR100388591B1 (ko) 미세 패턴 형성 방법 및 이것을 이용한 반도체 장치 또는액정 장치의 제조 방법
US20030003761A1 (en) Method of forming opening in dielectric layer
KR950004978B1 (ko) 실리사이드막/폴리실리콘층 식각방법
JPH08288256A (ja) トレンチエッチング方法
KR20030029993A (ko) 잔류물 제거시 보조하기 위한 등방성 저항기 보호 식각
KR100207548B1 (ko) 반도체장치의 제조공정에서 게이트 전극 형성방법
US6171938B1 (en) Method for fabricating semiconductor device capable of minimizing damage of lower layer using insulating layer resided in opening
KR100681267B1 (ko) 반도체 장치의 제조에서 콘택 형성 방법
KR100265340B1 (ko) 반도체소자 제조방법
KR0161878B1 (ko) 반도체장치의 콘택홀 형성방법
KR100281129B1 (ko) 배선 형성 방법
US5990018A (en) Oxide etching process using nitrogen plasma
KR100187654B1 (ko) 반도체 소자의 제조방법
KR0147711B1 (ko) 반도체 소자 제조시 폴리실리콘 스트링거의 제거방법
KR0140726B1 (ko) 반도체 소자의 제조방법
KR100425935B1 (ko) 반도체 소자의 콘택홀 형성 방법
KR100186504B1 (ko) 반도체 소자의 폴리 플러그 제조방법
KR0156221B1 (ko) 반도체장치의 콘택형성방법
JPH05217959A (ja) 半導体装置の製造方法
KR100607816B1 (ko) 반도체 소자의 이중 구조의 다마신 패턴 형성 방법
KR0172774B1 (ko) 반도체 소자의 접촉창 형성방법
KR100209279B1 (ko) 반도체 소자의 콘택홀 형성방법
US6833315B1 (en) Removing silicon oxynitride of polysilicon gates in fabricating integrated circuits

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20040326

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee