JP2016528723A - ダイの破壊強度を高め、側壁を平滑化するためのレーザスクライビング及びプラズマエッチング - Google Patents

Abstract

実施形態では、ハイブリッドウェハ又は基板ダイシングプロセスは、ダイを個片化するために、初期のレーザスクライビングと、その後のプラズマエッチングを実行することを含む。レーザスクライビングプロセスを使用して、マスク層、有機及び無機誘電体層、及び素子層をきれいに取り除くことができる。次に、ウェハ又は基板がむき出しになった、又は部分的にエッチングされたところでレーザエッチングプロセスを終了させることができる。実施形態では、ハイブリッドプラズマエッチング法を用いてウェハがダイシングされ、ＮＦ３とＣＦ４の組み合わせに基づくプラズマによる異方的エッチングの後のダイの側壁を改善するために等方的エッチングが用いられる。等方的エッチングにより、ダイ個片化後の異方的にエッチングされたダイ側壁から異方的エッチングの副生成物、粗さ、及び／又は側壁のスカロップ形が取り除かれる。【選択図】図１

Description

関連出願の相互参照
［０００１］本願は、本明細書に参照することによって全内容が以下に組み込まれる、２０１３年７月２日出願の米国特許仮出願第６１／８４２０５６号の優先権を主張するものである。

［０００２］本発明の実施形態は半導体処理の分野に関し、具体的には、各々複数の集積回路をその上に有する半導体ウェハをダイシングするための方法及び装置に関する。

［０００３］半導体ウェハの処理において、シリコン又は他の半導体材料からなる（基板とも呼ばれる）ウェハ上に集積回路が形成される。一般に、集積回路を形成するには、半導体、導体、又は絶縁体のいずれかである様々な材料の層が用いられる。集積回路を形成するために、様々な既知のプロセスを使用してこれらの材料がドーピングされる、堆積されるおよびエッチングされる。各ウェハは、ダイとして知られる集積回路が含まれる多数の個別領域を形成するために処理される。

［０００４］集積回路形成プロセスの後に、パッケージ化するために、又は大きい回路内でパッケージ化されていない形態で使用するために、ウェハは“ダイシング”されて互いから個別のダイに分離される。ウェハをダイシングするために使用される２つの主要な技法は、スクライビングとソーイングである。スクライビングでは、予め形成されたスクライブラインに沿って、ウェハ表面全体に先端がダイアモンドのスクライバーを動かす。このスクライブラインは、ダイ間の空間に沿って延びる。この空間は一般に「ストリート」と呼ばれる。ダイアモンドスクライバーにより、ストリートに沿ってウェハ表面に浅いひっかき傷が形成される。ローラ等で圧力をかけると、スクライブラインに沿ってウェハが分離する。ウェハの割れは、ウェハ基板の結晶格子構造に沿ったものになる。スクライビングは、厚みが約１０ミル（インチの千分の一）以下のウェハに対して使用されうる。厚いウェハに対しては、ソーイングが現在好ましいダイシング技法である。

［０００５］ソーイングでは、大きい毎分回転数で回転する先端がダイアモンドののこぎりをウェハ表面に接触させて、ストリートに沿ってウェハを切断する。ウェハは膜フレーム全体に広がった接着膜等の支持部材の上に装着され、のこぎりが垂直及び水平のストリートの両方に繰り返し当てられる。スクライビング又はソーイングのいずれにも伴うある問題は、ダイの切断されたエッジに沿ってチップ及びガウジが形成されうることである。加えて、亀裂が形成されてダイのエッジから基板の中まで伝播して、集積回路が動作不能になる可能性がある。結晶構造の方向＜１１０＞にダイの正方形又は長方形の片側のみしかスクライビングできないため、チップ及び亀裂の形成は特にスクライビングにつきものの問題である。この結果、ダイの別の側が分裂して、分離線がぎざぎざになる。チップ及び亀裂の形成により、集積回路へのダメージを防ぐために、例えば、チップ及び亀裂が実際の集積回路からある間隔をおいて維持されるようにウェハ上のダイ間に余分な間隔が必要となる。間隔の要件のために、標準サイズのウェハにあまり多くのダイを形成することができず、回路のために使用できるウェハの物的価値が無駄になる。のこぎりを使用することで、半導体ウェハの物的価値が更に無駄になってしまう。のこぎりの刃は約１５ミクロンの厚さである。このため、のこぎりによって生じた切断部周囲の亀裂及び他のダメージによって集積回路が悪影響を受けないように、しばしば３〜５００ミクロンで各ダイの回路を分離しなければならない。更に、切断後、各ダイを十分に洗浄して、ソーイングプロセスで生じた粒子及び他の汚染物質を取り除く必要がある。

［０００６］プラズマダイシングも使用されるが、これにも限界がありうる。例えば、一つの限界は、プラズマダイシングにはコストがかかりうることである。レジストをパターニングするための標準のパターン転写工程の実行費用は法外なものとなりうる。プラズマダイシングの実行を阻む可能性がある別の限界は、ストリートに沿ったダイシングにおいて通常遭遇する金属（例：銅）のプラズマ処理により、製造課題又はスループット限界が生じうる。

［０００７］一又は複数の実施形態は、各々複数の集積回路をその上に有する半導体ウェハをダイシングする方法及び装置を目的とする。

［０００８］一実施形態では、複数の集積回路を有する半導体ウェハをダイシングする方法は、半導体ウェハの上に集積回路をカバーし保護するマスクを形成することを含む。本方法は、レーザスクライビングプロセスで前記マスクのパターニングし、間隙を有するパターニングされたマスクを提供して、集積回路間の半導体ウェハの領域をむき出しにすることも含む。本方法は、パターニングされたマスクの間隙を通して半導体ウェハを異方的にエッチングし、エッチングされた溝を形成し、半導体ウェハを完全に貫通させ、集積回路を個片化することも含む。本方法は、ＮＦ_３とＣＦ_４の組み合わせに基づくプラズマで、異方的にエッチングされた溝を等方的にエッチングすることも含む。

［０００９］別の実施形態では、複数のＩＣを有する基板をダイシングするシステムは、多層マスクをパターニングし、基板のＩＣ間の領域をむき出しにするレーザスクライブモジュールを含む。本システムはまた、エッチングされた溝を異方的に形成し、レーザスクライビングの後に残った基板の厚みを貫通させる、レーザスクライブモジュールに物理的に結合された異方的プラズマエッチングモジュールも含む。本システムはまた、ＮＦ_３とＣＦ_４の組み合わせに基づくプラズマで異方的にエッチングされた溝を等方的にエッチングする、レーザスクライブモジュールに物理的に結合された等方的プラズマエッチングモジュールも含む。本システムはまた、レーザスクライブモジュールから異方的プラズマエッチングモジュールまでレーザスクライビングされた基板を移送するための、ロボット型移送チャンバも含む。

［００１０］別の実施形態では、複数の集積回路を含む半導体ウェハをダイシングする方法は、パターニングされたマスクをその上に有する半導体ウェハを提供することを含み、パターニングされたマスクは集積回路をカバーし保護し、集積回路間の半導体ウェハの領域がむき出しになる間隙を有する。本方法は更に、パターニングされたマスクの前記間隙を通して半導体ウェハを異方的にエッチングし、エッチングされた溝を形成し、半導体ウェハを完全に貫通させ、集積回路を個片化することも含む。本方法は更に、ＮＦ_３とＣＦ_４の組み合わせに基づくプラズマで、異方的にエッチングされた溝を等方的にエッチングすることも含む。

［００１１］本発明の実施形態は単なる例であり、限定するものではなく、図面と関連させながら下記の詳細説明を読むときにより完全に理解することができる。

本発明の実施形態による、複数の集積回路を含む半導体ウェハをダイシングする方法の工程を示すフロー図である。 本発明の実施形態による、図１の工程に対応する、半導体ウェハをダイシングする方法を実施中の、複数の集積回路を含む半導体ウェハを示す断面図である。 本発明の実施形態による、図１の工程に対応する、半導体ウェハをダイシングする方法を実施中の、複数の集積回路を含む半導体ウェハを示す断面図である。 本発明の実施形態による、図１の工程に対応する、半導体ウェハをダイシングする方法を実施中の、複数の集積回路を含む半導体ウェハを示す断面図である。 本発明の実施形態による、図１の工程に対応する、半導体ウェハをダイシングする方法を実施中の、複数の集積回路を含む半導体ウェハを示す断面図である。 本発明の実施形態による、半導体ウェハ又は基板のストリート領域に存在しうる、材料のスタックを示す断面図である。 本発明の実施形態による、一体型ダイシングシステムを示す平面概略図である。 本発明の実施形態による、本明細書に記載されたマスキング、レーザスクライビング、プラズマダイシング方法の一又は複数の工程の自動的な実施を制御する例示のコンピュータシステムを示すブロック図である。

［００１７］各々複数の集積回路をその上に有する半導体ウェハをダイシングする方法が記載される。下記の説明において、本発明の実施形態を完全に理解できるように、レーザ及びプラズマエッチングウェハダイシング技法等の多数の具体的な詳細を記載する。本発明の実施形態がこれら特定の詳細なしに実施可能であることは当業者には明らかであろう。他の場合において、本発明の実施形態が不必要に分かりにくくならないように、集積回路の製造等の既知の態様を詳細には説明していない。更に、図に示す様々な実施形態は実例の提示であり、必ずしも原寸に比例していないことを理解すべきである。

［００１８］一実施形態では、最初のレーザスクライビング及びその後のプラズマエッチングを含むハイブリッドウェハ又は基板ダイシングプロセスが実行されて、ダイが個片化される。レーザスクライビングプロセスを使用して、マスク層、有機及び無機誘電体層、及び素子層をきれいに取り除くことができる。ウェハ又は基板がむき出しになったら、又は部分的にエッチングされたら、レーザエッチングプロセスを終了することができる。次にダイシングプロセスのプラズマエッチング部分を用いて、ウェハ又は基板の容積、単一結晶シリコンの容積等を貫通するようにエッチングして、ダイ又はチップを個片化する、又はダイシングすることができる。更に具体的な実施形態では、ダイの破壊強度を高め、側壁を平滑化するためのレーザスクライビング及びプラズマエッチングする方法が記載される。実施形態には、ウェハのダイシング、レーザスクライビング、プラズマエッチング、ダイの破壊強度の考慮、ダイの側壁の粗さの考慮、フッ素／炭素の残留物の考慮、側壁の清浄度の考慮、及び／又はＮＦ_３とＣＦ_４の組み合わせに基づくエッチング液の内の一又は複数が含まれうる。

［００１９］更なる背景を提供するために、ウェハのＩＣチップを個片化するために、レーザスクライビングとプラズマエッチングハイブリッド処理の間に、上記のダイの個片化において解決する必要がありうる技術的な課題には、（１）薄い（例：約１００ミクロン未満）、また特に極薄の（例：約５０ミクロン未満）ウェハにおいて個片化されたダイは、信頼性の高いダイのピックアンドプレース及びその次の組立プロセスを確保できるほど十分高いダイ破壊強度を有するべきである；（２）個片化されたダイは厚みに関わらず全て、（ペルフルオロカーボン又はＰＦＣとも知られる）フッ化炭素の形態等の炭素（Ｃ）又はフッ素（Ｆ）の成分の存在が、次のパッケージ化プロセスにおけるダイの接着性に影響を与えうるため、またパッケージ化プロセスにおけるダイの信頼性を下げる可能性さえあるため、ダイの側壁はきれいにすべきである
ことの内の一又は複数のが含まれる。

［００２０］実施形態では、ウェハをダイシングするために、多重プラズマエッチング技法が用いられており、この技法では、異方的な個片化エッチングの後でダイの側壁を改善するために等方的エッチングが用いられる。レーザスクライビングにより、下層のシリコン基板がむき出しになるまで、エッチングするのが難しいパッシべーション層、誘電体層及び金属層が取り除かれる。次に、目標のダイの厚みまでの深さの溝を生成するために、異方的プラズマエッチングが使用される。最後に、等方的エッチングにより、異方的エッチングの副生成物、粗さ、及びダイが個片化された後の異方的にエッチングされたダイの側壁からスカロップ形が取り除かれる。一実施形態では、結果的に得られた個片化されたダイは、ダイのピックアンドプレース及びその後の組立プロセスの信頼性を確保するために、（最後の等方的エッチングが施されない個片化されたダイに対して）高いダイ破壊強度を有する。一実施形態では、ダイの側壁の、その後のパッケージ化プロセスにおけるダイの接着性に悪影響を与え、信頼性の低下の原因となりうる炭素（Ｃ）又はフッ素（Ｆ）成分が取り除かれる。粗い側壁（例：未処理の側壁）によっても、ダイの破壊強度が（例：低い亀裂活性化エネルギーを介して）低下しうる。

［００２１］図１は、本発明の実施形態による、複数の集積回路を含む半導体ウェハをダイシングする方法の工程を示す図である。図２Ａ〜２Ｄは、方法を実施中の、複数の集積回路を含む半導体ウェハを示す断面図である。

［００２２］図１の第１工程１０２の最中に、図２Ａに対応して、前面マスク２０２は、例えばシリコンウェハ又は基板等の半導体ウェハ又は基板２０４の上に形成されている。一実施形態によれば、半導体ウェハ又は基板２０４は、少なくとも３００ｍｍの直径を有し、背面を研削する前の厚さが３００〜８００ｕｍである。図示したように、一実施形態では、マスクはコンフォーマルマスクである。コンフォーマルマスクの実施形態は、プラズマエッチングダイシング工程の間耐えうるように、下層の形状（例：２０μｍの突起、図示せず）の上に十分な厚さのマスクが確保されるところが利点である。代替実施形態では、しかしながら、マスクは非コンフォーマルの平坦化されたマスク（例：突起上のマスクの厚みはくぼみにおけるマスクの厚みよりも薄い）である。コンフォーマルマスクの形成は、例えばＣＶＤ、又は当技術分野で既知の他の何らかのプロセスによるものであってよい。一実施形態では、マスクは、半導体ウェハの表面上に形成された集積回路（ＩＣ）２０６をカバーし保護し、半導体ウェハ２０４の表面から最大１０〜２０μｍ突出する又は飛び出している突起も保護する。マスクはまた、図３に関して記載したように、隣接した集積回路の間に形成された介在ストリートもカバーする。図２Ａを再び参照すると、一又は複数のパッシべーション層２０８も半導体ウェハ２０４に含まれうる。また、半導体ウェハ２０４を背面テープ又はダイシングテープ２１０に装着することもできる。

［００２３］本発明の一実施形態によれば、マスクを形成することには、例えば非限定的に、水溶性層（ＰＶＡ等）、及び／又はフォトレジスト層、及び／又はＩラインパターニング層等の層を形成することが含まれる。例えば、フォトレジスト層等のポリマー層は、パターン転写プロセスで使用するのに好適な材料からなっていてよい。多層のマスク層を有する実施形態では、水溶性下塗り層を非水溶性上塗り層の下に配置することができる。これにより、下塗り層が上塗り層をはがす手段となる一方で、上塗り層により、プラズマエッチング耐性が得られる、及び／又はレーザスクライビングプロセスにより適切にマスクのアブレーションが行われる。例えば、スクライビングプロセスに用いられるレーザ波長を透過させるマスク材料により、ダイのエッジ強度が低減する。このため、第１のマスク材料層としての例えばＰＶＡの水溶性下塗り層は、マスクのプラズマ耐性／レーザエネルギー吸収性上塗り層の効果を低減する手段として機能することにより、マスク全体が下層のＩＣ薄膜層から取り除かれうる／引き剥がされうる。水溶性下塗り層は更に、エネルギー吸収性マスク層を剥がすのに使用されるプロセスからＩＣ薄膜層を保護するバリアとしての役割も果たしうる。実施形態においては、レーザエネルギー吸収性マスク層は、ＵＶ硬化性である、及び／又はＵＶ吸収性である、及び／又はグリーンバンド（ｇｒｅｅｎ−ｂａｎｄ：５００〜５４０ｎｍ）吸収性である。例示の材料には、従来ＩＣチップのパッシベーション層用に用いられる多くのフォトレジスト及びポリイミド（ＰＩ）材料が含まれる。一実施形態では、フォトレジスト層は例えば非限定的に、２４８ナノメートル（ｎｍ）のレジスト、１９３ｎｍのレジスト、１５７ｎｍのレジスト、極紫外線（ＥＵＶ）レジスト、又はジアフナフトキノン増感剤を有するフェノール樹脂マトリクス等のプラスのフォトレジスト層からなる。別の実施形態では、フォトレジスト層は、例えば非限定的に、ポリ−シス−イソプレン及びポリ桂皮酸ビニル等のマイナスのフォトレジスト層からなる。

［００２４］再び図２Ａを参照すると、一実施形態において、半導体ウェハ又は基板２０４にはその上又はその中に、集積回路２０６の一部として半導体デバイスのアレイが配置されている。上記半導体デバイスの例には、非限定的に、シリコン基板で製造され、誘電体層内に封入されたメモリデバイス又は補足的な金属酸化物半導体（ＣＭＯＳ）トランジスタが含まれる。複数の相互接続部をデバイス又はトランジスタの上、及び誘電体層周囲に形成することができ、デバイス又はトランジスタを電気的に結合させて、集積回路を形成するのに使用することができる。導電性突起及びパッシべーション層２０８を相互接続層の上に形成することができる。ストリートを形成している材料は、集積回路を形成するのに使用される材料と類似していてよい、又は同じであってよい。例えば、ストリートは、誘電体材料、半導体材料、及びメタライゼーションの層からなっていてよい。一実施形態では、一又は複数のストリートには、集積回路の実際のデバイスと同様のテストデバイスが含まれる。

［００２５］図１の第２工程１０４を参照しながら、対応する図２Ｂを見ると、本方法は、バルクターゲット層の材料除去に進む。誘電性の層間剥離及び亀裂を最小限に抑えるために、フェムト秒レーザが好ましい。しかしながら、デバイス構造によっては、紫外線（ＵＶ）、ピコ秒、又はナノ秒レーザ源も適用されうる。レーザは、８０ｋＨｚ〜１ＭＨｚの範囲、理想的には１００〜５００ｋＨｚの範囲のパルス繰返し周波数を有する。

［００２６］図２Ｂを再び参照すると、レーザスクライビングプロセスは一般に、集積回路間に最初存在する（取り除かれたストリートとして表され得るスクライブライン２１２として示す）ストリートの材料を取り除くために実施される。本発明の一実施形態によれば、レーザスクライビングプロセスによるマスクのパターニングには、半導体ウェハ２０４の集積回路２０６間の領域に部分的に溝２１４を形成することが含まれる。一実施形態では、レーザスクライビングプロセスによるマスクのパターニングには、フェムト秒の範囲のパルス幅を有するレーザを使用して、パターンを直接描くことが含まれる。具体的には、可視スペクトル又は紫外線（ＵＶ）又は赤外線（ＩＲ）の範囲（三つ合わせて広帯域光学スペクトル）の波長を有するレーザを使用して、フェムト秒ベースのレーザ、すなわちフェムト秒（１０^−１５秒）の大きさのパルス幅を有するレーザを提供することができる。一実施形態では、アブレーションは波長に依存していない、又は本質的に波長に依存していないため、マスク２０２、ストリート、そして場合により半導体ウェハ又は基板２０４の一部の膜等の複雑な膜に好適である。

［００２７］チップ形成、微小クラック及び層間剥離を最小限に抑えてきれいなレーザスクライビングされた切断部を得るために、良好なレーザスクライビング及びダイシングプロセスを開発するには、パルス幅等のレーザパラメータの選択は重要でありうる。レーザスクライビングの切断部がきれいであればあるほど、最終的なダイの個片化のために実施されうるエッチングプロセスがスムーズになる。半導体デバイスのウェハの上には通常、多数の異なる種類（例：導体、絶縁体、半導体）及び厚さの材料の機能層が配置される。上記材料には、非限定的に、ポリマー、金属等の有機材料、又は二酸化シリコン及び窒化シリコン等の無機誘電体が含まれうる。

［００２８］ウェハ又は基板に配置された個々の集積回路の間のストリートには、集積回路自体と類似の又は同じ層が含まれうる。例えば、図３は、本発明の一実施形態による、半導体ウェハ又は基板のストリート領域に使用されうる、材料のスタックを示す断面図である。図３を参照すると、ストリート領域３００には、シリコン基板の上部３０２、第１の二酸化シリコン層３０４、第１のエッチング停止層３０６、 （例：二酸化シリコンの誘電率４．０よりも小さい誘電率を有する）第１の低Ｋ誘電体層３０８、第２のエッチング停止層３１０、第２の低Ｋ誘電体層３１２、第３のエッチング停止層３１４、ドーピングされていないシリカガラス（ＵＳＧ）層３１６、第２の二酸化シリコン層３１８、及びフォトレジスト３２０の層、又はその他何らかのマスクが含まれる。銅メタライゼーション３２２が、第１のエッチング停止層３０６及び第３のエッチング停止３１４の間と、第２のエッチング停止層３１０全体に配置される。特定の実施形態では、第１のエッチング停止層３０６、第２のエッチング停止層３１０及び第３のエッチング停止層３１４は、窒化シリコンからなるが、低Ｋ誘電体層３０８及び３１２は炭素がドーピングされた酸化シリコン材料からなる。

［００２９］（ナノ秒ベースの又はピコ秒ベースのレーザ照射等の）従来のレーザ照射下では、ストリート３００の材料は、光吸収及びアブレーション機構の観点から、全く異なったふるまいをしうる。例えば、二酸化シリコン等の誘電体層は、通常条件下の市販の全てのレーザ波長に対して本質的に透明である。対照的に、金属、有機物（例：低Ｋ材料）及びシリコンにより、特にナノ秒ベースの又はピコ秒ベースのレーザ照射に応じて、非常に簡単に光子が結合されうる。一実施形態では、しかしながら、フェムト秒ベースのレーザプロセスを使用して、低Ｋ材料の層及び銅の層のアブレーションの前に二酸化シリコンの層のアブレーションによって、二酸化シリコンの層、低Ｋ材料の層、及び銅の層がパターニングされる。特定の実施形態では、フェムト秒ベースのレーザ照射プロセスにおいて約４００フェムト秒未満のパルスを使用して、マスク、ストリート、及びシリコン基板の一部が取り除かれる。

［００３０］本発明の一実施形態によれば、好適なフェムト秒ベースのレーザプロセスは、様々な材料において通常非線形相互作用を起こす、高いピーク強度（放射照度）で特徴づけられる。上記の一実施形態では、フェムト秒レーザ源は、約１０〜５００フェムト秒の範囲、好ましくは１００〜４００フェムト秒の範囲のパルス幅を有する。一実施形態では、フェムト秒レーザ源は、約１５７０〜２００ナノメートルの範囲、好ましくは約５４０〜２５０ナノメートルの範囲の波長を有する。一実施形態では、レーザ及び対応する光学システムにより、加工面に約３〜１５ミクロンの範囲、好ましくは約５〜１０ミクロンの範囲の焦点が提供される。

［００３１］加工面での空間ビームプロファイルは単一モード（ガウス分布）であってよい、又はシルクハット状のプロファイルを有する。一実施形態では、レーザ源は、約２００ｋＨｚ〜１０ＭＨｚの範囲、好ましくは約５００ｋＨｚ〜５ＭＨｚの範囲のパルス繰返し率を有する。一実施形態では、レーザ源は加工面において、約０．５〜１００ｕＪの範囲、好ましくは約１〜５ｕＪの範囲のパルスエネルギーを供給する。一実施形態では、レーザスクライビングプロセスは加工面に沿って約５００ｍｍ／秒〜５ｍ／秒の範囲、好ましくは約６００ｍｍ／秒〜２ｍ／秒の範囲の速さで進む。

［００３２］スクライビングプロセスは、単一パスのみ、又は複数のパスで進みうるが、一実施形態では１〜２パスが好ましい。一実施形態では、加工物のスクライビングの深さは、約５〜５０ミクロンの範囲の深さ、好ましくは約１０〜２０ミクロンの範囲の深さである。レーザを、所定のパルス繰返し率において連続した単一パルス、又はパルスバーストのいずれかで適用することができる。一実施形態では、生成されるレーザビームのカーフ幅はデバイス／シリコン界面における測定値が約２〜１５ミクロンの範囲であるが、シリコンウェハのスクライビング／ダイシングは約６〜１０ミクロンの範囲であることが好ましい。

［００３３］レーザパラメータは、無機誘電体（例：二酸化シリコン）のイオン化を達成し、無機誘電体のダイレクトアブレーションの前に下層のダメージが原因の層間剥離及びチッピングを最小限に抑えるのに十分高いレーザ強度を得る等のメリット及び利点が得られるように選択されうる。また、パラメータは、正確に制御されたアブレーション幅（例：カーフ幅） 及び深さを伴う工業用途に対して有意のプロセススループットが得られるように選択されうる。上述したように、フェムト秒ベースのレーザは、ピコ秒ベース及びナノ秒ベースのレーザアブレーションプロセスと比べて上記利点を得るのにはるかに好適である。しかしながら、フェムト秒ベースのレーザアブレーションのスペクトルにおいても、特定の波長が他よりも良好な性能を提供しうる。例えば、一実施形態では、ＵＶ範囲により近い又はＵＶ範囲内の波長を有するフェムト秒ベースのレーザプロセスは、ＩＲ範囲により近い又はＩＲ範囲内の波長を有するフェムト秒ベースのレーザプロセスよりもきれいなアブレーションプロセスを提供する。上記特定の実施形態では、半導体ウェハ又は基板のスクライビングに好適なフェムト秒ベースのレーザプロセスは、約５４０ナノメートル以下の波長を有するレーザに基づくものである。上記の特定の実施形態では、約５４０ナノメートル以下の波長を有するレーザの約４００フェムト秒以下のパルスが使用される。しかしながら、代替実施形態では、二重レーザ波長（例：ＩＲレーザ及びＵＶレーザの組み合わせ）が使用される。

［００３４］図１の第３工程１０６を参照しながら対応する図２Ｃを見ると、半導体ウェハ２０４が次にプラズマエッチングされることが分かる。図２Ｃに示すように、プラズマエッチングの前面は、パターニングされたマスク２０２の間隙を通って進む。本発明の一実施形態によれば、半導体ウェハ２０４のエッチングには、最終的に半導体ウェハ２０４を貫通して延在する溝２１６が形成されるように、レーザスクライビングプロセスで形成された溝２１４をエッチングし延長することが含まれる。一実施形態では、異方的エッチングにより、半導体ウェハ又は基板２０４の背面テープ２１０がむき出しになる。一実施形態では、プラズマエッチング工程はシリコン貫通電極タイプのエッチングプロセスを用いる。一実施形態では、従来のボッシュタイプの堆積／エッチング／堆積プロセスを使用して、基板を貫通するようにエッチングすることができる。一般に、ボッシュタイプのプロセスは３つのサブステップ：堆積、方向性照射エッチング、及び等方性化学エッチングからなり、等方性化学エッチングは、エッチングがシリコンを貫通するまで多数回繰り返し（サイクル）実施される。ボッシュプロセスの結果、図２Ｃに示すように、側壁面２１８は粗いスカロップ形の構造になる。レーザスクライビングプロセスにより、パターン転写により画定されるエッチングプロセスよりも更に粗いむき出しの溝が生成されるところでは特にそうなる。上記のような粗いダイのエッジにより、破壊強度が所望のダイ破壊強度を下回ることになる。加えて、ボッシュプロセスの堆積サブステップにより、エッチング前面が進行した時に側壁から取り除かれない（一般に、上記ポリマーは異方的にエッチングされた溝の底部から定期的に取り除かれるのみである）、すでにエッチングされた側壁を保護する、フッ素を豊富に含むテフロンタイプの有機膜が生成される。

［００３５］特定の実施形態では、エッチングプロセスの最中に、半導体ウェハのシリコン材料のエッチング速度は、毎分２５ミクロンを上回る。超高密度プラズマ源を、ダイ個片化プロセスのプラズマエッチング部分に使用することができる。上記プラズマエッチングプロセスを実施するのに好適なプロセスチャンバの例は、米国カリフォルニア州サニーベイルのアプライドマテリアルズ社から販売されているＡｐｐｌｉｅｄ Ｃｅｎｔｕｒａ（登録商標）Ｓｉｌｖｉａ（商標）エッチングシステムである。Ａｐｐｌｉｅｄ Ｃｅｎｔｕｒａ（登録商標）Ｓｉｌｖｉａ（商標）エッチングシステムは、容量性及び誘導性ＲＦ結合を組み合わせ、これにより、容量性結合のみで可能になるよりも更にイオン密度とイオンエネルギーを独立して制御することができ、それと共に磁気強化による改善も得られる。この組み合わせにより、イオン密度をイオンエネルギーから効果的に切離して、かなりの低圧においても、潜在的にダメージを与えうるＤＣバイアスレベルを上げることなく、比較的高密度のプラズマを達成することが可能になる。多重ＲＦ源構成により、プロセスウィンドウもかなり広がる。しかしながら、シリコンをエッチングすることができる任意のプラズマエッチングチャンバを使用することができる。例示の実施形態では、本質的に正確なプロファイル制御と、実質的にスカロップ形が含まれない側壁を維持しながら、単一の結晶シリコン基板又はウェハ２０４を従来のシリコンエッチング速度（例：４０μｍ以上）の約４０％よりも速いエッチング速度においてエッチングするのにディープシリコンエッチングが使用される。特定の実施形態では、シリコン貫通電極タイプのエッチングプロセスが使用される。エッチングプロセスは、一般に例えばＳＦ_６、Ｃ_４Ｆ_８、ＣＨＦ_３、ＸｅＦ_２等のフッ素ベースのガスである反応ガス、又は比較的エッチング速度が速いシリコンをエッチングすることができる何らかの他の反応ガスから生成されるプラズマに基づいている。

［００３６］図２Ａ〜２Ｃをまとめると、ダイ個片化プロセスは、マスク層、パッシべーション層、及び素子層を取り除いて、シリコン基板をきれいにむき出しにするための第１のレーザスクライビングと、その後の、シリコン基板を貫通するようにダイシングするためのプラズマエッチングとを含む。エッチングするためには、３つのサブステップ、すなわち、堆積、方向性照射エッチング、及び等方的化学エッチングに基づき、エッチングがシリコンを貫通するまで多数回繰り返して（サイクルで）行うボッシュプロセスが使用されうる。ボッシュプロセスの結果はしかしながら、図２Ｃに示すように、側壁の表面は粗いスカロップ形構造になる。特に、レーザスクライビングプロセスにより生成されるむき出しの溝は通常、パターン転写プロセスが達成するよりも更に粗いため、他のシリコンエッチングプロセスと比べて、側壁の粗さの度合いが更に高くなりうる。これにより、ダイの破壊強度が所望よりも低くなる。加えて、ボッシュプロセスの堆積サブステップにより、フッ素が豊富に含まれるテフロンタイプの有機膜が生成され、すでにエッチングされた側壁が保護されうる。

［００３７］図１の第４工程１０８を参照しながら、対応する図２Ｄを見てみると、異方的プラズマエッチング工程の後の集積回路は個片化された形態であることが分かる。その次に、（滑らかな側壁２２０を形成するために）側壁を平滑化するために、基板の薄層（例：シリコン）を側壁から徐々にエッチングすることによって、等方的化学湿式又はプラズマエッチングが適用される。一実施形態では、エッチングの等方的な部分は、側壁平滑化処理用のエッチング液としてＮＦ_３とＣＦ_４の組み合わせから生成されるプラズマに基づく。また、例えば１０００Ｗ等の高いバイアス電力が使用される。一実施形態では、側壁平滑化処理用のエッチング液としてＮＦ_３とＣＦ_４の組み合わせから生成されるプラズマを使用する利点は、等方的エッチング速度（〜０．１５μｍ／分）が低いため、平滑化処理をより制御することが可能であるということである。側壁２１８のリッジ又は周縁をエッチングして側壁２２０を形成するために、比較的高い方向性エッチング速度を達成するように高いバイアス電力が適用される。

［００３８］実施形態では、等方的エッチングは、例えば異方的エッチング工程の終了直後等に、異方的エッチングと同じチャンバで実施される。他の実施形態では、等方的エッチングは、当技術分野で既知の下流プラズマ源を有する任意のチャンバなどの個別のチャンバで実施される。実施形態では、速度が速く比較的長い（例：１〜３分）異方的エッチングに用いられる高いプラズマ電力によりウェハが加熱されているため、等方的エッチングの初期にはウェハ温度が比較的高い（例：８０〜１００℃）場合がある。この高いウェハ温度により、等方的特性、及び異方的エッチングの直後に実施される異方的エッチングのエッチング速度が改善することが分かっている。一実施形態では、等方的エッチングステップにより、異方的エッチングによってダイの側壁に堆積したフッ素又は炭素が豊富に含まれるポリマー層が取り除かれる。

［００３９］ウェハ温度は、側壁平滑化処理用のエッチング液としてＮＦ_３とＣＦ_４の組み合わせから生成されるプラズマに基づくエッチングの等方的な部分は、幾つかの異なる方法で実施可能である。第１の実施形態では、２つの工程プロセスが実施される。第１工程では、シリコン基板を貫通してエッチングするために従来のボッシュプロセスが用いられる。ボッシュプロセスは３つのサブステップ、すなわち、堆積、方向性照射エッチング、及び等方的化学エッチングからなり、エッチングがシリコンを貫通するまで多数回繰り返して（サイクルで）行われる。ボッシュプロセスの結果、側壁の表面は粗いスカロップ形の構造になる。特に、レーザスクライビングプロセスにより生成されるむき出しの溝は通常、パターン転写プロセスが達成するよりも更に粗いため、側壁の粗さの度合いが更に高くなりうる。これにより、ダイの破壊強度が所望よりも低くなる。加えて、ボッシュプロセスの堆積サブステップにより、フッ素が豊富に含まれるテフロンタイプの有機膜が生成され、すでにエッチングされた側壁が保護される。第２工程では、シリコン基板を完全に貫通するようにエッチングが行われ、ダイが個片化された後で、比較的高いバイアス電力（例：１０００Ｗ）においてＮＦ_３とＣＦ_４の組み合わせから生成されるプラズマを使用する第２のプラズマエッチングが適用され、側壁からシリコンの薄層を徐々にエッチングして取り除くことによって側壁が平滑化される。第２工程のエッチング時間は、一実施形態では通常、素子層／Ｓｉ界面におけるアンダーカットを最小限に抑えるために、ダイの厚みによって、他の好適なエッチングプロセスパラメータと共に、１〜９０秒内に設定される。第２工程により、一実施形態では、側壁のフッ素又は炭素が豊富に含まれる堆積層も取り除かれる。

［００４０］第２の実施形態では、３つの工程プロセスが実施される。 第１工程では、シリコン基板を貫通するようにエッチングするために従来のボッシュプロセスが用いられる。ボッシュプロセスは３つのサブステップ、すなわち、堆積、方向性照射エッチング、及び等方的化学エッチングからなり、エッチングがシリコンを貫通するまで多数回繰り返して（サイクルで）行われる。ボッシュプロセスの結果、一実施形態において側壁の表面は粗いスカロップ形の構造になる。特に、レーザスクライビングプロセスにより生成されるむき出しの溝は通常、パターン転写プロセスが達成するよりも更に粗いため、側壁の粗さの度合いが更に高くなりうる。これにより、ダイの破壊強度が所望よりも低くなりうる。加えて、ボッシュプロセスの堆積サブステップにより、フッ素が豊富に含まれるテフロンタイプの有機膜が生成され、すでにエッチングされた側壁が保護される。第２工程では、シリコン基板を完全に貫通するようにエッチングが行われ、ダイが個片化された後で、ＳＦ_６を使用する第１の等方的化学プラズマエッチングが適用され、側壁からシリコンの薄層を徐々にエッチングすることによって側壁がある程度平滑化される。一実施形態では、ＳＦ６べースの第１の等方的エッチングが約１５０Ｗ未満の低いバイアス電力で実施される。第３工程では、更に側壁を平滑化するためにエッチング液としてＮＦ_３＋ＣＦ_４ベースのプラズマを使用して第２の等方的エッチングが実施される。第２の等方的エッチング（ＮＦ_３＋ＣＦ_４）は遅いため、第１の等方的エッチング（ＳＦ_６）よりも更に制御可能であり、第２の等方的エッチングの方がプロセスを終了するのに好適である。

［００４１］図４を参照すると、プロセスツール４００は、ファクトリーインターフェースに結合された複数のロードロック４０４を有するファクトリーインターフェース４０２（ＦＩ）を含むことが分かる。クラスタツール４０６は、ファクトリーインターフェース４０２と結合されるクラスタツール４０６は、例えば異方的プラズマエッチングチャンバ４０８と等方的プラズマエッチングチャンバ４１４等の一又は複数のプラズマエッチングチャンバを含む。レーザスクライビング装置４１０も、ファクトリーインターフェース４０２に結合される。プロセスツール４００の全設置面積は、一実施形態では、図４に示すように約３５００ミリメートル（３．５メートル）×３８００ミリメートル（３．８メートル）であってよい。

［００４２］一実施形態では、レーザスクライビング装置４１０にフェムト秒ベースのレーザが収納される。フェムト秒ベースのレーザは、ハイブリッドレーザ及びエッチング個片化プロセスのレーザアブレーション部分、例えば上述したレーザアブレーションプロセスを実施するのに適切である。一実施形態では、レーザスクライビング装置４００には移動可能な載台も含まれ、移動可能な載台は、フェムト秒ベースのレーザに対してウェハ又は基板（又はこれらの担体）を移動させるように構成される。特定の実施形態では、フェムト秒ベースのレーザも移動可能である。レーザスクライビング装置４１０の全設置面積は、一実施形態では、図４に示すように約２２４０×１２７０ミリメートルであってよい。

［００４３］一実施形態では、一又は複数のプラズマエッチングチャンバ４０８は、複数の集積回路を個片化するためにパターニングされたマスクの間隙を通してウェハ又は基板をエッチングするように構成される。上記の実施形態では、一又は複数のプラズマエッチングチャンバ４０８は、ディープシリコンエッチングプロセスを実施するように構成される。特定の実施形態では、一又は複数のプラズマエッチングチャンバ４０８は、米国カリフォルニア州サニーベイルのアプライドマテリアルズ社から販売されているＡｐｐｌｉｅｄ Ｃｅｎｔｕｒａ（登録商標）Ｓｉｌｖｉａ（商標）エッチングシステムである。エッチングチャンバは、単一の結晶シリコン基板又はウェハの上に、又は中に収納される個片化された集積回路を製造するのに使用されるディープシリコンエッチング用に特別に設計することができる。一実施形態では、シリコンエッチング速度を速めるために、プラズマエッチングチャンバ４０８に高密度プラズマ源が含まれる。一実施形態では、個片化又はダイシングプロセスの製造スループットを高めるために、プロセスツール４００のクラスタツール４０６部分には、一を超えるエッチングチャンバが含まれる。

［００４４］ファクトリーインターフェース４０２は、外の製造施設と、レーザスクライビング装置４１０及びクラスタツール４０６との間の接触面となる適切な大気ポートであってよい。ファクトリーインターフェース４０２は、ウェハ（又はこれらの担体）を保管ユニット（例えば前面開口統合ポッド）からクラスタツール４０６又はレーザスクライビング装置４１０のいずれか、あるいは両方に移動させるアーム又はブレードを有するロボットを含みうる。

［００４５］クラスタツール４０６は、個片化する方法における機能を実施するのに適切な他のチャンバを含みうる。例えば、一実施形態では、追加のエッチングチャンバの代わりに、堆積チャンバ４１２が含まれる。堆積チャンバ４１２は、例えば均一なスピンオンプロセスによって、ウェハ又は基板のレーザスクライビングの前に、ウェハ又は基板の素子層に又はその上にマスクを堆積させるように構成されうる。上記実施形態では、堆積チャンバ４１２は、約１０％以内の共形性係数で均一な層を堆積させるのに好適である。

［００４６］実施形態では、等方的プラズマエッチングチャンバ４１４は、下流プラズマ源、例えば本明細書の他の箇所に記載される等方的エッチング処理の最中に基板が収納されるプロセスチャンバからある間隔を置いて上流に配置された高周波マグネトロン又は誘導結合された供給源を用いる。実施形態では、等方的プラズマエッチングチャンバ４１４は、例えばＮＦ_３とＣＦ_４の組み合わせ等の例示の非重合プラズマエッチング源ガスに配管されている。

［００４７］図５に、本明細書に記載される一又は複数のスクライビングする方法を装置に実行させるための命令セットが実行されうるコンピュータシステム５００を示す。例示のコンピュータシステム５００には、バス５３０を介して互いに通信し合う、プロセッサ５０２、メインメモリ５０４（例：読み出し専用メモリ（ＲＯＭ）、フラッシュメモリ、例えば同期ＤＲＡＭ（ＳＤＲＡＭ）又はランバスＤＲＡＭ（ＲＤＲＡＭ）等のダイナミックランダムアクセスメモリ（ＤＲＡＭ））、スタティックメモリ５０６（例：フラッシュメモリ、スタティックランダムアクセスメモリ（ＳＲＡＭ）等）、及び二次メモリ５１８（例：データストレージ装置）が含まれる。

［００４８］プロセッサ５０２は、マイクロプロセッサ、中央処理装置等の一又は複数の汎用処理装置を表している。更に具体的には、プロセッサ５０２は、複合命令セットコンピューティング（ＣＩＳＣ）マイクロプロセッサ、縮小命令セットコンピューティング（ＲＩＳＣ）マイクロプロセッサ、超長命令語（ＶＬＩＷ）マイクロプロセッサ等であってよい。プロセッサ５０２はまた、例えば特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、デジタル信号プロセッサ（ＤＳＰ）、ネットワークプロセッサ等の一又は複数の特定用途向け処理装置であってもよい。プロセッサ５０２は、本明細書に記載される工程及びステップを実施するための処理論理５２６を実行するように構成される。

［００４９］コンピュータシステム５００は更に、ネットワークインターフェース装置５０８を含みうる。コンピュータシステム５００は、ビデオディスプレイ装置５１０（例：液晶ディスプレイ（ＬＣＤ）又は陰極線管（ＣＲＴ））、英数字入力装置５１２（例：キーボード）、カーソル制御装置５１４（例：マウス）、及び信号生成装置５１６（例：スピーカー）を含むこともできる。

［００５０］二次メモリ５１８は、本明細書に記載される一又は複数の任意の方法又は機能を具現化する一又は複数の命令セット（例：ソフトウェア５２２）が記憶される、マシン可読記憶媒体（又はより具体的にはコンピュータ可読記憶媒体）５３２を含みうる。このソフトウェア５２２はまた、完全に又は少なくとも部分的に、コンピュータシステム５００によって実行される間、メインメモリ５０４内、及び／又はプロセッサ５０２内に存在してもよく、メインメモリ５０４とプロセッサ５０２は、マシン可読記憶媒体も構成する。このソフトウェア５２２は更に、ネットワークインターフェース装置５０８を介して、ネットワーク５２０上で送信又は受信されうる。

［００５１］例示の実施形態において、マシン可読記憶媒体５３２を単一の媒体として示したが、「マシン可読記憶媒体」という語は、一又は複数の命令セットを記憶する単一の媒体、又は複数の媒体（例：集中データベース、又は分散データベース、及び／又は関連キャッシュ及びサーバ）を含むと理解すべきである。「マシン可読記憶媒体」という語は、マシンによって実行される命令セットを記憶する、又は符号化することができ、マシンに、本発明の一又は複数の方法を実施させる任意の媒体を含むとも理解すべきである。「マシン可読記憶媒体」という語は従って、非限定的に、固体メモリ、光媒体、及び磁気媒体を含むと理解すべきである。

［００５２］上記記載は、例示的であり、限定するものではないことが理解されるべきである。例えば、図面の内のフロー図には、本発明の特定の実施形態によって実施される工程を特定の順番に示したが、上記順番は必須でないことを理解すべきである（例えば、代替実施形態では、工程を異なる順番で実施する、特定の工程を組み合わせる、特定の工程を重ね合わせることができる）。更に、上記記載を読み、理解することによって多くの他の実施形態が、当業者にとって明らかであろう。特定の例示の実施形態を参照しながら本発明を説明してきたが、本発明は記載された実施形態に限定されず、添付の特許請求の範囲の主旨及び範囲内の変形例及び代替例を実行することができることが認識されるだろう。それゆえ、本発明の範囲は、当該権利が与えられる等価物の完全な範囲と共に、添付の特許請求の範囲を参照して、決定されるべきである。

Claims (15)

1. 複数の集積回路を備える半導体ウェハをダイシングする方法であって、
   前記半導体ウェハの上に、前記集積回路をカバーし保護するマスクを形成することと、
   レーザスクライビングプロセスで前記マスクをパターニングし、間隙を有するパターニングされたマスクを提供して、前記集積回路間の前記半導体ウェハの領域をむき出しにすることと、
   前記パターニングされたマスクの前記間隙を通して前記半導体ウェハを異方的にエッチングし、エッチングされた溝を形成し、前記半導体ウェハを完全に貫通させ、前記集積回路を個片化することと、
   ＮＦ_３とＣＦ_４の組み合わせに基づくプラズマで、異方的にエッチングされた前記溝を等方的にエッチングすることと
   を含む方法。
2. 前記等方的エッチングにより、ダイ個片化後の異方的にエッチングされた前記ダイ側壁から異方的エッチングの副生成物、粗さ、又は側壁のスカラップ形が取り除かれる、請求項１に記載の方法。
3. 前記等方的エッチングにより、前記エッチング溝から、炭素及びフッ素を含むポリマーが取り除かれる、請求項１に記載の方法。
4. 前記半導体ウェハを異方的にエッチングすることは、エッチングされた前記溝の底部に背面テープがむき出しになるまで、ポリマーの堆積、方向性照射エッチング、及び等方的化学エッチングを含む循環プロセスを繰り返し行うことを含む、請求項１に記載の方法。
5. 異方的エッチングと等方的エッチングの両方に同じプラズマエッチングチャンバが用いられる、請求項１に記載の方法。
6. 前記ウェハが少なくとも３００ｍｍの直径を有し、背面を研削する前の厚さが３００ｕｍ〜８００ｕｍである、請求項１に記載の方法。
7. 前記マスクをパターニングすることは更に、５４０ナノメートル以下の波長と、４００フェムト秒以下のレーザパルス幅を有するフェムト秒レーザでパターンを直接描くことを含む、請求項１に記載の方法。
8. 前記マスクを形成することは更に、水溶性マスク層を前記ウェハに堆積させることを含む、請求項１に記載の方法。
9. 前記水溶性マスク層はＰＶＡを含む、請求項８に記載の方法。
10. 前記マスクを形成することは更に、前記水溶性マスク層を下塗り層として含み、非水溶性マスク層を前記下塗り層の上に上塗り層として含む多層マスクを堆積させることを含む、請求項８に記載の方法。
11. 前記非水溶性マスク層は、フォトレジスト又はポリイミド（ＰＩ）である、請求項１０に記載の方法。
12. 複数のＩＣを備える、基板をダイシングするためのシステムであって、
    多層マスクをパターニングし、前記基板の前記ＩＣ間の領域をむき出しにするレーザスクライブモジュールと、
    エッチングされた溝を異方的に形成し、レーザスクライビングの後に残った前記基板の厚みを貫通させる、前記レーザスクライブモジュールに物理的に結合された異方的プラズマエッチングモジュールと、
    ＮＦ_３とＣＦ_４の組み合わせに基づくプラズマで異方的にエッチングされた前記溝を等方的にエッチングする、前記レーザスクライブモジュールに物理的に結合された等方的プラズマエッチングモジュールと、
    前記レーザスクライブモジュールから前記異方的プラズマエッチングモジュールまでレーザスクライビングされた基板を移送するロボット型移送チャンバと
    を備えるシステム。
13. 前記レーザスクライブモジュールは、５４０ナノメートル以下の波長と、４００フェムト秒以下のパルス幅を有するフェムト秒レーザを備える、請求項１２に記載のシステム。
14. 前記等方的プラズマエッチングチャンバと、前記異方的プラズマエッチングチャンバは同じ単一のチャンバである、請求項１２に記載のシステム。
15. 前記等方的プラズマエッチングチャンバは、下流プラズマ源を用いる、請求項１２に記載のシステム。

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