KR20180133231A - 플라즈마 에칭 및 플라즈마 다이싱 방법 - Google Patents

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Abstract

본 발명에 따르면, 후면 금속층이 부착된 실리콘 기판에서 하나 이상의 다이 싱 레인을 플라즈마 에칭하는 방법이 제공되며, 상기 방법은: 증착 단계 및 에칭 단계가 교대로 반복되어 스캘럽형(scalloped) 측벽을 갖는 다이싱 레인을 제조하는 주기적인 플라즈마 에칭 공정을 사용하여 메인 에칭을 수행하는 단계; 및 후면 금속층에 도달할 때까지 증착 단계 및 에칭 단계가 교대로 반복되는 주기적인 플라즈마 에칭 공정을 사용하여 2차 에칭을 수행하는 단계로 전환(swithc)하는 단계;를 포함하고, 상기 2차 에칭 동안 하나의 에칭 단계에서 제거된 실리콘의 양은 상기 메인 에칭 동안 하나의 에칭 단계에서 제거된 실리콘의 양의 절반 이하인 것을 특징으로 한다.

Description

플라즈마 에칭 및 플라즈마 다이싱 방법{METHODS OF PLASMA ETCHING AND PLASMA DICING}
본 발명은 플라즈마 에칭 및 플라즈마 다이싱 방법에 관한 것이다.
반도체 제조는 일반적으로 복수의 실리콘 칩이 단일 반도체 웨이퍼 상에 병렬로 처리되는 것을 포함한다. 처리 단계가 완료되면, 웨이퍼를 개별 칩으로 다이싱되어야 한다. 이후에 패키지되는 칩에 연결된다. 전통적으로 다이싱 단계는 웨이퍼에서 스크라이브 라인(scribe line)을 따라 자르는 다이아몬드 톱을 사용하여 수행되었다. 최근에, 웨이퍼를 다이싱하기 위한 새로운 방법을 제공하는데 많은 관심이 있어왔다. 이들은 향상된 성능과 낮은 비용의 가능성을 제공한다. 이러한 방법 중 하나는 레이저를 사용하여 웨이퍼의 다이싱을 수행하는 것이다. 대안적인 방법은 플라즈마 에칭을 사용하여 웨이퍼를 다이싱하는 것이다. 이는 매우 좁은 스크라이브 라인을 사용함으로써 다이 모서리 손상을 최소화하고 웨이퍼 표면의 효율적인 사용을 극대화하며, 비-직교 스크라이브 라인 레이아웃을 사용할 수 있는 옵션을 제공한다는 측면에서 이점이 있다. 적용 요건에 따라, 플라즈마 에칭은 웨어퍼의 박형화(thinning) 또는 연삭(grinding) 전후에 발생할 수 있다.
플라즈마 다이싱은 레이저 또는 블레이드 컷팅과 같은 다른 다이싱 방법과 비교하여 더 적은 칩핑, 증가된 다이 강도/수율 및 웨이퍼 당 다이 밀도 증가와 같은 많은 이점을 제공한다. 웨이퍼는 일반적으로 프레임 배열에서 테이프 상에 장착되고, 알려진 "보쉬(Bosch)" 공정, 즉 패시베이팅 (증착) 가스와 에칭 가스 사이에서 공정 가스가 교번하는 기술을 사용하여 이방성으로 플라즈마 에칭된다. 공정 파라미터를 제어함으로써 높은 에칭 속도로 우수한 이방성 프로파일을 얻을 수 있다. 보쉬 공정의 결과로 측벽이 이들 형상 때문에 물결 형상(scallop)이라고 불리는 고유한 거칠기를 갖는다는 점이다.
흔히 후면 금속(BSM) 층 또는 후면 금속의 다중층은 전기적 접촉 목적을 위해 웨이퍼에 부착된다. 톱 또는 레이저 스크라이빙과 같은 일부 다이싱 기술은 스크라이브 라인을 따라 BSM 제거(removal)를 도모할 수 있다. 그러나, 이러한 금속층의 존재는 웨이퍼의 플라즈마 다이싱에서 문제가 될 수 있는데, 이는 벌크 실리콘을 에칭하기 위한 플라즈마 화학 반응이 후면 금속을 에칭하는데 적합하지 않기 때문이다. 후면 금속을 에칭하지 않으면, 금속의 단편이 분리된 다이의 베이스에 접착된 체로 있는 다이 개별화(die singulation) 단계에서 금속이 찢어질(tearing) 위험이 있다. 열악한 BSM 파손은 후속 작업 흐름에서 문제를 일으킬 수 있으므로, 노출된 레인으로부터 모든 금속이 BSM 분리 공정 및 다이 리프트-오프(lift-off) 후 다이싱 테이프에 부착된 상태로 유지되는 것이 바람직하다.
US 2010/010227 A1(이하, US '227이라 나타냄)은 반도체 다이 개별화 방법을 개시한다. US '227 문서는 BSM 찢어짐 문제를 언급하지 않았지만, 실리콘/BSM 경계면에 접근할 때 종래 이방성 보쉬 식각 또는 크게 등방성 식각 단계를 사용함으로써 성공적인 다이 분리를 달성할 수 있다고 제안한다. 특히, US '227는 더 크고 더 뚜렷한 물결 형상(scallop)을 형성함으로써 BSM 층에 접근함에 따라 다이싱 레인의 폭을 증가시키는 것을 개시한다.
본 발명의 목적은 실리콘을 신속하게 제거할 수 있는 플라즈마 에칭 공정을 제공하고, BSM의 해로운 찢어짐이 발생하지 않고 개별화가 가능한 것이다.
본 발명자들은 BSM 찢어짐의 문제를 조사한 결과, BSM이 얼마나 깨끗하게 분리되는지에 영향을 미치는 두 가지 주요 파라미터가 있음을 발견하였다.
1. BSM 평면과 다이/BSM 경계면에서의 국부 다이 측벽 평면 사이의 각도.
2. 다이 베이스 모서리에 따른 규칙성.
이들 파라미터들은 실리콘/BSM 계면에서 물결 형상의 형태와 관련된다. 특히, 본 발명자들은 BSM 평면과 실리콘/BSM 경계면에서의 국부 다이 측벽 평면 사이의 각도가 더 높을수록(즉, 측벽이 경계면에서 BSM 평면과 수직에 가까울수록), BSM 분리는 더 깨끗한 것을 발견하였다. 따라서, 크고 깊으며 뚜렷한 물결 형상은 이들이 불규칙한 다이 베이스 모서리 및 BSM과 실리콘/BSM 경계면에서의 측벽 사이의 각도가 낮기 때문에 BSM 찢어짐의 위험이 증가한다. 이는 US '227에서 공개된 것과는 대조적이다.
또한, 플라즈마 에칭(및 다른 에칭 공정)의 현상은 에칭 속도가 가스 수송 제한으로 인한 에칭 레인의 종횡비에 의존한다는 것이다. 이를 종횡비 의존 에칭 (Aspect Ratio Dependent Etching, ARDE)이라고 한다. 특히, 레인의 교차점(intersection)과 레인의 중심이 서로 다른 에칭 속도로 에칭되기 때문에, 일반적으로 더 빠른 교차점 "터칭 다운(touching down)"(BSM 층에 도달)을 초래한다. 이는 각각의 물결 형상 내에서 서로 다른 지점에서 다이 측벽을 교차하는 BSM 층을 생성하여, 불규칙한 다이 베이스 모서리가 생성한다. 이는 또한 "에치 프론트(etch front)" 영역이 줄어들어, 최종 물결 형상의 에칭 속도가 증가하고, 이들을 더욱 뚜렷하게 하고 BSM 찢어짐 문제를 추가한다.
본 발명의 제1 양태에 따르면, 후면 금속층(backside metal layer)이 부착된 실리콘 기판에서 하나 이상의 다이싱 레인(dicing lane)을 플라즈마 에칭하는 방법이 제공되며, 상기 방법은:
물결 형상의 측벽을 갖는 다이싱 레인을 제조하기 위해 증착 단계와 에칭 단계가 교대로 반복되는 주기적 플라즈마 에칭 공정을 사용하여 메인 에칭(main etch)을 수행하는 단계; 및
상기 후면 금속층에 도달할 때까지 증착 단계와 에칭 단계가 교대로 반복되는 주기적 에칭 공정을 사용하여 2차 플라즈마 에칭을 수행하는 단계;를 포함하고,
상기 2차 에칭 동안 하나의 에칭 단계에서 제거된 실리콘 양은 상기 메인 에칭 동안 하나의 에칭 단계에서 제거된 실리콘 양의 절반 이하인 것을 특징으로 한다.
BSM 층에 접근할 때 실리콘 제거량을 줄임으로써, 2차 에칭 동안 형성되는 물결 형상(보쉬 공정의 결과)은 메인 에칭 동안 형성된 물결 형상보다 더 작고 얕다. 실리콘/BSM 경계면에서 작고 얕은 물결 형상을 형성함으로써, BSM 평면과 실리콘/BSM 경계면에서의 국부 다이 측벽 평면 사이의 각도가 더 높을 수 있다. 실리콘/BSM 경계면 근처의 작고 얕은 물결 형상을 에칭하면 ARDE 효과가 줄어들어, 다이 베이스 모서리를 따른 불규칙성이 감소한다. 또한, 메인 에칭 및 2차 에칭을 포함하는 다단계 공정을 수행함으로써, 메인 에칭이 고속으로 수행되어 높은 처리량(throughput)을 달성할 수 있다.
메인 에칭 동안 에칭 단계에서 제거된 실리콘 양은 메인 에칭의 과정에서 변하지 않을 것으로 예상된다. 그러나, 원칙적으로, 에칭 단계에서 제거된 실리콘의 양은 메인 에칭의 과정에서 가변적일 수 있다. 이들 실시 형태에서, 2차 에칭 동안 하나의 에칭 단계에서 제거된 실리콘 양은 메인 에칭에서 에칭 단계 당 제거된 실리콘의 평균량과 관련하여 표현되는 것으로 이해된다.
일부 실시 형태에서, 2차 에칭 동안 하나의 에칭 단계에서 제거된 실리콘의 양은 메인 에칭 동안 하나의 에칭 단계에서 제거된 실리콘 양의 1/3 이하이다. 다른 실시 형태에서, 2차 에칭 동안 하나의 에칭 단계에서 제거된 실리콘의 양은 메인 에칭 동안 하나의 에칭 단게에서 제거된 실리콘 양의 1/4 이하이다. 다른 실시 형태에서, 2차 에칭 동안 하나의 에칭 단계에서 제거된 실리콘의 양은 메인 에칭 동안 하나의 에칭 단계에서 제거된 실리콘 양의 1/5 이하이다. 다른 실시 형태에서, 2차 에칭 동안 하나의 에칭 단계에서 제거된 실리콘의 양은 메인 에칭 동안 하나의 에칭 단계에서 제거된 실리콘 양의 1/6 이하이다.
2차 에칭 공정이 실리콘을 덜 제거하고 따라서 메인 에칭 공정보다 느리다는 것을 감안하면, 높은 처리량을 유지하고 BSM 찢어짐의 위험을 줄이는 것 사이에 균형이 필요하다. 따라서, 바람직하게 2차 에칭 동안 하나의 에칭 단계에서 제거된 실리콘 양은 메인 에칭 동안 하나의 에칭 단계에서 제거된 실리콘 양의 적어도 1/40이다. 일부 실시 형태에서, 2차 에칭 동안 하나의 에칭 단계에서 제거된 실리콘 양은 메인 에칭 동안 하나의 에칭 단계에서 제거된 실리콘 양의 적어도 1/30이다. 일부 실시 형태에서, 2차 에칭 동안 하나의 에칭 단계에서 제거된 실리콘 양은 메인 에칭 동안 하나의 에칭 단계에서 제거된 실리콘 양의 적어도 1/20이다.
첫번째 근사값(approximation)에 대해, 에칭 단계 동안 제거된 실리콘 양은 RF 전력 및 가스 흐름과 같은 공정 조건이 일정한 값으로 유지되면 에칭 단계의 에칭 시간에 정비례한다. 따라서, 메인 에칭과 2차 에칭 사이에서 제거되는 실리콘 양의 특정 비율을 달성하기 위해, 동일한 비율의 에칭 시간이 사용될 수 있다.
바람직하게, 2차 에칭 동안의 하나의 에칭 단계의 에칭 시간은 메인 에칭 동안의 하나의 에칭 단계에 대한 에칭 시간의 절반 이하이다. 일부 실시 형태에서, 2차 에칭 동안의 하나의 에칭 단계의 에칭 시간은 메인 에칭 동안의 하나의 에칭 단계에 대한 에칭 시간의 1/3 이하이다. 다른 실시 형태에서, 2차 에칭 동안의 하나의 에칭 단계의 에칭 시간은 메인 에칭 동안의 하나의 에칭 단계에 대한 에칭 시간의 1/4 이하이다. 다른 실시 형태에서, 2차 에칭 동안의 하나의 에칭 단계의 에칭 시간은 메인 에칭 동안의 하나의 에칭 단계에 대한 에칭 시간의 1/5 이하이다. 다른 실시 형태에서, 2차 에칭 동안의 하나의 에칭 단계의 에칭 시간은 메인 에칭 동안의 하나의 에칭 단계에 대한 에칭 시간의 1/6 이하이다.
2차 에칭 동안의 하나의 에칭 단계의 에칭 시간이 메인 에칭 동안의 하나의 에칭 단계의 에칭 시간보다 낮은 경우, 높은 처리량을 유지하고 BSM 찢어짐의 위험을 감소시키는 것 사이에 균형이 필요한 것을 발견하였다. 따라서, 바람직하게, 2차 에칭 동안의 하나의 에칭 단계의 에칭 시간은 메인 에칭 동안의 하나의 에칭 단계의 에칭 시간의 적어도 1/40이다. 일부 실시 형태에서, 2차 에칭 동안의 하나의 에칭 단계의 에칭 시간은 메인 에칭 동안의 하나의 에칭 단계의 에칭 시간의 적어도 1/30이다. 일부 실시 형태에서, 2차 에칭 동안의 하나의 에칭 단계의 에칭 시간은 메인 에칭 동안의 하나의 에칭 단계의 에칭 시간의 적어도 1/20이다.
메인 에칭 동안의 하나의 에칭 단계의 에칭 시간은 메인 에칭의 과정에서 변하지 않을 것으로 예상된다. 그러나, 원칙적으로, 에칭 단계의 에칭 시간은 메인 에칭의 과정 동안 변할 수 있다. 이들 실시 형태에서, 2차 에칭 동안의 에칭 단계의 에칭 시간은 메인 에칭에서의 에칭 단계의 평균 에칭 시간과 관련하여 표현되는 것으로 이해된다.
메인 에칭과 2차 에칭 사이의 전환 동안, 각각의 에칭 단계 동안 제거된 실리콘 양은 점진적으로 감소될 수 있다. 전환은 몇몇의 에칭 사이클에 걸쳐 발생할 수 있으며, 하나의 에칭 사이클은 하나의 증착 단계 및 하나의 에칭 단계로 정의된다. 예를 들어, 메인 에칭이 2차 에칭으로 전환될 때 하나의 에칭 단계에서 제거되는 실리콘 양은 2 에칭 사이클, 3 에칭 사이클, 4 에칭 사이클, 5 에칭 사이클, 6 에칭 사이클, 7 에칭 사이클 또는 8 에칭 사이클에 걸쳐 점진적으로 감소될 수 있다. 전환 동안 제거된 실리콘 양의 점진적 감소는 선형일 수 있다.
메인 에칭과 2차 에칭 사이의 전환 동안, 각각의 에칭 단계의 에칭 시간은 점진적으로 감소될 수 있다. 전환은 몇몇 에칭 사이클에 걸쳐 발생할 수 있으며, 하나의 에칭 사이클은 하나의 증착 단계 및 하나의 에칭 단계로 정의된다. 예를 들어, 메인 에칭이 2차 에칭으로 전환될 때 각각의 단계의 에칭 시간은 2 에칭 사이클, 3 에칭 사이클, 4 에칭 사이클, 5 에칭 사이클, 6 에칭 사이클, 7 에칭 사이클 또는 8 에칭 사이클에 걸쳐 점진적으로 감소될 수 있다. 전환 동안 에칭 시간의 점진적인 감소는 선형일 수 있다.
바람직하게, 2차 에칭 동안의 하나의 에칭 단계의 에칭 시간은 1.5초 이하이다. 일부 실시 형태에서, 2차 에칭 동안 하나의 에칭 단계의 에칭 시간은 1초 이하이다. 다른 실시 형태에서, 2차 에칭 동안 하나의 에칭 단계의 에칭 시간은 0.5초 이하이다. 다른 실시 형태에서, 2차 에칭 동안 하나의 에칭 단계의 에칭 시간은 약 0.5초이다.
2차 에칭으로의 전환은 메인 에칭이 후면 금속층에 도달하기 전에 개시될 수 있다. 일부 실시 형태에서, 2차 에칭은 메인 에칭이 후면 금속층으로부터 약 60 ㎛ 이하(즉, 실리콘과 후면 금속층 사이의 경계면으로부터 약 60 ㎛ 이하)의 거리에 도달할 때 개시된다. 다른 실시 형태에서, 2차 에칭은 메인 에칭이 후면 금속층으로부터 약 50 ㎛ 이하의 거리에 도달할 때 개시된다. 다른 실시 형태에서, 2차 에칭은 메인 에칭이 후면 금속층으로부터 약 40 ㎛ 이하의 거리에 도달할 때 개시된다. 다른 실시 형태에서, 2차 에칭은 메인 에칭이 후면 금속층으로부터 약 30 ㎛ 이하의 거리에 도달할 때 개시된다. 다른 실시 형태에서, 2차 에칭은 메인 에칭이 후면 금속층으로부터 약 20 ㎛ 이하의 거리에 도달할 때 개시된다.
대안으로, 교차하는 복수의 다이싱 레인이 에칭되는 경우, 다이싱 레인 교차점(즉, 다이싱 레인이 교차하는 지점)이 후면 금속층에 도달할 때 2차 에칭으로의 전환이 개시될 수 있다. 이러한 실시 형태는 메인 에칭 공정이 (보다 느린) 2차 에칭 공정으로의 전환 전에 더 오래 수행될 수 있기 때문에 메인 에칭이 후면 금속층에 도달하기 전에 2차 에칭으로의 전환과 비교하여 높은 처리량이 가능할 수 있다. 또한, 다이싱 레인 교차점이 BSM 층에 도달하는 지점은 공지된 방법을 사용하여 검출될 수 있고, 이에 의해 2차 에칭이 개시될 수 있는 편리하고 검출 가능한 지점을 제공한다.
2차 에칭을 수행한 후, 물결 형상을 감소시키기 위해 평탄화 단계(smoothing step)가 수행될 수 있으며, 평탄화 단계는 매끄러운 측벽을 제공하기 위해 물결 형상을 적어도 부분적으로 에칭하는 이방성 플라즈마 에칭에 각각의 다이싱 레인의 측벽을 노출시키는 단계를 포함한다.
이러한 평탄화 단계는 BSM 찢어짐에 기여하는 실리콘/BSM 경계면에서의 날카로운 모서리 및 불규칙성을 제거하기 위해 고 방향성 에칭(directional etch)이다.
메인 에칭 및/또는 2차 에칭은 일반적으로 "보쉬 에칭"으로 알려진 유형일 수 있다. 예시적인 참고 문헌은 US 5,501,893, US 7,648,611 및 US 8,133,349이며, 이의 전체 내용은 본원에 참고로 포함된다.
일반적으로, 마스크는 하나 이상의 다이싱 레인을 한정하기 위해 메인 에칭의 수행 이전에 실리콘 기판 상에 형성된다.
본 발명의 다른 양태에서, 후면 금속층이 부착된 실리콘 기판에서 하나 이상의 다이싱 레인을 플라즈마 에칭하는 방법이 제공되며, 상기 방법은:
후면 금속층에 도달할 때까지 증착 단계와 에칭 단계가 교대로 반복되는 주기적 플라즈마 에칭 공정을 사용하여 메인 에칭을 수행하는 단계;
물결 형상을 제거하기 위해 평탄화 단계를 수행하는 단계를 포함하고, 상기 평탄화 단계는 매끄러운 측벽을 제공하기 위해 적어도 부분적으로 상기 물결 형상을 에칭하는 이방성 플라즈마 에칭에 상기 각각의 다이싱 레인의 측벽을 노출시키는 단계를 포함하는 것을 특징으로 한다.
바람직하게, 이방성 플라즈마 에칭은 불소-함유 가스, 예를 들어 SF6로 생성된 플라즈마를 사용한다.
플라즈마는 불소-함유 가스 및 불활성 가스, 바람직하게 아르곤을 포함하는 가스 혼합물로 생성될 수 있다.
이방성 플라즈마 에칭은 바람직하게 500W 이상의 RF 전력을 갖는 RF 바이어스를 사용한다.
이방성 플라즈마 에칭은 바람직하게 3000W 이상의 RF 전력을 갖는 RF 신호로 생성된 플라즈마를 사용한다.
본 발명의 또 다른 양태에 따르면, 후면 금속층이 부착된 실리콘 기판을 플라즈마 다이싱하는 방법이 제공되며, 상기 방법은:
본 발명의 이전의 양태 중 어느 하나의 플라즈마 에칭 방법을 수행하는 단계; 및
다이싱 레인을 따라 하나 이상의 다이로 기판을 개별화(singulating)하는 단계를 포함한다.
에칭된 다이싱 레인 및 BSM 층 또는 층들을 갖는 실리콘 기판을 개별화하기 위한 적절한 방법은 당업자에게 공지되어 있다.
본 발명은 상기에서 설명되었지만, 상기에서 설명된 특징 또는 하기의 설명, 도면 또는 청구항의 임의의 발명적 조합으로 확장된다.
본 발명은 이제 첨부하는 도면을 참조하여 단지 예로서 설명될 것이다:
도 1a 및 1b는 일반적인 다이싱 공정의 개략도이다.
도 2는 보쉬 공정을 사용하여 에칭된 두개의 인접한 다이(110)의 측면도를 나타낸 사진이다.
도 3은 두개의 개별화된 다이 사이의 열악한 BSM 분리를 나타내는 사진이다.
도 4는 제1 실시 형태에 따른 방법의 순서도를 나타낸다.
도 5는 실리콘/BSM 경계면에 대해 상이한 가능 위치에서 깊고 뚜렷한 물결 형상과 얕고 작은 물결 형상 사이의 이러한 각도(α)의 차이를 나타내는 개략도이다.
도 6은 2차 에칭 동안 상이한 에칭 시간에 대한 다이의 측벽을 나타낸 사진이다.
도 7은 제1 실시 형태의 방법을 수행한 후에 분리된 다이를 나타낸 사진이다.
도 8은 제2 실시 형태에 따른 방법의 순서도를 나타낸다.
도 9는 제3 실시 형태에 따른 방법의 순서도를 나타낸다.
도 10은 평탄화 단계 이전의 일반적인 물결 형상의 모양(feature) 및 평탄화 단계 이후의 모양의 사진을 나타낸다.
도 1a는 공지된 플라즈마 에칭 공정을 수행하기 위한 일반적인 개시 구조(100)의 개략도를 나타낸다. 구조(100)는 실리콘 기판(104)의 일측을 중첩하는 패턴된 포토레지스트 층(102)을 포함한다. 후면 금속(BSM)층(106)은 실리콘 기판(104)의 반대측에 부착된다.
도 1b는 다이싱 레인(108)을 생성하기 위해 플라즈마 에칭 공정을 수행한 후의 구조(100)의 개략도를 나타낸다. 실리콘 기판(104)은 완전히 에칭되지만 플라즈마 화학 반응은 BSM 층(106)을 통한 에칭에 적합하지 않기 때문에, 플라즈마 에칭 공정은 BSM 층(106)에서 중단한다.
도 2는 보쉬 공정을 사용하여 에칭되고 후속으로 개별화된 두개의 인접한 다이(110)의 측면도를 나타내는 SEM(주사전자현미경) 사진이다. 보쉬 공정을 사용하여 다이싱 레인(108)을 생성한 결과로서 각각의 다이(110)의 측벽이 물결 형상으로 형성되는 것을 알 수 있다. 실리콘/BSM 경계면은 사진의 하부에 표시된다.
도 3은 두개의 개별화된 다이 사이의 열악한 BSM 분리의 일례를 나타낸다. 도 3의 사진 모두에서, 다이는 BSM 층이 위쪽을 향하도록 배향된다. BSM 층은 불규칙한 실리콘/BSM 경계면에 금속 잔류물이 부착되어 깨끗하게 분리되지 않음을 알 수 있다.
도 4는 제1 실시 형태에 따른 방법의 순서도를 나타낸다. 상기에서 설명되고도 1b에 제공된 바와 같이, 후면 금속(BSM)층(106)이 부착된 실리콘 기판(104)은 첫째로 메인 에칭 공정이 수행된다. 메인 에칭은 보쉬 플라즈마 에칭, 즉 실리콘 기판(104)을 통해 다이싱 레인(108)을 부분적으로 형성하도록 교대로 반복되는 증착 단계 및 플라즈마 에칭 단계를 포함한다.
이러한 실시 형태 및 추가 실시 형태에서의 증착 단계 및 후속 증착 단계는 플루오로 카본, 예를 들어 C4F8과 같은 적절한 소스 가스(source gas)로부터 형성된 플라즈마를 사용하여 수행될 수 있다. 이러한 실시 형태 및 추가 실시 형태에서의 에칭 단계 및 후속 에칭 단계는 불소 함유 가스, 예를 들어 SF6와 같은 적절한 에칭 가스 또는 가스 혼합물로부터 형성된 플라즈마를 사용하여 수행될 수 있다. 메인 에칭 공정에 대한 예시적인 공정 조건이 표 1에 나타낸다.
공정 파라미터 증착 제거 에칭
시간 [초] 1-5 0.5-5 3-10
압력 [mTorr] 60-120 15-50 100-180
RF 전력 [W] 4500 4500 5200
바이어스 전력 [W] 0 500-1200 0-100
C4F8 [sccm] 200-600 - -
SF6 [sccm] - 200-400 750
메인 에칭에 의해 형성되는 다이싱 레인이 BSM 층에 도달하기 전에, 제1 실시 형태의 방법은 메인 에칭 공정을 수행하는 것에서 2차 에칭 공정을 수행하는 것으로 전환된다. 메인 에칭 공정과 유사하게, 2차 에칭 공정은 또한 증착 단계 및 플라즈마 에칭 단계를 포함하는 보쉬 플라즈마 에칭이고, 이는 교대로 반복되어 BSM 층(106)에 도달할 때까지 실리콘 기판(104)을 통해 다이싱 레인(108) 형성을 지속한다. 2차 에칭의 종료점은 광 방출 분광기(OES) 또는 간섭계와 같은 공지된 기술을 사용하여 예측될 수 있다.
메인 에칭과 2차 에칭 사이의 차이점 중 하나는 2차 에칭 동안 하나의 에칭 단계에서 제거된 실리콘 양이 메인 에칭 동안 하나의 에칭 단계에서 제거된 실리콘 양의 절반 이하이다. 이러한 방법으로, 2차 에칭 동안 형성된 측벽 물결 형상은 메인 에칭에 의해 형성된 물결 형상과 비교하여 더 작고 얕아진다.
실리콘/BSM 경계면 근처에서 작고 얕은 물결 형상을 형성함으로써, BSM 평면과 경계면에서의 국부 측벽 사이의 각도는 깊고 뚜렷한 물결 형상과 비교할 때 더 높다(90°에 가까움). 도 5는 실리콘/BSM 경계면에 대해 상이한 가능한 위치에서 깊은 뚜렷한 물결 형상(좌측에 나타냄)과 얕고 작은 물결 형상(우측에 나타냄) 사이의 각도(α)에서의 차이를 나타내는 개략도이다. 도 5는 깊고 뚜렷한 물결 형상을 가지면서, BSM 평면과 국부 측벽 사이의 각도가 특정 실리콘/BSM 경계면 위치(예를 들어, 도면의 상부에 표시된 각도)에서 매우 낮을 수 있음을 나타낸다.
첫 번째 근사값에 대해, RF 전력 및 가스 흐름 속도가 일정한 값으로 유지되면, 에칭 단계 동안 제거된 실리콘 양은 에칭 단계의 에칭 시간에 정비례한다. 따라서, 에칭 단계 동안 적게 실리콘을 제거하는 한가지 방법은 에칭 단계의 에칭 시간을 감소시키는 것이다. 예를 들어, 하나의 에칭 단계에서 제거된 실리콘 양을 반으로 줄이기 위해, 에칭 단계의 에칭 시간을 절반으로 줄일 수 있다.
도 6은 2차 에칭 동안 각각의 에칭 단계에 대해 1초 및 1.5초의 에칭 시간 동안 다이의 측벽의 SEM(주사 전자 현미경) 사진을 나타낸다. BSM 층으로부터 멀리 떨어진 물결 형상(메인 에칭 동안 형성됨)과 비교하여, 물결 형상은 BSM 층 방향으로 작고 얕음을 알 수 있다(각각의 사진의 하부에 구비됨). 바람직하게, 2차 에칭 동안의 하나의 에칭 단계의 에칭 시간은 약 0.5초이다.
에칭 시간뿐만 아니라, 에칭 단계 동안 제거된 실리콘의 양을 줄이기 위해, 다른 파라미터가 단독 또는 조합되어 변경될 수 있다. 예를 들어, RF 전력이 감소될 수 있거나 에칭 가스(예를 들어 SF6)가 덜 사용될 수 있다.
상기 방법이 메인 에칭을 수행하는 것에서 2차 에칭을 수행하는 것으로 전환하는 지점은 높은 처리량 대 신뢰 가능한 BSM 분리를 허용하는 것을 유지하는 요구를 고려할 필요가 있다. 높은 처리량을 유지하기 위해, 2차 에칭을 수행하는데 소비된 전체 시간은 이상적으로 최소로 유지된다. 전환 지점은 메인 에칭의 예상된 에칭 속도 및 예상된 실리콘 기판 두께 또는 알려진 실리콘 기판 두께에 의존할 것이다. 실제로, 전환 지점은 대표 기판으로 시행착오 공정(trial and error process)에 의해 결정될 수 있다.
메인 에칭 공정으로부터 2차 에칭 공정의 전환은 점진적일 수 있는데, 즉 제거된 실리콘의 양은 메인 에칭 공정으로부터 2차 에칭 공정까지 전환함에 따라 점진적으로 감소될 수 있다. 전환은 몇몇 에칭 사이클(하나의 사이클은 하나의 증착 단계 및 하나의 에칭 단계로 정의됨)에 걸쳐 발생할 수 있다. 전환 동안 하나의 에칭 단계 동안 제거된 실리콘 양은 선형적으로 감소될 수 있다.
도 7은 제1 실시 형태의 방법을 수행한 후 분리된 다이의 SEM 사진 및 광학 현미경 사진을 나타낸다. 도 7에서, 다이는 BSM 층이 상부에 있도록 배향된다. 실리콘 기판은 약 100 ㎛ 두께이다. BSM은 0.370 ㎛ 두께이고, 20 ㎚의 Ti, 50 ㎚의 Ni 및 300 ㎚의 Au로 구성된다. 2차 에칭 동안 하나의 에칭 단계에서 제거된 실리콘 양은 메인 에칭 동안 하나의 에칭 단계에서 제거된 실리콘 양의 약 1/3이었다. 2차 에칭 동안의 하나의 에칭의 에칭 시간은 메인 에칭 동안의 하나의 에칭의 에칭 시간의 약 1/3이었다. 메인 에칭에서 2차 에칭으로의 전환은 약 30 ㎛의 실리콘 잔여량(즉, 실리콘과 후면 금속층 사이의 경계면으로부터 약 30 ㎛ 이격됨)으로 발생하였다. 메인 에칭과 2차 에칭 공정 사이의 전이 단계(transition step)는 약 10 ㎛의 Si를 소모한다. 상기 사진은 다이 베이스의 모서리에 금속 잔류물이 부착되어 있지 않음을 나타내고, 이는 BSM 층이 다이싱 레인을 따라 매우 깨끗하게 분리되었음을 나타낸다.
도 8은 제2 실시 형태에 따른 방법의 순서로를 나타낸다. 제2 실시 형태의 방법은 다이싱 레인의 교차점이 BSM 층에 도달할 때 2차 에칭 공정으로 전환되는 것을 제외하고, 제2 실시 형태는 제1 실시 형태와 동일하다. 배경 부분에서 언급한 것처럼, 레인 교차점은 일반적으로 ARDE로 인해 레인의 나머지 부분보다 다른 에칭 속도로 에칭된다. 따라서, 레인 교차점이 BSM 층에 도달하는 지점에서, 다이싱 레인의 나머지 부분은 BSM 층에 아직 도달하지 못했다. 2차 에칭은 다이싱 레인의 나머지 부분이 BSM 층에 도달할 때까지 다이싱 레인을 완료하는데 사용된다.
레인 교차점이 BSM 층에 도달하는 지점은 광 방출 분광기(OES) 또는 간섭계와 같은 공지된 방법을 사용하여 검출될 수 있다.
제2 실시 형태의 방법은 제1 실시 형태의 방법보다 높은 처리량을 허용할 수 있는데, 그 이유는 메인 에칭 공정이 (더 느린) 2차 에칭 공정으로 전환되기 전에 더 오래 수행될 수 있기 때문이다. 또한, 전술한 바와 같이, 다이싱 레인 교차점이 BSM 층에 도달하는 지점은 공지된 방법을 사용하여 검출될 수 있어, 2차 에칭이 개시될 수 있는 편리하고 검출 가능한 지점을 제공한다.
도 9는 제3 실시 형태에 따른 방법의 순서도를 나타낸다.
제3 실시 형태의 방법에서, 후면 금속(BSM)층(106)이 부착된 실리콘 기판(104)이 첫째로 메인 에칭 공정을 수행한다. 메인 에칭 공정이 다이싱 레인이 BSM 층에 도달할 때까지 수행되는 것을 제외하고, 메인 에칭 공정은 제1 및 제2 실시 형태에서 설명된 것과 동일하다. 종료점(end point)은 광 방출 분광기(OES) 또는 간섭계와 같은 공지된 방법을 사용하여 결정될 수 있다.
다음으로, 측벽의 물결 형상을 감소시키기 위해 평탄화 단계가 수행되고, 예를 들어 물결 형상의 끝(tip)을 제거함으로써 수행된다. 평탄화 단계는 불소 함유 가스, 예를 들어 SF6와 같은 적절한 에칭 가스 또는 가스 혼합물로부터 형성된 플라즈마를 사용하는 이방성 플라즈마 에칭을 사용하여 수행될 수 있다. 가스 혼합물은 불소 함유 가스, 예를 들어 SF6 및 불활성 가스, 예를 들어 아르곤을 포함할 수 있다. SF6와 아르곤의 가스 혼합물을 사용한 평탄화 단계를 위한 예시적인 공정 조건이 표 2에 나타낸다.
공정 파라미터 평탄화 에칭
시간 [초] 5-150
압력 [mTorr] 1-300
RF 전력 [W] 4000
바이어스 전력 [W] 500-1000
Ar [sccm] 200-400
SF6 [sccm] 100-200
제3 실시 형태의 평탄화 단계는 높은 방향성을 가지며, 예리한 모서리를 제거하여 깨끗한 BSM 분리를 용이하게 한다.
도 10은 평탄화 단계 이전의 일반적인 물결 형상의 모양의 SEM 사진과 평탄화 단계 후의 모양의 SEM 사진을 나타낸다. 평탄화 단계를 수행함으로써, 실리콘/BSM 층 경계면에서 불규칙한 모서리가 매끄러워지므로, BSM 분리를 용이하게 하기 위해 경계면에서 곧고, 보다 규칙적인 모서리를 제공한다.
평탄화 단계는 또한 2차 에칭 후에 평탄화 단계를 수행함으로써 제1 및 제2 실시 형태와 결합될 수 있다. 이는 실리콘/BSM 층 경계면에서 곧고 보다 규칙적인 모서리와 함께 경계면에서 더 작고 얕은 물결 형상의 유리한 효과를 결합한다.

Claims (18)

  1. 물결 형상의 측벽을 갖는 다이싱 레인을 제조하기 위해 증착 단계 및 에칭 단계가 교대로 반복되는 주기적 플라즈마 에칭 공정을 사용하여 메인 에칭을 수행하는 단계; 및
    후면 금속층에 도달할 때까지 증착 단계와 에칭 단계가 교대로 반복되는 주기적 플라즈마 에칭 공정을 사용하여 2차 에칭을 수행하는 단계;를 포함하고,
    상기 2차 에칭 동안 하나의 에칭 단계에서 제거된 실리콘 양은 상기 메인 에칭 동안 하나의 에칭 단계에서 제거된 실리콘 양의 절반 이하인 것을 특징으로 하는 후면 금속층이 부착된 실리콘 기판에서 하나 이상의 다이싱 레인을 플라즈마 에칭하는 방법.
  2. 제1항에 있어서, 상기 2차 에칭 동안의 하나의 에칭 단계에서 제거된 실리콘 양은 상기 메인 에칭 동안 하나의 에칭 단계에서 제거된 실리콘 양의 적어도 1/40 인 것을 특징으로 하는 방법.
  3. 제1항 또는 제2항에 있어서, 상기 2차 에칭 동안의 하나의 에칭 단계의 에칭 시간은 상기 메인 에칭 동안의 하나의 에칭 단계에 대한 에칭 시간의 절반 이하인 것을 특징으로 하는 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 2차 에칭 동안의 하나의 에칭 단계의 에칭 시간은 상기 메인 에칭 동안의 하나의 에칭 단계의 에칭 시간의 적어도 1/40인 것을 특징으로 하는 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 메인 에칭과 상기 2차 에칭 사이에서, 각각의 에칭 단계 동안 제거된 실리콘 양은 점진적으로 감소되는 것을 특징으로 하는 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 메인 에칭과 상기 2차 에칭 사이에서, 각각의 에칭 단계의 에칭 시간이 점진적으로 감소되는 것을 특징으로 하는 방법.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 2차 에칭 동안의 하나의 에칭 단계의 에칭 시간은 1.5초 이하, 바람직하게 1초 이하인 것을 특징으로 하는 방법.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서, 상기 2차 에칭은 상기 메인 에칭이 상기 후면 금속층에 도달하기 전에 개시되는 것을 특징으로 하는 방법.
  9. 제8항에 있어서, 상기 2차 에칭은 상기 메인 에칭이 상기 후면 금속층으로부터 약 60 ㎛ 이하의 거리에 도달할 때 개시되는 것을 특징으로 하는 방법.
  10. 제1항 내지 제7항 중 어느 한 항에 있어서, 교차하는 복수의 다이싱 레인이 에칭되고, 상기 2차 에칭으로의 전환은 상기 다이싱 레인 교차점이 상기 후면 금속층에 도달할 때 발생하는 것을 특징으로 하는 방법.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서,
    상기 제2차 에칭을 수행한 후, 물결 형상을 감소시키는 평탄화 단계를 수행하는 단계를 더 포함하고, 상기 평탄화 단계는 매끄러운 측벽을 제공하기 위해 상기 물결 형상을 적어도 부분적으로 에칭하는 이방성 플라즈마 에칭에 각각의 다이싱 레인의 측벽을 노출시키는 단계를 포함하는 것을 특징으로 하는 방법.
  12. 후면 금속층에 도달할 때까지 증착 단계와 에칭 단계가 교대로 반복되는 주기적 플라즈마 에칭 공정을 사용하여 물결 형상의 측벽을 제조하는 메인 에칭을 수행하는 단계;
    상기 물결 형상을 제거하기 위해 평탄화 단계를 수행하는 단계를 포함하고, 상기 평탄화 단계는 매끄러운 측벽을 제공하기 위해 상기 물결 형상을 적어도 부분적으로 에칭하는 이방성 플라즈마 에칭에 각각의 다이싱 레인의 상기 측벽을 노출시키는 단계를 포함하는 것을 특징으로 하는 후면 금속층이 부착된 실리콘 기판에서 하나 이상의 다이싱 레인을 플라즈마 에칭하는 방법.
  13. 제11항 또는 제12항에 있어서, 상기 이방성 플라즈마 에칭은 불소-함유 가스로 생성된 플라즈마를 사용하는 것을 특징으로 하는 방법.
  14. 제13항에 있어서, 상기 불소-함유 가스는 SF6인 것을 특징으로 하는 방법.
  15. 제13항 또는 제14항에 있어서, 상기 플라즈마는 불소-함유 가스 및 불활성 가스, 바람직하게 아르곤을 포함하는 가스 혼합물로 생성되는 것을 특징으로 하는 방법.
  16. 제10항 내지 제15항 중 어느 한 항에 있어서, 상기 이방성 플라즈마 에칭은 500W 이상의 RF 전력을 갖는 RF 바이어스를 사용하는 것을 특징으로 하는 방법.
  17. 제10항 내지 제16항 중 어느 한 항에 있어서, 상기 이방성 플라즈마 에칭은 3000W 이상의 RF 전력을 갖는 RF 신호로 생성된 플라즈마를 사용하는 것을 특징으로 하는 방법.
  18. 제1항 내지 제17항 중 어느 한 항의 플라즈마 에칭의 방법을 수행하는 단계; 및
    다이싱 레인을 따라 하나 이상의 다이로 기판을 개별화하는 단계를 포함하는 후면 금속층이 부착된 실리콘 기판을 플라즈마 다이싱하는 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10818551B2 (en) 2019-01-09 2020-10-27 Semiconductor Components Industries, Llc Plasma die singulation systems and related methods
US20210118734A1 (en) * 2019-10-22 2021-04-22 Semiconductor Components Industries, Llc Plasma-singulated, contaminant-reduced semiconductor die
US11658103B2 (en) * 2020-09-11 2023-05-23 Qualcomm Incorporated Capacitor interposer layer (CIL) chiplet design with conformal die edge pattern around bumps
TWI771893B (zh) * 2021-02-03 2022-07-21 國立陽明交通大學 陣列式晶片的切割方法
US20240071828A1 (en) * 2022-08-31 2024-02-29 Texas Instruments Incorporated Methods of separating semiconductor dies

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100099313A (ko) * 2007-12-21 2010-09-10 솔베이 플루오르 게엠베하 미세 전자기계 시스템의 제조 방법
KR20140024219A (ko) * 2012-08-20 2014-02-28 세미컨덕터 콤포넨츠 인더스트리즈 엘엘씨 반도체 다이 싱귤레이션 방법
CN103646917A (zh) * 2013-11-28 2014-03-19 中微半导体设备(上海)有限公司 硅通孔形成方法
KR20160029097A (ko) * 2013-07-02 2016-03-14 어플라이드 머티어리얼스, 인코포레이티드 높은 다이 파괴 강도 및 평활한 측벽을 위한 레이저 스크라이빙 및 플라즈마 에칭

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5620525A (en) * 1990-07-16 1997-04-15 Novellus Systems, Inc. Apparatus for supporting a substrate and introducing gas flow doximate to an edge of the substrate
US5514247A (en) * 1994-07-08 1996-05-07 Applied Materials, Inc. Process for plasma etching of vias
EP0731501A1 (en) * 1995-03-08 1996-09-11 International Business Machines Corporation Method for plasma etching an oxide/polycide structure
US6846746B2 (en) 2002-05-01 2005-01-25 Applied Materials, Inc. Method of smoothing a trench sidewall after a deep trench silicon etch process
JP4812512B2 (ja) * 2006-05-19 2011-11-09 オンセミコンダクター・トレーディング・リミテッド 半導体装置の製造方法
DE102007009913B4 (de) * 2007-02-28 2012-10-18 Advanced Micro Devices, Inc. Plasmaätzprozess mit hoher Ausbeute für Zwischenschichtdielektrika
JP2008217384A (ja) * 2007-03-05 2008-09-18 Hitachi Ltd 回路チップ及びその製造方法、並びにこれを搭載したrfid回路装置
JP2010259160A (ja) * 2009-04-22 2010-11-11 Sumitomo Precision Prod Co Ltd 発電装置およびシリコン片の製造方法
JP5676941B2 (ja) * 2010-07-06 2015-02-25 キヤノン株式会社 配線基板の製造方法及び配線基板
US8871105B2 (en) 2011-05-12 2014-10-28 Lam Research Corporation Method for achieving smooth side walls after Bosch etch process
US8450188B1 (en) 2011-08-02 2013-05-28 Micro Processing Technology, Inc. Method of removing back metal from an etched semiconductor scribe street
JP5957926B2 (ja) * 2012-02-09 2016-07-27 セイコーエプソン株式会社 半導体装置の製造方法
GB2499816A (en) 2012-02-29 2013-09-04 Oxford Instr Nanotechnology Tools Ltd Controlling deposition and etching in a chamber with fine time control of parameters and gas flow
US8993414B2 (en) * 2012-07-13 2015-03-31 Applied Materials, Inc. Laser scribing and plasma etch for high die break strength and clean sidewall
US9034733B2 (en) 2012-08-20 2015-05-19 Semiconductor Components Industries, Llc Semiconductor die singulation method
US9368404B2 (en) 2012-09-28 2016-06-14 Plasma-Therm Llc Method for dicing a substrate with back metal
US9153493B1 (en) 2013-01-16 2015-10-06 Micro Processing Technology, Inc. System for separating devices from a semiconductor wafer
US8980726B2 (en) 2013-01-25 2015-03-17 Applied Materials, Inc. Substrate dicing by laser ablation and plasma etch damage removal for ultra-thin wafers
CN105190862B (zh) * 2013-03-06 2018-09-11 等离子瑟姆有限公司 用于对半导体晶圆进行等离子切片的方法和设备
US9224615B2 (en) * 2013-09-11 2015-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Noble gas bombardment to reduce scallops in bosch etching
US8906745B1 (en) 2013-09-12 2014-12-09 Micro Processing Technology, Inc. Method using fluid pressure to remove back metal from semiconductor wafer scribe streets
US9460966B2 (en) * 2013-10-10 2016-10-04 Applied Materials, Inc. Method and apparatus for dicing wafers having thick passivation polymer layer
CN104576506A (zh) 2013-10-22 2015-04-29 中微半导体设备(上海)有限公司 一种刻蚀硅通孔的方法
US9312177B2 (en) * 2013-12-06 2016-04-12 Applied Materials, Inc. Screen print mask for laser scribe and plasma etch wafer dicing process
JP6250429B2 (ja) * 2014-02-13 2017-12-20 エスアイアイ・セミコンダクタ株式会社 半導体装置およびその製造方法
US9275902B2 (en) * 2014-03-26 2016-03-01 Applied Materials, Inc. Dicing processes for thin wafers with bumps on wafer backside
JP2016018838A (ja) * 2014-07-07 2016-02-01 株式会社リコー シリコン基板の加工方法
EP3012857A1 (en) * 2014-10-21 2016-04-27 ams AG Method of producing an opening with smooth vertical sidewall in a semiconductor substrate
JP6566812B2 (ja) * 2015-09-25 2019-08-28 三菱電機株式会社 炭化珪素半導体装置及びその製造方法
JP6564670B2 (ja) * 2015-10-06 2019-08-21 株式会社ディスコ デバイスの製造方法
JP6476418B2 (ja) * 2016-02-04 2019-03-06 パナソニックIpマネジメント株式会社 素子チップの製造方法および電子部品実装構造体の製造方法
JP6476419B2 (ja) * 2016-02-04 2019-03-06 パナソニックIpマネジメント株式会社 素子チップの製造方法および素子チップ
JP6575874B2 (ja) * 2016-03-09 2019-09-18 パナソニックIpマネジメント株式会社 素子チップの製造方法
JP6604476B2 (ja) * 2016-03-11 2019-11-13 パナソニックIpマネジメント株式会社 素子チップの製造方法
JP2018056502A (ja) * 2016-09-30 2018-04-05 株式会社ディスコ デバイスウエーハの加工方法
JP6524562B2 (ja) * 2017-02-23 2019-06-05 パナソニックIpマネジメント株式会社 素子チップおよびその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100099313A (ko) * 2007-12-21 2010-09-10 솔베이 플루오르 게엠베하 미세 전자기계 시스템의 제조 방법
KR20140024219A (ko) * 2012-08-20 2014-02-28 세미컨덕터 콤포넨츠 인더스트리즈 엘엘씨 반도체 다이 싱귤레이션 방법
KR20160029097A (ko) * 2013-07-02 2016-03-14 어플라이드 머티어리얼스, 인코포레이티드 높은 다이 파괴 강도 및 평활한 측벽을 위한 레이저 스크라이빙 및 플라즈마 에칭
CN103646917A (zh) * 2013-11-28 2014-03-19 中微半导体设备(上海)有限公司 硅通孔形成方法

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