JP5957926B2

JP5957926B2 - 半導体装置の製造方法

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Publication number: JP5957926B2
Application number: JP2012026084A
Authority: JP
Inventors: 剛秀松尾
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Current assignee: Seiko Epson Corp
Priority date: 2012-02-09
Filing date: 2012-02-09
Publication date: 2016-07-27
Anticipated expiration: 2032-02-09
Also published as: JP2013165100A

Description

本発明は、半導体装置と、この半導体装置の製造方法、この半導体装置を備えた回路装置、電子機器に関する。

近年、携帯型電子機器が普及してきており、これら携帯型電子機器では、機能の高度化に伴い複数の半導体装置を実装した高機能回路装置が用いられることが多くなっている。さらに、携帯型電子機器は小型化・軽量化も要求されている。そこで、半導体基板にＴＳＶ（Throu Si Via）と呼ばれる複数の貫通電極を形成し、貫通電極間距離を小さくし、半導体装置の小型化を図る製造方法が提案されている。

そのような半導体装置の製造方法の１例として、半導体基板にボッシュプロセスを利用して貫通孔を開口し、貫通孔開口時にできる内周面のスキャロップ形状をドライエッチングによって除去して平滑化した後、貫通電極を形成する製造方法が知られている（例えば、特許文献１参照）。

特開２００７−３１１５８４号公報

前述したように、貫通孔をボッシュプロセスで開口する場合、貫通孔の内周面にはスキャロップ形状が形成される。スキャロップ形状が形成されると、貫通孔の内周面に絶縁層、バリア層及びシード層が均一に形成できないという問題がある。そこで、特許文献１では、さらに、貫通孔の内周面を平坦化するためのドライエッチングを実施している。従って、貫通孔の形成と、平坦化処理とを行わなければならない。
また、平坦化処理によって、スキャロップ形状の凸部だけでなく、凹部（ノッチと表されることがある）もエッチングされてしまうことがあり、平坦化の効果が十分得られないことが考えられる。

本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態または適用例として実現することが可能である。

［適用例１］本適用例に係る半導体装置は、素子回路層が設けられている第１主面と、前記第１主面とは反対側の第２主面とを有する半導体基板を備えた半導体装置であって、前記第１主面と前記第２主面との間を貫通し、且つ前記第１主面側のスキャロップ幅Ｓ１及びノッチ深さＳ２が、前記第２主面側のスキャロップ幅Ｓ３及びノッチ深さＳ４よりも小さい貫通孔と、前記貫通孔の内周面に設けられる絶縁層と、前記絶縁層の内周面に形成され、前記素子回路層の配線層に接続されると共に、前記第２主面まで貫通する貫通電極と、を有することを特徴とする。
ここで、スキャロップ幅とは、貫通孔形成時に貫通孔内周に沿ってできる襞状の凹凸（スキャロップ）のピッチであって、ノッチとは、この凹凸の凹形状を表す。また、半導体基板としては、例えばＳｉ基板等が用いられる。

貫通孔の内周面に形成される絶縁層は、スキャロップの凹凸によって影となる部分ができて均一に形成することは困難であり、半導体基板と貫通電極との絶縁性が損なわれることがある。そこで、貫通孔のうち、第１主面側の深い部分のスキャロップ幅Ｓ３及びノッチ深さＳ４を、第２主面側の浅い部分のスキャロップＳ１幅及びノッチ深さＳ２よりも小さくすることで、貫通孔の深い部分でも絶縁層をほぼ均一に形成することができる。このことから、半導体基板と貫通電極との絶縁性の信頼性を高めることができる。

［適用例２］上記適用例に係る半導体装置は、前記貫通孔において、前記スキャロップ幅Ｓ１及び前記ノッチ深さＳ２となる前記第２主面からの領域の深さが、前記半導体基板の厚みの１／２以上４／５以下であること、が好ましい。

このようにすれば、貫通孔の浅い部分及び深い部分でも絶縁層をほぼ均一に形成することができる。このことから、半導体基板と貫通電極との絶縁性の信頼性を高めることができる。

［適用例３］本適用例に係る半導体装置の製造方法は、素子回路層が設けられている第１主面と、前記第１主面とは反対側の第２主面とを有する半導体基板を備え、且つ前記第１主面とは反対側の第２主面とを貫通する貫通電極を有する半導体装置の製造方法であって、前記第２主面からドライエッチングとパッシベーションとを交互に繰り返して前記第１主面に到達する途中まで開口部を開口させる第１のサイクルエッチング工程と、前記第１のサイクルエッチング工程の後に、前記開口部からドライエッチングとパッシベーションとを交互に繰り返し、前記第２主面から前記第１主面まで貫通する貫通孔を開口する第２のサイクルエッチング工程と、前記貫通孔の内周面に絶縁層を形成する工程と、前記素子回路層の配線層を露出させる工程と、前記絶縁層の内周部に充填されることによって、前記素子回路層の配線層に接続し、且つ前記第２主面に露出する貫通電極を形成する工程と、を含み、前記第２のサイクルエッチング工程のエッチングレートが、前記第１のサイクルエッチング工程のエッチングレートよりも小さいこと、を特徴とする。

本適用例の半導体装置の製造方法によれば、第１のサイクルエッチング工程と第２のサイクルエッチング工程によって半導体基板に貫通孔を開口する。サイクルエッチングによって貫通孔を開口する場合、貫通孔の内周面にスキャロップ形状が形成される。そこで、前記第２のサイクルエッチング工程のエッチングレートを、前記第１のサイクルエッチング工程のエッチングレートよりも小さくすることによって、貫通孔の深い部分のノッチ深さが小さくなり、絶縁層を均一に形成することができる。また、第２のサイクルエッチング工程によって、第１のサイクルエッチング工程で形成された開口部内周面にダメージを与えることを抑制できる。このことによって、半導体基板と貫通電極との絶縁性の信頼性を高めることができる。

また、第１のサイクルエッチング工程と第２のサイクルエッチング工程とを、同じエッチング装置、及びドライエッチングに用いるガスや、パッシベーション膜を用いて連続して実行できることから、貫通孔開口工程の短縮化を実現できる。

さらに、第１のサイクルエッチング工程と第２のサイクルエッチング工程とで貫通孔を開口すれば、半導体基板の厚さに対する開口部の直径が小さい（アスペクト比が大きい）貫通孔を開口させることが可能で、貫通電極間の距離を小さくできることから半導体装置の小型化も実現できる。

［適用例４］上記適用例に係る半導体装置の製造方法において、前記第１のサイクルエッチング工程で開口される前記開口部の前記第２主面からの深さが、前記半導体基板の厚みの１／２以上、４／５以下であること、が好ましい。

このようにすれば、第２主面側の開口部を開口する第１のサイクルエッチングのタクトタイムを短くすることができる。開口部の深さは前述したように、半導体基板の厚みの１／２以上、４／５以下までの範囲で、絶縁層が均一に形成できるスキャロップ形状となる深さにすればよい。その結果として、第２のサイクルエッチング工程時間が短くなることでタクトタイムの短縮化も図れる。

［適用例５］上記適用例に係る半導体装置の製造方法において、前記第１のサイクルエッチング工程において、ドライエッチングとパッシベーションの１サイクルの処理時間が５秒以上、１０秒未満であり、１サイクルの処理時間のうち、ドライエッチングの処理時間と、パッシベーションの処理時間との比が、２．５以上、３．０以下であること、が好ましい。

このようにすれば、開口部の深さ範囲のスキャロップ幅やノッチ深さが過大な大きさになること、次工程の第２のサイクルエッチングによる開口部内周面にダメージを与えること、を抑制することができ、絶縁層の均一性が得られる。

［適用例６］上記適用例に係る半導体装置の製造方法において、前記第２のサイクルエッチング工程において、ドライエッチングとパッシベーションの１サイクルの処理時間が、前記第１のサイクルエッチング工程の１サイクルの処理時間よりも短く、１サイクルの処理時間のうち、ドライエッチングの処理時間とパッシベーションの処理時間との比が、１．７５以上、２．２５未満であること、が好ましい。

このようにすれば、半導体基板の深い部分において貫通孔の内周面の凹凸を、絶縁層がほぼ均一にできる範囲の大きさに管理することができる。

［適用例７］上記適用例に係る半導体装置の製造方法において、前記第２のサイクルエッチング工程において、前記素子回路層の配線層と前記第１主面との間にある絶縁層が、前記ドライエッチングのストッパーであること、が好ましい。

このようにすれば、第１主面と貫通孔が交差する位置の径方向隅部まで開口させることができる。

［適用例８］本適用例に係る回路装置は、素子回路層が設けられている第１主面と、前記第１主面とは反対側の第２主面とを有する半導体基板と、前記第１主面と前記第２主面との間を貫通し、前記第１主面側のスキャロップ幅及びノッチ深さが、前記第２主面側のスキャロップ幅及びノッチ深さよりも小さい貫通孔と、前記貫通孔の内周面に設けられる絶縁層と、前記絶縁層の内周面に形成され、前記素子回路層の配線層に接続されると共に、前記第２主面まで貫通する貫通電極と、を有する半導体装置と、前記第１主面に対向する表面に配線層が露出された電子デバイスと、前記貫通電極と前記電子デバイスの配線層とを接続する接続端子と、を備えることを特徴とする。

本適用例によれば、半導体基板と貫通電極との絶縁性の信頼性を高めた半導体装置を用いることによって、信頼性が高い回路装置を実現できる。
また、半導体装置は、半導体基板の厚さに対する開口部の直径が小さい貫通孔を開口させることができることから、貫通電極間の距離が小さくでき、貫通電極の高密度化によって回路装置の小型化も実現できる。

［適用例９］上記適用例に係る回路装置は、前記接続端子が、前記貫通電極または前記基板の配線層に形成されたバンプであること、が好ましい。

接続端子をバンプにすることで、貫通電極間の距離を小さくできることと、半導体装置と回路基板とを重ねて接続する三次元実装とを実現でき、回路装置の小型化・薄型化を実現できる。

［適用例１０］本適用例に係る電子機器は、前述した適用例に記載の回路装置が備えられていること、が好ましい。

本適用例に係る電子機器は、上述した半導体装置または回路装置を用いることにより、高密度化と小型化・軽量化を実現しつつ信頼性を高めることができる。

半導体装置の一部を示す断面図であり、（ａ）は貫通電極を示し、（ｂ）は貫通孔の詳細を示す断面図。半導体装置の製造方法の主たる工程を示す断面図。半導体装置の製造方法の主たる工程を示す断面図。半導体装置の製造方法の主たる工程を示す断面図。半導体装置の製造方法の主たる工程を示す断面図。貫通孔の切断面の拡大写真。貫通孔の切断面の拡大写真。回路装置の一部を示す断面図。電子機器の一具体例に係るテラヘルツカメラの外観を概略的に示す斜視図。テラヘルツカメラの構成を概略的に示すブロック図。

以下、本発明の実施形態を図面を参照して説明する。
なお、以下の説明で参照する図は、各部材を認識可能な大きさとするため、各部材ないし部分の縦横の縮尺が実際のものとは異なる模式図である。
（半導体装置）

図１は、半導体装置１０の一部を示す断面図であり、（ａ）は貫通電極５０を示し、（ｂ）は貫通孔２０の詳細を示す断面図である。なお、貫通電極５０は半導体基板１１に多数形成されているが、そのうちの一つを例示して説明する。（ａ）に示すように、半導体装置１０は、素子回路層３０が設けられている第１主面１１ａと、第１主面１１ａとは反対側の第２主面１１ｂと、を有する半導体基板１１と、第１主面１１ａと第２主面１１ｂとの間を貫通する貫通孔２０と、貫通孔２０の内周面に設けられる絶縁層４０と、絶縁層４０の内周面に素子回路層３０の配線層３３に接続されると共に、第２主面１１ｂまで貫通するよう形成されている貫通電極５０と、を有している。
本実施形態では、半導体基板１１はＳｉ基板である。

素子回路層３０は、集積回路（ＩＣ）やセンサー回路などであって、複数の回路素子、配線層、及び絶縁層が積層されて形成されている。図１では、配線層３３と、配線層３３を挟むように形成されている絶縁層３１，３２とを例示している。絶縁層３１は、半導体基板１１の第１主面１１ａと配線層３３との間にあり、第１主面１１ａに密着している。

絶縁層４０は、ＳｉＯ₂やＳｉＮなどの無機質や、樹脂材料を用いることができ、貫通孔２０の内周面と第２主面１１ｂとに連続して設けられている。絶縁層４０の膜厚は、貫通孔２０の内周面では２μｍ〜５μｍ、第２主面１１ｂ側では５μｍ程度である。絶縁層４０の内周面にはバリア層４１が設けられ、バリア層４１の内周面にはシード層４２が設けられている。バリア層４１は、Ｔｉ、ＴｉＷ、ＴｉＮなどで形成され、シード層４２はＣｕなどの金属で形成される。バリア層４１の膜厚は１００ｎｍ、シード層４２の膜厚は３００ｎｍ程度である。

そして、シード層４２の内周面には、貫通電極５０が充填されている。貫通電極５０は半導体基板１１を貫通しており、一方の端部は配線層３３に接続され、他方の端部は第２主面１１ｂから露出している。貫通電極５０は、第２主面１１ｂ上において、バリア層４１、シード層４２、貫通電極５０の順に積層されている。貫通電極５０の第２主面１１ｂ側は、図示しない他の半導体装置や回路基板等との接続を行う再配線層５１である。貫通電極５０としてはＣｕ等が用いられる。
なお、半導体装置において貫通孔２０をビアホール、貫通電極５０をビアと表す場合がある。

続いて、図１（ｂ）を参照して貫通孔２０内周面の状態を説明する。なお、貫通孔２０の内周面形状は誇張して表している。貫通孔２０は、半導体基板１１の総厚みＨ０のうち、第２主面１１ｂ側から深さＨ１の領域と、第１主面１１ａまでの深さＨ２の領域とを有している。貫通孔２０は、後述するドライエッチングとパッシベーションとを繰り返すサイクルエッチングによって形成されるため、図示するように、内周面には径方向に襞状の凹凸形状が形成される。この襞状の凹凸形状をスキャロップ形状（または、単にスキャロップ）という。そして、凹凸形状のうち、凹になっている部分をノッチという。また、凹凸形状の深さ方向のピッチをスキャロップ幅と表す。

図示した貫通孔２０のＨ２領域におけるスキャロップ幅及びノッチ深さは、Ｈ１領域におけるスキャロップ幅及びノッチ深さよりも小さくなっている。

貫通孔２０の内周面に形成する絶縁層４０は、スキャロップ形状の凹凸によって影となる部分ができ、均一に形成することは困難であり、半導体基板１１（Ｓｉ基板）と貫通電極５０との絶縁性が損なわれることがある。そこで、貫通孔２０のうち、第１主面１１ａに近い深い部分（Ｈ２領域）のスキャロップ幅及びノッチ深さを、第２主面１１ｂ側の浅い部分（Ｈ１領域）のスキャロップ幅及びノッチ深さよりも小さくすることで、貫通孔２０の深い部分でも絶縁層４０をほぼ均一に形成することができる。このことから、半導体基板１１と貫通電極５０との絶縁を確実に行い、半導体装置１０の信頼性を高めることができる。
（半導体装置の製造方法）

続いて、前述した半導体装置１０の製造方法について説明する。
図２〜図５は、半導体装置１０の製造方法の主たる工程を示す断面図である。なお、貫通電極５０は半導体基板１１に多数形成されており、これらはウエハーの状態でバッチ処理によって一括形成されるので、そのうちの一つを例示して説明する。まず、図２（ａ）に示すように、第１主面１１ａに素子回路層３０が形成された半導体基板１１を準備する。素子回路層３０は、配線層３３と、配線層３３を挟むように形成されている絶縁層３１，３２とが形成されている。絶縁層３１は、半導体基板１１の第１主面１１ａに密着している。

素子回路層３０の上面（図示下側）には、支持基板６０が接着層６１によって貼着されている。支持基板６０は、後工程における半導体基板１１の割れの防止や取り扱い易さを向上させるために用いられ、半導体基板１１と線膨張率が近いパイレックス（登録商標）ガラスや石英ガラス等が用いられる。

半導体基板１１は、素子回路層３０を形成するまでは製品状態のときよりも総厚みが厚いことから、支持基板６０を貼着した後、研削加工により上面１２から第２主面１１ｂまでの厚みを研削する。本実施の形態では、半導体基板１１の研削後の厚みは５０μｍ〜１００μｍ程度である。

図２（ｂ）は、貫通孔２０を開口するための開口部７０ａが開口されたマスク層７０の形成工程を示している。マスク層７０は、感光性の樹脂、シリコン酸化膜（ＳｉＯ₂）などの絶縁膜を用いており、所定の大きさ・形状の開口部７０ａを開口する。

続いて、第１のサイクルエッチング工程と、第２のサイクルエッチング工程によって第１主面１１ａと第２主面１１ｂとを貫通する貫通孔２０を開口する。
図２（ｃ）は、第１のサイクルエッチング工程を示す断面図である。第１のサイクルエッチング工程では、第２主面１１ｂから第１主面１１ａに到達する途中までの開口部２１を開口する。第１のサイクルエッチング工程では、ドライエッチングとパッシベーション（デポジションと表すことがある）とを交互に繰り返して深さＨ１まで開口させる。

第１のサイクルエッチング工程では、パッシベーションと、ＳＦ₆、Ｏ₂等のガスを用いてパッシベーションで保護された場所以外のＳｉを除去するドライエッチングとを繰り返して、深さＨ１に到達するまで繰り返す。
次に、第２のサイクルエッチング工程を実行し、開口部２１から絶縁層３１に達するまで貫通部２２を開口し、貫通孔２０として半導体基板１１を貫通させる。

図２（ｄ）は、第２のサイクルエッチング工程を示す断面図である。第２のサイクルエッチング工程では、第１のサイクルエッチング工程の後に、開口部２１からドライエッチングとパッシベーションとを交互に繰り返し、第１主面１１ａに達するまで貫通する貫通部２２を開口する。つまり、第２のサイクルエッチング工程では、深さＨ２の領域を開口し、その結果貫通孔２０が形成できる。本実施の形態では、貫通孔２０の内径は１０μｍ〜２０μｍ程度である。従って、貫通孔２０のアスペクト比は３〜７である。

第２のサイクルエッチング工程では、第１のサイクルエッチング工程と同様に、ＳＦ₆、Ｏ₂等のガスを用いたドライエッチングによってパッシベーション（レジスト）で保護された場所以外のＳｉを除去し、Ｃ₄Ｆ₈、Ｏ₂等のガスを用いたパッシベーション（レジスト）で保護しながら絶縁層３１に到達するまでこのエッチングを繰り返す。

なお、第１のサイクルエッチング工程及び第２サイクルエッチング工程による貫通孔開口条件は、図５を参照して後述する。

貫通孔２０を形成後、図３（ｅ）に示すようにマスク層７０を除去する。
次に、図３（ｆ）に示すように、貫通孔２０の開口範囲の絶縁層３１を除去し、配線層３３の接続面３３ａを露出させる。絶縁層３１の除去は、前述した貫通孔２０の開口の際のドライエッチングと同じ装置、同じ方法で行うことができる。なお、マスク層７０がＳｉＯ₂の場合には、マスク層７０の除去と絶縁層３１の除去工程とを、同じ装置を用いて同時に行うことができる。

次に、図３（ｇ）に示すように、貫通孔２０の内周面と配線層３３の接続面３３ａと、第２主面１１ｂに絶縁層４０を形成する。絶縁層４０は、ＳｉＯ₂やＳｉＮの絶縁膜をＣＶＤ法（化学的気相成長法）によって形成する。絶縁層４０は、後工程で形成するバリア層４１及びシード層４２と貫通電極５０とを絶縁するものである。

次に、図３（ｈ）に示すように、貫通孔２０の底部絶縁層４０ａを除去し、配線層３３の接続面３３ａを露出させる。底部絶縁層４０ａの除去は、Ｃ２Ｆ６、ＣＦ４、ＣＨＦ３等により酸化膜エッチャーを用いて行う。

次に、図４（ｉ）に示すように、絶縁層４０及び配線層３３の接続面３３ａの表面にバリア層４１、シード層４２を順に形成する。バリア層４１には、Ｔｉ、ＴｉＷ、ＴｉＮ等を用いる。シード層４２にはＣｕを用いる。バリア層４１及びシード層４２の形成は、スパッタリング法またはＣＶＤ法によって行われる。
なお、絶縁層４０、バリア層４１、及びシード層４２は第２主面１１ｂの表面全体にも形成する。

次に、図４（ｊ）に示すように、シード層４２の表面にＣｕからなる貫通電極５０を形成する。貫通電極５０は、シード層４２で形成された貫通孔２０の内部にメッキ充填されると共に、第２主面１１ｂの上面（シード層４２の上面）にも形成される。続いて、エッチングによって再配線層５１、シード層４２、バリア層４１、絶縁層４０を図４（ｊ）に示すようにパターニングする。その後、支持基板６０を剥離し、半導体装置１０の一つ一つに個片化する。
なお、絶縁層４０、バリア層４１、シード層４２を形成する際に、再配線層５１の形状にパターニングされたレジストを形成しておいてもよい。
また、半導体装置１０を他の回路デバイスと接続する場合には、再配線層５１にバンプを形成することができる。

次に、前述した第１のサイクルエッチング工程及び第２サイクルエッチング工程による貫通孔２０の開口条件について説明する。
図５は、第１のサイクルエッチング工程及び第２サイクルエッチング工程の細部を示し、（ａ）は第１のサイクルエッチング工程によって形成された開口部２１、（ｂ）は第２のサイクルエッチング工程によって形成された貫通部２２を示している。図５（ａ）において、第１のサイクルエッチング工程では、ドライエッチングとパッシベーション（デポジション）とを交互に繰り返して半導体基板１１の貫通孔２０の一部である開口部２１を形成する。

開口部２１は、第２主面１１ｂから深さＨ１までＳｉを除去することで形成される。ドライエッチングとパッシベーションとを交互に繰り返すことで、開口部２１の内周面には、図示するような襞状の凹凸形状を有するスキャロップＳ（スキャロップ形状）が形成される。このスキャロップＳの凹凸のピッチ（スキャロップ幅）をＳ１、凹部の深さ（ノッチ深さ）をＳ２とする。スキャロップ幅Ｓ１と、ノッチ深さＳ２、及び開口部２１の内周面の状態は、ドライエッチングとデポジションの時間及び時間比に影響される。この関係を表１、図６を参照して説明する。なお、図５も参照する。
図６は、貫通孔２０の切断面の拡大写真である。図６に示す貫通孔上部は第１サイクルエッチング工程の領域、貫通孔底部は第２サイクルエッチング工程の領域を示しており、Ｓはスキャロップである。
なお、表１と図６とに示す試料番号は対応している。

表１において、「ステップ時間（ｓｅｃ）」はデポジション（ＤＰ）と、ドライエッチング（ＥＴ）のそれぞれの工程時間を表し、ＤＰとＥＴの和を「１サイクルの時間（sec）」で表している。また、表中の「ＥＴ時間比対ＤＰ」は、ＥＴに対するＤＰの時間比（ＥＴ／ＤＰ）を表している。表１及び図６において、各試料のスキャロップ幅Ｓ１と、ノッチ深さＳ２と、開口部２１の内周面の状態を比較する。
まず、スキャロップ幅Ｓ１を比較する。スキャロップ幅Ｓ１を大きい順に並べると、ＮＯ．１＞ＮＯ．２＞ＮＯ．３＞ＮＯ．４となる。
次に、ノッチ深さＳ２を比較する。ノッチ深さＳ２を大きい順に並べると、ＮＯ．１＞ＮＯ．２＞ＮＯ．３＞ＮＯ．４となる。
次に、表面状態を比較する。スキャロップの表面の荒さを大きい順に並べると、ＮＯ．２＞ＮＯ．１＞ＮＯ．３＞ＮＯ．４となる。

スキャロップ幅Ｓ１とノッチ深さＳ２が大きくなり、表面状態の荒さが大きくなると、後工程の絶縁層４０の密着性が悪くなる傾向がある。また、ノッチ深さＳ２が大きくなると絶縁層４０の均一性が損なわれると共に、第２のサイクルエッチング工程で、スキャロップ表面にダメージを与えることがある。
従って、表１の試料では、ＮＯ．４が絶縁層４０の密着性と均一性がよいことが分かる。

表１の結果から、ドライエッチングとデポジションの１サイクルの処理時間を５秒以上、１０秒以下とし、ＥＴに対するＤＰの時間比（ＥＴ／ＤＰ）を２．５以上３．０未満にすれば、絶縁層４０の半導体基板１１との密着性と均一性が優れていることが推察できる。

次に、第２のサイクルエッチング工程を説明する。貫通部２２は、開口部２１を形成した後、第１のサイクルエッチング工程と同様に、ドライエッチングとデポジションを交互に繰り返す第２のサイクルエッチング工程によって、深さＨ１の位置から第１主面１１ａに達する位置まで開口される。第２のサイクルエッチング工程においても、図示するような襞状の凹凸を有するスキャロップＳ（スキャロップ形状）が形成される。このスキャロップＳの凹凸の幅（スキャロップ幅）をＳ３、凹部の深さ（ノッチ深さ）をＳ４とする。スキャロップ幅Ｓ３と、ノッチ深さＳ４、及び貫通部２２の内周面の状態は、ドライエッチングとデポジションの時間及び時間比と、前工程の第１のサイクルエッチング工程で形成されるスキャロップ形状に影響される。この関係を表２、図７を参照して説明する。なお、図５も参照する。
図７は、貫通孔２０の切断面の拡大写真である。図７に示す貫通孔上部は第１サイクルエッチング工程の領域、貫通孔底部は第２サイクルエッチング工程の領域を示しており、Ｓはスキャロップである。
なお、表２と図７とに示す試料番号は対応している。

なお、表２の記載項目は、第１のサイクルエッチング工程と第２のサイクルエッチング工程におけるステップ時間、１サイクルの時間、ＥＴ／ＤＰを表している。

表２及び図７において、第１のサイクルエッチング工程の項に記載の試料ＮＯ．５と試料ＮＯ．６は、表１に記載のＮＯ．１と同条件であり、ＮＯ．７〜ＮＯ．９は表１に記載のＮＯ．４と同条件である。表２には、これら第１のサイクルエッチング工程の各条件の対する第２のサイクルエッチング工程の条件の組み合わせを表している。
前述した表１に記載の条件と、表２の第２サイクルエッチング工程のスキャロップ幅Ｓ３と、ノッチ深さＳ４と、貫通部２２の内周面の状態を比較する。

試料ＮＯ．５の組み合わせでは、第１のサイクルエッチング工程と第２のサイクルエッチング工程のドライエッチングとデポジションの条件は同じであり、このような組み合わせでは、第１主面１１ａに近い領域で、スキャロップ幅が、Ｓ１≒Ｓ３、ノッチ深さが、Ｓ４＞Ｓ２となり、絶縁層４０の均一性が得られなかった。
試料ＮＯ．６の組み合わせでは、第２のサイクルエッチング工程の１サイクル時間が５秒と短いためスキャロット幅がＳ１＞Ｓ３、ノッチ深さがＳ４＜Ｓ２となり、しかもＨ２領域のうち、Ｈ１領域に近い位置で表面荒れが発生し、絶縁層４０の均一性と密着性が得られなかった。

試料ＮＯ．７の組み合わせでは、第１のサイクルエッチング工程単独の場合では（表１参照）、良好な条件であったが、第２のサイクルエッチング工程との組み合わせにおいて、試料ＮＯ．６と同様な結果であった。

試料ＮＯ．８、試料ＮＯ．９それぞれの組み合わせでは、スキャロップ幅がＳ１≒Ｓ３、ノッチ深さが、Ｓ４≒Ｓ２となり、Ｈ２領域のうち、Ｈ１領域に近い位置で表面荒れが他の組み合わせよりも小さいことから、絶縁層４０の均一性と密着性とが得られた。

以上説明した第１サイクルエッチング工程と第２サイクルエッチング工程の条件において、良好な絶縁層４０の均一性と密着性を得るための条件は、第２のサイクルエッチング工程のエッチングレートを、第１のエッチングレートよりも小さくすることであって、以下に整理する。
第１のサイクルエッチング工程では、１サイクルの処理時間が５秒以上１０秒未満とし、ドライエッチングの処理時間ＥＴに対するデポジションの処理時間ＤＰの時間比（ＥＴ／ＤＰ）を２．５以上３．０未満とする。
第２のサイクルエッチング工程では、１サイクルの処理時間を第１のサイクルエッチング工程の１サイクルの処理時間よりも短くし、ドライエッチングの処理時間ＥＴに対するデポジションの処理時間ＤＰの時間比（ＥＴ／ＤＰ）を１．７５以上２．２５未満とする。

以上説明した半導体装置１０の製造方法によれば、以下の効果が得られる。
本実施形態の半導体装置１０の製造方法では、第１のサイクルエッチング工程と第２のサイクルエッチング工程によって半導体基板１１に貫通孔２０を形成し、貫通孔２０内に貫通電極５０を形成する。ドライエッチングとパッシベーション（デポジション）を繰り返すサイクルエッチングによって貫通孔２０を開口する場合、貫通孔２０の内周面にスキャロップ形状が形成される。そこで、第２のサイクルエッチング工程のエッチングレートを、第１のサイクルエッチング工程のエッチングレートよりも小さくすることによって、貫通孔２０の深い部分のノッチ深さＳ４が小さくなり、絶縁層４０を均一に形成することができる。このことによって、半導体基板１１と貫通電極５０との絶縁性の信頼性を高めることができる。

また、第１のサイクルエッチング工程と第２のサイクルエッチング工程とを、同じエッチング装置、及びドライエッチングに用いるガスや、パッシベーション材料を用いて連続して実行できることから、貫通孔２０の開口工程時間の短縮化を実現できる。

さらに、第１のサイクルエッチング工程と第２のサイクルエッチング工程とで貫通孔２０を開口すれば、半導体基板１１の厚さに対する開口部の直径が小さい（アスペクト比が大きい）貫通孔２０を開口させることが可能で、貫通電極間の距離を小さくできることから半導体装置１０の小型化も実現できる。

また、開口部２１の深さを、半導体基板１１の厚みの１／２以上、４／５以下にすれば、第２主面１１ｂ側の開口部２１を開口する第１のサイクルエッチング工程と、第２のサイクルエッチング工程のタクトタイムを短くすることができる。

また、上記適用例に係る半導体装置の製造方法において、第１のサイクルエッチング工程では、１サイクルの処理時間が５秒以上、１０秒未満とし、ドライエッチングの処理時間ＥＴに対するデポジションの処理時間ＤＰの時間比（ＥＴ／ＤＰ）を２．５以上、３．０未満とする。さらに、第２のサイクルエッチング工程では、１サイクルの処理時間を第１のサイクルエッチング工程の１サイクルの処理時間よりも短くし、ドライエッチングの処理時間ＥＴに対するデポジションの処理時間ＤＰの時間比（ＥＴ／ＤＰ）を１．７５以上、２．２５未満とする。
このようにすれば、第１のサイクルエッチング工程で形成したスキャロップ形状のノッチが、第２のサイクルエッチング工程によって過大な深さになることや、絶縁層４０の均一性を損なわないスキャロップ形状を実現できる。従って、貫通孔２０の深い領域においても絶縁層４０がほぼ均一にでき、密着性を高めることができる。

さらに、第２のサイクルエッチング工程において、素子回路層３０の配線層と第１主面１１ａとの間にある絶縁層３１を、第２サイクルエッチング工程のドライエッチングのストッパーとしている。このようにすれば、第１主面１１ａと貫通孔２０が交差する位置の径方向隅部まで開口させることができる。
（回路装置）

続いて、前述した半導体装置１０を有する回路装置について説明する。
図６は、回路装置１００の一部を示す断面図である。回路装置１００は、半導体装置１０と、半導体装置１０に重ねるように配置される電子デバイス８０と、を有して構成されている。半導体装置１０は、前述した製造方法によって製造されたものである。よって、説明を省略し、同じ符号を付している。

半導体装置１０は、一方の主面に素子回路層３０を有し、他方の主面に貫通する貫通電極５０が形成されている。半導体装置１０は、例えば、集積回路（ＩＣ）やセンサー回路などであって、複数の回路素子、配線層、及び絶縁層が積層形成されている。

電子デバイス８０は、基板８１の表面に絶縁層８２、配線層８３、絶縁層８４が積層形成されている。配線層８３の一部（図示８３ａ部分）は、半導体装置１０側に露出されている。電子デバイス８０は、例えば、集積回路（ＩＣ）やセンサー回路等である。センサー回路としては、例えば、慣性センサーや温度センサー等が電子回路と共に基板上に形成されたいわゆるＭＥＭＳ（Micro Electro Mechanical Systems）であってもよい。

半導体装置１０と電子デバイス８０とは、互いに向かい合う再配線層５１と配線層８３とが接続端子８５によって接続されている。接続端子８５は、半導体装置１０と電子デバイス８０との電気的接続と機械的接合とを行う。なお、再配線層５１の表面に接続用電極５２を設けてもよい。または、配線層８３の表面に接続用電極を設けてもよい。
なお、接続端子８５は、バンプであることが望ましい。バンプは、半導体装置１０の再配線層５１、または電子デバイス８０の配線層８３に周知の技術によって形成することができる。

このような回路装置１００は、半導体基板１１と貫通電極５０との絶縁性を高めた半導体装置１０を用いることによって、信頼性が高い回路装置１００を実現できる。
また、半導体装置１０は、極小径の貫通孔２０に貫通電極５０を形成できることから、貫通電極間の距離を小さくできるので、集積度が高い回路装置１００を実現できる。

また、接続端子８５をバンプにすることで、貫通電極間の距離を小さくできることと、半導体装置１０と電子デバイス８０とを重ねて接続する三次元実装を実現でき、回路装置１００の小型化・薄型化を実現できる。
（電子機器）

次に、前述した回路装置１００を有する電子機器について、テラヘルツカメラを例示して説明する。
図９は、電子機器の一具体例に係るテラヘルツカメラの外観を概略的に示す斜視図である。テラヘルツカメラ２００は、筐体２０１を備える。筐体２０１の正面にはスリット２０２が形成されており、正面にレンズ２０３が装着されている。スリット２０２からはテラヘルツ帯の電磁波が対象物（図示せず）に向かって照射される。このような電磁波にはテラヘルツ波といわれる電波、及び赤外線といった光が含まれる。なお、テラヘルツ帯としては１００ＧＨｚ〜３０ＴＨｚの周波数帯を含む。レンズ２０３には対象物から反射してくるテラヘルツ帯の電磁波が取り込まれる。

テラヘルツカメラ２００の構成をさらに詳しく説明する。
図１０は、テラヘルツカメラ２００の構成を概略的に示すブロック図である。図１０に示すように、テラヘルツカメラ２００は照射源（電磁波源）２１０を備える。照射源２１０には駆動回路２１１が接続される。駆動回路２１１は照射源２１０に所望の駆動信号を供給する。照射源２１０は駆動信号の受領に応じてテラヘルツ帯の電磁波を放射する。照射源２１０には、例えばレーザー光源が用いられることができる。

レンズ２０３は光学系２１２を構成する。光学系２１２はレンズ２０３のほかに光学部品を備えてもよい。レンズ２０３の光軸２１３上に、前述した半導体装置１０を含む回路装置１００が配置される。本実施形態において、回路装置１００は光検出器である。従って、以降、回路装置１００を光検出器１００として説明する。なお、光検出器１００には熱型光検出素子（図示せず）が含まれる。半導体基板１１の表面は例えば光軸２１３に直交する。光検出器１００には、アナログデジタル変換回路２１４が接続される。アナログデジタル変換回路２１４には光検出器１００から熱型光検出素子（図示せず）の出力が順番に時系列で供給される。アナログデジタル変換回路２１４は、出力のアナログ信号をデジタル信号に変換する。

アナログデジタル変換回路２１４には、演算処理回路（処理回路）２１５が接続される。演算処理回路２１５には、アナログデジタル変換回路２１４からデジタルの画像データが供給される。演算処理回路２１５は、画像データを処理し表示画面の画素ごとに画素データを生成する。演算処理回路２１５には、描画処理回路２１６が接続される。描画処理回路２１６は、画素データに基づき描画データを生成する。描画処理回路２１６には、表示装置２１７が接続される。表示装置２１７には、例えば液晶ディスプレイといったフラットパネルディスプレイが用いられることができる。表示装置２１７は、描画データに基づき画面上に画像を表示する。描画データは、記憶装置２１８に格納することができる。紙やプラスチック、繊維その他の物体に対する透過性、および、物質固有の吸収スペクトルに基づきテラヘルツカメラ２００は、検査装置として利用することができる。

その他、テラヘルツカメラ２００は、物質の定性分析や定量分析に利用することができる。こうした利用にあたって、例えばレンズ２０３の光軸２１３上には特定周波数のフィルターが配置されることができる。フィルターは特定波長以外の電磁波を遮断する。従って、特定波長の電磁波のみが光検出器１００に到達することができる。これによって特定の物質の有無や量は検出することができる。

なお、本発明を適用した電子機器としては、上述したようなテラヘルツカメラ２００に限らず、赤外線カメラ等に適用させることができる。
また、回路装置１００が慣性センサーを含む場合には、ナビゲーション装置、電子カメラ、車載カメラ、モーションセンサー装置、ゲーム機コントローラー、ロボット装置などに適用できる。
また、回路装置１００が物理量センサーを含む場合には、傾斜計、重量・重力計、流量計等などに適用可能で、特に小型化と高密度化が要求される携帯型電子機器に最適である。

１０…半導体装置、１１…半導体基板、１１ａ…第１主面、１１ｂ…第２主面、２０…貫通孔、３０…素子回路層、４０…絶縁層、４１…バリア層、４２…シード層、５０…貫通電極。

Claims

素子回路層が設けられている第１主面と、前記第１主面とは反対側の第２主面と、を有する半導体基板を備え、且つ前記第１主面と前記第２主面との間を貫通する貫通電極を有する半導体装置の製造方法であって、
前記第２主面からドライエッチングとパッシベーションとを交互に繰り返して前記第１主面に到達する途中まで開口部を開口させる第１のサイクルエッチング工程と、
前記第１のサイクルエッチング工程の後に、前記開口部からドライエッチングとパッシベーションとを交互に繰り返し、前記第２主面から前記第１主面まで貫通する貫通孔を開口する第２のサイクルエッチング工程と、
前記貫通孔の内周面と前記貫通孔の底部側の開口部に対向して配置された前記素子回路層とにＣＶＤ法によって絶縁層を形成する工程と、
前記貫通孔の底部側の開口部に対向して配置された、前記素子回路層の配線層を露出させる工程と、
前記絶縁層の内部に充填されることによって、前記素子回路層の配線層に接続し、且つ前記第２主面に露出する貫通電極を形成する工程と、
を含み、
前記第２のサイクルエッチング工程のエッチングレートが、前記第１のサイクルエッチング工程のエッチングレートよりも小さいこと、
を特徴とする半導体装置の製造方法。
前記第１のサイクルエッチング工程で開口される前記開口部の前記第２主面からの深さが、前記半導体基板の厚みの１／２以上４／５以下であること、
を特徴とする請求項１に記載の半導体装置の製造方法。
前記第１のサイクルエッチング工程において、
ドライエッチングとパッシベーションの１サイクルの処理時間が５秒以上、１０秒未満であり、
１サイクルの処理時間のうち、ドライエッチングの処理時間と、パッシベーションの処理時間との比が、２．５以上、３．０未満であること、
を特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
前記第２のサイクルエッチング工程において、
ドライエッチングとパッシベーションの１サイクルの処理時間が、前記第１のサイクルエッチング工程の１サイクルの処理時間よりも短く、
１サイクルの処理時間のうち、ドライエッチングの処理時間とパッシベーションの処理時間との比が１．７５以上、２．２５未満であること、
を特徴とする請求項１ないし請求項３のいずれか一項に記載の半導体装置の製造方法。
前記第２のサイクルエッチング工程において、
前記素子回路層の配線層と前記第１主面との間にある絶縁層が、前記ドライエッチングのストッパーであること、
を特徴とする請求項３ないし請求項４のいずれか一項に記載の半導体装置の製造方法。