KR20160023753A - 매립식 필터를 갖는 다층 전자 구조체 - Google Patents

매립식 필터를 갖는 다층 전자 구조체 Download PDF

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KR20160023753A
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주하이 어드밴스드 칩 캐리어스 앤드 일렉트로닉 서브스트레이트 솔루션즈 테크놀러지즈 컴퍼니 리미티드
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Abstract

본 발명은, 적어도 하나의 피쳐층 및 적어도 하나의 인접 비아층을 포함하는 합성 전자 구조체에 관한 것으로, 상기 층들은 X-Y 평면에서 연장되고 높이 z를 갖고, 상기 구조체는 적어도 하나의 필터를 제공하도록 적어도 하나의 인덕터와 직렬로 또는 평행하게 결합된 적어도 하나의 커패시터를 포함하고,
상기 적어도 하나의 커패시터는 적어도 인접 비아층에서 적어도 하나의 피쳐층과 적어도 하나의 비아 사이에 개재되어, 적어도 하나의 비아는 적어도 하나의 커패시터에 직립되고, 적어도 하나의 제1 피쳐층 및 인접 비아층은 XY 평면에서 연장되는 적어도 하나의 인덕터를 포함한다.

Description

매립식 필터를 갖는 다층 전자 구조체{MULTILAYER ELECTRONIC STRUCTURES WITH EMBEDDED FILTERS}
본 발명은 필터와 같은 수동 부품(passive component)와, 매립식 필터 등을 갖는 다층 상호접속 구조체에 관한 것이다.
보다 복잡한 전자 요소의 소형화에 대한 커지는 요구로 인해, 연산 및 통신 장치와 같은 가정용 전자 기기는 보다 집적화된다. 이러한 점은 다층 도전층의 고밀도를 갖는 IC 기판 및 IC 인터포져(interposer)와, 유전체에 의해 서로로부터 전기적으로 절연된 비아와 같은 지지 구조체에 대한 요구를 발생시켰다.
이러한 지지 구조체에 대해 통상적으로 요구되는 점은, 신뢰성과, 적절한 전기 성능, 얇음, 견고성, 평탄화, 양호한 방열성 및 경쟁력 있는 단가이다.
이들 요구사항을 달성하기 위한 다양한 접근법 중, 금속, 통상적으로 구리로 연속 충전하여 도금 기술에 의해 내부 침착되도록 가장 마지막 금속층까지 연속하여 놓여진 유전체 기판을 관통하는 구멍을 드릴링하는 데 레이저를 사용하는, 층들 사이에 상호접속 비아를 생성하는 제조 기술이 널리 실시되고 있다. 이러한 비아 생성을 위한 접근법은 종종 "드릴 앤 필(drill & fill)"로 언급되며, 이로 인해 생성된 비아를 "드릴드 앤 필드 비아(drilled & filled vias)"로 언급될 수 있다.
상기 드릴드 앤 필드 비아 접근법에는 단점이 몇 가지 있다. 각각의 비아가 별도로 드릴링되는 것이 요구되기 때문에, 생산량이 제한되고, 복잡해진 다중 비아 IC 기판 및 인터포져 제조 비용은 비싸진다. 큰 어레이에서, 드릴 앤 필 방법론에 의해 서로에 밀접한 근접부에서 상이한 크기 및 형상을 갖는 높은 품질의 비아를 고밀도로 생성하기 어렵다. 또한, 레이저로 드릴링된 비아는 유전체의 두께를 통해 내향하는 테이퍼 및 거친 측벽을 갖는다. 이러한 테이퍼는 비아의 효과적인 직경을 감소시킨다. 또한, 역으로, 특별히 극도로 작은 비아 직경에서 이전 도전재층에의 전기 접속에 영향을 미쳐 신뢰성이 쟁점화될 수도 있다. 또한, 측벽은 드릴링된 유전체가 폴리머 매트릭스 형태로 유리 또는 세라믹 섬유를 포함하는 합성 재료인 경우 특히 거칠며, 이러한 거침은 부가의 표유 인덕턴스(stray inductance)를 발생시킬 수 있다.
드릴링된 비아 구멍의 충전 공정은 통상적으로 구리 전기도금에 의해 달성된다. 전기 도금 기술은 비아의 상부에 작은 크레이터(crater)가 생성되는 딤플링이 결과로 나타날 수 있다. 이와 달리, 보유할 수 있는 것보다 많은 구리로 비아 채널이 충전되고 주변 재료 위로 돌출되는 돔형 상부면이 생성되는 과충전(overfill)이 결과로 나타날 수 있다. 딤플링 및 과충전 모두에는, 고밀도 기판 및 인터포져를 제조할 때 요구되는 것과 같이, 다른 것 위에 놓이는 방식으로 비아를 연속하여 적층시킬 때 문제점이 발생되는 경향이 있다. 또한, 큰 비아 채널은, 특히 인터포져 또는 IC 기판 설계의 동일한 상호접속층에서 작은 비아의 근접부에 있을 때, 균일하게 충전하기 어렵다는 것을 알 수 있다.
허용가능한 크기 및 신뢰성의 범위가 시간에 지남에 따라 개선되었음에도, 상술한 단점은 드릴 앤 필 기술의 본질적인 문제이며, 가능한 비아 크기의 범위를 제한할 것으로 예상된다. 또한, 레이저 드릴링은 둥근 비아 채널을 생성하는 데 최선이라는 점도 알아야 한다. 슬롯형 비아 채널은 이론적으로 레이저 밀링에 의해 제조될 수 있더라도, 실제로는 제조될 수 있는 기하학적 형상의 범위는 다소 제한되고, 소정의 지지 구조체의 비아는 전형적으로 원통형이고 사실상 동일하다.
드릴 앤 필에 의한 비아의 제조는 고비용이고, 비교적 비용면에서 효과적인 전기도금 공정을 이용하여 생성된 비아 채널에 구리로 균일하고 일정하게 충전하기는 어렵다.
합성 유전체의 레이저 드릴식 비아는 실제적으로 60 x 10-6m(60 미크론) 직경으로 제한되고, 관련된 애브레이션(ablation) 공정의 결과 드릴링된 합성 재료의 본성으로 인한 현저한 테이퍼 형상 및 거친 측벽이 나타난다.
상술한 바와 같이 레이저 드릴링의 다른 제한에 부가하여, 드릴 앤 필 기술은, 상이한 크기의 비아 채널이 드릴링된 뒤 상이한 크기의 비아를 제조하도록 금속으로 충전할 때 비아 채널은 상이한 속도로 충전되므로 동일한 층에서 상이한 직경의 비아를 생성하기 어렵다는 제한을 더 갖는다. 결국, 상이한 크기의 비아에 대해 침착 속도를 동시에 최적화할 수 없기 때문에, 드릴 앤 필 기술을 특징화하는 딤플링 또는 과충전의 전형적인 문제는 악화된다.
드릴 앤 필 접근법의 많은 단점을 극복하기 위한 대체 해법으로는, "패턴 도금"으로 공지되어 있는 기술을 사용하여 포토-레지시트에 생성된 패턴으로 구리 또는 다른 금속을 침착시킴으로써 비아를 제조하는 것이다.
패턴 도금에서, 시드층이 우선 침착된다. 이후, 포토-레지스트층이 그 위에 침착되고 패턴을 형성하도록 연속하여 노출되고, 시드층을 노출하는 트렌치(trench)를 형성하도록 선택적으로 제거된다. 구리를 포토-레지스트의 트렌치로 침착시킴으로써 비아 포스트(post)가 생성된다. 이후, 나머지 포토-레지스트는 제거되고, 시드층이 에칭되고, 전형적으로 폴리머 침습 유리 섬유 매트(mat)인 유전체가 비아 포스트를 둘러싸도록 그 위와 주위에 적층된다. 이후, 그 위에 다음 금속층을 빌드업하기 위해 유전체를 평탄화하고 그 일부를 제거하여 그라운드에 도전성 접속을 허용하는 비아 포스트의 상부를 노출시키는 다양한 기술 및 공정이 사용될 수 있다. 이러한 공정을 반복함으로써, 금속 컨덕터 및 비아 포스트의 연속층이 양호한 다층 구조체를 빌드업하도록 침착될 수 있다.
이후 "패널 도금"으로서 언급된 밀접한 관련 기술 외의 대체 방법에서, 금속 또는 합금의 연속층이 기판 상에 적층된다. 포토-레지스트층이 기판 상에 침착되고 그 안에 패턴이 현상된다. 현상된 포토 레지스트의 패턴이 박피되어 이후 에칭될 수 있는 아래의 금속을 선택적으로 노출시킨다. 현상되지 않은 포토레지스트는 언더라잉 금속이 에칭되는 것을 보호하여 직립 피쳐(upstanding feature) 및 비아의 패턴을 남긴다.
현상되지 않은 포토-레지스트가 박피된 후, 폴리머 침습 유리 섬유와 같은 유전체가 직립 구리 피쳐 및/또는 비아 포스트 주위와 그 위에 적층될 수 있다. 평탄화 이후, 금속 컨덕터 및 비아 포스트의 연속층은 양호한 다층 구조체를 빌드업하도록 상기 공정을 반복함으로써 그 위에 침착될 수 있다.
상술한 바와 같은 패턴 도금 또는 패널 도금 방법론에 의해 생성된 비아층은 통상적으로 구리로 제조된 '비아 포스트층' 및 피쳐층(feature layer)으로 공지된다.
마이크로 전자 공학 발전의 일반적인 진행은 보다 작고 얇고 경량이고 높은 신뢰성을 갖는 파워풀한 제품의 제조 방향으로 향한다. 두꺼운 코어식 상호접속부의 사용은 초박형 제품이 달성되는 것을 방해한다. 상호접속 IC 기판 또는 인터포져에서 보다 고밀도의 구조를 생성하기 위해, 보다 작은 접속부의 보다 많은 층이 요구된다. 실제로, 종종 서로의 상부에 구성 요소를 적층시키는 것이 바람직하다.
도금되는 경우, 라미네이트식 구조체는 구리 또는 다른 적절한 희생 기판에 적층되고, 상기 기판은 독립식 코어리스 라미너 구조를 남기고 에칭될 수 있다. 또한, 희생 기판에 미리 부착된 측면 상에 추가의 층이 적층될 수 있어, 휘어짐을 최소화하여 평탄화의 달성에 조력하는 2측면 빌드업이 가능해진다.
고밀도 상호접속부를 제조하기 위한 하나의 탄력적인 기술은 유전체 매트릭스에 금속 비아 또는 피쳐로 구성된 패널 도금 다층 구조 또는 패턴을 빌드업하는 것이다. 금속은 구리일 수 있고, 유전체는 섬유 강화 폴리머일 수 있다. 전형적으로, 예로써 폴리이미드와 같이 높은 유리 천이 온도(Tg)를 갖는 폴리머가 사용된다. 이러한 상호접속부는 코어식 또는 코어리스식일 수 있고, 요소를 적층하기 위한 공동을 포함할 수 있다. 이들은 홀수 또는 짝수의 층을 가질 수 있다. 아미텍-어드밴스드 멀티레이어 인터커넥트 테크놀로지 엘티디.(Amitec-Advanced Multilayer Interconnect Technologies Ltd.)에 허여된 이전 특허에는 허용 가능한 기술이 기재되어 있다.
예로써, 후르비츠(Hurwitz) 등에게 허여된 미국 특허 제7,682,972호(발명의 명칭 : 개선된 다층 코어리스 지지 구조체 및 그 제조 방법)에는 우수한 전자 지지 구조체의 구축에서의 전구체로서 사용하기 위한 유전체 내에 비아 어레이를 구비하는 독립 멤브레인의 제조 방법이 기재되어 있으며, 이러한 방법은 희생 캐리어 상에 둘라싸여진 유전체에 도전성 비아의 멤브레인을 제조하는 단계와, 독립식 적층 어레이를 형성하도록 멤브레인을 희생 기판으로부터 탈거하는 단계를 포함한다. 이러한 독립 멤브레인을 베이스로 하는 전자 기판은 비아를 종결한 이후 적층된 어레이를 얇게 하고 평탄화함으로써 형성될 수 있다. 상기 특허의 내용은 본 명세서 전반에 걸쳐 참조한다.
후르비츠에게 허여된 미국 특허 제7,669,320호(발명의 명칭 : 칩 패키징용 코어리스 공동 기판 및 그 제조 방법)에는 제2 IC 다이에 직렬로 접속된 제1 IC 다이를 지지하기 위한 IC 지지체 제조용 방법이 기재되어 있으며, 상기 IC 지지체는 주위와 절연된 상태의 구리 피쳐 및 비아의 교대층의 적층체를 포함하고, 제1 IC 다이는 IC 지지체에 접착가능하고, 제2 IC 칩은 IC 지지체 내측의 공동 내에 접착 가능하고, 상기 공동은 구리 베이스를 에칭하고 빌드업된 구리를 선택적으로 에칭함으로써 형성된다. 상기 특허의 내용은 본 명세서에서 참조한다.
후르비츠에게 허여된 미국 특허 제7,635,641호(발명의 명칭 : 집적 회로 지지체 구조체 및 그 제조 방법)에는, (A) 제1 베이스층을 선택하는 단계와, (B) 제1 베이스층 상에 제1 부착 에칭액 저항 베리어층을 침착하는 단계와, (C) 교대식 도전층 및 절연층의 제1 절반 스택을 빌드업하는 단계로서, 상기 도전층은 절연층을 통해 비아에 접속되는 단계와, (D) 상기 제1 절반 스택 상에 제2 베이스층을 도포하는 단계와, (E) 제2 베이스층에 포토-레지스트의 보호막을 도포하는 단계와, (F) 제1 베이스층을 에칭하는 단계와, (G) 포토-레지스트의 보호막을 제거하는 단계와, (H) 제1 에칭액 저항 베리어층을 제거하는 단계와, (I) 교대식 도전층 및 절연층의 제2 절반 스택을 빌드업하는 단계로서, 상기 도전층은 절연층을 통해 비아에 접속되고 상기 제2 절반 스택은 제1 절반 스택에 사실상 대칭으로 놓여지는 단계와, (J) 교대식 도전층 및 절연층의 제2 절반 스택 상에 절연층을 도포하는 단계와, (K) 제2 베이스층을 제거하는 단계와, (L) 스택의 외부면 상의 비아의 노출 단부를 노출시키고 종결부를 적용함으로써 상기 기판을 종결하는 단계를 포함하는 전자 기판 제조 방법이 기재되어 있다. 상기 특허의 내용은 본 명세서에서 참조한다.
와이파이, 블루투스 등과 같은 RF(고주파) 기술은 모바일 전화기 및 자동차를 포함한 다양한 장치에서 널리 실행되고 있다.
베이스 밴드(Base Band) 공정 및 메모리칩에 부가하여, RF 장치는 특히 다양한 소트(sort)의 필터, 커패시터 및 인덕터와 같은 수동 부품을 필요로 한다. 이러한 수동 부품은 표면에 장착될 수 있지만, 보다 소형화 및 비용 감소가 가능하도록 이러한 장치는 칩 또는 기판 내에 매립될 수 있다.
비아 포스트 제조 공정의 하나의 이점은, 형상을 갖는 비아가 간단한 원통형 비아 대신 생성될 수 있다는 점이다. 이러한 점은 커패시터의 형상면에서의 높은 융통성을 제공하고, 또한 xy 평면에서 상이한 위치 사이에 컨덕터와 같은 기능을 수행하는 높은 인덕턴스 비아의 제조를 허용하고, 커패시터 및 인덕터의 조합으로 구성된 필터의 형성을 용이하게 한다.
본 발명의 제1 태양은, 적어도 하나의 피쳐층 및 적어도 하나의 인접 비아층을 포함하는 합성 전자 구조체에 관한 것으로, 상기 층들은 X-Y 평면에서 연장되고 높이 z를 갖고, 상기 합성 전자 구조체는 적어도 하나의 인덕터와 결합된 적어도 하나의 커패시터를 구비하고, 상기 적어도 하나의 커패시터는 하부 전극 및 유전체층을 구비하고 적어도 하나의 피쳐층과 비아 포스트 사이에 개재된 비아층의 베이스에 합체되어 상기 적어도 하나의 커패시터 상에 적어도 하나의 비아가 직립하여 상부 전극을 선택적으로 형성하고, 상기 비아층은 폴리머 매트릭스에 매립되고, 상기 적어도 하나의 인덕터는 제1 피쳐층과 인접 비아층 중 적어도 하나에 형성된다.
선택적으로, 상기 적어도 하나의 커패시터 및 적어도 하나의 인덕터는 직렬로 결합된다.
선택적으로, 상기 적어도 하나의 커패시터 및 적어도 하나의 인덕터는 평행하게 결합된다.
상기 적어도 하나의 인덕터는 피쳐층에 제조될 수 있다.
상기 피쳐층의 적어도 하나의 인덕터는 나선형으로 감겨진다.
전형적으로, 상기 인덕터의 인덕턴스는 적어도 0.1 nH이다.
전형적으로, 상기 인덕터의 인덕턴스는 50 nH보다 적다.
선택적으로, 추가의 인덕터가 비아층에 제조된다.
몇몇 실시예에서, 적어도 하나의 인덕터가 비아층에 제조된다.
이러한 경우, 인덕터의 인덕턴스는 전형적으로 적어도 0.1 nH이다.
이러한 경우, 인덕터의 인덕턴스는 전형적으로 10 nH 보다 적다.
몇몇 구조에서, 상기 적어도 하나의 인덕터 및 적어도 하나의 커패시터는 필터를 제공하고, 상기 필터는 기본 LC 로우 패스 필터, LC 하이 패스 필터, LC 시리즈 밴드 패스 필터, LC 패러럴 밴드 패스 필터 및 로우 패스 패러럴-체비쇼프 필터로 구성된 그룹으로부터 선택된다.
선택적으로, 상기 폴리머 매트릭스는 폴리이미드, 에폭시, BT(비스메일이미드/트리아진) 및 이들의 혼합물로 구성된 그룹으로부터 선택된 폴리머를 포함한다.
선택적으로, 상기 폴리머 매트릭스는 유리 섬유를 더 포함한다.
선택적으로, 상기 폴리머 매트릭스는 평균 입자 크기가 0.5 미크론과 30 미크론 사이이고 중량의 15%와 30% 사이인 무기 미립자 필터를 더 포함한다.
전형적으로, 상기 커패시터는 세라믹 유전체를 포함한다.
선택적으로, 상기 커패시터의 유전체는 Ta2O5, TiO2, BaO4SrTi 및 Al2O3로 구성된 그룹의 적어도 하나를 포함한다.
전형적으로, 상기 하부 전극은 귀금속을 포함한다.
선택적으로, 상기 하부 전극은 금, 플래티늄 및 탄탈룸으로 구성된 그룹으로부터 선택된 금속을 포함한다.
선택적으로, 상기 상부 전극은 금, 플래티늄 및 탄탈룸으로 구성된 그룹으로부터 선택된 금속을 포함한다.
이와 달리, 상기 상부 전극은 비아 포스트를 포함한다.
몇몇 실시예에서, 상기 커패시터는, 커패시터의 커패시턴스를 조율하도록 주의깊게 제어되는 상기 비아 포스트의 단면적에 의해 한정된 단면적을 갖는다.
전형적으로, 상기 적어도 하나의 커패시터는 1.5 pF와 300 pF 사이의 커패시턴스를 갖는다.
선택적으로, 상기 적어도 하나의 커패시터는 5와 15 pF 사이의 커패시턴스를 갖는다.
본 발명의 제2 태양은 필터를 어레이로 제조하는 방법에 관한 것으로, 제1 전극 및 세라믹층을 침착시키고 세라믹층 상에 비아 포스트의 풋프린트의 크기가 커패시터의 커패시턴스를 제어하도록 상기 세라믹층의 일부 위에 비아 포스트를 도포함으로써 커패시터를 제조하는 단계와, 포토레지스트의 패턴으로 구리를 증착시키고, 포토레지스트를 박피하고 라미네이트함으로서 인덕터를 제조하는 단계를 포함한다.
전형적으로, 상기 유전체는 Ta2O5, TiO2, BaO4SrTi 및 Al2O3로 구성된 그룹으로부터 선택된 세라믹 재료를 포함한다.
전형적으로, 상기 전극층은 금, 플래티늄 및 탄탈룸으로 구성된 그룹으로부터 선택된다.
선택적으로, 상기 방법은, 금, 플래티늄 및 탄탈룸으로 구성된 그룹으로부터 선택된 상부 전극을 침착시키는 단계와, 상기 상부 전극 위로 정확한 크기의 구리 비아 포스트를 침착시키는 단계와, 상기 커패시터의 크기를 제어하도록 초과 상부 전극, 유전체 및 하부 전극을 선택적으로 제거하는 단계를 더 포함한다.
선택적으로, 상기 초과 상부 전극, 유전체 및 하부 전극은 플라즈마 에칭에 의해 제거된다.
몇몇 실시예에서, 상기 커패시터는, (i) 캐리어를 획득하는 단계와, (ii) 배리어층을 침착시키는 단계와, (iii) 배리어층을 얇게하는 단계와, (iv) 상기 배리어층 위로 얇은층의 구리를 침착시키는 단계와, (v) 전극재의 제1층을 침착시키는 단계와, (vi) 유전체층을 침착시키는 단계와, (vii) 전극재의 제2층을 침착시키는 단계와, (viii) 상기 제2 전극 위로 상부 구리층을 침착시키는 단계와, (ix) 상기 상부 구리층 위로 포토레지스트를 도포하여 패터하는 단계와, (x) 상기 상부 구리층의 노출된 구리를 박피하는 단계와, (xi) 상기 제2 전극층의 노출된 재료, 유전체층의 노출된 유전체 및 전극의 제1층의 노출된 재료를 에칭하는 단계와, (xii) 상기 포토레지스트를 박피하는 단계를 포함하는 방법에 의해 제조된다.
선택적으로, 유전체층을 침착시키는 (vi) 단계는, 세라믹층을 스퍼터링하는 단계를 포함하고, 이전에 또는 후속하여 알루미늄층을 침착하는 단계와, 이후 알루미늄-산화물의 밀도가 낮아지도록 알루미늄을 산화시키는 단계를 더 포함하고, 이로써 세라믹층에서의 결함으로 알루미늄-산화물이 성장하여 결함을 밀봉하다.
선택적으로, 상기 캐리어는 부착된 구리의 신속 릴리즈 박막을 갖는 구리 캐리어 및 희생 구리 기판으로 구성된 그룹으로부터 선택된다.
몇몇 실시예에서, 인덕터는 적어도 하나의 구리 비아를 노출시키도록 얇아진 유전체 폴리머 위로 구리 시드층을 침착시킴으로써 제조되고, 이로써, 도전성 접속부를 제공하고, 포토레지스트층을 놓고, 장형 형상의 비아를 생성하도록 상기 포토레지스트를 패터닝하고, 상기 인덕터를 생성하도록 포토레지스트 안으로 구리를 침착하고, 상기 포토레지스트를 박피하고, 상기 시드층을 에칭하고, 라미네이팅한다.
선택적으로, 티타늄 시드층이 상기 구리 시드층 이전에 침착된다.
선택적으로, 인덕터는 적어도 하나의 구리 비아를 노출하도록 얇아진 유전체 폴리머 위로 구리 시드층을 침착시킴으로써 제조되고, 이로써 도전성 접속부를 제공하고, 포토레지스트층을 놓고, 나선형 피쳐를 생성하도록 상기 포토레지스트를 패터닝하고, 인덕터를 생성하도록 상기 포토레지스트 안으로 구리를 침착시키고, 상기 포토레지스트를 박피하고, 상기 시드층을 에칭한다.
전형적으로, 상기 방법은 라미네이팅하는 단계를 더 포함한다.
몇몇 실시예에서, 티타늄 시드층이 상기 구리 시드층 이전에 침착된다.
몇몇 실시예에서, 필터 어레이는 폴리머 매트릭스에 매립되고, 비아의 단부를 노출시키기 위해 얇아지고, 이후 얇아진 폴리머 매트릭스의 각각의 측면에 포토레지스트를 놓아 종결부가 인가되고, 포토레지스트의 패턴으로 구리 패드를 침착시키고, 상기 포토레지스트를 박피하고, 상기 구리 패드들 사이에 땜납 마스크를 놓고, 보호 코팅을 도포한다.
상기 보호 코팅은 ENEPIG 및 유기 바니시로부터 선택된다.
미크론 또는 ㎛의 용어는 마이크로미터, 또는 10-6 m를 언급한다.
본 발명을 보다 잘 이해하기 위해 그리고 어떻게 효과적으로 진행되는 지를 도시하기 위해, 첨부도면에 순수 예시를 목적으로 도면부호를 도시한다.
이제, 상세하게 도면을 참고하여, 도시된 상세한 점은 본 발명의 양호한 실시예의 예시적 설명을 목적으로 하는 일예이며, 본 발명의 원리 및 개념의 설명이 가장 유용하게 신속하게 이해될 수 있도록 제공되는 것이다. 이와 관련하여, 본 발명의 기본적 이해를 위해 필요한 것 이상으로 상세하게 본 발명의 구조적 상세함을 도시하지 않았으며, 발명의 설명은 이 기술 분야의 숙련자에게는 본 발명의 몇몇 형태가 실제로 어떻게 구현될 수 있는지 알 수 있게 작성된 도면을 참조하여 이루어진다.
도 1은 종래 기술의 다층 합성 지지 구조체의 간단화된 단면도이다.
도 2는 폴리머계 매트릭스 내에 단일층 커패시터 및 구리 비아를 구비한 기판의 개략적인 단면도이다.
도 3은 인덕터와 직렬로 결합된 커패시터 상에 직립한 비아 포스트층에서 피쳐층과 인접한 비아 포스트 내의 인덕터의 개략적 투영도이다.
도 4는 비아 포스트의 베이스에서 커패시터와 직렬로 결합된 비아층 내의 인덕터 비아의 개략적 투영도이다.
도 5는 비아 인덕터의 비아층 내의 비아 포스트의 베이스에서 서로 그리고 커패시터에 직렬로 결합된, 하나는 비아층 내의 것이고 하나는 피쳐층 내의 것인, 한 쌍의 인덕터의 개략적 투영도이다.
도 6은 커패시터에 평행하게 결합된 피쳐층의 인덕터의 개략적 투영도이고, 상기 커패시터 및 인덕터는 제2 상부 피쳐층의 트레이스(trace) 및 비아 포스트에 의해 서로 또는 다층 구조체의 외측에 결합된다.
도 7은 커패시터에 평행하게 도전성 비아에 직렬로 결합된 피쳐층의 인덕터의 개략적 투영도이고, 상기 커패시터 및 도전성 비아는 제2 상부 피쳐층의 트레이스에 의해 서로 또는 다층 구조체의 외측에 결합된다.
도 8a 내지 8ae, 및 8FLa 내지 8FLc는 커패시터 및 인덕터로 구성된 매립식 필터를 갖는 기판을 제조하기 위한 공정을 도시한 그림 및 그에 대응하는 플로우챠트이다.
도 9a 내지 9h, 및 9FL은 도8의 필터의 종결을 위한 공정을 도시한 그림 및 그에 대응하는 플로우챠트이다.
도 10a는 기본 LC 로우 패스 필터의 개략적 3차원도이다.
도 10b는 도 11a의 기본 LC 로우 패스 필터가 어떻게 LC 필터 회로로서 나타내어질 수 있는 지를 도시한 도면이다.
도 10c는 도 10a의 기본 LC 로우 패스 필터의 개략적 단면도이다.
도 10d는 도 10a의 기본 LC 로우 패스 필터의 개략적 단면도로서, 커패시터는 커패시터의 유효 커패시턴스를 한정하는 비아 필러의 크기를 갖는다.
도 10e는 도 10a의 기본 LC 로우 패스 필터의 개략적 단면도로서, 상부 전극은 비아 필러이다.
도 11a는 기본 LC 하이 패스 필터의 개략적 3차원도이다.
도 11b는 도 11a의 기본 LC 하이 패스 필터가 어떻게 LC 필터 회로 부품으로서 나타내어질 수 있는 지를 도시한 도면이다.
도 12a는 기본 LC 밴드 패스 시리즈 필터의 개략적 3차원도이다.
도 12b는 도 12a의 기본 LC 밴드 패스 시리즈 필터가 어떻게 LC 필터 회로 부품으로서 나타내어질 수 있는 지를 도시한 도면이다.
도 13a는 커패시터 및 인덕터를 구비하는 기본 LC 밴드 패스 패러럴 필터의 개략적 3차원도이다.
도 13b는 도 13a의 기본 LC 밴드 패스 패러럴 필터가 어떻게 LC 필터 회로 부품으로서 나타내어질 수 있는 지를 도시한 도면이다.
도 14a는 로우 패스 패러럴-체비쇼프(Chebyshev) 필터의 개략적인 3차원도이다.
도 14b는 로우 패스 패러럴-체비쇼프 필터가 LC 필터로서 나타내어질 수 있는 지를 도시한다.
상기 도면들은 설명하기 위한 것으로, 척도가 되는 것은 아니라는 점을 알아야 한다. 매우 얇은층이 두껍게 나타내어질 수 있다. 피쳐의 폭은 일이와 비례하지 않을 수도 있다.
이하의 설명에서, 유전체 매트릭스 형태의 금속 비아로 구성된 지지 구조체, 특히 폴리이미드 또는 에폭시 또는 BT(비스메일이미드/트리아진) 또는 이들의 혼합물과 같이 유리 섬유 강화된 폴리머 매트릭스 형태의 구리 비아 포스트가 고려된다.
이하 설명한 구조체는 커패시터이다. 평행판 커패시터는 전극들 사이에 개재되고 전형적으로는 매우 높은 유전 상수를 갖는 유전체를 포함하고, 캡슐화에 사용되는 유전체는 커패시터의 유전체와 차별화하도록 인캡슐레이션(encapsulation) 유전체로서 이하 언급한다.
도면을 도시하였지만, 스케일을 표시하기 위한 어떠한 시도도 하지 않았다. 또한, 적은 수의 비아 및 개별적인 커패시터 및 필터를 도시하였지만, 개별적인 기판이 몇몇 커패시터 및 필터와 많은 수의 비아를 포함할 수 있다. 실은, 전형적으로 많은 어레이의 기판이 함께 조립된다.
도 1은 종래 기술의 다층 합성 지지 구조체의 간단화된 단면도이다. 종래 기술의 다층 지지 구조체(100)는 개별층들을 절연시키는 인캡슐레이팅 유전체(110, 112, 114, 116)의 층에 의해 분리된 구성요소 또는 피쳐(108)의 기능층(102, 104, 106)을 포함한다. 인캡슐레이팅 유전체층을 통한 비아(118)는 인접한 기능 또는 피쳐층 사이의 전기 접속부를 제공한다. 따라서, 피쳐층(102, 104, 106)은 일반적으로 X-Y 평면에서 층 내에 놓여진 피쳐(108)와, 인캡슐레이팅 유전체층(110, 112, 114, 116)을 가로질러 전류를 도전시키는 비아(118)를 포함한다. 비아(118)는 최소의 인덕턴스를 갖도록 설계되며, 그들 사이에 최소의 커패시턴스를 갖도록 충분하게 분리된다.
비아가 드릴 앤 필 기술로 제조될 때, 우선 유전체에 레이저 구멍을 드릴링함으로써 제조되기 때문에, 비아는 일반적으로 사실상 원형의 단면을 갖는다. 인캡슐레이팅 유전체가 이질적이고 이방성이고 무기 필러 및 유리 섬유 강화제를 갖는 폴리머 매트릭스로 구성되기 때문에, 원형 단면은 전형적으로 둥근 에지를 갖고, 단면은 진원 형상으로부터 약간 뒤틀린 수 있다. 또한, 비아는 다소 테이퍼지는 경향이 있어, 원통형 대신 역원추대일 수 있다.
후르비츠에게 허여된 미국 특허 제7,682,972호, 미국 특허 제7,669,320호 및 미국 특허 제7,635,641호에 기재된 바와 같이, 어세스(Access) 포토-레지스트 및 패턴 또는 패널 도금 및 라미네이팅 기술의 피쳐가 본원 명세서에서 참조되며, 피쳐의 평면 치수의 상한에 영향을 미치지 않는다.
미국 특허 제7,682,972호, 제7,669,320호 및 제7,635,641호에 설명된 바와 같이, 예로써, 도 1의 구조체는 포토-레지스트(패턴 도금) 내에 현상된 패턴으로 도금하고, 또는 패널 도금한 뒤 선택적으로 에칭하여 직립 비아 포스트를 남긴 뒤 인캡슐레이팅 유전체 프레-프레그(pre-preg)를 라미네이팅함으로써 제조될 수 있다.
'드릴드 앤 필드 비아' 접근법을 사용하여, 단면 제어 및 형상면에서의 어려움으로 인해 비원형 비아를 제조하는 것을 금지한다. 또한, 레이저 드릴링의 한계로 인해 최소 비아 크기는 약 50 - 60 미크론이다. 이러한 어려움은 상술한 배경 기술 항목에서 상세하게 설명하였고, 특히 폴리머/유리 유전체에서 트렌치를 생성하기 위한 "라우팅(routing)" 모드에서 슬롯을 밀링하기 위한 비싼 레이저 드릴링 기계의 사용으로 인한 고비용, 레이저 드릴링 공정으로 인해 비아 테이퍼링 형상 및 측벽이 거칠함, 구리 비아 필 전기도금 공정으로 인한 딤플링 및/또는 돔 형상과 관련된다.
상술한 바와 같이 레이저 드릴링의 다른 제한에 부가하여, 드릴 앤 필 기술은, 상이한 크기의 비아 채널이 드릴링된 뒤 상이한 크기의 비아를 제조하도록 금속으로 충전할 때 비아 채널은 상이한 속도로 충전되므로 동일한 층에서 상이한 직경의 비아를 생성하기 어렵다는 제한을 더 갖는다. 결국, 상이한 크기의 비아에 대해 침착 기술을 동시에 최적화할 수 없기 때문에, 드릴 앤 필 기술을 특징화하는 딤플링 또는 과충전의 전형적인 문제는 악화된다. 따라서, 실제 적용에서, 드릴 앤 필 비아는 기판의 이질적인 본성으로 인해 다소 종종 뒤틀린 사실상 원형 단면을 갖고, 모든 비아는 사실상 동일한 단면을 갖는다.
또한, 폴리이미드/유리 또는 에폭시/유리 또는 BT(비스메일이미드/트리아진)/유리 또는 세라믹 및/또는 다른 필러 입자와의 혼합물과 같은 합성 유전체의 레이저 드릴링 비아는 실제로 약 60 x 10-6 m로 제한되고, 관련된 애브레이션(ablation) 공정의 결과 드릴링된 합성 재료의 본성으로 인한 현저한 테이퍼 형상 및 거친 측벽이 나타난다.
놀랍게도, 도금 및 포토-레지스트 기술의 융통성을 사용하여, 넓은 범위의 비아 형상 및 크기가 비용면에서 효과적으로 제조될 수 있다는 점을 발견하였다. 또한, 상이한 비아 형상 및 크기가 동일한 층에서 제조될 수 있다. 이러한 것은, 구리 패턴 도금 접근법이 사용될 때, 우선 금속 시드층을 침착시키고, 이후 포토-레지스트 재료를 침착시키고, 노출된 시드층에 패턴을 도금하여 트렌치 안으로 구리를 침착시킴으로써 연속하여 충전되는 매끈하고 직선이고 테이퍼지지 않은 트렌치를 현상함으로써 제조된다. 드릴드 앤 필드 비아 접근법에 반해, 비아 포스트 기술은 딤플없고 돔이 없는 구리 커넥터를 습득하기 위해 포토레지스트층의 트랜치가 충전되게 한다. 구리의 침착 이후, 포토레지스트는 연속하여 박피되고, 금속 시드층이 제거된 뒤, 영구적인 폴리머-유리 유전체가 그 위와 주위에 도포된다. 이와 같이 생성된 '비아 커넥터' 구조체는, 후르비츠 등에게 허여된 미국 특허 제7,682,972호, 제7,669,320호 및 제7,635,641호에 기재된 것과 같은 공정 흐름을 사용할 수 있다.
비아 컨덕터 및 피쳐에 부가하여, 커패시터 및 필터를 생성하기 위한 전기도금, PVD 및 인캡슐레이팅 기술에 의해 비아 포스트 기술을 포함하는 구조체 내에 커패시터 및 필터와 같은 수동 부품을 제조할 수 있다는 점을 발견하였다.
도 2에서, 하나의 층 평행판 커패시터(20)의 단면은 구리 피쳐층(24) 위로 침착된 유전체층(22)으로 구성되고, 구리 필러(26)는 유전체층(22) 위로 성장한다. 유전체는 예로써, Ta2O5, BaO4SrTi, TiO2, Al2O3일 수 있고, 예로써 스퍼터링과 같은 물리적 증착 공정 또는 화학적 증착 공정에 의해 침착될 수 있다.
고품질 커패시터를 얻기 위해서, 유전체는 물리적 증착 공정에 의해 침착된 Ta2O5, BaO4SrTi, TiO2를 포함할 수 있고, 가능하다면 세라믹 측면을 따라 스퍼터링함으로써 이전 또는 이후에 침착된 알루미늄 금속층을 더 포함할 수 있다. 침착 이후, 구조체는 적외선에 노출되거나, 노 또는 오븐에서 산소에서 가열된다. 이후, 알루미늄은 제 위치에서 알루미늄 산화물(알루미나 Al2O3)로 변환된다. Al2O3가 알루미늄보다 조밀하지 않기 때문에, 확산되어 세라믹층의 결함을 밀봉하여, 높은 유전 상수를 보장하여 누수를 방지한다.
구리 필러(26, 28, 30, 32)는 인캡슐레이팅 유전체(34)로 캡슐화된다. 구리 필러(26, 28, 30, 32)가 전기도금법을 사용하여 비아 포스트로서 제조될 수 있고, 인캡슐레이팅 유전체(34)는 구리 필러(26, 28, 30, 32) 위로 라미네이트된 유리 섬유 강화 폴리머 수지 프레프레그일 수 있다.
구리 피쳐층(24)은 약 +- 5 미크론의 공차를 갖는 약 15 미크론의 두께를 가질 수 있다. 각각의 비아 포스트층은 전형적으로 약 40 미크론이지만, 20 미크론 내지 80 미크론일 수 있다. 종결 패드일 수 있는 외부 피쳐층(24, 38)은 전형적으로 약 15 미크론이지만 10 미크론 내지 25 미크론일 수 있다.
커패시터의 커패시턴스는 유전체층(22)의 두께만큼 분할된 비아 필러(26)의 영역인 커패시터의 표면적에 의해 곱해진 유전체층의 유전 상수로 정의된다.
도 2의 단일층 커패시터를 사용하면, 유전체(22)의 두께와 그 침착 공정을 최적화할 수 있다. 커패시턴스는 유전체(22)의 유전 상수의 특성이고, 경우에 따라 금속 전극의 영역은 구리 필러(26)의 단면적이다.
전형적인 실시예에서, 전형적으로 탄탈룸이지만 선택적으로 금 또는 플래티늄의 귀금속 전극이 유전체층의 어느 한 측면에 도포된다. 따라서, 커패시터는 비아 포스트의 베이스에서 비아층 내에 합체된다. 비아 포스트가 상부 전극을 한정하는 경우 유전체층 상수의 두께 및 본성을 유지하는 것은, 커패시턴스를 정밀하게 조율하는 데 사용될 수 있다.
이하 상세히 설명한 바와 같이, 탄탈룸 전극이 사용될 때에도, 전기도금에 의해 형성될 수 있고 원통형일 필요는 없고 직사각형 또는 다른 단면 형상을 가질 수 있는 신중하게 크기가 결정된 비아 포스트의 침착은 커패시터의 유전체층 및 전극의 플라즈마 에칭을 허용하여, 예로써 플루오르화수소 및 산소와 같이 구리를 손상시키지 않는 탄탈룸 산화물 및 탄탈룸을 제거하는 선택적 에칭에 의해서만 커패시터 스위치를 남긴다.
커패시터 및 인덕터의 조합은 변동 전류 및 노이즈로부터 칩을 보호하는 칩과 같은 기능을 한다. 이러한 필터는 와이파이, 블루투스 등과 같은 RF 텔레커뮤니케이션과 관련하여 특히 중요하다. 필터는 간접을 방지하도록 다른 부품으로부터 회로 부품을 격리시키는 기능을 할 수 있다.
도 3에는, 인덕터(40)와 직렬로 결합된 커패시터(44) 상에 직립한 비아 포스트층의 인접 비아 포스트(42) 및 피쳐층 내의 인덕터(40)의 개략적인 투영도이다. 도시한 구조체는 구리로 제조될 수 있고, Ta2O5, BaO4SrTi 및 TiO2와 같은 유전체를 포함하는 커패시터(44)를 구비하고, 전형적으로 탄탈룸 또는 다른 귀금속의 전극을 갖는다. 전형적으로, 비아 포스트는 필러를 포함할 수 있고 직포 섬유 프레프레그일 수 있는 폴리머 유전체 내에 캡슐화된다. 인덕터(40)를 구비한 피쳐층에는 커패시터(44)가 우선 침착될 수 있고 그 위에 비아 포스트(42)가 빌드업되고, 폴리머 필름 또는 직포 섬유 프레-프레그일 수 있는 폴리머계 유전체가 피쳐 및 비아층 위로 라미네이트될 수 있다. 이와 달리, 비아 포스트(42) 및 커패시터(44)가 우선 제조되어 라미네이트된 뒤 그 위로 인덕터(40)가 침착되고 라미네이트되지 않은 채로 남겨지거나 또는 부가 비아층으로 후속 라미네이트될 수 있다.(도시 생략)
피쳐층은 매우 얇고, 전형적으로는 약 10 미크론이라는 점을 알아야 한다. 그러나, 비아층은 보다 두껍다. 도 4는 비아 포스트(52)의 베이스에서 커패시터(54)와 직렬로 결합된 비아층 내에서 연장되는 인덕터 비아(56)의 개략적인 투영도이다. 커패시터(54)는 피쳐층에 침착된 트레이스(58)에 의해 인덕터 비아(56)에 결합된다. 인덕터 비아(54)는 약 30 미크론의 두께를 갖고, 도 3의 피쳐층 인덕터(40)와 상이한 특성을 갖는다. 전형적으로, 인덕터 비아(40)는 약 0.1 nH 내지 10 nH 범위의 인덕턴스를 갖는 높은 Q 인덕터이다.
도 5에서, 한 쌍의 인덕터를 포함하는 필터가 제조될 수 있고, 피쳐층 내의 제1 인덕터(60) 및 비아층 내의 제2 인덕터(66)는 비아 인덕터(66)의 비아층 내의 비아 포스트(62)의 베이스에서 커패시터(64)에 그리고 서로에 직렬로 결합된다.
몇몇 필터링 목적을 위해 부품들이 평행하게 결합될 필요가 있다는 점을 알아야 한다.
도 6은 커패시터(74)와 평행하게 결합된 피쳐층 내의 인덕터(70)의 개략적인 투영도이다. 커패시터(74) 및 인덕터(70)는 제2 상부 피쳐층의 트레이스(78) 및 비아 포스트(71, 72)에 의해 서로 결합되거나 또는 다층 구조체의 외측에 결합된다.
도 7은 인덕티브 비아(86)와 직렬로 결합되고 커패시터(84)와 평행하게 결합된 피쳐층 내의 인덕터(80)의 개략적 투영도로서, 커패시터(84) 및 인덕티브 비아(86)는 (상부로서 도시한) 제2 피쳐층의 트레이스(88)에 의해 서로 결합되거나 또는 다층 구조체의 외측에 결합된다.
도 8 및 도 8(a) 내지 8(s)에서는, 유전체에 매립된 커패시터의 제조 방법을 도시한다. 도 8(s)에 도시된 커패시터(248)는 전형적으로 금, 플래티늄 또는 탄탈룸과 같은 귀금속인 상이한 재료의 전용 전극을 갖는다. 금 또는 플래티늄보다 저렴하기 때문에, 일반적으로 탄탈룸이 사용된다.
우선, 캐리어(210)가 준비된다 - 단계 8(i). 캐리어(210)는 전형적으로 희생 구리 기판이다. 몇몇 실시예에서는 신속 릴리즈 박막 구리가 부착된 구리 캐리어일 수 있다.
배리어층(212)이 구리 캐리어(210) 상에 침착된다 - 단계 8(ii). 배리어 금속층(212)은 니켈, 금, 주속, 납, 팔라듐, 은 및 이들의 혼합물로부터 제조될 수 있다. 몇몇 실시예에서, 배리어 금속층은 1 미크론 내지 10 미크론 범위의 두께를 갖는다. 전형적으로, 배리어층(212)은 니켈을 포함한다. 얇은층의 니켈이 물리적 증착 공정 또는 화학적 침착 공정에 의해 침착될 수 있고, 전형적으로는 구리 캐리어 상에 스퍼터링 또는 전기도금된다. 신속한 공정을 위해, 배리어층(212)이 전기도금될 수 있다. 평탄성 및 매끄러운면을 보장하도록, 이후 예로써, 화학 기계적 연마(CMP)에 의해 평탄화될 수 있다 - 단계 8(iii)[도 8(c)가 아님].
이제, 얇은층의 구리(214)가 배리어층(212) 상에 침착된다 - 단계 8(iv). 구리층(214)의 두께는 전형적으로 몇몇 미크론이고, 스퍼터링 또는 전기도금에 의해 제조될 수 있다.
제1 전극(216)이 이제 침착된다 - 단계 8(v). 예로써, 제1 전극(216)이 스퍼터링에 의해 탄탈룸으로부터 제조될 수 있다.
유전체층(218)이 이제 침착된다 - 단계 8(vi). 고성능 커패시터를 위해, 유전체층(218)은 전하가 누수되는 결함의 우려없이 가능한 한 얇게 유지되어야 한다. 다양한 캔디데이트(candidate) 재료가 사용될 수 있다. 여기에는 예로써 스퍼터링에 의해 침착될 수 있는 Ta2O5, BaO4SrTi 및 TiO2를 포함한다. 전형적으로, 유전체층(218)의 두께는 0.1 내지 0.3 미크론의 범위이다.
이제 제2 전극(220)이 침착될 수 있다 - 단계 8(vii). 예로써, 제2 전극(220)은 스퍼터링에 의해 탄탈룸으로부터 제조될 수 있다.
다양한 공정에서, 제2 귀금속 전극(220)이 도포되지 않는다. 오히려, 유전체 상에 구리 비아가 직접 침착되고, 그 풋프린팅은 상부 전극을 한정하여 유효 면적 및 커패시터의 커패시턴스를 한정한다.
또한, 전하의 누수를 야기할 수 있는 결함없이 Ta2O5, BaO4SrTi 또는 TiO2의 얇은 유전체층을 제조하기 어렵다. 이러한 문제를 해결하기 위해, 몇몇 실시예에서는 알루미늄층(도시 생략)이 Ta2O5, BaO4SrTi 또는 TiO2층이 침착되기 전 또는 그 후에 침착되고, 산소 환경에서 열에 노출됨으로써 알루미늄층은 고유전체 세라믹 알루미나(Al2O3)로 산화된다. 이러한 방식에서, 결함을 치유할 수 있고 연속 얇은 유전체가 전극을 격리시키는 것을 보장할 수 있다.
주요 공정에서, 구리의 추가층(222)이 제2 전극(220) 위로 침착된다 - 단계 8(viii). 구리(222)의 추가층은 예로써 스퍼터링 또는 전기도금에 의해 침착될 수 있다. 상부 구리층(222)은 예로써 패드, 컨덕터 및 인덕터를 제조하기 위해 프린팅 또는 에칭에 의해 또는 판에 패턴을 형성하도록 포토레지스트를 사용하여 패터닝될 수 있다. 포토레지스트층(208)은 구리 캐리어(210) 아래에 도포될 수 있고, 포토레지스트(224)의 제2층은 구리(222)의 추가층 위로 도포되어 패턴으로 현상된다 - 단계 8(ix).
패터닝된 포토레지스트(224)에 의해 보호되지 않는 구리(222)의 추가층의 영역이 에칭된다 - 단계 8(x). 습식 에칭이 사용될 수 있다. 예로써, 패터닝된 포토레지스트(224)에 의해 보호되지 않는 구리(222)의 추가층의 영역을 에칭하는 방식은 상승된 온도에서 암모늄 수산화물의 용액에 희생 기판을 노출시키는 단계로 구성된다.
노출된 전극층(216, 220) 및 유전체층(218)은 플라즈마 에칭 공정을 사용하여 건식 에칭에 의해 제거될 수 있다 - 단계 8(xi). 예로써, 플루오르화수소 및 산소가 TiO2 또는 Ta2O5를 에칭하는 데 사용될 수 있고, 플루오르화수소 및 아르곤이 BaO4SrTi(BST)를 에칭하는 데 사용될 수 있다. 전형적인 CF4:O2의 농도비는 50:50과 95:5 사이의 범위이고, 여기서 95는 CF4에 대한 것이다. 전형적인 CF4:Ar의 농도비는 50:50과 95:5 사이의 비일 수 있고, 여기서 95는 Ar에 대한 것이다.
상술한 바와 같이, 다양한 방법으로 상부 전극(220)은 침착되지 않는다. 오히려, 구리 비아가 유전체 상에 직접 제조된다. 포토레지스트를 스텐실(stencil) 또는 레이저로 패터닝하는 것은, 커패시턴스가 비아 전극의 유효 영역에 비례하기 때문에 상부 전극으로서 기능을 하고 커패시터의 커패시턴스를 한정하는 비아의 단면적 크기 및 형상의 정밀한 제어를 허용한다.
주요 공정에서, 이제 패터닝된 포토레지스트(224)가 박피되고 - 단계 8(xii), 일반적으로 포토레지스트(208)의 제2층은 포토레지스트(228)의 유사층과 간단하게 교체된다.
구리의 시드층이 커패시터 및 노출된 구리층(214) 위와 주위에 침착된다. 부착에 도움이 되도록, 티타늄의 제1 시드층이 우선 침착될 수 있다 - 단계 8(xiii)[도 8(l)].
이제, 도 8(r)와 상이한 스케일로 외향 이동시킴으로써, 포토레지스트(228)는 (층(208)이 제거되었다는 가정 하에) 구리 기판을 보호하기 위해 도포되고, 포토레지스트(230)의 두꺼운층은 시드층(226) 위로 침착되어 패터닝된다. 구리 상호접속부(232)는 포토레지스트(230)에 의해 생성된 패턴으로 전기도금된다 - 단계 8(xv).
포토레지스트[228(208), 230]은 박피되어 시드층(226) 에 의해 단락된 커패시터(248)를 남기고, 구리 비아 포스트(232) 상호접속부는 노출된다 - 단계 8(xvi).
시드층(226)은 에칭되고 - 단계 8(xvii), 구리층(214) 및 비아(232)에의 손상이 최소화되게 하기 위해 신속하게 에칭되지만, 구리층(214) 및 구리 비아(232)가 커패시터에 의해 서로로부터 절연되는 것을 보정한다. 폴리머계 유전체(234)의 층이 구리 기판 및 비아 위로 라미네이트된다 - 단계 8(xviii). 폴리머계 유전체(234)는 전형적으로 폴리이미드, 에폭시 또는 BT(비스메일이미드/트리아진) 또는 이들의 혼합물일 수 있고, 유리 섬유로 보강될 수 있다. 몇몇 실시예에서, 폴리머 수지 내의 직포 섬유 매트를 구성하는 프레프레그가 사용될 수 있다. 폴리머 매트릭스는 0.5 미크론과 30 미크론 사이의 평균 입자 크기를 전형적으로 가지는 무기 미립자를 포함할 수 있고, 상기 폴리머는 전형적으로 15 중량% 및 30 중량%의 미립자 사이를 포함할 수 있다.
몇몇의 경우 유전체로서 인용하였지만, 폴리머계 유전체(234)는 Ta2O5 또는 BaO4SrTi 또는 TiO2와 같은 보다 특별한 물질인 유전체층(218) 보다 낮은 유전 상수를 갖는다.
이후, 경화된 폴리머계 유전체(234)는 예로써 화학 기계 연마(CMP)에 의해 얇아져 평탄화되어, 구리 비아(232)의 단부가 노출된다 - 단계 8(xix). 이후, 다른 구리 시드층(236)이 폴리머계 유전체(234) 및 구리 비아(232)의 단부 위로 침착된다 - 단계 8(xx). 포토레지스트(238)층이 시드층(236) 위로 침착되고, 포토레지스트(238)층이 패터닝된다 - 단계 8(xxi). 추가의 구리층(240)이 이후 패턴으로 전기도금된다 - 단계 8(xxii).
이제, 포토레지스트(238)가 박피될 수 있다 - 단계 8(xxiii).
이 단계에서, 하부 구리층(214)은 구리 상호접속부(232)에 의해 상부 구리층(240)에 구리 상호접속부(232)에 매립된 커패시터(248)를 통해 결합된다.
추가의 포토레지스트(242)층이 침착되고 패터닝되고 - 단계 8(xxiv), 구리 비아(244)는 패턴으로 전기도금될 수 있다 - 단계 8(xxv).
포토레지스트(242)는 박피되어 직립 구리 비아를 남기고 - 단계 8(xxvi). 구리 시드층(236)이 에칭된다 - 단계 8(xvii). 이것은 플라즈마 에칭에 의해 또는 염화 구리 또는 염화 암모늄액을 사용하는 쇼트 에칭에 의해 제거될 수 있다.
도 8(q)을 참조할 때, 본 발명은, 구리 기판 및 비아 위로 폴리머계 유전체(234)가 라미네이트되기 전에, 상기 구조체가 플로오르화 수소와 산소의 혼합물과 같이 구리는 저항성이 있지만 탄탈룸 및 티타늄 산화물은 영향받기 쉬운 플라즈마 에칭으로 플라즈마 애칭되는, 다양한 변경에 가능하다 - 단계 10(xviii). 이러한 점은 비아 포스트(232)에서 보다 커패시터의 치수를 저감시킨다. 비아 포스트(232)는 포토레지스트로의 전기도금에 의해 제조되기 때문에, 높은 정확도로 가상의 임의의 크기 및 형상으로의 제조 가능성을 제공하고 높은 패킹 밀도를 허용하도록 원형 대신 정사각형 또는 직사각형일 수 있다. 초과 커패시터 재료를 제거하는 것은 부품들 사이의 높은 패킹 밀도를 허용한다. 커패시터(348) 또는 커패시터(248)는 이후 전형적으로 폴리이미드, 에폭시 또는 BT(비스메일이미드/트리아진) 또는 이들의 혼합물인 폴리머계 유전체(234)에 매립되고, 유리 섬유로 보강될 수 있다 - 단계 10(xix). 몇몇 실시예에서, 폴리머 수지의 직포 섬유 매트를 구성하는 프레프레그가 인캡슐레이션을 위해 사용될 수 있다. 폴리머 매트릭스(234)는 전형적으로 0.5 미크론과 30 미크론 사이의 평균 입자 크기를 갖는 무기 미립자 필러를 포함할 수 있고, 상기 폴리머는 전형적으로 15 중량%와 30 중량% 사이의 미립자를 포함할 수 있다.
도 8(s)에서, 유전체(232)는 얇게되어 평탄화될 수 있어 구리 비아(232)의 단부를 노출시키고, 구리 시드층(236)이 그 위로 침착될 수 있다 - 단계 (xxi). 포토레지스트(238)가 침착되어 패터닝될 수 있고 - 단계 (xxii), 구리 피쳐층(240)이 패턴으로 침착될 수 있다 - 단계 (xxiii). 포토레지스트(238)의 패턴이 박피되어 피쳐층(240)을 직립으로 남기고 - 단계 (xxiv), 추가의 비아층(244)이 포토레지스트(242)의 두꺼운층을 아래로 하여 빌드업되어 패터닝한다. - 단계 (xxv).
또한, 구리 캐리어(212)가 전형적으로 염화 구리 또는 염화 암모늄액을 사용하여 에칭될 수 있고 - 단계 8(xxvi), 상기 (전형적으로 니켈인) 배리어층(212)이 에칭 정지부로서 기능한다.
배리어층(214)이 이후 플라즈마 에칭과 같은 적절한 에칭 기법으로 또는 특정 화학 에칭액으로 제거될 수 있다 - 단계 8(xxvii). 예로써, 구리를 제거하지 않으면서 니켈을 에칭하기 위해, 질산과 과산화수소의 혼합물이 사용될 수 있다. 니켈을 용해하기 위한 가능한 다른 것으로는, 염산 + 과산화수소, 고온 집중 황산 및 염산으로 산성화된 철(Ⅲ) 클로라이드를 포함한다.
이후, 폴리머층(246)은, 구리 비아(244)의 단부를 노출하도록 얇게되어 평탄화된다 - 단계 8(xxviii). 그라인딩, 연마 또는 조합된 화학 기계 연마(CMP)가 사용될 수 있다.
이상, 고성능 커패시터(248)가 폴리머계 유전체 매트릭스(234, 246)에 매립된 구리 피쳐층(216, 240) 및 구리 비아(232, 244)을 갖는 합성 구조체(250)에 어떻게 매립될 수 있는 지에 대해 도시하였다.
커패시터판 및 유전체의 평면 형상이 포토레지스트를 패터닝함으로써 결정될 수 있기 때문에, 커패시터는 사실상 임의의 형상을 취할 수 있고, 전형적으로는 정사각형 또는 직사각형일 수 있지만, 원형일 수 있거나 또는 실제적으로 임의의 다른 형상을 취할 수 있다는 점을 알 수 있다. 커패시터는 하나, 두개, 세개 또는 그 이상의 층을 가질 수 있다. 유전체의 두께는 주의깊게 제어되어, 본 발명의 테일러 커패시터(tailor capacitor)가 큰 영역 내에서 사실상 임의의 커패시턴스를 갖게 할 수 있고, 커패시턴스를 정밀하게 제어할 수 있어 특정한 작동 주파수에 대해 최적화할 수 있다.
드릴 앤 필 기술에 의해 제조되지 않기 때문에, 비아(244)는 간단한 원통형 비아 포스트로 제한되는 것인 아니라는 점을 알아야 한다. 포토레지스트(242) 내에 패턴으로의 전기도금법을 사용하여 제조됨으로써, 비아(244)도 사실상 임의의 형상 및 크기를 가질 수 있다. 비아(244)가 비아층 내에 방대한 와이어일 수 있기 때문에, 비아(244)는 인덕터일 수 있고 약 0.1 nH 내지 약 10 nH의 범위의 인덕턴스를 갖는 높은 Q 인덕터인 것이 바람직하다. 이러한 "인덕터 비아"는, 도 8(ad) 등을 참조할 때, 이하 도시한 바와 같이 피쳐층(214, 240)으로부터 인덕터 구조체와 조합될 수 있다는 점을 알아야 한다. 커패시터(248)와 인덕터(244)의 조합은 RF 필터의 설비를 허용한다.
단계 9(xxxiii) 내지 단계 (xL)을 참조하여, 필터의 포트(port) 제조 기술을 설명한다.
단계 9(xxxiii)에서, 티타늄 시드층(252)이 이제 매트릭스(246) 및 구리(인덕터) 비아(244)의 노출 단부 위로 스퍼터링된다. 단계 6(xxxiv)에서, 구리층(254)이 이제 티타늄층(252) 위로 스퍼터링된다.
단계 9(xxxv)에서, 포토레지스트(256)층이 합성 구조체(250)의 각각의 측면에 놓여져 패터닝된다. 단계 9(xxxvi)를 참조할 때, 구리(260, 262)가 포트를 생성하도록 패터닝된 포토레지스트(256, 258)로 전기도금된다.
단계 9(xxxvii)에서, 포토레지스트(256, 258)층이 이제 박피되어 구리가 직립인 상태로 남겨진다. 단계 9(xxxviii)에서, 티타늄 및 구리층이 에칭된다. 구리 패드(260, 262)가 이 공정에서 약간 손상될 수 있다.
따라서, 형성된 중공은 땜납 마스크(264로 충전될 수 있고- 단계 9(xxxix), 구리는 ENEPIG(266)로 - 단계 9(xL), 또는 다른 적절한 종결 처리로 보호될 수 있다.
도 9(h)의 구조체를 도시하는 3차원 도면인 도 10a와, 등가의 원형 다이아그램인 도 10b와, 도 9(h)의 필수적인 구조체인 도 10c를 참조할 때, 생성된 구조체가 4개의 포트(P1, P2, P3, P4), 커패시터(C) 및 인덕터(L)로 구성된 기본 LC 로우 패스 필터(300)임을 알 수 있다.
도 10d에서, 도 10(xxxiii)에 도시한 플라즈마 에칭 단계를 사용하는 다양한 제조 기술에서, 비아(V2)의 풋프린트는 커패시터(C2)의 커패시턴스 및 크기를 한정하고, 과잉 재료는 플라즈마 에칭으로 에칭된다. 따라서, 도 10d는, 도 2 내지 도 7의 구조체에서와 같이, 커패시터의 전극 및 유전체층의 크기를 비아 필러(V2)의 상부가 한정하는 도 10a의 등가의 기본 LC 로우 패스 필터의 개략적 단면도이다.
도 10e는 커패시터(C3)의 상부 전극이 귀금속의 상부 전극을 침착시키지 않은 비아 필러(V3)인, 도 10a의 다른 기본 LC 로우 패스 필터의 개략적 단면도이다. 여기서, 모든 구리 시드층을 유전체로부터 제거할 때에는 주의를 기울여야 한다.
도 8 및 도 8(a) 내지 도 8(ae) 및 도 9(a) 내지 도 9(h)에 상세하게 도시된 기술은 상이한 특성을 갖는 매우 폭넓은 범위의 필터 회로를 생성하는 데 사용될 수 있다는 점을 알아야 한다. 예로서, 도 11a 및 도 11b에서, 기본 LC 하이 패스 필터가 제조될 수 있다. 도 12a 및 도 12b를 참조하여, 기본 LC 시리즈 밴드 패스 필터가 제조될 수 있고, 도 13a 및 도 13b를 참조하여 기본 LC 패러럴 밴드 패스 필터가 제조될 수 있다. 도 14a 및 도 14b를 참조하여, 필요에 따라 적절하게 변경된 로우 패스 패러럴-체비쇼프 필터가 제조될 수 있다.
단일 필터를 도시하였지만, 실제에서는, 이러한 필터의 방대한 어레이가 단일화될 수 있는 큰 판에서 함께 제조된다. 다른 구성요소는 필터와 함께 제조될 수 있다. 필터(260)는 추가 필터 및 비아층을 그 주위에 침착시킴으로써 기판 상에 장착되거나 또는 기판에 매립된 표면일 수 있다.
일반적으로, 매립된 부품으로 인한 고유의 단점으로는, 고장이 발생할 경우 부품과 부품이 매립된 구조체가 폐기되어야 한다는 점이다. 때때로, 부품이 절연될 수 없거나 개별적으로 테스트될 수 없는 경우 문제를 발생시키는 루트를 진단하기 어려워진다. 그러나, 기판면에 대한 비용(리얼 에스테이트)에 대한 요구 및 소형화를 향한 일반적인 트렌드로 인해, 필터 및 다른 수동 부품을 매립하는 데 현저한 이점이 있다.
본 발명의 특징은, 필터 및 다른 수동 부품이 표면 장착을 위한 독립 제품으로서 제조될 수 있지만, 최적화될 수 있고 이후 상기 공정은 이러한 부품을 매립하기 위해 기판의 제조 공정에 합체될 수 있다.
커패시터의 커패시턴스는 전극판 영역, 유전체의 두께 및 그 유전 상수에 따라 다르게 형성된다. 전형적으로, RF 필터용 커패시터는 약 5와 약 15 pF 사이의 커패시턴스를 갖는다. 9와 12 pF 사이, 심지어 10과 11 pF 사이와 같이 좋은 범위로 커패시턴스를 제어할 수 있다.
본 발명의 인덕터는 나노-헨리(Henry) 범위의 인덕턴스를 가질 수 있다. 0.2 nH 내지 300 nH, 전형적으로는 1 nH로부터 10 nH까지라고 말할 수 있다.
이러한 인덕터의 인덕턴스를 4 nH 내지 8 nH의 범위, 심지어 약 5 nH와 6 nH 사이의 하나의 나노 헨리 미만의 범위에 요구되는 범위와 같이 좁은 범위로 제어할 수 있다.
상기 설명은 예시만을 목적으로 제공된 것이다. 본 발명의 다양한 변경예가 가능하다는 점을 알아야 한다.
본 발명의 몇몇 실시예에 대해 설명하였다. 그럼에도 불구하고, 본 발명의 기술 사상 및 범위 내에서 다양한 변경계가 이루어질 수 있다는 점을 알아야 한다. 따라서, 첨부한 청구범위 내에서 다른 실시예도 가능하다.
따라서, 이 기술 분야의 숙련자는 상기 특별히 도시하고 설명한 것으로 본 발명이 제한되는 것은 아니라는 점을 알아야 한다. 본 발명의 범위는 첨부된 청구범위로 한정되며, 상술한 다양한 특징의 조합 및 서브 조합과 수정 및 변경예도 포함할 수 있다는 점은 이 기술 분야의 숙련자가 상기 설명을 읽을 때 알 수 있다.
청구범위에서, 단어 "포함하다"와, "포함하다", "포함하는" 등과 같은 변형예는 나열된 구성요소가 포함되지만 다른 구성요소를 배재하는 것은 아니라는 점을 나타낸다.

Claims (24)

  1. 적어도 하나의 피쳐층 및 상기 적어도 하나의 피쳐층 위로 적어도 하나의 인접 비아층을 포함하는 합성 전자 구조체이며, 상기 층들은 X-Y 평면에서 연장되고 높이 z를 갖고, 상기 합성 전자 구조체는 적어도 하나의 인덕터와 전기적으로 결합된 적어도 하나의 커패시터를 구비하고,
    상기 적어도 하나의 커패시터는 상기 피쳐층과 상기 피쳐층 위로 침착된 유전체층으로 구성되고, 상기 피쳐층은 X-Y 평면에서 연장되며 상기 인접 비아층의 하단부와 합체되어 하부전극을 형성하고, 상기 적어도 하나의 커패시터의 상부를 형성하는 상기 유전체층 상에 적어도 하나의 비아가 직립하여 상부 전극을 선택적으로 형성하고,
    상기 인접 비아층, 상기 피쳐층 및 상기 유전체층은 모두 폴리머 매트릭스에 매립되고,
    상기 적어도 하나의 인덕터는 상기 피쳐층과 상기 인접 비아층 중 적어도 하나에 형성되는, 합성 전자 구조체.
  2. 제1항에 있어서, 상기 적어도 하나의 커패시터 및 적어도 하나의 인덕터는 직렬로 결합된, 합성 전자 구조체.
  3. 제1항에 있어서, 상기 비아층 위에 적어도 추가 피쳐층을 포함하고, 상기 적어도 하나의 커패시터 및 적어도 하나의 인덕터는 피쳐층을 통해 평행하게 결합되는, 합성 전자 구조체.
  4. 제1항에 있어서, 상기 적어도 하나의 인덕터는 피쳐층에 제조되는, 합성 전자 구조체.
  5. 제4항에 있어서, 상기 적어도 하나의 인덕터는 나선형으로 감겨진, 다층 합성 전자 구조체.
  6. 제4항에 있어서, 상기 인덕터의 인덕턴스는 적어도 0.1 nH인, 다층 합성 전자 구조체.
  7. 제4항에 있어서, 상기 인덕터의 인덕턴스는 50 nH보다 적은, 다층 합성 전자 구조체.
  8. 제4항에 있어서, 상기 인접 비아층에 추가의 인덕터가 제조되는, 다층 합성 전자 구조체.
  9. 제1항에 있어서, 상기 인접 비아층에 적어도 하나의 인덕터가 제조되는, 다층 합성 전자 구조체.
  10. 제9항에 있어서, 상기 인덕터의 인덕턴스는 적어도 0.1 nH인, 다층 합성 전자 구조체.
  11. 제9항에 있어서, 상기 인덕터의 인덕턴스는 10 nH 보다 적은, 다층 합성 전자 구조체.
  12. 제1항에 있어서, 상기 적어도 하나의 인덕터 및 적어도 하나의 커패시터는 필터를 제공하고, 상기 필터는 기본 LC 로우 패스 필터, LC 하이 패스 필터, LC 시리즈 밴드 패스 필터, LC 패러럴 밴드 패스 필터 및 로우 패스 패러럴-체비쇼프 필터로 구성된 그룹으로부터 선택되는, 다층 합성 전자 구조체.
  13. 제1항에 있어서, 상기 폴리머 매트릭스는 유리 섬유를 더 포함하는, 다층 합성 전자 구조체.
  14. 제1항에 있어서, 상기 폴리머 매트릭스는 폴리이미드, 에폭시, BT(비스메일이미드/트리아진) 및 이들의 혼합물로 구성된 그룹으로부터 선택된 폴리머를 포함하는, 다층 합성 전자 구조체.
  15. 제1항에 있어서, 상기 폴리머 매트릭스는, 평균 입자 크기가 0.5 미크론과 30 미크론 사이이고 중량의 15%와 30% 사이인 무기 미립자 필터를 더 포함하는, 다층 합성 전자 구조체.
  16. 제1항에 있어서, 상기 커패시터는 세라믹 유전체를 포함하는, 다층 합성 전자 구조체.
  17. 제1항에 있어서, 상기 커패시터의 유전체는 Ta2O5, TiO2, BaO4SrTi 및 Al2O3로 구성된 그룹의 적어도 하나를 포함하는, 다층 합성 전자 구조체.
  18. 제1항에 있어서, 상기 하부 전극은 귀금속을 포함하는, 다층 합성 전자 구조체.
  19. 제18항에 있어서, 상기 하부 전극은 금, 플래티늄 및 탄탈룸으로 구성된 그룹으로부터 선택된 금속을 포함하는, 다층 합성 전자 구조체.
  20. 제18항에 있어서, 상기 상부 전극은 금, 플래티늄 및 탄탈룸으로 구성된 그룹으로부터 선택된 금속을 포함하는, 다층 합성 전자 구조체.
  21. 제1항에 있어서, 상기 상부 전극은 비아 포스트로 형성되는, 다층 합성 전자 구조체.
  22. 제21항에 있어서, 상기 커패시터는, 커패시터의 커패시턴스를 조율하도록 주의깊게 제어되는 상기 비아 포스트의 단면적에 의해 한정된 단면적을 갖는, 다층 합성 전자 구조체.
  23. 제1항에 있어서, 상기 적어도 하나의 커패시터는 1.5 pF와 300 pF 사이의 커패시턴스를 갖는, 다층 합성 전자 구조체.
  24. 제1항에 있어서, 상기 적어도 하나의 커패시터는 5와 15 pF 사이의 커패시턴스를 갖는, 다층 합성 전자 구조체.
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