KR20150130520A - 전자 회로를 위한 패키징 - Google Patents

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KR20150130520A
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시시 루이스 리우
하리안토 웡
폴 데이비드
존 비. 사우버
숀 디. 밀라노
라구비르 칸다
브루스 헤멘웨이
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알레그로 마이크로시스템스, 엘엘씨
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Abstract

일 측면에 있어서, 방법은 금속 기판을 처리하는 단계, 집적 회로 패키지를 위한, 이차 리드들 및 두 개의 일차 리드들을 갖는 곡선형 구성 요소를 형성하도록 상기 금속 기판의 제1 표면에 대해 제1 식각을 수행하는 단계, 그리고 체결 메커니즘을 제공하도록 상기 이차 리드들 상의 위치들 및 상기 곡선형 구성 요소 상의 위치들에서 상기 제1 표면에 대향하는 상기 기판의 제1 표면에 대해 제2 식각을 수행하는 단계를 포함한다. 각 일차 리드는 상기 곡선형 구성 요소의 각각의 단부에 위치한다.

Description

전자 회로를 위한 패키징{PACKAGING FOR AN ELECTRONIC CIRCUIT}
본 발명은 전자 회로를 위한 패키징에 관한 것이다.
집적 회로(IC) 패키징을 위한 기술들은 해당 기술 분야에 잘 알려져 있다. 일반적으로, 반도체 다이는 웨이퍼로부터 절단되고, 처리되며, 리드 프레임에 부착된다. 해당 기술 분야에서 알려진 바와 같이, IC들은 상기 패키지를 형성하기 위해 통상적으로 플라스틱 또는 다른 물질로 오버몰드된다. 상기 IC 패키지의 조립 후, 상기 패키지는 이후에 회로 기판 상에 배치된다.
본 발명은 전자 회로를 위한 패키징을 위한 방법과 전자 회로를 위한 패키지를 제공한다.
일 측면에 있어서, 방법은 금속 기판을 처리하는 단계, 집적 회로 패키지를 위한 이차 리드들 및 두 개의 일차 리드들을 갖는 곡선형 구성 요소(curved component)를 형성하도록 상기 금속 기판의 제1 표면에 대해 제1 식각을 수행하는 단계, 그리고 체결 메커니즘(locking mechanism)을 제공하도록 상기 이차 리드들 상의 위치들 및 상기 곡선형 구성 요소 상의 위치들에서 상기 제1 표면에 대향하는 상기 기판의 제1 표면에 대해 제2 식각을 수행하는 단계를 포함한다. 각 일차 리드는 상기 곡선형 구성 요소의 각각의 단부에 위치한다.
상기 측면은 다음 특징들의 하나 또는 그 이상을 포함할 수 있다. 상기 제1 식각 및 상기 제2 식각은 동시에 수행될 수 있다. 상기 금속 기판을 처리하는 단계는 상기 금속 기판에 대해 사진 식각을 수행하는 단계를 포함할 수 있다. 상기 제2 식각을 수행하는 단계는 상기 제1 식각의 깊이의 40% 내지 60%의 깊이까지 상기 제2 식각을 수행하는 단계를 포함할 수 있다. 상기 제2 식각을 수행하는 단계는 상기 제1 식각의 깊이의 약 50%의 깊이까지 상기 제2 식각을 수행하는 단계를 포함할 수 있다. 상기 방법은 상기 제2 식각의 위치의 하나에 리드를 트리밍(trimming)하는 단계를 더 포함할 수 있다. 상기 곡선형 구성 요소를 형성하는 단계는 반원형 구성 요소를 형성하는 단계를 포함할 수 있다. 상기 방법은 상기 곡선형 구성 요소 및 상기 이차 리드들을 상기 다이에 부착하는 단계를 더 포함할 수 있다. 상기 곡선형 구성 요소 및 상기 이차 리드들을 상기 다이에 부착하는 단계는 상기 곡선형 구성 요소 및 상기 이차 리드들을 적어도 두 개의 홀 요소(Hall element)들을 포함하는 다이에 부착하는 단계를 포함할 수 있다. 상기 곡선형 구성 요소를 상기 다이에 부착하는 단계는 상기 곡선형 구성 요소를 상기 적어도 두 개의 홀 요소들의 하나 주위를 적어도 부분적으로 둘러싸는 상기 곡선형 구성 요소로 상기 다이에 부착하는 단계를 포함할 수 있다.
다른 측면에 있어서, 집적 회로(IC) 패키지는 다이, 이차 리드들, 상기 다이에 부착되고 두 개의 일차 리드들을 갖는 곡선형 구성 요소, 그리고 상기 다이를 수용하는 하우징을 포함한다. 각 일차 리드는 상기 곡선형 구성 요소의 각각의 단부에 위치한다. 상기 이차 리드들의 적어도 일부는 상기 다이에 부착된다. 상기 이차 리드의 적어도 하나는 제1 리세스된(recessed) 부분을 포함한다. 상기 곡선형 구성 요소는 제2 리세스된 부분을 포함한다. 상기 제1 또는 상기 제2 리세스된 부분의 적어도 하나는 체결 메커니즘을 형성한다.
상기 측면은 다음 특징들의 하나 또는 그 이상을 포함할 수 있다. 상기 이차 리드들의 적어도 하나는 리드의 전체 두께의 40% 내지 60% 사이로 리세스된 부분을 포함할 수 있다. 상기 이차 리드들의 적어도 하나는 리드의 전체 두께의 약 50%로 리세스된 부분을 포함할 수 있다. 상기 곡선형 구성 요소는 리드의 전체 두께의 40% 내지 60% 사이로 리세스된 부분을 포함할 수 있다. 상기 곡선형 구성 요소는 리드의 전체 두께의 약 50%로 리세스된 부분을 포함할 수 있다. 상기 곡선형 구성 요소는 반원의 형상이 될 수 있다. 상기 다이는 적어도 두 개의 홀 요소들을 포함할 수 있다. 상기 곡선형 구성 요소는 상기 적어도 두 개의 홀 요소들의 하나의 주위를 적어도 부분적으로 둘러쌀 수 있다. 상기 곡선형 구성 요소의 적어도 하나의 표면은 상기 패키지의 하부 표면을 형성할 수 있다. 이차 리드들의 적어도 하나의 표면은 상기 패키지의 하부 표면을 형성할 수 있다. 상기 하우징은 적어도 4㎜×6㎜일 수 있으며, 상기 패키지는 약 100 암페어의 전류를 상기 다이에 제공하도록 구성될 수 있다. 각각의 일차 리드에 부착되는 패드들의 각각의 면적은 각각의 이차 리드에 부착되는 패드들의 각각의 면적보다 적어도 4배 클 수 있다.
또 다른 측면에 있어서, 전류 센서(current sensor)는 적어도 두 개의 자기장 센싱 요소들을 포함하는 다이, 그리고 상기 적어도 두 개의 자기장 센싱 요소들의 하나 주위를 적어도 부분적으로 둘러싸고, 상기 다이에 부착되는 곡선형 구성 요소를 포함한다. 상기 곡선형 구성 요소는 제1 단부 및 제2 단부를 가지며, 상기 제1 단부 또는 상기 제2 단부의 하나에서 전류를 수용된다. 상기 적어도 두 개의 자기장 센싱 요소들은 홀 효과 요소(Hall effect element) 또는 자기저항 요소(magnetoresistance element)의 적어도 하나를 포함할 수 있다.
전술한 본 발명의 특징들뿐만 아니라 본 발명 자체도 다음의 도면들의 상세한 설명으로부터 보다 상세하게 이해될 수 있을 것이며, 첨부된 도면들에 있어서,
도 1은 전자 회로를 위한 패키지를 제조하는 프로세스의 예의 흐름도이고,
도 2a는 식각 후의 리드 프레임의 상면도를 나타내며,
도 2b는 식각 후의 리드 프레임의 저면도를 나타내고,
도 2c는 식각후의 리드 프레임의 저면의 경사진 도면을 나타내며,
도 3a는 리드 프레임으로부터 분리된 리드들의 상면도를 나타내고,
도 3b는 리드 프레임으로부터 분리된 리드들의 저면의 경사진 도면을 나타내며,
도 3c는 리드 프레임으로부터 분리된 리드들의 저면의 경사진 도면을 나타내고,
도 4a는 다이를 갖는 PSOF(plastic small outline flat) 리드 패키지 내의 리드들의 구현의 예를 나타내는 도면이며,
도 4b는 도 4a의 PSOF 리드 패키지 내의 체결 메커니즘의 단면도이고,
도 5는 PSOF 리드 패키지 내에 사용될 수 있는 다이의 예의 전자 회로도이다.
예를 들면, PSOF(plastic small outline flat) 리드 패키지와 같은 패키지를 제조하는 기술이 여기에 설명된다. 상기 패키지의 제조는 리드들을 제조하는 단계를 포함한다. 상기 리드들은 리드 프레임으로부터 용이하게 분리 가능하게 하는 제2 식각 공정을 이용하여 제조된다. 상기 리드들은 또한 상기 리드들이 상기 패키지의 몰드 화합물에 고정되게 할 수 있는 체결 메커니즘(locking mechanism)에 기여하는 리세스된(recessed) 표면들을 포함하도록 상기 제2 식각 공정을 이용하여 제조된다.
도 1을 참조하면, 전자 회로를 위한 패키지에 사용되기 위한 리드들을 제조하는 프로세스의 예는 프로세스(100)이다. 프로세스(100)는 금속 기판(102)의 표면에 포토레지스트를 적용한다. 일 예에 있어서, 상기 금속 기판은 구리 기판이다.
프로세스(100)는 상기 금속 기판 (104)에 대해 사진 식각 공정을 수행한다. 일 예에 있어서, 포토레지스트가 상기 금속 기판의 양 표면들에 적용된다. 제1 마스크는 상기 금속 기판의 상부 표면상에 배치되고, 상기 포토레지스트의 노출된 부분들에 자외선(UV) 광이 조사된다. 제2 마스크는 상기 금속 기판의 하부 표면상에 배치되고, 상기 포토레지스트의 노출된 부분들에 상기 UV 광이 조사된다. 상기 제2 마스크는 상기 포토레지스트의 적은 부분들을 노출시키며, 여기에 기재되는 바와 같이, 이들 노출된 부분들은 상기 리드들의 리세스된(recessed) 부분들을 제조하는 데 기여한다.
양 표면들 상에서 상기 UV 광에 노출되는 상기 포토레지스트는 일반적으로 현상액에 의해 제거되며, 상기 표면에 대해 사용되는 상기 마스크에 대응되는 패턴으로 상기 금속 기판의 노출된 부분들이 남는다. 일부 예들에 있어서, 상기 포토레지스트는 상기 제1 또는 제2 마스크를 적용하기 이전에 베이크(bake)된다. 다른 예들에 있어서, 상기 포토레지스트는 상기 현상액이 적용된 후에 베이크된다. 포지티브 포토레지스트의 사용이 여기에 설명되지만, 해당 기술 분야의 숙련자는 네거티브 포토레지스트를 대신 사용하여 수행될 수도 있는 점을 인식할 수 있을 것이다.
프로세스(100)는 상기 금속 기판 (108)의 일측 표면에 대해 제1 식각을 수행한다. 예를 들면, 상기 금속 기판의 노출된 부분들은 식각되어 제거된다. 상기 제1 식각의 결과는 도 2a에 도시된 리드 프레임(202)이다. 상기 제1 식각은 건식 식각 또는 습식 식각을 이용하여 수행될 수 있다.
프로세스(100)는 상기 금속 기판(114)의 대향하는 표면에 대해 제2 식각을 수행한다. 예를 들면, 상기 금속 기판의 노출된 부분들이 식각된다. 상기 제2 식각은 상기 제1 식각에 의해 수행되는 깊이보다 적은 깊이까지 수행되며, 상기 리세스된 부분들을 형성하는 상기 금속의 일부들이 남는다. 일 예에 있어서, 상기 제2 식각은 상기 제1 식각에 의해 제거되는 깊이의 약 40% 내지 60%인 깊이까지 상기 금속을 제거한다. 특정한 일 예에 있어서, 상기 제2 식각은 상기 제1 식각에 의해 제거되는 깊이의 약 50%인 깊이까지 상기 금속을 제거한다. 상기 제2 식각은 건식 식각 또는 습식 식각 공정을 이용하여 수행될 수 있다.
상기 제2 식각의 결과는 저면으로부터의 또는 경사진 저면도인 도 2b 및 도 2c에 도시된 리드 프레임(202)이다. 상기 부분들(220, 230)은 상기 제2 식각 동안에 식각되는 영역들이다. 상기 제2 식각 후, 상기 부분들(220)은 리드들을 상기 리드 프레임(202)으로부터 용이하게 분리시키는 데 사용된다. 상기 부분들(230)은, 예를 들면, 도 4b에 나타낸 바와 같은 몰드 화합물로 고정시키는 체결 메커니즘(locking mechanism)의 일부로 사용된다.
해당 기술 분야의 숙련자라면 상기 제1 식각 및 상기 제2 식각이 동시에 수행될 수 있는 점을 이해할 것이다. 예를 들면, 상기 상부 및 하부 표면들 모두가 상기 상부 표면 및 상기 하부 표면들 동시에 식각하기 이전에 각각의 마스크로 패터닝될 수 있고, UV 광에 노출될 수 있다.
프로세스(100)는 상기 포토레지스트(116)를 제거한다. 예를 들면, 포지티브 포토레지스트는 아세톤(acetone)과 같은 유기 용매들을 사용하여 제거되고, 네거티브 포토레지스트는, 예를 들면, 뜨거운 황산 침지를 이용하여 제거된다. 다른 예들에 있어서, 포토레지스트 스트리퍼(stripper)가 이용된다.
프로세스(100)는 다이(die)를 리드 프레임(122)에 부착시킨다. 예를 들면, 다이는 솔더 범프(solder bump)들을 이용하여 곡선형 구성 요소(curved component)(306) 및 이차 리드들(304b-304d)(도 3a 내지 도 3c)에 부착된다. 일 예에 있어서, 상기 다이는 상기 리드 프레임에 인접하는 전기적 구성 요소들을 지지하는 상기 다이의 액티브 표면을 가지고 플립-칩(flip-chip) 배치로 배향된다.
프로세스(100)는 상기 다이 및 상기 리드 프레임(130)의 일부를 오버몰드(overmold)하고, 상기 리드 프레임(138)의 일부들을 제거한다. 예를 들면, 상기 몰드 화합물은 도 4b에 그 예가 도시된 체결 메커니즘을 형성하도록 상기 제2 식각에 의해 형성된 상기 리세스된 부분들을 결속한다. 일 예에 있어서, 상기 오버몰드 물질은 상기 패키지를 위한 하우징을 형성한다. 상기 오버몰드 물질은 집적 회로(IC) 패키지를 형성하기 위해 플라스틱 또는 다른 전기적으로 절연성인 보호 물질일 수 있다. 상기 비도전성 몰드 물질을 위한 적합한 물질들은 열경화성 및 열가소성 몰드 화합물들 및 다른 상업적으로 입수할 수 있는 IC 몰드 화합물들을 포함한다.
도 3a 내지 도 3c를 참조하면, 상기 프로세스(100)는 곡선형 구성 요소(306)의 일부인 일차 리드들(302a, 302b) 및 이차 리드들(304a-304f)을 포함하는 리드 프레임(202)을 제조하는 데 이용된다. 일 예에 있어서, 상기 곡선형 구성 요소(306)는 반원의 형상이다. 상기 일차 리드들(302a, 302b)은 약 100 암페어의 전류를 운송하도록 구성된다. 두 개의 이차 리드들(304a, 304f)의 외부는 상기 일차 리드들을 향하는 각도로 구부러진다. 각각의 상기 이차 리드들은 도 3a의 이차 리드(304f) 상의 코너(320)와 같은 코너들을 포함한다. 상기 코너(320)는 상기 코너(320) 내에 솔더가 용이하게 심어지기 때문에 다른 대상들(예를 들면, 인쇄 회로 기판)에 대한 상기 이차 리드의 보다 효과적인 납땜에 기여한다.
도 4a는 PSOF 리드 패키지 내에 사용되는 상기 일차 및 이차 리드들의 예이다. 예를 들면, 상기 PSOF 리드 패키지는 상기 몰드 화합물(402), 상기 다이(404), 일차 리드들(302a, 302b)을 갖는 상기 곡선형 구성 요소(306), 그리고 이차 리드들(304a-304f)을 포함한다. 상기 곡선형 구성 요소(306)는, 예를 들면, 솔더 범프들(412a, 412b)로 상기 다이(404)에 부착된다. 상기 이차 리드들(304b-304d)은, 예를 들면, 솔더 범프들(412c, 412d)로 상기 다이(404)에 부착된다. 상기 다이(404)는 홀 효과 센서(Hall effect sensor)(406a) 및 홀 효과 센서(406b)를 포함한다. 일 예에 있어서, 상기 곡선형 구성 요소(306)는 상기 홀 효과 센서(406a) 주위를 적어도 부분적으로 둘러싼다.
상기 일차 리드들(302a, 302b)에 부착되는 패드들의 각각의 면적은 대체로 각각의 상기 이차 리드들(304a-304f)에 부착되는 패드들의 각각의 면적보다 크다. 예를 들면, 패드들(470a, 470b)은 상기 일차 리드들(302a, 302b)에 각기 부착된다. 상기 패드들(480a-480f)은 상기 이차 리드들(480a-480f)에 부착된다. 일 예에 있어서, 패드들(470a, 470b)의 각각의 면적은 패드들(480a-480f)의 각각의 면적보다 적어도 4배 크다. 다른 예들에 있어서, 패드들(470a, 470b)의 각각의 면적은 패드들(480a-480f)의 각각의 면적보다 적어도 5배 내지 10배 크다.
도 4b는 체결 메커니즘의 예를 도시한다. 예를 들면, 곡선형 구성 요소(306)는 몰드 화합물(402)과 체결 메커니즘(450)을 형성하는 상기 리세스된 부분(230)을 포함한다. 도 4a에 곡선형 구성 요소(306)가 도시되지만, 상기 체결 메커니즘은 또한 도 4b에 도시한 경우와 유사한 방식으로 이차 리드들(304a-304f)을 위한 상기 리세스된 부분(230)에 의해 제공된다. 상기 곡선형 구성 요소(306)는 또한 상기 PSOF 리드 패키지의 하부(460)를 형성한다. 상기 일차 리드들(302a, 302b) 및 상기 이차 리드들(304a-304f)은 또한 상기 PSOF 리드 패키지의 하부(460)의 일부를 형성한다. 상기 노출된 리드들(302a, 302b, 304a-304f)은 용이한 납땜 공정에 기여한다.
도 5는 PSOF 리드 패키지 내에 사용될 수 있는 다이의 예를 개략적으로 나타낸다. 예를 들면, 도 5의 다이는 전류 센서(current sensor)(500)와 같은 자기장 센서이다. 상기 전류 센서(500)는 전술한 곡선형 구성 요소(306)의 형태를 취할 수 있는 바와 같은 회로 기판 장착 메커니즘(mounting mechanism)들(516a, 516b)을 가지는 라인으로 나타낸 도체(516)를 포함한다. 예시적인 자기장 센서(512)는 센서 다이(514)와 여기서는 515a, 515b 및 515c로 표기된 리드들(515)을 포함한다. 리드(515a)는 상기 홀 효과 전류 센서(512)에 대해 동력 연결을 제공하고, 리드(515b)는 전류 센서 출력 신호에 대한 연결을 제공하며, 리드(515c)는 상기 전류 센서에 대해 기준 또는 접지 연결을 제공한다.
상기 자기장 센서는 상기 도체(516) 내를 흐르는 전류에 의해 유도되는 자기장을 감지하고, 상기 자기장(564)에 비례하여 전압을 생성하는 홀 효과 요소와 같은 자기장 센싱 요소(514a)를 포함한다. 상기 자기장 센싱 요소(514a)는 상기 홀 효과 요소(514a)와 관련된 DC 전압 에러들을 위한 DC 오프셋(offset) 조절을 제공하는 동적 오프셋 저감 회로(dynamic offset cancellation circuit)(570)에 연결된다. 상기 도체(516)를 통한 전류가 제로일 때, 상기 동적 오프셋 저감 회로(570)의 출력이 제로로 조절된다.
상기 동적 오프셋 저감 회로(570)는 오프셋 조절된 홀 출력 신호를 증폭시키는 증폭기(amplifier)(572)를 포함한다. 상기 증폭기(572)는 저역 통과 필터, 고역 통과 필터, 대역 통과 필터 및/또는 노치 필터가 될 수 있는 필터(574)에 연결된다. 상기 필터는, 이에 한정되는 것은 아니지만, 원하는 반응 시간, 상기 자기장 센싱 요소(514a)와 관련된 노이즈(noise)의 주파수 스펙트럼, 상기 동적 오프셋 저감 회로(570), 그리고 상기 증폭기(572)를 포함하는 다양한 인자들에 따라 선택된다. 특정한 일 예에 있어서, 상기 필터(574)는 저역 통과 필터이다. 상기 필터(574)는 다른 전가 기기들(도시되지 않음)에 전송을 위해 향상된 동력 출력을 제공하는 출력 드라이버(576)에 연결된다.
트림 제어 회로(trim control circuit)(584)는 동작 동안에 이를 통해 동력이 제공되는 리드(515a)에 연결된다. 리드(515a)는 또한 통상적으로 제조 동안에 다양한 전류 센서 변수들이 트림되게 한다. 이를 위하여, 상기 트림 제어 회로(584)는 상기 리드(515a)에 인가되는 적절한 신호에 의해 가능해지는 하나 또는 그 이상의 카운터(counter)들을 포함한다.
상기 트림 제어 회로(584)는 대기 출력 전압(Qvo) 회로(582)에 연결된다. 상기 대기 출력 전압은 도체(516)를 통한 전류가 제로일 때에 출력 리드(515b)에서의 전압이다. 명목상으로, 유니폴라(unipolar) 공급 전압에 대하여, Qvo는 Vcc/2와 동일하다. Qvo는 적합한 트림 신호를 상기 리드(515a)를 통해 결국 상기 Qvo 회로(582) 내의 디지털-아날로그 컨버터(DAC)를 컨트롤하는 상기 트림 제어 회로(584) 내의 제1 트림 제어 회로 카운터에 인가함에 의해 트림될 수 있다.
상기 트림 제어 회로(584)는 감도 조정 회로(578)에 더 연결된다. 상기 감도 조정 회로(578)는 상기 전류 센서(512)의 감도를 조절하기 위해 상기 증폭기(572)의 이득의 조정을 가능하게 한다. 상기 감도는 적합한 트림 신호를 상기 리드(515a)를 통해 결국 상기 감도 조정 회로(578) 내의 DAC를 컨트롤하는 상기 트림 제어 회로(584) 내의 제2 트림 제어 회로 카운터에 인가함에 의해 트림될 수 있다.
상기 트림 제어 회로(584)는 감도 온도 보상 회로(580)에 더 연결된다. 상기 감도 온도 보상 회로(580)는 온도로 인한 이득 변화들을 보상하기 위해 상기 증폭기(572)의 이득의 조정을 가능하게 한다. 상기 감도 온도 보상은 적합한 트림 신호를 상기 리드(515a)를 통해 결국 상기 감도 온도 보상 회로(580) 내의 DAC를 컨트롤하는 상기 트림 제어 회로(584) 내의 제3 트림 제어 회로 카운터에 인가함에 의해 트림될 수 있다.
해당 기술 분야의 숙련자라면 도 5에 도시한 회로부가 자기장 센서와 관련되고 상기 자기장 센서 내에 통합될 수 있는 예시적인 회로부만을 도시하는 점이 인식될 것이다. 다른 실시예에 있어서, 추가적인 회로부가 상기 자기장 센서를
상기 도체(516)를 통한 전류에 의해 유도되는 자기장이 소정의 문턱값 레벨보다 크거나 작은 지에 따라 높거나 낮은 출력을 제공하는 "디지털 퓨즈(digital fuse)"로 전환시키기 위해 제공될 수 있다. 이러한 선택적인 실시예를 위한 상기 추가적인 회로부는 비교기(comparator) 및/또는 래치(latch) 및/또는 릴레이(relay)를 포함할 수 있다.
일 예에 있어서, 원하는 경우에 절연 전압(isolation voltage)을 증가시키기 위해 테이프가 상기 전류 센서에 적용될 수 있다. 예를 들면, 일부 이전의 전류 센서들은 언더필(underfill) 물질의 층을 채용하거나, 다이와 전류 도체 사이에 절연 테이프를 가진다. 이와 같은 장치들의 예들은 미국 특허 제6,356,068호 및 미국 특허 제7,075,287호(후자는 본 출원의 양수인인 알레그로 마이크로시스템즈사(Allegro Microsystems, Inc.)에게 양도됨)에 기재되어 있다.
다른 예들에 있어서, PSOF 리드 패키지 내에 사용될 수 있는 다이는 자기장 센싱 요소 또는 자기장 센서의 적어도 하나를 포함할 수 있다.
여기에 사용되는 바에 있어서, "자기장 센싱 요소(magnetic field sensing element)"라는 용어는 자기장을 감지할 수 있는 다양한 전자 요소들을 기술하는 데 사용된다. 상기 자기장 센싱 요소는, 이에 한정되는 것은 아니지만, 홀 효과 요소, 자기저항(magnetoresistance) 요소 또는 자기트랜지스터(magnetotransistor)가 될 수 있다. 알려진 바와 같이, 다른 유형들의 홀 효과 요소들, 예를 들면, 평면형 홀(planar Hall) 요소, 수직형 홀(vertical Hall) 요소 및 원형 수직 홀(circular vertical Hall: CVH) 요소가 존재한다. 또한, 알려진 바와 같이, 다른 형태들의 자기저항 요소들, 예를 들면, 안티몬화인듐(InSb)과 같은 반도체 자기저항 요소, 거대 자기저항(GMR) 요소, 이방성 자기저항(AMR) 요소, 터널링 자기저항(TMR) 요소, 그리고 자기 터널 접합(MTJ)이 존재한다. 상기 자기장 센싱 요소는 단일의 요소가 될 수 있거나, 선택적으로는 다양한 구성들, 예를 들면, 하프 브리지 또는 풀(휘스톤(Wheatstone)) 브리지로 배열되는 둘 또는 그 이상의 자기장 센싱 요소들을 포함할 수 있다. 장치 유형과 다른 응용 요구 사항들에 따라, 상기 자기장 센싱 요소는 실리콘(Si)이나 게르마늄(Ge)과 같은 IV족 반도체 물질, 또는 갈륨-비소(GaAs) 혹은, 예를 들면 안티몬화인듐(InSb)과 같은 인듐 화합물과 같은 III-V족 반도체 물질로 이루어진 장치가 될 수 있다.
여기에 사용되는 바에 있어서, "자기장 센서(magnetic field sensor)"라는 용어는 일반적으로 다른 회로들과 결합하여 자기장 센싱 요소를 이용하는 회로를 기술하는 데 사용된다. 자기장 센서들은, 이에 한정되는 것은 아니지만, 자기장의 방향의 각도를 감지하는 각도 센서, 전류를 운반하는 도체에 의해 운반되는 전류에 의해 발생되는 자기장을 감지하는 전류 센서, 강자성 물체의 근접을 감지하는 자기 스위치, 상기 자기장 센서가 백-바이어스(back-biased)되거나 다른 자석과 결합되어 사용되는 경우에 통과하는 강자성 물품들, 예를 들면 링 자석 또는 강자성 타겟(예를 들면, 기어 톱니)의 자기 도메인들을 감지하는 회전 검출기, 그리고 자기장의 자기장 밀도를 감지하는 자기장 센서를 포함하는 다양한 응용들에 사용된다.
여기에 기재되는 프로세스들이 기재된 특정 예들에 한정되는 것은 아니다. 예를 들면, 상기 프로세스(100)는 도 1의 특정한 처리 순서에 한정되는 것은 아니다. 오히려, 도 1의 처리 블록들의 임의의 것은 다시 앞서 설시한 결과들을 구현하기 위해 배열되거나, 결합되거나, 제거될 수 있고, 필요한 경우에 병렬로 또는 직렬로 수행될 수 있다.
여기에 기재되는 다른 실시예들의 요소들은 앞서 특별히 설시되지 않은 다른 실시예들을 구현하도록 결합될 수 있다. 여기에 구체적으로 기재되지 않은 다른 실시예들은 또한 다음의 특허청구범위의 범주 내에 속한다.

Claims (24)

  1. 금속 기판을 처리하는 단계를 포함하고;
    집적 회로 패키지를 위한 이차 리드들 및 두 개의 일차 리드들을 갖는 곡선형 구성 요소(curved component)를 형성하도록 상기 금속 기판의 제1 표면에 대해 제1 식각을 수행하는 단계를 포함하며, 각 일차 리드는 상기 곡선형 구성 요소의 각각의 단부에 위치하고;
    체결 메커니즘(locking mechanism)을 제공하도록 상기 이차 리드들 상의 위치들 및 상기 곡선형 구성 요소 상의 위치들에서 상기 제1 표면에 대향하는 상기 기판의 제1 표면에 대해 제2 식각을 수행하는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제 1 항에 있어서, 상기 제1 제1 식각 및 상기 제2 식각은 동시에 수행되는 것을 특징으로 하는 방법.
  3. 제 1 항에 있어서, 상기 금속 기판을 처리하는 단계는 상기 금속 기판에 대해 사진 식각을 수행하는 단계를 포함하는 것을 특징으로 하는 방법.
  4. 제 1 항에 있어서, 상기 제2 식각을 수행하는 단계는 상기 제1 식각의 깊이의 40% 내지 60%의 깊이까지 상기 제2 식각을 수행하는 단계를 포함하는 것을 특징으로 하는 방법.
  5. 제 4 항에 있어서, 상기 제2 식각을 수행하는 단계는 상기 제1 식각의 깊이의 약 50%의 깊이까지 상기 제2 식각을 수행하는 단계를 포함하는 것을 특징으로 하는 방법.
  6. 제 1 항에 있어서, 상기 제2 식각의 위치의 하나에 리드를 트리밍(trimming)하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  7. 제 1 항에 있어서, 상기 곡선형 구성 요소를 형성하는 단계는 반원형 구성 요소를 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  8. 제 1 항에 있어서, 상기 곡선형 구성 요소 및 상기 이차 리드들을 다이에 부착하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  9. 제 8 항에 있어서, 상기 곡선형 구성 요소 및 상기 이차 리드들을 상기 다이에 부착하는 단계는 상기 곡선형 구성 요소 및 상기 이차 리드들을 적어도 두 개의 홀 요소(Hall element)들을 포함하는 다이에 부착하는 단계를 포함하는 것을 특징으로 하는 방법.
  10. 제 9 항에 있어서, 상기 곡선형 구성 요소를 상기 다이에 부착하는 단계는 상기 곡선형 구성 요소를 상기 적어도 두 개의 홀 요소들의 하나 주위를 적어도 부분적으로 둘러싸는 상기 곡선형 구성 요소로 상기 다이에 부착하는 단계를 포함하는 것을 특징으로 하는 방법.
  11. 다이를 포함하고;
    이차 리드들을 포함하며, 상기 이차 리드들의 적어도 일부는 상기 다이에 부착되고, 상기 이차 리드들의 적어도 하나는 제1 리세스된(recessed) 부분을 구비하며;
    상기 다이에 부착되고 두 개의 일차 리드들을 갖는 곡선형 구성 요소를 포함하고, 각 일차 리드는 상기 곡선형 구성 요소의 각각의 단부에 위치하며, 상기 곡선형 구성 요소 제2 리세스된 부분을 구비하고;
    상기 다이를 수용하는 하우징을 포함하며,
    상기 제1 리세스된 부분 또는 상기 제2 리세스된 부분의 적어도 하나는 체결 메커니즘을 형성하는 것을 특징으로 하는 집적 회로(IC) 패키지.
  12. 제 11 항에 있어서, 상기 이차 리드들의 적어도 하나는 리드의 전체 두께의 40% 내지 60% 사이로 리세스된 부분을 포함하는 것을 특징으로 하는 집적 회로(IC) 패키지.
  13. 제 12 항에 있어서, 상기 이차 리드들의 적어도 하나는 리드의 전체 두께의 약 50%로 리세스된 부분을 포함하는 것을 특징으로 하는 집적 회로(IC) 패키지.
  14. 제 11 항에 있어서, 상기 곡선형 구성 요소는 리드의 전체 두께의 40% 내지 60% 사이로 리세스된 부분을 포함하는 것을 특징으로 하는 집적 회로(IC) 패키지.
  15. 제 14 항에 있어서, 상기 곡선형 구성 요소는 리드의 전체 두께의 약 50%로 리세스된 부분을 포함하는 것을 특징으로 하는 집적 회로(IC) 패키지.
  16. 제 11 항에 있어서, 상기 곡선형 구성 요소는 반원의 형상인 것을 특징으로 하는 집적 회로(IC) 패키지.
  17. 제 11 항에 있어서, 상기 다이는 적어도 두 개의 홀 요소들을 포함하는 것을 특징으로 하는 집적 회로(IC) 패키지.
  18. 제 17 항에 있어서, 상기 곡선형 구성 요소는 상기 적어도 두 개의 홀 요소들의 하나의 주위를 적어도 부분적으로 둘러싸는 것을 특징으로 하는 집적 회로(IC) 패키지.
  19. 제 11 항에 있어서, 상기 곡선형 구성 요소의 적어도 하나의 표면은 상기 패키지의 하부 표면을 형성하는 것을 특징으로 하는 집적 회로(IC) 패키지.
  20. 제 11 항에 있어서, 이차 리드의 적어도 하나의 표면은 상기 패키지의 하부 표면을 형성하는 것을 특징으로 하는 집적 회로(IC) 패키지.
  21. 제 11 항에 있어서, 상기 하우징은 적어도 4㎜×6㎜이고, 상기 패키지는 약 100 암페어의 전류를 상기 다이에 제공하도록 구성되는 것을 특징으로 하는 집적 회로(IC) 패키지.
  22. 제 11 항에 있어서, 각각의 일차 리드에 부착되는 패드들의 각각의 면적은 각각의 이차 리드에 부착되는 패드들의 각각의 면적보다 적어도 4배 큰 것을 특징으로 하는 집적 회로(IC) 패키지.
  23. 적어도 두 개의 자기장 센싱 요소들을 포함하는 다이; 및
    상기 적어도 두 개의 자기장 센싱 요소들의 하나 주위를 적어도 부분적으로 둘러싸고, 상기 다이에 부착되는 곡선형 구성 요소를 포함하고, 상기 곡선형 구성 요소는 제1 단부 및 제2 단부를 가지며, 상기 제1 단부 또는 상기 제2 단부의 하나에서 전류를 수용하도록 구성되는 것을 특징으로 하는 전류 센서.
  24. 제 23 항에 있어서, 상기 적어도 두 개의 자기장 센싱 요소들은 홀 효과 요소(Hall effect element) 또는 자기저항 요소(magnetoresistance element)의 적어도 하나를 포함하는 것을 특징으로 하는 전류 센서.
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