JP6689356B2 - 電子回路のためのパッケージング - Google Patents

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Description

本発明は、電子回路のためのパッケージングに関する。
集積回路（ＩＣ）パッケージングのための技法が当該技術分野で周知である。一般に、半導体ダイがウェハから切り出され、処理され、リードフレームに取り付けられる。当該技術分野で既知のように、ＩＣは、通常、パッケージを形成するプラスチックまたは他の材料でオーバーモールドされる。ＩＣパッケージの組立後に、パッケージは回路基板上に配置されてよい。
本発明は、電子回路のためのパッケージングを提供する。
一態様では、方法は、金属基板を処理することと、金属基板の第１の面上で第１のエッチングを行い、集積回路パッケージのために、２次リードと、２つの１次リードを有する曲り部品とを形成することと、第１の面とは反対側の基板の第２の面上で、２次リード上の位置と曲り部品上の位置とに第２のエッチングを行い、ロック機構を設けることと、を含む。各１次リードは曲り部品のそれぞれの端部に位置される。
上記の態様は以下の特徴のうちの１つまたは複数を含んでよい。第１のエッチングと第２のエッチングは同時に行われてよい。金属基板を処理することは、金属基板上でフォトリソグラフィを行うことを含んでよい。第２のエッチングを行うことは、第２のエッチングを第１のエッチングの深さの４０％と６０％の間の深さまで行うことを含んでよい。第２のエッチングを行うことは、第２のエッチングを第１のエッチングの深さの約５０％の深さまで行うことを含んでよい。方法は、第２のエッチングの位置のうちの１つでリードをトリミングすることをさらに含んでよい。曲り部品を形成することは、半円形の部品を形成することを含んでよい。方法は、曲り部品と２次リードをダイに取り付けることをさらに含んでよい。曲り部品と２次リードをダイに取り付けることは、曲り部品と２次リードを、少なくとも２つのホール素子を備えるダイに取り付けることを含んでよい。曲り部品をダイに取り付けることは、曲り部品が少なくとも２つのホール素子のうちの１つの少なくとも部分的周囲に巻かれる状態で、曲り部品をダイに取り付けることを含んでよい。
別の態様では、集積回路（ＩＣ）パッケージは、ダイと、２次リードと、ダイに取り付けられ、２つの１次リードを有する曲り部品と、ダイを収容するハウジングとを含む。各１次リードは曲り部品のそれぞれの端部に位置される。２次リードのうちの少なくともいくつかはダイに取り付けられる。２次リードのうちの少なくとも１つは第１の凹部を含む。曲り部品は第２の凹部を含む。第１の凹部または第２の凹部のうちの少なくとも１つはロック機構を形成する。
上記の態様は以下の特徴のうちの１つまたは複数を含んでよい。２次リードのうちの少なくとも１つはリードの全体厚さの４０％と６０％の間で凹んだ部分を含んでよい。２次リードのうちの少なくとも１つはリードの全体厚さの約５０％で凹んだ部分を含んでよい。曲り部品はリードの全体厚さの４０％と６０％の間で凹んだ部分を含んでよい。曲り部品はリードの全体厚さの約５０％で凹んだ部分を含んでよい。曲り部品は半円の形状であってよい。ダイは少なくとも２つのホール素子を含んでよい。曲り部品は少なくとも２つ
のホール素子のうちの１つの少なくとも部分的周囲に巻き付いてよい。曲り部品の少なくとも１つの面はパッケージの底面を形成してよい。２次リードの少なくとも１つの面はパッケージの底面を形成してよい。ハウジングは少なくとも４×６ｍｍであってよく、パッケージは約１００アンペアの電流をダイに提供するように構成される。それぞれの１次リードに取り付けられるパッドの各領域は、それぞれの２次リードに取り付けられるパッドの各領域よりも少なくとも４倍大きくてよい。
さらなる態様では、電流センサは、少なくとも２つの磁界検知素子を含むダイと、少なくとも２つの磁界検知素子のうちの１つの周囲に少なくとも部分的に巻かれ、ダイに取り付けられる曲り部品とを含む。曲り部品は第１の端部と第２の端部を有し、第１の端部または第２の端部のうちの１つで電流を受けるように構成される。少なくとも２つの磁界検知素子はホール効果素子または磁気抵抗素子のうちの少なくとも１つを含んでよい。
本発明自体はもちろん本発明の前述の特徴は、以下の図面の詳細な説明からより完全に理解されよう。
電子回路のためのパッケージを製作する工程の例のフローチャートである。 エッチング後のリードフレームの上面視の図である。 エッチング後のリードフレームの底面視の図である。 エッチング後のリードフレームの底の斜視の図である。 リードフレームから引き離されたリードの上面視の図である。 リードフレームから引き離されたリードの底の斜視の図である。 リードフレームから引き離されたリードの底の斜視の図である。 図４Ａは、ダイ付きプラスチック・スモール・アウトライン・フラット（ＰＳＯＦ）リードパッケージでのリードの実装の例の図である。図４Ｂは、図４ＡでのＰＳＯＦリードパッケージでのロック機構の横断面図である。 ＰＳＯＦリードパッケージで使用されてよいダイの例の電子回路図である。
本明細書で説明されるのは、たとえばプラスチック・スモール・アウトライン・フラット（ＰＳＯＦ）リードパッケージなどのパッケージを製作する技法である。パッケージの製作は、リードを製作することを含む。リードは、リードフレームからの容易な引き離しを可能にする第２のエッチング工程を用いて製作される。リードはまた、第２のエッチング工程を用いて、リードがパッケージのモールド化合物で固定され得るようにするロック機構に寄与する凹面を含むように、製作される。
図１を参照すると、電子回路のためのパッケージで使用するためのリードを製作する工程の例が工程１００である。工程１００は金属基板の面にフォトレジストを塗布する（１０２）。一例では、金属基板は銅基板である。
工程１００は金属基板上でフォトリソグラフィを行う（１０４）。一例では、フォトレジストは金属基板の両面に塗布される。第１のマスクが金属基板の上面にわたり配置され、フォトレジストの露出部分が紫外線（ＵＶ）光で照射される。第２のマスクが金属基板の底面上に配置され、フォトレジストの露出部分がＵＶ光で照射される。第２のマスクはフォトレジストのより少ない部分を露出させ、本明細書で説明されるように、これらの露出部分はリードの凹部を製作することに寄与する。
両面でＵＶ光に露光されたフォトレジストは一般に現像液により除去され、金属基板の露出部分をその面のために使用したマスクに対応するパターンで残す。いくつかの例では
、フォトレジストは第１または第２のマスクを適用する前に焼成される。他の例では、フォトレジストは現像液が適用された後に焼成される。ポジ型フォトレジストの使用が本明細書で説明されるが、当業者は、フォトリソグラフィ工程は代わりにネガ型フォトレジストを用いて行われてもよいことを認識するであろう。
工程１００は金属基板の一方の面上で第１のエッチングを行う（１０８）。たとえば、金属基板の露出部分はエッチング除去される。第１のエッチングの結果は図２Ａに描かれるリードフレーム２０２である。第１のエッチングはドライエッチングまたはウェットエッチング工程を用いて行われてよい。
工程１００は金属基板の反対側の面上で第２のエッチングを行う（１１４）。たとえば、金属基板の露出部分はエッチングされる。第２のエッチングは第１のエッチングにより行われる深さよりも小さい深さまで行われ、金属の一部分を残して凹部を形成する。一例では、第２のエッチングは第１のエッチングにより除去される深さの約４０％〜６０％である深さまで金属を除去する。一特定例では、第２のエッチングは第１のエッチングにより除去される深さの約５０％である深さまで金属を除去する。第２のエッチングはドライエッチングまたはウェットエッチング工程を用いて行われてよい。
第２のエッチングの結果は図２Ｂおよび２Ｃに底面または斜底面視から描かれるリードフレーム２０２である。部分２２０および２３０は第２のエッチングの間にエッチングされる領域である。第２のエッチング後に、部分２２０はリードをリードフレーム２０２から容易に引き離すために使用される。部分２３０は、たとえば図４Ｂに説明されるように、リードをモールド化合物とロックするロック機構の一部として使用される。
第１のエッチングと第２のエッチングは同時に行われてよいことが当業者により理解される。たとえば、両上面と底面を同時にエッチングする前に、両上面と底面はそれぞれのマスクでパターニングされＵＶ光に露光されてよい。
工程１００はフォトレジストを除去する（１１６）。たとえば、ポジ型フォトレジストはアセトンなどの有機溶剤を用いて除去され、ネガ型フォトレジストはたとえば熱硫酸浸漬を用いて除去される。他の例では、フォトレジストストリッパーが使用される。
工程１００はダイをリードフレームに取り付ける（１２２）。たとえば、ダイは曲げ部品３０６と２次リード３０４ｂ〜３０４ｄ（図３Ａ〜３Ｃ）にはんだバンプを用いて取り付けられる。一例では、ダイは、電気部品を支持するダイの有効面（ａｃｔｉｖｅ ｓｕｒｆａｃｅ）がリードフレームに隣接するフリップチップ構成で配向される。
工程１００はダイとリードフレームの一部分をオーバーモールドし（１３０）、リードフレームの部分を除去する（１３８）。たとえば、モールド化合物は第２のエッチングにより形成された凹部に係合してロック機構を形成し、その例が図４Ｂに示される。一例では、オーバーモールド材料はパッケージのためのハウジングを形成する。オーバーモールド材料は集積回路（ＩＣ）パッケージを形成するプラスチックまたは他の電気絶縁かつ保護材料であってよい。非導電性モールド材料に適した材料としては、熱硬化性および熱可塑性モールド化合物ならびに他の市販のＩＣモールド化合物が挙げられる。
図３Ａ〜３Ｃを参照すると、工程１００を使用して、曲げ部品３０６の一部である１次リード３０２ａ、３０２ｂ、および２次リード３０４ａ〜３０４ｆを含むリードフレーム２０２が製作される。一例では、曲げ部品３０６は半円の形状である。１次リード３０２ａ、３０２ｂは約１００アンペアの電流を通電するように構成される。外側の２つの２次リード３０４ａ、３０４ｆは１次リードに向かって斜めに曲がる。２次リードの各々は、
図３Ａでの２次リード３０４ｆ上の角３２０のような角を含む。はんだは角３２０に行きわたり易いので、角３２０は他の物体（たとえば、プリント回路基板）への２次リードのより効果的なはんだ付けに寄与する。
図４Ａは、ＰＳＯＦリードパッケージで使用される１次および２次リードの例である。たとえば、ＰＳＯＦリードパッケージは、モールド化合物４０２と、ダイ４０４と、１次リード３０２ａ、３０２ｂを持つ曲げ部品３０６と、２次リード３０４ａ〜３０４ｆとを含む。曲げ部品３０６はダイ４０４に、たとえばはんだバンプ４１２ａ、４１２ｂで取り付けられる。２次リード３０４ｂ〜３０４ｄはダイ４０４に、たとえばはんだバンプ４１２ｃ、４１２ｄで取り付けられる。ダイ４０４はホール効果センサ４０６ａとホール効果センサ４０６ｂを含む。一例では、曲げ部品３０６はホール効果センサ４０６ａの周囲に少なくとも部分的に巻き付く。
１次リード３０２ａ、３０２ｂに取り付けられるパッドの各領域は一般に、２次リード３０４ａ〜３０４ｆの各々に取り付けられるパッドの各領域よりも大きい。たとえば、パッド４７０ａ、４７０ｂが１次リード３０２ａ、３０２ｂにそれぞれ取り付けられる。パッド４８０ａ〜４８０ｆが２次リード４８０ａ〜４８０ｆに取り付けられる。一例では、パッド４７０ａ、４７０ｂの各領域はパッド４８０ａ〜４８０ｆの各領域よりも少なくとも４倍大きい。他の例では、パッド４７０ａ、４７０ｂの各領域はパッド４８０ａ〜４８０ｆの各領域よりも少なくとも５〜１０倍大きい。
図４Ｂは、ロック機構の例を描く。たとえば、曲げ部品３０６は、モールド化合物４０２と共にロック機構４５０を形成する凹部２３０を含む。図４Ａは曲げ部品３０６を描くが、ロック機構は、図４Ｂに描かれるものと同様にして凹部２３０により２次リード３０４ａ〜３０４ｆにも提供される。曲げ部品３０６はまたＰＳＯＦリードパッケージの底面部分４６０の一部を形成する。１次リード３０２ａ、３０２ｂと２次リード３０４ａ〜３０４ｆもＰＳＯＦリードパッケージの底面部分４６０の一部を形成する。露出されるリード３０２ａ、３０２ｂ、３０４ａ〜３０４ｆは容易なはんだ付け工程に寄与する。
図５は、ＰＳＯＦリードパッケージで使用されてよいダイの例の略図を描く。たとえば、図５でのダイは電流センサ５００などの磁界センサである。電流センサ５００は、上述の曲げ部品３０６の形態を取ってよいような、回路基板搭載機構５１６ａ、５１６ｂを有する線により表される導体５１６を含む。例証の磁界センサ５１２は、センサダイ５１４と、ここでは５１５ａ、５１５ｂ、および５１５ｃと付されるリード５１５とを含む。リード５１５ａはホール効果電流センサ５１２への電力接続を提供し、リード５１５ｂは電流センサ出力信号への接続を提供し、リード５１５ｃは電流センサへの基準または接地接続を提供する。
磁界センサは、導体５１６を流れる電流により誘起される磁界を検知し、磁界５６４に比例する電圧を生成するホール効果素子などの磁界検知素子５１４ａを含む。磁界検知素子５１４ａは動的オフセットキャンセル回路５７０に結合され、これがホール効果素子５１４ａに関連付けられるＤＣ電圧誤差のＤＣオフセット調整を提供する。導体５１６を通る電流がゼロであるとき、動的オフセットキャンセル回路５７０の出力がゼロに調整される。
動的オフセットキャンセル回路５７０は、オフセット調整されたホール出力信号を増幅する増幅器５７２に結合される。増幅器５７２は、ローパスフィルタ、ハイパスフィルタ、バンドパスフィルタ、および／またはノッチフィルタであり得るフィルタ５７４に結合される。フィルタは、所望の応答時間や、磁界検知素子５１４ａ、動的オフセットキャンセル回路５７０、および増幅器５７２に関連付けられるノイズの周波数スペクトルを含む
がこれらに限定されない、種々の要因に応じて選択される。一特定実施形態において、フィルタ５７４はローパスフィルタである。フィルタ５７４は、他の電子機器（図示せず）に送信するための強化された電力出力を提供する出力ドライバ５７６に結合される。
トリム制御回路５８４が、動作中に電力が提供されるリード５１５ａに結合される。リード５１５ａはまた、様々な電流センサパラメータが典型的に製造時にトリミングされることを可能にする。このため、トリム制御回路５８４は、リード５１５ａに付与される適切な信号によりイネーブルされる１つまたは複数のカウンタを含む。
トリム制御回路５８４は無信号時出力電圧（Ｑｖｏ：ｑｕｉｅｓｃｅｎｔ ｏｕｔｐｕｔ ｖｏｌｔａｇｅ）回路５８２に結合される。無信号時出力電圧は、導体５１６を通る電流がゼロであるときの出力リード５１５ｂでの電圧である。名目上、単極電源電圧に関して、ＱｖｏはＶｃｃ／２に等しい。Ｑｖｏは、適切なトリム信号をリード５１５ａを介してトリム制御回路５８４内の第１のトリム制御回路カウンタに付与し、次いでそこからＱｖｏ回路５８２内のデジタル−アナログ変換器（ＤＡＣ）を制御することによりトリミングされ得る。
トリム制御回路５８４はさらに感度調整回路５７８に結合される。感度調整回路５７８は、電流センサ５１２の感度を調整するために増幅器５７２の利得の調整を可能にする。感度は、適切なトリム信号をリード５１５ａを介してトリム制御回路５８４内の第２のトリム制御回路カウンタに付与し、次いでそこから感度調整回路５７８内のＤＡＣを制御することによりトリミングされ得る。
トリム制御回路５８４はさらに感度温度補償回路５８０に結合される。感度温度補償回路５８０は、温度による利得変動を補償するために増幅器５７２の利得の調整を可能にする。感度温度補償は、適切なトリム信号をリード５１５ａを介してトリム制御回路５８４内の第３のトリム制御回路カウンタに付与し、次いでそこから感度温度補償回路５８０内のＤＡＣを制御することによりトリミングされ得る。
図５に示される回路は磁界センサに関連付けられかつ統合されてよい例示的な回路を例証するのみであることが当業者により理解されるであろう。別の実施形態において、導体５１６を通る電流により誘起される磁界が所定のしきい値レベルよりも大きいか小さいかに応じてハイまたはローの出力信号を提供する「デジタルヒューズ」に磁界センサを変換するために追加の回路が設けられてよい。この代替実施形態のための追加の回路は、コンパレータおよび／もしくはラッチ、ならびに／またはリレーを含み得る。
一例では、必要に応じて分離電圧を高めるためにテープが電流センサに適用されてよい。たとえば、いくつかの先行の電流センサはアンダーフィル材料の層を利用するか、またはダイと電流導体との間に絶縁テープを有する。そのような装置の例が米国特許第６，３５６，０６８号と米国特許第７，０７５，２８７号に記載される（後者は本出願の譲受人であるＡｌｌｅｇｒｏ Ｍｉｃｒｏｓｙｓｔｅｍｓ，Ｉｎｃに譲渡された）。
他の例では、ＰＳＯＦリードパッケージで使用されてよいダイは磁界検知素子または磁界センサのうちの少なくとも１つを含んでよい。
本明細書で使用されるように、用語「磁界検知素子」は磁界を検知できる種々の電子素子を説明するために使用される。磁界検知素子はホール効果素子、磁気抵抗素子、または磁気トランジスタであり得るがこれらに限定されない。既知のように、たとえば平面ホール素子や、垂直ホール素子、円形垂直ホール（ＣＶＨ）素子など、異なる種類のホール効果素子が存在する。また既知のように、たとえばインジウムアンチモン化物（ＩｎＳｂ）
などの半導体磁気抵抗素子や、巨大磁気抵抗（ＧＭＲ）素子、異方性磁気抵抗素子（ＡＭＲ）、トンネル磁気抵抗（ＴＭＲ）素子、磁気トンネル接合（ＭＴＪ）など、異なる種類の磁気抵抗素子が存在する。磁界検知素子は単一の素子であってよく、または代わりに、たとえばハーフブリッジまたはフル（ホイートストン）ブリッジなど様々な構成に配置される２つ以上の磁界検知素子を含んでよい。デバイス種類や他の適用要件に応じて、磁界検知素子は、シリコン（Ｓｉ）もしくはゲルマニウム（Ｇｅ）などのＩＶ型半導体材料、またはガリウム砒化物（ＧａＡｓ）もしくはたとえばインジウムアンチモン化物（ＩｎＳｂ）などのインジウム化合物のようなＩＩＩ−Ｖ型半導体材料から成るデバイスであってよい。
本明細書で使用されるように、用語「磁界センサ」は、一般に他の回路と組み合わせて磁界検知素子を使用する回路を説明するために使用される。磁界センサは、磁界の方向の角度を検知する角度センサや、通電導体により流される電流により発生される磁界を検知する電流センサ、強磁性物体の近接を検知する磁気スイッチ、たとえばリング磁石の磁区や、磁界センサがバックバイアスまたは他の磁石と組み合わせて使用される強磁性対象（例えば歯車歯）など、通過する強磁性物品を検知する回転検出器、磁界の磁界密度を検知する磁場センサを含むがこれらに限定されない、種々の用途に使用される。
本明細書で説明された工程は説明された特定の例に限定されない。たとえば、工程１００は図１の特定の処理順序に限定されない。むしろ、図１の処理ブロックのうちのいずれかが、上述の結果を達成するために必要に応じて、順序替え、組み合わせまたは除去され、平行または直列に行われてよい。
本明細書で説明された異なる実施形態の要素を組み合わせて、具体的に上述していない他の実施形態を形成してよい。本明細書で具体的に説明していない他の実施形態も以下の特許請求の範囲内である。
［発明１］
金属基板を処理するステップと、
前記金属基板の第１の面上で第１のエッチングを行って、集積回路パッケージのために、２次リードと、２つの１次リードを有する曲り部品とを形成するステップであって、各１次リードが前記曲り部品のそれぞれの端部に位置される、ステップと、
前記第１の面とは反対側の前記基板の第２の面上で、前記２次リード上の位置と前記曲り部品上の位置とにおいて第２のエッチングを行って、ロック機構を設けるステップと
を含む、方法。
［発明２］
前記第１のエッチングと前記第２のエッチングが同時に行われる、発明１に記載の方法。
［発明３］
前記金属基板を処理するステップが、前記金属基板上でフォトリソグラフィを行うステップを含む、発明１に記載の方法。
［発明４］
前記第２のエッチングを行うステップが、前記第２のエッチングを前記第１のエッチングの深さの４０％と６０％の間の深さまで行うステップを含む、発明１に記載の方法。
［発明５］
前記第２のエッチングを行うステップが、前記第２のエッチングを前記第１のエッチングの前記深さの約５０％の深さまで行うステップを含む、発明４に記載の方法。
［発明６］
前記第２のエッチングの前記位置のうちの１つでリードをトリミングするステップをさらに含む、発明１に記載の方法。
［発明７］
前記曲り部品を形成するステップが、半円形の部品を形成するステップを含む、発明１に記載の方法。
［発明８］
前記曲り部品と前記２次リードをダイに取り付けるステップをさらに含む、発明１に記載の方法。
［発明９］
前記曲り部品と前記２次リードを前記ダイに取り付けるステップが、前記曲り部品と前記２次リードを、少なくとも２つのホール素子を備えるダイに取り付けるステップを含む、発明８に記載の方法。
［発明１０］
前記曲り部品を前記ダイに取り付けるステップが、前記曲り部品が前記少なくとも２つのホール素子のうちの１つの少なくとも部分的周囲に巻かれる状態で、前記曲り部品を前記ダイに取り付けるステップを含む、発明９に記載の方法。
［発明１１］
ダイと、
２次リードであって、前記２次リードのうちの少なくともいくつかが前記ダイに取り付けられ、前記２次リードのうちの少なくとも１つが第１の凹部を備える、２次リードと、
前記ダイに取り付けられ、２つの１次リードを有する曲り部品であって、各１次リードが前記曲り部品のそれぞれの端部に位置され、前記曲り部品が第２の凹部を備える、曲り部品と、
前記ダイを収容するハウジングと
を備え、
前記第１の凹部または前記第２の凹部のうちの少なくとも１つがロック機構を形成する、集積回路（ＩＣ）パッケージ。
［発明１２］
前記２次リードのうちの少なくとも１つがリードの全体厚さの４０％と６０％の間で凹んだ部分を備える、発明１１に記載のＩＣパッケージ。
［発明１３］
前記２次リードのうちの少なくとも１つがリードの全体厚さの約５０％で凹んだ部分を備える、発明１２に記載のＩＣパッケージ。
［発明１４］
前記曲り部品がリードの全体厚さの４０％と６０％の間で凹んだ部分を備える、発明１１に記載のＩＣパッケージ。
［発明１５］
前記曲り部品がリードの全体厚さの約５０％で凹んだ部分を備える、発明１４に記載のＩＣパッケージ。
［発明１６］
前記曲り部品が半円の形状である、発明１１に記載のＩＣパッケージ。
［発明１７］
前記ダイが少なくとも２つのホール素子を備える、発明１１に記載のＩＣパッケージ。
［発明１８］
前記曲り部品が前記少なくとも２つのホール素子のうちの１つの少なくとも部分的周囲に巻き付く、発明１７に記載のＩＣパッケージ。
［発明１９］
前記曲り部品の少なくとも１つの面が前記パッケージの底面を形成する、発明１１に記載のＩＣパッケージ。
［発明２０］
２次リードの少なくとも１つの面が前記パッケージの底面を形成する、発明１１に記載のＩＣパッケージ。
［発明２１］
前記ハウジングが少なくとも４×６ｍｍであり、前記パッケージが約１００アンペアの電流を前記ダイに提供するように構成される、発明１１に記載のＩＣパッケージ。
［発明２２］
それぞれの１次リードに取り付けられるパッドの各領域が、それぞれの２次リードに取り付けられるパッドの各領域よりも少なくとも４倍大きい、発明１１に記載のＩＣパッケージ。
［発明２３］
少なくとも２つの磁界検知素子を備えるダイと、
前記少なくとも２つの磁界検知素子のうちの１つの周囲に少なくとも部分的に巻かれ、前記ダイに取り付けられる曲り部品であって、第１の端部と第２の端部を有し、前記第１の端部または前記第２の端部のうちの１つで電流を受けるように構成される、曲り部品とを備える、電流センサ。
［発明２４］
前記少なくとも２つの磁界検知素子がホール効果素子または磁気抵抗素子のうちの少なくとも１つを備える、発明２３に記載の電流センサ。

Claims (22)

  1. 金属基板を処理するステップと、
    前記金属基板の第１の面上で第１のエッチングを行って、集積回路パッケージのために、リードフレームの２次リードと、２つの１次リードを有する前記リードフレームの曲り部品とを形成するステップであって、各１次リードが前記曲り部品のそれぞれの端部に配置され、実質的にフラットである、ステップと、
    前記第１の面とは反対側の前記金属基板の第２の面上で、前記２次リード上の位置と前記曲り部品上の位置とにおいて第２のエッチングを行って、凹部を形成するステップであって、前記２次リードのうちの少なくとも１つは前記２次リードの第１の端部における第１の凹部及び実質的にフラットである第１の外側部分を備え、前記第１の外側部分は、前記第１の端部とは反対側の前記２次リードの第２の端部における角を備え、はんだ付けに寄与するように構成され、前記曲り部品は第２の凹部を備える、ステップと、
    ダイを前記リードフレームに取り付けるステップであって、前記ダイが少なくとも２つのホール素子を備えるものと、
    前記ダイと前記リードフレームの一部とをオーバーモールドしてハウジングを形成するステップであって、２次リードの少なくとも１つの面が前記パッケージの底面を形成し、前記曲り部品の少なくとも１つの面が前記パッケージの前記底面を形成し、前記ハウジング及び前記曲り部品の前記第２の凹部がロック機構を形成し、前記２次リードのうちの前記少なくとも１つの前記第１の外側部分は前記ハウジングから離れるように延在し、前記２つの１次リードは前記ハウジングから離れるように延在する、ステップであって、前記曲り部品が、前記少なくとも２つのホール素子のうちの第１のホール素子の周りに巻かれて、前記少なくとも２つのホール素子のうちの第１のホール素子を、前記曲り部品の曲り部分の内側に配置し、前記少なくとも２つのホール素子のうちの第２のホール素子が、前記曲り部品の曲り部分の外側に配置されるものと、
    を含む、方法。
  2. 前記２次リードの前記第1の端部が、第１の、より幅広の端部を備え、前記ダイが、前
    記２次リードのうちの少なくとも１つの、前記第１の、前記より幅広の端部において、前記第１の凹部に取り付けられる、請求項１に記載の方法。
  3. 金属基板を処理するステップと、
    前記金属基板の第１の面上で第１のエッチングを行って、集積回路パッケージのために、リードフレームの２次リードと、２つの１次リードを有する前記リードフレームの曲り部品とを形成するステップであって、各１次リードが前記曲り部品のそれぞれの端部に配置され、実質的にフラットである、ステップと、
    前記第１の面とは反対側の前記金属基板の第２の面上で、前記２次リード上の位置と前記曲り部品上の位置とにおいて第２のエッチングを行って、凹部を形成するステップであって、前記２次リードのうちの少なくとも１つは前記２次リードの第１の、より幅広の端部における第１の凹部及び実質的にフラットである第１の外側部分を備え、前記第１の外側部分は、前記第１の、より幅広の端部とは反対側の前記２次リードの第２の端部における角を備え、はんだ付けに寄与するように構成され、前記曲り部品は第２の凹部を備える、ステップと、
    ダイを前記リードフレームに取り付けるステップであって、前記ダイが、前記２次リードのうちの少なくとも１つの、前記第１の、より幅広の端部において、前記第１の凹部に取り付けられるものと、
    前記ダイと前記リードフレームの一部とをオーバーモールドしてハウジングを形成するステップであって、２次リードの少なくとも１つの面が前記パッケージの底面を形成し、前記曲り部品の少なくとも１つの面が前記パッケージの前記底面を形成し、前記ハウジング及び前記曲り部品の前記第２の凹部がロック機構を形成し、前記２次リードのうちの前記少なくとも１つの前記第１の外側部分は前記ハウジングから離れるように延在し、前記
    ２つの１次リードは前記ハウジングから離れるように延在する、ステップと、
    を含む、方法。
  4. 前記第１のエッチングと前記第２のエッチングが同時に行われる、請求項１から３のいずれかに記載の方法。
  5. 前記金属基板を処理するステップが、前記金属基板上でフォトリソグラフィを行うステップを含む、請求項１から３のいずれかに記載の方法。
  6. 前記第２のエッチングを行うステップが、前記第２のエッチングを前記第１のエッチングの深さの４０％と６０％の間の深さまで行うステップを含む、請求項１から３のいずれかに記載の方法。
  7. 前記第２のエッチングを行うステップが、前記第２のエッチングを前記第１のエッチングの前記深さの約５０％の深さまで行うステップを含む、請求項６に記載の方法。
  8. 前記第２のエッチングの前記位置のうちの１つでリードをトリミングするステップをさらに含む、請求項１から３のいずれかに記載の方法。
  9. 前記曲り部品を形成するステップが、半円形の部品を形成するステップを含む、請求項１から３のいずれかに記載の方法。
  10. 前記曲り部品と前記２次リードを前記ダイに取り付けるステップをさらに含む、請求項１から３のいずれかに記載の方法。
  11. 集積回路（ＩＣ）パッケージであって、
    少なくとも２つのホール素子を備えるダイと、
    前記ダイを収容するハウジングと、
    ２次リードであって、前記２次リードのうちの少なくともいくつかが前記ダイに取り付けられ、前記２次リードのうちの少なくとも１つが、前記２次リードの第１の端部における第１の凹部及び実質的にフラットであり前記ハウジングから離れるように延在する第１の外側部分を備え、前記第１の外側部分は、前記第１の端部とは反対側の前記２次リードの第２の端部における、はんだ付けに寄与するように構成された角を備える、２次リードと、
    前記ダイに取り付けられた曲り部品であって、実質的にフラットであり前記ハウジングから離れるように延在する２つの１次リードを有し、各１次リードが前記曲り部品のそれぞれの端部に配置され、前記曲り部品が第２の凹部を備える、曲り部品であって、前記曲り部品が、前記少なくとも２つのホール素子のうちの第１のホール素子の周りに巻かれて、前記少なくとも２つのホール素子のうちの第１のホール素子を、前記曲り部品の曲り部分の内側に配置し、前記少なくとも２つのホール素子のうちの第２のホール素子が、前記曲り部品の曲り部分の外側に配置されるものと
    を備え、
    前記第１の凹部または前記第２の凹部のうちの少なくとも１つが前記ハウジングとのロック機構を形成し、
    ２次リードの少なくとも１つの面が前記パッケージの底面を形成し、
    前記曲り部品の少なくとも１つの面が前記パッケージの底面を形成する、集積回路（ＩＣ）パッケージ。
  12. 前記２次リードの前記第1の端部が、第１の、より幅広の端部を備え、前記ダイが、前
    記２次リードのうちの少なくとも１つの、前記第１の、より幅広の端部において、前記第１の凹部に取り付けられる、請求項１１に記載の集積回路（ＩＣ）パッケージ。
  13. 集積回路（ＩＣ）パッケージであって、
    ダイと、
    前記ダイを収容するハウジングと、
    ２次リードであって、前記２次リードのうちの少なくともいくつかが前記ダイに取り付けられ、前記２次リードのうちの少なくとも１つが、前記２次リードの第１の、より幅広の端部における第１の凹部及び実質的にフラットであり前記ハウジングから離れるように延在する第１の外側部分を備え、前記第１の外側部分は、前記第１の、より幅広の端部とは反対側の前記２次リードの第２の端部における、はんだ付けに寄与するように構成された角を備える、２次リードであって、前記ダイが、前記２次リードのうちの少なくとも１つの、前記第１の、より幅広の端部において、前記第１の凹部に取り付けられるものと、
    前記ダイに取り付けられた曲り部品であって、実質的にフラットであり前記ハウジングから離れるように延在する２つの１次リードを有し、各１次リードが前記曲り部品のそれぞれの端部に配置され、前記曲り部品が第２の凹部を備える、曲り部品と、
    を備え、
    前記第１の凹部または前記第２の凹部のうちの少なくとも１つが前記ハウジングとのロック機構を形成し、
    ２次リードの少なくとも１つの面が前記パッケージの底面を形成し、
    前記曲り部品の少なくとも１つの面が前記パッケージの底面を形成する、集積回路（ＩＣ）パッケージ。
  14. 前記２次リードのうちの少なくとも１つがリードの全体厚さの４０％と６０％の間で凹んだ部分を備える、請求項１１から１３のいずれかに記載のＩＣパッケージ。
  15. 前記２次リードのうちの少なくとも１つがリードの全体厚さの約５０％で凹んだ部分を備える、請求項１４に記載のＩＣパッケージ。
  16. 前記曲り部品がリードの全体厚さの４０％と６０％の間で凹んだ部分を備える、請求項１１から１３のいずれかに記載のＩＣパッケージ。
  17. 前記曲り部品がリードの全体厚さの約５０％で凹んだ部分を備える、請求項１６に記載のＩＣパッケージ。
  18. 前記曲り部品が半円の形状である、請求項１１から１３のいずれかに記載のＩＣパッケージ。
  19. 前記ハウジングが少なくとも４×６ｍｍであり、前記パッケージが約１００アンペアの電流を前記ダイに提供するように構成される、請求項１１から１３のいずれかに記載のＩＣパッケージ。
  20. それぞれの１次リードに取り付けられるパッドの各領域が、それぞれの２次リードに取り付けられるパッドの各領域よりも少なくとも４倍大きい、請求項１１から１３のいずれかに記載のＩＣパッケージ。
  21. パッケージ内に配置される電流センサであって、
    少なくとも２つの磁界検知素子を備えるダイと、
    前記ダイを収容するハウジングと、
    ２次リードであって、前記２次リードのうちの少なくともいくつかが前記ダイに取り付
    けられ、前記２次リードのうちの少なくとも１つが、実質的にフラットであり前記ハウジングから離れるように延在する第１の外側部分を備え、前記第１の外側部分は、はんだ付けに寄与するように構成された角を備える、２次リードと、
    前記少なくとも２つの磁気検知素子のうちの第１の磁気検知素子を、前記曲り部品の曲り部分の内側に配置するために、前記少なくとも２つの磁界検知素子のうちの１つの周囲に少なくとも部分的に巻かれ、前記ダイに取り付けられる曲り部品であって、第１の端部と第２の端部を有し、前記第１の端部または前記第２の端部のうちの１つで電流を受けるように構成され、前記第１の端部及び前記第２の端部は実質的にフラットであり前記ハウジングから離れるように延在する、曲り部品であって、前記少なくとも２つの磁気検知素子のうちの前記第１の磁気検知素子以外の１つが、前記曲り部品の曲り部分の外側に配置されるものと、
    を備え、
    ２次リードの少なくとも１つの面が前記パッケージの底面を形成し、
    前記曲り部品の少なくとも１つの面が前記パッケージの底面を形成する、電流センサ。
  22. 前記少なくとも２つの磁界検知素子がホール効果素子または磁気抵抗素子のうちの少なくとも１つを備える、請求項２１に記載の電流センサ。
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