WO2004075311A1 - ホール効果素子を有する半導体装置 - Google Patents

ホール効果素子を有する半導体装置 Download PDF

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WO2004075311A1
WO2004075311A1 PCT/JP1999/005408 JP9905408W WO2004075311A1 WO 2004075311 A1 WO2004075311 A1 WO 2004075311A1 JP 9905408 W JP9905408 W JP 9905408W WO 2004075311 A1 WO2004075311 A1 WO 2004075311A1
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hall effect
conductor layer
semiconductor device
semiconductor
hall
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PCT/JP1999/005408
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French (fr)
Inventor
Koji Ohtsuka
Original Assignee
Sanken Electric Co., Ltd.
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R15/00—Details of measuring arrangements of the types provided for in groups G01R17/00 - G01R29/00, G01R33/00 - G01R33/26 or G01R35/00
    • G01R15/14—Adaptations providing voltage or current isolation, e.g. for high-voltage or high-current networks
    • G01R15/20—Adaptations providing voltage or current isolation, e.g. for high-voltage or high-current networks using galvano-magnetic devices, e.g. Hall-effect devices, i.e. measuring a magnetic field via the interaction between a current and a magnetic field, e.g. magneto resistive or Hall effect devices
    • G01R15/202—Adaptations providing voltage or current isolation, e.g. for high-voltage or high-current networks using galvano-magnetic devices, e.g. Hall-effect devices, i.e. measuring a magnetic field via the interaction between a current and a magnetic field, e.g. magneto resistive or Hall effect devices using Hall-effect devices
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R33/00—Arrangements or instruments for measuring magnetic variables
    • G01R33/02—Measuring direction or magnitude of magnetic fields or magnetic flux
    • G01R33/06—Measuring direction or magnitude of magnetic fields or magnetic flux using galvano-magnetic devices
    • G01R33/07—Hall effect devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N59/00—Integrated devices, or assemblies of multiple devices, comprising at least one galvanomagnetic or Hall-effect element covered by groups H10N50/00 - H10N52/00

Definitions

  • the present invention relates to a semiconductor device having a Hall effect element for detecting a current.
  • Sudan technology
  • the integrated circuit including the conventional Honoré effect element is used only for detecting an external magnetic field (a magnetic field applied from outside the integrated circuit), and the input current and output current of other semiconductor elements in the semiconductor integrated circuit are detected. Not configured for detection.
  • a conventional concentrator including a Hall effect does not have a sensitivity enough to sufficiently detect a relatively small current flowing in an integrated circuit.
  • conventional integrated circuits that include a ⁇ -effect element are not configured to eliminate the effects of unnecessary external magnetic fields.
  • the purpose of the present invention is Tsu by the Hall effect device, opens this and near-* o 0 invention to provide a semiconductor instrumentation that can have and accurately and easily line cormorant this the detection of the current of the electrical circuits Unfortunate
  • a semiconductor device for detecting a current includes: a semiconductor base having a Hall effect element; an insulating film disposed on a surface of the semiconductor base;
  • a conductor layer formed so as to be able to be formed.
  • the conductor layer through which a current for detection flows can be arranged close to the Hall effect element.
  • the current can be accurately detected by the Hall effect element.
  • the mutual positional relationship between the hole effect element and the conductor layer can be accurately and easily determined. As a result, it is possible to suppress the current detection value from being affected.
  • first and second Hall effect elements are provided, and magnetic fields in opposite directions are applied to the first and second Hall effect elements. It is desirable to arrange the conductor layer so that it works.
  • FIG. 1 is a plan view schematically showing an integrated circuit including a Hall effect element according to the first embodiment of the present invention.
  • FIG. 2 is a circuit diagram of a DC-DC converter to which the integrated circuit of FIG. 1 is applied.
  • FIG. 3 is a plan view showing a part of the integrated circuit of FIG. 1 in detail.
  • FIG. 4 is a cross-sectional view of the integrated circuit according to the first embodiment, taken along line AA of FIG.
  • FIG. 5 shows the integrated circuit according to the first embodiment by line B—B in FIG. O is a sectional view
  • FIG. 6 is a plan view showing the surface of the semiconductor substrate of FIG.
  • FIG. 7 is a plan view showing a part of the integrated circuit according to the second embodiment.
  • FIG. 8 is a cross-sectional view of the integrated circuit of FIG. 7 taken along line C-C.
  • FIG. 9 is a plan view schematically showing the integrated circuit according to the third embodiment as in FIG.
  • FIG. 10 is a plan view schematically showing an integrated circuit having a pair of Hall effect elements according to the fourth embodiment, similarly to FIG.
  • FIG. 11 is a plan view showing a part of the integrated circuit according to the fifth embodiment in the same manner as in FIG. 7.
  • FIGS. 1 to 6 a first embodiment of the present invention will be described with reference to FIGS. 1 to 6.
  • an integrated circuit 1 as a semiconductor device of the first embodiment will be described.
  • Hall element (Hereinafter referred to as "Hall element") 2, 3; semiconductor element 4; conductor layer 5 for the current path to be measured; and first and second Hall elements 2
  • FIG. 1 schematically shows a plurality of elements and a plurality of circuits included in the integrated circuit device 1 and does not show details of the plurality of elements and the circuits.
  • the main part of the Hall effect element consisting of a plurality of electrodes provided in the semiconductor region for the Hall element and is called the Hall effect element or the Hall element.
  • FIG. 2 uses the details and details of the electric circuit of integrated circuit 1 in Figure 1.
  • the following shows the DC-DC converter.
  • the semiconductor element 4 as a circuit element in the integrated circuit 1 is made up of a transistor force, and is used as a switching element of a DC-DC converter.
  • One end (collector) is connected to one terminal of a DC power supply 66 via a primary winding 65 of a transformer 64.
  • the other end (emitter) of the semiconductor element 4 is connected to the other terminal of the DC power source 66 via a line composed of a conductor layer 5 for passing a current to be measured according to the present invention.
  • the control terminal (base) of the semiconductor element 4 is connected to the control circuit 60.
  • the control circuit 60 forms a control signal for controlling the semiconductor element 4 on / off.
  • Capacitor 69 is connected. Smoothing capacitor
  • the pair of output terminals 70 and 71 connected to 9 are used to connect a load (not shown).
  • ⁇ The output DC voltage between the pair of output terminals 70 and 71 is controlled by the control circuit 6. 0, which is used to keep the DC output voltage constant.
  • the first and second Hall elements 2 and 3 are arranged on the conductor layer 5 for a current path in order to detect a current Is flowing through the semiconductor chip 4.
  • the first electrode 16 1 7 at the second electrode of the pair of the first element and the second element element 2 is used.
  • An output circuit 21 for combining the output voltages of the first and second Hall elements 2 and 3 to obtain a voltage corresponding to the current to be measured Is is provided with a first, a second and a third differential amplifier 2. It consists of 9, 30 and 31 cars.
  • the positive input terminal of the first differential amplifier 29 is connected to one second electrode 18 a of the first Hall element 2, and the negative input terminal is connected to the second electrode 18 a of the first Hall element 2. Electrode 19a.
  • the positive input terminal of the second differential amplifier circuit 30 is connected to the second Hall element 3 Connected to one of the second electrodes 18b.
  • the semiconductor substrate 6 including the first and second hole elements 2 and 3 and the semiconductor element 4 is, for example, a p′-type (first element) made of a silicon single crystal plate.
  • the P-type semiconductor region 7 is a substrate region, and the upper plurality of ⁇ -type main semiconductor regions 8a, 8b, 8c and the P-type separation (the Area 1 Area 9 is the epitaxy growth area.
  • the P-type isolation region 9 is formed by diffusing a P-type impurity into the n-type epitaxial layer.o
  • the first and second hole elements 2 and 3 are formed. n-shaped
  • the first and second main semiconductor regions 8a and 8b are juxtaposed via an isolation region 9.o
  • the conductivity types of the regions 7, 8a, 8b, and 9 may be reversed from those of the embodiment.
  • the first and second n-type semiconductor regions (hereinafter referred to as “hole semiconductor regions 5”) 8 a and 8 b for achieving the first and second Hall elements 2 and 3 to hold holes are provided.
  • Fig. 6 it is an island-shaped area surrounded by 9 and formed in a cross shape when viewed in plan.
  • first hole semiconductor region 8a a pair of n-type semiconductor regions 10a and 11a for supplying a control current and a pair of n-type semiconductor regions 12a and 13 for detecting a hole voltage are provided.
  • a and a pair of P-type semiconductor regions 14 a ⁇ 15 a are provided.
  • second hole semiconductor region 8 b similarly to the first hole semiconductor region 8 a, a pair of semiconductor regions 10 b, 11 for a control current supply P and a pair of There are provided n-type semiconductor regions 12b and 13b for detecting the Hall voltage and a pair of semiconductor regions 14b and 15b.
  • the first and second «, the element 2 the element 2
  • the diffusion of n-type impurities in the longitudinal direction of the hole semiconductor region 8 a, which is the main part of the hole element 2 is performed near the both ends in the Y-axis direction in FIG.
  • a pair of control current supply semiconductor regions 10a and 11a are formed to form a pair of control current supply semiconductor regions 10a and 11a, and the pair of control current supply semiconductor regions 10a and 11a are ball semiconductor regions 8. It has a higher impurity concentration than a.
  • the semiconductor regions 10a and 11a of the pair have first electrodes 16a and 1a of the pair, respectively.
  • a pair of P-type semiconductor regions 1 are located near both ends of the hole semiconductor region 8a in the Y-axis direction in FIG.
  • the paired P-type semiconductor regions 14a and 15a are paired Hall voltage detectors. This is for limiting the contact area of the outgoing n-type semiconductor regions 12a and 13a with the hole semiconductor region 8a.o A pair of hole voltage detection semiconductor regions 12a and 13 a is formed by diffusion of an n-type impurity, and is a P-type semiconductor region.
  • the n-type semiconductor region 1 for detecting the Hall voltage of the pair of o which is located adjacent to the hole semiconductor region 8a and is limited to 4a and 15a.
  • the semiconductor region 8a the region between the pair of semiconductor regions 12a and 13a for detecting a Hall voltage is the semiconductor region 10a, 11a for supplying a pair of control currents (the region between ⁇ ! ⁇ / ⁇ / ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ / ⁇ ⁇ ⁇ ⁇ / / / / / / / / / / / / / / / / / / / / / / / / / / / / / / / / / / / / / / / / / / / ⁇ ⁇ ⁇ ⁇ .
  • the pair of first electrodes 16a and 17a are connected to a pair of n-type control current filters and supply semiconductor regions 10a and 11a, respectively.
  • the second electrode 18 a 19 a of the electrode contacts the eleven-shaped Hall voltage detecting semiconductor regions 12 a, 13 a.
  • the first and second hole elements 2, 3 are paired first electrodes.
  • 16a, 17a and 16b, 17b are connected to the control current supply circuit 64 shown in FIG. 2 ⁇ and the first and second ball elements 2, 3 Pair of second electrodes 18a, 19a and 18b, 1
  • a conductor layer 5 as a current path to be measured is disposed on the insulating film 20.
  • the conductor layer 5 for the current path to be measured as shown in FIG. Second So as to substantially surround the first and second hole semiconductor regions 8a and 8b of the Hall elements 2 and 3, respectively, and pass between the first and second hole semiconductor regions 8a and 8b.
  • the conductor layer 5 surrounds the first hole semiconductor region 8a in a U-shape and surrounds the first hole semiconductor region 8a in a U-shape and the second hole semiconductor region 8b in a U-shape.
  • the fourth and fifth parts consist of 5d and 5e.
  • the first, second and third portions 5a, 5b, 5c are formed in an S-shape as a whole. Further, as shown in FIG. 1, the conductor layer 5 is connected to the semiconductor path element 4. Therefore, a current Is flowing through the semiconductor element 4 flows through the conductor layer 5.
  • the semiconductor element 4 is provided on the same semiconductor base 6 as the first and second Hall elements 2 and 3 as schematically shown in FIGS. 3, 5 and 6. That is, FIGS. 3, 5, and 6 show that the semiconductor device 4 has an 11-type emitter region 22 and a ⁇ ) -type pace region 2 3 ⁇ 43, an 11-type collector region 24 and an n + -type A well-known transistor consisting of a collector region 25, a contact, a collector electrode 26, a base electrode 27, and a collector electrode 28 is provided.
  • the conductor layer 5 disposed along the first and second hole elements 2 and 3 is a metal layer cover formed simultaneously with another wiring conductor layer (not shown) on the insulating film 20. It's coming.
  • the current Is of the semiconductor element 4 flows through the conductor layer 5 as shown by an arrow in FIG. 3, for example. That is, the current Is flows from the fourth portion 5 d of the conductor layer 5 to the fifth portion 5 e.
  • the ampere's right handed screw IJ Ampere's right handed screw
  • lines of magnetic force H in the direction indicated by the arrow in FIG. As is clear from the direction of the magnetic field line H in FIG. 2, the direction of the magnetic field line H acting on the hole semiconductor region 8a of the first hole element 2 and the second hole semiconductor region 8b of the hall element 3
  • the directions of the magnetic field lines H acting on are opposite to each other.
  • a well-known method is applied between the first electrode 16a, 1a, 16b, and 17b of the pair of the first and second hall elements 2, 3 by using a known method.
  • the control current I c is applied. Since the magnetic field line H has a direction perpendicular to the control current I c, the second electrode 18 a of the pair of the first and second hole elements 2 and 3 and the interval 18 a of the first electrode 18 a b, 1 between 9 b
  • the first and second Hall voltages V hl, ⁇ V h2 are generated, respectively.
  • V h2 are substantially equal to each other. Therefore, the third differential amplifier 3
  • the output of 1 becomes 2 Vh1, and it is possible to obtain twice the output of one hall.
  • the real Ifi form has the following advantages,
  • a conductor layer 5 as a current path to be measured is provided on the insulating film 20 on the surface of the semiconductor substrate 6 on which the first and second Hall elements 2 and 3 are formed. 5 is arranged adjacent to the Hall elements 2 and 3, so that the current path to be measured can be arranged close to the Hall elements 2 and 3. Can achieve the above
  • a magnetic field that is, a magnetic field line H, can act on the first and second Hornle semiconductor regions 8a and 8b from the direction, and effectively act on the first and second hole semiconductor regions 8a and 8b.
  • the amount of magnetic flux increases, and the detection sensitivity of the current Is can be improved.
  • the output of 9 is V h i + V 0, and the output of the second differential amplifier 30 is 1 V h
  • FIGS. 7 and 8 substantially the same parts as those in FIG. 1 and FIG. 6 are denoted by the same reference numerals, and description thereof will be omitted.
  • the integrated circuit 1a shown in FIGS. 7 and 8 is composed of an insulating layer 40, a magnetic flux collecting material having a high magnetic permeability such as Fe ⁇ or ei ⁇ , or an alloy of Fe and Ni, and the like.
  • a board 41 is provided, and the rest is configured in the same manner as the integrated circuit 1 in FIGS. Fig. 8i
  • the layer 40 is composed of the poles 163, 16b, 17a, 17b, 18
  • the magnetic flux collecting plate 41 is formed on the insulating layer 40 so as to cover the insulating film 20 and the conductive layer 5. ing -
  • the magnetic flux collecting plate 41 of 0 ′ ⁇ has a higher magnetic permeability than that of the magnetic flux collecting plate 41, the magnetic flux hole generated by the current applied to the body layer 5 is M.
  • the first and second magnetic flux collecting plates 41 of the o ⁇ ⁇ which contribute to the improvement of the degree are designed to collect all of the magnetic flux generated from the conductor layer 5 as a current path.
  • FIG. 9 is a plan view showing the integrated circuit 1b of the third embodiment as shown in FIG. 1. ⁇ The integrated circuit 1b of FIG. 9 is the integrated circuit of FIG.
  • the integrated circuit 1b in FIG. 9 is composed of the first and second hall elements 2, 3, body layer 5 for the current path to be measured, and control current supply circuit 6
  • the integrated circuit 1c having the components 2 and 3 has the same configuration as that of FIG. 9 except that the control current supply circuit 64 and the control circuit 21 are omitted from the integrated circuit 1b of FIG. Therefore, in FIG. 10, the same portions as those in FIG. 9 are denoted by the same reference numerals, and description thereof will be omitted.
  • the electrodes ⁇ 6 a, 16 b 17 a, 17 b, 13 a, 18 b, 19 a, and 19 b are shown by broken lines. Since the integrated circuit 1c of FIG. 10 has the first and second horn elements 2, 3 and the conductor layer 5 as in FIGS. 1 and 9, the integrated circuit 1c of FIG. 1 and FIG. It has the same advantages as 1 b.
  • the other second electrode 19a of the first Hornel element 2 and the other second electrode 19b of the second Hall element 3 are connected to each other. Is electrically connected to the first hole element.
  • a Hall voltage detection signal can be obtained from between one second electrode 18 a of the second 2 and one second electrode 18 of the second Hall element 3.
  • the sum V hi + V h2 of the first and second hosele voltages V hi and V h2 of the first and second Hall elements 2 and 3 is the electrode 18 a and the electrode 1 8 between b and.
  • V hi + V h2 V hi + V h2
  • the integrated circuit 1d according to the fifth embodiment shown in FIG. 11 includes a first and second hole semiconductor regions 8a and 8b and a conductor layer 5 as a current path. The turn is modified, and the rest is configured as the integrated circuit 1a and
  • FIG. 11 details of the first and second Hall elements 2 and 3 are not shown, and the first and first hall elements deformed into a hexagon are not shown.
  • a narrow portion 50 is arranged between the two hole elements 2 and 3, and a wide portion 51 and 52 is arranged in a region separated from the two hole elements 2 and 3. are 0 first ⁇ Pi second Hall element 2, 3 ⁇ Pi c of the magnetic flux collecting plate 4 1 to 7 and like on the conductive layer 5 is disposed
  • the integrated circuit 1 d of FIG. 11 has the same advantages as the first and second embodiments, and also has the following advantages: o
  • Width Since the electric density can be increased in the narrow portion 50, the first and second magnetic fluxes generated based on the current flowing through the narrow portion 50 of the conductor layer 5 as the current path to be measured. This can effectively act on the Hall elements 2 and 3 of the present invention, and the current detection sensitivity can be further improved.
  • the conductor layer 5 is a turn of only the third portion 5 c between the first and second Hall elements 2 and 3, and the first and second portions are formed. 5a and 5b can be omitted. Even with this configuration, the effects of unnecessary external magnetic fields (noise) can be reduced. It is desirable that the conductor layer 5 be provided so as to surround at least half of the entire circumference of each of the first and second Hall elements 2 and 3.
  • the magnetic flux collecting plate 41 as a magnetic current collector is arranged only in a specified region above the pair of hole semiconductor regions 8a and 8b.
  • a magnetic flux collecting body made of a resin layer containing a fluoride can be provided above the Hall elements 2 and 3.
  • the conductor layer 5 is formed into a coil by a known multi-layer technique, and the first and second Hall elements 2 and
  • the Hall element according to the present invention Such a semiconductor device can be used for measuring the current of an electric circuit such as a switching regulator.

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Description

明 細 書 ホ ール効果素子を有する半導体装置 技 "分野
本発明は電流を検出するため の ホール効果素子を有する半 導体装置に関する。 背旦技術
半導体のホ一ル電圧が印加磁界に正比例する こ と を利用 し たホール効果素子と このホール効果素子のための増幅器と を 単一の半導体基体に形成した半導体集積回路は公知である。
と こ ろで 、 従来のホーノレ効果素子を含む集積回路は、 外部 磁界 (集積回路の外から加わる磁界） の検出にのみ使用 され、 半導体集積回路内の他の半導体素子の入力電流や出力電流を 検出 o よ う には構成されていない。 また、 従来のホール効 果 子を含む集 回路は、 集積回路内において流れる比較的 小さい電流を十分に検出でき る程度の感度を有 していない。 また 、 従来の •4、 ―ル効果素子を含む集積回路は不要な外部磁 界の影響を除 < よ う には構成されていない。
そこで、 本発明の 目 的はホール効果素子によ っ て、 電気回 路の電流の検出を正確且つ容易に行 う こ と ができ る半導体装 を提供する こ と にあ *o 0 発明の開不
本発明に従 5 、 電流を検出するための半 体装置は 、 ホ ル効果素子を有する半導体基体と 、 前記半導体基体の表面に 配置された絶縁膜と 、 平面的に見て前記ホ ル効果素子に沿
>· 、
Ό よ う に刖記絶縁膜の上に配置され且つ 気回路の雷流を流 - す と ができ る よ う に形成された導体層 と を備えている。
れによ り 、 検出するための電流を流す導体層を、 ホール 効果素子に接近させて配置する こ と ができ る。 この結果、 ホ 一ル効果素子によって電流を正確に検出する こ と ができ る。 またゝ ホ一ル効果素子 と 導体層 と の相互の位置関係を正確且 つ容易 ΠΧ定する こ と ができ る。 これによ り 、 電流検出値の パラクキを抑免る こ と ができ る。
な 、 ホ一ル効果素子に加える磁束量を増大させる ために、
、 記導体層をホール効果素子を囲むよ う に配置する こ と が望 ま しい o
また 、 電流の検出感度の向上及ぴノ イ ズの抑制のために、 第 1 及ぴ第 2 のホール効果素子を設け、 第 1 及ぴ第 2 のホー ル効果素子に互いに逆向き の磁界が作用する よ う に導体層を 配 する こ と が望ま しい。
また 、 ホ一ル効果素子を有する半導体装置を小型且つ低コ ス 卜 にするために、 別の回路素子と ホール効果素子と を同一 の半導体基体に設ける こ と が望ま しい。
また 、 導体層の電流によ つて発生した磁束をホール効果素 子に有効に作用 させるために集磁体を設ける こ と が望ま しい。 図面の簡単な説明
図 1 は、 本発明の第 1 の実施形態のホール効果素子を含む 集積回路を概略的に示す平面図である。
図 2 は、 図 1 の集積回路を適用 した D C — D C コ ンバー タ の回路図である。
図 3 は、 図 1 の集積回路の一部を詳しく 示す平面図である。 図 4 は、 第 1 の実施形態の集積回路を図 3 の A— A線で示 す断面図である。
図 5 は、 第 1 の実施形態の集積回路を図 3 の B — B線で示 す断面図である o
図 6 は、 図 4 の半導体基体の表面を示す平面図である。 図 7 は、 第 2 の実施形態の集積回路の一部を示す平面図で ある o
図 8 は、 図 7 の集積回路の C 一 C線断面図である。
図 9 は、 第 3 の実施形態の集積回路を図 1 と 同様に概略的 に示す平面図であ o
図 1 0 は 、 第 4 の実施形態の対のホ ール効果素子を有する 集積回路を図 1 と 同様に概略的に示す平面図であ る。
図 1 1 は 、 第 5 の実施形態の集積回路の一部を図 7 と 同様 に示す平面図であ Ό o 発明を実施するための最良の形態
第 1 の実施形態
次に 、 本発明の第 1 の実施形態を図 1 〜図 6 を参照 して説 明する ο 図 1 から明 らかなよ う に、 第 1 の実施形 の半導体 装 と しての集積回路 1 は 、 第 1 及ぴ第 2 の ■4、 一ルタカ果秦子
(以下ゝ ホ一ル素子と言う ) 2 , 3 と 、 半導体 子 4 と 、 被 測定電流 路用の導体層 5 と 、 第 1及ぴ第 2のホ ―ル素子 2 ヽ
3 に制御電流を供給する ための制御電流供給回路 6 4 と 、 ホ
―ル素子 2 、 3 の出力を処理する ための出力回路 2 1 と 、 半 導体素子 4 のための制御回路 6 0 と 、 第 1 、 第 2 及ぴ第 3 の 端子 6 1 、 6 2 、 6 3 と を有する。 な 、 図 1 には 、 集積回 路装置 1 に含まれる複数の素子及ぴ複数の回路がブ ク ク 的 に示され 、 複数の素子及ぴ回路の詳細は示されていなレ、 o 本 願ではホ ―ル素子のための半導体領域と に設け られた複 数の電極から成るホール効果素子の主要部分をホ ル効果素 子又はホ ―ル素子と呼ぶ · - と にする（
図 2 は図 1 の集積回路 1 の電気回路の詳細及ぴ · - れを使用 した D C 一 D C コ ンパ一 タ を示す。 集積回路 1 の中の回路素 子と しての半導体素子 4 は ト ラ ンジスタ力 ら成 り 、 D C 一 D c ンパ ―タ のスィ ツチング素子 と して使用 されている - o の半導体 子 4 の一端 （コ レク タ ） は ト ラ ンス 6 4 の 1 次卷 線 6 5 を介して直流電源 6 6 の一方の端子に接続されている。 半導体素子 4 の他端（エ ミ ッ タ）は本発明に従 う 被測定電流の 通路用の導体層 5 から成る ライ ンを介して直流電源 6 6 の他 方の端子に接続されている。 半導体素子 4 の制御端子 （ベ —— ス）は制御回路 6 0 に接続されている。 制御回路 6 0 は半導体 子 4 をォン • ォフ制御するための制御信号を形成する o 卜 ラ ンス 6 4 の 2 次卷線 6 7 には整流ダィォ一 6 8 を介 して 平 1骨 コ ンァ ンサ 6 9 が接続さ ている 。 平滑用 コ ンデンサ
6 9 に接 された対の出力端子 7 0 、 7 1 は負荷 (図示せず） を接 feするために使用 される ο 対の出力端子 7 0 、 7 1 間の 出力直流電圧は制御回路 6 0 に送られヽ 直流出力電圧を一定 に制御するために使用 される，
第 1 及ぴ第 2 のホール素子 2 、 3 は 、 半導体 子 4 を通つ て流れる 流 I sを検出するために電流通路用の導体層 5 に n つ て配 されてレヽる 。 第 1 及ぴ第 2 の 4ヽ 一ル素子 2 、 3 に周 知の制御電流を流すために第 1 の "、 一ル素子 2 の対の第 1 の 電極 1 6 1 7 a t第 2 のホ一ル素子 3 の対の第 1 の電極 1
6 b 、 1 7 bと が周知の制御電流供給回路 6 4 に接続されてい る。 第 1 及び第 2 のホール素子 2 、 3 の出力電圧を合成して 被測定電流 I sに対応する電圧を得るための出力回路 2 1 は、 第 1 、 第 2及び第 3 の差動増幅器 2 9 、 3 0 、 3 1 カゝら成る。 第 1 の差動増幅器 2 9 の正入力端子は第 1 のホール素子 2 の 一方の第 2 の電極 1 8 a に接続され、 こ の負入力端子は第 1 のホール素子 2 の他方の第 2 の電極 1 9 a に接続されている。 第 2 の差動増幅回路 3 0 の正入力端子は第 2 のホール素子 3 の一方の第 2 の電極 1 8 b に接続され、 この負入力端子は第
2 のホ ―ル素子 3 の他方の第 2 の電極 1 9 b に接 されてい る o 従つて、 第 1 の差動増幅器 2 9 カゝら得られる第 1 のホ ― ル電圧 V h iと第 2 の 動増幅器 3 0 カゝら得られる第 2 のホ ― ル電圧一 V h 2は互いに逆の極性を有する。 第 3 の差動増幅
3 1 の正入力端子は第 1 の差動増幅器 2 9 に接続され -
、 ~ の 負入力端子は第 2 の差動増幅器 3 0 に接続されてレ、る 。 従つ て 、 第 3 の差動増幅 1 カ らは V h i - ( - V h 2 ) = V h i + V h 2の出力が得られる 。 即ち、 演算手段と しての第 3 の差動増 幅 3 1 からは 、 第 1 の差動増幅器 2 9 の出力 V h iの絶対値 と第 2 の差動増幅 3 0 の出力一 V h 2の絶対値と の和が得ら れる ο
な 4。 、 第 2 の差動増幅器 3 0 の出力段に反転回路を設け 、 第 3 の差動増幅器 3 1 の代わ り に加算器を設ける と によ つ て V h i + V h 2を示す出力を得る と もでき る。
第 1 及ぴ第 2 のホ一ル素子 2 、 3 及び半導体素子 4 等を含 む半導体基体 6 は 、例えばシ リ コ ン単結晶板から成る p '形 (第
1 電形） の半導体サブス ト レ ト に n形 (第 2 導電形） の シ ジ ンをェ ピタ キシャノレ成長させた半導体ゥェハに基づい て形成されている o 図 4 及ぴ図 5 では半導体基体 6 の下側の
P 形半導体領域 7 がサブス ト レ一 ト領域であ り 、 上側の複数 の η形の主半導体領域 8 a 、 8 b 、 8 c 及ぴこれ等の間の P 形の分離 (ァィ ソ レ一シ ョ ン） 領域 9 がェ ピタ キシャノレ成長 領域である。 P 形の分離領域 9 は n形のェ ピタ キシャノレ 長 層に P 形の不純物を拡散する こ と によって形成されている o 第 1 及ぴ第 2 のホ一ル素子 2 、 3 を形成するための n形の第
1 及ぴ第 2 の主半導体領域 8 a ゝ 8 b は分離領域 9 を介して 並置されている o なお、 各領域 7 、 8 a 、 8 b 、 9 の導電形 を実施例と逆にする こ と ができ る o 第 1 及ぴ第 2 のホール素子 2、 3 のホ一ルタカ果 る ため の第 1 及ぴ第 2 の n形半導体領域 (以下、 ホ ―ル半導体領域 と い 5 ) 8 a 、 8 b は ！ 形の半導体領域 7 と 形の分離領域
9 に囲まれた島状領域であつて図 6 に示すよ う に平面的に見 て十字状に形成されている。 第 1 のホ一ル半導体領域 8 a の 中には一対の制御電流供給用の n形半導体領域 1 0 a 、 1 1 a と一対のホール電圧検出用の n形半導体領域 1 2 a 、 1 3 a と一対の P 形の半導体領域 1 4 a ヽ 1 5 a と が設け られて いる 。 第 2 のホール半導体領域 8 b の中には 、 第 1 のホ ―ル 半導体領域 8 a と 同様に、 ——対の制御電流供ホ P用の半導体領 域 1 0 b 、 1 1 と一対のホ ―ル電圧検出用の n形半導体領 域 1 2 b 、 1 3 b と一対の ： 形の半導体領域 1 4 b、 1 5 b と 設け ら ている。 なお、 第 1 及ぴ第 2 の «、一ル素子 2 、
3 は実質的に同一の構成を有 —？ の 、 実質的に同一の部分 には同一の 照数字を付し、 両者を区別するために一方に添 字 a 、 他方に添字 を付し、 のホ ―ル素子 2 の構成をロ しく 説明 し 、 他方のホーノレ秦子 3 の搆成の詳 しい説明を省略 する o
第 1 のホ一ル素子 2 において、 の 4ヽ ' ~ル素子 2 の主要部 をなすホ ―ル半導体領域 8 a の長手方向即ち図 6 の Y軸方向 における両端近傍に n形不純物の拡散によつて一対の制御電 流供給用の半導体領域 1 0 a 、 1 1 a が形成されてレヽる o の対の制御電流供給用の半導体領域 1 0 a 、 1 1 a はホ ―ル 半導体領域 8 a よ り も高い不純物濃度を有している。 こ の対 の半導体領域 1 0 a 、 1 1 a には対の第 1 の電極 1 6 a 、 1
7 a がォ一、、へ
ッ ク接触されている o ホ一ル半導体領域 8 a の 図 6 の Y軸方向の中央の両端近傍に一対の P 形半導体領域 1
4 a 、 1 5 a が P形の不純物 1 )拡散によって形成されている。 こ の対の P 形半導体領域 1 4 a 、 1 5 a は対のホール電圧検 出用の n形半導体領域 1 2 a、 1 3 a のホ ル半導体領域 8 a に対する接触面積を制限するための も のである o 一対のホ 一ル電圧検出用の半導体領域 1 2 a 、 1 3 a は n形の不純物 の拡散によ つて形成されたものであつて 、 P 形半導体領域 1
4 a 、 1 5 a に制限されてホ ―ル半導体領域 8 a に隣接配置 され · - てい る o の対のホ ―ル電圧検出用の n形半導体領域 1
2 a 、 1 3 a はホ一ル半導体領域 8 a よ り も高レ、不純物濃度 を有する。 · - の対の n形半導体領域 1 2 a 、 1 3 a には 、 対 の第 2 の電極 1 8 a、 1 9 a がォ一 、ヽ V ク接角虫されてレ、 ο ホ一ル半導体領域 8 a における一対のホ ル電圧検出用の半 導体領域 1 2 a 、 1 3 a の相互間領域は ―対の制御電流供給 用の半導体領域 1 0 a 、 1 1 a ( Ό相互間領域 ίこ直交して！/ Ό ο 半導体基体 6 の一方の主面上には図 4 及ぴ図 5 に示すよ う に絶 膜 - 2 0 が け られている ο の絶 膜 2 0 に形成され た開 P を通 して一対の第 1 の電極 1 6 a 、 1 7 a が n形の一 対の制御電流俾レ、給用半導体領域 1 0 a 、 1 1 a にォ一ヽヽ、 ッ ク 接触 し 、 よた一对の第 2 の電極 1 8 a 1 9 a が 11形のホ ' ~" ル電圧検出用半導体領域 1 2 a 、 1 3 a にォ ―ヽヽ y ク接触し ている 。 第 1 及ぴ第 2 のホ ' ~ル素子 2 、 3 の対の第 1 の電極
1 6 a 、 1 7 a 及ぴ 1 6 b、 1 7 b は図 2 に示す制御電流供 給回路 6 4 に接続されている ο また 、 第 1 及ぴ第 2 のホ ―ル 素子 2 、 3 の対の第 2 の電極 1 8 a 、 1 9 a 及ぴ 1 8 b 、 1
9 b は図 2 に示すよ う にホ一ル電圧検出手段と しての出力回 路 2 1 に接続されている ο
第 1 及ぴ第 2 のホ一ル素子 2 、 3 の組合せによ つて電流検 出器を構成するために 、 被測定電流通路と しての導体層 5 が 絶縁膜 2 0 の上に配置されている - o の被測定電流通路用の 導体層 5 は 、 図 3 に示すよ う に半導体基体 6 の ―方の主面に 対して垂直の方向から見て、 即ち平面的に見て第 1 及ぴ第 2 のホール素子 2、 3 の第 1 及ぴ第 2 のホール半導体領域 8 a、 8 b をそれぞれほぼ囲み且つ第 1 及び第 2 のホール半導体領 域 8 a 、 8 b の相互間を通る よ う に配置されている。 更に詳 細に説明する と 、 導体層 5 は、 第 1 のホール半導体領域 8 a をコ字状に包囲する第 1 の部分 5 a と 、 第 2 のホール半導体 領域 8 b を コ字状に包囲する第 2 の部分 5 わ と 、 第 1 及び第 2 の部分 5 a 、 5 b を連結する第 3 の部分 5 c と 、 第 1 及ぴ 第 2 の部分 5 a 、 5 b から導出 されている第 4 及び第 5 の部 分 5 d、 5 e カゝら成る。 なお、 第 1 、 第 2 及ぴ第 3 の部分 5 a、 5 b 、 5 c は全体と して S字状に形成されている。 また、 図 1 に示すよ う に導体層 5 は半導体路素子 4 に接続されてい る。 従って、 導体層 5 には半導体素子 4 を通る電流 Isが流れ る。
半導体素子 4 は図 3 、 図 5 及ぴ図 6 に概略的に示すよ う に 第 1 及ぴ第 2 のホール素子 2、 3 と 同一の半導体基体 6 に設 け られている。 即ち、 図 3 、 図 5 及ぴ図 6 には半導体素子 4 と して 11形ェ ミ ッ タ領域 2 2、 ί) 形ペース領域 2 ¾3、 11形コ レク タ領域 2 4、 n +形コ レク タ領域 2 5 、 ェ 、 ク タ電極 2 6、 ベー ス電極 2 7 、 及ぴコ レク タ電極 2 8 力、 ら成る周知の ト ラ ン ジス タ が設け られている。 図 1 及ぴ図 2 に示されている周 知の制御電流供給回路 6 4 、 出力回路 2 1 、 及ぴ制御回路 6
0 も半導体基体 6 に周知の技術で形成されている 。 第 1 及び 第 2 のホ一ル素子 2， 3 に沿って配置された導体層 5 は、 絶 縁膜 2 0 上の図示されていない別の配線用の導体層 と 同時に 形成された金属層カゝら成る。
半導体 子 4 の電流 I s は導体層 5 に例えば図 3 で矢印に 示すよ つ に流れる。 即ち電流 Isは、 導体層 5 の第 4 の部分 5 d 力 ら 5 の部分 5 e に向 う よ う に流れる。 - れによ り 、 ァ ンペアの右ネジの法貝 IJ (Ampere' s right handed screw r u le) に従つて図 4 で矢印で示す方向の磁力線 H即ち磁束が 生 じる。 図 2 の磁力線 Hの方向か ら明 らかなよ う に第 1 のホ 一ル素子 2 のホール半導体領域 8 a に作用する磁力線 Hの方 向 と ホール素子 3 の第 2 のホール半導体領域 8 b に作用する 磁力線 Hの方向 と は互いに逆向さ になる。 また 、 電流測定時 には第 1 及ぴ第 2 のホ ル素子 2 、 3 の対の第 1 の電極 1 6 a 、 1 a 及ぴ 1 6 b 、 1 7 b 間に周知の方法に よつて制御 電流 I c をそれぞれ流す 。 磁力線 Hは制御電流 I c に直交す る方向性を有するので 、 第 1 及ぴ第 2 のホ一ル素子 2、 3 の 対の第 2 の電極 1 8 a 、 1 9 a 間及ぴ 1 8 b 、 1 9 b 間に第
1 及び第 2 のホール電圧 V hl、 ― V h2がそれぞれ発生する。 第 1 及び第 2 のホ 1 ~ル電圧 V hi 、 ― V h2の絶対値は配線導体 層 5 に流れる電流 I s の大き さ に比例する o 第 1 及ぴ第 2 の 動増幅器 2 9 、 3 0 からは互いに逆の極性の第 1 及ぴ第 2 のホール電圧 V hl、 一 V h2が得られる ので 、 第 3 の差動増幅
3 1 からは 、 V hi + V h2の合成出力が得られ 即ち、 第
3 の差動増幅 3 1 によつ て第 1 及ぴ第 2 の /お ―ル素子 2、
3 の出力電圧の絶対値の加算値に対応 した出力を得る こ と が き る o な 、 第 1 及ぴ第 2 のホ一ル素子 2 3 は同一ノ タ 一ンに形成されている ので、 第 1 及び第 2 のホ -ル電圧 V h 1、
V h2は互いに実質的に等しい。 従つて、 第 3 の差動増幅器 3
1 の出力は 2 V h 1にな り 、 1 つのホール奉子の 2 倍の出力 を 得る こ と がでさ Ό o
本実 Ifi形 は次の利点を有する ,
( 1 ) 第 1 及び第 2 のホール素子 2、 3 が形成されてい る半導体基体 6 の表面の絶縁膜 2 0 の上に被測定電流通路 と しての導体層 5 を設け 、 こ の導体層 5 をホール素子 2 、 3 に 隣接配置したので、 被測定電流通路をホ一ル素子 2、 3 に対 して近接配 する こ と が可能にな りゝ 電流 Isの検出感度の向 上を達成する こ と ができ る
( 2 ) 被測定電流通路と しての導体層 5 をホール素子 2 、
3 の全周の約 9 0 %を囲むよ う に配置したので、 平面的に見 て略四角形の第 1 及ぴ第 2 のホール素子半導体領域 8 a 、 8 b の 4 つの辺の全て CM の方向から磁界即ち磁力線 Hを第 1 及び 第 2 のホーノレ半導体領域 8 a 、 8 b に作用 させる こ とができ、 第 1 及ぴ第 2 のホール半導体領域 8 a 、 8 b に有効に作用す る磁束の量が大き く な り 、 電流 I sの検出感度の向上を図る こ と ができ る。
( 3 ) 第 1 及ぴ第 2 のノ ール素子 2 、 3 出力の絶対値の 加算値が得られる ので、 電流検出感度が大き く なる。
( 4 ) 導体層 5 の第 3 の部分 5 c を第 1 及ぴ第 2 のホー ノレ素 、 で共用 している の で、 集積回路 1 の ス ペー ス の 増大が抑え られて 、る。
( 5 ) 第 1 及ぴ第 2 のホール素子 2 、 3 を並置し、 こ の a成出力を得る構成であ り 且つ第 1 及ぴ第 2 のホーノレ素子
2 3 に対する導体層 5 の き方向が互いに逆になつている ので 、 不要な外部磁界 （ ノ ズ） が第 1 及ぴ第 2 のホール素' 子 2 、 3 に加わった場合に - れ等の相殺が生じ、 外部磁界の
>
影響の少ない電流検出を行 Ό こ と ができ る。 即ち不要外部磁 界に基づく ホール電圧を V 0 と する と 、 第 1 の差動増幅器 2
9 の出力は V h i + V 0 、 第 2 の差動増幅器 3 0 の出力は一 V h
2 + V 0 と な り 、 第 3 の差動増幅器 3 1 の出力は V h 1 + V 0 一
(一 V h 2 + V 0 ) = V h i + V h 2と な り 、 不要外部磁界の影響 の少ない出力を こ と ができ 、 電流 I sの検出精度が向上す
( 6 ) 被測定電流通路と しての導体眉 5 は、 集積回路 1 の他の配線用の導体層の形成工程を共用 して同時に作る こ と がでさ るので、 集積回路 1 のコス 卜 の上昇が抑え られる 。 従 つて、 ホ ル素子の代 り に G M R (巨大磁気抵抗効果） 素子 を用いた従来の集積回路等に比ベて ス 卜 の点で有利にな る o
第 2 の実施形態
次に図 7及ぴ図 8 を参照 して第 2 の実施形 rapのホ一ル素子 を含む集積回路 1 a を説明する 。 伹し 、 図 7 及ぴ図 8 におい て図 1 図 6 と実質的に同一の部分には同 の符号を付して その説明を省略する 0
図 7 及ぴ図 8 の集積回路 1 a は、 たに絶縁層 4 0 と 、 F e ゝ 又は Ν i ヽ 又は F e と N i の合金等の透磁率の高レ、材料 力 ら成る集磁板 4 1 と を設けゝ こ の他は図 1 図 6 の集積回 路 1 と 同 に構成したものである。 図 ； 8 i 明 らかなよ う に、 Ώ緣層 4 0 は 、 毫極 1 6 3, 、 1 6 b 、 1 7 a 、 1 7 b 、 1 8
3, 、 1 8 b 、 1 9 a 、 1 9 b 絶縁膜 2 0 、 及ぴ導体層 5 を 覆 う よ う に形成されている o 集磁板 4 1 は絶縁層 4 0 の上に 配置さ ている -
0 ' ~ の集磁板 4 1 は 気よ り 透磁率が高い ので 、 体層 5 れる電流に M いて生じた磁束 ホ一ル
、
半導体領域 8 a 、 8 b に良好に き 、 ホ一ル素子 2 の感
· - 度の向上に 与する o ^ ~ の集磁板 4 1 は 、 電流通路と しての 導体層 5 から生 じる磁束の全てを集磁でき る よ う に 、 第 1 及 ぴ第 2 の 4ヽ ―ル素子 2、 3 及ぴ導体 5 を十分に う よ う に 層
配置する こ と が望ま しレヽ o
第 3 の実施形態
図 9 は第 3 の実施形態の集 回路 1 b を図 1 と 様に示す 平面図である ο こ の図 9 の集積回路 1 b は 、 図 1 の集積回路
1 から半導体素子 4及ぴ制御回路 6 0 を さ 、 ·>- の他は図 1 と 同 に構成したものでめる ο 従つて 、 図 9 に いて図 1 〜 図 6 と共通する部分には同一の符号を付 してその説明を省略 する ο 図 9 の集積回路 1 b は 第 1 及ぴ第 2 のホ ール素子 2、 3 と 、 被測定電流通路用の 体層 5 と 、 制御電流供給回路 6
4 と 、 出力回路 2 1 と を共通の半導体 体 6 a に基づいて集 積化したも のである。 図 9 に いて 、 第 1 及ぴ第 2 のホール 素子 2 、 3 と導体層 5 と の関係は図 1 の これ等の関係 と 同一 である ので、 図 9 の集積回路 1 b は図 回路 1 と 同一
1 の
の利点を有する o
第 4 の実施形態
図 1 0 に示す第 4 の実施形 Henの第 1 及ぴ第 2 のホ一ル素子
2 ， 3 を有する集積回路 1 c は 、 図 6 の集積回路 1 b から制 御電流供給回路 6 4 と制御回路 2 1 と を省き、 こ の他は図 9 と 同一に形成 したものである o 従つて 、 図 1 0 において図 9 と 同一の部分には同一の符号付してその説明を省略する。 な お、 図 1 0 には電極 丄 6 a 、 1 6 b 1 7 a , 1 7 b , 1 3 a 、 1 8 b 、 1 9 a 、 及ぴ 1 9 b が破線で示め されている。 図 1 0 の集積回路 1 c は 、 図 1 及び図 9 と 同様に第 1 及び 第 2 のホーノレ 子 2 、 3 及ぴ導体層 5 を有する の で、 図 1 及 ぴ図 9 の集積回路 1 及び 1 b と 同一の利点を有する。
また、 図 1 0 の集積回路 1 c においては、 第 1 のホーノレ素 子 2 の他方の第 2 の電極 1 9 a と第 2 のホ ー ル素子 3 の他方 の第 2 の電極 1 9 b と を電 的に接続し、 第 1 の ホ ー ル素子
2 の一方の第 2 の電極 1 8 a と第 2 のホール素子 3 の一方の 第 2 の電極 1 8 と の間からホー ル電圧検出信号を得る こ と ができ る。 こ の場合には、 第 1 及ぴ第 2 のホール素子 2 、 3 の第 1 及び第 2 のホースレ電圧 V h i , V h 2の加算値 V h i + V h 2 が電極 1 8 a と 電極 1 8 b と の間に得られる。
また、 図 1 0 においては 、 第 1 のホール素子 2 の一方の第
2 の電極 1 8 a と第 2 のホ ―ノレ素子 3 の一方の第 2 の電極 1
8 b と を電気的に接 し、 第 1 のホール素子 2 の他方の第 2 の電極 1 9 a と第 2 のホール素子 3 の他方の第 2 の電極 1 9 b と の間から第 1 及ぴ第 2 のホール電圧 V h i、 V h 2の力！]算値
V h i + V h2を得る こ とができ る ο
第 5 の実施形態
次に、 図 1 1 の第 5 の実施形態の集積回路 1 d は、 第 1 及 ぴ第 2 のホ一ル半導体領域 8 a 、 8 b と電流通路と しての導 体層 5 と のノ ターンを変形し 、 こ の他は図 7及ぴ図 8 の集積 回路 1 a と |pj一に構成したものである。 従って 、 図 1 1 に いて図 7及ぴ図 8 と実質的に同一の部分には同一の符号を付 してその説明を省略す o
図 1 1 に いては 、 第 1 及ぴ第 2 のホ 一ノレ素子 2 、 3 の詳 細は示されてお らず 、 6 角形に変形された第 1 及ぴ第 1 のホ
―ル半導体領域 8 a 、 8 b のパタ ー ンのみ力 S示されてい：
図 1 1 における被測定 ¾流通路用の導体層 5 は 、 幅狭部分
5 0 と 対の幅広部分 5 1 、 5 2 と を有する。 2 つのホ一ル素 子 2 、 3 の相互間に幅狭部分 5 0 が配置され、 2 つのホ一ル 子 2 、 3 か ら離間 した領域に幅広部分 5 1 、 5 2 が配置さ れている 0 第 1 及ぴ第 2 のホール素子 2、 3 及ぴ導体層 5 の 上に図 7 と 様に集磁板 4 1 が配置されている c
図 1 1 の集積回路 1 d は第 1 及ぴ第 2 の実施形態と 同様な 利 を有する他に、 次の利点も有する o
( 1 ) 幅：狭部分 5 0 において電 密度を増加でき る ので、 被測定電流通路と しての導体層 5 の幅狭部分 5 0 を流れる電 流に基づいて生じ磁束第 1 及ぴ第 2 のホ一ル素子 2 、 3 に有 効に作用 させる こ と ができ、 電流の検出感度を さ らに向上さ せる こ と がでさ る。
( 2 ) 幅広部分 5 1 、 5 2 は放熱性が良いので、 導体層
5 a の放熱性の向上が図 られ 、 比較的大き な被測定電流の検 出が可能にな « o
( 3 ) 2 つのホ ―ル素子 2 、 3 の間に共通の被測定電流 通路と しての導体層 5 を配置している ので、 集積回路 1 d の 省スぺー ス化が図られる。
本発明は上述の実施態様に限定される も の でな く 、 例えば 次の変形が可能なものである。
( 1 ) 図 1 〜図 1 1 の各実施態様において、 第 1 及ぴ第
2 の ホ ール素子 2 、 3 のいずれか一方を省いて 1 つの ホ ール 素子で電流検出を行 う よ う に構成する こ と ができ る。 なお、 図 1 〜図 1 0 の集積回路 1 、 l a 、 l b 及ぴ l c において、 第 1 のホ一ル素子 2 のみを設ける場合には、 導体層 5 の第 1 及ぴ第 3 の部分 5 a 、 5 c を被測定電流通路とする こ と が望 ま しい。 また、 ホール素子を 3 個以上設けて、 これ等の合成 出力を得る こ と もでき る。
( 2 ) 図 1 〜図 1 0 において導体層 5 を第 1 及ぴ第 2 の ホール素子 2 、 3 の間の第 3 の部分 5 c のみのノ ターンと し、 第 1 及ぴ第 2 の部分 5 a 、 5 b を省 く こ と ができ る。 こ の様 に構成 しても不要外部磁界 (ノ イ ズ） の影響を低減でき る。 なお、 導体層 5 を第 1 及ぴ第 2 のホール素子 2 、 3 のそれぞ れの全周の半分以上を囲むよ う に設ける こ と が望ま しい。
( 3 ) 集磁体と しての集磁板 4 1 を対のホール半導体領 域 8 a 、 8 b の上方の特定された領域のみに配置する こ と が さ る。
( 4 ) 集磁板 4 1 の代 り にフユ ライ ト入 り 樹脂層から成 る集磁体をホール素子 2 、 3 の上方に設ける こ と ができ る。
( 5 ) 導体層 5 を周知の多層化の技術によ ってコ イ ル状 に形成 し 、 コ イ ル状導体層で第 1 及ぴ第 2 のホール素子 2 、
3 をそれぞれ囲むこ と ができ る。 産業上の利用可能性
上述から明 らかなよ う に、 本発明に係わる ホール素子 する半導体装置は、 スイ ッチングレギ レータ等の電気回路の 電流測定に利用する こ と ができ る。

Claims

求 の 範
1 . 電気回路の電流を測定するため の半導体装置であって、 ホール効果素子を有する半導体基体と 、
前記半導体基体の表面に配置された絶縁膜と 、
平面的に見て前記ホール効果素子に沿 う よ う に刖記絶縁膜 の上に配置され且つ前記電気回路の電流を流すこ と がでさ る よ に形成された導体層 と
を備えている こ と を特徴とする半導体装置。
2 • 前記導体層は前記ホール効果素子の全周囲の半分以上 を囲むよ う に配置されている こ と を特徴とする請求の範囲 1 ϊ!し載の半導体装置。
3 • 前記半導体基体は更に別の回路素子を有し、 導体層 は目 |J記別の回路素子を通って流れた電流がこの導体層を isつ て · - 流れる よ う に前記別の回路素子に接続されている と を特 徴とする請求の範囲 1 又は 2記載の半導体装置。
4 • 更に、 集磁体を有し、 こ の集磁体が前記導体層の 流に 基づいて生 じた磁束を前記ホール効果素子に導く よ う に配置 されている こ と を特徴とする請求の範囲 1 又は 2 に記載の半 導体装置。
5 電気回路の電流を測定するため の半導体装置であつて 第 1 及ぴ第 2 の ホール効果素子を有する半導体基体と 、 前記半導体基体の表面に配置された絶縁膜と 、
m記第 1 のホール効果素子に対しては第 1 の方向性を有す る磁界を与え 前記第 2 のホール効果素子に対 しては前記第
1 の方向 と反対の第 2 の方向性を有する磁界を与える よ う に 刖記絶縁膜の上に配置され且つ前記電気回路の電流を流すこ と ができ る よ う に形成された導体層 と 、
前記第 1 及ぴ第 2 のホール効果素子の出力電圧の絶対値の 加算値に対応する 出力を得るために前記第 1 及び第 2 のホー ル効果素子に接続された出力手段と
を備えている こ と を特徴とする半導体装置。
6 . 前記導体層は、 前記第 1 のホール効果素子をコ字状に囲 む第 1 の部分と 、 前記第 2 のホール効果素子をコ字状に囲む 第 2 の部分と 、 前記第 1 及ぴ第 2 のホール効果素子の間に配 置され且つ前記第 1 及ぴ第 2 の部分を連結している第 3 の部 分と
を有している こ と を特徴とする請求の範囲 5 記載の半導体装 置 ο
7 • 出力手段は、
目 sし _ のホール効果素子に接続された第 1 の増幅器と 、 刖 s己 厶 のホール効果素子に接続された第 2 の増幅器と 、 刖記第 1 及び第 2 の増幅器の出力の絶対値の加算値を得る ために南 1』記第 1 及び第 2 の増幅器に接続された演算手段と か t3成る こ と を特徴とする請求の範囲 5 又は 6 記載の半導 体
8 - 前記半導体基体は更に別の回路素子を有し、 前記導体層 は刖記別の回路素子を通って流れた電流がこ の導体層を通つ て流 し よ う に前記別の回路素子に接続されている こ と を特 徴とする請求の範囲 5 又は 6記載の半導体装置。
9 更に、 集磁体を有し、 こ の集磁体は前記導体層の電流に 基づいて生 じた磁束を前記ホール効果素子に導く よ う に配置 されて ヽる こ と を特徴とする請求の範囲 5 又は 6 に記載の半 導体装置。
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