JP2001230467A - ホール素子を備えた電流検出装置 - Google Patents
ホール素子を備えた電流検出装置Info
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Abstract
(57)【要約】
【課題】 ホール素子を使用して、電流を高精度に検出
することが困難であった。 【解決手段】 ホール素子１を構成する半導体基体２３
の表面の絶縁膜３２の上に電流通路としての導体層１５
を設ける。このをホール素子１の主動作領域を囲むよう
に配置する。導体層１５と半導体基体２３との間に誘導
ノイズを防ぐためのＭｏからなるシールド層５０を配置
する。
することが困難であった。 【解決手段】 ホール素子１を構成する半導体基体２３
の表面の絶縁膜３２の上に電流通路としての導体層１５
を設ける。このをホール素子１の主動作領域を囲むよう
に配置する。導体層１５と半導体基体２３との間に誘導
ノイズを防ぐためのＭｏからなるシールド層５０を配置
する。
Description
【０００１】
【発明の属する分野】本発明は、ホール素子を備えた電
流検出装置に関する。
流検出装置に関する。
【０００２】
【従来の技術】ホール素子は、ここに印加される磁界に
正比例した電圧即ちホール電圧を発生する。従って、ホ
ール素子を電流通路に沿って配置すると、電流通路を流
れる電流に比例して発生する磁界がホール素子に作用
し、ホール素子から電流に比例した電圧を得ることがで
きる。
正比例した電圧即ちホール電圧を発生する。従って、ホ
ール素子を電流通路に沿って配置すると、電流通路を流
れる電流に比例して発生する磁界がホール素子に作用
し、ホール素子から電流に比例した電圧を得ることがで
きる。
【０００３】
【発明が解決しようとする課題】ところで、本件出願人
は、電流の検出感度を向上させるために、ホール素子を
含む半導体基体の上面に絶縁膜を設け、この絶縁膜の上
に被検出電流の通路としての導体層を設けることをＰＣ
Ｔ／ＪＰ９９／０５４０８で提案した。この様に半導体
基体上に導体層を被検出電流の通路とすれば、ホール素
子の主動作領域に電流通路を近接させることが可能にな
り、検出感度が向上する。しかし、ここには、誘導ノイ
ズを防ぐための具体的手段が開示されていない。
は、電流の検出感度を向上させるために、ホール素子を
含む半導体基体の上面に絶縁膜を設け、この絶縁膜の上
に被検出電流の通路としての導体層を設けることをＰＣ
Ｔ／ＪＰ９９／０５４０８で提案した。この様に半導体
基体上に導体層を被検出電流の通路とすれば、ホール素
子の主動作領域に電流通路を近接させることが可能にな
り、検出感度が向上する。しかし、ここには、誘導ノイ
ズを防ぐための具体的手段が開示されていない。
【０００４】そこで、本発明の目的は誘導ノイズによる
妨害を抑制して電流を高精度に検出即ち測定することが
できる電流検出装置を提供することにある。
妨害を抑制して電流を高精度に検出即ち測定することが
できる電流検出装置を提供することにある。
【０００５】
【課題を解決するための手段】上記課題を解決し、上記
目的を達成するための本発明は、電気回路の電流を検出
するための装置であって、ホール素子を有する半導体基
体と、前記ホール素子を覆うように前記半導体基体の一
方の表面上に配置された第１の絶縁膜と、前記第１の絶
縁膜の関口を通して前記ホール素子の複数の半導体領域
にそれぞれ接続された複数の電極と、前記第１の絶縁膜
の上に配置され且つ前記複数の電極にそれぞれ接続され
た複数の配線導体層と、前記第１の絶縁膜及び前記複数
の電極及び前記複数の配線導体を覆うように形成された
第２の絶縁膜と、平面的に見て少なくとも前記ホール素
子の主動作領域の一部を覆うように前記第２の絶縁膜の
上に配置されたシールド層と、前記シールド層を覆うよ
うに形成された第３の絶縁膜と、平面的に見て前記主動
作領域に沿う部分を有するように前記第３の絶縁膜の上
に配置され被検出電流通路用導体層とを備えた電流検出
装置に係わるものである。
目的を達成するための本発明は、電気回路の電流を検出
するための装置であって、ホール素子を有する半導体基
体と、前記ホール素子を覆うように前記半導体基体の一
方の表面上に配置された第１の絶縁膜と、前記第１の絶
縁膜の関口を通して前記ホール素子の複数の半導体領域
にそれぞれ接続された複数の電極と、前記第１の絶縁膜
の上に配置され且つ前記複数の電極にそれぞれ接続され
た複数の配線導体層と、前記第１の絶縁膜及び前記複数
の電極及び前記複数の配線導体を覆うように形成された
第２の絶縁膜と、平面的に見て少なくとも前記ホール素
子の主動作領域の一部を覆うように前記第２の絶縁膜の
上に配置されたシールド層と、前記シールド層を覆うよ
うに形成された第３の絶縁膜と、平面的に見て前記主動
作領域に沿う部分を有するように前記第３の絶縁膜の上
に配置され被検出電流通路用導体層とを備えた電流検出
装置に係わるものである。
【０００６】なお、請求項２に示すように、第４の絶縁
膜を設け、この上に別のシ−ルド層を設けることができ
る。また、請求項３に示すように電流通路形成用導体層
を基準にして半導体基体と反対側にシ−ルド層を設ける
ことができる。また、請求項４に示すように、電流通路
となる導体層をホール素子の主動作領域の外周の少なく
とも３／４に沿うように配置することが望ましい。ま
た、請求項５に示すように集磁体を配置することが望ま
しい。
膜を設け、この上に別のシ−ルド層を設けることができ
る。また、請求項３に示すように電流通路形成用導体層
を基準にして半導体基体と反対側にシ−ルド層を設ける
ことができる。また、請求項４に示すように、電流通路
となる導体層をホール素子の主動作領域の外周の少なく
とも３／４に沿うように配置することが望ましい。ま
た、請求項５に示すように集磁体を配置することが望ま
しい。
【０００７】
【発明の効果】各請求項の発明によれば、単一又は複数
のシールド層を設けるので、誘導ノイズ、又は電界ノイ
ズ、又は電磁ノイズ等のノイズによる影響を軽減して電
流検出の精度を高めることができる。また、電流通過用
導体層及びシールド層を半導体基体に一体的に形成する
ので、小型化及び低コスト化を図ることができる。ま
た、電流通路用導体層とホール素子とが一体化されてい
るので、両者の位置関係が一定となり、複数の電流検出
装置間の電流検出のバラツキが少なくなり、且つ使い勝
手が良くなる。また、請求項４の発明によれば、検出感
度を更に高めることができる。また、請求項５の発明に
よれば、磁電変換の効率を高めることができる。
のシールド層を設けるので、誘導ノイズ、又は電界ノイ
ズ、又は電磁ノイズ等のノイズによる影響を軽減して電
流検出の精度を高めることができる。また、電流通過用
導体層及びシールド層を半導体基体に一体的に形成する
ので、小型化及び低コスト化を図ることができる。ま
た、電流通路用導体層とホール素子とが一体化されてい
るので、両者の位置関係が一定となり、複数の電流検出
装置間の電流検出のバラツキが少なくなり、且つ使い勝
手が良くなる。また、請求項４の発明によれば、検出感
度を更に高めることができる。また、請求項５の発明に
よれば、磁電変換の効率を高めることができる。
【０００８】
【実施形態及び実施例】次に、図１〜図８を参照して本
発明の第１の実施形態及び実施例を説明する。図１及び
図２に示す電流検出装置は、大別してホール素子１と、
金属製支持板２と、第１及び第２の電流通路用端子３、
４と、第１、第２、第３、第４、第５及び第６の外部リ
ード端子６、７、８、９、１０、１１と、第１の電流通
路形成用導体としての第１の金属ワイヤ１２、第２の電
流通路形成用導体としての第２及び第３の金属ワイヤ１
３、１４及び導体層１５と、絶縁板１６と、下側シール
ド層１７と、絶縁性外囲体としての樹脂封止体１８と、
上側シールド層５０と、集磁器としての板状集磁体５１
とを備えている。
発明の第１の実施形態及び実施例を説明する。図１及び
図２に示す電流検出装置は、大別してホール素子１と、
金属製支持板２と、第１及び第２の電流通路用端子３、
４と、第１、第２、第３、第４、第５及び第６の外部リ
ード端子６、７、８、９、１０、１１と、第１の電流通
路形成用導体としての第１の金属ワイヤ１２、第２の電
流通路形成用導体としての第２及び第３の金属ワイヤ１
３、１４及び導体層１５と、絶縁板１６と、下側シール
ド層１７と、絶縁性外囲体としての樹脂封止体１８と、
上側シールド層５０と、集磁器としての板状集磁体５１
とを備えている。
【０００９】ホール素子１は、図３及び図８に示すよう
に平面的に見て即ちホール素子１の主面及び支持板２の
主面に対して垂直な方向から見て四角形であって、第
１、第２、第３及び第４の電極１９ａ、２０ａ、２１
ａ、２２ａを有している。第１、第２、第３及び第４の
電極１９ａ、２０ａ、２１ａ、２２ａは、第１、第２、
第３及び第４の配線導体層１９ｂ、２０ｂ、２１ｂ、２
２ｂを介して第１、第２、第３及び第４の端子１９ｃ、
２０ｃ、２１ｃ、２２ｃにそれぞえれ接続されている。
ホール素子１を使用する時には、第１及び第２の端子１
９ｃ、２０ｃに周知の制御電流供給回路が接続される。
第３及び第４の端子２１ｃ、２２ｃには周知の増幅器が
接続される。第１、第２、第３及び第４の電極１９ａ、
２０ａ、２１ａ、２２ａは、図７及び図８に示す半導体
基体２３の第１、第２、第３及び第４の半導体領域２
４、２５、２６、２７にそれぞれ接続されている。
に平面的に見て即ちホール素子１の主面及び支持板２の
主面に対して垂直な方向から見て四角形であって、第
１、第２、第３及び第４の電極１９ａ、２０ａ、２１
ａ、２２ａを有している。第１、第２、第３及び第４の
電極１９ａ、２０ａ、２１ａ、２２ａは、第１、第２、
第３及び第４の配線導体層１９ｂ、２０ｂ、２１ｂ、２
２ｂを介して第１、第２、第３及び第４の端子１９ｃ、
２０ｃ、２１ｃ、２２ｃにそれぞえれ接続されている。
ホール素子１を使用する時には、第１及び第２の端子１
９ｃ、２０ｃに周知の制御電流供給回路が接続される。
第３及び第４の端子２１ｃ、２２ｃには周知の増幅器が
接続される。第１、第２、第３及び第４の電極１９ａ、
２０ａ、２１ａ、２２ａは、図７及び図８に示す半導体
基体２３の第１、第２、第３及び第４の半導体領域２
４、２５、２６、２７にそれぞれ接続されている。
【００１０】半導体基体２３は、平面的に見て四角形の
板状のシリコンから成り、ｎ型の第１、第２、第３及び
第４の半導体領域２４、２５、２６、２７の他に、第
５、第６、第７及び第８の半導体領域２８、２９、３
０、３１を有する。第５の半導体領域２８はｎ型導電型
を有し、半導体基体２３の大部分を占めるｐ型の第８の
半導体領域３１の中に島状に形成され、図７に示すよう
に平面的に見て十字状のパターンを有する。第１及び第
２の半導体領域２４、２５は第５の半導体領域２８の不
純物濃度よりも高い不純物濃度を有するｎ＋型半導体領
域であって、図７に示すようにＹ軸方向において互いに
離間して対向配置され且つ第５の半導体領域２８の中に
島状に形成されている。この第１及び第２の半導体領域
２４、２５には第１及び第２の電極１９ａ、２０ａがオ
ーミック接触している。第１及び第２の端子１９ｃ、２
０ｃに制御電流供給回路を接続すると、第１の半導体領
域２４から第２の半導体領域２５に向かう方向又はこれ
と逆の方向性を有して第５の半導体領域２８に周知の制
御電流Ｉｃが流れる。従って、第１及び第２の半導体領
域２４、２５を制御電流供給用半導体領域と呼ぶことも
できる。
板状のシリコンから成り、ｎ型の第１、第２、第３及び
第４の半導体領域２４、２５、２６、２７の他に、第
５、第６、第７及び第８の半導体領域２８、２９、３
０、３１を有する。第５の半導体領域２８はｎ型導電型
を有し、半導体基体２３の大部分を占めるｐ型の第８の
半導体領域３１の中に島状に形成され、図７に示すよう
に平面的に見て十字状のパターンを有する。第１及び第
２の半導体領域２４、２５は第５の半導体領域２８の不
純物濃度よりも高い不純物濃度を有するｎ＋型半導体領
域であって、図７に示すようにＹ軸方向において互いに
離間して対向配置され且つ第５の半導体領域２８の中に
島状に形成されている。この第１及び第２の半導体領域
２４、２５には第１及び第２の電極１９ａ、２０ａがオ
ーミック接触している。第１及び第２の端子１９ｃ、２
０ｃに制御電流供給回路を接続すると、第１の半導体領
域２４から第２の半導体領域２５に向かう方向又はこれ
と逆の方向性を有して第５の半導体領域２８に周知の制
御電流Ｉｃが流れる。従って、第１及び第２の半導体領
域２４、２５を制御電流供給用半導体領域と呼ぶことも
できる。
【００１１】第３及び第４の半導体領域２６、２７は、
第５の半導体領域２８のｎ型不純物濃度よりも高い不純
物濃度を有するｎ＋型半導体領域であって、第５の半導
体領域２８のＹ軸方向の中央部分の両端の近くに配置さ
れている。この第３及び第４の半導体領域２６、２７の
一部は第５の半導体領域２８に隣接し、残部はｐ型半導
体から成る第６及び第７の半導体領域２９、３０に隣接
している。Ｘ軸方向において互いに対向している第３及
び第４の半導体領域２６、２７には第３及び第４の電極
２１ａ、２２ａがオーミック接触している。第３及び第
４の半導体領域２６、２７はホール電圧検出用半導体領
域と呼ぶこともできる。ｐ型の第６及び第７の半導体領
域２９、３０はｎ＋型の第３及び第４の半導体領域２
６、２７の第５の半導体領域２８に対する接触面積を制
限するものである。
第５の半導体領域２８のｎ型不純物濃度よりも高い不純
物濃度を有するｎ＋型半導体領域であって、第５の半導
体領域２８のＹ軸方向の中央部分の両端の近くに配置さ
れている。この第３及び第４の半導体領域２６、２７の
一部は第５の半導体領域２８に隣接し、残部はｐ型半導
体から成る第６及び第７の半導体領域２９、３０に隣接
している。Ｘ軸方向において互いに対向している第３及
び第４の半導体領域２６、２７には第３及び第４の電極
２１ａ、２２ａがオーミック接触している。第３及び第
４の半導体領域２６、２７はホール電圧検出用半導体領
域と呼ぶこともできる。ｐ型の第６及び第７の半導体領
域２９、３０はｎ＋型の第３及び第４の半導体領域２
６、２７の第５の半導体領域２８に対する接触面積を制
限するものである。
【００１２】第１及び第２の半導体領域２４、２５間に
制御電流Ｉｃが流れ、この制御電流Ｉｃに対して直交す
るように磁界を印加すると、第３及び第４の半導体領域
２６、２７間に周知のホール効果の原理に従ってホール
電圧が得られる。従って、ホール素子１のホール電圧を
発生させるための主動作領域は、第５の半導体領域２８
における第１及び第２の半導体領域２４、２５の相互間
及び第３及び第４の半導体領域２６、２７の相互間であ
る。しかし、概略的には第５の半導体領域２８の全体を
ホール素子の主動作領域と呼ぶことができる。
制御電流Ｉｃが流れ、この制御電流Ｉｃに対して直交す
るように磁界を印加すると、第３及び第４の半導体領域
２６、２７間に周知のホール効果の原理に従ってホール
電圧が得られる。従って、ホール素子１のホール電圧を
発生させるための主動作領域は、第５の半導体領域２８
における第１及び第２の半導体領域２４、２５の相互間
及び第３及び第４の半導体領域２６、２７の相互間であ
る。しかし、概略的には第５の半導体領域２８の全体を
ホール素子の主動作領域と呼ぶことができる。
【００１３】半導体基体２３の一方の主面には多層絶縁
膜３２が設けられ、他方の主面には例えばアルミニウム
から成る金属層３３が設けられている。多層絶縁膜３２
は例えばシリコン酸化物から成る第１、第２及び第３の
絶縁膜３２ａ、３２ｂ、３２ｃと、絶縁性接着材から成
る第４の絶縁膜３２ｄとから成る。例えばアルミニウム
から成る第１、第２、第３及び第４の配線導体層１９
ｂ、２０ｂ、２１ｂ、２２ｂの一部は第１及び第２の絶
縁膜３２ａ、３２ｂの間に配置され、これ等の一方の端
は第１、第２、第３及び第４の電極１９ａ、２０ａ、２
１ａ、２２ａに。第１、第２、第３及び第４の電極１９
ａ、２０ａ、２１ａ、２２ａは第１の絶縁膜３２ａの開
口を介して第１、第２、第３及び第４の半導体領域２
４、２５、２６、２７に接触している。また、第１、第
２、第３及び第４の配線導体層１９ｂ、２０ｂ、２１
ｂ、２２ｂの他端は第２及び第３の絶縁膜３２ｂ、３２
ｃの開口を介してこの上方に導出されて第１、第２、第
３及び第４の端子１９ｄ、２０ｄ、２１ｄ、２２ｄに接
続されている。
膜３２が設けられ、他方の主面には例えばアルミニウム
から成る金属層３３が設けられている。多層絶縁膜３２
は例えばシリコン酸化物から成る第１、第２及び第３の
絶縁膜３２ａ、３２ｂ、３２ｃと、絶縁性接着材から成
る第４の絶縁膜３２ｄとから成る。例えばアルミニウム
から成る第１、第２、第３及び第４の配線導体層１９
ｂ、２０ｂ、２１ｂ、２２ｂの一部は第１及び第２の絶
縁膜３２ａ、３２ｂの間に配置され、これ等の一方の端
は第１、第２、第３及び第４の電極１９ａ、２０ａ、２
１ａ、２２ａに。第１、第２、第３及び第４の電極１９
ａ、２０ａ、２１ａ、２２ａは第１の絶縁膜３２ａの開
口を介して第１、第２、第３及び第４の半導体領域２
４、２５、２６、２７に接触している。また、第１、第
２、第３及び第４の配線導体層１９ｂ、２０ｂ、２１
ｂ、２２ｂの他端は第２及び第３の絶縁膜３２ｂ、３２
ｃの開口を介してこの上方に導出されて第１、第２、第
３及び第４の端子１９ｄ、２０ｄ、２１ｄ、２２ｄに接
続されている。
【００１４】厚さ約０．１μｍのモリブデン（Ｍｏ）層
から成る導電性材料の上側シールド層５０は、第２の絶
縁膜３２ｂの上に例えば蒸着又はスパッタリング又はメ
ッキで形成されている。なお、このシールド層５０は平
面的に見て少なくとも第５の半導体領域２８を覆うよう
に配置され、且つグランドに接続される第４の端子２２
ｃに対して電気的に接続されている。第３の絶縁膜３２
ｃは蒸着又はスパッタリングで形成され、シールド層５
０を覆うように配置されている。第２の電流通路を形成
するための導体層１５は厚さ約５〜１３μｍの金（Ａ
ｕ）層から成り、第３の絶縁膜３２ｃの上にメッキ又は
蒸着又はスパッタリングで形成されている。空気よりも
透磁率の高い板状磁性体（例えばフェライト、Ｆｅ，Ｎ
ｉ等）から成る集磁体５１は導体層１５の上に形成され
た第４の絶縁膜３２ｄの上に配置されている。なお、集
磁体５１は平面的に見て少なくとも第５の半導体領域２
８を覆うように配置され導体層１５の上に絶縁性樹脂接
着材から成る第４の絶縁膜３２ｄによって固着されてい
る。集磁体５１を板状磁性体とする代りに、第４の絶縁
膜３２ｄ上に蒸着、塗布等によって磁性体膜を形成し、
これを集磁体とすこともできる。
から成る導電性材料の上側シールド層５０は、第２の絶
縁膜３２ｂの上に例えば蒸着又はスパッタリング又はメ
ッキで形成されている。なお、このシールド層５０は平
面的に見て少なくとも第５の半導体領域２８を覆うよう
に配置され、且つグランドに接続される第４の端子２２
ｃに対して電気的に接続されている。第３の絶縁膜３２
ｃは蒸着又はスパッタリングで形成され、シールド層５
０を覆うように配置されている。第２の電流通路を形成
するための導体層１５は厚さ約５〜１３μｍの金（Ａ
ｕ）層から成り、第３の絶縁膜３２ｃの上にメッキ又は
蒸着又はスパッタリングで形成されている。空気よりも
透磁率の高い板状磁性体（例えばフェライト、Ｆｅ，Ｎ
ｉ等）から成る集磁体５１は導体層１５の上に形成され
た第４の絶縁膜３２ｄの上に配置されている。なお、集
磁体５１は平面的に見て少なくとも第５の半導体領域２
８を覆うように配置され導体層１５の上に絶縁性樹脂接
着材から成る第４の絶縁膜３２ｄによって固着されてい
る。集磁体５１を板状磁性体とする代りに、第４の絶縁
膜３２ｄ上に蒸着、塗布等によって磁性体膜を形成し、
これを集磁体とすこともできる。
【００１５】支持板２は図５から明らかなように、この
主面に垂直な方向から見て即ち平面的に見て全体的に四
角形のパターンに形成され、ホール素子１よりも僅かに
大きい面積を有する。この支持板２は０．５〜１．０ｍ
ｍ程度の厚さを有する例えば表面にニッケルメッキ層を
有する銅板から成る金属板であって、ホール素子１を機
械的に支持する機能を有する他に、放熱板としての機能
も有し、更に静電シールドとしても機能する。支持板２
の対向する対の縁から第５及び第６の外部リード端子１
０、１１が導出されている。この外部リード端子１０、
１１はグランドに対する接続に使用される。第１及び第
２の電流通路用端子３、４は支持板２の１つの縁に沿っ
て配置されている。ホール素子を外部に接続するための
第１〜第４の外部リード端子６〜９は支持板２から僅か
に離間している。支持板２、第１及び第２の電流通路用
端子３、４、第１〜第６の外部リード端子６〜１１は図
５で破線で示す樹脂封止体１８によって被覆され、機械
的に相互に連結される。
主面に垂直な方向から見て即ち平面的に見て全体的に四
角形のパターンに形成され、ホール素子１よりも僅かに
大きい面積を有する。この支持板２は０．５〜１．０ｍ
ｍ程度の厚さを有する例えば表面にニッケルメッキ層を
有する銅板から成る金属板であって、ホール素子１を機
械的に支持する機能を有する他に、放熱板としての機能
も有し、更に静電シールドとしても機能する。支持板２
の対向する対の縁から第５及び第６の外部リード端子１
０、１１が導出されている。この外部リード端子１０、
１１はグランドに対する接続に使用される。第１及び第
２の電流通路用端子３、４は支持板２の１つの縁に沿っ
て配置されている。ホール素子を外部に接続するための
第１〜第４の外部リード端子６〜９は支持板２から僅か
に離間している。支持板２、第１及び第２の電流通路用
端子３、４、第１〜第６の外部リード端子６〜１１は図
５で破線で示す樹脂封止体１８によって被覆され、機械
的に相互に連結される。
【００１６】支持板２と第１及び第２の電流通路用端子
３、４とホール素子用の第１〜第６の外部リード端子６
〜１１とは図６に示すリードフレーム４０に基づいて形
成されており、同一の材料且つ同一厚みの金属板から成
る。リードフレーム４０は図６で左側の端子３、６、
８、１０を相互に連結するための第１の帯状連結部分４
１と、右側の端子４、７、９、１１を相互に連結するた
めの第２の帯状連結部分４２と、第１及び第２の帯状連
結部分４１、４２を連結するための第３の帯状連結部分
４３とを有する。図６には１個のホール素子の端子３、
４、６〜１１を含むリードフレーム４０が示されている
が、実際には１つのリードフレーム４０に複数のホール
素子のための多数の端子が設けられている。第１及び第
２の電流通路用端子３、４及び第１〜第６の外部リード
端子６〜１１は樹脂封止体１８が形成された後に図６の
鎖線の位置で切断される。
３、４とホール素子用の第１〜第６の外部リード端子６
〜１１とは図６に示すリードフレーム４０に基づいて形
成されており、同一の材料且つ同一厚みの金属板から成
る。リードフレーム４０は図６で左側の端子３、６、
８、１０を相互に連結するための第１の帯状連結部分４
１と、右側の端子４、７、９、１１を相互に連結するた
めの第２の帯状連結部分４２と、第１及び第２の帯状連
結部分４１、４２を連結するための第３の帯状連結部分
４３とを有する。図６には１個のホール素子の端子３、
４、６〜１１を含むリードフレーム４０が示されている
が、実際には１つのリードフレーム４０に複数のホール
素子のための多数の端子が設けられている。第１及び第
２の電流通路用端子３、４及び第１〜第６の外部リード
端子６〜１１は樹脂封止体１８が形成された後に図６の
鎖線の位置で切断される。
【００１７】絶縁板１６は平面形状がホール素子１より
も少し大きい四角形の例えばセラミック板であって、ホ
ール素子１を支持板２から絶縁する機能の他に、磁性体
層１７及びホール素子１を機械的に支持する機能を有す
る。絶縁板１６の上面にホール素子とほぼ同一の平面パ
ターンを有するように形成されたシールド層１７は例え
ば鉄、ニッケル、コバルト等の導電性を有する磁性体か
ら成り、外部電界及び磁界をシールドする機能を有す
る。このシールド層１７はワイヤ１７ａによって外部リ
ード端子１０に接続されている。このシールド層１７は
磁気シールド効果の他に、導体層１５の電流に基づいて
生じた磁束の経路の磁気抵抗を低下させる機能即ち集磁
機能も有する。なお、誘導ノイズを防ぐための導電体層
と磁気ノイズを防ぐための磁性体層との積層体をシール
ド層１７とすることができる。また、シールド層１７を
Ｃｕ、Ｍｏ等の非磁性導体とすることもできる。また、
シ−ルド層１７をフェライト等の絶縁性磁性体層とする
ことができる。
も少し大きい四角形の例えばセラミック板であって、ホ
ール素子１を支持板２から絶縁する機能の他に、磁性体
層１７及びホール素子１を機械的に支持する機能を有す
る。絶縁板１６の上面にホール素子とほぼ同一の平面パ
ターンを有するように形成されたシールド層１７は例え
ば鉄、ニッケル、コバルト等の導電性を有する磁性体か
ら成り、外部電界及び磁界をシールドする機能を有す
る。このシールド層１７はワイヤ１７ａによって外部リ
ード端子１０に接続されている。このシールド層１７は
磁気シールド効果の他に、導体層１５の電流に基づいて
生じた磁束の経路の磁気抵抗を低下させる機能即ち集磁
機能も有する。なお、誘導ノイズを防ぐための導電体層
と磁気ノイズを防ぐための磁性体層との積層体をシール
ド層１７とすることができる。また、シールド層１７を
Ｃｕ、Ｍｏ等の非磁性導体とすることもできる。また、
シ−ルド層１７をフェライト等の絶縁性磁性体層とする
ことができる。
【００１８】シールド層１７を備えた絶縁板１６は、図
２及び図８に示すように支持板２の主面上に絶縁性接着
層３４によって固着されている。ホール素子１の下面の
金属層３３は半田等の導電性接合材層３５によってシ−
ルド層１７に固着されている。
２及び図８に示すように支持板２の主面上に絶縁性接着
層３４によって固着されている。ホール素子１の下面の
金属層３３は半田等の導電性接合材層３５によってシ−
ルド層１７に固着されている。
【００１９】ホール素子１の例えばアルミニウムから成
る第１、第２、第３及び第４の端子１９ｃ、２０ｃ、２
１ｃ、２２ｃは、図１に示すように第１、第２、第３及
び第４の外部リード端子６、７、８、９に金属ワイヤ３
６、３７、３８、３９によって接続されている。
る第１、第２、第３及び第４の端子１９ｃ、２０ｃ、２
１ｃ、２２ｃは、図１に示すように第１、第２、第３及
び第４の外部リード端子６、７、８、９に金属ワイヤ３
６、３７、３８、３９によって接続されている。
【００２０】第１及び第２の電流通路用端子３、４の相
互間に接続された第１の金属ワイヤ１２は第１の電流通
過を形成するためのアルミニウム線であって、被検出電
流Ｉｓを第１及び第２の電流Ｉs1、Ｉs2に分流した時の
第１の電流Ｉs1を流すことができるように形成されてい
る。
互間に接続された第１の金属ワイヤ１２は第１の電流通
過を形成するためのアルミニウム線であって、被検出電
流Ｉｓを第１及び第２の電流Ｉs1、Ｉs2に分流した時の
第１の電流Ｉs1を流すことができるように形成されてい
る。
【００２１】第１の電流通路に並列接続された第２の電
流通路の電流Ｉs2に基づく磁束をホール素子１に与える
ために、例えばアルミニウムから成る導体層１５が半導
体基体２３の主面に対して垂直な方向から見て即ち平面
的に見て略Ω状に形成され、ホール素子１の主動作領域
としての第５の半導体領域２８が導体層１５の内側に配
置されている。この導体層１５の一端部と第１の電流通
路用端子３とがアルミニウムから成る第２の金属ワイヤ
１３によって接続されている。また、導体層１５の他端
部と第２の電流通路用端子４とがアルミニウムから成る
第３の金属ワイヤ１４によって接続されている。第１の
金属ワイヤ１２の一端から他端までの抵抗値をＲ1 、第
２の金属ワイヤ１３と導体層１５と第３の金属ワイヤ１
４との直列回路の一端から他端までの抵抗値をＲ2 と
し、第１及び第２の電流通路用端子３、４の抵抗は無視
できるほど小さいとすれば、第１及び第２の電流通路の
電流Ｉs1、Ｉs2は次式に示す値になる。 Ｉs1＝Ｉｓ｛Ｒ2 ／（Ｒ1 ＋Ｒ2 ）｝ Ｉs2＝Ｉｓ｛Ｒ1 ／（Ｒ1 ＋Ｒ2 ）｝
流通路の電流Ｉs2に基づく磁束をホール素子１に与える
ために、例えばアルミニウムから成る導体層１５が半導
体基体２３の主面に対して垂直な方向から見て即ち平面
的に見て略Ω状に形成され、ホール素子１の主動作領域
としての第５の半導体領域２８が導体層１５の内側に配
置されている。この導体層１５の一端部と第１の電流通
路用端子３とがアルミニウムから成る第２の金属ワイヤ
１３によって接続されている。また、導体層１５の他端
部と第２の電流通路用端子４とがアルミニウムから成る
第３の金属ワイヤ１４によって接続されている。第１の
金属ワイヤ１２の一端から他端までの抵抗値をＲ1 、第
２の金属ワイヤ１３と導体層１５と第３の金属ワイヤ１
４との直列回路の一端から他端までの抵抗値をＲ2 と
し、第１及び第２の電流通路用端子３、４の抵抗は無視
できるほど小さいとすれば、第１及び第２の電流通路の
電流Ｉs1、Ｉs2は次式に示す値になる。 Ｉs1＝Ｉｓ｛Ｒ2 ／（Ｒ1 ＋Ｒ2 ）｝ Ｉs2＝Ｉｓ｛Ｒ1 ／（Ｒ1 ＋Ｒ2 ）｝
【００２２】図１に示す電流検出装置で電流Ｉs を検出
又は測定する時には、第１及び第２の電流通路用端子
３、４を電気回路に直列に接続し、且つ第１及び第２の
外部リード端子６、７に周知の制御電流供給回路を接続
し、制御電流Ｉc を第１及び第２の半導体領域２４、２
５間に流し、第３及び第４の外部リード端子８、９に周
知の増幅器を接続する。これにより、被検出電流Ｉｓの
一部から成る電流Ｉs1が導体層１５に分流し、アンペア
の右ネジの法則に従って図８で破線で示す向きの磁界Ｈ
が発生する。この磁界Ｈの向きは第５の半導体領域２８
の制御電流Ｉc の向きに垂直であるので、第３及び第４
の半導体領域２６、２７間即ち第３及び第４の電極８、
９間にホール電圧が発生する。このホール電圧は磁界Ｈ
に比例し、磁界Ｈは被検出電流Ｉｓに比例するので、ホ
ール電圧によって被検出電流Ｉｓを検出することができ
る。
又は測定する時には、第１及び第２の電流通路用端子
３、４を電気回路に直列に接続し、且つ第１及び第２の
外部リード端子６、７に周知の制御電流供給回路を接続
し、制御電流Ｉc を第１及び第２の半導体領域２４、２
５間に流し、第３及び第４の外部リード端子８、９に周
知の増幅器を接続する。これにより、被検出電流Ｉｓの
一部から成る電流Ｉs1が導体層１５に分流し、アンペア
の右ネジの法則に従って図８で破線で示す向きの磁界Ｈ
が発生する。この磁界Ｈの向きは第５の半導体領域２８
の制御電流Ｉc の向きに垂直であるので、第３及び第４
の半導体領域２６、２７間即ち第３及び第４の電極８、
９間にホール電圧が発生する。このホール電圧は磁界Ｈ
に比例し、磁界Ｈは被検出電流Ｉｓに比例するので、ホ
ール電圧によって被検出電流Ｉｓを検出することができ
る。
【００２３】本実施例の電流検出装置は次の利点を有す
る。 （１） ホール素子の第５の半導体領域２８を含む主動
作領域の表面側がシールド層５０で覆われているので、
導体層１５の電圧変化によって生じるホ−ル素子の第３
及び第４の端子２１ｃ、２２ｃ間の電圧変化即ち誘導ノ
イズ、及び外来の電界又は電磁界によるノイズをこのシ
ールド層５０で吸収即ち抑制することができ、ホール素
子の第５の半導体領域２８を含む主動作領域の耐ノイズ
性を向上させることができる。 （２） 支持板２及び導電性接合層３５ａがホール素子
の下側の誘導ノイズのシールド層として作用するので、
これと上側のシールド層５０とがホール素子の主動作領
域を挟み込んだ状態となり、高いシールド効果を得るこ
とができる。 （３） シールド層５０を半導体基体２３の上の絶縁膜
３２ｂと３２ｃとの間に挟み込むように積層しているの
で、小型化を維持して良好なシールド効果を得ることが
できる。 （４） 集磁体５１を有するので、導電層１５の電流に
基づいて発生した磁束を第５の半導体領域２８に良好に
導くことができ、電流検出感度を上げることができる。 （５） ホール素子１が形成されている半導体基体２３
の表面の絶縁膜３２の上に電流通路としての導体層１５
を設け、この導体層１５をホール素子１に隣接配置した
ので、電流通路をホール素子１に対して近接配置するこ
とが可能になり、電流Ｉｓの検出感度の向上を図ること
ができる。 （６） 電流通路としての導体層１５をホール素子１の
全周の３／４以上の、約９５％を囲むように配置したの
で、平面的に見て略四角形の第５の半導体領域２８の４
つの辺の全ての方向から磁界即ち磁力線Ｈを第５の半導
体領域２８に作用させることができ、電流Ｉs1の検出感
度の向上を図ることができる。 （７） 樹脂封止体１８でホール素子１、支持板２、第
１及び第２の電流通路用端子３、４、外部リード端子６
〜１１、及びワイヤ１２〜１４、３６〜３９、集磁体５
１を被覆しているので、これ等の一体化及び保護を良好
に達成できる。 （８） 被検出電流Ｉｓを第１及び第２の電流Ｉs1、Ｉ
s2に分割し、この一方の電流Ｉs2を検出するので、半導
体基体２３の上の導体層１５に例えば１００Ａのような
比較的大きな電流を流さずに、例えば１０Ａ程度の小さ
い電流を流して被検出電流Ｉｓを検出することができ
る。なお、Ｒ1 とＲ2 の比を１：９にすることによって
Ｉｓが１００Ａの時にＩs2が１０Ａになる。 （９） 第１の電流通路形成導体としての第１の金属ワ
イヤ１２と、第２の電流通路形成導体としての第２及び
第３の金属ワイヤ１３、１４及び導体層１５とが同一の
樹脂封止体１８によって被覆された構成であるので、両
者の温度差を小さくすることができ、温度変化による第
１及び第２の電流Ｉs1、Ｉs2の比の変化が少なくなり、
精度の高い電流検出が可能になる。 （１０） 第１、第２及び第３の金属ワイヤ１２、１
３、１４は同一材料であるから、温度による抵抗変化率
も同一となり、分流比の精度が高くなり、高精度の電流
検出ができる。 （１１） 絶縁板１６を設けたので、ホール素子１と支
持板２の電気的分離を良好に達成することができる。 （１２） シールド層１７を設けたので、磁気及び電界
に基づく外来ノイズを除去することができる。 （１３） 支持板２、第１及び第２の電流通路用端子
３、４、第１〜第６の外部リード端子６〜１１をリード
フレーム４０に基づいて形成することができるので、電
流検出装置の製造が容易になり、このコストの低減を図
ることができる。
る。 （１） ホール素子の第５の半導体領域２８を含む主動
作領域の表面側がシールド層５０で覆われているので、
導体層１５の電圧変化によって生じるホ−ル素子の第３
及び第４の端子２１ｃ、２２ｃ間の電圧変化即ち誘導ノ
イズ、及び外来の電界又は電磁界によるノイズをこのシ
ールド層５０で吸収即ち抑制することができ、ホール素
子の第５の半導体領域２８を含む主動作領域の耐ノイズ
性を向上させることができる。 （２） 支持板２及び導電性接合層３５ａがホール素子
の下側の誘導ノイズのシールド層として作用するので、
これと上側のシールド層５０とがホール素子の主動作領
域を挟み込んだ状態となり、高いシールド効果を得るこ
とができる。 （３） シールド層５０を半導体基体２３の上の絶縁膜
３２ｂと３２ｃとの間に挟み込むように積層しているの
で、小型化を維持して良好なシールド効果を得ることが
できる。 （４） 集磁体５１を有するので、導電層１５の電流に
基づいて発生した磁束を第５の半導体領域２８に良好に
導くことができ、電流検出感度を上げることができる。 （５） ホール素子１が形成されている半導体基体２３
の表面の絶縁膜３２の上に電流通路としての導体層１５
を設け、この導体層１５をホール素子１に隣接配置した
ので、電流通路をホール素子１に対して近接配置するこ
とが可能になり、電流Ｉｓの検出感度の向上を図ること
ができる。 （６） 電流通路としての導体層１５をホール素子１の
全周の３／４以上の、約９５％を囲むように配置したの
で、平面的に見て略四角形の第５の半導体領域２８の４
つの辺の全ての方向から磁界即ち磁力線Ｈを第５の半導
体領域２８に作用させることができ、電流Ｉs1の検出感
度の向上を図ることができる。 （７） 樹脂封止体１８でホール素子１、支持板２、第
１及び第２の電流通路用端子３、４、外部リード端子６
〜１１、及びワイヤ１２〜１４、３６〜３９、集磁体５
１を被覆しているので、これ等の一体化及び保護を良好
に達成できる。 （８） 被検出電流Ｉｓを第１及び第２の電流Ｉs1、Ｉ
s2に分割し、この一方の電流Ｉs2を検出するので、半導
体基体２３の上の導体層１５に例えば１００Ａのような
比較的大きな電流を流さずに、例えば１０Ａ程度の小さ
い電流を流して被検出電流Ｉｓを検出することができ
る。なお、Ｒ1 とＲ2 の比を１：９にすることによって
Ｉｓが１００Ａの時にＩs2が１０Ａになる。 （９） 第１の電流通路形成導体としての第１の金属ワ
イヤ１２と、第２の電流通路形成導体としての第２及び
第３の金属ワイヤ１３、１４及び導体層１５とが同一の
樹脂封止体１８によって被覆された構成であるので、両
者の温度差を小さくすることができ、温度変化による第
１及び第２の電流Ｉs1、Ｉs2の比の変化が少なくなり、
精度の高い電流検出が可能になる。 （１０） 第１、第２及び第３の金属ワイヤ１２、１
３、１４は同一材料であるから、温度による抵抗変化率
も同一となり、分流比の精度が高くなり、高精度の電流
検出ができる。 （１１） 絶縁板１６を設けたので、ホール素子１と支
持板２の電気的分離を良好に達成することができる。 （１２） シールド層１７を設けたので、磁気及び電界
に基づく外来ノイズを除去することができる。 （１３） 支持板２、第１及び第２の電流通路用端子
３、４、第１〜第６の外部リード端子６〜１１をリード
フレーム４０に基づいて形成することができるので、電
流検出装置の製造が容易になり、このコストの低減を図
ることができる。
【００２４】
【第２の実施例】次に、図９及び図１０を参照して第２
の実施例の電流検出装置を説明する。但し、図９及び図
１０において図１〜図８と実質的に同一の部分には同一
の符号を付してその説明を省略する。また、第２の実施
例の説明おいて、第１の実施例と共通する部分は図１〜
図７を参照する。
の実施例の電流検出装置を説明する。但し、図９及び図
１０において図１〜図８と実質的に同一の部分には同一
の符号を付してその説明を省略する。また、第２の実施
例の説明おいて、第１の実施例と共通する部分は図１〜
図７を参照する。
【００２５】第２の実施例の電流検出装置は、図８の第
１の実施例の電流検出装置から、第１の金属ワイヤ１
２、絶縁板１６、シールド層１７、金属層３３、絶縁性
接着層３４及び導電性接合層３５を省き、支持板２をＡ
ｇペーストから成る導電性接合層３５ａによってＧａＡ
ｓから成る半導体基体２３の下面に固着し、この他は第
１の実施例と同一に構成したものである。
１の実施例の電流検出装置から、第１の金属ワイヤ１
２、絶縁板１６、シールド層１７、金属層３３、絶縁性
接着層３４及び導電性接合層３５を省き、支持板２をＡ
ｇペーストから成る導電性接合層３５ａによってＧａＡ
ｓから成る半導体基体２３の下面に固着し、この他は第
１の実施例と同一に構成したものである。
【００２６】第２の実施例の電流検出装置では、第１の
金属ワイヤ１２が省かれているので、第１及び第２の電
流通路用端子３、４に流れる電流の全部が導体層１５に
流れる。
金属ワイヤ１２が省かれているので、第１及び第２の電
流通路用端子３、４に流れる電流の全部が導体層１５に
流れる。
【００２７】第２の実施例の電流検出装置は第１の実施
例の上記（１）〜（７）及び（１３）と同一の利点を有
する。
例の上記（１）〜（７）及び（１３）と同一の利点を有
する。
【００２８】
【第３の実施例】図１１に示す第３の実施例の電流検出
装置は、図１０に示した第２の実施例の電流検出装置に
第２のシ−ルド層５０ａを追加し、この他は図１０と同
一に構成したものである。図１１においては、被検出電
流が流れる導体層１５と半導体基体２３との間に第１の
シ−ルド層５０を有する他に、第４の絶縁膜３２ｄと集
磁体５１との間にＭｏ（モリブデン）から第２のシ−ル
ド層５０ａを有する。この第２のシ−ルド層５０ａは、
第１のシ−ルド層５０と同様に耐ノイズ性向上に寄与す
る。なお、図１１に示す電流検出装置において、第２の
シ−ルド層５０ａで目標のシ−ルド効果が得られる場合
には第１のシ−ルド層５０を省くことができる。また、
図１１の電流検出装置の変形として、第２のシ−ルド層
５０ａと集磁体５１との位置を逆にして集磁体５１の上
に第２のシ−ルド層５０ａを配置することができる。
装置は、図１０に示した第２の実施例の電流検出装置に
第２のシ−ルド層５０ａを追加し、この他は図１０と同
一に構成したものである。図１１においては、被検出電
流が流れる導体層１５と半導体基体２３との間に第１の
シ−ルド層５０を有する他に、第４の絶縁膜３２ｄと集
磁体５１との間にＭｏ（モリブデン）から第２のシ−ル
ド層５０ａを有する。この第２のシ−ルド層５０ａは、
第１のシ−ルド層５０と同様に耐ノイズ性向上に寄与す
る。なお、図１１に示す電流検出装置において、第２の
シ−ルド層５０ａで目標のシ−ルド効果が得られる場合
には第１のシ−ルド層５０を省くことができる。また、
図１１の電流検出装置の変形として、第２のシ−ルド層
５０ａと集磁体５１との位置を逆にして集磁体５１の上
に第２のシ−ルド層５０ａを配置することができる。
【００２９】
【変形例】本発明は上述の実施例に限定されるものでな
く、例えば次の変形が可能なものである。 （１） 半導体基体２３をシリコン又はＧａＡｓ以外の
３−５族化合物半導体等の別の半導体で形成することが
できる。３−５族化合物半導体の場合は外部磁界や誘導
ノイズの影響を受け易いので、シールド層１７、５０の
価値がより高くなる。 （２） 第１の実施例において、絶縁板１６及びシ−ル
ド層１７を省いてホール素子１を支持板２の上に直接に
固着することができる。 （３） 図１１の第２のシ−ルド層５０ａと同様なもの
を図８の第４の絶縁膜３２ｄの上に配置することができ
る。 （４） 半導体基体２３中にホール素子１の出力電圧
（ホール電圧）を増幅させるための増幅器を形成するこ
とができる。 （５） 半導体基体２３に複数のホール素子を形成し、
複数のホール素子の組合せで電流を検出し、この検出感
度を高めることができる。
く、例えば次の変形が可能なものである。 （１） 半導体基体２３をシリコン又はＧａＡｓ以外の
３−５族化合物半導体等の別の半導体で形成することが
できる。３−５族化合物半導体の場合は外部磁界や誘導
ノイズの影響を受け易いので、シールド層１７、５０の
価値がより高くなる。 （２） 第１の実施例において、絶縁板１６及びシ−ル
ド層１７を省いてホール素子１を支持板２の上に直接に
固着することができる。 （３） 図１１の第２のシ−ルド層５０ａと同様なもの
を図８の第４の絶縁膜３２ｄの上に配置することができ
る。 （４） 半導体基体２３中にホール素子１の出力電圧
（ホール電圧）を増幅させるための増幅器を形成するこ
とができる。 （５） 半導体基体２３に複数のホール素子を形成し、
複数のホール素子の組合せで電流を検出し、この検出感
度を高めることができる。
【図１】本発明の第１の実施例の電流検出装置を第４の
絶縁膜、集磁体及び樹脂封止体を省いて示す平面図であ
る。
絶縁膜、集磁体及び樹脂封止体を省いて示す平面図であ
る。
【図２】図１の電流検出装置をＡ−Ａ線に相当する部分
で示す断面図である。
で示す断面図である。
【図３】図１のホール素子を示す平面図である。
【図４】図１のシールド層を有する絶縁板を示す平面図
である。
である。
【図５】図１の支持板、第１及び第２の電流通路用端
子、及び第１〜第６の外部リード端子を示す平面図であ
る。
子、及び第１〜第６の外部リード端子を示す平面図であ
る。
【図６】図１の電流検出装置のためのリードフレームの
一部を示す平面図である。
一部を示す平面図である。
【図７】図１のホール素子の半導体基体を拡大して示す
平面図である。
平面図である。
【図８】図１のホール素子の１部を図１のＢ−Ｂ線によ
って示す拡大断面図である。
って示す拡大断面図である。
【図９】第２の実施例の電流検出装置を図１と同様に第
４の絶縁膜、集磁体及び樹脂封止体を省いて示す平面図
である。
４の絶縁膜、集磁体及び樹脂封止体を省いて示す平面図
である。
【図１０】図９のホール素子の１部を図９のＣ−Ｃ線に
よって示す拡大断面図である。
よって示す拡大断面図である。
【図１１】第３の実施例の電流検出装置を図１０と同様
な装置で示す断面図である。
な装置で示す断面図である。
１ ホール素子 ２ 支持板 ３、４ 第１及び第２の電流通路用端子 ６、７、８、９、１０、１１ 外部リード端子 １２〜１４ ワイヤ １５ 導体層 ５０ シールド層
Claims (5)
- 【請求項１】 電気回路の電流を検出するための装置で
あって、 ホール素子を有する半導体基体と、 前記ホール素子を覆うように前記半導体基体の一方の表
面上に配置された第１の絶縁膜と、 前記第１の絶縁膜の関口を通して前記ホール素子の複数
の半導体領域にそれぞれ接続された複数の電極と、 前記第１の絶縁膜の上に配置され且つ前記複数の電極に
それぞれ接続された複数の配線導体層と、 前記第１の絶縁膜及び前記複数の電極及び前記複数の配
線導体を覆うように形成された第２の絶縁膜と、 平面的に見て少なくとも前記ホール素子の主動作領域の
一部を覆うように前記第２の絶縁膜の上に配置されたシ
ールド層と、 前記シールド層を覆うように形成された第３の絶縁膜
と、 平面的に見て前記主動作領域に沿う部分を有するように
前記第３の絶縁膜の上に配置され被検出電流通路用導体
層とを備えた電流検出装置。 - 【請求項２】 更に、前記被検出電流通路用導体層を覆
うように形成された第４の絶縁膜と、 平面的に見て少なくとも前記ホール素子の主動作領域の
一部を覆うように前記第４の絶縁膜の上に配置されたシ
ールド層と、を備えていることを特徴とする請求項１記
載の電流検出装置。 - 【請求項３】 電気回路の電流を検出するための装置で
あって、 ホール素子を有する半導体基体と、 前記ホール素子を覆うように前記半導体基体の一方の表
面上に配置された第１の絶縁膜と、 前記第１の絶縁膜の関口を通して前記ホール素子の複数
の半導体領域にそれぞれ接続された複数の電極と、 前記第１の絶縁膜の上に配置され且つ前記複数の電極に
それぞれ接続された複数の配線導体層と、 前記第１の絶縁膜及び前記複数の電極及び前記複数の配
線導体を覆うように形成された第２の絶縁膜と、 平面的に見て前記ホール素子の主動作領域に沿う部分を
有するように前記第２の絶縁膜の上に配置された被検出
電流通路用導体層と前記被検出電流通路用導体層を覆う
ように形成された第３の絶縁膜と、 平面的に見て少なくとも前記ホール素子の主動作領域の
一部を覆うように前記第３の絶縁膜の上に配置されたシ
ールド層と、を備えた電流検出装置。 - 【請求項４】 前記導体層は前記主動作領域の外周の少
なくとも３／４に沿うように配置されていることを特徴
とする請求項１又は２又は３記載の電流検出装置。 - 【請求項５】 更に、前記導体層の上に磁性体から成る
集磁体が配置されていることを特徴とする請求項１又は
２又は３又は４記載の電流検出装置。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000249472A JP3852554B2 (ja) | 1999-12-09 | 2000-08-21 | ホール素子を備えた電流検出装置 |
| EP00125704A EP1107327A3 (en) | 1999-12-09 | 2000-11-23 | Semiconductor current detector of improved noise immunity |
| US09/724,979 US6812687B1 (en) | 1999-12-09 | 2000-11-28 | Semiconductor current detector of improved noise immunity |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11-350064 | 1999-12-09 | ||
| JP35006499 | 1999-12-09 | ||
| JP2000249472A JP3852554B2 (ja) | 1999-12-09 | 2000-08-21 | ホール素子を備えた電流検出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001230467A true JP2001230467A (ja) | 2001-08-24 |
| JP3852554B2 JP3852554B2 (ja) | 2006-11-29 |
Family
ID=26579106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000249472A Expired - Lifetime JP3852554B2 (ja) | 1999-12-09 | 2000-08-21 | ホール素子を備えた電流検出装置 |
Country Status (3)
| Country | Link |
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| US (1) | US6812687B1 (ja) |
| EP (1) | EP1107327A3 (ja) |
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| US11768230B1 (en) | 2022-03-30 | 2023-09-26 | Allegro Microsystems, Llc | Current sensor integrated circuit with a dual gauge lead frame |
| US11800813B2 (en) | 2020-05-29 | 2023-10-24 | Allegro Microsystems, Llc | High isolation current sensor |
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