JPS6197574A - 半導体電流検出装置 - Google Patents
半導体電流検出装置Info
- Publication number
- JPS6197574A JPS6197574A JP59218496A JP21849684A JPS6197574A JP S6197574 A JPS6197574 A JP S6197574A JP 59218496 A JP59218496 A JP 59218496A JP 21849684 A JP21849684 A JP 21849684A JP S6197574 A JPS6197574 A JP S6197574A
- Authority
- JP
- Japan
- Prior art keywords
- current path
- current
- magnetic field
- integrated circuit
- detection element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Measurement Of Current Or Voltage (AREA)
- Tests Of Electronic Circuits (AREA)
- Measuring Instrument Details And Bridges, And Automatic Balancing Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体集積回路中の電流路に流れる電流値を検
出する装置に関し、例えば電流制御型の負荷駆動用集積
回路における負荷電流を検出する装置に関するものであ
る。
出する装置に関し、例えば電流制御型の負荷駆動用集積
回路における負荷電流を検出する装置に関するものであ
る。
従来の電流測定回路としては、例えば「電気計測便覧、
昭和４８年オーム社発行」の第１２６４頁に記載のもの
がある。
昭和４８年オーム社発行」の第１２６４頁に記載のもの
がある。
第２図は従来の電流制御型負荷駆動用集積回路の構成図
である。
である。
第２図において、１は負荷駆動用のパワートランジスタ
、２は負荷、３は電流検出用抵抗、４は制御回路、５は
電源端子である。
、２は負荷、３は電流検出用抵抗、４は制御回路、５は
電源端子である。
上記の回路においては、負荷２を流れる電流を電流検出
用抵抗３で電圧に変換し、その値に基づいて制御回路４
でパワートランジスタ１の制御電圧又はデユーティを調
節することによって、負荷２を流れる電流を制御するよ
うな負帰還をかけるように構成している。
用抵抗３で電圧に変換し、その値に基づいて制御回路４
でパワートランジスタ１の制御電圧又はデユーティを調
節することによって、負荷２を流れる電流を制御するよ
うな負帰還をかけるように構成している。
そして一般に数アンペアクラスの電流検出用抵抗を内蔵
している電力制御用集積回路では、電流検出用抵抗３の
値として０．１Ω程度のエミッタ拡散による抵抗を用い
ている。
している電力制御用集積回路では、電流検出用抵抗３の
値として０．１Ω程度のエミッタ拡散による抵抗を用い
ている。
上記のごとき従来の装置においては、負荷を流れる電流
を検出するために、負荷に直列に抵抗が挿入されるよう
な構成となっているため、大電流制御時にはその抵抗で
電圧降下を生じ、負荷に掛かる電圧が低下してしまうと
いう問題がある。
を検出するために、負荷に直列に抵抗が挿入されるよう
な構成となっているため、大電流制御時にはその抵抗で
電圧降下を生じ、負荷に掛かる電圧が低下してしまうと
いう問題がある。
その問題を解決するために、大容量で低抵抗値の抵抗を
実現しようとすると、大面積が必要となり、集積回路が
大形で高価なものとなってしまう。
実現しようとすると、大面積が必要となり、集積回路が
大形で高価なものとなってしまう。
又、上記の電流検出用抵抗で発熱するため、放熱設計が
難しくなるという問題もある。
難しくなるという問題もある。
本発明は上記のごとき従来技術の問題点を解決すること
を目的とするものである。
を目的とするものである。
〔問題を解決するための手段〕
上記の目的を達成するため本発明においては、半導体集
積回路表面の絶縁膜上に電流路を形成し。
積回路表面の絶縁膜上に電流路を形成し。
その近傍の絶縁膜下に磁気検出素子を形成し、上記電流
路を流れる電流によって生じる磁界の強さを上記磁気検
出素子で検出することによって、電流路に流れる電流値
を検出するように構成している。
路を流れる電流によって生じる磁界の強さを上記磁気検
出素子で検出することによって、電流路に流れる電流値
を検出するように構成している。
又、本発明の他の構成においては、半導体集積回路内に
磁気検出素子を形成し、半導体集積回路チップの上記磁
気検出素子の近傍に溝を設け、該溝の中に電流路を設け
ることにより、磁気検出素子と電流路との間隔を小さく
して、検出感度を向上させるように構成している。
磁気検出素子を形成し、半導体集積回路チップの上記磁
気検出素子の近傍に溝を設け、該溝の中に電流路を設け
ることにより、磁気検出素子と電流路との間隔を小さく
して、検出感度を向上させるように構成している。
第３図は本発明の概念図であり、第２図と同符号は同一
物を示す。
物を示す。
第３図において、６は磁気検出素子、７は磁界発生用の
電流路である。
電流路である。
上記の装置において、電流路７に負荷電流が流れると、
その電流値に対応した磁界が発生する。
その電流値に対応した磁界が発生する。
その磁界の強さ°を磁気検出素子６で検出することによ
って、電流路７を流れる電流の値を検出することが出来
る。
って、電流路７を流れる電流の値を検出することが出来
る。
そして、本発明においては、上記の磁気検出素子６と電
流路７とを他の素子が形成されている半導体集積回路チ
ップに形成するように構成している。
流路７とを他の素子が形成されている半導体集積回路チ
ップに形成するように構成している。
第１図は本発明の一実施例図であり、（Ａ）は平面図、
（Ｂ）は（Ａ）のＡ−Ａ’断面図を示す。
（Ｂ）は（Ａ）のＡ−Ａ’断面図を示す。
第１図において、１１は比抵抗が１０Ω・印のｐ型（１
１１）面のＳｉ基板、１２はｎ＋埋込層、１３はｐｌの
素子分離領域、１４は比抵抗が１０Ω・印で厚さが１６
Ωｍのｎ−エピタキシャル層、１５はｐ型のベース拡散
領域、１６はエミッタ用ｎ＋領域、１７、・１７′はホ
ール電極相ｎ＋領域（Ａ−Ａ’断面図では見えないはず
であるが、説明のため（Ｂ）にも表示している）、１８
はコレクタ用ｎ＋領域、１９はＡａ配線層、２０はＳｉ
ｏ２膜、２１は厚さ３０ΩｍのＡｇメッキ層で形成され
た電流路（２１′、２１″は電流路の一部）であり、Ａ
ｌｌ配線層１９上にＡｇ蒸着膜を形成した後、その上に
メッキ法によって形成されたものである。。
１１）面のＳｉ基板、１２はｎ＋埋込層、１３はｐｌの
素子分離領域、１４は比抵抗が１０Ω・印で厚さが１６
Ωｍのｎ−エピタキシャル層、１５はｐ型のベース拡散
領域、１６はエミッタ用ｎ＋領域、１７、・１７′はホ
ール電極相ｎ＋領域（Ａ−Ａ’断面図では見えないはず
であるが、説明のため（Ｂ）にも表示している）、１８
はコレクタ用ｎ＋領域、１９はＡａ配線層、２０はＳｉ
ｏ２膜、２１は厚さ３０ΩｍのＡｇメッキ層で形成され
た電流路（２１′、２１″は電流路の一部）であり、Ａ
ｌｌ配線層１９上にＡｇ蒸着膜を形成した後、その上に
メッキ法によって形成されたものである。。
なお第１図（Ａ）において、破線内が磁気検出、素子の
部分であり、破線外が素子分離領域１３の部分である。
部分であり、破線外が素子分離領域１３の部分である。
又、上記の磁気検出素子は、ｎ−エピタキシャル層１４
、ベース拡散領域１５、エミッタ用ｎ′″領域１６、ホ
ール電極相ｎ＋領域１７．１７′、コレクタ用 ′ｎ＋
領域１８で構成されており、これはバイポーラトランジ
スタのベース拡散領域Ｉ５とコレクタ用ｎ＋領域１８と
の間にホール電極相ｎ＋領域１７．１７′を設けたもの
である。
、ベース拡散領域１５、エミッタ用ｎ′″領域１６、ホ
ール電極相ｎ＋領域１７．１７′、コレクタ用 ′ｎ＋
領域１８で構成されており、これはバイポーラトランジ
スタのベース拡散領域Ｉ５とコレクタ用ｎ＋領域１８と
の間にホール電極相ｎ＋領域１７．１７′を設けたもの
である。
第１図の装置において、電流路２１に負荷電流が流れる
と、電流路２１で取り囲まれた内側に形成されている磁
気検出素子上に磁界が生ずる。
と、電流路２１で取り囲まれた内側に形成されている磁
気検出素子上に磁界が生ずる。
この磁界の強さを磁気検出素子で検出することによって
電流路２１に流れる電流の値を検出することが出来る。
電流路２１に流れる電流の値を検出することが出来る。
又、磁界を強くし、検出感度を上げるため、電流路２１
は例えばＡｇメッキによって厚く形成し、かつその幅を
狭くして、磁界の検出領域と電流路との実効的な距離を
小さく設定している。
は例えばＡｇメッキによって厚く形成し、かつその幅を
狭くして、磁界の検出領域と電流路との実効的な距離を
小さく設定している。
上記の構成において、２〜４Ａの電流に対して実効的な
磁束密度５０〜１００ガウスが得られる。
磁束密度５０〜１００ガウスが得られる。
又、磁気検出素子はｎ−エピタキシャル層１４の比抵抗
を１０Ω・■と高くすることにより、ベース・コレクタ
結合の空乏層がホール電極層ｎ＋領域１７．１７′に達
するようにする。
を１０Ω・■と高くすることにより、ベース・コレクタ
結合の空乏層がホール電極層ｎ＋領域１７．１７′に達
するようにする。
このときホール電極層ｎ＋領域１７と１７′との間には
、ｆ Ｖ ａｍａｘＷ Ｂの電圧が生じる。
、ｆ Ｖ ａｍａｘＷ Ｂの電圧が生じる。
ここで、ｆは形状効果を現わす係数、Ｖｃｌｍａｘは空
乏層中の電子の飽和ドリフト速度、Ｗは１７と１７′と
の間の距離、Ｂは実効的な磁束密度である。
乏層中の電子の飽和ドリフト速度、Ｗは１７と１７′と
の間の距離、Ｂは実効的な磁束密度である。
例えばＷ＝５０ｕｒｎの時、コレクタ用ｎ＋領域１８に
８〜１０ｖの電圧を与え、ベース拡散領域１５をカレン
ト・ミラーで駆動して、数ｍＡのコレクタ電流を流すと
、負荷電流が２〜４Ａのときに、数十ｍＶの出力が得ら
れる。
８〜１０ｖの電圧を与え、ベース拡散領域１５をカレン
ト・ミラーで駆動して、数ｍＡのコレクタ電流を流すと
、負荷電流が２〜４Ａのときに、数十ｍＶの出力が得ら
れる。
なお、ｎ＋埋込層１２はコレクタ電流の通路とならない
ように、ベース拡散領域１５の直下のみに形成する。
ように、ベース拡散領域１５の直下のみに形成する。
上記のような構成おいては、電流路２１のＡｇメッキ以
外の工程が通常のバイポーラプロセスによって形成する
ことが出来るので、電流検出機能を有する負荷駆動用集
積回路をコンパクトに形成することか可能となる。
外の工程が通常のバイポーラプロセスによって形成する
ことが出来るので、電流検出機能を有する負荷駆動用集
積回路をコンパクトに形成することか可能となる。
次に、検出感度をより向上させた実施例について説明す
る。
る。
第４図は、前記第１図のＢ−Ｂ’断面図であり、２２は
磁界を示し、その他第１図と同符号は同一物を示す。
磁界を示し、その他第１図と同符号は同一物を示す。
第４図の装置において、電流路２１′、２１″に反対向
きの電流が流れると、図示したような磁界２ｚが生ずる
。
きの電流が流れると、図示したような磁界２ｚが生ずる
。
そして、ｎ−エピタキシャル層１４に紙面に垂直な方向
に電流を流しておくと、ホール効果によってｎ＋拡散領
域１７．１７′間に電圧を生ずる。
に電流を流しておくと、ホール効果によってｎ＋拡散領
域１７．１７′間に電圧を生ずる。
ところが、第４図の構成のように、電流路２１′。
２１″が半導体集積回路チップの表面に形成されている
場合には、ｎ−エピタキシャル層１４の下部で電流路２
１′、２１″に遠い領域では磁界が弱くなり、ｎ−エピ
タキシャル層１４に流しているバイアス電流との相互作
用が小さくなるので、バイアス電流を十分に利用するこ
とが出来なくなることがある例えば、ｎ−エピタキシャ
ル層１４の厚さを１２ｐとした場合に、上端部に比べて
下端部では磁界が５％以上小さくなり、感度が低下する
とともに、ｎ−エピタキシャル層内部ではバイアス電流
分布のばらつきの影響を受けやすくなり、感度のばらつ
きが大きくなる。
場合には、ｎ−エピタキシャル層１４の下部で電流路２
１′、２１″に遠い領域では磁界が弱くなり、ｎ−エピ
タキシャル層１４に流しているバイアス電流との相互作
用が小さくなるので、バイアス電流を十分に利用するこ
とが出来なくなることがある例えば、ｎ−エピタキシャ
ル層１４の厚さを１２ｐとした場合に、上端部に比べて
下端部では磁界が５％以上小さくなり、感度が低下する
とともに、ｎ−エピタキシャル層内部ではバイアス電流
分布のばらつきの影響を受けやすくなり、感度のばらつ
きが大きくなる。
上記の問題を更に解決した実施例を第５図に示す。
第５図において、２３．２３′は電流路、２４．２５は
半導体集積回路チップに設けた溝、２６はＳｉＯ２膜で
あり、その他第４図と同符号は同一物を示す。
半導体集積回路チップに設けた溝、２６はＳｉＯ２膜で
あり、その他第４図と同符号は同一物を示す。
第５図の構成において、ｎ−エピタキシャル層１４の厚
さを１２−とし、溝２４．２５をＰ型のＳｉ基板１１に
達する程度に形成すれば、電流路２３．２３′の中心か
らｎ−エピタキシャル層１４の中心までの距離を５０戸
として、ｎ−エピタキシャル層の上端部及び下端部では
中心に比べて磁界が０．７％減少するだけである。
さを１２−とし、溝２４．２５をＰ型のＳｉ基板１１に
達する程度に形成すれば、電流路２３．２３′の中心か
らｎ−エピタキシャル層１４の中心までの距離を５０戸
として、ｎ−エピタキシャル層の上端部及び下端部では
中心に比べて磁界が０．７％減少するだけである。
このように第４図の構成に比べて磁界の変化が非常に少
なくなるので、感度が向上するばかりでなく、ｎ−エピ
タキシャル層内部ではバイアス電流分布のばらつきの影
響も受けにくくなり、感度のばらつきが小さくなる。
なくなるので、感度が向上するばかりでなく、ｎ−エピ
タキシャル層内部ではバイアス電流分布のばらつきの影
響も受けにくくなり、感度のばらつきが小さくなる。
次に第５図のごとき装置をバイポーラ集積回路と一体化
する場合の製造工程について説明する。
する場合の製造工程について説明する。
まず、ｐ型のＳｉ基板１１にｎ＋埋込層を拡散し、ｎ−
エピタキシャル［１４を成長させた後、ｐ＋素子分離領
域を拡散で形成し、ｐ型ベース拡散、ｎ＋エミッタ拡散
を行なうまでは、標準的なバイポーラプロセスと同様に
行なうことが出来る。
エピタキシャル［１４を成長させた後、ｐ＋素子分離領
域を拡散で形成し、ｐ型ベース拡散、ｎ＋エミッタ拡散
を行なうまでは、標準的なバイポーラプロセスと同様に
行なうことが出来る。
次に、異方性エツチングもしくは反応性エツチングによ
って、ｎ−エピタキシャル層１４を貫くような溝２４．
２５を形成し、電流路２３．２３’、例えば屈ワイヤを
この溝にはめ込む。
って、ｎ−エピタキシャル層１４を貫くような溝２４．
２５を形成し、電流路２３．２３’、例えば屈ワイヤを
この溝にはめ込む。
次に、７００℃程度で、Ｍワイヤをリフローさせ、コン
タクトエツチング、Ｍ蒸着、パターニング、ＰＳＧデポ
ジション、パッドのエツチングを行なうことによって第
５図のごとき装置を形成することが出来る。
タクトエツチング、Ｍ蒸着、パターニング、ＰＳＧデポ
ジション、パッドのエツチングを行なうことによって第
５図のごとき装置を形成することが出来る。
なお、これまでの実施例では、バイポーラ策積回路をベ
ースとしたワンチップ型の電流検出装置について説明し
たが、ＭＯＳ型の磁気検出素子とＣＭＯ８回路とを一体
化したような集積回路にも適用出来ることは勿論である
。
ースとしたワンチップ型の電流検出装置について説明し
たが、ＭＯＳ型の磁気検出素子とＣＭＯ８回路とを一体
化したような集積回路にも適用出来ることは勿論である
。
Ｃ発明の効果〕
以上説明したごとく本発明においては、電流路と磁気検
出素子とによって電流を検出するように構成しているの
で、従来の抵抗検出方式のように負荷に流す電流値が制
限されるとか、検出用抵抗で内部発熱するといったよう
な問題を生ずることがなく、かつ上記の電流路と磁気検
出素子とを負荷駆動用の集積回路と同一チップ内に形成
するように構成しているので、ワンチップの集積回路で
負荷を制御することが出来るという優れた効果が得られ
る。
出素子とによって電流を検出するように構成しているの
で、従来の抵抗検出方式のように負荷に流す電流値が制
限されるとか、検出用抵抗で内部発熱するといったよう
な問題を生ずることがなく、かつ上記の電流路と磁気検
出素子とを負荷駆動用の集積回路と同一チップ内に形成
するように構成しているので、ワンチップの集積回路で
負荷を制御することが出来るという優れた効果が得られ
る。
又、電流路の形成以外は標準のバイポーラプロセスのみ
で構成することが出来るので、コンパクトで安価な電流
検出機能を有する負荷制御用の半導体集積回路を容易に
製造することが出来る。
で構成することが出来るので、コンパクトで安価な電流
検出機能を有する負荷制御用の半導体集積回路を容易に
製造することが出来る。
さらに、半導体集積回路チップに溝を設け、その溝の中
に電流路を形成したものにおいては、チップ表面に電流
路を形成するものに比べて、検出感度がよいだけでなく
、バイアス電流の不均一な分布に対しても感度のばらつ
きを減少出来るという効果があり、さらに溝の中に電流
路を形成しているので、表面への突出部がなく、ＰＳＧ
エツチングの際におけるマスク合わせが容易になる等の
効果もある。
に電流路を形成したものにおいては、チップ表面に電流
路を形成するものに比べて、検出感度がよいだけでなく
、バイアス電流の不均一な分布に対しても感度のばらつ
きを減少出来るという効果があり、さらに溝の中に電流
路を形成しているので、表面への突出部がなく、ＰＳＧ
エツチングの際におけるマスク合わせが容易になる等の
効果もある。
第１図は本発明の一実施例図、第２図は従来装置の一例
図、第３図は本発明の概念図、第４図は第１図のＢ−Ｂ
’断面図、第５図は本発明の他の実施例図である。 符号の説明 １・・・トランジスタ ２・・・負荷３・・・電流
検出用抵抗 ４・・・制御回路５・・・電源端子
６・・・磁気検出素子７・・・電流路
１１・・・Ｓｉ基板１２・・・ｎ＋埋込層 １
３・・・素子分離領域１４・・・ｎ−エピタキシャル層 １５・・・ベース拡散領域 １６・・・エミッタ用ｎ４″領域 １７．１７′・・・ホール電極用ｎ＋領域１８・・・コ
レクタ用ｎ４領域 １９・・・總配線層 ２０・・・Ｓ ｉ Ｏ２
膜２１．２１′、２１″′・・・電流路 ２２・・・磁
界２３．２３’・・・電流路 ２４．２５・・・溝
２６・・・Ｓ ｉ Ｏ、膜
図、第３図は本発明の概念図、第４図は第１図のＢ−Ｂ
’断面図、第５図は本発明の他の実施例図である。 符号の説明 １・・・トランジスタ ２・・・負荷３・・・電流
検出用抵抗 ４・・・制御回路５・・・電源端子
６・・・磁気検出素子７・・・電流路
１１・・・Ｓｉ基板１２・・・ｎ＋埋込層 １
３・・・素子分離領域１４・・・ｎ−エピタキシャル層 １５・・・ベース拡散領域 １６・・・エミッタ用ｎ４″領域 １７．１７′・・・ホール電極用ｎ＋領域１８・・・コ
レクタ用ｎ４領域 １９・・・總配線層 ２０・・・Ｓ ｉ Ｏ２
膜２１．２１′、２１″′・・・電流路 ２２・・・磁
界２３．２３’・・・電流路 ２４．２５・・・溝
２６・・・Ｓ ｉ Ｏ、膜
Claims (2)
- （１）半導体集積回路表面の絶縁膜上に高導電率の電流
路を形成し、その近傍の絶縁膜下に磁気検出素子を形成
し、上記電流路を流れる電流によって生じる磁界の強さ
を検出することによって上記電流路に流れる電流値を検
出することを特徴とする半導体電流検出装置。 - （２）半導体集積回路内に磁気検出素子を形成し、又上
記半導体集積回路チップの上記磁気検出素子の近傍に溝
を設け、該溝の中に高導電率の電流路を設け、該電流路
を流れる電流によって生じる磁界の強さを検出すること
によって上記電流路に流れる電流値を検出することを特
徴とする半導体電流検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59218496A JPS6197574A (ja) | 1984-10-19 | 1984-10-19 | 半導体電流検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59218496A JPS6197574A (ja) | 1984-10-19 | 1984-10-19 | 半導体電流検出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6197574A true JPS6197574A (ja) | 1986-05-16 |
| JPH0554628B2 JPH0554628B2 (ja) | 1993-08-13 |
Family
ID=16720839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59218496A Granted JPS6197574A (ja) | 1984-10-19 | 1984-10-19 | 半導体電流検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6197574A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01105178A (ja) * | 1987-07-07 | 1989-04-21 | Nippon Denso Co Ltd | 電流検出器 |
| JPH0390872A (ja) * | 1989-09-01 | 1991-04-16 | Toshiba Corp | 半導体装置 |
| US5990533A (en) * | 1997-03-31 | 1999-11-23 | Nec Corporation | Semiconductor device including a magnetoresistance effect element functioning as a current detector |
| JP2001230467A (ja) * | 1999-12-09 | 2001-08-24 | Sanken Electric Co Ltd | ホール素子を備えた電流検出装置 |
| JP2010286372A (ja) * | 2009-06-12 | 2010-12-24 | Sanyo Electric Co Ltd | 半導体装置 |
| JP2018524745A (ja) * | 2015-05-22 | 2018-08-30 | パワー フィンガープリンティング インコーポレイテッド | サイドチャネル情報などの電力特性を用いる侵入検出及び分析用のシステム、方法及び機器 |
-
1984
- 1984-10-19 JP JP59218496A patent/JPS6197574A/ja active Granted
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01105178A (ja) * | 1987-07-07 | 1989-04-21 | Nippon Denso Co Ltd | 電流検出器 |
| JPH0390872A (ja) * | 1989-09-01 | 1991-04-16 | Toshiba Corp | 半導体装置 |
| US5990533A (en) * | 1997-03-31 | 1999-11-23 | Nec Corporation | Semiconductor device including a magnetoresistance effect element functioning as a current detector |
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| JP2018524745A (ja) * | 2015-05-22 | 2018-08-30 | パワー フィンガープリンティング インコーポレイテッド | サイドチャネル情報などの電力特性を用いる侵入検出及び分析用のシステム、方法及び機器 |
| US10970387B2 (en) | 2015-05-22 | 2021-04-06 | Power Fingerprinting Inc. | Systems, methods, and apparatuses for intrusion detection and analytics using power characteristics such as side-channel information collection |
| US11809552B2 (en) | 2015-05-22 | 2023-11-07 | Power Fingerprinting Inc. | Systems, methods, and apparatuses for intrusion detection and analytics using power characteristics such as side-channel information collection |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0554628B2 (ja) | 1993-08-13 |
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