JP3471986B2 - ホール素子及びそれを用いた電力量計 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ホール素子及び
それを使用した電力量計の改良に関する。

【０００２】

【従来の技術】いわゆるホール効果を生起するホール素
子は、磁束計や電力量計等の計測器類に広く利用されて
いる。

【０００３】図１１は、磁場が半導体表面に垂直に印加
される従来のホール素子１を示したもので、図１１
（ａ）はそのホール素子の平面図、同図（ｂ）及び
（ｃ）は夫々図１１（ａ）のＸ−Ｘ線及びＹ−Ｙ線から
矢印方向を見た断面図である。

【０００４】従来のホール素子１は次のような工程を経
て製造されていた。即ち、図１１に示すように、Ｐ型不
純物導電型のシリコン基板等からなる半導体基板１１の
基板上に、これとは導電型を異にしたＮ型不純物導電型
の半導体活性層１２がエピタキシャル成長により形成さ
れる。次に、半導体活性層１２の外側壁内に素子分離層
１３が形成された後、その半導体活性層１２上に、シリ
コン酸化膜等の絶縁膜１４が形成される。更に、半導体
活性層１２にホール素子部１２Ａを形成するため、夫々
複数の（図１１では夫々２個の）電流電極端子１５及び
センサ電極端子１６が互いに交差するように設けられ
る。

【０００５】電流電極端子１５及びセンサ電極端子１６
は、絶縁膜１４への選択的エッチングによる開口部か
ら、まず半導体活性層１２への拡散により夫々Ｎ⁺ 拡散
層１５ａ、１６ａを形成し、その上にアルミニウム（Ａ
ｌ）が選択的に堆積されて形成される。

【０００６】その後、ホール素子１は、図示しないが各
２個の電流電極端子１５及びセンサ電極端子１６が、絶
縁膜１４上に形成された電極配線により、ボンディング
パッドに接続された後、外囲器内に収納され、等価的４
端子ブリッジが形成されるように構成される。

【０００７】上記のように製造されたチップ状のホール
素子１は、主たる電流は一対の電流電極端子１５間の間
で、半導体活性層１２の表面に平行する方向に流れ、磁
場はその半導体活性層１２の表面に垂直な方向に印加さ
れる。また、ホール素子１の活性領域、即ちホール素子
部１２Ａは、深さが約４．５μｍ、縦、横方向（Ｘ、Ｙ
方向）がおよそ１５０μｍの平板状の大きさに形成され
る。

【０００８】そこで、ホール素子１による等価的４端子
ブリッジの各ブリッジ辺が夫々等しい抵抗値を示す場合
は、平衡（バランス）を示し、センサ電極端子１６間に
不平衡電圧（オフセット電圧）が発生することがない。

【０００９】しかしながら、ホール素子１の半導体活性
層１２に機械的応力が加わると、ピエゾ抵抗効果により
半導体活性層１２のキャリア量に部分的な変化が生じ、
各ブリッジ辺が異なった抵抗値を持つようになって、構
成された４端子ブリッジに不平衡電圧が発生する。この
ような現象は、ホール素子部１２Ａに熱的外乱が加わっ
たときも同様である。

【００１０】従来のホール素子１は、上述のようにチッ
プ状に一体となって形成されているから、半導体活性層
１２に対して、直接的あるいは間接的に、機械的あるい
は熱的外乱を受けるのは避け難いという性質があった。
特に、半導体基板１１からの直接的な内部応力、また図
示しない外囲器から、あるいはホール素子１を例えばプ
リント基板への実装作業の際に外囲器を介して加わる外
部からの応力が、半導体活性層１２に伝達され、４端子
ブリッジに不平衡電圧が発生しやすいという問題点があ
った。

【００１１】このような不平衡電圧発生に対する従来の
対応策として、一つには、複数個のホール素子１を互い
に９０度異なる向きに配置し、電流電極端子１５及びセ
ンサ電極端子１６を並列接続した、いわゆるオルソゴナ
ル接続法の採用がある。オルソゴナル接続法によれば、
９０度向きを異にしたホール素子１同志の不平衡電圧の
極性が逆になり、互いに相殺されることからその不平衡
電圧の発生が回避されるとするものである。また他の対
応策には、半導体活性層１２にゲート端子を設け、その
ゲート端子に外部から不平衡電圧の調整機能を付加し、
電気的フィードバック回路を接続して補償することも考
えられている。

【００１２】また、他の対応策としては、半導体基板１
１の結晶方位と電流の向きの最適値を選択し、ピエゾ抵
抗係数の値が最も低くなるように押さえようとする方法
もある。更にまた、半導体活性層１２、電流電極端子１
５、センサ電極端子１６の相対パターン精度をできるだ
け向上させることによって、不平衡電圧の影響をできる
だけ少なく押さえる方法も考えられている。

【００１３】このように、不平衡電圧発生への対応策と
しては、電気回路的補償処置や素子構造の精度を高める
等の対応策等種々考えられているが、そもそもホール素
子１自体がチップ状に一体的に形成されていることか
ら、半導体活性層１２に外部から加わる機械的応力や熱
的影響を軽減することは容易ではなかった。特に、ホー
ル素子１の周囲温度は、外囲器から半導体基板１１等を
介して、下方から、あるいは側方から半導体活性層１２
に伝達されやすい。

【００１４】ホール素子１を構成する半導体基板１１は
シリコン等の半導体材料で構成されるが、半導体材料は
特有の温度特性を有する。図１１に示したホール素子１
の温度特性はおよそ−５．７％／１０℃であった。一般
的にＮ型不純物で不純物濃度がおよそ１０¹⁶ｃｍ^-3の場
合、電子の格子移動度は２５℃〜１００℃の間に約１．
６×１０³ 〜８×１０² ｃｍ² ／Ｖ・ｓｅｃまで変化す
ることが知られている（Ｈｅｌｍｕｔ．Ｗｏｌｆ著「Ｓ
ｉｌｉｃｏｎ ＳｅｍｉｃｏｎｄｕｃｔｏｒＤａｔａ」
による）。従って、ホール素子１の比感度、入力抵抗な
どもその温度特性に比例して変化する。シリコン結晶材
料は、熱伝達係数が約１．５７／ｃｍ・℃でどちらかと
いえば熱伝導係数が大きく、電子の格子移動度の温度係
数は約−１１．６cm² ／Ｖsec ℃にもなり、％に変換す
るとほぼ−０．８６％／℃と温度変化の大きい特性を有
する。この温度特性はホール素子１としての比感度の低
下のほか不平衡電圧や入力抵抗の増加をもたらすが、こ
れらは半導体の物性そのものに起因するものであるから
回避は容易でなかった。

【００１５】図１２は図１１に示した従来のホール素子
による４端子ブリッジにおいて、試料数２０について、
不平衡電圧を測定した分布図であるが、不平衡電圧は−
１０〜＋１０ｍｖまで幅広く分布した。

【００１６】このように、従来のホール素子１では、機
械的応力あるいは熱的影響を受けやすいものであるが、
これを軽減するための電気的なフィードバック回路等は
構成が複雑となり、精度も十分ではなく満足し得るもの
ではなかった。特に、ホール素子１を電子式積算電力計
（電力量計）に使用される場合は、屋外など周囲温度条
件が厳しい環境で使用される場合が多いので、より簡単
な構成で、より一段と温度変化が小さく、検出誤差の少
ないホール素子の実現が要望されていた。

【００１７】

【発明が解決しようとする課題】この発明は、上述のよ
うな点に鑑み、周囲温度変化や機械的外乱に対し安定
で、不平衡電圧の発生をより小さな値に押さえ得るホー
ル素子及びそれを使用した電力量計を提供するものであ
る。

【００１８】

【課題を解決するための手段】第一の発明は、ホール素
子において、半導体基板と、この半導体基板上に形成さ
れ、対をなす電流電極端子及びこの電流電極端子間をつ
なぐ線に交差して得られた対をなすセンサ電極端子が設
けられホール素子部を有する半導体活性層と、この半導
体活性層におけるホール素子部とそれ以外の部分間又は
前記ホール素子部と前記半導体基板間の少なくとも一方
に形成された空隙部とを有することを特徴とする。

【００１９】上記のように、この第一の発明は従来と同
様に、半導体基板にホール素子部を形成するものではあ
るが、そのホール素子部の領域の少なくとも一片が半導
体基板と一体的につらなるものの、他の部分は空隙部に
よって他の半導体活性層又は半導体基板と分離する構成
としたものである。このように、半導体活性層のホール
素子形成領域（ホール素子部）の周囲の一部が空隙部に
より特に半導体基板から分離されることで、半導体基板
から直接的に、あるいは外囲器から間接的に、更にはプ
リント基板への実装に際しての熱的影響や機械的応力の
伝達が軽減され、熱的変化やピエゾ抵抗効果の発生が緩
和される。

【００２０】第二の発明は、上記第一の発明によるホー
ル素子を電力検出用素子又は電力乗算用素子として電力
量計に組込んだことを特徴とする。

【００２１】即ち、上記第一発明によるホール素子は、
空隙部の存在により、ピエゾ抵抗効果の影響が軽減され
るとともに、熱的変化による影響が軽減されるから、周
囲温度の環境が厳しい電力量計に採用することによっ
て、電力計測精度の向上が図れる。

【００２２】

【発明の実施の形態】以下、この発明によるホール素
子、及びホール素子を用いた電力量計の一実施の形態を
図１乃至図１０を参照して詳細に説明する。なお、図１
１に示した従来の構成と同一構成には、同一符号を付し
て詳細な説明は省略する。

【００２３】図１はこの発明によるホール素子１の第一
の実施の形態を示す斜視図である。また図２は図１のＸ
−Ｘ線から矢印方向を見た断面図である。

【００２４】即ち、ホール素子１は、まずＰ型シリコン
不純物導電型の半導体基板１１上にＮ型不純物半導体か
らなる半導体活性層１２が形成され、図２に示すよう
に、この半導体活性層１２上に形成された絶縁膜１４に
は、従来と同様に対をなす電流電極端子１５と、この電
流電極端子１５間をつなぐ線に交差してセンサ電極端子
１６が構成されている。

【００２５】この電流電極端子１５及びセンサ電極端子
１６は半導体活性層１２にあって、ホール素子部１２Ａ
を形成するものであるが、この実施の形態では平板状を
なすホール素子部１２Ａの一片が半導体活性層１２につ
らなっているものの、他の３片は空隙部１７を介して、
同じ半導体活性層１２の他の部分及び下方の半導体基板
１１に面している。

【００２６】即ち、この実施の形態では、ホール素子部
１２Ａは舌片状をなし、一方の電流電極端子１５側のみ
の片が同じ半導体活性層１２に一体化されているもの
の、他の３片は、半導体基板１１に形成された凹状溝１
７ａ及び半導体活性層１２に形成された貫通溝１７ｂか
らなる空隙部１７に面した構造をなしている。

【００２７】なお、半導体活性層１２は、移動度を高め
るため不純物濃度はおよそ１０¹⁵／ｃｍ³ 、層の深さは
比感度の関係から２〜５μｍに形成した。また、絶縁層
１４のエッチングを経て形成された電流電極端子１５及
びセンサ電極端子１６の各拡散層１５ａ、１６ａは、濃
度がおよそ１０²⁰／ｃｍ³ のＮ型不純物拡散で深さ約１
μｍに形成し、これら一対の各電流電極端子１５及びセ
ンサ電極端子１６間の間隔は約１５０μｍとした。

【００２８】また、半導体基板１１と半導体活性層１２
との間をＰＮ接合分離とするため、半導体活性層１２の
深さ（２〜５μｍ）に到達するまで、幅２０μｍ以上の
Ｐ型拡散層による素子分離層１３を形成した。なお、素
子分離層１３の不純物濃度は約１０¹⁸／ｃｍ³ とした。

【００２９】更に、空隙部１７の大きさは、熱遮断効果
及び後述する半導体基板１１の加工技術の点から、半導
体基板１１内での高さを１〜３μｍ、半導体活性層１２
での幅を３〜１０μｍとした。

【００３０】また、図１に示す斜視図で、各電流電極端
子１５及びセンサ電極端子１６とこれらに対応して設け
られたボンディングパッド１５ｃ、１６ｃとの間は、ア
ルミニウムによる電極配線１５ｂ、１６ｂで接続されて
いる。各電極配線１５ｂ、１６ｂの外側は、ホール素子
部１２Ａを形成した半導体活性層１２とは空隙部１７を
隔てて形成されているから、ボンディング時に加わる機
械的応力のホール素子部１２Ａへの影響が軽減される。
従って、このホール素子１による等価的４端子ブリッジ
を構成したとき、外部からの機械的応力がホール素子部
１２Ａへ伝達されるのが軽減されるから、ピエゾ抵抗効
果によるキャリア量の変化は少なくなり、不平衡電圧の
発生が回避される。

【００３１】なお、ホール素子１による主たる電流は従
来のホール素子と同様に、半導体活性層１２表面に平行
に流れ、磁場は半導体活性層１２表面に対して垂直方向
に印加される、いわゆる横型ホール素子を形成する。

【００３２】次に、図１及び図２に示したホール素子１
の製造工程を図３を参照し説明する。即ち、図３は図１
のＹ−Ｙ線で切断して見た方向での製造工程を順次示し
たもので、図３（ａ）に示すように、まずＰ型不純物導
電型を持つシリコン基板等の半導体基板１１を上方から
選択的に幅約１８０μｍ、深さ約１μｍ、長さ約１８０
μｍの大きさにエッチングオフを行い、空隙部１７の一
部となる凹状溝１７ａを形成する。次に、半導体基板１
１上に、半導体活性層１２を構成する厚さ６０μｍ程度
の他の半導体基板（第２の半導体基板）１２ａを接着剤
により貼り合わせ、その半導体基板１２ａの厚さが２〜
５μｍとなるように表面を研磨し、その上にシリコン酸
化膜による絶縁膜３を形成する（図３（ｂ））。

【００３３】この結果、凹状溝１７ａは他の半導体基板
１２ａにより閉じられるが、半導体基板１２ａに舌状形
のホール素子部１２Ａを形成するために、凹状溝１７ａ
につらなる貫通溝１７ｂを、上方から見てＵ字状に、ト
レンチ（溝）エッチングにより形成し、図３（ｃ）に示
すような空隙部１７を有するホール素子１の基板が形成
される。

【００３４】次に、図４（ａ）に示すように、空隙部１
７の内面に、熱酸化により厚さ約５００ｎｍの酸化膜１
８を形成する。このようにして、重要なホール素子部１
２Ａの空隙部１７に面した手前及び左右の外側面、及び
同じく空隙部１７に面した半導体基板１１及び他の半導
体基板１２ａの各面は酸化膜１８により誘電体分離され
るので、ホール素子部１２Ａは電気的に安定したものと
なる。

【００３５】なお、ホール素子部１２Ａと半導体基板１
１との接合部については、図示しないがホール素子の活
性領域を規定するためのパターン化が必要であるが、他
の半導体基板１２ａをＮ型としたためＰ型接合分離領域
とするのが適当であり、熱拡散により素子分離層（１
３）を形成する。

【００３６】最後に、図４(ｂ)に示すように、一対の電
流電極端子１５、及び一対のセンサ電極端子１６を形成
した後は、各電極１５、１６とこれらに対応したボンデ
ィングパッド（１５ｃ、１６ｃ）までアルミニウムによ
る電極配線を施す等、通常の半導体製造プロセスと同様
な過程を経てホール素子１が形成される。

【００３７】なお、ホール素子部１２Ａが他の半導体基
板１２と一体に構成される部分は、機械的強度が保たれ
る限り、機械的熱的外乱がホール素子部１２Ａに影響す
るのを回避するために、できるだけその部分の断面積が
小さい方が望ましい。

【００３８】上記図３及び図４による説明の過程で、図
３（ｃ）では、トレンチエッチングにより貫通溝１７ｂ
を形成することを述べたが、貫通溝１７ｂを半導体基板
１１の凹状溝１７ａにどのように位置合せするかが課題
となる。貫通溝１７ｂを凹状溝１７ａに位置合せしてホ
ール素子１を製造する方法を図５を参照して説明する。
なお、図５では、図３及び図４とは相違し、凹状溝１７
ａのやや内側に位置合せを行って、貫通溝１７ｂを形成
する場合を示しているが、工程の要部にかかわる部分の
みを示し、詳細な説明は省略している。

【００３９】即ち、まず図５（ａ）に示すように、半導
体基板１１にエッチングオフにより凹状溝１７ａを形成
する。次に、第２の半導体基板１２ａからなる半導体活
性層１２を接着により半導体基板１１上に張り付けるこ
とになるが、その張り付け前に、第２の半導体基板１２
ａ内に予めマスク合わせの基準位置を決定し、その基準
位置領域に張り付け面側から深さ約１０μｍ程度の高濃
度不純物拡散層１２Ｂを形成した。次に、高濃度不純物
拡散層１２Ｂの形成面が半導体基板１１側になるように
して第２の半導体基板１２ａを張り付け、張り付け後の
表面を研磨することによって、高濃度不純物拡散層１２
Ｂを露出させる。その後、沸酸及び硝酸の混合溶液に浸
すことによって、高濃度不純物拡散層１２Ａ表面がエッ
チングされ、図５（ｂ）に示すように表面から明らかに
識別できる段差１２Ｃが形成される。

【００４０】そこで、この段差１２Ｃを目印（基準位
置）として、凹状溝１７ａの位置を推し量ることができ
る。従って、第２の半導体基板１２ａのパターンニング
の位置合わせを段差１２Ｃを基準として行うことによ
り、第２の半導体基板１２ａにトレンチエッチングによ
る、凹状溝１７ａに位置合せされた貫通溝１７ｂの形成
が行われる（図５（ｃ））。

【００４１】その後は、図３及び図４に示した工程と様
に、空隙部１７内面に酸化膜１８を形成し（図５
（ｄ））、次に電流電極端子１５及びセンサ電極端子１
６の構成（図５（ｅ））を経て、ホール素子が形成され
る。

【００４２】次に、上記第一の実施の形態では、半導体
基板１１及び半導体活性層１２をシリコン基板で形成し
たものとして説明したが、これらを高温動作に優れてい
るＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏ
ｒ）による基板により構成してホール素子１を製造する
ことができる。

【００４３】図６はＳＯＩにより半導体基板１１及び半
導体活性層１２を形成した場合の、この発明によるホー
ル素子の第二の実施の形態の説明図で、第一の実施の形
態と同様な製造工程を経ることから、要部の製造工程の
みを示している。

【００４４】即ち、ＳＯＩからなる半導体基板１１のエ
ッチングオフにより凹状溝１７ａを形成し、その凹状溝
１７ａを酸化膜１９で埋めた後、表面を研磨して平坦化
する（図６（ａ））。次に、半導体基板１１表面全体を
覆うように、半導体活性層となるＳＯＩの第２の半導体
基板１２ａを載せ、接着剤で張り付ける（図６
（ｂ））。このとき、第一の実施の形態の中の図５
（ｂ）で説明したのと同様に、第２の半導体基板１２ａ
には高濃度不純物拡散層１２Ｂによる段差１２Ｃを形成
した。

【００４５】次に、第２の半導体基板１２をトレンチエ
ッチングを施した後、酸化膜１９のみをエッチングオフ
する沸酸系溶液にて処理し、所望の空隙部１７を形成し
た（図６（ｃ））。

【００４６】以後は、図示しないが、第一の実施の形態
と同様に、空隙部１７に側壁面に酸化膜を形成し、電流
電極端子１５及びセンサ電極端子１６を形成した後、Ａ
ｌによる電極配線を行いホール素子を完成させる。

【００４７】このように、半導体基板１１及び半導体活
性層１２となる第２の半導体基板１２ａをＳＯＩにより
構成したことによって、温度特性の良好なホール素子を
得ることができる。なお、ＳＯＩは半導体基板１１及び
第２の半導体基板１２ａのいずれか一方でも良い。

【００４８】また、この実施の形態によるホール素子に
よれば、ＳＯＩ基板による温度特性の改善とともに、空
隙部１７が形成されたことにより、ホール素子部１２Ａ
は外部からの機械的応力や周囲温度による影響を軽減で
き、等価的４端子ブリッジを構成した場合に、不平衡電
圧の発生を大幅に軽減することができる。

【００４９】図７は上記第一及び第二の実施の形態によ
るホール素子により、等価的４端子ブリッジを構成した
場合の不平衡電圧の分布図である。図１２に示した従来
のホール素子１と同様に、試料数２０のホール素子につ
いて測定した結果の分布を示しているが、上述のよう
に、空隙部１７の存在により、半導体基板１１及びホー
ル素子１を収納する外囲器等からの機械的応力が大幅に
緩和されることから、ピエゾ抵抗効果が軽減され、±
０．５ｍｖの範囲内に収まり、不平衡電圧の発生が著し
く改善されたことを示している。

【００５０】更に、この発明によれば、ホール素子１の
比感度も改善される。図８はこの発明の実施の形態によ
るホール素子１の比感度の温度依存性を実線（イ）で示
し、従来のホール素子の比感度（点線（ロ）で示す）と
比較して示した図である。この発明によるホール素子の
構造はホール素子の形成部の一部のみ半導体基板１１に
残し、他の部分は空隙部１７により分離しを形成とした
もので、図８に示した通り、温度補償回路の無い状態
で、温度特性が従来およそ−５．７％／１０℃のもの
が、この発明によれば大幅に改善され、ほとんど温度変
化への依存が見られない程改善された。

【００５１】以上説明のように、この発明のホール素子
によれば、温度特性が格段に改善されるため、格別補償
回路等を設けることなく、これを使用した計測機器等の
精度向上を図ることができる。

【００５２】従って、例えば、自動車のエンジンクラン
クシャフト軸の回転数など、車輪の回転数の検出には２
５０〜３００℃の高温での厳しい環境にあるが、この発
明のホール素子は、そのような高温部での使用に好適で
ある。上記第二の実施の形態で説明した温度特性の良好
なホール素子を、車の車輪の回転数検出用に採用した場
合、空隙部１７の存在による温度特性の改善と、高温動
作に優れたＳＯＩの特性とが相俟って、ＰＮ接合のリー
ク電流が抑制され、また半導体基板１１そのもののドリ
フト電流を押さえることができるので、３００℃程度ま
での高温状態でも高精度なホール感度検出が可能とな
る。

【００５３】次に、上記各実施の形態によるホール素子
を、電力量計に適用したこの発明の第三の実施の形態に
ついて図９を参照して説明する。図９はホール素子１を
用いた電気量測定装置を示すもので、被測定系の電流を
その電流値に比例した電圧として出力する電流測定装置
である。なお、被測定系の電流が直流の場合は、出力は
直流電圧となり、被測定系の電流が交流の場合の出力は
交流電圧となる。

【００５４】即ち、図９において、ホール素子１には、
一対の電流電極端子１５１、１５２と一対の電圧出力端
子であるセンサ電極端子１６１、１６２が設けられてい
る。一対の電流電極端子１５１、１５２間に定電流源２
から一定値の直流電流が流れ、被測定系の電流値に正比
例した磁界Ｂが紙面に垂直な方向に印加されると、一対
のセンサ電極端子１６１、１６２間に被測定系の電流値
に正比例したホール電圧が発生する。

【００５５】センサ電極端子１６１、１６２のホール電
圧Ｖａ，Ｖｂは減算器３に供給され、ホール電圧差（Ｖ
ａ−Ｖｂ）はｋ倍に増幅され出力端子４から出力され
る。ホール電圧差（Ｖａ−Ｖｂ）が被測定系の電流値に
正比例した値であり、出力端子４の出力電圧を読み取る
ことにより、被測定系の電流値が測定される。

【００５６】また、ホール素子１は、ホール素子中のキ
ヤリアがホール素子表面近くに移動ルートをとった場合
は、機械的あるいは周囲温度等の外乱を受けやすく、逆
にホール素子１の内陸部に移動ルートをとった場合は外
乱を受けにくい。そこで、ホール素子１内には、そのよ
うなキヤリアの移動径路を制御するための半導体層ＬＹ
を備えている。

【００５７】ホール素子１の一方の電流電極端子１５１
は演算増幅器５の反転入力端子（−）に接続され、この
反転入力端子（−）には、定電流源２からの一定値の直
流電流Ｉにより一対の電流電極端子１５１、１５２間に
発生する電圧Ｖが入力される。また、演算増幅器５の非
反転入力端子（＋）には、基準電圧源６が接続され、基
準電圧Ｖr が与えられている。基準電圧Ｖr は、定電流
源２による一定値の直流電流Ｉと、電流電極端子１５
１、１５２間の抵抗値、即ちホール素子１の所望のキャ
リア移動径路に対応する抵抗値Ｒとにより得られる電圧
Ｖｒ＝Ｉ・Ｒに設定されている。

【００５８】そして演算増幅器５の出力はホール素子１
内のキャリアの移動径路を制御するための半導体層ＬＹ
に接続されている。従って、１対の電流電極端子１５
１、１５２間に発生する電圧Ｖが、基準電圧Ｖr と等し
くなるように、半導体層ＬＹにフィードバック制御さ
れ、抵抗値Ｒが一定、つまりホール素子１中のキャリア
の移動径路が常に一定となるように制御される。なお、
演算増幅器５の非反転入力端子（＋）及び反転入力端子
（−）への接続は、ホール素子１の半導体の構成によっ
ては入れ替り、常に負帰還回路が構成されるように接続
される。

【００５９】このように、この実施の形態によれば、一
対の電流電極端子１５１、１５２間の抵抗値Ｒが常に一
定になるように制御されるから、ホール素子１中のキャ
リアの移動径路が、外乱の影響を受けにくい半導体内陸
部の領域に設定されるよう制御される。従って、出力端
子４からの出力電圧ｋ（Ｖａ−Ｖｂ）は経年変化や外乱
の影響を受けず安定したものとなり、測定誤差が少なく
精度のよい電流測定が可能となる。

【００６０】図１０は、被測定系の電流値に正比例した
磁界Ｂを得る手段を示している。コイル端子Ｔ１，Ｔ２
に被測定系の電流Ｉを入力すると、コア７によりその被
測定系の電流に正比例した磁界Ｂが得られ、その磁界Ｂ
がホール素子１に印加される。

【００６１】以上説明のように、この発明によるホール
素子によれば、ホール素子部は空隙によって他の半導体
活性部あるいは半導体基板と隔たりを有する部分を持つ
ので、外部からの機械的応力に基づくピエゾ抵抗効果に
よる影響や、周囲温度による影響を軽減でき、不平衡電
圧の発生が少なく安定した等価的４端子ブリッジを形成
することができる。

【００６２】更にまた、この発明によるホール素子は高
温でもその影響を軽減し、高精度の測定を可能とするの
で、電力量計や車両の回転速度の検出素子として使用し
て顕著な効果を発揮するものである。

【００６３】

【発明の効果】この発明はホール素子の温度特性の大幅
な改善、半導体ホール素子には必然的な外部乃至内部応
力による不平衡電圧を低減することを可能ならしめたも
のであり、実用上の効果大である。

【図面の簡単な説明】

【図１】この発明によるホール素子の第一の実施の形態
を示した斜視図である。

【図２】図１に示すホール素子のＸ−Ｘ断面図である。

【図３】図１に示したホール素子の製造工程を示すＹ−
Ｙ断面図である。

【図４】図３に続きホール素子の製造工程を示すＹ−Ｙ
断面図である。

【図５】図３及び図４に示すホール素子の製造工程のな
かで、特に空隙部１７の形成工程を詳細に説明した工程
説明図である。

【図６】この発明による第二の実施の形態を説明したホ
ール素子の主要製造工程図である。

【図７】図１及び図６に示したホール素子の不平衡電圧
の分布図である。

【図８】図１及び図６に示したホール素子の比感度の周
囲温度特性図である。

【図９】この発明による第三の実施の形態を説明したも
ので、ホール素子を使用した電力量計を示す回路図であ
る。

【図１０】この発明によるホール素子により電流値に正
比例した磁界を得る手段であるコアを示す斜視図であ
る。

【図１１】図１１（ａ）は従来のホール素子を示す平面
図、図１１（ｂ）は図１１（ａ）のＸ−Ｘ断面図、図１
１（ｃ）は図１１（ａ）のＹ−Ｙ断面図である。

【図１２】図１１に示したホール素子の不平衡電圧の分
布図である。

【符号の説明】

１ ホール素子 １１ 半導体基板 １２ 半導体活性層 １２Ａ ホール素子部 １２ａ 第２の半導体基板 １３ 素子分離層 １４ 絶縁膜（酸化膜） １５ 電流電極端子 １６ センサ電極端子 １７ 空隙部 １７ａ 凹状溝 １７ｂ 貫通溝 １８ 絶縁膜 １９ 酸化膜 ２ 定電流源 ５ コア

フロントページの続き (56)参考文献 特開 平７−162055（ＪＰ，Ａ) 特開 昭53−57983（ＪＰ，Ａ) 特開 平７−153973（ＪＰ，Ａ) 特開 平７−249804（ＪＰ，Ａ) 特開 平３−11678（ＪＰ，Ａ) 特開 昭51−74588（ＪＰ，Ａ) 特開 昭57−210677（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 43/06 G01R 33/07

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 表面に凹状溝を有する第１の半導体基板
   と、前記第１の半導体基板上に配置された第２の半導体基板
   に設けられ、対をなす電流電極端子及び前記電流電極端
   子間をつなぐ線に交差する方向に対をなすセンサ電極端
   子が設けられたホール素子部を有する半導体活性層と、 前記半導体活性層に設けられ前記 凹状溝に連なる貫通溝
   と、前記凹状溝とを有する空隙部 とを備えることを特徴
   とするホール素子。
2. 【請求項２】 前記第２の半導体基板をＳＯＩで構成し
   たことを特徴とする請求項１記載のホール素子。
3. 【請求項３】 前記空隙部に面する前記ホール素子部の
   前記半導体活性層の面及び前記第１の半導体基板の面の
   少なくとも一方に酸化膜を形成したことを特徴とする請
   求項１又は２記載のホール素子。
4. 【請求項４】 前記第１の半導体基板と前記第２の半導
   体基板とは互いに異なる導電型で構成したことを特徴と
   する請求項１又は２記載のホール素子。
5. 【請求項５】 請求項１乃至請求項４のうちいずれか１
   の請求項記載のホール素子を電力検出用素子又は電力乗
   算用素子として組込み構成されたことを特徴とする電力
   量計。