KR20150032628A - 반도체 장치 및 그 제작 방법 - Google Patents

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KR20150032628A
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transistor
oxide semiconductor
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insulating film
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요시유키 코바야시
다이스케 마츠바야시
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 전계 효과 이동도가 높은 트랜지스터를 제공한다. 또는, 전기 특성이 안정된 트랜지스터를 제공한다. 또는, 오프 상태 시(비도통 상태 시)의 전류가 작은 트랜지스터를 제공한다. 또는, 상기 트랜지스터를 갖는 반도체 장치를 제공한다.
반도체와, 반도체의 상면과 접하는 영역 및 반도체의 측면과 접하는 영역을 갖는 소스 전극 및 드레인 전극과, 반도체와 접하는 영역을 갖는 게이트 절연막과, 게이트 절연막을 개재하여 반도체에 면하는 영역을 갖는 게이트 전극을 갖고, 반도체는, 소스 전극 및 드레인 전극과 접하는 영역보다 소스 전극 및 드레인 전극과 접하지 않는 영역의 채널 폭 방향의 길이가 더 짧은 반도체 장치이다.

Description

반도체 장치 및 그 제작 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 물건, 방법, 또는 제조 방법에 관한 것이다. 또는, 본 발명은 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 또한, 본 발명의 일 형태는 반도체 장치, 표시 장치, 발광 장치, 조명 장치, 축전 장치, 기억 장치, 프로세서에 관한 것이다. 또는, 반도체 장치, 표시 장치, 발광 장치, 조명 장치, 축전 장치, 기억 장치, 프로세서의 제조 방법에 관한 것이다. 또는, 반도체 장치, 표시 장치, 발광 장치, 조명 장치, 축전 장치, 기억 장치, 프로세서의 구동 방법에 관한 것이다. 특히, 본 발명의 일 형태는 산화물 반도체를 포함하는 반도체 장치, 표시 장치, 또는 발광 장치에 관한 것이다.
또한, 본 명세서 등에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 표시 장치, 발광 장치, 조명 장치, 전기 광학 장치, 반도체 회로, 및 전자 기기는 반도체 장치를 갖는 경우가 있다.
트랜지스터의 반도체에 사용되는 실리콘은 비정질 실리콘과 다결정 실리콘으로 용도에 따라 구분되어 사용되고 있다. 예를 들어, 대형 표시 장치를 구성하는 트랜지스터에 적용하는 경우, 대면적 기판에 형성하는 기술이 확립되어 있는 비정질 실리콘을 사용하면 적합하다. 한편, 구동 회로를 일체 형성한 고기능 표시 장치를 구성하는 트랜지스터에 적용하는 경우, 전계 효과 이동도가 높은 트랜지스터를 제작할 수 있는 다결정 실리콘을 사용하면 적합하다. 다결정 실리콘의 형성 방법으로서는 비정질 실리콘에 고온에서 가열 처리를 수행하거나, 또는 레이저 광 처리를 수행하는 방법이 알려져 있다.
근년, 산화물 반도체가 주목을 받고 있다. 예를 들어, 인듐, 갈륨, 및 아연을 갖는 비정질 산화물 반도체를 사용한 트랜지스터가 개시(開示)되어 있다(특허 문헌 1 참조).
산화물 반도체는 스퍼터링법 등으로 형성할 수 있기 때문에 대형 표시 장치를 구성하는 트랜지스터의 채널 형성 영역에 사용할 수 있다. 또한, 산화물 반도체를 사용한 트랜지스터는 전계 효과 이동도가 높기 때문에, 구동 회로를 일체 형성한 고기능 표시 장치를 실현할 수 있다. 또한, 비정질 실리콘을 사용한 트랜지스터의 생산 설비의 일부를 개량하여 이용할 수 있기 때문에, 설비 투자를 줄일 수 있는 장점도 있다.
그런데, 산화물 반도체를 사용한 트랜지스터는 비도통 상태 시의 리크 전류가 매우 작은 것이 알려져 있다. 예를 들어, 산화물 반도체를 사용한 트랜지스터의 리크 특성을 응용한 저소비 전력의 CPU 등이 개시되어 있다(특허 문헌 2 참조).
또한, 반도체로 이루어지는 활성층으로 우물형 퍼텐셜을 구성함으로써, 전계 효과 이동도가 높은 트랜지스터를 얻을 수 있는 것이 개시되어 있다(특허 문헌 3 참조).
일본국 특개 2006-165528호 공보 일본국 특개 2012-257187호 공보 일본국 특개 2012-59860호 공보
전계 효과 이동도가 높은 트랜지스터를 제공하는 것을 과제 중 하나로 한다. 또는, 전기 특성이 안정된 트랜지스터를 제공하는 것을 과제 중 하나로 한다. 또는, 오프 상태 시(비도통 상태 시)의 전류가 작은 트랜지스터를 제공하는 것을 과제 중 하나로 한다. 또는, 상기 트랜지스터를 갖는 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 신규 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
또한, 이들 과제의 기재는 다른 과제의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는 이들 과제 모두를 해결할 필요는 없는 것으로 한다. 또한, 이들 이외의 과제는 명세서, 도면, 청구항 등의 기재로부터 저절로 명확해지는 것이고, 명세서, 도면, 청구항 등의 기재로부터 이들 이외의 과제가 추출될 수 있다.
본 발명의 일 형태는 반도체와, 반도체의 상면과 접하는 영역 및 반도체의 측면과 접하는 영역을 갖는 소스 전극 및 드레인 전극과, 반도체와 접하는 영역을 갖는 게이트 절연막과, 게이트 절연막을 개재(介在)하여 반도체에 면하는 영역을 갖는 게이트 전극을 갖고, 반도체는 소스 전극 및 드레인 전극과 접하는 영역보다 소스 전극 및 드레인 전극이 접하지 않는 영역의 채널 폭 방향의 길이가 더 짧은 반도체 장치이다.
또는, 반도체는, 소스 전극 및 드레인 전극과 접하는 영역보다 소스 전극 및 드레인 전극과 접하지 않는 영역이 더 얇은 상술한 반도체 장치이다.
또는, 반도체가 산화물 반도체인 상술한 반도체 장치이다.
또는, 본 발명의 일 형태는 반도체와, 반도체의 상면과 접하는 영역 및 반도체의 측면과 접하는 영역을 갖는 소스 전극 및 드레인 전극과, 반도체와 접하는 영역을 갖는 게이트 절연막과, 게이트 절연막을 개재하여 반도체에 면하는 영역을 갖는 게이트 전극을 갖는 반도체 장치의 제작 방법이며, 반도체를 덮는 도전막을 형성한 후에 도전막을 반도체 위에서 분할함으로써, 반도체의 상면과 접하는 영역 및 반도체의 측면과 접하는 영역을 갖는 소스 전극 및 드레인 전극을 형성하고, 소스 전극 및 드레인 전극을 마스크로 하여, 반도체에서 소스 전극 및 드레인 전극과 접하지 않는 영역의 두께를 얇게 하고, 또한 채널 폭 방향의 길이를 더 짧게 하는 반도체 장치의 제작 방법이다.
전계 효과 이동도가 높은 트랜지스터를 제공할 수 있다. 또는, 전기 특성이 안정된 트랜지스터를 제공할 수 있다. 또는, 오프 상태 시의 전류가 작은 트랜지스터를 제공할 수 있다. 또는, 상기 트랜지스터를 갖는 반도체 장치를 제공할 수 있다. 또는, 신규 반도체 장치를 제공할 수 있다. 또한, 이들 효과의 기재는 다른 효과의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는 이들 효과 모두를 가질 필요는 없다. 또한, 이들 이외의 효과는 명세서, 도면, 청구항 등의 기재로부터 저절로 명확해지는 것이고, 명세서, 도면, 청구항 등의 기재로부터 효과가 추출될 수 있다.
도 1은 본 발명의 일 형태에 따른 트랜지스터를 도시한 상면도 및 단면도.
도 2는 본 발명의 일 형태에 따른 트랜지스터를 도시한 상면도 및 단면도.
도 3은 본 발명의 일 형태에 따른 트랜지스터를 도시한 상면도 및 단면도.
도 4는 본 발명의 일 형태에 따른 트랜지스터를 도시한 상면도 및 단면도.
도 5는 본 발명의 일 형태에 따른 트랜지스터를 도시한 상면도 및 단면도.
도 6은 본 발명의 일 형태에 따른 트랜지스터를 도시한 상면도 및 단면도.
도 7은 본 발명의 일 형태에 따른 반도체 장치의 단면도 및 회로도.
도 8은 본 발명의 일 형태에 따른 기억 장치의 회로도.
도 9는 본 발명의 일 형태에 따른 RFID 태그의 블록도.
도 10은 본 발명의 일 형태에 따른 RFID 태그의 사용예를 도시한 도면.
도 11은 본 발명의 일 형태에 따른 CPU를 도시한 블록도.
도 12는 본 발명의 일 형태에 따른 기억 소자의 회로도.
도 13은 본 발명의 일 형태에 따른 표시 장치의 상면도 및 회로도.
도 14는 본 발명의 일 형태에 따른 표시 모듈을 설명하는 도면.
도 15는 본 발명의 일 형태에 따른 전자 기기를 도시한 도면.
도 16은 계산에 사용한 구조를 도시한 도면.
도 17은 계산에 의하여 얻어진 Vg-Id 특성을 나타낸 도면.
도 18은 계산에 의하여 얻어진 전류 밀도의 분포를 나타낸 도면.
도 19는 산화물 반도체의 나노빔 전자 회절 패턴을 나타낸 도면.
도 20은 투과 전자 회절 측정 장치의 일례를 도시한 도면.
도 21은 투과 전자 회절 측정에 의한 구조 해석의 일례를 나타낸 도면.
본 발명의 실시형태에 대하여 도면을 사용하여 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 또한, 본 발명은 이하에서 기재하는 실시형태의 내용에 한정하여 해석되는 것이 아니다. 또한, 도면을 사용하여 발명의 구성을 설명하는 데 있어서, 동일한 것을 가리키는 부호는 다른 도면간에서도 공통으로 사용한다. 또한, 유사한 것을 가리킬 때에는 해치 패턴을 동일하게 하고, 특별히 부호를 붙이지 않는 경우가 있다.
또한, 도면에서 크기, 막(층)의 두께, 또는 영역은, 명료화를 위하여 과장되어 도시된 경우가 있다.
또한, 전압은 어느 임의의 전위와 기준 전위(예를 들어, 접지 전위(GND) 또는 소스 전위)의 전위차를 가리키는 경우가 많다. 따라서, 전압을 전위로 바꾸어 말할 수 있다.
또한 제 1, 제 2로서 붙여지는 서수사(序數詞)는 편의상 사용하는 것이며, 공정 및 적층의 순서를 가리키는 것이 아니다. 그러므로, 예를 들어, '제 1'을 '제 2' 또는 '제 3' 등과 적절히 바꾸어 설명할 수 있다. 또한, 본 명세서 등에 기재된 서수사와, 본 발명의 일 형태를 특정하기 위하여 사용되는 서수사는 일치하지 않는 경우가 있다.
또한, '반도체'라고 표기한 경우에도, 예를 들어 도전성이 충분히 낮을 때는 '절연체'로서의 특성을 가질 수 있다. 또한, '반도체'와 '절연체'는 경계가 애매하며 엄밀하게 구별할 수 없는 경우가 있다. 따라서, 본 명세서에 기재된 '반도체'는 '절연체'라고 바꾸어 말할 수 있다. 마찬가지로, 본 명세서에 기재된 '절연체'는 '반도체'라고 바꾸어 말할 수 있다.
또한, '반도체'라고 표기한 경우에도, 예를 들어 도전성이 충분히 높을 때는 '도전체'로서의 특성을 가질 수 있다. 또한, '반도체'와 '도전체'는 경계가 애매하며 엄밀하게 구별할 수 없는 경우가 있다. 따라서, 본 명세서에 기재된 '반도체'는 '도전체'라고 바꾸어 말할 수 있다. 마찬가지로, 본 명세서에 기재된 '도전체'는 '반도체'로 바꾸어 말할 수 있다.
또한, 반도체의 불순물이란, 예를 들어, 반도체를 구성하는 주성분 이외의 것을 말한다. 예를 들어, 농도가 0.1atomic% 미만의 원소는 불순물이다. 불순물이 포함되면, 예를 들어, 반도체의 DOS(Density of State)가 높게 되거나, 캐리어 이동도가 저하되거나, 결정성이 저하되는 등의 일이 일어날 수 있다. 반도체로서 산화물 반도체가 사용되는 경우, 반도체의 특성을 변화시키는 불순물로서는 예를 들어, 제 1 족 원소, 제 2 족 원소, 제 14 족 원소, 제 15 족 원소, 및 주성분 이외의 전이 금속(transition metal) 등을 들 수 있으며, 특히 예를 들어, 수소(물에도 포함됨), 리튬, 나트륨, 실리콘, 붕소, 인, 탄소, 질소 등을 들 수 있다. 산화물 반도체가 사용되는 경우, 예를 들어, 수소 등의 불순물이 혼입됨으로써 산소 결손이 형성되는 경우가 있다. 또한, 반도체로서 실리콘을 사용하는 경우, 반도체의 특성을 변화시키는 불순물로서는 예를 들어, 산소, 수소를 제외한 제 1 족 원소, 제 2 족 원소, 제 13 족 원소, 제 15 족 원소 등을 들 수 있다.
<트랜지스터의 구조>
이하에서는 본 발명의 일 형태에 따른 트랜지스터의 구조에 대하여 설명한다.
<트랜지스터의 구조 1>
도 1의 (A) 및 (B)는 본 발명의 일 형태에 따른 트랜지스터의 상면도 및 단면도이다. 도 1의 (A)는 상면도이고, 도 1의 (B)는 도 1의 (A)의 일점 쇄선 A1-A2 및 일점 쇄선 A3-A4에 대응하는 단면도이다. 또한, 도 1의 (A)에 도시된 상면도에서는 명료화를 위하여 일부의 요소를 생략하여 도시하였다.
도 1의 (A) 및 (B)에 도시된 트랜지스터는 기판(400) 위의 볼록부를 갖는 절연막(402)과, 절연막(402)의 볼록부 위의 반도체(406)와, 반도체(406)의 상면 및 측면과 접하는 도전막(416a) 및 도전막(416b)과, 반도체(406), 도전막(416a), 및 도전막(416b) 위의 절연막(412)과, 절연막(412)의 상면과 접하며 반도체(406)의 상면 및 측면에 면하는 도전막(404)과, 도전막(416a), 도전막(416b), 및 도전막(404) 위의 절연막(418)을 갖는다. 또한, 절연막(402)은 볼록부를 갖지 않아도 좋다. 또한, 도전막(404)은 트랜지스터의 게이트 전극으로서 기능한다. 또한, 절연막(412)은 트랜지스터의 게이트 절연막으로서 기능한다. 또한, 도전막(416a) 및 도전막(416b)은 트랜지스터의 소스 전극 및 드레인 전극으로서 기능한다.
도 1의 (B)에 도시된 바와 같이, 반도체(406)에서, 도전막(416a) 및 도전막(416b)과 중첩되는 영역은 도전막(416a) 및 도전막(416b)과 중첩되지 않는 영역보다 두껍다. 바꾸어 말하면, 반도체(406)에서, 도전막(416a) 및 도전막(416b)과 중첩되지 않는 영역은 도전막(416a) 및 도전막(416b)과 중첩되는 영역보다 얇다.
또한, 반도체(406)에서, 도전막(416a) 및 도전막(416b)과 중첩되는 영역은 도전막(416a) 및 도전막(416b)과 중첩되지 않는 영역보다 일점 쇄선 A3-A4 방향의 길이가 더 길다. 바꾸어 말하면, 반도체(406)에서, 도전막(416a) 및 도전막(416b)과 중첩되지 않는 영역은 도전막(416a) 및 도전막(416b)과 중첩되는 영역보다 일점 쇄선 A3-A4 방향의 길이가 더 짧다.
또한, 트랜지스터의 채널 형성 영역에 착안하면, 일점 쇄선 A3-A4 방향을 채널 폭 방향이라고 바꾸어 말할 수 있다. 채널 폭 방향은 단변 방향, 폭 방향, 또는 단축 방향이라고 바꾸어 말해도 좋다. 마찬가지로, 일점 쇄선 A1-A2 방향을 채널 길이 방향이라고 바꾸어 말할 수 있다. 채널 길이 방향은 장변 방향 또는 장축 방향이라고 바꾸어 말해도 좋다.
또한, 채널 길이란, 상면도에 있어서 반도체와 게이트 전극이 중첩되는 영역에서의, 소스(소스 영역 또는 소스 전극)와 드레인(드레인 영역 또는 드레인 전극) 사이의 거리를 말한다. 즉, 도 1의 (A)에서 채널 길이는, 반도체(406)와 도전막(404)이 중첩되는 영역에서의, 도전막(416a)과 도전막(416b) 사이의 거리이다. 채널 폭이란, 반도체와 게이트 전극이 중첩되는 영역에서의, 소스와 드레인이 평행하게 대향하는 길이를 말한다. 즉, 도 1의 (A)에서는, 채널 폭은 반도체(406)와 도전막(404)이 중첩되는 영역에서의, 도전막(416a)과 도전막(416b)이 평행하게 대향하는 길이를 말한다.
도 1에 도시된 반도체는 상술한 바와 같이 도전막(416a) 및 도전막(416b)과 접하는 영역이 크고, 도전막(416a) 및 도전막(416b)과 접하지 않는 영역(채널 형성 영역)이 작은 형상(아령 형상(덤벨 형상), 호리병박 형상)을 갖는다. 따라서, 게이트 전극으로부터의 전계를 채널 형성 영역 전체에 퍼지게 하기 쉽고, 소스 전극 및 드레인 전극에 대한 접촉 저항을 작게 할 수 있는 형상을 갖는다. 즉, 도 1에 도시된 트랜지스터는 도통 상태 시의 저항(온 저항이라고도 함)이 낮아 온 전류가 크고, 비도통 상태 시의 저항(오프 저항)이 높아 오프 전류가 작은 트랜지스터가 된다.
또한, 도전막(404)의 전계에 의하여, 반도체(406)를 전기적으로 둘러쌀 수 있다(도전막의 전계에 의하여 반도체를 전기적으로 둘러싸는 트랜지스터의 구조를 surrounded channel(s-channel) 구조라고 부름). 따라서, 반도체(406)의 전체(벌크)에 채널이 형성되는 경우가 있다. s-channel 구조에서는, 트랜지스터의 소스와 드레인 사이에 대전류가 흐를 수 있어 높은 온 전류를 얻을 수 있다.
높은 온 전류를 얻을 수 있기 때문에, s-channel 구조는 미세화된 트랜지스터에 적합한 구조라고 할 수 있다. 트랜지스터를 미세화할 수 있으므로, 상기 트랜지스터를 갖는 반도체 장치는 집적도가 높으며 고밀도화된 반도체 장치로 할 수 있다. 예를 들어, 트랜지스터의 채널 길이를 바람직하게는 40nm 이하, 더 바람직하게는 30nm 이하, 더욱 바람직하게는 20nm 이하로 하고, 트랜지스터의 채널 폭을 바람직하게는 40nm 이하, 더 바람직하게는 30nm 이하, 더욱 바람직하게는 20nm 이하로 한다.
또한, 도전막(416a)(또는/및 도전막(416b))의 적어도 일부(또는 전체)는 반도체(406) 등의 반도체의 표면, 측면, 상면, 또는/및 하면의 적어도 일부(또는 전체)에 제공된다.
또는, 도전막(416a)(또는/및 도전막(416b))의 적어도 일부(또는 전체)는 반도체(406) 등의 반도체의 표면, 측면, 상면, 또는/및 하면의 적어도 일부(또는 전체)와 접한다. 또는, 도전막(416a)(또는/및 도전막(416b))의 적어도 일부(또는 전체)는 반도체(406) 등의 반도체의 적어도 일부(또는 전체)와 접한다.
또는, 도전막(416a)(또는/및 도전막(416b))의 적어도 일부(또는 전체)는 반도체(406) 등의 반도체의 표면, 측면, 상면, 또는/및 하면의 적어도 일부(또는 전체)에 전기적으로 접속된다. 또는, 도전막(416a)(또는/및 도전막(416b))의 적어도 일부(또는 전체)는 반도체(406) 등의 반도체의 적어도 일부(또는 전체)에 전기적으로 접속된다.
또는, 도전막(416a)(또는/및 도전막(416b))의 적어도 일부(또는 전체)는 반도체(406) 등의 반도체의 표면, 측면, 상면, 또는/및 하면의 적어도 일부(또는 전체)에 근접하여 배치된다. 또는, 도전막(416a)(또는/및 도전막(416b))의 적어도 일부(또는 전체)는 반도체(406) 등의 반도체의 적어도 일부(또는 전체)에 근접하여 배치된다.
또는, 도전막(416a)(또는/및 도전막(416b))의 적어도 일부(또는 전체)는 반도체(406) 등의 반도체의 표면, 측면, 상면, 또는/및 하면의 적어도 일부(또는 전체)의 옆쪽에 배치된다. 또는, 도전막(416a)(또는/및 도전막(416b))의 적어도 일부(또는 전체)는 반도체(406) 등의 반도체의 적어도 일부(또는 전체)의 옆쪽에 배치된다.
또는, 도전막(416a)(또는/및 도전막(416b))의 적어도 일부(또는 전체)는 반도체(406) 등의 반도체의 표면, 측면, 상면, 또는/및 하면의 적어도 일부(또는 전체)의 비스듬히 위쪽에 배치된다. 또는, 도전막(416a)(또는/및 도전막(416b))의 적어도 일부(또는 전체)는 반도체(406) 등의 반도체의 적어도 일부(또는 전체)의 비스듬히 위쪽에 배치된다.
또는, 도전막(416a)(또는/및 도전막(416b))의 적어도 일부(또는 전체)는 반도체(406) 등의 반도체의 표면, 측면, 상면, 또는/및 하면의 적어도 일부(또는 전체)의 위쪽에 배치된다. 또는, 도전막(416a)(또는/및 도전막(416b))의 적어도 일부(또는 전체)는 반도체(406) 등의 반도체의 적어도 일부(또는 전체)의 위쪽에 배치된다.
기판(400)에 큰 제한은 없다. 예를 들어, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판, 안정화 지르코니아 기판(이트리아 안정화 지르코니아(Yttria-stabilized zirconia) 기판 등) 등을 사용하여도 좋다. 또한, 실리콘이나 탄소화 실리콘 등으로 이루어지는 단결정 반도체 기판이나 다결정 반도체 기판, 실리콘게르마늄 등으로 이루어지는 화합물 반도체 기판, SOI(Silicon On Insulator) 기판 등을 적용할 수도 있고, 이들 기판 위에 반도체 소자가 배치된 것을 사용하여도 좋다.
절연막(402)으로서는, 예를 들어, 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란탄, 산화 네오디뮴, 산화 하프늄, 또는 산화 탄탈을 포함하는 절연막을 단층 또는 적층으로 사용하면 좋다.
반도체(406)로서는 실리콘막, 게르마늄막 등의 제 14족 반도체막이나, 탄소화 실리콘막, 게르마늄 실리사이드막, 비소화 갈륨막, 인화 인듐막, 셀렌화 아연막, 황화 카드뮴막, 산화물 반도체막 등의 화합물 반도체막이나, 유기 반도체막 등을 사용하면 좋다. 반도체(406)는 단층 또는 적층으로 하면 좋다.
또한, 반도체(406)에는 산화물 반도체를 사용하는 것이 바람직하다. 산화물 반도체의 구체적인 예에 대해서는 후술한다.
도전막(416a) 및 도전막(416b)으로서는 예를 들어 알루미늄, 티타늄, 크롬, 코발트, 니켈, 구리, 이트륨, 지르코늄, 몰리브덴, 루테늄, 은, 탄탈, 및 텅스텐 중 하나 이상을 포함하는 도전막을 단층 또는 적층으로 사용하면 좋다.
절연막(412)으로서는 예를 들어 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란탄, 산화 네오디뮴, 산화 하프늄, 또는 산화 탄탈을 포함하는 절연막을 단층 또는 적층으로 사용하면 좋다.
도전막(404)으로서는 예를 들어 알루미늄, 티타늄, 크롬, 코발트, 니켈, 구리, 이트륨, 지르코늄, 몰리브덴, 루테늄, 은, 탄탈 및 텅스텐 중 하나 이상을 포함하는 도전막을 단층 또는 적층으로 사용하면 좋다.
절연막(418)으로서는 예를 들어 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란탄, 산화 네오디뮴, 산화 하프늄, 또는 산화 탄탈을 포함하는 절연막을 단층 또는 적층으로 사용하면 좋다.
절연막(402)은 기판(400)으로부터 불순물이 확산되는 것을 방지하는 역할을 갖는다. 여기서, 반도체(406)에 산화물 반도체가 사용되는 경우, 절연막(402)은 반도체(406)에 산소를 공급하는 역할을 가질 수 있다. 따라서, 절연막(402)은 산소를 포함하는 절연막인 것이 바람직하다. 예를 들어, 화학량론적 조성보다 많은 산소를 포함하는 절연막인 것이 바람직하다.
<산화물 반도체에 대하여>
이하에서는 반도체(406)에 적용할 수 있는 산화물 반도체에 대하여 자세히 설명한다.
반도체(406)에 적용할 수 있는 산화물 반도체는 인듐을 포함하는 산화물이다. 산화물은 예를 들어, 인듐을 포함하면 캐리어 이동도(전자 이동도)가 높아진다. 또한, 산화물 반도체는 원소 M을 포함하면 바람직하다. 원소 M은 알루미늄, 갈륨, 이트륨, 또는 주석 등인 것이 바람직하다. 원소 M에 적용할 수 있는 원소로서는 상술한 것 외에 붕소, 실리콘, 티타늄, 철, 니켈, 게르마늄, 이트륨, 지르코늄, 몰리브덴, 란탄, 세륨, 네오디뮴, 하프늄, 탄탈, 텅스텐 등을 들 수 있다. 다만, 원소 M으로서 상술한 복수의 원소를 조합할 수 있는 경우가 있다. 원소 M은 예를 들어 산소와의 결합 에너지가 높은 원소이다. 원소 M은 예를 들어 산화물의 에너지 갭을 크게 하는 기능을 갖는 원소이다. 또한, 산화물 반도체는 아연을 포함하면 바람직하다. 산화물이 아연을 포함하면, 예를 들어 산화물이 결정화되기 쉬워진다.
다만, 산화물 반도체는 인듐을 포함하는 산화물에 한정되지 않는다. 산화물 반도체는 예를 들어 아연 주석 산화물, 갈륨 주석 산화물이어도 좋다.
또한, 산화물 반도체로서는 에너지 갭이 큰 산화물을 사용한다. 산화물 반도체의 에너지 갭은, 예를 들어 2.5eV 이상 4.2eV 이하, 바람직하게는 2.8eV 이상 3.8eV 이하, 더 바람직하게는 3eV 이상 3.5eV 이하로 한다.
이하에서는 산화물 반도체 중에서의 불순물의 영향에 대하여 설명한다. 또한, 트랜지스터의 전기 특성을 안정적으로 하기 위해서는 산화물 반도체 중의 불순물 농도를 저감하여, 캐리어 밀도를 낮게 하고 고순도화시키는 것이 효과적이다. 또한, 산화물 반도체의 캐리어 밀도는 1×1017개/cm3 미만, 1×1015개/cm3 미만, 또는 1×1013개/cm3 미만으로 한다. 산화물 반도체 중의 불순물 농도를 저감하기 위해서는 근접하는 막 중의 불순물 농도도 저감하는 것이 바람직하다.
예를 들어, 산화물 반도체 중의 실리콘은 캐리어 트랩이나 캐리어 발생원이 되는 경우가 있다. 그러므로, 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)으로 측정하였을 때의 산화물 반도체와 절연막(402) 사이에서의 실리콘 농도를 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 2×1018atoms/cm3 미만으로 한다. 또한, SIMS로 측정하였을 때의 산화물 반도체와 절연막(412) 사이에서의 실리콘 농도를 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 2×1018atoms/cm3 미만으로 한다.
또한, 산화물 반도체 중에 수소가 포함되면 캐리어 밀도가 증대되는 경우가 있다. SIMS로 측정하였을 때의 산화물 반도체의 수소 농도를 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 더욱 바람직하게는 5×1018atoms/cm3 이하로 한다. 또한, 산화물 반도체 중에 질소가 포함되면 캐리어 밀도가 증대되는 경우가 있다. SIMS로 측정하였을 때의 산화물 반도체의 질소 농도를 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하로 한다.
또한, 산화물 반도체의 수소 농도를 저감하기 위하여, 절연막(402)의 수소 농도를 저감하면 바람직하다. SIMS로 측정하였을 때의 절연막(402)의 수소 농도를 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 더욱 바람직하게는 5×1018atoms/cm3 이하로 한다. 또한, 산화물 반도체의 질소 농도를 저감하기 위하여 절연막(402)의 질소 농도를 저감하면 바람직하다. SIMS로 측정하였을 때의 절연막(402)의 질소 농도를 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하로 한다.
또한, 산화물 반도체의 수소 농도를 저감하기 위하여, 절연막(412)의 수소 농도를 저감하면 바람직하다. SIMS로 측정하였을 때의 절연막(412)의 수소 농도를 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 더욱 바람직하게는 5×1018atoms/cm3 이하로 한다. 또한, 산화물 반도체의 질소 농도를 저감하기 위하여 절연막(412)의 질소 농도를 저감하면 바람직하다. SIMS로 측정하였을 때의 절연막(412)의 질소 농도를 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하로 한다.
이하에서는 산화물 반도체의 구조에 대하여 설명한다.
산화물 반도체는, 비단결정 산화물 반도체와 단결정 산화물 반도체로 대별된다. 비단결정 산화물 반도체란 CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor), 다결정 산화물 반도체, 미결정 산화물 반도체, 비정질 산화물 반도체 등을 말한다.
우선, CAAC-OS에 대하여 설명한다.
CAAC-OS는 복수의 결정부를 갖는 산화물 반도체 중 하나이며, 대부분의 결정부는 하나의 변이 100nm 미만인 입방체 내에 들어가는 크기이다. 따라서, CAAC-OS에 포함되는 결정부는 하나의 변이 10nm 미만, 5nm 미만, 또는 3nm 미만인 입방체 내에 들어가는 크기일 수도 있다.
CAAC-OS를 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의하여 관찰하면, 결정부들끼리의 명확한 경계, 즉 결정 입계(그레인바운더리라고도 함)가 확인되지 않는다. 그러므로, CAAC-OS는 결정 입계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
시료 면에 대략 평행한 방향으로부터 TEM에 의하여 CAAC-OS를 관찰(단면 TEM 관찰)하면, 결정부에서 금속 원자가 층상으로 배열되어 있는 것을 확인할 수 있다. 금속 원자의 각 층은 CAAC-OS를 형성하는 면(피형성면이라고도 함) 또는 CAAC-OS의 상면의 요철을 반영한 형상이며, CAAC-OS의 피형성면 또는 상면과 평행하게 배열된다.
한편, 시료 면에 대략 수직인 방향으로부터 TEM에 의하여 CAAC-OS를 관찰(평면 TEM 관찰)하면, 결정부에서 금속 원자가 삼각형 또는 육각형으로 배열되어 있는 것을 확인할 수 있다. 그러나, 상이한 결정부들간에서 금속 원자의 배열에는 규칙성이 보이지 않는다.
또한, CAAC-OS에 대하여 전자 회절을 수행하면, 배향성을 나타내는 스폿(휘점)이 관측된다. 예를 들어, CAAC-OS의 상면에 대하여, 예를 들어 1nm 이상 30nm 이하의 전자선을 사용하는 전자 회절(나노빔 전자 회절이라고도 함)을 수행하면 스폿이 관측된다(도 19의 (A) 참조).
단면 TEM 관찰과 평면 TEM 관찰에 의거하여 CAAC-OS의 결정부가 배향성을 가짐을 알 수 있다.
CAAC-OS에 대하여, X선 회절(XRD: X-Ray Diffraction) 장치를 사용한 구조 해석을 수행하면, 예를 들어 InGaZnO4의 결정을 갖는 CAAC-OS를 out-of-plane법에 의하여 해석한 경우에, 회절각(2θ)이 31° 근방일 때 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (009)면에 귀속되기 때문에, CAAC-OS의 결정이 c축 배향성을 가지며, c축이 피형성면 또는 상면에 대략 수직인 방향으로 배향되어 있는 것을 확인할 수 있다.
또한, 본 명세서에서, 삼방정 또는 능면체정은 육방정계에 포함된다.
한편, c축에 대략 수직인 방향으로부터 X선을 입사시키는 in-plane법에 의하여 CAAC-OS를 해석하면, 2θ가 56° 근방일 때 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (110)면에 귀속된다. InGaZnO4의 단결정 산화물 반도체의 경우, 2θ를 56° 근방에 고정시키고 시료 면의 법선 벡터를 축(φ축)으로 하여 시료를 회전시키면서 분석(φ 스캔)하면, (110)면과 등가인 결정면에 귀속되는 6개의 피크가 관찰된다. 한편, CAAC-OS의 경우에는, 2θ를 56° 근방에 고정시켜 φ 스캔을 수행하더라도 명료한 피크가 나타나지 않는다.
상술한 것으로부터, CAAC-OS에서는, 상이한 결정부들간에서 a축 및 b축의 배향이 불규칙하지만, c축 배향성을 가지며, 또한 c축이 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향되어 있는 것을 알 수 있다. 따라서, 상술한 단면 TEM 관찰로 확인된 층상으로 배열된 금속 원자의 각 층은 결정의 a-b면에 평행한 면이다.
또한, 결정부는, CAAC-OS를 형성하였을 때 또는 가열 처리 등의 결정화 처리를 수행하였을 때에 형성된다. 상술한 바와 같이, 결정의 c축은 CAAC-OS의 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향된다. 따라서, 예를 들어 CAAC-OS의 형상을 에칭 등에 의하여 변화시킨 경우, 결정의 c축이 CAAC-OS의 피형성면 또는 상면의 법선 벡터에 평행하게 배향되지 않을 수도 있다.
또한, CAAC-OS 내의 결정화도가 균일하지 않아도 좋다. 예를 들어, CAAC-OS의 결정부가 CAAC-OS의 상면 근방으로부터의 결정 성장에 의하여 형성되는 경우에는, 상면 근방의 영역은 피형성면 근방의 영역보다 결정화도가 높게 될 수 있다. 또한, CAAC-OS에 불순물을 첨가하는 경우에는, 불순물이 첨가된 영역의 결정화도가 변화되어 부분적으로 결정화도가 상이한 영역이 형성될 수도 있다.
또한, InGaZnO4의 결정을 갖는 CAAC-OS를 out-of-plane법에 의하여 해석하면, 2θ가 31° 근방일 때 나타나는 피크에 더하여 2θ가 36° 근방일 때도 피크가 나타나는 경우가 있다. 2θ가 36° 근방일 때 나타나는 피크는 CAAC-OS 내의 일부에 c축 배향성을 갖지 않는 결정이 포함되는 것을 시사한다. CAAC-OS는 2θ가 31° 근방일 때 피크가 나타나고, 2θ가 36° 근방일 때 피크가 나타나지 않는 것이 바람직하다.
CAAC-OS는 불순물 농도가 낮은 산화물 반도체이다. 불순물은 수소, 탄소, 실리콘, 전이 금속 원소 등 산화물 반도체의 주성분 이외의 원소이다. 특히 실리콘 등, 산화물 반도체를 구성하는 금속 원소보다 산소와의 결합력이 강한 원소는 산화물 반도체로부터 산소를 빼앗음으로써 산화물 반도체의 원자 배열을 흐트러지게 하고 결정성을 저하시키는 요인이 된다. 또한, 철이나 니켈 등의 중금속, 아르곤, 이산화 탄소 등은 원자 반경(또는 분자 반경)이 크기 때문에 산화물 반도체 내부에 포함되면 산화물 반도체의 원자 배열을 흐트러지게 하여 결정성을 저하시키는 요인이 된다. 또한, 산화물 반도체에 포함되는 불순물은 캐리어 트랩이나 캐리어 발생원이 되는 경우가 있다.
또한, CAAC-OS는 결함 준위 밀도가 낮은 산화물 반도체이다. 예를 들어 산화물 반도체 중의 산소 결손은 캐리어 트랩이 되거나, 또는 수소를 포획함으로써 캐리어 발생원이 되는 경우가 있다.
불순물 농도가 낮고 결함 준위 밀도가 낮은(산소 결손이 적은) 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 부른다. 고순도 진성인 또는 실질적으로 고순도 진성인 산화물 반도체는 캐리어 발생원이 적기 때문에 캐리어 밀도를 낮게 할 수 있다. 따라서, 상기 산화물 반도체를 사용한 트랜지스터는 문턱 전압이 마이너스가 되는 전기 특성(노멀리 온(normally on)이라고도 함)이 되기 어렵다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체는 캐리어 트랩이 적다. 따라서, 상기 산화물 반도체를 사용한 트랜지스터는 전기 특성의 변동이 작고, 신뢰성이 높은 트랜지스터가 된다. 또한, 산화물 반도체의 캐리어 트랩에 포획된 전하는 방출될 때까지 걸리는 시간이 길고, 마치 고정 전하처럼 행동하는 경우가 있다. 따라서, 불순물 농도가 높고, 결함 준위 밀도가 높은 산화물 반도체를 사용한 트랜지스터는 전기 특성이 불안정하게 되는 경우가 있다.
또한, CAAC-OS를 사용한 트랜지스터는 가시광이나 자외광의 조사에 기인하는 전기 특성의 변동이 작다.
다음에, 미결정 산화물 반도체에 대하여 설명한다.
미결정 산화물 반도체는, TEM에 의한 관찰상에서는 결정부를 명확하게 확인할 수 없는 경우가 있다. 미결정 산화물 반도체에 포함되는 결정부는 1nm 이상 100nm 이하, 또는 1nm 이상 10nm 이하의 크기인 경우가 많다. 특히, 1nm 이상 10nm 이하, 또는 1nm 이상 3nm 이하의 미결정인 나노 결정(nc: nanocrystal)을 갖는 산화물 반도체를 nc-OS(nanocrystalline Oxide Semiconductor)라고 부른다. 또한, nc-OS는 예를 들어, TEM에 의한 관찰상에서는 결정 입계를 명확하게 확인할 수 없는 경우가 있다.
nc-OS는 미소한 영역(예를 들어, 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에 있어서 원자 배열에 주기성이 있다. 또한, nc-OS는 다른 결정부들간에서 결정 방위에 규칙성이 보이지 않는다. 따라서, 전체로서 배향성이 보이지 않는다. 그러므로, nc-OS는, 분석 방법에 따라서는 비정질 산화물 반도체와 구별되지 않는 경우가 있다. 예를 들어, nc-OS에 대하여, 결정부보다 직경이 큰 X선을 사용하는 XRD 장치를 사용하여 구조 해석을 수행하면, out-of-plane법에 의한 해석에서는, 결정면을 나타내는 피크가 검출되지 않는다. 또한, nc-OS에 대하여, 결정부보다 프로브 직경이 큰(예를 들어 50nm 이상) 전자선을 사용하는 전자 회절(제한 시야 전자 회절이라고도 함)을 수행하면, 헤일로 패턴(halo pattern)과 같은 회절 패턴이 관측된다. 한편, nc-OS에 대하여, 프로브 직경이 결정부의 크기와 가깝거나 결정부보다 작은 전자선을 사용하는 나노빔 전자 회절을 수행하면, 스폿이 관측된다. 또한, nc-OS에 대하여 나노빔 전자 회절을 수행하면, 휘도가 높은 원형(환형)의 영역이 관측되는 경우가 있다. 또한, nc-OS에 대하여 나노빔 전자 회절을 수행하면, 환형의 영역 내에 복수의 스폿이 관측되는 경우가 있다(도 19의 (B) 참조).
nc-OS는 비정질 산화물 반도체보다 규칙성이 높은 산화물 반도체이다. 따라서, nc-OS는 비정질 산화물 반도체보다 결함 준위 밀도가 낮다. 다만, nc-OS는 다른 결정부들간에서 결정 방위에 규칙성이 보이지 않는다. 따라서, nc-OS는 CAAC-OS보다 결함 준위 밀도가 높다.
또한, 산화물 반도체는 예를 들어 비정질 산화물 반도체, 미결정 산화물 반도체, CAAC-OS 중 2종류 이상을 가져도 좋다.
산화물 반도체가 복수의 구조를 갖는 경우, 나노빔 전자 회절을 사용함으로써 구조 해석이 가능하게 되는 경우가 있다.
도 20의 (A)에, 전자총실(10)과, 전자총실(10) 아래의 광학계(12)와, 광학계(12) 아래의 시료실(14)과, 시료실(14) 아래의 광학계(16)와, 광학계(16) 아래의 관찰실(20)과, 관찰실(20)에 설치된 카메라(18)와, 관찰실(20) 아래의 필름실(22)을 갖는 투과 전자 회절 측정 장치를 도시하였다. 카메라(18)는 관찰실(20) 내부를 향하여 설치된다. 또한, 필름실(22)을 갖지 않아도 좋다.
또한, 도 20의 (B)는 도 20의 (A)에 도시된 투과 전자 회절 측정 장치 내부의 구조를 도시한 것이다. 투과 전자 회절 측정 장치 내부에서는, 전자총실(10)에 설치된 전자총으로부터 방출된 전자가, 광학계(12)를 통하여 시료실(14)에 배치된 물질(28)에 조사된다. 물질(28)을 통과한 전자는, 광학계(16)를 통하여 관찰실(20) 내부에 설치된 형광판(32)에 입사한다. 형광판(32)에는, 입사한 전자의 강도에 따른 패턴이 나타남으로써 투과 전자 회절 패턴을 측정할 수 있다.
카메라(18)는 형광판(32)을 향하여 설치되어 있고, 형광판(32)에 나타난 패턴을 촬영할 수 있다. 카메라(18)의 렌즈 중앙, 및 형광판(32)의 중앙을 통과하는 직선과 형광판(32)의 상면이 이루는 각도는, 예를 들어, 15° 이상 80° 이하, 30° 이상 75° 이하, 또는 45° 이상 70° 이하로 한다. 상기 각도가 작을수록, 카메라(18)로 촬영되는 투과 전자 회절 패턴은 왜곡이 커진다. 다만, 미리 상기 각도를 알고 있으면, 얻어진 투과 전자 회절 패턴의 왜곡을 보정할 수도 있다. 또한, 카메라(18)를 필름실(22)에 설치하여도 좋다. 예를 들어, 전자(24)의 입사 방향과 대향하도록 카메라(18)를 필름실(22)에 설치하여도 좋다. 이 경우, 왜곡이 적은 투과 전자 회절 패턴을 형광판(32)의 이면으로부터 촬영할 수 있다.
시료실(14)에는, 시료인 물질(28)을 고정하기 위한 홀더가 설치되어 있다. 홀더는 물질(28)을 통과하는 전자를 투과시키는 구조를 갖는다. 홀더는 예를 들어, 물질(28)을 X축, Y축, Z축 방향 등으로 이동시키는 기능을 가져도 좋다. 홀더의 이동 기능은 예를 들어, 1nm 이상 10nm 이하, 5nm 이상 50nm 이하, 10nm 이상 100nm 이하, 50nm 이상 500nm 이하, 100nm 이상 1μm 이하 등의 범위에서 이동시키는 정밀도를 가지면 좋다. 이들 범위는 물질(28)의 구조에 따라 최적의 범위를 설정하면 좋다.
다음에, 상술한 투과 전자 회절 측정 장치를 사용하여, 물질의 투과 전자 회절 패턴을 측정하는 방법에 대하여 설명한다.
예를 들어, 도 20의 (B)에 도시된 바와 같이 물질에서 나노빔인 전자(24)의 조사 위치를 변화시킴(스캔함)으로써, 물질의 구조가 변화되는 모습을 확인할 수 있다. 이 때, 물질(28)이 CAAC-OS이면, 도 19의 (A)에 도시된 바와 같은 회절 패턴이 관측된다. 또는, 물질(28)이 nc-OS이면, 도 19의 (B)에 도시된 바와 같은 회절 패턴이 관측된다.
그런데, 물질(28)이 CAAC-OS일 때도, 부분적으로 nc-OS 등과 같은 회절 패턴이 관측되는 경우가 있다. 따라서, CAAC-OS의 양부는, 일정한 범위에서의 CAAC-OS의 회절 패턴이 관측되는 영역의 비율(CAAC화율이라고도 함)로 나타낼 수 있는 경우가 있다. 예를 들어, 양질의 CAAC-OS이면, CAAC화율은 60% 이상, 바람직하게는 80% 이상, 더 바람직하게는 90% 이상, 보다 바람직하게는 95% 이상이 된다. 또한, CAAC-OS와 상이한 회절 패턴이 관측되는 영역을 비CAAC화율이라고 표기한다.
일례로서, 형성 직후(as-depo라고 표기함), 및 350℃ 또는 450℃ 가열 처리 후의 CAAC-OS를 갖는 각 시료의 상면에 대하여 스캔하면서 투과 전자 회절 패턴을 취득하였다. 여기서는, 5nm/sec의 속도로 60초간 스캔하면서 회절 패턴을 관측하고, 관측된 회절 패턴을 0.5초마다 정지 화상으로 변환함으로써 CAAC화율을 도출하였다. 또한, 전자선으로서는 프로브 직경이 1nm인 나노빔 전자선을 사용하였다.
각 시료에서의 CAAC화율을 도 21에 나타내었다. 형성 직후 및 350℃ 가열 처리 후에 비하여 450℃ 가열 처리 후의 CAAC화율이 높은 것을 알 수 있다. 즉, 350℃보다 높은 온도(예를 들어 400℃ 이상)의 가열 처리에 의하여, 비CAAC화율이 낮아지는(CAAC화율이 높아지는) 것을 알 수 있다. 여기서, CAAC-OS와 다른 회절 패턴의 대부분은 nc-OS와 같은 회절 패턴이었다. 따라서, 가열 처리에 의하여, nc-OS와 같은 구조를 갖는 영역은 인접하는 영역의 구조의 영향을 받아 CAAC화되는 것이 시사된다.
상술한 바와 같은 측정 방법을 사용하면, 복수의 구조를 갖는 산화물 반도체의 구조 해석이 가능하게 되는 경우가 있다.
산화물 반도체는 산화물 반도체의 적층막이어도 좋다. 예를 들어, 산화물 반도체는 2층 구조, 3층 구조이어도 좋다.
예를 들어, 산화물 반도체가 3층 구조인 경우에 대하여 도 1의 (C)를 사용하여 설명한다.
산화물 반도체층(406b)(중층)에 대해서는 상술한 산화물 반도체에 대한 기재를 참조한다. 산화물 반도체층(406a)(하층) 및 산화물 반도체층(406c)(상층)은 산화물 반도체층(406b)을 구성하는, 산소 이외의 하나 이상의 원소 또는 2개 이상의 원소를 포함한다. 산화물 반도체층(406b)을 구성하는, 산소 이외의 하나 이상의 원소 또는 2개 이상의 원소로 산화물 반도체층(406a) 및 산화물 반도체층(406c)이 구성되기 때문에, 산화물 반도체층(406a)과 산화물 반도체층(406b)의 계면, 및 산화물 반도체층(406b)과 산화물 반도체층(406c)의 계면에서 계면 준위가 형성되기 어렵다.
또한, 산화물 반도체층(406a)에 In-M-Zn 산화물이 사용될 때, In 및 M의 합을 100atomic%로 한 경우에, 바람직하게는 In이 50atomic% 미만, M이 50atomic% 이상, 더 바람직하게는 In이 25atomic% 미만, M이 75atomic% 이상으로 한다. 또한, 산화물 반도체층(406b)에 In-M-Zn 산화물이 사용될 때, In 및 M의 합을 100atomic%로 한 경우에, 바람직하게는 In이 25atomic% 이상, M이 75atomic% 미만, 더 바람직하게는 In이 34atomic% 이상, M이 66atomic% 미만으로 한다. 또한, 산화물 반도체층(406c)에 In-M-Zn 산화물이 사용될 때, In 및 M의 합을 100atomic%로 한 경우에, 바람직하게는 In이 50atomic% 미만, M이 50atomic% 이상, 더 바람직하게는 In이 25atomic% 미만, M이 75atomic% 이상으로 한다. 또한, 산화물 반도체층(406c)에는 산화물 반도체층(406a)과 같은 종류의 산화물을 사용하여도 좋다.
여기서, 산화물 반도체층(406a)과 산화물 반도체층(406b) 사이에, 산화물 반도체층(406a)과 산화물 반도체층(406b)의 혼합 영역을 갖는 경우가 있다. 또한, 산화물 반도체층(406b)과 산화물 반도체층(406c) 사이에는 산화물 반도체층(406b)과 산화물 반도체층(406c)의 혼합 영역을 갖는 경우가 있다. 혼합 영역은 계면 준위 밀도가 낮다. 그러므로, 산화물 반도체층(406a), 산화물 반도체층(406b), 및 산화물 반도체층(406c)의 적층체는 각 계면 근방에서, 에너지가 연속적으로 변화되는(연속 접합이라고도 함) 밴드 구조를 갖게 된다.
산화물 반도체층(406b)에는 산화물 반도체층(406a) 및 산화물 반도체층(406c)보다 전자 친화력이 큰 산화물을 사용한다. 예를 들어, 산화물 반도체층(406b)에는, 산화물 반도체층(406a) 및 산화물 반도체층(406c)보다 전자 친화력이 0.07eV 이상 1.3eV 이하, 바람직하게는 0.1eV 이상 0.7eV 이하, 더 바람직하게는 0.15eV 이상 0.4eV 이하 큰 산화물을 사용한다. 또한, 전자 친화력은 진공 준위와 전도대 하단의 에너지의 차이이다.
이 때, 게이트 전극에 전계를 인가하면, 산화물 반도체층(406a), 산화물 반도체층(406b), 산화물 반도체층(406c) 중, 전자 친화력이 큰 산화물 반도체층(406b)에 채널이 형성된다.
또한, 트랜지스터의 온 전류를 높게 하기 위해서는, 산화물 반도체층(406c)의 두께는 작을수록 바람직하다. 예를 들어, 산화물 반도체층(406c)은 10nm 미만, 바람직하게는 5nm 이하, 더 바람직하게는 3nm 이하로 한다. 한편, 산화물 반도체층(406c)은 채널이 형성되는 산화물 반도체층(406b)에, 인접하는 절연막을 구성하는, 산소 이외의 원소(실리콘 등)가 들어가지 않게 차단하는 기능을 갖는다. 따라서, 산화물 반도체층(406c)은 어느 정도의 두께를 갖는 것이 바람직하다. 예를 들어, 산화물 반도체층(406c)의 두께는 0.3nm 이상, 바람직하게는 1nm 이상, 더 바람직하게는 2nm 이상으로 한다.
또한, 신뢰성을 높이기 위해서는 산화물 반도체층(406a)은 두껍고, 산화물 반도체층(406c)은 얇은 것이 바람직하다. 구체적으로는 산화물 반도체층(406a)의 두께를 20nm 이상, 바람직하게는 30nm 이상, 더 바람직하게는 40nm 이상, 더욱 바람직하게는 60nm 이상으로 한다. 산화물 반도체층(406a)의 두께를 20nm 이상, 바람직하게는 30nm 이상, 더 바람직하게는 40nm 이상, 더욱 바람직하게는 60nm 이상으로 함으로써, 인접하는 절연막과 산화물 반도체층(406a)의 계면으로부터 채널이 형성되는 산화물 반도체층(406b)까지를 20nm 이상, 바람직하게는 30nm 이상, 더 바람직하게는 40nm 이상, 더욱 바람직하게는 60nm 이상 떼어 놓을 수 있다. 다만, 반도체 장치의 생산성이 저하되는 경우가 있기 때문에, 산화물 반도체층(406a)의 두께는 200nm 이하, 바람직하게는 120nm 이하, 더 바람직하게는 80nm 이하로 한다.
예를 들어, SIMS로 측정하였을 때의 산화물 반도체층(406b)과 산화물 반도체층(406a) 사이의 실리콘 농도를 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 2×1018atoms/cm3 미만으로 한다. 또한, SIMS로 측정하였을 때의 산화물 반도체층(406b)과 산화물 반도체층(406c) 사이의 실리콘 농도를 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 2×1018atoms/cm3 미만으로 한다.
또한, 산화물 반도체층(406b)의 수소 농도를 저감하기 위하여, 산화물 반도체층(406a) 및 산화물 반도체층(406c)의 수소 농도를 저감하면 바람직하다. SIMS로 측정하였을 때의 산화물 반도체층(406a) 및 산화물 반도체층(406c)의 수소 농도를 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 더욱 바람직하게는 5×1018atoms/cm3 이하로 한다. 또한, 산화물 반도체층(406b)의 질소 농도를 저감하기 위하여, 산화물 반도체층(406a) 및 산화물 반도체층(406c)의 질소 농도를 저감하면 바람직하다. SIMS로 측정하였을 때의 산화물 반도체층(406a) 및 산화물 반도체층(406c)의 질소 농도를 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하로 한다.
상술한 3층 구조는 산화물 반도체의 일례이다. 예를 들어, 산화물 반도체층(406a) 또는 산화물 반도체층(406c)이 없는 2층 구조로 하여도 좋다.
<트랜지스터 구조 1의 제작 방법>
이하에서는, 도 1에 도시된 트랜지스터의 제작 방법에 대하여 도 2 내지 도 5를 사용하여 설명한다. 또한, 도 2의 (A), 도 3의 (A), 도 4의 (A), 및 도 5의 (A)는 트랜지스터의 상면도이고, 도 2의 (B), 도 3의 (B), 도 4의 (B), 및 도 5의 (B)는 각각 일점 쇄선 A1-A2 및 일점 쇄선 A3-A4에 대응하는 단면도이다.
우선, 기판(400) 위에 절연막(402)을 형성한다. 절연막(402)은 스퍼터링법, 화학 기상 성장(CVD: Chemical Vapor Deposition)법, 분자선 에피택시(MBE: Molecular Beam Epitaxy)법, 펄스 레이저 퇴적(PLD: Pulsed Laser Deposition)법, 또는 원자층 퇴적(ALD: Atomic Layer Deposition)법 등을 사용하여 형성하면 좋다.
또한, 절연막(402)을 적층막으로 구성하는 경우에는, 각 층을 상술한 바와 같은 형성 방법을 사용하여 서로 상이한 형성 방법으로 형성하여도 좋다. 예를 들어, 첫 번째 층을 CVD법으로 형성하고, 두 번째 층을 ALD법으로 형성하여도 좋다. 또는, 첫 번째 층을 스퍼터링법으로 형성하고, 두 번째 층을 ALD법으로 형성하여도 좋다. 이와 같이 서로 상이한 형성 방법을 사용함으로써, 각 층이 상이한 기능이나 성질을 갖도록 할 수 있다. 그리고, 이들 층을 적층함으로써 적층막 전체로서 더 적절한 막을 구성할 수 있다.
즉, n번째 층을 스퍼터링법, CVD법, MBE법, PLD법, 및 ALD법 등 중 적어도 하나의 방법으로 형성하고, n+1번째 층을 스퍼터링법, CVD법, MBE법, PLD법, 및 ALD법 등 중 적어도 하나의 방법으로 형성한다(n은 자연수임). 이 때, n번째 층과 n+1번째 층의 형성 방법이 같아도 좋고 상이하여도 좋다. 또한, n번째 층과 n+2번째 층의 형성 방법이 같아도 좋다. 또는, 모든 층의 형성 방법이 같아도 좋다.
또는, 기판(400)으로서 실리콘 기판을 사용한 경우, 절연막(402)이 되는 절연막은 열산화법에 의하여 형성하여도 좋다.
다음에, 절연막(402)이 되는 절연막의 표면을 평탄화하기 위하여, 화학적 기계적 연마(CMP: Chemical Mechanical Polishing) 처리를 수행하여도 좋다. CMP 처리를 수행함으로써, 절연막(402)이 되는 절연막의 평균 면 거칠기(Ra)를 1nm 이하, 바람직하게는 0.3nm 이하, 더 바람직하게는 0.1nm 이하로 한다. Ra를 상술한 수치 이하로 함으로써 반도체(406)의 결정성이 향상되는 경우가 있다. Ra는 원자간력 현미경(AFM: Atomic Force Microscope)으로 측정할 수 있다.
다음에, 반도체(406)를 형성한다(도 2 참조).
반도체(406)가 되는 반도체는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 형성하면 좋다.
반도체(406)가 되는 반도체를 에칭하여 반도체(406)를 형성하는 경우, 반도체(406)의 가공면에 대미지가 생기지 않도록 에칭하는 것이 바람직하다. 예를 들어, 드라이 에칭법을 사용하여 중성 빔 에칭을 수행하면 좋다. 중성 빔을 사용하면 저에너지이며 전하에 의한 차지 업이 일어나지 않기 때문에, 낮은 대미지로 에칭할 수 있다. 또는, 반도체(406)가 결정인 경우, 결정면에 따라 에칭 레이트가 상이한 것을 이용한 웨트 에칭법을 사용하여도 좋다. 웨트 에칭법을 사용함으로써 가공면에 대한 대미지를 저감할 수 있다.
예를 들어, CVD법을 사용함으로써, 연속적으로 변화된 조성을 갖는 반도체(406)가 되는 반도체를 형성하여도 좋다.
또한, CVD법은 플라즈마를 이용하는 플라즈마 CVD(PECVD: Plasma Enhanced CVD)법, 열을 이용하는 열 CVD(TCVD: Thermal CVD)법으로 분류할 수 있다. 또한, 사용하는 원료 가스에 따라 금속 CVD(MCVD: Metal CVD)법, 유기 금속 CVD(MOCVD: Metal Organic CVD)법으로 분류할 수 있다.
PECVD법에 의하여 비교적 저온으로 고품질의 막을 얻을 수 있다. TCVD법은 플라즈마를 사용하지 않기 때문에 플라즈마 대미지가 생기지 않아 결함이 적은 막을 얻을 수 있다.
CVD법은 원료 가스의 유량비에 따라, 얻어지는 막의 조성을 제어할 수 있다. 예를 들어, MCVD법 및 MOCVD법에서는, 원료 가스의 유량비를 조절함으로써 임의의 조성을 갖는 막을 형성할 수 있다. 또한, 예를 들어 MCVD법 및 MOCVD법에서는 성막하면서 원료 가스의 유량비를 변화시킴으로써, 조성이 연속적으로 변화된 막을 형성할 수 있다. 원료 가스의 유량비를 변화시키면서 성막하는 경우, 복수의 성막실을 사용하여 성막하는 경우에 비하여, 성막 시간을 반송이나 압력 조정에 걸리는 시간분 줄일 수 있다. 따라서, 트랜지스터의 생산성을 높일 수 있다. MOCVD법을 사용할 수 있는 성막 장치의 구체적인 예에 대해서는 후술한다.
또는, 예를 들어 스퍼터링법, MBE법, PLD법, ALD법을 사용하여, 조성이 연속적으로 변화된 막을 형성하여도 좋다.
절연막(402)은 반도체(406)와 접한다. 따라서 반도체(406)가 되는 반도체를 성막할 때, 절연막(402)에 대미지를 주지 않는 형성 방법을 사용하면 바람직하다. 즉, 상기 반도체의 성막에는 예를 들어 MOCVD법 등을 사용하면 바람직하다.
또한, 반도체(406)를 적층막으로 구성하는 경우에는, 스퍼터링법, CVD법(PECVD법, TCVD법, MCVD법, MOCVD법 등), MBE법, PLD법, ALD법 등의 형성 방법을 사용하여, 서로 상이한 형성 방법으로 각 층을 형성하여도 좋다. 예를 들어, 첫 번째 층을 MOCVD법으로 형성하고, 두 번째 층을 스퍼터링법으로 형성하여도 좋다. 또는, 첫 번째 층을 ALD법으로 형성하고, 두 번째 층을 MOCVD법으로 형성하여도 좋다. 또는, 첫 번째 층을 ALD법으로 형성하고, 두 번째 층을 스퍼터링법으로 형성하여도 좋다. 또는, 첫 번째 층을 ALD법으로 형성하고, 두 번째 층을 스퍼터링법으로 형성하고, 세 번째 층을 ALD법으로 형성하여도 좋다. 이와 같이 서로 상이한 형성 방법을 사용함으로써, 각 층이 상이한 기능이나 성질을 갖도록 할 수 있다. 그리고, 이들 층을 적층함으로써 적층막 전체로서 더 적절한 막을 형성할 수 있다.
즉, 반도체(406)를 적층막으로 구성하는 경우에는, 예를 들어 스퍼터링법, CVD법(PECVD법, TCVD법, MCVD법, MOCVD법 등), MBE법, PLD법, 및 ALD법 등 중 적어도 하나의 방법으로 n번째 층을 형성하고, 스퍼터링법, CVD법(PECVD법, TCVD법, MCVD법, MOCVD법 등), MBE법, PLD법, 및 ALD법 등 중 적어도 하나의 방법으로 n+1번째 층을 형성한다. 이 때, n번째 층과 n+1번째 층의 형성 방법이 서로 상이하여도 좋다(n은 자연수임). 또한, n번째 층과 n+2번째 층의 형성 방법이 같아도 좋다. 또는, 모든 층의 형성 방법이 같아도 좋다.
또한, 반도체(406) 또는 반도체(406)의 적층막 중 적어도 하나의 층과, 절연막(402) 또는 절연막(402)의 적층막 중 적어도 하나의 층을 같은 형성 방법으로 형성하여도 좋다. 예를 들어, 이들을 ALD법을 형성함으로써, 대기에 노출시키지 않고 형성할 수 있다. 그 결과, 불순물이 혼입하는 것을 방지할 수 있다. 이로써, 같은 체임버에서 형성할 수 있다. 그 결과, 불순물이 혼입하는 것을 방지할 수 있다. 반도체(406)와 절연막(402)의 경우뿐만 아니라, 서로 인접하여 배치되는 층들을 같은 형성 방법으로 형성하여도 좋다. 다만, 본 발명의 일 형태에 따른 반도체 장치의 제작 방법은 이에 한정되지 않는다.
다음에, 도전막(416a) 및 도전막(416b)을 형성한다.
도전막(416a) 및 도전막(416b)이 되는 도전막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 형성하면 좋다.
도전막(416a) 및 도전막(416b)은, 도전막(416a) 및 도전막(416b)이 되는 도전막을 형성한 후에 상기 도전막의 일부를 에칭함으로써 형성된다. 이 후, 반도체(406) 중 도전막(416a) 및 도전막(416b)과 중첩되지 않는 영역을 에칭한다. 또한, 반도체(406)의 측면이 에칭될 수 있는 조건을 선택함으로써, 반도체(406)의 채널 폭 방향의 길이를 축소할 수 있다(도 3 참조). 또한, 상기 도전막의 형성 시에 반도체(406)에 대미지를 주지 않는 형성 방법을 사용하면 바람직하다. 즉, 상기 도전막의 형성에 MCVD법 등을 사용하면 바람직하다.
또한, 도전막(416a) 및 도전막(416b)을 적층막으로 구성하는 경우에는, 스퍼터링법, CVD법(PECVD법, TCVD법, MCVD법, MOCVD법 등), MBE법, PLD법, ALD법 등의 형성 방법을 사용하여 서로 상이한 형성 방법으로 각 층을 형성하여도 좋다. 예를 들어, 첫 번째 층을 MOCVD법으로 형성하고, 두 번째 층을 스퍼터링법으로 형성하여도 좋다. 또는, 첫 번째 층을 ALD법으로 형성하고, 두 번째 층을 MOCVD법으로 형성하여도 좋다. 또는, 첫 번째 층을 ALD법으로 형성하고, 두 번째 층을 스퍼터링법으로 형성하여도 좋다. 또는, 첫 번째 층을 ALD법으로 형성하고, 두 번째 층을 스퍼터링법으로 형성하고, 세 번째 층을 ALD법으로 형성하여도 좋다. 이와 같이 서로 상이한 형성 방법을 사용함으로써, 각 층이 상이한 기능이나 성질을 갖도록 할 수 있다. 그리고, 이들 층을 적층함으로써 적층막 전체로서 더 적절한 막을 형성할 수 있다.
즉, 도전막(416a) 및 도전막(416b)을 적층막으로 구성하는 경우에는, 예를 들어 스퍼터링법, CVD법(PECVD법, TCVD법, MCVD법, MOCVD법 등), MBE법, PLD법, 및 ALD법 등 중 적어도 하나의 방법으로 n번째 층을 형성하고, 스퍼터링법, CVD법(PECVD법, TCVD법, MCVD법, MOCVD법 등), MBE법, PLD법, 및 ALD법 등 중 적어도 하나의 방법으로 n+1번째 층을 형성한다. 이 때, n번째 층과 n+1번째 층의 형성 방법이 서로 상이하여도 좋다(n은 자연수임). 또한, n번째 층과 n+2번째 층의 형성 방법이 같아도 좋다. 또는, 모든 층의 형성 방법이 같아도 좋다.
또한, 도전막(416a)(도전막(416b)) 또는 도전막(416a)(도전막(416b))의 적층막 중 적어도 하나의 층과, 반도체(406) 또는 반도체(406)의 적층막 중 적어도 하나의 층을 같은 형성 방법으로 형성하여도 좋다. 예를 들어, 이들을 ALD법으로 형성함으로써, 대기에 노출시키지 않고 형성할 수 있다. 그 결과, 불순물이 혼입하는 것을 방지할 수 있다. 또는, 예를 들어 반도체(406)와 접하는 도전막(416a)(도전막(416b))과, 도전막(416a)(도전막(416b))과 접하는 반도체(406)는, 같은 형성 방법을 사용함으로써 같은 체임버에서 형성할 수 있다. 그 결과, 불순물이 혼입하는 것을 방지할 수 있다. 이와 같이, 반도체(406)와 도전막(416a)(도전막(416b))의 경우뿐만 아니라, 서로 근접하여 배치되는 층들을 같은 형성 방법으로 형성하여도 좋다. 다만, 본 발명의 일 형태에 따른 반도체 장치의 제작 방법은 이에 한정되지 않는다.
또한, 도전막(416a)(도전막(416b)) 또는 도전막(416a)(도전막(416b))의 적층막 중 적어도 하나의 층과, 반도체(406) 또는 반도체(406)의 적층막 중 적어도 하나의 층과, 절연막(402) 또는 절연막(402)의 적층막 중 적어도 하나의 층을 같은 형성 방법으로 형성하여도 좋다. 예를 들어, 이들을 ALD법으로 형성함으로써, 대기에 노출시키지 않고 형성할 수 있다. 그 결과, 불순물이 혼입하는 것을 방지할 수 있다. 다만, 본 발명의 일 형태에 따른 반도체 장치의 제작 방법은 이에 한정되지 않는다.
다음에, 절연막(412)을 형성한다.
절연막(412)은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 형성하면 좋다.
또한, 절연막(412)을 적층막으로 구성하는 경우에는, 스퍼터링법, CVD법(PECVD법, TCVD법, MCVD법, MOCVD법 등), MBE법, PLD법, ALD법 등의 형성 방법을 사용하여 서로 상이한 형성 방법으로 각 층을 형성하여도 좋다. 예를 들어, 첫 번째 층을 MOCVD법으로 형성하고, 두 번째 층을 스퍼터링법으로 형성하여도 좋다. 또는, 첫 번째 층을 ALD법으로 형성하고, 두 번째 층을 MOCVD법으로 형성하여도 좋다. 또는, 첫 번째 층을 ALD법으로 형성하고, 두 번째 층을 스퍼터링법으로 형성하여도 좋다. 또는, 첫 번째 층을 ALD법으로 형성하고, 두 번째 층을 스퍼터링법으로 형성하고, 세 번째 층을 ALD법으로 형성하여도 좋다. 이와 같이 서로 상이한 형성 방법을 사용함으로써, 각 층이 상이한 기능이나 성질을 갖도록 할 수 있다. 그리고, 이들 층을 적층함으로써 적층막 전체로서 더 적절한 막을 형성할 수 있다.
즉, 절연막(412)을 적층막으로 구성하는 경우에는, 예를 들어 스퍼터링법, CVD법(PECVD법, TCVD법, MCVD법, MOCVD법 등), MBE법, PLD법, 및 ALD법 등 중 적어도 하나의 방법으로 n번째 층을 형성하고, 스퍼터링법, CVD법(PECVD법, TCVD법, MCVD법, MOCVD법 등), MBE법, PLD법, 및 ALD법 등 중 적어도 하나의 방법으로 n+1번째 층을 형성한다. 이 때, n번째 층과 n+1번째 층의 형성 방법이 서로 상이하여도 좋다(n은 자연수임). 또한, n번째 층과 n+2번째 층의 형성 방법이 같아도 좋다. 또는, 모든 층의 형성 방법이 같아도 좋다.
또한, 절연막(412) 또는 절연막(412)의 적층막 중 적어도 하나의 층과, 도전막(416a)(도전막(416b)) 또는 도전막(416a)(도전막(416b))의 적층막 중 적어도 하나의 층을 같은 형성 방법으로 형성하여도 좋다. 예를 들어, 이들을 ALD법으로 형성함으로써, 대기에 노출시키지 않고 형성할 수 있다. 그 결과, 불순물이 혼입하는 것을 방지할 수 있다. 또는, 예를 들어 절연막(412)과 접하는 도전막(416a)(도전막(416b))과, 도전막(416a)(도전막(416b))과 접하는 절연막(412)은, 같은 형성 방법을 사용함으로써 같은 체임버에서 형성할 수 있다. 그 결과, 불순물이 혼입하는 것을 방지할 수 있다.
또한, 절연막(412) 또는 절연막(412)의 적층막 중 적어도 하나의 층과, 도전막(416a)(도전막(416b)) 또는 도전막(416a)(도전막(416b))의 적층막 중 적어도 하나의 층과, 반도체(406) 또는 반도체(406)의 적층막 중 적어도 하나의 층과, 절연막(402) 또는 절연막(402)의 적층막 중 적어도 하나의 층을 같은 형성 방법으로 형성하여도 좋다. 예를 들어, 이들을 ALD법으로 형성함으로써, 대기에 노출시키지 않고 형성할 수 있다. 그 결과, 불순물이 혼입하는 것을 방지할 수 있다. 다만, 본 발명의 일 형태에 따른 반도체 장치의 제작 방법은 이에 한정되지 않는다.
다음에, 도전막(404)을 형성한다(도 4 참조).
도전막(404)이 되는 도전막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 형성하면 좋다.
절연막(412)은 트랜지스터의 게이트 절연막으로서 기능한다. 따라서, 도전막(404)은 도전막(404)이 되는 도전막의 형성 시에 절연막(412)에 대미지를 주지 않는 방법으로 형성하면 바람직하다. 즉, 상기 도전막의 형성에는 MCVD법 등을 사용하면 바람직하다.
또한, 도전막(404)을 적층막으로 구성하는 경우에는, 스퍼터링법, CVD법(PECVD법, TCVD법, MCVD법, MOCVD법 등), MBE법, PLD법, ALD법 등의 형성 방법을 사용하여 서로 상이한 형성 방법으로 각 층을 형성하여도 좋다. 예를 들어, 첫 번째 층을 MOCVD법으로 형성하고, 두 번째 층을 스퍼터링법으로 형성하여도 좋다. 또는, 첫 번째 층을 ALD법으로 형성하고, 두 번째 층을 MOCVD법으로 형성하여도 좋다. 또는, 첫 번째 층을 ALD법으로 형성하고, 두 번째 층을 스퍼터링법으로 형성하여도 좋다. 또는, 첫 번째 층을 ALD법으로 형성하고, 두 번째 층을 스퍼터링법으로 형성하고, 세 번째 층을 ALD법으로 형성하여도 좋다. 이와 같이 서로 상이한 형성 방법을 사용함으로써, 각 층이 상이한 기능이나 성질을 갖도록 할 수 있다. 그리고, 이들 층을 적층함으로써 적층막 전체로서 더 적절한 막을 형성할 수 있다.
즉, 도전막(404)을 적층막으로 구성하는 경우에는, 예를 들어 스퍼터링법, CVD법(PECVD법, TCVD법, MCVD법, MOCVD법 등), MBE법, PLD법, 및 ALD법 등 중 적어도 하나의 방법으로 n번째 층을 형성하고, 스퍼터링법, CVD법(PECVD법, TCVD법, MCVD법, MOCVD법 등), MBE법, PLD법, 및 ALD법 등 중 적어도 하나의 방법으로 n+1번째 층을 형성한다. 이 때, n번째 층과 n+1번째 층의 형성 방법이 서로 상이하여도 좋다(n은 자연수임). 또한, n번째 층과 n+2번째 층의 형성 방법이 같아도 좋다. 또는, 모든 층의 형성 방법이 같아도 좋다.
또한, 도전막(404) 또는 도전막(404)의 적층막 중 적어도 하나의 층과, 절연막(412) 또는 절연막(412)의 적층막 중 적어도 하나의 층을 같은 형성 방법으로 형성하여도 좋다. 예를 들어, 이들을 ALD법으로 형성함으로써, 대기에 노출시키지 않고 형성할 수 있다. 그 결과, 불순물이 혼입하는 것을 방지할 수 있다. 또는, 예를 들어 절연막(412)과 접하는 도전막(404)과, 도전막(404)과 접하는 절연막(412)은, 같은 형성 방법을 사용함으로써 같은 체임버에서 형성할 수 있다. 그 결과, 불순물이 혼입하는 것을 방지할 수 있다.
또한, 도전막(404) 또는 도전막(404)의 적층막 중 적어도 하나의 층과, 절연막(412) 또는 절연막(412)의 적층막 중 적어도 하나의 층과, 도전막(416a)(도전막(416b)) 또는 도전막(416a)(도전막(416b))의 적층막 중 적어도 하나의 층과, 반도체(406) 또는 반도체(406)의 적층막 중 적어도 하나의 층과, 절연막(402) 또는 절연막(402)의 적층막 중 적어도 하나의 층을 같은 형성 방법으로 형성하여도 좋다. 예를 들어, 이들을 ALD법으로 형성함으로써, 대기에 노출시키지 않고 형성할 수 있다. 그 결과, 불순물이 혼입하는 것을 방지할 수 있다. 다만, 본 발명의 일 형태에 따른 반도체 장치의 제작 방법은 이에 한정되지 않는다.
다음에, 절연막(418)을 형성한다.
절연막(418)은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 형성하면 좋다.
또한, 절연막(418)을 적층막으로 구성하는 경우에는, 스퍼터링법, CVD법(PECVD법, TCVD법, MCVD법, MOCVD법 등), MBE법, PLD법, ALD법 등의 형성 방법을 사용하여 서로 상이한 형성 방법으로 각 층을 형성하여도 좋다. 예를 들어, 첫 번째 층을 MOCVD법으로 형성하고, 두 번째 층을 스퍼터링법으로 형성하여도 좋다. 또는, 첫 번째 층을 ALD법으로 형성하고, 두 번째 층을 MOCVD법으로 형성하여도 좋다. 또는, 첫 번째 층을 ALD법으로 형성하고, 두 번째 층을 스퍼터링법으로 형성하여도 좋다. 또는, 첫 번째 층을 ALD법으로 형성하고, 두 번째 층을 스퍼터링법으로 형성하고, 세 번째 층을 ALD법으로 형성하여도 좋다. 이와 같이 서로 상이한 형성 방법을 사용함으로써, 각 층이 상이한 기능이나 성질을 갖도록 할 수 있다. 그리고, 이들 층을 적층함으로써 적층막 전체로서 더 적절한 막을 형성할 수 있다.
즉, 절연막(418)을 적층막으로 구성하는 경우에는, 예를 들어 스퍼터링법, CVD법(PECVD법, TCVD법, MCVD법, MOCVD법 등), MBE법, PLD법, 및 ALD법 등 중 적어도 하나의 방법으로 n번째 층을 형성하고, 스퍼터링법, CVD법(PECVD법, TCVD법, MCVD법, MOCVD법 등), MBE법, PLD법, 및 ALD법 등 중 적어도 하나의 방법으로 n+1번째 층을 형성한다. 이 때, n번째 층과 n+1번째 층의 형성 방법이 서로 상이하여도 좋다(n은 자연수임). 또한, n번째 층과 n+2번째 층의 형성 방법이 같아도 좋다. 또는, 모든 층의 형성 방법이 같아도 좋다.
또한, 절연막(418) 또는 절연막(418)의 적층막 중 적어도 하나의 층과, 도전막(416a)(도전막(416b)) 또는 도전막(416a)(도전막(416b))의 적층막 중 적어도 하나의 층을 같은 형성 방법으로 형성하여도 좋다. 예를 들어, 양쪽에 ALD법을 사용함으로써, 대기에 노출시키지 않고 형성할 수 있다. 그 결과, 불순물이 혼입하는 것을 방지할 수 있다. 또는, 예를 들어 절연막(418)과 접하는 도전막(416a)(도전막(416b))과, 도전막(416a)(도전막(416b))과 접하는 절연막(418)은, 같은 형성 방법을 사용함으로써 같은 체임버에서 형성할 수 있다. 그 결과, 불순물이 혼입하는 것을 방지할 수 있다.
또한, 절연막(418) 또는 절연막(418)의 적층막 중 적어도 하나의 층과, 도전막(416a)(도전막(416b)) 또는 도전막(416a)(도전막(416b))의 적층막 중 적어도 하나의 층과, 반도체(406) 또는 반도체(406)의 적층막 중 적어도 하나의 층과, 절연막(402) 또는 절연막(402)의 적층막 중 적어도 하나의 층과, 절연막(412) 또는 절연막(412)의 적층막 중 적어도 하나의 층을 같은 형성 방법으로 형성하여도 좋다. 예를 들어, 이들을 ALD법으로 형성함으로써, 대기에 노출시키지 않고 형성할 수 있다. 그 결과, 불순물이 혼입하는 것을 방지할 수 있다. 다만, 본 발명의 일 형태에 따른 반도체 장치의 제작 방법은 이에 한정되지 않는다.
상술한 바와 같이 하여 본 발명의 일 형태에 따른 트랜지스터를 제작할 수 있다.
<트랜지스터 구조 1의 변형예>
또한, 도 5의 (A)에 도시된 바와 같이, 상면도에서는 도 1의 (A)와 마찬가지이고 단면도에서는 도 5의 (B)에 도시된 바와 같이 절연막(412) 아래에 산화물 반도체층(407)이 배치되어도 좋다. 산화물 반도체층(407)으로서, 산화물 반도체층(406c)으로서 사용한 반도체를 사용하면 좋다. 이 경우, 반도체(406)를 도 5의 (C)에 도시된 바와 같은 적층막으로 하면 좋다. 도 5의 (C)에 도시된 산화물 반도체층(406a) 및 산화물 반도체층(406b)에 대해서는 도 1의 (C)에 대한 설명을 참조한다. 또한, 그 이외의 구성에 대해서는 도 1에 도시된 트랜지스터에 대한 기재를 참조한다.
<트랜지스터 구조 2>
도 6의 (A) 및 (B)는 본 발명의 일 형태에 따른 트랜지스터의 상면도 및 단면도이다. 도 6의 (A)는 상면도이고, 도 6의 (B)는 도 6의 (A)의 일점 쇄선 B1-B2 및 일점 쇄선 B3-B4에 대응하는 단면도이다. 또한, 도 6의 (A)의 상면도에서는 명료화를 위하여 일부의 요소를 생략하여 도시하였다.
도 6의 (A) 및 (B)에 도시된 트랜지스터는 기판(600) 위의 도전막(614)과, 도전막(614) 위의 절연막(602)과, 절연막(602) 위의 반도체(606)와, 반도체(606)의 상면 및 측면과 접하는 도전막(616a) 및 도전막(616b)과, 반도체(606), 도전막(616a), 및 도전막(616b) 위의 절연막(612)과, 절연막(612)의 상면과 접하며 반도체(606)의 상면 및 측면에 면하는 도전막(604)을 갖는다. 또한, 기판(600)과 도전막(614) 사이에 절연막을 가져도 좋다. 또한, 도전막(614) 또는/및 도전막(604)은 트랜지스터의 게이트 전극으로서 기능한다. 또한, 절연막(602) 또는/및 절연막(612)은 트랜지스터의 게이트 절연막으로서 기능한다. 또한, 도전막(616a) 및 도전막(616b)은 트랜지스터의 소스 전극 및 드레인 전극으로서 기능한다.
또한, 트랜지스터를 덮도록 보호 절연막을 가져도 좋다. 보호 절연막에 대해서는 절연막(418)에 대한 기재를 참조한다.
또한, 트랜지스터는 도전막(604)을 사용한 s-channel 구조를 가져도 좋다.
또한, 기판(600)에 대해서는 기판(400)에 대한 기재를 참조한다. 또한, 도전막(614)에 대해서는 도전막(404)에 대한 기재를 참조한다. 또한, 절연막(602)에 대해서는 절연막(412)에 대한 기재를 참조한다. 또한, 반도체(606)에 대해서는 반도체(406)에 대한 기재를 참조한다. 또한, 도전막(616a) 및 도전막(616b)에 대해서는 도전막(416a) 및 도전막(416b)에 대한 기재를 참조한다. 또한, 절연막(612)에 대해서는 절연막(412)에 대한 기재를 참조한다. 또한, 도전막(604)에 대해서는 도전막(404)에 대한 기재를 참조한다.
<반도체 장치>
이하에서는 본 발명의 일 형태에 따른 반도체 장치를 예시한다.
<회로>
이하에서는 본 발명의 일 형태에 따른 트랜지스터를 이용한 회로의 일례에 대하여 설명한다.
[단면 구조]
도 7의 (A)는 본 발명의 일 형태에 따른 반도체 장치의 단면도이다. 도 7의 (A)에 도시된 반도체 장치는 제 1 반도체를 사용한 트랜지스터(2200)를 하부에 갖고, 제 2 반도체를 사용한 트랜지스터(2100)를 상부에 갖는다. 도 7의 (A)에는, 제 2 반도체를 사용한 트랜지스터(2100)로서 도 1에 도시된 트랜지스터를 적용한 예를 도시하였다.
제 1 반도체로서는, 제 2 반도체와 다른 에너지 갭을 갖는 반도체를 사용하여도 좋다. 예를 들어, 제 1 반도체를 산화물 반도체 이외의 반도체로 하고, 제 2 반도체를 산화물 반도체로 하여도 좋다. 제 1 반도체로서 단결정 실리콘을 사용한 경우에는 고속 동작에 적합한 트랜지스터(2200)로 할 수 있다. 또한, 제 2 반도체로서 산화물 반도체를 사용한 경우에는 오프 전류를 작게 하는 것에 적합한 트랜지스터(2100)로 할 수 있다.
또한, 트랜지스터(2200)는 n채널형 및 p채널형 중 어느 쪽이어도 좋지만, 회로에 따라 적절한 트랜지스터를 사용한다. 또한, 트랜지스터(2100) 또는/및 트랜지스터(2200)로서 상술한 트랜지스터나, 도 7의 (A)에 도시된 트랜지스터를 사용하지 않아도 좋은 경우가 있다.
도 7의 (A)에 도시된 반도체 장치는 절연막(2201) 및 절연막(2207)을 개재하여 트랜지스터(2200) 위에 트랜지스터(2100)를 갖는다. 또한, 트랜지스터(2200)와 트랜지스터(2100) 사이에는 배선으로서 기능하는 복수의 도전막(2202)이 배치된다. 또한, 각 절연막에 매립된 복수의 도전막(2203)을 통하여, 상층과 하층에 각각 배치된 배선이나 전극이 전기적으로 접속된다. 또한, 상기 반도체 장치는 트랜지스터(2100) 위의 절연막(2204)과, 절연막(2204) 위의 도전막(2205)과, 트랜지스터(2100)의 소스 전극 및 드레인 전극과 같은 층에(같은 공정을 거쳐) 형성된 도전막(2206)을 갖는다.
복수의 트랜지스터를 적층한 구조로 함으로써, 고밀도로 복수의 회로를 배치할 수 있다.
여기서, 트랜지스터(2200)에 사용하는 제 1 반도체로서 단결정 실리콘을 사용한 경우, 트랜지스터(2200)의 제 1 반도체 근방의 절연막의 수소 농도는 높은 것이 바람직하다. 상기 수소에 의하여 실리콘의 댕글링 본드를 종단시킴으로써, 트랜지스터(2200)의 신뢰성을 향상시킬 수 있다. 한편, 트랜지스터(2100)에 사용하는 제 2 반도체로서 산화물 반도체를 사용한 경우, 트랜지스터(2100)의 제 2 반도체 근방의 절연막의 수소 농도는 낮은 것이 바람직하다. 상기 수소는 산화물 반도체 중에 캐리어를 생성하는 요인 중 하나가 되므로, 트랜지스터(2100)의 신뢰성을 저하시키는 경우가 있다. 따라서, 단결정 실리콘을 사용한 트랜지스터(2200) 및 산화물 반도체를 사용한 트랜지스터(2100)를 적층하는 경우, 이들 사이에 수소를 차단하는 기능을 갖는 절연막(2207)을 배치하는 것은 양쪽 트랜지스터의 신뢰성을 높이기 위하여 유효하다.
절연막(2207)으로서는, 예를 들어 산화 알루미늄, 산화 질화 알루미늄, 산화 갈륨, 산화 질화 갈륨, 산화 이트륨, 산화 질화 이트륨, 산화 하프늄, 산화 질화 하프늄, 이트리아 안정화 지르코니아(YSZ) 등을 포함하는 절연막을 단층 또는 적층으로 사용하면 좋다.
또한, 산화물 반도체를 사용한 트랜지스터(2100)를 덮도록, 수소를 차단하는 기능을 갖는 절연막을 트랜지스터(2100) 위에 형성하는 것이 바람직하다. 절연막으로서는, 절연막(2207)과 같은 절연막을 사용할 수 있고, 산화 알루미늄막을 적용하는 것이 특히 바람직하다. 산화 알루미늄막은 수소, 수분 등의 불순물 및 산소의 양쪽에 대하여 막을 투과시키지 않는 차단 효과가 높다. 따라서, 트랜지스터(2100)를 덮는 절연막으로서 산화 알루미늄막을 사용함으로써, 트랜지스터(2100)에 포함되는 산화물 반도체로부터의 산소 이탈, 및 산화물 반도체로의 물 및 산소 혼입을 방지할 수 있다.
또한, 트랜지스터(2200)는 플레이너형 트랜지스터뿐만 아니라, 다양한 타입의 트랜지스터로 할 수 있다. 예를 들어, FIN(핀)형 트랜지스터 등으로 할 수 있다. FIN형 트랜지스터를 사용한 경우의 단면도의 예를 도 7의 (D)에 도시하였다. 반도체 기판(2211) 위에 절연막(2212)이 배치된다. 반도체 기판(2211)은 선단이 가는 볼록부(핀이라고도 함)를 갖는다. 또한, 볼록부 위에는 절연막이 제공되어도 좋다. 상기 절연막은 볼록부를 형성할 때 사용되는 마스크로서 기능한다. 또한, 볼록부는 선단이 가늘지 않아도 좋고, 예를 들어 대략 직방체의 볼록부이어도 좋고, 선단이 굵은 볼록부이어도 좋다. 반도체 기판(2211)의 볼록부 위에는 게이트 절연막(2214)이 배치되고, 그 위에는 게이트 전극(2213)이 배치된다. 반도체 기판(2211)에는 소스 영역 및 드레인 영역(2215)이 형성된다. 또한, 여기서는 반도체 기판(2211)이 볼록부를 갖는 예를 도시하였지만, 본 발명의 일 형태에 따른 반도체 장치는 이에 한정되지 않는다. 예를 들어, SOI 기판을 가공하여 볼록형의 반도체 영역을 형성하여도 좋다.
[회로 구성예]
상기 회로에서, 트랜지스터(2100)나 트랜지스터(2200)의 전극의 접속 형태를 상이하게 함으로써 다양한 회로를 구성할 수 있다. 이하에서는 본 발명의 일 형태에 따른 반도체 장치를 사용함에 의하여 실현할 수 있는 회로의 구성예를 설명한다.
(CMOS 인버터)
도 7의 (B)에 도시된 회로도는, p채널형 트랜지스터(2200)와 n채널형 트랜지스터(2100)를 직렬로 접속하고, 각각의 게이트를 서로 접속시킨, 소위 CMOS 인버터의 구성을 나타낸 것이다.
(CMOS 아날로그 스위치)
또한, 도 7의 (C)에 도시된 회로도는, 트랜지스터(2100)와 트랜지스터(2200)의 각각의 소스와 드레인이 서로 접속된 구성을 나타낸 것이다. 이로써, 소위 CMOS 아날로그 스위치로서 기능시킬 수 있다.
(기억 장치의 예)
본 발명의 일 형태에 따른 트랜지스터를 포함하며, 전력이 공급되지 않는 상황에서도 기억 내용을 유지할 수 있고, 기록 횟수에도 제한이 없는 반도체 장치(기억 장치)의 일례를 도 8에 도시하였다.
도 8의 (A)에 도시된 반도체 장치는 제 1 반도체를 사용한 트랜지스터(3200), 제 2 반도체를 사용한 트랜지스터(3300), 및 용량 소자(3400)를 갖는다. 또한, 트랜지스터(3300)로서는 상술한 트랜지스터를 사용할 수 있다.
트랜지스터(3300)는 산화물 반도체를 사용한 트랜지스터이다. 트랜지스터(3300)의 오프 전류가 작으므로, 반도체 장치의 특정의 노드에 기억 내용이 장기간 유지될 수 있다. 즉, 리프레시 동작의 필요가 없거나, 또는 리프레시 동작의 빈도를 매우 적게 할 수 있기 때문에, 소비 전력이 낮은 반도체 장치가 된다.
도 8의 (A)에서 제 1 배선(3001)은 트랜지스터(3200)의 소스에 전기적으로 접속되고, 제 2 배선(3002)은 트랜지스터(3200)의 드레인에 전기적으로 접속된다. 또한, 제 3 배선(3003)은 트랜지스터(3300)의 소스 및 드레인 중 한쪽에 전기적으로 접속되고, 제 4 배선(3004)은 트랜지스터(3300)의 게이트에 전기적으로 접속된다. 그리고, 트랜지스터(3200)의 게이트와 트랜지스터(3300)의 소스 및 드레인 중 다른 쪽은 용량 소자(3400)의 전극들 중 한쪽에 전기적으로 접속되고, 제 5 배선(3005)은 용량 소자(3400)의 전극들 중 다른 쪽에 전기적으로 접속된다.
도 8의 (A)에 도시된 반도체 장치는 트랜지스터(3200)의 게이트의 전위를 유지할 수 있다는 특성을 갖기 때문에, 이하와 같이, 정보의 기록, 유지, 판독이 가능하다.
정보의 기록 및 유지에 대하여 설명한다. 우선, 제 4 배선(3004)의 전위를 트랜지스터(3300)가 도통 상태가 되는 전위로 하여 트랜지스터(3300)를 도통 상태로 한다. 이로써, 제 3 배선(3003)의 전위가, 트랜지스터(3200)의 게이트와 용량 소자(3400)의 전극들 중 한쪽에 전기적으로 접속되는 노드(FG)에 공급된다. 즉, 트랜지스터(3200)의 게이트에는 소정의 전하가 공급된다(기록). 여기서는, 2개의 다른 전위 레벨을 공급하는 전하(이하, Low 레벨 전하, High 레벨 전하라고 함) 중 어느 하나가 공급된다. 그 후, 제 4 배선(3004)의 전위를 트랜지스터(3300)가 비도통 상태가 되는 전위로 하여 트랜지스터(3300)를 비도통 상태로 함으로써, 노드(FG)에 전하가 유지된다(유지).
트랜지스터(3300)의 오프 전류는 매우 작기 때문에, 노드(FG)의 전하는 장기간 유지될 수 있다.
다음에, 정보의 판독에 대하여 설명한다. 제 1 배선(3001)에 소정의 전위(정(定)전위)를 공급한 상태에서 제 5 배선(3005)에 적절한 전위(판독 전위)를 공급하면, 제 2 배선(3002)은 노드(FG)에 유지된 전하량에 따른 전위가 된다. 이 이유는, 트랜지스터(3200)를 n채널형으로 하면, 트랜지스터(3200)의 게이트에 High 레벨 전하가 공급되는 경우의 외견상 문턱 전압(Vth_H)은 트랜지스터(3200)의 게이트에 Low 레벨 전하가 공급되는 경우의 외견상의 문턱 전압(Vth _L)보다 낮게 되기 때문이다. 여기서 외견상 문턱 전압이란, 트랜지스터(3200)를 '도통 상태'로 하기 위하여 필요한 제 5 배선(3005)의 전위를 말한다. 따라서, 제 5 배선(3005)의 전위를 Vth _H와 Vth _L 사이의 전위 V0으로 함으로써 노드(FG)에 공급된 전하를 판별할 수 있다. 예를 들어, 기록에 있어서 노드(FG)에 High 레벨 전하가 공급된 경우에는 제 5 배선(3005)의 전위가 V0(>Vth _H)이 되면 트랜지스터(3200)는 '도통 상태'가 된다. 한편, 노드(FG)에 Low 레벨 전하가 공급된 경우에는 제 5 배선(3005)의 전위가 V0(<Vth _L)이 되더라도 트랜지스터(3200)는 '비도통 상태'를 유지한다. 따라서, 제 2 배선(3002)의 전위를 판별함으로써, 노드(FG)에 유지된 정보를 판독할 수 있다.
또한, 메모리 셀을 어레이상으로 배치하는 경우에는 판독 시에 원하는 메모리 셀의 정보를 판독할 필요가 있다. 다른 메모리 셀의 정보를 판독하지 않기 위해서는, 노드(FG)에 공급된 전하에 상관없이 트랜지스터(3200)가 '비도통 상태'가 되는 전위, 즉 Vth _H보다 낮은 전위를 제 5 배선(3005)에 공급하면 좋다. 또는, 노드(FG)에 공급된 전하에 상관없이 트랜지스터(3200)가 '도통 상태'가 되는 전위, 즉 Vth _L보다 높은 전위를 제 5 배선(3005)에 공급하면 좋다.
도 8의 (B)에 도시된 반도체 장치는 트랜지스터(3200)를 갖지 않는 점에서 도 8의 (A)에 도시된 반도체 장치와 다르다. 이 경우도 도 8의 (A)에 도시된 반도체 장치와 마찬가지의 동작에 의하여 정보를 기록 및 유지할 수 있다.
도 8의 (B)에 도시된 반도체 장치에서의 정보의 판독에 대하여 설명한다. 트랜지스터(3300)가 도통 상태가 되면, 부유 상태인 제 3 배선(3003)과 용량 소자(3400)가 도통되어 제 3 배선(3003)과 용량 소자(3400) 사이에서 전하가 재분배된다. 그 결과, 제 3 배선(3003)의 전위가 변화된다. 제 3 배선(3003)의 전위의 변화량은 용량 소자(3400)의 전극들 중 한쪽의 전위(또는 용량 소자(3400)에 축적된 전하)에 따라 변동된다.
예를 들어, 용량 소자(3400)의 전극들 중 한쪽의 전위를 V, 용량 소자(3400)의 용량을 C, 제 3 배선(3003)이 갖는 용량 성분을 CB, 전하가 재분배되기 전의 제 3 배선(3003)의 전위를 VB0으로 하면, 전하가 재분배된 후의 제 3 배선(3003)의 전위는, (CB×VB0+C×V)/(CB+C)가 된다. 따라서, 메모리 셀의 상태로서 용량 소자(3400)의 전극들 중 한쪽의 전위가 V1과 V0(V1>V0)의 2개의 상태가 된다고 가정하면, 전위 V1을 유지하는 경우의 제 3 배선(3003)의 전위(=(CB×VB0+C×V1)/(CB+C))는 전위 V0을 유지하는 경우의 제 3 배선(3003)의 전위(=(CB×VB0+C×V0)/(CB+C))보다 높은 것을 알 수 있다.
그리고, 제 3 배선(3003)의 전위를 소정의 전위와 비교함으로써 정보를 판독할 수 있다.
이 경우, 메모리 셀을 구동시키기 위한 구동 회로에 상기 제 1 반도체가 적용된 트랜지스터를 사용하고, 트랜지스터(3300)로서 상기 제 2 반도체가 적용된 트랜지스터를 구동 회로 위에 적층하여 배치하는 구성으로 하면 좋다.
상술한 반도체 장치는 산화물 반도체를 사용한 오프 전류가 매우 작은 트랜지스터가 적용되어 있어, 기억 내용을 장기간 유지할 수 있다. 즉, 리프레시 동작의 필요가 없거나, 또는 리프레시 동작의 빈도를 매우 적게 할 수 있기 때문에, 소비 전력이 낮은 반도체 장치를 실현할 수 있다. 또한, 전력이 공급되지 않는 경우(다만, 전위는 고정되는 것이 바람직함)에도 기억 내용을 장기간 유지할 수 있다.
또한, 상기 반도체 장치는 정보의 기록에 높은 전압이 불필요하기 때문에 소자가 열화되기 어렵다. 예를 들어, 종래의 불휘발성 메모리와 같이, 플로팅 게이트에 전자를 주입하거나, 플로팅 게이트로부터 전자를 추출할 필요가 없기 때문에, 절연막의 열화 등의 문제가 생기지 않는다. 즉, 본 발명의 일 형태에 따른 반도체 장치에서는, 종래의 불휘발성 메모리에 있어서 문제가 되는 재기록 가능 횟수에 제한은 없고, 신뢰성이 비약적으로 향상된 반도체 장치이다. 또한, 트랜지스터의 도통 상태, 비도통 상태에 따라 정보의 기록이 수행되기 때문에 고속 동작이 가능하다.
<RFID 태그>
상술한 트랜지스터 또는 기억 장치를 포함한 RFID 태그에 대하여 도 9를 사용하여 이하에서 설명한다.
본 발명의 일 형태에 따른 RFID 태그는 내부에 기억 회로를 갖고, 기억 회로에 정보를 기억하고, 비접촉 수단(예를 들어 무선 통신)을 사용하여 외부와 정보를 송수신하기 위한 것이다. 이와 같은 특징을 가지므로, RFID 태그는 물품 등의 개체(個體) 정보를 판독함으로써 물품의 식별을 수행하는 개체 인증 시스템 등에 사용할 수 있다. 또한, 이들 용도에 사용하기 위해서는 높은 신뢰성이 요구된다.
RFID 태그의 구성에 대하여 도 9를 사용하여 설명한다. 도 9는 RFID 태그의 구성예를 도시한 블록도이다.
도 9에 도시된 바와 같이, RFID 태그(800)는 통신기(801)(질문기, 리더/라이터(reader/writer) 등이라고도 함)에 접속된 안테나(802)로부터 송신된 무선 신호(803)를 수신하는 안테나(804)를 갖는다. 또한, RFID 태그(800)는, 정류 회로(805), 정전압 회로(806), 복조 회로(807), 변조 회로(808), 논리 회로(809), 기억 회로(810), ROM(811)을 갖는다. 또한, 복조 회로(807)에 포함되는 정류 작용을 나타내는 트랜지스터의 반도체로서는, 역방향 전류를 충분히 억제할 수 있는, 예를 들어 산화물 반도체를 사용하여도 좋다. 이로써, 역방향 전류에 기인하는 정류 작용의 저하를 억제하여 복조 회로의 출력이 포화 상태가 되는 것을 방지할 수 있다. 즉, 복조 회로의 입력에 대한 복조 회로의 출력을 선형에 가깝게 할 수 있다. 또한, 데이터의 전송 방식은 한 쌍의 코일을 대향 배치하여 상호 유도에 의하여 교신하는 전자기 결합 방식, 유도 전자기계에 의하여 교신하는 전자기 유도 방식, 전파를 이용하여 교신하는 전파 방식의 3개로 대별된다. RFID 태그(800)는 이들 방식 중의 어느 방식으로도 사용할 수 있다.
다음에, 각 회로의 구성에 대하여 설명한다. 안테나(804)는 통신기(801)에 접속된 안테나(802) 사이에서 무선 신호(803)를 송수신한다. 또한, 정류 회로(805)는 안테나(804)에서 무선 신호를 수신함으로써 생성되는 입력 교류 신호를 정류, 예를 들어 반파 배압 정류하고, 정류된 신호를 후단에 형성된 용량 소자에 의하여 평활화(平滑化)함으로써 입력 전위를 생성하기 위한 회로이다. 또한, 정류 회로(805)의 입력 측 또는 출력 측에는 리미터 회로를 가져도 좋다. 리미터 회로란, 입력 교류 신호의 진폭이 크고, 내부 생성 전압이 큰 경우에, 어떠한 전력 이상의 전력을 후단의 회로에 입력하지 않도록 제어하기 위한 회로이다.
정전압 회로(806)는 입력 전위로부터 안정된 전원 전압을 생성하여 각 회로에 공급하기 위한 회로이다. 또한, 정전압 회로(806)는, 내부에 리셋 신호 생성 회로를 가져도 좋다. 리셋 신호 생성 회로는 안정된 전원 전압의 상승을 이용함으로써 논리 회로(809)의 리셋 신호를 생성하기 위한 회로이다.
복조 회로(807)는 포락선 검출에 의하여 입력 교류 신호를 복조하여 복조 신호를 생성하기 위한 회로이다. 또한, 변조 회로(808)는 안테나(804)로부터 출력되는 데이터에 대응하여 변조를 수행하기 위한 회로이다.
논리 회로(809)는 복조 신호를 해석하고, 처리를 수행하기 위한 회로이다. 기억 회로(810)는 입력된 정보를 유지하는 회로이며, 로우 디코더(row decoder), 칼럼 디코더(column decoder), 기억 영역 등을 포함한다. 또한, ROM(811)은 고유 번호(ID) 등을 저장하고 처리에 따라 출력하기 위한 회로이다.
또한, 상술한 각 회로는 적절히 취사선택할 수 있다.
여기서, 상술한 기억 장치를 기억 회로(810)에 사용할 수 있다. 본 발명의 일 형태에 따른 기억 장치는 전원이 차단된 상태이어도 정보를 유지할 수 있기 때문에, RFID 태그에 적합하다. 또한, 본 발명의 일 형태에 따른 기억 장치는 데이터의 기록에 필요한 전력(전압)이 종래의 불휘발성 메모리에 비하여 낮기 때문에, 데이터의 판독 시와 기록 시에서 최대 통신 거리에 차이가 생기지 않게 할 수도 있다. 또한, 데이터의 기록 시에 전력이 부족하여 동작이나 기록에 문제가 생기는 것을 억제할 수 있다.
또한, 본 발명의 일 형태에 따른 기억 장치는 불휘발성 메모리로서 사용할 수 있어 ROM(811)에 적용할 수도 있다. 이 경우에는, 생산자가 ROM(811)에 데이터를 기록하기 위한 커맨드를 별도로 준비하고, 사용자가 자유로이 재기록하지 못하게 해두는 것이 바람직하다. 생산자가 출하 전에 고유 번호를 기록한 후에 제품을 출하함으로써, 제작한 RFID 태그 모두에 고유 번호를 부여하지 않고 출하하는 우량품에만 고유 번호를 부여할 수 있게 되므로, 출하 후의 제품의 고유 번호가 불연속으로 될 일이 없어, 출하 후의 제품에 대응하는 고객 관리가 용이해진다.
<RFID 태그의 사용예>
이하에서는, 본 발명의 일 형태에 따른 RFID 태그의 사용예에 대하여 도 10을 사용하여 설명한다. RFID 태그의 용도는 광범위하지만, 예를 들어, 지폐, 경화, 유가증권류, 무기명 채권류, 증서류(운전 면허증이나 주민등록증 등(도 10의 (A) 참조)), 포장용 용기류(포장지나 보틀 등(도 10의 (C) 참조)), 기록 매체(DVD 비디오 테이프 등(도 10의 (B) 참조)), 탈 것들(자전거 등(도 10의 (D) 참조)), 개인 소지품(가방이나 안경 등), 식품류, 식물류, 동물류, 인체, 의류, 생활용품류, 약품이나 약제를 포함하는 의료품, 또는 전자 기기(액정 표시 장치, EL 표시 장치, 텔레비전 장치, 또는 휴대 전화) 등의 물품, 또는 각 물품에 붙이는 꼬리표(도 10의 (E) 및 도 10의 (F) 참조) 등에 제공하여 사용할 수 있다.
본 발명의 일 형태에 따른 RFID 태그(4000)는 표면에 붙이거나 또는 매립함으로써 물품에 고정된다. 예를 들어, 책이면 종이에 매립하고, 유기 수지로 이루어지는 패키지이면 상기 유기 수지의 내부에 매립하여, 각 물품에 고정된다. 본 발명의 일 형태에 따른 RFID 태그(4000)는 소형, 박형, 경량이기 때문에, 물품에 고정된 후에도 그 물품 자체의 디자인성이 손실되지 않는다. 또한, 지폐, 경화, 유가증권류, 무기명 채권류, 또는 증서류 등에 본 발명의 일 형태에 따른 RFID 태그(4000)를 제공함으로써 인증 기능을 부여할 수 있고, 이 인증 기능을 활용하면 위조를 방지할 수 있다. 또한, 포장용 용기류, 기록 매체, 개인 소지품, 식품류, 의류, 생활용품류, 또는 전자 기기 등에 본 발명의 일 형태에 따른 RFID 태그(4000)를 붙임으로써, 검품 시스템 등의 시스템의 효율화를 도모할 수 있다. 또한, 탈 것들에도, 본 발명의 일 형태에 따른 RFID 태그(4000)를 붙임으로써, 도난 등에 대한 보안성을 높일 수 있다.
본 발명의 일 형태에 따른 RFID 태그는 상술한 바와 같은 각 용도에 사용될 수 있다.
<CPU>
상술한 트랜지스터나 상술한 기억 장치 등의 반도체 장치를 포함하는 CPU에 대하여 이하에서 설명한다.
도 11은 상술한 트랜지스터를 일부에 사용한 CPU의 일례의 구성을 도시한 블록도이다.
도 11에 도시된 CPU는 기판(1190) 위에 ALU(1191)(ALU: Arithmetic Logic Unit, 연산 회로), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 타이밍 컨트롤러(1195), 레지스터(1196), 레지스터 컨트롤러(1197), 버스 인터페이스(1198)(Bus I/F), 재기록 가능한 ROM(1199), 및 ROM 인터페이스(1189)(ROM I/F)를 갖는다. 기판(1190)으로서는 반도체 기판, SOI 기판, 유리 기판 등을 사용한다. ROM(1199) 및 ROM 인터페이스(1189)는 서로 다른 칩에 제공하여도 좋다. 물론, 도 11에 도시된 CPU는 그 구성을 간략화한 일례에 지나지 않고, 실제의 CPU는 그 용도에 따라 다종다양한 구성을 갖고 있다. 예를 들어, 도 11에 도시된 CPU 또는 연산 회로를 포함하는 구성을 하나의 코어로 하고 상기 코어를 복수로 포함하고 그 코어들이 병렬로 동작하는 구성으로 하여도 좋다. 또한, CPU가 내부 연산 회로나 데이터 버스로 처리하는 비트 수를, 예를 들어 8비트, 16비트, 32비트, 64비트 등으로 할 수 있다.
버스 인터페이스(1198)를 통하여 CPU에 입력된 명령은 인스트럭션 디코더(1193)에 입력되어 디코딩된 후, ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)에 입력된다.
ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)는 디코딩된 명령에 기초하여 각종 제어를 수행한다. 구체적으로는 ALU 컨트롤러(1192)는 ALU(1191)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 컨트롤러(1194)는 CPU의 프로그램을 실행하는 동안에 외부의 입출력 장치나 주변 회로로부터의 인터럽트 요구를 그 우선도나 마스크 상태로부터 판단하여 처리한다. 레지스터 컨트롤러(1197)는 레지스터(1196)의 어드레스를 생성하고, CPU의 상태에 따라 레지스터(1196)의 판독이나 기록을 수행한다.
또한, 타이밍 컨트롤러(1195)는 ALU(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 및 레지스터 컨트롤러(1197)의 동작의 타이밍을 제어하는 신호를 생성한다. 예를 들어 타이밍 컨트롤러(1195)는 기준 클럭 신호(CLK1)를 바탕으로, 내부 클럭 신호(CLK2)를 생성하는 내부 클럭 생성부를 구비하며, 내부 클럭 신호(CLK2)를 상기 각종 회로에 공급한다.
도 11에 도시된 CPU에서는 레지스터(1196)에 메모리 셀이 제공된다. 레지스터(1196)의 메모리 셀로서, 상술한 트랜지스터나 기억 장치 등을 사용할 수 있다.
도 11에 도시된 CPU에서 레지스터 컨트롤러(1197)는 ALU(1191)로부터의 지시에 따라, 레지스터(1196)에서의 유지 동작의 선택을 수행한다. 즉, 레지스터(1196)가 갖는 메모리 셀에서 플립플롭에 의한 데이터 유지를 수행할지, 또는 용량 소자에 의한 데이터 유지를 수행할지를 선택한다. 플립플롭에 의한 데이터 유지가 선택된 경우, 레지스터(1196) 내의 메모리 셀에 전원 전압이 공급된다. 용량 소자에서의 데이터 유지가 선택된 경우, 용량 소자의 데이터 재기록이 수행되고, 레지스터(1196) 내의 메모리 셀에 대한 전원 전압의 공급을 정지할 수 있다.
도 12에 레지스터(1196)로서 사용할 수 있는 기억 소자의 회로도의 일례를 도시하였다. 기억 소자(1200)는, 전원 차단으로 기억 데이터가 휘발되는 회로(1201)와, 전원 차단으로 기억 데이터가 휘발되지 않는 회로(1202)와, 스위치(1203)와, 스위치(1204)와, 논리 소자(1206)와, 용량 소자(1207)와, 선택 기능을 갖는 회로(1220)를 갖는다. 회로(1202)는 용량 소자(1208), 트랜지스터(1209), 및 트랜지스터(1210)를 갖는다. 또한, 기억 소자(1200)는 필요에 따라, 다이오드, 저항 소자, 인덕터 등 그 외의 소자를 더 가져도 좋다.
여기서, 회로(1202)에는 상술한 기억 장치를 사용할 수 있다. 기억 소자(1200)에 대한 전원 전압의 공급이 정지되었을 때, 회로(1202)의 트랜지스터(1209)의 게이트에는 GND(0V), 또는 트랜지스터(1209)가 오프 상태가 되는 전위가 계속 입력되는 구성으로 한다. 예를 들어, 트랜지스터(1209)의 게이트가 저항 등의 부하를 통하여 접지되는 구성으로 한다.
스위치(1203)를, 하나의 도전형(예를 들어, n채널형)을 갖는 트랜지스터(1213)를 사용하여 구성하고, 스위치(1204)를, 상기 하나의 도전형과 반대의 도전형(예를 들어, p채널형)을 갖는 트랜지스터(1214)를 사용하여 구성한 예를 기재한다. 여기서, 스위치(1203)의 제 1 단자는 트랜지스터(1213)의 소스 및 드레인 중 한쪽에 대응하고, 스위치(1203)의 제 2 단자는 트랜지스터(1213)의 소스 및 드레인 중 다른 쪽에 대응하고, 스위치(1203)는 트랜지스터(1213)의 게이트에 입력되는 제어 신호(RD)에 의하여 제 1 단자와 제 2 단자 사이의 도통 상태 또는 비도통 상태(즉， 트랜지스터(1213)의 도통 상태 또는 비도통 상태)가 선택된다. 스위치(1204)의 제 1 단자는 트랜지스터(1214)의 소스 및 드레인 중 한쪽에 대응하고, 스위치(1204)의 제 2 단자는 트랜지스터(1214)의 소스 및 드레인 중 다른 쪽에 대응하며, 스위치(1204)에서는 트랜지스터(1214)의 게이트에 입력되는 제어 신호(RD)에 의하여 제 1 단자와 제 2 단자 사이의 도통 상태 또는 비도통 상태(즉, 트랜지스터(1214)의 도통 상태 또는 비도통 상태)가 선택된다.
트랜지스터(1209)의 소스 및 드레인 중 한쪽은 용량 소자(1208)의 한 쌍의 전극 중 한쪽 및 트랜지스터(1210)의 게이트에 전기적으로 접속된다. 여기서, 접속 부분을 노드(M2)로 한다. 트랜지스터(1210)의 소스 및 드레인 중 한쪽은 저전원 전위를 공급할 수 있는 배선(예를 들어 GND선)에 전기적으로 접속되고, 다른 쪽은 스위치(1203)의 제 1 단자(트랜지스터(1213)의 소스 및 드레인 중 한쪽)에 전기적으로 접속된다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽)는 스위치(1204)의 제 1 단자(트랜지스터(1214)의 소스 및 드레인 중 한쪽)에 전기적으로 접속된다. 스위치(1204)의 제 2 단자(트랜지스터(1214)의 소스 및 드레인 중 다른 쪽)는 전원 전위(VDD)를 공급할 수 있는 배선에 전기적으로 접속된다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽)와, 스위치(1204)의 제 1 단자(트랜지스터(1214)의 소스 및 드레인 중 한쪽)와, 논리 소자(1206)의 입력 단자와, 용량 소자(1207)의 한 쌍의 전극 중 한쪽은 서로 전기적으로 접속된다. 여기서, 접속 부분을 노드(M1)로 한다. 용량 소자(1207)의 한 쌍의 전극 중 다른 쪽은, 일정한 전위가 입력되는 구성으로 할 수 있다. 예를 들어, 저전원 전위(GND 등) 또는 고전원 전위(VDD 등)가 입력되는 구성으로 할 수 있다. 용량 소자(1207)의 한 쌍의 전극 중 다른 쪽은, 저전원 전위를 공급할 수 있는 배선(예를 들어 GND선)에 전기적으로 접속된다. 용량 소자(1208)의 한 쌍의 전극 중 다른 쪽은, 일정한 전위가 입력되는 구성으로 할 수 있다. 예를 들어, 저전원 전위(GND 등) 또는 고전원 전위(VDD 등)가 입력되는 구성으로 할 수 있다. 용량 소자(1208)의 한 쌍의 전극 중 다른 쪽은 저전원 전위를 공급할 수 있는 배선(예를 들어 GND선)에 전기적으로 접속된다.
또한, 용량 소자(1207) 및 용량 소자(1208)는 트랜지스터나 배선의 기생 용량을 등을 이용함으로써 생략할 수도 있다.
트랜지스터(1209)의 게이트에는 제어 신호(WE)가 입력된다. 스위치(1203) 및 스위치(1204)에서는 제어 신호(WE)와는 다른 제어 신호(RD)에 의하여 제 1 단자와 제 2 단자 사이의 도통 상태 또는 비도통 상태가 선택되고, 한쪽 스위치의 제 1 단자와 제 2 단자 사이가 도통 상태일 때 다른 쪽 스위치의 제 1 단자와 제 2 단자 사이는 비도통 상태가 된다.
트랜지스터(1209)의 소스 및 드레인 중 다른 쪽에는, 회로(1201)에 유지된 데이터에 대응하는 신호가 입력된다. 도 12에는, 회로(1201)로부터 출력된 신호가 트랜지스터(1209)의 소스 및 드레인 중 다른 쪽에 입력되는 예를 도시하였다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽)로부터 출력되는 신호는 논리 소자(1206)에 의하여 그 논리값이 반전된 반전 신호가 되고, 회로(1220)를 통하여 회로(1201)에 입력된다.
또한, 도 12에는, 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽)로부터 출력되는 신호가 논리 소자(1206) 및 회로(1220)를 통하여 회로(1201)에 입력되는 예를 도시하였지만, 이에 한정되지 않는다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽)로부터 출력되는 신호는 논리값이 반전되지 않은 상태로 회로(1201)에 입력되어도 좋다. 예를 들어, 입력 단자로부터 입력된 신호의 논리값이 반전된 신호가 유지되는 노드가 회로(1201) 내에 존재하는 경우, 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽)로부터 출력되는 신호를 상기 노드에 입력할 수 있다.
또한, 도 12에서, 기억 소자(1200)에 사용되는 트랜지스터 중 트랜지스터(1209) 이외의 트랜지스터는 산화물 반도체 이외의 반도체 또는 기판(1190)에 채널이 형성되는 트랜지스터로 할 수 있다. 예를 들어, 실리콘막 또는 실리콘 기판에 채널이 형성되는 트랜지스터로 할 수 있다. 또한, 기억 소자(1200)에 사용되는 모든 트랜지스터를, 산화물 반도체에 채널이 형성되는 트랜지스터로 할 수도 있다. 또한, 기억 소자(1200)는 트랜지스터(1209) 외에도, 산화물 반도체에 채널이 형성되는 트랜지스터를 포함하여도 좋고, 나머지 트랜지스터는 산화물 반도체 이외의 반도체로 이루어지는 층 또는 기판(1190)에 채널이 형성되는 트랜지스터로 할 수도 있다.
도 12의 회로(1201)로서는 예를 들어 플립플롭 회로를 사용할 수 있다. 또한, 논리 소자(1206)로서는 예를 들어 인버터나 클럭드(clocked) 인버터 등을 사용할 수 있다.
본 발명의 일 형태에 따른 반도체 장치에서, 기억 소자(1200)에 전원 전압이 공급되지 않는 동안에는 회로(1201)에 기억된 데이터를 회로(1202)에 제공된 용량 소자(1208)에 유지할 수 있다.
또한, 산화물 반도체에 채널이 형성되는 트랜지스터의 오프 전류는 매우 작다. 예를 들어, 산화물 반도체에 채널이 형성되는 트랜지스터의 오프 전류는 결정성 실리콘에 채널이 형성되는 트랜지스터의 오프 전류에 비하여 매우 작다. 따라서, 상기 트랜지스터를 트랜지스터(1209)로서 사용함으로써, 기억 소자(1200)에 전원 전압이 공급되지 않는 동안에도 용량 소자(1208)에 저장된 신호는 장기간 유지된다. 이로써, 기억 소자(1200)는 전원 전압의 공급이 정지된 동안에도 기억 내용(데이터)을 유지할 수 있다.
또한, 스위치(1203) 및 스위치(1204)를 사용하여 프리차지 동작을 수행하는 것을 특징으로 한 기억 소자이기 때문에, 전원 전압의 공급이 재개된 후에 회로(1201)가 원래의 데이터를 다시 유지할 때까지의 시간을 짧게 할 수 있다.
또한, 회로(1202)에서, 용량 소자(1208)에 유지된 신호는 트랜지스터(1210)의 게이트에 입력된다. 따라서, 기억 소자(1200)에 대한 전원 전압의 공급이 재개된 후, 용량 소자(1208)에 유지된 신호를 트랜지스터(1210)의 상태(도통 상태 또는 비도통 상태)로 변환하여 회로(1202)로부터 판독할 수 있다. 그러므로, 용량 소자(1208)에 유지된 신호에 대응하는 전위가 약간 변동되더라도 원래의 신호를 정확하게 판독할 수 있다.
이와 같은 기억 소자(1200)를, 프로세서가 갖는 레지스터나 캐시 메모리 등의 기억 장치에 사용함으로써 전원 전압의 공급 정지에 기인한 기억 장치 내의 데이터 소실을 방지할 수 있다. 또한, 전원 전압의 공급을 재개한 후, 단시간에 전원 공급 정지 전의 상태로 복귀할 수 있다. 따라서, 프로세서 전체, 또는 프로세서를 구성하는 하나 또는 복수의 논리 회로에서 짧은 시간이라도 전원을 정지할 수 있으므로 소비 전력을 억제할 수 있다.
기억 소자(1200)를 CPU에 이용하는 예를 설명하였지만, 기억 소자(1200)는 DSP(Digital Signal Processor), 커스텀(custom) LSI, PLD(Programmable Logic Device) 등의 LSI, RF-ID(Radio Frequency Identification)에도 응용할 수 있다.
<표시 장치>
이하에서는 본 발명의 일 형태에 따른 표시 장치의 구성예에 대하여 설명한다.
[구성예]
도 13의 (A)는 본 발명의 일 형태에 따른 표시 장치의 상면도이다. 도 13의 (B)에는, 본 발명의 일 형태에 따른 표시 장치의 화소에 액정 소자를 사용한 경우의 화소 회로를 도시하였다. 도 13의 (C)에는, 본 발명의 일 형태에 따른 표시 장치의 화소에 유기 EL 소자를 사용한 경우의 화소 회로를 도시하였다.
화소에 사용하는 트랜지스터에는 상술한 트랜지스터를 사용할 수 있다. 여기서는 n채널형 트랜지스터를 사용하는 예를 기재한다. 또한, 화소에 사용한 트랜지스터와 동일한 공정을 거쳐 제작된 트랜지스터를 구동 회로로서 사용하여도 좋다. 이와 같이, 상술한 트랜지스터를 화소나 구동 회로에 사용함으로써, 높은 표시 품위 또는/및 높은 신뢰성을 갖는 표시 장치로 할 수 있다.
액티브 매트릭스형 표시 장치의 일례를 도 13의 (A)에 도시하였다. 표시 장치의 기판(5000) 위에는, 화소부(5001), 제 1 주사선 구동 회로(5002), 제 2 주사선 구동 회로(5003), 신호선 구동 회로(5004)가 배치된다. 화소부(5001)는 복수의 신호선을 통하여 신호선 구동 회로(5004)에 전기적으로 접속되고, 복수의 주사선을 통하여 제 1 주사선 구동 회로(5002) 및 제 2 주자선 구동 회로(5003)에 전기적으로 접속된다. 또한, 주사선과 신호선에 의하여 구분되는 영역에는 표시 소자를 각각 갖는 화소들이 배치된다. 또한, 표시 장치의 기판(5000)은 FPC(Flexible Printed Circuit) 등의 접속부를 통하여, 타이밍 제어 회로(컨트롤러, 제어 IC라고도 함)에 전기적으로 접속된다.
제 1 주사선 구동 회로(5002), 제 2 주사선 구동 회로(5003), 및 신호선 구동 회로(5004)는, 화소부(5001)가 형성되는 기판(5000) 위에 형성된다. 따라서, 구동 회로를 별도로 제작하는 경우에 비하여 표시 장치를 제작하는 비용을 저감할 수 있다. 또한, 구동 회로를 별도로 제작한 경우, 배선간의 접속 수가 증가된다. 따라서, 화소부(5001)가 형성되는 기판(5000) 위에 구동 회로를 제공함으로써, 배선간의 접속 수를 줄일 수 있어, 신뢰성 또는/및 수율의 향상을 도모할 수 있다.
(액정 표시 장치)
또한, 화소의 회로 구성의 일례를 도 13의 (B)에 도시하였다. 여기서는, VA형 액정 표시 장치의 화소 등에 적용할 수 있는 화소 회로를 도시하였다.
이 화소 회로는, 하나의 화소에 복수의 화소 전극을 갖는 구성에 적용할 수 있다. 각각의 화소 전극은 서로 다른 트랜지스터에 접속되고, 각 트랜지스터는 서로 다른 게이트 신호로 구동할 수 있도록 구성된다. 이로써, 멀티도메인 설계된 화소의 각 화소 전극에 인가하는 신호를 독립적으로 제어할 수 있다.
트랜지스터(5016)의 게이트 배선(5012)과 트랜지스터(5017)의 게이트 배선(5013)은 서로 다른 게이트 신호가 공급될 수 있도록 분리된다. 한편, 데이터선으로서 기능하는 소스 전극 또는 드레인 전극(5014)은 트랜지스터(5016)와 트랜지스터(5017)에서 공통으로 사용된다. 트랜지스터(5016)와 트랜지스터(5017)로서는 상술한 트랜지스터를 적절히 사용할 수 있다. 이로써, 높은 표시 품질 또는/및 높은 신뢰성을 갖는 액정 표시 장치를 제공할 수 있다.
트랜지스터(5016)에 전기적으로 접속되는 제 1 화소 전극의 형상과, 트랜지스터(5017)에 전기적으로 접속되는 제 2 화소 전극의 형상에 대하여 설명한다. 제 1 화소 전극과 제 2 화소 전극의 형상은 슬릿에 의하여 분리된다. 제 1 화소 전극은 V자형으로 넓어지는 형상을 갖고, 제 2 화소 전극은 제 1 화소 전극의 외측을 둘러싸도록 형성된다.
트랜지스터(5016)의 게이트 전극은 게이트 배선(5012)에 전기적으로 접속되고, 트랜지스터(5017)의 게이트 전극은 게이트 배선(5013)에 전기적으로 접속된다. 게이트 배선(5012)과 게이트 배선(5013)에 서로 다른 게이트 신호를 공급하여 트랜지스터(5016)와 트랜지스터(5017)의 동작 타이밍을 다르게 함으로써 액정의 배향을 제어할 수 있다.
또한, 용량 소자(5010)와, 유전체로서 기능하는 게이트 절연막과, 제 1 화소 전극 또는 제 2 화소 전극에 전기적으로 접속되는 용량 전극에 의하여 용량 소자를 형성하여도 좋다.
멀티도메인 구조는 하나의 화소에 제 1 액정 소자(5018)와 제 2 액정 소자(5019)를 구비한다. 제 1 액정 소자(5018)는 제 1 화소 전극과, 대향 전극과, 이들 사이의 액정층으로 구성되고, 제 2 액정 소자(5019)는 제 2 화소 전극과, 대향 전극과, 이들 사이의 액정층으로 구성된다.
또한, 본 발명의 일 형태에 따른 표시 장치는 도 13의 (B)에 도시된 화소 회로에 한정되지 않는다. 예를 들어, 도 13의 (B)에 도시된 화소 회로에 스위치, 저항 소자, 용량 소자, 트랜지스터, 센서, 또는 논리 회로 등을 더 추가하여도 좋다.
(유기 EL 패널)
화소의 회로 구성의 다른 일례를 도 13의 (C)에 도시하였다. 여기서는, 유기 EL 소자를 사용한 표시 장치의 화소 구조를 도시하였다.
유기 EL 소자는 발광 소자에 전압을 인가함으로써, 유기 EL 소자의 한 쌍의 전극의 한쪽으로부터 전자가, 다른 쪽으로부터 정공이 발광성 유기 화합물을 포함한 층에 각각 주입되어 전류가 흐른다. 그리고, 전자 및 정공이 재결합함으로써, 발광성 유기 화합물은 여기 상태가 되어, 이 여기 상태가 기저 상태로 돌아갈 때에 발광한다. 이와 같은 메커니즘 때문에, 이와 같은 발광 소자는 전류 여기형 발광 소자라고 불린다.
도 13의 (C)는 화소 회로의 일례를 도시한 것이다. 여기서는 하나의 화소에 2개의 n채널형 트랜지스터를 사용하는 예를 도시하였다. 또한, n채널형 트랜지스터로서는 상술한 트랜지스터를 사용할 수 있다. 또한, 상기 화소 회로에는 디지털 시간 계조 구동을 적용할 수 있다.
적용 가능한 화소 회로의 구성 및 디지털 시간 계조 구동을 적용한 경우의 화소 동작에 대하여 설명한다.
화소(5020)는 스위칭용 트랜지스터(5021), 구동용 트랜지스터(5022), 발광 소자(5024), 및 용량 소자(5023)를 갖는다. 스위칭용 트랜지스터(5021)는 게이트 전극이 주사선(5026)에 접속되고, 제 1 전극(소스 전극 및 드레인 전극 중 한쪽)이 신호선(5025)에 접속되고, 제 2 전극(소스 전극 및 드레인 전극 중 다른 쪽)이 구동용 트랜지스터(5022)의 게이트 전극에 접속된다. 구동용 트랜지스터(5022)는 용량 소자(5023)를 통하여 게이트 전극이 전원선(5027)에 접속되고, 제 1 전극이 전원선(5027)에 접속되고, 제 2 전극이 발광 소자(5024)의 제 1 전극(화소 전극)에 접속된다. 발광 소자(5024)의 제 2 전극은 공통 전극(5028)에 상당한다. 공통 전극(5028)은 동일 기판 위에 형성되는 공통 전위선에 전기적으로 접속된다.
스위칭용 트랜지스터(5021) 및 구동용 트랜지스터(5022)로서는 상술한 트랜지스터를 사용할 수 있다. 이로써, 높은 표시 품위 또는/및 높은 신뢰성을 갖는 유기 EL 표시 장치로 할 수 있다.
발광 소자(5024)의 제 2 전극(공통 전극(5028))의 전위는 저전원 전위로 설정한다. 또한, 저전원 전위란 전원선(5027)에 공급되는 고전원 전위보다 낮은 전위를 말하고 예를 들어, GND, 0V 등을 저전원 전위로서 설정할 수 있다. 발광 소자(5024)의 순방향 문턱 전압 이상이 되도록 고전원 전위와 저전원 전위를 설정하고, 그 전위차를 발광 소자(5024)에 인가함으로써, 발광 소자(5024)에 전류를 흘려서 발광시킨다. 또한, 발광 소자(5024)의 순방향 전압이란, 원하는 휘도로 하는 경우의 전압을 가리키며, 적어도 순방향 문턱 전압을 포함한다.
또한, 용량 소자(5023)는, 구동용 트랜지스터(5022)의 게이트 용량을 대용함으로써 생략할 수 있는 경우가 있다. 구동용 트랜지스터(5022)의 게이트 용량은 채널 형성 영역과 게이트 전극 사이에 형성되어도 좋다.
다음에, 구동용 트랜지스터(5022)에 입력하는 신호에 대하여 설명한다. 전압 입력 전압 구동 방식의 경우, 구동용 트랜지스터(5022)가 온 또는 오프의 두 가지 상태가 되는 비디오 신호를 구동용 트랜지스터(5022)에 입력한다. 또한, 구동용 트랜지스터(5022)를 선형 영역에서 동작시키기 위하여, 전원선(5027)의 전압보다 높은 전압을 구동용 트랜지스터(5022)의 게이트 전극에 인가한다. 또한, 신호선(5025)에는 전원선 전압에 구동용 트랜지스터(5022)의 문턱 전압(Vth)을 더한 값 이상의 전압을 인가한다.
아날로그 계조 구동의 경우, 구동용 트랜지스터(5022)의 게이트 전극에 발광 소자(5024)의 순방향 전압에 구동용 트랜지스터(5022)의 문턱 전압(Vth)을 더한 값 이상의 전압을 인가한다. 또한, 구동용 트랜지스터(5022)가 포화 영역에서 동작하도록 비디오 신호를 입력하고, 발광 소자(5024)에 전류를 흘린다. 또한, 구동용 트랜지스터(5022)를 포화 영역에서 동작시키기 위하여, 전원선(5027)의 전위를 구동용 트랜지스터(5022)의 게이트 전위보다 높게 한다. 비디오 신호를 아날로그로 함으로써, 비디오 신호에 따른 전류를 발광 소자(5024)에 흘려, 아날로그 계조 구동을 수행할 수 있다.
또한, 본 발명의 일 형태에 따른 표시 장치는 도 13의 (C)에 도시된 화소 구성에 한정되지 않는다. 예를 들어, 도 13의 (C)에 도시된 화소 회로에 스위치, 저항 소자, 용량 소자, 센서, 트랜지스터, 또는 논리 회로 등을 추가하여도 좋다.
도 13에 예시된 회로에 상술한 트랜지스터를 적용하는 경우, 저전위 측에 소스 전극(제 1 전극)이 전기적으로 접속되고, 고전위 측에 드레인 전극(제 2 전극)이 전기적으로 접속되는 구성으로 한다. 또한, 제어 회로 등에 의하여 제 1 게이트 전극의 전위를 제어하고, 제 2 게이트 전극에는 소스 전극에 공급하는 전위보다 낮은 전위 등 상술한 전위를 입력할 수 있는 구성으로 하면 좋다.
<모듈>
이하에서는 본 발명의 일 형태에 따른 반도체 장치를 적용한 표시 모듈에 대하여 도 14를 사용하여 설명한다.
도 14에 도시된 표시 모듈(8000)은 상부 커버(8001)와 하부 커버(8002) 사이에, FPC(8003)에 접속된 터치 패널(8004), FPC(8005)에 접속된 셀(8006), 백 라이트 유닛(8007), 프레임(8009), 프린트 기판(8010), 배터리(8011)를 갖는다. 또한, 백 라이트 유닛(8007), 배터리(8011), 터치 패널(8004) 등을 갖지 않는 경우도 있다.
본 발명의 일 형태에 따른 반도체 장치는 예를 들어 셀(8006)에 사용할 수 있다.
상부 커버(8001) 및 하부 커버(8002)는, 터치 패널(8004) 및 셀(8006)의 크기에 맞추어, 형상이나 치수를 적절히 변경할 수 있다.
터치 패널(8004)은, 저항막 방식 또는 정전 용량 방식의 터치 패널을 셀(8006)에 중첩시켜 사용할 수 있다. 또한, 셀(8006)의 대향 기판(밀봉 기판)에 터치 패널 기능을 갖게 하도록 할 수도 있다. 또는, 셀(8006)의 각 화소 내에 광 센서를 제공하여 광학식 터치 패널로 할 수도 있다. 또는, 셀(8006)의 각 화소 내에 터치 센서용 전극을 제공하여 정전 용량 방식의 터치 패널로 할 수도 있다.
백 라이트 유닛(8007)은 광원(8008)을 갖는다. 광원(8008)을 백 라이트 유닛(8007)의 단부에 제공하고, 광 확산판을 사용하는 구성으로 하여도 좋다.
프레임(8009)은 셀(8006)의 보호 기능 외에, 프린트 기판(8010)의 동작에 의하여 발생하는 전자기파를 차단하기 위한 전자기파 실드로서의 기능을 가져도 좋다. 또한 프레임(8009)은 방열판으로서의 기능을 가져도 좋다.
프린트 기판(8010)은 전원 회로, 비디오 신호, 및 클럭 신호를 출력하기 위한 신호 처리 회로를 갖는다. 전원 회로에 전력을 공급하는 전원은, 외부의 상용 전원이어도 좋고, 별도로 제공한 배터리(8011)에 의한 전원이어도 좋다. 상용 전원을 사용하는 경우에는 배터리(8011)를 갖지 않아도 좋다.
또한, 표시 모듈(8000)에는, 편광판, 위상차판, 프리즘 시트 등의 부재를 추가하여 제공하여도 좋다.
<전자 기기>
본 발명의 일 형태에 따른 반도체 장치는, 표시 기기, 퍼스널 컴퓨터, 기록 매체를 구비한 화상 재생 장치(대표적으로는 DVD: Digital Versatile Disc 등의 기록 매체를 재생하여, 그 화상을 표시할 수 있는 디스플레이를 갖는 장치)에 사용할 수 있다. 그 외에, 본 발명의 일 형태에 따른 반도체 장치를 사용할 수 있는 전자 기기로서, 휴대 전화, 게임기(휴대형을 포함함), 휴대 데이터 단말, 전자 서적, 비디오 카메라나 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 내비게이션 시스템, 음향 재생 장치(카 오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동 판매기 등을 들 수 있다. 이들 전자 기기의 구체적인 예를 도 15에 도시하였다.
도 15의 (A)에 도시된 휴대형 게임기는 하우징(901), 하우징(902), 표시부(903), 표시부(904), 마이크로폰(905), 스피커(906), 조작 키(907), 스타일러스(908) 등을 갖는다. 또한, 도 15의 (A)에 도시된 휴대형 게임기는 2개의 표시부(표시부(903)와 표시부(904))를 갖지만, 휴대형 게임기가 갖는 표시부의 수는 이에 한정되지 않는다.
도 15의 (B)에 도시된 휴대 데이터 단말은 제 1 하우징(911), 제 2 하우징(912), 제 1 표시부(913), 제 2 표시부(914), 접속부(915), 조작 키(916) 등을 갖는다. 제 1 표시부(913)는 제 1 하우징(911)에 제공되고, 제 2 표시부(914)는 제 2 하우징(912)에 제공된다. 그리고, 제 1 하우징(911)과 제 2 하우징(912)은 접속부(915)에 의하여 서로 접속되고, 제 1 하우징(911)과 제 2 하우징(912) 사이의 각도는 접속부(915)에 의하여 변경할 수 있다. 제 1 표시부(913)에서의 영상을, 접속부(915)에서의 제 1 하우징(911)과 제 2 하우징(912) 사이의 각도에 따라 전환하는 구성으로 하여도 좋다. 또한, 제 1 표시부(913) 및 제 2 표시부(914) 중 적어도 한쪽에 위치 입력 장치로서의 기능이 부가된 표시 장치를 사용하여도 좋다. 또한, 위치 입력 장치로서의 기능은 표시 장치에 터치 패널을 제공함으로써 부가할 수 있다. 또는, 위치 입력 장치로서의 기능은 광 센서라고도 불리는 광전 변환 소자를 표시 장치의 화소부에 제공함으로써도 부가할 수 있다.
도 15의 (C)에 도시된 노트북형 퍼스널 컴퓨터는 하우징(921), 표시부(922), 키보드(923), 포인팅 디바이스(924) 등을 갖는다.
도 15의 (D)에 도시된 전기 냉동 냉장고는 하우징(931), 냉장실용 도어(932), 냉동실용 도어(933) 등을 갖는다.
도 15의 (E)에 도시된 비디오 카메라는 제 1 하우징(941), 제 2 하우징(942), 표시부(943), 조작 키(944), 렌즈(945), 접속부(946) 등을 갖는다. 조작 키(944) 및 렌즈(945)는 제 1 하우징(941)에 제공되고, 표시부(943)는 제 2 하우징(942)에 제공된다. 그리고, 제 1 하우징(941)과 제 2 하우징(942)은 접속부(946)에 의하여 접속되고, 제 1 하우징(941)과 제 2 하우징(942) 사이의 각도는 접속부(946)에 의하여 변경할 수 있다. 표시부(943)에서의 영상을, 접속부(946)에서의 제 1 하우징(941)과 제 2 하우징(942) 사이의 각도에 따라 전환하는 구성으로 하여도 좋다.
도 15의 (F)에 도시된 보통 자동차는 차체(951), 차륜(952), 대시보드(953), 라이트(954) 등을 갖는다.
(실시예 1)
본 실시예에서는 트랜지스터의 반도체 형상에 따른 전기 특성의 차이를 디바이스 시뮬레이션에 의하여 계산하였다.
Sentaurus(Synopsys사제)를 사용하여 3D 구조로 계산하였다. 계산에서 사용한 트랜지스터의 구조를 도 16에 도시하였다. 또한, 도 16의 (A)는 트랜지스터의 상면도이다. 도 16의 (A)의 일점 쇄선 F1-F2 및 일점 쇄선 F3-F4에 대응하는 단면도를 도 16의 (B)에 도시하였다.
도 16의 (B)에 도시된 트랜지스터는 절연막(102)과, 절연막(102) 위의 산화물 반도체층(106a)과, 산화물 반도체층(106a) 위의 볼록부 및 오목부를 갖는 산화물 반도체층(106b)과, 산화물 반도체층(106b)의 볼록부 상면, 산화물 반도체층(106b)의 볼록부 측면, 산화물 반도체층(106a)의 측면, 및 절연막(102)의 측면과 접하는 도전막(116a) 및 도전막(116b)과, 산화물 반도체층(106b)의 오목부 상면, 산화물 반도체층(106b)의 오목부 측면, 산화물 반도체층(106a)의 측면, 및 절연막(102)의 측면과 접하는 산화물 반도체층(107)과, 산화물 반도체층(107)을 개재하여, 산화물 반도체층(106b)의 오목부 상면, 산화물 반도체층(106b)의 오목부 측면, 산화물 반도체층(106a)의 측면, 및 절연막(102)의 측면에 면하는 절연막(112)과, 절연막(112) 및 산화물 반도체층(107)을 개재하여, 산화물 반도체층(106b)의 오목부 상면, 산화물 반도체층(106b)의 오목부 측면, 산화물 반도체층(106a)의 측면, 및 절연막(102)의 측면에 면하는 도전막(104)을 갖는다.
또한, 도시된 바와 같이, 산화물 반도체층(106b)과 도전막(116a) 사이 및 산화물 반도체층(106b)과 도전막(116b) 사이에는 n형화 영역(n이라고 표기함)을 배치하였다.
도 16의 (A)에 도시된 바와 같이, 산화물 반도체층(106b)의 오목부에서 일점 쇄선 F1-F2 방향(채널 길이 방향, 장변 방향, 또는 장축 방향이라고도 함)의 길이를 L1로 하고, 산화물 반도체층(106b)의 오목부에서 일점 쇄선 F3-F4 방향(채널 폭 방향, 단변 방향, 또는 단축 방향이라고도 함)의 길이를 W1로 한다. 또한, 산화물 반도체층(106b)의 볼록부 및 오목부를 통합한 경우의 일점 쇄선 F1-F2 방향의 길이를 L2로 한다. 또한, 산화물 반도체층(106b)의 볼록부에서 일점 쇄선 F3-F4 방향의 길이를 W2로 한다. 또한, 산화물 반도체층(106b)의 오목부로부터 보아 볼록부의 돌출량(비어져 나온 양이라고도 함)은 상하에서 같은 것으로 한다.
또한, 도 16의 (B)에 도시된 바와 같이, 산화물 반도체층(106b)의 볼록부의 높이와 오목부의 높이의 차이(오목부의 깊이라고도 함)를 t로 한다. 또한, 산화물 반도체층(106a) 및 산화물 반도체층(106b)의 계면의 높이와, 산화물 반도체층(106a) 및 산화물 반도체층(106b)이 중첩되지 않는 영역에서의 절연막(112)과 도전막(104)의 계면의 높이(여기서는 절연막(112)의 두께에 상당함)의 차이를 h로 한다. 따라서, h가 양의 값일 때, 도 16에 도시된 트랜지스터는 s-channel 구조라고 간주할 수 있다.
또한, t는 W2와 W1의 차이이다.
특별히 언급이 없는 경우, 절연막(102)에 대해서는 절연막(402)에 대한 기재를 참조한다. 또한, 산화물 반도체층(106a)에 대해서는 산화물 반도체층(406a)에 대한 기재를 참조한다. 또한, 산화물 반도체층(106b)에 대해서는 산화물 반도체층(406b)에 대한 기재를 참조한다. 또한, 도전막(116a) 및 도전막(116b)에 대해서는 도전막(416a) 및 도전막(416b)에 대한 기재를 참조한다. 또한, 산화물 반도체층(107)에 대해서는 산화물 반도체층(407)에 대한 기재를 참조한다. 또한, 절연막(112)에 대해서는 절연막(412)에 대한 기재를 참조한다. 또한, 도전막(104)에 대해서는 도전막(404)에 대한 기재를 참조한다.
계산에 사용한 조건을 이하의 표에 나타낸다.
[표 1]
Figure pat00001
도 17은 계산에 의하여 산출한 트랜지스터의 Vg-Id 특성을 나타낸 것이다. 도 17의 (A)에는 드레인 전압(Vd)이 1V일 때의 Vg-Id 특성을 나타내고, 도 17의 (B)에는 드레인 전압(Vd)이 0.1V일 때의 Vg-Id 특성을 나타내었다. 곡선의 왼쪽에 t의 값을 나타내었다. 상술한 바와 같이, t는 W2와 W1의 차이이다. 또한, W2는 40nm이다. 따라서, t가 0nm이면 W1은 40nm이고, t가 10nm이면 W1은 30nm이고, t가 20nm이면 W1은 20nm이고, t가 30nm이면 W1은 10nm이다.
도 17을 보면 알 수 있듯이, t가 클수록(W1이 작을수록), Vg-Id 특성은 향상된다. 구체적으로는, 드레인 전류(Id)가 상승하기 시작하는 게이트 전압(Vg)이 양의 값에 가까워진다. 또한, S값(subthreshold swing value)이 작아지는 것을 알 수 있었다. 즉, 같은 게이트 전압(Vg)으로 비교한 경우, 트랜지스터의 오프 상태 시의 드레인 전류가 작아지는 것이 시사되었다.
드레인 전류(Id)가 상승하기 시작하는 게이트 전압(Vg)이 양의 값에 가까워지고, S값이 작아진 이유로서는, 트랜지스터의 채널 형성 영역이 축소됨으로써, 게이트 전극의 전계에 의한 효과가 향상되었기 때문이라고 생각할 수 있다.
도 18은, t가 0nm(왼쪽 도면) 또는 30nm(오른쪽 도면)일 때의 산화물 반도체층(106b)의 전류 밀도를 계산한 결과를 나타낸 단면도이다. 또한, 게이트 전압(Vg)으로서 -3V를 인가하고, 드레인 전압(Vd)으로서 1V를 인가하였다.
도 18을 보면 알 수 있듯이, t가 0nm일 때는 산화물 반도체층(106b) 중 게이트 전극으로서 기능하는 도전막(104)으로부터 떨어진 영역의 전류 밀도가 높게 되고, 한편 t가 30nm일 때는 산화물 반도체층(106b) 전체에서 전류 밀도가 낮게 된다.
상술한 결과를 보아도, t를 크게 하여 게이트 전압(Vg)의 효과가 향상됨으로써, 트랜지스터의 오프 상태 시의 드레인 전류(Id)를 작게 할 수 있는 것을 알 수 있다.
본 실시예로부터, 본 발명의 일 형태에 따른 트랜지스터는 전기 특성이 뛰어난 트랜지스터인 것을 알 수 있다.
10: 전자총실
12: 광학계
14: 시료실
16: 광학계
18: 카메라
20: 관찰실
22: 필름실
24: 전자
28: 물질
32: 형광판
102: 절연막
104: 도전막
106a: 산화물 반도체층
106b: 산화물 반도체층
107: 산화물 반도체층
112: 절연막
116a: 도전막
116b: 도전막
400: 기판
402: 절연막
404: 도전막
406: 반도체
406a: 산화물 반도체층
406b: 산화물 반도체층
406c: 산화물 반도체층
407: 산화물 반도체층
412: 절연막
416a: 도전막
416b: 도전막
418: 절연막
600: 기판
602: 절연막
604: 도전막
606: 반도체
612: 절연막
614: 도전막
616a: 도전막
616b: 도전막
800: RFID 태그
801: 통신기
802: 안테나
803: 무선 신호
804: 안테나
805: 정류 회로
806: 정전압 회로
807: 복조 회로
808: 변조 회로
809: 논리 회로
810: 기억 회로
811: ROM
901: 하우징
902: 하우징
903: 표시부
904: 표시부
905: 마이크로폰
906: 스피커
907: 조작 키
908: 스타일러스
911: 하우징
912: 하우징
913: 표시부
914: 표시부
915: 접속부
916: 조작 키
921: 하우징
922: 표시부
923: 키보드
924: 포인팅 디바이스
931: 하우징
932: 냉장실용 도어
933: 냉동실용 도어
941: 하우징
942: 하우징
943: 표시부
944: 조작 키
945: 렌즈
946: 접속부
951: 차체
952: 차륜
953: 대시보드
954: 라이트
1189: ROM 인터페이스
1190: 기판
1191: ALU
1192: ALU 컨트롤러
1193: 인스트럭션 디코더
1194: 인터럽트 컨트롤러
1195: 타이밍 컨트롤러
1196: 레지스터
1197: 레지스터 컨트롤러
1198: 버스 인터페이스
1199: ROM
1200: 기억 소자
1201: 회로
1202: 회로
1203: 스위치
1204: 스위치
1206: 논리 소자
1207: 용량 소자
1208: 용량 소자
1209: 트랜지스터
1210: 트랜지스터
1213: 트랜지스터
1214: 트랜지스터
1220: 회로
2100: 트랜지스터
2200: 트랜지스터
2201: 절연막
2202: 도전막
2203: 도전막
2204: 절연막
2205: 도전막
2206: 도전막
2207: 절연막
2211: 반도체 기판
2212: 절연층
2213: 게이트 전극
2214: 게이트 절연막
2215: 소스 영역 및 드레인 영역
3001: 배선
3002: 배선
3003: 배선
3004: 배선
3005: 배선
3200: 트랜지스터
3300: 트랜지스터
3400: 용량 소자
4000: RFID 태그
5000: 기판
5001: 화소부
5002: 주사선 구동 회로
5003: 주사선 구동 회로
5004: 신호선 구동 회로
5010: 용량 배선
5012: 게이트 배선
5013: 게이트 배선
5014: 소스 전극 또는 드레인 전극
5016: 트랜지스터
5017: 트랜지스터
5018: 액정 소자
5019: 액정 소자
5020: 화소
5021: 스위칭용 트랜지스터
5022: 구동용 트랜지스터
5023: 용량 소자
5024: 발광 소자
5025: 신호선
5026: 주사선
5027: 전원선
5028: 공통 전극
8000: 표시 모듈
8001: 상부 커버
8002: 하부 커버
8003: FPC
8004: 터치 패널
8005: FPC
8006: 셀
8007: 백 라이트 유닛
8008: 광원
8009: 프레임
8010: 프린트 기판
8011: 배터리

Claims (22)

  1. 반도체 장치에 있어서,
    반도체와;
    상기 반도체의 제 1 부분 위에 있고, 상기 반도체의 제 1 부분과 접하는 소스 전극과;
    상기 반도체의 제 2 부분 위에 있고, 상기 반도체의 제 2 부분과 접하는 드레인 전극과;
    상기 반도체 위의 게이트 절연막과;
    상기 게이트 절연막을 개재하여 상기 반도체와 면하는 게이트 전극과;
    상기 반도체에서, 상기 소스 전극 및 상기 드레인 전극과 접하지 않는 영역의 길이는 상기 소스 전극 또는 상기 드레인 전극과 접하는 영역의 길이보다 채널 폭 방향에 있어서 더 짧은, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 반도체에서, 상기 소스 전극 및 상기 드레인 전극과 접하지 않는 영역의 두께는 상기 소스 전극 또는 상기 드레인 전극과 접하는 영역의 두께보다 더 얇은, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 소스 전극 및 상기 드레인 전극은 상기 반도체의 측면을 덮는, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 반도체는 산화물 반도체인, 반도체 장치.
  5. 제 4 항에 있어서,
    상기 산화물 반도체는 In, Ga, 및 Zn을 포함하는, 반도체 장치.
  6. 제 1 항에 있어서,
    상기 반도체는 적층 구조를 갖는, 반도체 장치.
  7. 제 1 항에 있어서,
    기판과;
    상기 기판 위의 절연막을 더 포함하고,
    상기 반도체는 상기 절연막 위에 제공되는, 반도체 장치.
  8. 제 7 항에 있어서,
    상기 절연막은 볼록부를 갖고,
    상기 반도체는 상기 볼록부 위에 제공되는, 반도체 장치.
  9. 반도체 장치에 있어서,
    제 1 반도체와;
    상기 반도체의 제 1 부분 위에 있고, 상기 반도체의 제 1 부분과 접하는 소스 전극과;
    상기 반도체의 제 2 부분 위에 있고, 상기 반도체의 제 2 부분과 접하는 드레인 전극과;
    상기 제 1 반도체, 상기 소스 전극, 및 상기 드레인 전극 위의 제 2 반도체와;
    상기 제 2 반도체 위의 게이트 절연막과;
    상기 게이트 절연막을 개재하여 상기 제 2 반도체와 면하는 게이트 전극을 포함하고,
    상기 제 1 반도체에서, 상기 소스 전극 및 상기 드레인 전극과 접하지 않는 영역의 길이는 상기 소스 전극 또는 상기 드레인 전극과 접하는 영역의 길이보다 채널 폭 방향에 있어서 더 짧은, 반도체 장치.
  10. 제 9 항에 있어서,
    상기 제 1 반도체에서, 상기 소스 전극 및 상기 드레인 전극과 접하지 않는 영역의 두께는 상기 소스 전극 또는 상기 드레인 전극과 접하는 영역의 두께보다 더 얇은, 반도체 장치.
  11. 제 9 항에 있어서,
    상기 소스 전극 및 상기 드레인 전극은 상기 제 1 반도체의 측면을 덮는, 반도체 장치.
  12. 제 9 항에 있어서,
    상기 제 1 반도체는 제 1 산화물 반도체이고,
    상기 제 2 반도체는 제 2 산화물 반도체인, 반도체 장치.
  13. 제 12 항에 있어서,
    상기 제 1 산화물 반도체는 In, Ga, 및 Zn을 포함하고,
    상기 제 2 산화물 반도체는 In, Ga, 및 Zn을 포함하는, 반도체 장치.
  14. 제 9 항에 있어서,
    기판과;
    상기 기판 위의 절연막을 더 포함하고,
    상기 제 1 반도체는 상기 절연막 위에 제공되는 반도체 장치.
  15. 제 14 항에 있어서,
    상기 절연막은 볼록부를 갖고,
    상기 제 1 반도체는 상기 볼록부 위에 제공되는, 반도체 장치.
  16. 반도체 장치의 제작 방법에 있어서,
    반도체 위에 도전막을 형성하는 단계와;
    상기 반도체 위의 상기 도전막을 분할함으로써 소스 전극 및 드레인 전극을 형성하는 단계를 포함하고,
    상기 반도체에서, 상기 소스 전극 및 상기 드레인 전극과 접하지 않는 영역의 두께는 상기 소스 전극 또는 상기 드레인 전극과 접하는 영역의 두께보다 더 얇고,
    상기 반도체에서, 상기 소스 전극 및 상기 드레인 전극과 접하지 않는 영역의 길이는 상기 소스 전극 또는 상기 드레인 전극과 접하는 영역의 길이보다 채널 폭 방향에 있어서 더 짧은, 반도체 장치의 제작 방법.
  17. 제 16 항에 있어서,
    상기 소스 전극 및 상기 드레인 전극은 상기 반도체의 측면을 덮는, 반도체 장치의 제작 방법.
  18. 제 16 항에 있어서,
    상기 반도체는 산화물 반도체인, 반도체 장치의 제작 방법.
  19. 제 18 항에 있어서,
    상기 산화물 반도체는 In, Ga, 및 Zn을 포함하는, 반도체 장치의 제작 방법.
  20. 제 16 항에 있어서,
    상기 반도체는 적층 구조를 갖는, 반도체 장치의 제작 방법.
  21. 제 16 항에 있어서,
    상기 반도체는 절연막을 개재하여 기판 위에 형성되는, 반도체 장치의 제작 방법.
  22. 제 21 항에 있어서,
    상기 절연막은 볼록부를 갖고,
    상기 반도체는 상기 볼록부 위에 제공되는, 반도체 장치의 제작 방법.
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