KR20140030311A - 광학용 기재 및 반도체 발광 소자 - Google Patents

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Abstract

도체층 중의 전위 결함수를 저감함으로써 내부 양자 효율(IQE)을 개선하면서, LED의 발광 효율을 향상시키는, 미세 구조체를 구비한 광학용 기재를 제공한다. 광학용 기재(1)는, 기재(11) 주면으로부터 면외 방향으로 연장하는 복수의 볼록부(13)로 구성되는 도트를 포함하는 미세 구조층(12)을 구비하고, 미세 구조층(12)은, 기재(11) 주면 내의 제1 방향에 있어서, 복수의 도트가 피치(Py)로 배열된 복수의 도트열(13-1∼13-N)를 가지며, 기재(11) 주면 내의 제1 방향에 직교하는 제2 방향에 있어서, 복수의 도트가 피치(Px)로 배열된 복수의 도트열을 가지고 있고, 피치(Py) 및 피치(Px)는 어느 한쪽이 나노 오더의 일정 간격이며 다른쪽이 나노 오더의 부정 간격이거나, 또는 모두 나노 오더의 부정 간격이다.

Description

광학용 기재 및 반도체 발광 소자{OPTICAL SUBSTRATE AND SEMICONDUCTOR LIGHT-EMITTING ELEMENT}
본 발명은 광학용 기재 및 반도체 발광 소자에 관한 것이다. 보다 상세하게는, 표면에 미세 구조가 형성되어 있는 광학용 기재 및 그것을 이용한 반도체 발광 소자, 및 이들에 적용할 수 있는 나노 임프린트 몰드 및 그것을 제작하기 위한 노광 장치에 관한 것이다.
청색 LED로 대표되는 GaN계 반도체 소자는, 단결정 기판 상에 에피택셜 성장으로 n층, 발광층, p층을 적층하여 제조되고, 기판으로서 일반적으로 사파이어 단결정 기판이나 SiC 단결정 기판이 이용된다. 그러나, 예컨대, 사파이어 결정과 GaN계 반도체 결정 사이에는, 격자 부정합이 존재하기 때문에, 이 격자 부정합에 의해 전위가 발생한다(예컨대, 비특허문헌 1 참조). 이 전위 밀도는, 1×109 개/㎠에 달한다. 이 전위에 의해, LED 내부에서의 내부 양자 효율이 저하되고, 결과로서, LED의 발광 효율이 저하되어 버린다.
또한, GaN계 반도체층의 굴절률은, 사파이어 기재보다 크기 때문에, 반도체 발광층 내에서 발생한 광은, 사파이어 기재와의 계면으로부터, 임계각 이상의 각도에서는 출사하지 않고, 도광 모드로 되어 감쇠하여, 결과로서 외부 양자 효율이 저하하는 문제가 있었다. 또한, 단결정 기판으로서, 공기층보다 굴절률이 매우 큰 SiC 기판을 이용한 경우에는, SiC 기판과 공기층의 계면으로부터 임계각 이상의 각도에서는 출광하지 않는다. 이 때문에, 사파이어 기판을 이용한 경우와 마찬가지로, 반도체 발광층 내에서 발생한 발광광이 도파 모드가 되어 감쇠하여, 외부 양자 효율이 저하하는 문제가 있었다.
그래서, 반도체에 결함이 발생하지 않는 요철을 기판에 마련하고, 반도체층에서의 광의 도파 방향을 바꾸어, 외부 양자 효율을 올리는 기술이 제안되어 있다(예컨대, 특허문헌 1 참조).
또한, 기판에 마련하는 요철 구조의 크기를 나노 사이즈로 하고, 요철 구조의 패턴을 랜덤 배치로 한 사파이어 기재의 기술이 제안되어 있다(예컨대, 특허문헌 2 참조). 또한, 기판에 마련하는 패턴 사이즈가 나노 사이즈이면, 마이크로 사이즈의 패턴 기판에 비해서, LED의 발광 효율이 향상하는 것이 보고되어 있다(예컨대, 비특허문헌 2 참조). 또한, p형 반도체층의 상면에 요철 구조를 마련하여, 투명 도전막과의 컨택트 저항을 저감하는 GaN계 반도체 소자가 제안되어 있다(예컨대, 특허문헌 3 참조).
특허문헌 1: 일본 특허 공개 제2003-318441호 공보 특허문헌 2: 일본 특허 공개 제2007-294972호 공보 특허문헌 3: 일본 특허 공개 제2005-259970호 공보
비특허문헌 1: IEEE photo. Tech. Lett., 20, 13(2008) 비특허문헌 2: J. Appl. Phys., 103, 014314(2008)
LED의 발광 효율을 나타내는 외부 양자 효율(EQE)(External Quantum Efficieney)을 결정하는 요인으로서, 전자 주입 효율(EIE)(Electron Injection Efficiency), 내부 양자 효율(IQE)(Internal Quantum Efficiency) 및 광 취출 효율(LEE)(Light Extraction Efficiency)을 들 수 있다. 이 중, 내부 양자 효율(IQE)은, GaN계 반도체 결정의 결정 부정합에 기인하는 전위 밀도에 의존한다. 광 취출 효율(LEE)은, 기판에 마련된 요철 구조에 의한 광 산란에 의해, GaN계 반도체 결정층 내부의 도파 모드를 무너뜨림으로써 개선된다. 또한, 전자 주입 효율(EIE)은, p형 반도체층과 ITO, ZnO, In2O3, SnO2 등의 산화물로 구성된 투명 도전막과의 계면 저항을 저감함으로써 개선된다. 특히, ITO 등의 투명 도전 재료는 n형 도전체이기 때문에, p형 반도체층과의 계면에서 쇼트키 장벽을 형성하기 쉽고, 이에 의해 오믹성이 저하하여, 컨택트 저항이 증가하기 쉽다. 그 때문에, p형 반도체층과의 계면에 요철 구조를 형성하여, 접촉 면적을 증가시켜, 오믹 컨택트를 향상시킴으로써 개선된다.
즉, 반도체 발광 소자에 있어서의 요철 구조의 역할(효과)로서는, (1) 반도체 결정 내의 전위 저감에 의한 내부 양자 효율(IQE)의 개선, (2) 도파 모드를 해소함에 의한 광 취출 효율(LEE)의 개선, (3) 오믹 컨택트 향상에 의한 전자 주입 효율(EIE)의 개선을 들 수 있다.
그러나, 특허문헌 1에 기재된 기술에서는, (2)의 효과에 의한 광 취출 효율(LEE)의 개선은 이루어지지만, (1)의 전위 저감의 효과는 적다. 기재 표면에 요철을 마련함으로써, 전위 결함이 감소하는 이유는, 요철에 의해 GaN계 반도체층의 CVD 성장 모드가 흐트러져, 층 성장에 따르는 전위 결함이 충돌하여 소멸하기 때문이다. 그 때문에, 결함수에 상당하는 만큼의 요철이 존재하면 결함 감소에는 효과적이지만, 결함수보다 적은 요철의 수로는, 전위 저감의 효과는 한정된다. 예컨대, 전위 밀도 1×109개/㎠는, 나노 오더로 환산하면 10개/㎛2에 상당하고, 전위 밀도 1×108개/㎠는, 1개/㎛2에 상당한다. 5 ㎛×5 ㎛(□ 5 ㎛)로 2개 정도 요철을 마련하면, 요철 패턴 밀도는, 0.08×108개/㎠가 되고, 500 ㎚×500 ㎚(□ 500 ㎚)로 2개 정도 요철을 마련하면, 요철 패턴 밀도는, 8×108개/㎠가 된다. 이와 같이, 요철의 사이즈를 나노 오더의 피치로 하면, 전위 밀도의 저감에 큰 효과가 있다.
그러나, 요철 패턴 밀도가 정밀해지면, 광에 대한 산란 효과가 감소하여, (2)의 도파 모드 해소의 효과가 감소한다. LED의 발광 파장은, 가시광역이며, 특히 백색 LED에 사용되는 GaN계 LED의 발광 파장은 450 ㎚∼500 ㎚이다. 충분한 광 산란 효과를 얻기 위해서는, 요철 패턴은 파장의 2배∼20배 정도가 바람직하고, 나노 오더로서는 효과가 적다.
또한, 특허문헌 3에 기재된 기술에서는, 패턴 형상의 피치 및 깊이를 나노미터 오더로 할 필요가 있어, 형성한 패턴에 의한 광 취출 효율의 개선은 충분하지 않았다. 이것은, p형 반도체층의 두께를, 그 흡수 계수의 크기로부터 수백 ㎚ 정도로 할 필요가 있어, 필연적으로, 패턴의 크기와 동등한 오더가 되기 때문이다. 한편으로, LED의 발광 파장은 가시광 범위(450 ㎚∼750 ㎚)이며, 파장과 동정인 패턴에서는, 그 광 취출 효율은 낮아지는 문제가 있었다.
이와 같이, 종래의 기술에서는, LED 발광 효율에 대한 3가지의 효과, (1) 반도체 결정 내의 전위 저감에 의한 내부 양자 효율(IQE)의 개선, (2) 광 산란에 의해 도파 모드를 해소함에 의한 광 취출 효율(LEE)의 개선, (3) 오믹 컨택트 향상에 의한 전자 주입 효율(EIE)의 개선에 대해서, 반도체 발광 소자에 있어서의 요철 구조의 역할에 있어서, 요철 피치의 크기에 대해서, (1) 및 (3)과 (2)는 트레이드 오프의 관계에 있으며, 반드시 최적의 구조라고는 할 수 없었다. 즉, 종래의 미세 구조체에 있어서는, LED의 발광 효율을 충분히 향상시킬 수 없다는 과제가 있었다.
본 발명은 이러한 점을 감안하여 이루어진 것으로, 반도체층 중의 전위 결함수를 저감함으로써 내부 양자 효율(IQE)을 개선하면서, 광 산란에 의해 도파 모드를 해소하여 광 취출 효율(LEE)을 높임으로써, LED의 발광 효율을 향상시키는, 혹은, p형 반도체층의 오믹 컨택트를 향상시켜 전자 주입 효율(EIE)을 높임으로써, LED의 발광 효율을 향상시키는, 미세 구조체를 구비한 광학용 기재 및 그것을 사용한 반도체 발광 소자를 제공하는 것을 목적으로 한다.
본 발명의 광학용 기재는, 기재 주면으로부터 면외 방향으로 연장하는 복수의 볼록부 또는 오목부로 구성되는 도트를 포함하는 미세 구조층을 구비하고, 상기 미세 구조층은, 상기 기재 주면 내의 제1 방향에 있어서, 상기 복수의 도트가 피치(Py)로 배열된 복수의 도트열을 구성하며, 한편, 상기 기재 주면 내의 상기 제1 방향에 직교하는 제2 방향에 있어서, 상기 복수의 도트열이 피치(Px)로 배열된 복수의 도트열을 구성하고 있고, 상기 피치(Py) 및 상기 피치(Px)는 어느 한쪽이 나노 오더의 일정 간격이며 다른쪽이 나노 오더의 부정 간격이거나, 또는 모두 나노 오더의 부정 간격인 것을 특징으로 한다.
본 발명의 광학용 기재에 있어서는, 상기 나노 오더의 부정 간격이 변동폭(δ)인 것이 바람직하다.
본 발명의 광학용 기재에 있어서는, 부정 간격의 상기 피치(Py)는, 각 도트의 중심 사이의 거리와 같고, 부정 간격의 상기 피치(Px)는, 상기 복수의 도트가 상기 피치(Py)로 배열된 복수의 도트열 사이 거리와 같으며, 또한, 상기 피치(Py) 및 상기 피치(Px)는 각 도트의 직경보다 크고, 상기 피치(Py)가 부정 간격인 경우에는, 적어도 인접하는 4개 이상 m개 이하의 상기 도트 사이의 상기 피치(Pyn)(3≤n≤2a 또는 3≤n≤2a+1. 단, m, a는 양의 정수이며, n=m-1임)는 하기 식 (1)의 관계를 만족하며, 상기 제1 방향에 있어서, 상기 피치(Py1∼Pyn)로 구성되는 도트군이 적어도 1개 이상 배열되고, 상기 피치(Px)가 부정 간격인 경우에는, 적어도 인접하는 4개 이상 m개 이하의 상기 도트 사이의 상기 피치(Pxn)(3≤n≤2a 또는 3≤n≤2a+1. 단, m, a는 양의 정수이며, n=m-1임)는 하기 식 (2)의 관계를 만족하며, 상기 제2 방향에 있어서, 상기 피치(Px1∼Pxn)로 구성되는 도트열군이 적어도 1개 이상 배열되는 것이 바람직하다.
Py1<Py2<Py3<…<Pya>…>Pyn (1)
Px1<Px2<Px3<…<Pxa>…>Pxn (2)
또한, 본 발명의 광학용 기재에 있어서는, 부정 간격의 상기 피치(Py)는, 각 도트의 중심 사이의 거리와 같고, 부정 간격의 상기 피치(Px)는, 상기 복수의 도트가 상기 피치(Py)로 배열된 복수의 도트열 사이 거리와 같으며, 또한, 상기 피치(Py) 및 상기 피치(Px)는 각 도트의 직경보다 크고, 상기 피치(Py)가 부정 간격인 경우에는, 적어도 인접하는 4개 이상 m개 이하의 상기 도트 사이의 상기 피치(Pyn)(3≤n≤2a 또는 3≤n≤2a+1. 단, m, a는 양의 정수이며, n=m-1임)는 상기 식 (1)의 관계를 만족하며, 상기 제1 방향에 있어서, 상기 피치(Py1∼Pyn)로 구성되는 도트군이 길이 주기 단위(Lyz)를 반복 배열하여 구성되고, 또한, 상기 피치(Px)가 부정 간격인 경우에는, 적어도 인접하는 4개 이상 m개 이하의 상기 도트 사이의 상기 피치(Pxn)(3≤n≤2a 또는 3≤n≤2a+1. 단, m, a는 양의 정수이며, n=m-1임)는 상기 식 (2)의 관계를 만족하며, 상기 제2 방향에 있어서, 상기 피치(Px1∼Pxn)로 구성되는 도트열군이 길이 주기 단위(Lxz)를 반복 배열하여 구성되는 것이 바람직하다.
또한, 본 발명의 광학용 기재에 있어서는, 상기한 도트의 각각의 직경이, 피치(Py) 및/또는 피치(Px)에 대응하여 증감하고, 상기 피치(Py)가 부정 간격인 경우에는, 적어도 인접하는 4개 이상 m개 이하의 상기 피치를 구성하는 도트 직경(Dyn)(3≤n≤2a 또는 3≤n≤2n+1. 단 m, a는 양의 정수이며, n=m-1임)은 하기 식 (3)의 관계를 만족하며, 상기 제1 방향에 있어서, 상기 도트 직경(Dy1∼Dyn)으로 구성되는 도트군이 적어도 1개 이상 배열되고, 상기 피치(Px)가 부정 간격인 경우에는, 적어도 인접하는 4개 이상 m개 이하의 상기 피치를 구성하는 도트 직경(Dxn)(3≤n≤2a 또는 3≤n≤2n+1. 단, m, a는 양의 정수이며, n=m-1임)은 하기 식 (4)의 관계를 만족하며, 상기 제2 방향에 있어서, 상기 도트 직경(Dx1∼Dxn)으로 구성되는 도트군이 적어도 1개 이상 배열되는 것이 바람직하다.
Dy1<Dy2<Dy3<…<Dya>…>Dyn (3)
Dx1<Dx2<Dx3<…<Dxa>…>Dxn (4)
또한, 본 발명의 광학용 기재에 있어서는, 상기한 도트의 각각의 직경이, 피치(Py) 및/또는 피치(Px)에 대응하여 증감하고, 상기 피치(Py)가 부정 간격인 경우에는, 적어도 인접하는 4개 이상 m개 이하의 상기 피치를 구성하는 도트 직경(Dyn)(3≤n≤2a 또는 3≤n≤2n+1. 단, m, a는 양의 정수이며, n=m-1임)은 상기 식 (3)의 관계를 만족하며, 상기 제1 방향에 있어서, 상기 도트 직경(Dy1∼Dyn)으로 구성되는 도트군이 길이 주기 단위(Lyz)로 반복 배열되고, 또한, 상기 피치(Px)가 부정 간격인 경우에는, 적어도 인접하는 4개 이상 m개 이하의 상기 피치를 구성하는 도트 직경(Dxn)(3≤n≤2a 또는 3≤n≤2n+1. 단, m, a는 양의 정수이며, n=m-1임)은 상기 식 (4)의 관계를 만족하며, 상기 제2 방향에 있어서, 상기 도트 직경(Dx1∼Dxn)으로 구성되는 도트군이 길이 주기 단위(Lxz)로 반복 배열되는 것이 바람직하다.
또한, 본 발명의 광학용 기재에 있어서는, 상기한 도트의 각각의 높이가, 피치(Py) 및/또는 피치(Px)에 대응하여 증감하고, 상기 피치(Py)가 부정 간격인 경우에는, 적어도 인접하는 4개 이상 m개 이하의 상기 피치를 구성하는 도트 높이(Hyn)(3≤n≤2a 또는 3≤n≤2n+1. 단, m, a는 양의 정수이며, n=m-1임)는 하기 식 (5)의 관계를 만족하며, 상기 제1 방향에 있어서, 상기 도트 높이(Hy1∼Hyn)로 구성되는 도트군이 적어도 1개 이상 배열되고, 상기 피치(Px)가 부정 간격인 경우에는, 적어도 인접하는 4개 이상 m개 이하의 상기 피치를 구성하는 도트 높이(Hxn)(3≤n≤2a 또는 3≤n≤2n+1. 단, m, a는 양의 정수이며, n=m-1임)는 하기 식 (6)의 관계를 만족하며, 상기 제2 방향에 있어서, 상기 도트 직경(Hx1∼Hxn)으로 구성되는 도트군이 적어도 1개 이상 배열되는 것이 바람직하다.
Hy1<Hy2<Hy3<…<Hya>…>Hyn (5)
Hx1<Hx2<Hx3<…<Hxa>…>Hxn (6)
또한, 본 발명의 광학용 기재에 있어서는, 상기한 도트의 각각의 높이가, 피치(Py) 및/또는 피치(Px)에 대응하여 증감하고, 상기 피치(Py)가 부정 간격인 경우에는, 적어도 인접하는 4개 이상 m개 이하의 상기 피치를 구성하는 도트 높이(Hyn)(3≤n≤2a 또는 3≤n≤2n+1. 단, m, a는 양의 정수이며, n=m-1임)는 상기 식 (5)의 관계를 만족하며, 상기 제1 방향에 있어서, 상기 도트 높이(Hy1∼Hyn)로 구성되는 도트군이 길이 주기 단위(Lyz)로 반복 배열되고, 또한, 상기 피치(Px)가 부정 간격인 경우에는, 적어도 인접하는 4개 이상 m개 이하의 상기 피치를 구성하는 도트 높이(Hxn)(3≤n≤2a 또는 3≤n≤2n+1. 단, m, a는 양의 정수이며, n=m-1임)는 상기 식 (6)의 관계를 만족하며, 상기 제2 방향에 있어서, 상기 도트 높이(Hx1∼Hxn)로 구성되는 도트군이 길이 주기 단위(Lxz)로 반복 배열되는 것이 바람직하다.
또한, 본 발명의 광학용 기재는, 기재의 주면으로부터 면외 방향으로 연장하는 복수의 볼록부 또는 오목부로 구성되는 복수의 도트를 포함하는 미세 구조층을 구비하고, 상기 미세 구조층은, 상기 기재의 주면 내의 제1 방향에 있어서 상기 복수의 도트가 일정 간격(Py)으로 배열된 도트열을 구성하며, 또한, 이들 도트열을 상기 제1 방향에 직교하는 제2 방향으로 일정 간격의 피치(Px)로 병설하고, 인접하는 제1 도트열 및 제2 도트열 사이의 상기 제1 방향에 있어서의 시프트량(α1)과, 상기 제2 도트열 및 상기 제2 도트열에 인접하는 제3 도트열 사이의 상기 제1 방향에 있어서의 시프트량(α2)이 서로 상이한 것을 특징으로 한다.
이 경우에 있어서는, 상기 시프트량(α1)과 상기 시프트량(α2)의 차분이 일정하지 않은 것이 바람직하다.
전술한 본 발명의 광학용 기재에 있어서는, 상기 피치(Py) 및 상기 피치(Px)는, 각각 100 ㎚ 이상, 1000 ㎚ 이하인 것이 바람직하다.
또한, 본 발명의 반도체 발광 소자에 있어서는, 상기한 본 발명의 광학용 기재를, 적어도 하나 이상 구성에 포함하는 것을 특징으로 한다.
본 발명의 임프린트용 몰드는, 상기한 본 발명의 광학용 기재를 전사 부형에 의해 제조하기 위한 임프린트용 몰드로서, 상기 임프린트용 몰드는, 상기 광학용 기재 주면 상의 배치된 도트와 감합하는 형상을 갖는 것을 특징으로 한다.
본 발명의 노광 장치는, 상기한 본 발명의 광학용 기재를 전사 부형에 의해 제조하기 위한, 임프린트용 몰드 표면에 배치되는 도트 패턴에 대응하는 도트 패턴을, 레지스트층으로 피복된 롤형 부재의 표면을 레이저광으로 펄스 노광하여, 상기 레지스트층에 복수의 노광부로 이루어지는 노광 패턴을 형성하는 노광 장치로서, 상기 롤형 부재를 중심축 둘레에서 회전시키는 회전 제어부와, 상기 레이저광을 조사하는 가공 헤드부와, 상기 가공 헤드부를 상기 롤형 부재의 길이축 방향을 따라 이동시키는 축방향 이동 수단과, 상기 회전 제어부의 회전과 동기한 기준 신호에 기초하여, 위상 변조시킨 펄스 신호에 기초한 펄스 노광을 반복하여, 상기 롤형 부재의 원주를 따라 상기 노광 패턴을 형성하도록 상기 가공 헤드부를 제어하는 노광 제어부를 구비하는 것을 특징으로 한다.
본 발명의 노광 장치에 있어서는, 상기 가공 헤드부를 상기 롤형 부재의 길이축 방향을 따라 주기적으로 변화하는 이동 속도로 이동시키는 상기 축방향 이동 수단, 및/또는, 상기 회전 제어부의 회전과 동기한 기준 신호에 기초하여 제어한 펄스 신호에 기초한 펄스 노광을 반복하여, 상기 롤형 부재의 원주를 따라 상기 노광 패턴을 형성하도록 상기 가공 헤드부를 제어하는 상기 노광 제어부를 구비하는 것이 바람직하다.
본 발명의 노광 장치에 있어서는, 상기 롤형 부재의 원주를 따라 형성되는 상기 노광 패턴의 길이 및 간격 중 적어도 한쪽이, 상기 펄스 신호에 대하여, 복수개의 펄스 길이로 제어되는 것이 바람직하다.
본 발명의 노광 장치에 있어서는, 상기 롤형 부재의 원주를 따라 형성되는 상기 노광 패턴의 피치 및 사이즈가 50 ㎚ 이상 1 ㎛ 이하인 것이 바람직하다.
본 발명의 노광 장치에 있어서는, 상기 롤형 부재의 표면을 피복하는 상기 레지스트층은 열 반응형 레지스트로 이루어지는 것이 바람직하다.
본 발명의 노광 장치에 있어서는, 상기 레이저광의 파장은 550 ㎚ 이하인 것이 바람직하다.
본 발명의 노광 장치에 있어서는, 상기 레이저광은 대물 렌즈에 의해 수속되고, 그 초점 심도 내에 상기 롤형 부재의 표면이 존재하도록 오토 포커스되는 것이 바람직하다.
본 발명의 노광 장치에 있어서는, 상기 가공 헤드부에 이용하는 레이저는 반도체 레이저인 것이 바람직하다.
본 발명의 노광 장치에 있어서는, 상기 가공 헤드부에 이용하는 레이저는, XeF, XeCl, KrF, ArF, F2 엑시머 레이저 중 어느 하나인 것이 바람직하다.
본 발명의 노광 장치에 있어서는, 상기 가공 헤드부에 이용하는 레이저는, Nd:YAG 레이저의 2배파, 3배파, 4배파 중 어느 하나인 것이 바람직하다.
본 발명에 따르면, 광학용 기재 및 반도체 발광 소자에 구비된 미세 구조층에 의해, 반도체층 중의 전위 결함수를 저감함으로써 내부 양자 효율(IQE)을 개선하고, 혹은, p형 반도체층의 오믹 컨택트를 향상시켜 전자 주입 효율(EIE)을 개선하고, 또한, 광 산란에 의해 도파 모드를 해소하여 광 취출 효율(LEE)을 높임으로써, LED의 발광 효율을 향상시킬 수 있다.
도 1은 본 실시형태의 광학용 기재를 적용한 반도체 발광 소자의 단면 모식도이다.
도 2는 본 실시형태의 광학용 기재를 적용한 반도체 발광 소자의 단면 모식도이다.
도 3은 본 실시형태의 광학용 기재를 적용한 반도체 발광 소자의 단면 모식도이다.
도 4는 제1 실시형태에 따른 광학용 기재의 일례를 나타내는 사시 모식도이다.
도 5는 제1 실시형태에 따른 광학용 기재의 다른 예를 나타내는 사시 모식도이다.
도 6은 제1 실시형태에 따른 광학용 기재의 평면 모식도이다.
도 7은 제1 실시형태에 따른 광학용 기재에 있어서의 평균 피치의 개념도이다.
도 8은 제1 실시형태에 따른 광학용 기재의 평면 모식도이다.
도 9는 제1 실시형태에 따른 광학용 기재를 X축 방향에서 보았을 때의 복수의 도트의 배치를 나타내는 모식도이다.
도 10은 제1 실시형태에 따른 광학용 기재에 있어서의 복수의 도트의 배치의 일례를 나타내는 모식도이다.
도 11은 제1 실시형태에 따른 광학용 기재에 있어서의 제2 방향에 있어서의 도트의 배치예를 나타내는 모식도이다.
도 12는 제1 실시형태에 따른 광학용 기재에 있어서의 복수의 도트의 배치의 일례를 나타내는 모식도이다.
도 13은 제1 실시형태에 따른 광학용 기재에 있어서의 복수의 도트의 배치의 일례를 나타내는 모식도이다.
도 14는 제1 실시형태에 따른 광학용 기재에 있어서의 복수의 도트의 배치의 일례를 나타내는 모식도이다.
도 15는 제1 실시형태에 따른 광학용 기재에 있어서의 복수의 도트의 배치의 일례를 나타내는 모식도이다.
도 16은 제1 실시형태에 따른 광학용 기재에 있어서의 복수의 도트의 배치의 일례를 나타내는 모식도이다.
도 17은 제1 실시형태에 따른 광학용 기재에 있어서의 복수의 도트의 배치의 일례를 나타내는 모식도이다.
도 18은 제1 실시형태에 따른 광학용 기재에 있어서의 제2 방향에 있어서의 다른 도트 직경을 갖는 도트의 배치예를 나타내는 모식도이다.
도 19는 제1 실시형태에 따른 광학용 기재에 있어서의 제2 방향에 있어서의 다른 도트 높이를 갖는 도트의 배치예를 나타내는 모식도이다.
도 20은 제2 실시형태에 있어서의 광학용 기재의 평면 모식도이다.
도 21은 본 발명의 실시형태에 따른 노광 장치의 개략 구성도이다.
도 22는 본 실시형태에 따른 노광 장치에 있어서의 스핀들 모터의 Z상 신호를 기준 신호로 하여 기준 펄스 신호, 변조 펄스 신호를 설정한 일례를 설명하는 설명도이다.
도 23은 본 실시형태에 따른 노광 장치에 있어서의 기준 펄스 신호와 변조 펄스 신호로부터, 위상 변조 펄스 신호를 설정한 일례를 설명하는 설명도이다.
도 24는 본 실시형태에 따른 노광 장치에 있어서의 레이저광을 조사하는 가공 헤드부의 이동 속도의 일례를 설명하는 설명도이다.
도 25는 본 실시형태에 따른 광학용 기재의 실시예의 요철 구조의 전자 현미경 사진이다.
도 26은 본 실시형태에 따른 광학용 기재의 실시예의 요철 구조의 전자 현미경 사진이다.
본 발명의 실시형태에 대해서, 이하, 구체적으로 설명한다.
본 실시형태에 따른 광학용 기재는, 기재 주면으로부터 면외 방향으로 연장하는 복수의 볼록부 또는 오목부로 구성되는 도트를 포함하는 미세 구조층을 구비하고, 상기 미세 구조층은, 상기 기재 주면 내의 제1 방향에 있어서, 상기 복수의 도트가 피치(Py)로 배열된 복수의 도트열을 구성하며, 한편, 상기 기재 주면 내의 상기 제1 방향에 직교하는 제2 방향에 있어서, 상기 복수의 도트열이 피치(Px)로 배열된 복수의 도트열을 구성하고 있고, 상기 피치(Py) 및 상기 피치(Px)는 어느 한쪽이 나노 오더의 일정 간격이며 다른쪽이 나노 오더의 부정 간격이거나, 또는 모두 나노 오더의 부정 간격인 것을 특징으로 한다.
이 구성에 따르면, 나노 오더의 요철 구조가 광학용 기재 표면에 마련됨으로써, 광학용 기재 표면에 반도체층을 마련할 때에, 반도체층의 CVD 성장 모드가 흐트러져, 상 성장에 따른 전위 결함이 충돌하여 소멸하여, 전위 결함의 저감 효과를 발생시킬 수 있다. 반도체 결정 내의 전위 결함이 저감함으로써, 반도체 발광 소자의 내부 양자 효율(IQE)을 높이는 것이 가능해진다.
또한, 나노 오더의 요철을 갖는 광학용 기재가, 적어도 2층 이상의 반도체층과 발광층을 적층하여 구성되는 적층 반도체층을 갖는 반도체 발광 소자의 최표면에 마련됨으로써, 그 표면에 구성되는 투명 도전막 또는 전극 패드와의 접촉 면적이 증대하여, 컨택트 저항을 저감하는 것이 가능하다.
또한, 피치(Py)와 피치(Px)의 양방, 또는 어느 한쪽이 부정 간격이기 때문에, 광학용 기재 표면에 마련되는 요철의 나노 오더에서의 주기성은 흐트러지게 되어, 반도체층 중으로부터의 발광에 대하여, 광 산란성을 강하게 발현시킬 수 있다. 이 광 산란성에 의해 도파 모드를 해소하여 광 취출 효율(LEE)을 높이는 것이 가능해진다.
피치(Py) 및 피치(Px) 중 어느 한쪽이 일정 간격이며, 다른쪽이 부정 간격인 경우에는, 피치(Py) 및 피치(Px)가 모두 부정 간격인 경우에 비해서, 나노 오더의 요철 간격이 작아진다. 이에 의해, 주기성의 흐트러짐에 의한 광 산란 효과는 저하하지만, CVD 성장 모드에 의한 전위 결함의 저감 효과, 혹은, 투명 도전막 또는 전극 패드와의 접촉 면적이 증대하여, 컨택트 저항의 저감 효과를 보다 높일 수 있다.
한편, 피치(Py) 및 피치(Px)가 모두 부정 간격인 경우에는, CVD 성장 모드에 의한 전위 결함의 저감 효과, 혹은, 컨택트 저항의 저감 효과는 저하하지만, 주기성의 흐트러짐에 의한 광 산란 효과를 보다 높일 수 있다.
피치(Py)와 피치(Px)의 양방을 부정 간격으로 할지, 혹은, 피치(Py)나 피치(Px) 중 어느 한쪽을 부정 간격으로 할지는, 광학용 기재의 표면 상태, 목적에 따라 여러가지 선택하여, 최적의 구조를 선택할 수 있다. 예컨대, 전위 결함과 광 산란 효과의 선택에 있어서는, 전위 결함이 비교적 생기기 어려운 광학용 기재, CVD 장치 또는 CVD 조건의 경우에는, 광 산란 효과를 높이기 위해, 피치(Py)와 피치(Px)의 양방을 부정 간격으로 하는 구조를 채용하면 좋다. 또한, 전위 결함이 비교적 많이 생기기 쉬운 광학용 기재, CVD 장치 또는 CVD 장치 조건의 경우에는, 전위 결함의 저감 효과를 높이기 위해, 피치(Py)나 피치(Px) 중 어느 한쪽을 부정 간격으로 하는 구조를 채용하면 좋다.
또한, 컨택트 저항과 광 산란 효과의 선택에 있어서는, 투명 도전막 또는 전극 패드와 최표층 반도체층의 생성 조건이나 종류에 따라 여러가지 선택하여, 최적의 구조를 선택할 수 있다. 예컨대, 비교적 오믹 특성이 좋은 p형 반도체층과 투명 도전막의 조합의 경우에는, 광 산란 효과를 높이기 위해, 피치(Px)와 피치(Py)의 양방을 부정 간격으로 하는 구조를 채용하면 좋다. 또한, 반대로 오믹 특성이 좋지않은 경우에는, 접촉 면적 증대에 의한 컨택트 저항의 저감 효과를 높이기 위해, 피치(Py)나 피치(Px) 중 어느 한쪽을 부정 간격으로 하는 구조를 채용하면 좋다.
이하, 본 실시형태에 따른 광학용 기재에 대해서 상세하게 설명한다. 광학용 기재란, 반도체 발광 소자와 인접하는 기재이며, 적어도 1층 이상의 n형 반도체층과 적어도 1층 이상의 p형 반도체층과 1층 이상의 발광층으로 구성되는 반도체 발광 소자의, n형 반도체층, 발광 반도체층, p형 반도체층 중 어느 하나에 인접하는 기재이다.
예컨대, 도 1은 본 실시형태의 광학용 기재를 적용한 반도체 발광 소자의 단면 모식도이다. 도 1에 나타내는 바와 같이, 반도체 발광 소자(100)에 있어서는, 광학용 기재(101)의 일 주면 상에 마련된 미세 구조층(102) 상에 n형 반도체층(103), 발광 반도체층(104) 및 p형 반도체층(105)이 순차 적층되어 있다. 또한, p형 반도체층(105) 상에는 투명 도전막(106)이 형성되어 있다. 또한, n형 반도체층(103) 표면에 캐소드 전극(107)이, 투명 도전막(106) 표면에 애노드 전극(108)이 각각 형성되어 있다. 또한, 광학용 기재(101)상에 순차 적층된 n형 반도체층(103), 발광 반도체층(104) 및 p형 반도체층(105)을, 적층 반도체층(110)이라고 칭한다.
또한, 도 1에 있어서는, 광학용 기재(101)의 일 주면 상에 마련된 미세 구조층(102) 상에 반도체층(103, 104, 105)을 순차 적층하고 있지만, 광학용 기재(101)의 미세 구조층(102)이 마련된 면과 상대하는 다른 일 주면 상에 반도체층을 순차 적층하여도 좋다.
도 2는 본 실시형태의 광학용 기재를 적용한 반도체 발광 소자의 다른 일례의 단면 모식도이다. 도 2에 나타내는 바와 같이, 반도체 발광 소자(200)에 있어서, 광학용 기재(201) 상에는, n형 반도체층(202), 발광 반도체층(203) 및 p형 반도체층(204)이 순차 적층되어 있다. 또한, p형 반도체층(204) 상에는, p형 반도체층(204)과 접하는 일 주면 상에 미세 구조층(205)을 갖는 본 실시형태의 광학용 기재인 투명 도전막(206)이 마련되어 있다. 또한, n형 반도체층(202) 표면에 캐소드 전극(207)이, 투명 도전막(206) 표면에 애노드 전극(208)이 각각 형성되어 있다.
도 2에 있어서는, 투명 도전막(206)의 미세 구조층(205)이 마련되는 주면은, p형 반도체층(204)과 인접하고 있지만, p형 반도체층(204)과 상대하는 주면에 마련하여도 좋다.
도 3은 본 실시형태의 광학용 기재를 적용한 반도체 발광 소자의 다른 일례의 단면 모식도이다. 도 3에 나타내는 바와 같이, 반도체 발광 소자(300)에 있어서는, 광학용 기재(301) 상에 n형 반도체층(302), 발광 반도체층(303), 및, 발광 반도체층(303)과 상대하는 주면 상에 미세 구조층(305)이 마련된 본 발명의 광학용 기재인 p형 반도체층(304)이 순차 적층되어 있다. 광학용 기재(301)의 n형 반도체층(302)과 접하는 주면과는 반대측의 주면에 캐소드 전극(306)이, p형 반도체층(304) 표면에 애노드 전극(307)이 각각 형성되어 있다.
도 1 내지 도 3에 나타낸 반도체 발광 소자(100, 200, 300)는, 더블 헤테로 구조의 반도체 발광 소자에, 본 실시형태의 광학용 기재를 적용한 예이지만, 적층 반도체층의 적층 구조는 이것에 한정되는 것이 아니다. 또한, 기재와 n형 반도체층 사이에, 도시하지 않은 버퍼층을 마련하여도 좋다.
다음으로, 도 4를 참조하여, 본 발명의 제1 실시형태에 따른 광학용 기재의 구성에 대해서 상세하게 설명한다. 도 4는 제1 실시형태에 따른 광학용 기재(1)의 일례를 나타내는 사시 모식도이다. 도 4에 나타내는 바와 같이, 광학용 기재(1)는, 대체로 평판 형상을 갖고 있고, 기재(11)와, 이 기재(11)의 일 주면 상에 마련된 미세 구조층(12)을 구비하고 있다. 미세 구조층(12)은, 기재(11)의 주면으로부터 상방으로 돌출하는 복수의 볼록부(13)(볼록부열 13-1∼13-N)를 포함한다. 볼록부(13)는, 각각 특정 간격을 가지고 배치되어 있다.
미세 구조층(12)은, 기재(11)의 주면 상에 별도 형성하여도 좋고, 기재(11)를 직접 가공하여 형성하여도 좋다.
또한, 도 4에 있어서는, 미세 구조층(12)의 미세 구조가 복수의 볼록부(13)로 구성되는 예에 대해서 나타내고 있지만, 이것에 한정되지 않고, 미세 구조층(12)의 미세 구조는 복수의 오목부로 구성되어 있어도 좋다. 도 5는 제1 실시형태에 따른 광학용 기재의 다른 예를 나타내는 사시 모식도이다. 도 5에 나타내는 바와 같이, 광학용 기재(1a)는, 대체로 평판 형상을 갖고 있고, 기재(11a)와, 이 기재(11a)의 일 주면 상에 마련된 미세 구조층(12a)을 구비하고 있다. 미세 구조층(12a)은, 미세 구조층(12a)의 표면(S)으로부터 기재(11a) 주면측을 향하여 함몰한 복수의 오목부(14)(오목부열 14-1∼14-N)를 포함한다. 오목부(14)는, 각각 특정 간격을 가지고 배치되어 있다.
미세 구조층(12a)은, 기재(11a)의 주면 상에 별도 형성하여도 좋고, 기재(11a)를 직접 가공하여 형성하여도 좋다.
이하, 광학용 기재(1, 1a)에 있어서의 미세 구조층(12, 12a)의 미세 구조를 구성하는 볼록부(13) 또는 오목부(14)를 「도트」라고 칭한다.
도 6은 광학용 기재(1)의 평면 모식도이다. 도 6에 나타내는 바와 같이, 도트[볼록부(13) 또는 오목부(14)]는, 기재(11) 주면 내의 제1 방향(D1)에 있어서, 복수의 도트가 부정 간격(Py)(피치 Py1, Py2, Py3, …)으로 배열된 복수의 도트열[볼록부열(13-1∼13-N) 또는 오목부열(14-1∼14-N)]을 구성한다. 또한, 각 도트열은, 기재(11) 주면 내에서 제1 방향(D1)에 직교하는 제2 방향(D2)에 있어서, 부정 간격(Px)(피치 Px1, Px2, Px3, …)으로 배치되어 있다.
또한, 본 실시형태의 광학용 기재에 있어서, 나노 오더의 부정 간격이 변동폭(δ)인 것이 바람직하다. 구체적으로는 도 6에 있어서, 피치(Py1, Py2, Py3)는, Pyav±δ의 범위이다.
평균 피치의 개념도를 도 7에 나타낸다. 여기서, 변동폭(δ)은, 제1 방향(D1)에 있어서의 도트(13-1) 사이의 피치(Py)의 표준 편차(σ)의 3배의 값이며, 제1 방향(D1)의 피치(Py)를 100점 이상 계측하여 산출되는 값으로 정의된다. 또한, 변동폭(δ)은, 평균 피치(Pyav)보다 작은 것이 바람직하다. 변동폭(δ)은, 특히, 평균 피치(Pyav)의 1％ 이상 50％ 이하의 범위이면, 복수의 도트(13-1) 사이의 피치(Py)의 크기가 적절한 범위가 되기 때문에, CVD 성장 모드에 의한 전위 결함의 저감 효과와 컨택트 저항의 저감 효과를 발현할 수 있다. 변동폭(δ)은, 더욱, 평균 피치(Pyav)의 5％ 이상 30％ 이하의 범위이면, CVD 성장 모드에 의한 전위 결함 저감 효과와 컨택트 저항의 저감 효과, 또한 광 산란 효과가 함께 얻어지기 때문에 보다 바람직하다.
이상은, 제1 방향(D1)의 피치(Py)에 대한 서술이지만, 제2 방향(D2)에 대해서는, Py를 Px로 바꾸어 정의된다.
도 8은 제1 실시형태에 따른 광학용 기재(1)의 평면 모식도이다. 도 8에 나타내는 바와 같이, 요철 구조(12)에 있어서, 기재(11) 본체의 주면 내에 속하는 Y축 방향에 있어서 복수의 도트(31)가 배열된 도트열(32-1∼32-N)을 복수 병설하고 있다. 각 도트열(32-1∼32-N)에 속하는 복수의 도트(31)는, 서로 상이한 피치(Py1, Py2, Py3)로 부정 간격으로 배열되어 있다. 또한, 각 도트열(32-1∼32-N)은, 기재(11) 본체 주면 내에서 Y축 방향에 직교하는 X축 방향(제2 방향)에 있어서, 일정 간격의 피치(Px)로 병설되어 있다.
즉, 제1 실시형태에 따른 광학용 기재(1)에 있어서는, 각 도트열(32-1∼32-N)에 속하는 복수의 도트(31)가 Y축 방향으로 부정 간격(Py1, Py2, Py3)으로 배치되며, 각 도트열(32-1∼32-N)이 X축 방향으로 일정 간격(Px)으로 마련되어 있다. 이 구성에 의해, 기재(11) 본체를 X축 방향에서 본 경우에, 주면(S) 상에 복수의 도트(31)가 서로 어긋나서 불규칙하게 배치되기 때문에, 기재(11) 본체의 주면(S) 내에 배치되는 복수의 도트 사이의 반복 패턴의 주기성이 저감된다. 예컨대, 기재(11) 본체의 주면(S) 내의 경사 방향의 피치(㎩, Pb)가 상이한 값이 된다. 이에 의해, 광학용 기재(1) 상에 마련된 반도체 결정 내의 전이를 저감할 수 있기 때문에, 내부 양자 효율(IQE)을 향상시킬 수 있다. 또한, 나노 오더이기 때문에 표면적이 증가하여, 컨택트 저항을 저감시킬 수 있다. 또한, 요철 구조(12)에 의한 광 산란성이 향상되기 때문에, 산란에 따른 도파 모드의 해소에 의한 광 취출 효율(LEE)을 향상시킬 수 있다.
도 9는 제2 방향(D2)으로 상기 복수의 도트가 일정 간격의 피치(Px)로 배열된 복수의 도트열을 가지고, Y축 방향에 있어서, 변동폭(δ)을 갖는 피치(Py)로 배열되어 있는 제1 실시형태의 광학용 기재(1)를 제1 방향(D1)에서 보았을 때의 복수의 도트의 배치를 나타내는 모식도이다. 도 9 중, 복수의 도트(31)는, 도트열(32-1)에 속하는 것(도면 중 실선으로 나타냄)과, 도트열(32-2)에 속하는 것(도면 중 일점 파선으로 나타냄)과, 도트열(32-3)에 속하는 것(도면 중 이점 파선으로 나타냄)으로 나누어진다. 동일한 도트열에 속하는 복수의 도트(31)가, Y축 방향으로 부정 간격(Py1, Py2, Py3)으로 배치되어 있다. 이에 의해, 도 9에 나타내는 바와 같이 복수의 도트(31)가 서로 어긋나서 불규칙하게 배치되고, 배치가 흐트러짐으로써 광 산란 효과를 발현시킬 수 있다.
도 10은 제1 실시형태에 따른 광학용 기재(1)에 있어서의 요철 구조(12)를 구성하는 복수의 도트(31)의 배치(도트 패턴)의 일례를 나타내는 모식도이다. 도 10에 있어서는, 각 도트(31)의 피치(Py) 및 피치(Px)가 대략 같고, 변동폭(δ)이 피치(Pyav)의 20％인 예를 나타내고 있다. 도 10에 나타내는 바와 같이, 각 도트열(32-a, 32-b)이 피치(Px)로 일정 간격으로 배열되어 있어도, Y축 방향에 있어서의 도트(31) 사이의 피치(Py)에 주기성은 없는 것을 알 수 있다. 이와 같이, 복수의 도트(31)의 존재에 의해, 광학용 기재(1) 상에 마련한 반도체 결정 내의 전위 결함을 억제할 수 있고, 또한, 복수의 도트(31)의 배치가 흐트러짐으로써 광 산란 효과를 발현시킬 수 있다.
여기서, 서로 상이한 피치(Px)로 부정 간격으로 배치된 제2 방향(D2)에 있어서의 도트열의 배치예에 대해서 설명한다. 도 11은 제2 방향(D2)에 있어서의 도트열의 배치예를 나타내는 모식도이다. 도 11에 나타내는 바와 같이, 제2 방향(D2)에 있어서의 도트열(도 11 중 DL)은, 8열씩 특정 간격(피치(Px))으로 배치되어 있고, 또한, 8열의 도트열이 반복 배치되어 있다. 이 복수(z)의 도트열로 구성된 단위를, 길이 주기 단위(Lxz)(단, z는 양의 정수)라고 칭한다. 또한, 서로 상이한 피치(Py)로 부정 간격으로 배치된 제1 방향(D1)에 있어서의 도트에 대해서도, 길이 주기 단위(Lyz)를 사용하여, 이하의 설명과 같이 배치할 수 있다.
피치(Px)는, 인접하는 도트열 사이의 거리이다. 여기서, 길이 주기 단위(Lxz)에 있어서의 적어도 인접하는 4개 이상 m개 이하의 도트열 사이의 피치(Pxn)(3≤n≤2a 또는 3≤n≤2a+1. 단, m, a는 양의 정수이며, n=m-1임)에는, 다음 식 (1)의 관계가 성립한다.
Px1<Px2<Px3<…<Pxa>…>Pxn (1)
또한, 각 도트의 직경은, 피치(Pxn)보다 작다. 피치(Px1)에서 피치(Pxn)까지의 길이는, 길이 주기 단위(Lxz)를 구성한다.
도 11은 길이 주기 단위(Lxz)가 8열의 도트열로 구성되는 경우, 즉, m=8의 경우를 나타내고 있다. 이 경우, n=7, a=3이 되기 때문에, 길이 주기(L1)에 있어서, 도트열 사이의 피치(Pxn)에는, 다음 식 (2)의 관계가 성립되고 있다.
Px1<Px2<Px3>Px4>Px5>Px6>Px7 (2)
또한, 길이 주기 단위(Lxz)에 있어서의 피치(Px)는, 피치(Px)의 최대값(Px(max))과, 최소값(Px(min))의 차로 나타내어지는 최대 위상 어긋남(δ)이, (Px(min))×0.01<δ<(Px(min))×0.66, 바람직하게는, (Px(min))×0.02<δ<(Px(min))×0.5, 보다 바람직하게는, (Px(min))×0.1<δ<(Px(min))×0.4를 만족하도록 설정되어 있다.
예컨대, 도 11에 나타내는 길이 주기 단위(L1)에 있어서는, 각 도트열 사이의 피치(Pxn)는 다음과 같이 표시된다.
Px1=Px(min)
Px2=Px(min)+δa
Px3=Px(min)+δb=Px(max)
Px4=Px(min)+δc
Px5=Px(min)+δd
Px6=Px(min)+δe
Px7=Px(min)+δf
단, δa 내지 δf의 값은, Px(min)×0.01<(δa∼δf)<Px(min)×0.5를 만족한다. 인접하는 길이 주기 단위(L2)에 대해서도 마찬가지이다.
또한, 길이 주기 단위(Lxz), 혹은 길이 주기 단위(Lyz)에 있어서의 z의 최대값은, 4≤z≤1000, 바람직하게는, 4≤z≤100, 보다 바람직하게는, 4≤z≤20을 만족하도록 설정되어 있다.
또한, 제1 방향(D1) 및 제2 방향(D2)에 있어서의 길이 주기 단위(Lxz 및 Lyz)는 서로 동일할 필요는 없다.
본 실시형태의 광학용 기재(1)에 있어서, 제1 방향(D1)에 있어서는, 상기한 길이 주기 단위(Lyz)를 갖는 도트군이 적어도 1개 이상 배열되고, 제2 방향(D2)에 있어서는, 상기한 길이 주기 단위(Lxz)를 갖는 도트군이 적어도 1개 이상 배열되는 것이 바람직하다.
피치(Py)의 부정기 간격으로 배치된 배치는, 상기 설명한 서로 상이한 피치(Px)로 부정 간격으로 배치된 제2 방향에 있어서의 도트열의 배치예에 있어서, 도트열을 도트로 바꿈으로써 정의된다.
제1 실시형태에 따른 광학용 기재(1)에 있어서는, 미세 구조층(12)(12a)의 미세 구조를 구성하는 도트는, 제1 방향(D1), 제2 방향(D2) 모두 상기 설명한 바와 같은 부정 간격의 피치(Px, Py)로 배치할 수도 있고(도 12 참조), 제1 방향(D1), 제2 방향(D2) 중 어느 한쪽만을 상기 설명한 바와 같은 부정 간격의 피치로 배치하고, 다른쪽을 일정 간격의 피치로 배치할 수도 있다(도 13 참조). 또한, 도 13에 있어서는, 제1 방향(D1)에 있어서의 도트가 부정 간격으로 배치되고, 제2 방향(D2)에 있어서의 도트열이 일정 간격으로 배치되어 있다.
또한, 인접하는 제1 도트열 및 제2 도트열 사이, 혹은 제1 도트열 및 제3 도트열이 갖추어진 배치로 할 수도 있다(도 14, 도 15, 도 16, 도 17 참조).
피치(Py) 및 피치(Px) 중 어느 한쪽이 일정 간격이며, 다른쪽이 부정 간격인 경우에는, 피치(Py) 및 피치(Px)가 모두 부정 간격인 경우에 비해서, 나노 오더의 요철 간격이 작아진다. 이에 의해, 주기성의 흐트러짐에 의한 광 산란 효과는 저하하지만, CVD 성장 모드에 의한 전위 결함의 저감 효과와, 접촉 면적 증대에 의한 p형 반도체층의 컨택트 저항의 저감 효과를 보다 높일 수 있다.
한편, 피치(Py) 및 피치(Px)가 모두 부정 간격인 경우에는, CVD 성장 모드에 의한 전위 결함의 저감 효과와, 접촉 면적 증대에 의한 p형 반도체층의 컨택트 저항의 저감 효과는 저하하지만, 주기성의 흐트러짐에 의한 광 산란 효과를 보다 높일 수 있다.
피치(Py)와 피치(Px)의 양방을 부정 간격으로 할지, 혹은, 피치(Py)나 피치(Px) 중 어느 한쪽을 부정 간격으로 할지는, 광학용 기재(1)의 표면 상태, CVD 장치의 특성, 투명 도전막 혹은 애노드 전극 및 p형 반도체층의 생성 조건 등에 따라 여러가지 선택하여, 최적의 구조를 선택할 수 있다. 예컨대, 전위 결함이 비교적 생기기 어려운 광학용 기재(1), CVD 장치 또는 CVD 조건의 경우에는, 광 산란 효과를 높이기 위해, 피치(Py)와 피치(Px)의 양방을 부정 간격으로 하는 구조를 채용하면 좋다. 또한, 전위 결함이 비교적 많이 생기기 쉬운 광학용 기재(1), CVD 장치 또는 CVD 조건의 경우에는, 전위 결함의 저감 효과를 높이기 위해, 피치(Py)나 피치(Px) 중 어느 한쪽을 부정 간격으로 하는 구조를 채용하면 좋다.
또한, 컨택트 저항과 광 산란 효과의 선택에 있어서는, 투명 도전막 또는 전극 패드와 최표층 반도체층의 생성 조건이나 종류에 따라 여러가지 선택하여, 최적의 구조를 선택할 수 있다. 예컨대, 비교적 오믹 특성이 양호한 p형 반도체층과 투명 도전막 혹은 애노드 전극의 경우에는, 광 산란 효과를 높이기 위해, 피치(Py)와 피치(Px)의 양방을 부정 간격으로 하는 구조를 채용하면 좋다. 또한, 오믹 특성이 비교적 좋지 않은 p형 반도체층과 투명 도전막 혹은 애노드 전극의 경우에는, 컨택트 저항 저감 효과를 높이기 위해, 피치(Py)나 피치(Px) 중 어느 한쪽을 부정 간격으로 하는 구조를 채용하면 좋다.
또한, 제1 방향(D1)에 있어서의 도트 사이 거리, 혹은 제2 방향(D2)에 있어서의 도트열 사이 거리 중 어느 한쪽이 일정 간격으로 배치되는 경우에는, 일정 간격의 피치에 대한 부정 간격의 피치의 비가, 특정 범위 내에 있는 것이 바람직하다.
여기서, 제1 방향(D1)에 있어서의 도트가 일정 간격(Pyc)으로 배치되고, 제2 방향(D2)에 있어서의 도트열이 부정 간격(Px)으로 배치되는 예에 대해서 설명한다. 이 경우에는, 일정 간격의 피치(Pyc)에 대한, 부정 간격의 피치(Px)의 비는, 85％∼100％의 범위 내에 있는 것이 바람직하다. 일정 간격의 피치(Pyc)에 대한, 부정 간격의 피치(Px)의 비가 85％ 이상이면, 인접하는 도트 사이의 중첩이 작아지기 때문에 바람직하다. 또한, 일정 간격의 피치(Pyc)에 대한, 부정 간격의 피치(Px)의 비가 100％ 이하이면, 도트를 구성하는 볼록부(13)의 충전율이 향상되기 때문에 바람직하다. 또한, 일정 간격의 피치(Pyc)에 대한, 부정 간격의 피치(Px)의 비는, 90％∼95％의 범위 내에 있는 것이, 보다 바람직하다.
또한, 하나의 길이 주기 단위(Lxz 혹은 Lyz)는, 5개 이상의 도트로 구성되면(속하는 피치(Px 또는 Py)가 4 이상이면), 반도체 발광층 내에서 발생한 광의 굴절률의 길이 주기의 변동이, 나노 오더로부터 멀어져, 광 산란이 생기기 쉬워지기 때문에 바람직하다. 한편, 충분한 광 취출 효율(LEE)을 얻기 위해서는, 길이 주기 단위(Lxz 혹은 Lyz)는, 1001개 이하의 도트로 구성되는(속하는 피치(Px 또는 Py)가 1000 이하인) 것이 바람직하다.
제1 실시형태에 따른 광학용 기재(1)(1a)는, 이상과 같은 미세 구조층(12)(12a)의 미세 구조의 관계를 만족함으로써, 광 산란 효과가 충분해지고, 또한, 도트(볼록부(13) 또는 오목부(14))의 소밀이 작아지기 때문에 전위 결함의 저감 효과가 생기게 된다. 그 결과, 나노 오더의 요철로 반도체층 중의 전위 결함을 저감함과 동시에, 나노 오더의 주기성이 흐트러지게 되어, 반도체층 중으로부터의 발광에 대하여, 광 산란성을 강하게 발현할 수 있다.
또한 제1 실시형태에 따른 광학용 기재(1)(1a)는, 이상과 같은 미세 구조층(12)(12a)의 미세 구조의 관계를 만족함으로써, 광 산란 효과가 충분해지고, 또한, 도트(볼록부(13) 또는 오목부(14))의 소밀에 의한 접촉 면적 증가를 위해 컨택트 저항을 저감함과 동시에, 나노 오더의 주기성이 흐트러지게 되어, 반도체층 중으로부터의 발광에 대하여, 광 산란성을 강하게 발현할 수 있다.
계속해서, 제1 실시형태에 따른 광학용 기재(1)(1a)의 미세 구조층(12)(12a)의 미세 구조를 구성하는 도트 형상(요철 구조)에 대해서 설명한다. 볼록부(13) 및 오목부(14)의 형상은, 본 발명의 효과를 얻을 수 있는 것의 범위이면 특별히 한정되지 않고, 용도에 따라 적시 변경 가능하다. 볼록부(13) 및 오목부(14)의 형상으로서는, 예컨대, 필러 형상, 홀 형상, 원추 형상, 각추 형상 및 타원추 형상 등을 이용할 수 있다.
본 실시형태에 따른 광학용 기재(1)(1a)의 미세 구조층(12)(12a)의 미세 구조를 구성하는 도트 형상(요철 구조)에 있어서는, 도트의 각각의 직경이, 피치(Py) 및/또는 피치(Px)에 대응하여 증감하는 것이 바람직하다.
이하, 피치에 대응하여 증감하는 도트의 직경의 예에 대해서, 상세하게 설명한다.
본 실시형태에 따른 광학용 기재(1)(1a)에 있어서, 피치(Py)가 부정 간격인 경우에는, 적어도 인접하는 4개 이상 m개 이하의 피치를 구성하는 도트 직경(Dyn)(3≤n≤2a 또는 3≤n≤2n+1. 단, m, a는 양의 정수이며, n=m-1임)은 하기 식 (3)의 관계를 만족하며, 제1 방향(D1)에 있어서, 도트 직경(Dy1∼Dyn)으로 구성되는 도트군이 적어도 1개 이상 배열되고, 피치(Px)가 부정 간격인 경우에는, 적어도 인접하는 4개 이상 m개 이하의 피치를 구성하는 도트 직경(Dxn)(3≤n≤2a 또는 3≤n≤2n+1. 단, m, a는 양의 정수이며, n=m-1임)은 하기 식 (4)의 관계를 만족하며, 제2 방향(D2)에 있어서, 도트 직경(Dx1∼Dxn)으로 구성되는 도트군이 적어도 1개 이상 배열되는 것이 바람직하다.
Dy1<Dy2<Dy3<…<Dya>…>Dyn (3)
Dx1<Dx2<Dx3<…<Dxa>…>Dxn (4)
또한, 본 실시형태에 따른 광학용 기재(1)(1a)에 있어서는, 피치(Py)가 부정 간격인 경우에는, 적어도 인접하는 4개 이상 m개 이하의 피치를 구성하는 도트 직경(Dyn)(3≤n≤2a 또는 3≤n≤2n+1. 단, m, a는 양의 정수이며, n=m-1임)은 상기 식 (3)의 관계를 만족하며, 제1 방향(D1)에 있어서, 도트 직경(Dy1∼Dyn)으로 구성되는 도트군이 길이 주기 단위(Lyz)로 반복 배열되고, 또한 피치(Px)가 부정 간격인 경우에는, 적어도 인접하는 4개 이상 m개 이하의 피치를 구성하는 도트 직경(Dxn)(3≤n≤2a 또는 3≤n≤2n+1. 단, m, a는 양의 정수이며, n=m-1임)은 상기 식 (4)의 관계를 만족하며, 제2 방향(D2)에 있어서, 도트 직경(Dx1∼Dxn)으로 구성되는 도트군이 길이 주기 단위(Lxz)로 반복 배열되는 것이 바람직하다.
도 18은 길이 주기 단위(Lxz)가 8열의 도트열로 구성되는 경우, 즉, m=8의 경우를 나타내고 있다. 이 경우, n=7, a=3이 되기 때문에, 길이 주기(L1)에 있어서, 도트열을 구성하는 각 도트의 직경(Dxn)에는, 상기 식 (4)의 관계가 성립되고 있다.
도 18에 있어서는, 인접하는 도트 간격이 넓어지면, 도트 직경이 작아지고, 도트 간격이 좁아지면 도트 직경이 커지고 있다. 증감하는 도트 직경의 증감 범위는, 지나치게 크면 인접하는 도트와 접하도록 되어 바람직하지 못하고, 지나치게 작으면, 광 취출 효율이 저하하기 때문에 바람직하지 못하다. 동일한 길이 주기 단위(Lxz) 내에 있어서의, 도트의 평균 직경에 대하여, ±20％ 이내이면, 광 취출 효율이 증가하여 바람직하다.
상기 구성에 의해, 발광광에 대한 도트에 의한 주기성의 흐트러짐이 커져, 반도체 발광 소자에 있어서의 광 취출 효율이 증가하게 된다.
또한, 본 실시형태에 따른 광학용 기재(1)(1a)의 미세 구조층(12)(12a)의 미세 구조를 구성하는 도트 형상(요철 구조)에 있어서는, 각 도트의 각각의 높이가, 피치(Py) 및/또는 피치(Px)에 대하여 증감하는 것이 바람직하다.
이하, 피치에 대응하여 증감하는 도트 높이의 예에 대해서, 상세하게 설명한다.
본 실시형태에 따른 광학용 기재(1)(1a)에 있어서, 피치(Py)가 부정 간격인 경우에는, 적어도 인접하는 4개 이상 m개 이하의 피치를 구성하는 도트 높이(Hyn)(3≤n≤2a 또는 3≤n≤2n+1. 단, m, a는 양의 정수이며, n=m-1임)는 하기 식 (5)의 관계를 만족하며, 제1 방향(D1)에 있어서, 도트 높이(Hy1∼Hyn)로 구성되는 도트군이 적어도 1개 이상 배열되고, 피치(Px)가 부정 간격인 경우에는, 적어도 인접하는 4개 이상 m개 이하의 상기 피치를 구성하는 도트 높이(Hxn)(3≤n≤2a 또는 3≤n≤2n+1. 단, m, a는 양의 정수이며, n=m-1임)는 하기 식 (6)의 관계를 만족하며, 상기 제2 방향에 있어서, 상기 도트 직경(Hx1∼Hxn)으로 구성되는 도트군이 적어도 1개 이상 배열되는 것이 바람직하다.
Hy1<Hy2<Hy3<…<Hya>…>Hyn (5)
Hx1<Hx2<Hx3<…<Hxa>…>Hxn (6)
또한, 본 실시형태에 따른 광학용 기재(1)(1a)에 있어서는, 피치(Py)가 부정 간격인 경우에는, 적어도 인접하는 4개 이상 m개 이하의 피치를 구성하는 도트 높이(Hyn)(3≤n≤2a 또는 3≤n≤2n+1. 단, m, a는 양의 정수이며, n=m-1임)는 상기 식 (5)의 관계를 만족하며, 제1 방향(D1)에 있어서, 도트 높이(Hy1∼Hyn)로 구성되는 도트군이 길이 주기 단위(Lyz)로 반복 배열되고, 피치(Px)가 부정 간격인 경우에는, 적어도 인접하는 4개 이상 m개 이하의 피치를 구성하는 도트 높이(Hxn)(3≤n≤2a 또는 3≤n≤2n+1. 단, m, a는 양의 정수이며, n=m-1임)는 상기 식 (6)의 관계를 만족하며, 또한, 제2 방향에 있어서, 도트 높이(Hx1∼Hxn)로 구성되는 도트군이 길이 주기 단위(Lxz)로 반복 배열되는 것이 바람직하다.
도 19는 길이 주기 단위(Lxz)가 8열의 도트열로 구성되는 경우, 즉, m=8의 경우를 나타내고 있다. 이 경우, n=7, a=3이 되기 때문에, 길이 주기(L1)에 있어서, 도트열을 구성하는 각 도트의 높이(Hxn)에는 상기 식 (6)의 관계가 성립되고 있다.
도 19에 있어서는, 인접하는 도트 간격이 넓어지면, 도트 높이가 작아지고, 도트 간격이 좁아지면 도트 높이가 커지고 있다. 증감하는 도트 높이의 증감 범위는, 지나치게 크면 그 부분에 있어서의 광 취출 효율의 불균일이 커져 바람직하지 못하고, 지나치게 작으면, 도트 높이의 증감에 의한 광 취출 효율의 향상 효과가 저하하기 때문에 바람직하지 못하다. 동일한 길이 주기 단위(Lxz) 내에 있어서의, 도트의 평균 높이에 대하여, ±20％ 이내이면, 광 취출 효율이 불균일 없이 증가하여 바람직하다.
상기 구성에 의해, 발광광에 대한 도트에 의한 주기성의 흐트러짐이 커져, 반도체 발광 소자에 있어서의 광 취출 효율이 증가하게 된다.
또한, 본 실시형태에 따른 광학용 기재(1)(1a)에 있어서, 기재(11)(11a)의 주면으로부터 면외 방향으로 연장하는 복수의 볼록부(13) 또는 오목부(14)로 구성되는 복수의 도트를 포함하는 미세 구조층(12)(12a)을 구비하고, 미세 구조층(12)(12a)은, 기재(11)(11a)의 주면 내의 제1 방향(D1)에 있어서 복수의 도트가 일정 간격(Py)으로 배열된 도트열을 구성하며, 또한, 이들 도트열을 제1 방향(D1)에 직교하는 제2 방향(D2)으로 일정 간격의 피치(Px)로 병설하고, 인접하는 제1 도트열 및 제2 도트열 사이의 제1 방향(D1)에 있어서의 시프트량(α1)과, 제2 도트열 및 제2 도트열에 인접하는 제3 도트열 사이의 제1 방향(D1)에 있어서의 시프트량(α2)이 서로 상이한 것을 특징으로 한다.
이 구성에 따르면, 우선, 피치(Py) 및 피치(Px)가 함께 일정 간격이며, 또한, 주기 구조를 갖는 한편, 각 도트열 사이의 제1 방향(D1)에 있어서의 시프트량(α1, α2)이 서로 상이하기 때문에, 미세 구조층(12)(12a)을 구성하는 복수의 도트의 배치의 주기성이 흐트러져, 광 산란 효과를 발생시킬 수 있다.
또한, 이 구성에 따르면, 미세 구조층(12)(12a)에 있어서, 나노 오더의 일정 간격 피치(Px)로 병설된 복수의 도트열이 기재의 표면에 마련되기 때문에, 이 기재의 표면에 반도체층을 설치할 때에, 반도체층의 CVD 성장 모드가 흐트러져, 상성장에 따른 전위 결함이 충돌하여 소멸한다. 이에 의해, 반도체 결정 내의 전위 결함을 저감할 수 있기 때문에, 반도체 발광 소자의 내부 양자 효율(IQE)을 높일 수 있다.
또한, 나노 오더의 요철로 형성되어 있기 때문에, 접촉 면적 증대에 따른 p형 반도체층의 컨택트 저항의 저감 효과를 보다 높일 수 있다.
도 20은 본 발명의 제2 실시형태에 따른 광학용 기재의 평면 모식도이다. 제2 실시형태에 따른 광학용 기재(60)에 있어서는, 복수의 도트(61)는, 기재 본체의 주면 내의 Y축 방향에 있어서 피치(Py)로 일정 간격으로 배열되어, 도트열(62-1∼62-N)을 구성하고 있다. 각 도트열(62-1∼62-N)은, 기재 본체의 주면 내에서 Y축 방향에 직교하는 X축 방향으로 일정 간격의 피치(Px)로 병설되어 있다. 그리고, 서로 인접하는 도트열 사이에 Y축 방향에 있어서 시프트량(α)(위치차)이 생기도록 배열되어 있다.
즉, 제2 실시형태에 따른 광학용 기재(60)에 있어서는, 요철 구조는, X축 방향에 있어서 인접하는 제1 도트열(62-1) 및 제2 도트열(62-2) 사이의 Y축 방향에 있어서의 시프트량(α1)과, 제2 도트열(62-2) 및 이 제2 도트열(62-2)에 인접하는 제3 도트열(62-3) 사이의 시프트량(α2)이, 서로 상이하도록 마련된다.
이 구성에 의해, 기재 본체의 주면 내에 있어서의 경사 방향의 복수의 도트(61) 사이의 피치(P1)∼피치(P3)가 불규칙해져, 반복 패턴의 주기성이 저감되기 때문에, 요철 구조에 의한 광 산란성이 보다 강해진다.
또한, 제2 실시형태에 따른 광학용 기재(60)에 있어서는, 시프트량(α1)과 시프트량(α2)의 차분이 일정하지 않은 것이 바람직하다. 이 구성에 의해, 요철 구조를 구성하는 복수의 도트(61)의 배치의 주기성, 즉, 반복 패턴의 주기성이 보다 저감되어, 더욱 광 산란성을 강화할 수 있기 때문에, 반도체 발광 소자의 광 취출 효율을 향상시킬 수 있다. 또한, CVD 성장 모드에 의한 전위 결함의 저감 효과를 발현할 수 있다.
또한, 제2 실시형태에 따른 광학용 기재(60)에 있어서는, 피치(Py) 및 피치(Px)가 함께 일정 간격이 되도록 마련하고 있다. 이 때문에, 제1 실시형태에 따른 광학용 기재(1)에 있어서 피치(Px)만이 일정 간격이며, Y축 방향의 피치(Py)가 변동폭(δ)을 가지고 부정 간격인 경우에 비해서, 도트(61)의 간격이 작아진다. 이에 의해, 주기성의 흐트러짐에 의한 광 산란 효과는 저하하지만, CVD 성장 모드에 의한 전위 결함의 저감 효과를 보다 높일 수 있다.
또한, 피치(Py)가 부정 간격인 제1 실시형태에 따른 광학용 기재(1)와 비교하여, CVD 성장 모드에 의한 전위 결함의 저감 효과는 저하하지만, 복수의 도트(61)의 배치의 주기성의 흐트러짐에 의한 광 산란 효과를 보다 높일 수 있다.
이 경우, 시프트량(α1)과 시프트량(α2)의 차분이 일정하지 않은 것이 바람직하다. 이 구성에 의해, 광 산란 효과가 더욱 향상되기 때문에, 도파 모드를 해소하여 광 취출 효율을 더욱 높이는 것이 가능해진다.
또한, 상기한 본 발명의 제1 및 제2 실시형태에 따른 광학용 기재에 있어서, 피치(Px) 및 피치(Py)는, 각각 100 ㎚ 이상 1000 ㎚ 이하인 것이 바람직하다. 피치(Px, Py)가 이 범위 내에 있으면, 나노 오더의 요철이 광학용 기재 표면에 마련됨으로써, 광학용 기재 표면에 반도체층을 마련한 경우의 반도체층 중의 전위 결함수를 저감할 수 있다. 피치(Px, Py)는, 100 ㎚ 이상임으로써, LED의 광 취출 효율(LEE)이 향상되어, 발광 효율 향상에 기여하는 전위 결함의 감소의 효과가 나타난다. 또한, 피치(Px, Py)가 1000 ㎚ 이하임으로써, 전위 결함수의 저감 효과가 유지된다.
광학용 기재가, 반도체 발광 소자의 최표면에 마련되는 경우도, 피치(Px, Py)는, 각각 100 ㎚ 이상 1000 ㎚ 이하인 것이 바람직하다. 흡수 계수에 의한 발광광 감쇠를 억제하기 위해, 반도체 발광 소자의 최표면에 마련되는 p형 반도체층은 대체로 수 ㎛의 두께로 구성되어 있다. 그 때문에 p형 반도체층 표면에 마련하는 요철의 깊이는, 1000 ㎛ 이하로 억제할 필요가 있다. 광 취출 효율 향상을 위해서는, 피치(Px), 피치(Py)와 깊이의 비인 애스펙트비는 1 이상이 바람직하기 때문에, 피치(Px) 및 피치(Py)는, 100 ㎚ 이상 1000 ㎚ 이하이면 바람직하다. 또한 피치(Px), 피치(Py)가 1000 ㎚ 이하이면, 도 2에 있어서의 p형 반도체층(204)과 본 실시형태에 따른 광학용 기재인 투명 도전막(206), 또는, 도 3에 있어서의 본 실시형태에 따른 광학용 기재인 p형 반도체층(304)과 애노드 전극(307)의 접착성이 향상되어 바람직하다.
계속해서, 본 실시형태에 따른 광학용 기재에 의해, 광 취출 효율이 향상되는 원리에 대해서 설명한다.
앞서 기술한 바와 같이, 광학용 기재에, 나노 오더의 요철(도트)로 구성되는 미세 구조층을 마련함으로써, 광 산란에 의해 도파 모드를 해소함에 의한 광 취출 효율(LEE)의 개선의 효과를 얻을 수 있다.
복수의 도트로 구성되는 길이 주기 단위(Lxz)를 반복 배열함으로써, 길이 주기 단위(Lxz)마다 굴절률이 변화하여, 길이 주기 단위(Lxz)를 구성하는 복수의 도트가 1 단위로 되어 반복된 경우와 동일한 효과를 발생시키게 된다. 바꾸어 말하면, 파장과 같은 정도의 복수의 도트의 경우, 평균적인 굴절률 분포로 광의 거동을 설명할 수 있기 때문에(유효 매질 근사), 공간의 평균 굴절률 분포를 계산하면, 마치, 길이 주기 단위(Lxz)의 복수의 도트가 1 단위로서 반복된 것과 같이 광에 작용한다. 이와 같이 길이 주기 단위(Lxz)로 배열된 복수의 도트는, 광 산란 효과를 발휘한다.
또한, 본 실시형태에 따른 광학용 기재에 있어서는, 도트의 각각의 직경이, 피치에 따라 증감한다. 공간의 평균 굴절률 분포는, 구성 단위의 체적분율에 의존하여 변화하기 때문에, 길이 주기 단위(Lxz)의 복수의 도트에 있어서, 각 도트의 체적이 변화하면 그만큼, 평균 굴절률 분포의 변화가 커져, 동일한 길이 주기 단위(Lxz)라도, 보다 광 산란 효과가 높아지게 된다. 이 효과는, 도트 사이 피치가 좁은 경우, 도트의 직경을 크게, 도트 사이 피치가 넓은 경우, 도트의 직경을 작게 함으로써 보다 현저해진다.
또한, 본 실시형태에 따른 광학용 기재에 있어서는, 도트의 높이도 도트 사이 피치에 따라 증감한다. 이 경우도 상기한 이유와 마찬가지로, 도트 사이 피치가 좁은 경우, 도트 높이를 크게 하고, 도트 사이 피치가 넓은 경우, 도트 높이를 작게 하면, 길이 주기 단위(Lxz) 내의 평균 굴절률 분포가 커져, 광 산란 효과를 증가시키게 된다.
또한, 복수의 도트로 구성되는 길이 주기 단위(Lxz)를 반복 배열한 배열에 있어서, 상기한 도트의 각각의 직경과 도트의 높이의 양방을, 피치에 따라 증감시키면, 유효 매질 근사에 의해 기술되는 굴절률 분포의 차가 더욱 커지기 때문에 바람직하다. 이 경우, 도트 사이 피치가 좁은 경우, 도트의 직경과 도트의 높이를 크게 하고, 도트 사이 피치가 넓은 경우, 도트의 직경과 도트의 높이를 작게 하면, 공간의 평균 굴절률 분포에 있어서, 구성 단위의 체적분율의 차가 커져, 보다 광 산란 효과가 높아져 바람직하다.
본 실시형태에 따른 광학용 기재에 있어서는, 기재 본체의 재질은, 반도체 발광 소자용 기재로서 사용할 수 있는 것이면 특별히 제한은 없다. 예컨대, 사파이어, SiC, SiN, GaN, 실리콘, 산화아연, 산화마그네슘, 산화망간, 산화지르코늄, 산화망간아연철, 산화마그네슘알루미늄, 붕화지르코늄, 산화갈륨, 산화인듐, 산화리튬갈륨, 산화리튬알루미늄, 산화네오디뮴갈륨, 산화란탄스트론튬알루미늄탄탈, 산화스트론튬티탄, 산화티탄, 하프늄, 텅스텐, 몰리브덴, GaP, GaAs 등의 기재를 이용할 수 있다. 그 중에서도 반도체층과의 격자 매칭의 관점에서, 사파이어, GaN, GaP, GaAs, SiC 기재 등을 적용하는 것이 바람직하다. 또한, 단체로 이용하여도 좋고, 이들을 이용한 기재 본체 상에 별도의 기재를 마련한 헤테로 구조의 기재로 하여도 좋다.
또한, 본 실시형태에 따른 광학용 기재에 있어서는, p형 반도체층의 재질은, LED에 알맞은 p형 반도체층으로서 사용할 수 있는 것이면, 특별히 제한은 없다. 예컨대, 실리콘, 게르마늄 등의 원소 반도체, 및, III-V족, II-VI족, VI-VI족 등의 화합물 반도체에 적절하게, 여러가지의 원소를 도프한 것을 적용할 수 있다.
본 실시형태에 따른 광학용 기재에 있어서는, 투명 도전막의 재질은, LED에 알맞은 투명 도전막으로서 사용할 수 있는 것이면, 특별히 제한은 없다. 예컨대, Ni/Au 전극 등의 금속 박막이나, ITO, ZnO, In2O3, SnO2, IZO, IGZO 등의 도전성 산화물막 등을 적용할 수 있다. 특히, 투명성, 도전성의 관점에서 ITO가 바람직하다.
다음으로, 본 발명의 실시형태에 따른 광학용 기재를 적용한 반도체 발광 소자에 대해서 설명한다.
본 실시형태에 따른 반도체 발광 소자에 있어서는, 전술한 본 실시형태에 따른 광학용 기재를 적어도 하나 이상을 구성에 포함한다. 본 실시형태에 따른 광학용 기재를 구성에 넣음으로써, IQE의 향상, EIE의 구조, LEE의 향상을 도모할 수 있다.
본 실시형태에 따른 반도체 발광 소자는, 예컨대, 기재 주면 상에, 적어도 2층 이상의 반도체층과 발광층을 적층하여 구성되는 적층 반도체층을 갖는다. 그리고, 적층 반도체층이 최표면 반도체층 주면으로부터 면외 방향으로 연장하는 복수의 볼록부 또는 오목부로 구성되는 도트를 포함하는 미세 구조층을 구비하며, 이 미세 구조층이, 전술한 실시형태에 따른 광학용 기재의 미세 구조에 상당한다. 적층 반도체층에 대해서는, 도 1∼도 3을 이용하여 설명한 바와 같다.
본 실시형태에 따른 반도체 발광 소자에 있어서, n형 반도체층으로서는, LED에 알맞은 n형 반도체층으로서 사용할 수 있는 것이면, 특별히 제한은 없다. 예컨대, 실리콘, 게르마늄 등의 원소 반도체, III-V족, II-VI족, VI-VI족 등의 화합물 반도체 등에 적절하며, 여러가지의 원소를 도프한 것을 적용할 수 있다. 또한, n형 반도체층, p형 반도체층에는, 적절하게, 도시하지 않은 n형 클래드층, p형 클래드층을 마련할 수 있다.
발광 반도체층으로서는, LED로서 발광 특성을 갖는 것이면, 특별히 한정되지 않는다. 세로형 EVA, 발광 반도체층으로서, AsP, GaP, AlGaAs, InGaN, GaN, AlGaN, ZnSe, AlHaInP, ZnO 등의 반도체층을 적용할 수 있다. 또한, 발광 반도체층에는, 적절하게, 특성에 따라 여러가지의 원소를 도프하여도 좋다.
이들 적층 반도체층(n형 반도체층, 발광 반도체층, 및 p형 반도체층)은, 기재 표면에 공지의 기술에 의해 제막할 수 있다. 예컨대, 제막 방법으로서는, 유기 금속 기상 성장법(MOCVD), 하이드라이드 기상 성장법(HVPE), 분자선 에피택셜 성장법(MBE) 등을 적용할 수 있다.
계속해서, 본 실시형태에 따른 광학용 기재의 제조 방법에 대해서 설명한다. 단, 이하에 나타내는 제조 방법은 일례로서, 광학용 기재의 제조 방법은 이것에 한정되는 것이 아니다.
광학용 기재의 제조에는 노광 장치가 이용된다. 본 실시형태에 따른 노광 장치는, 표면이 레지스트층으로 피복된 롤형 부재를 레이저광으로 펄스 노광하여, 상기 레지스트층에 복수의 노광부로 이루어지는 노광 패턴을 형성하는 노광 장치로서, 상기 롤형 부재를 중심축 둘레로 회전시키는 회전 제어부와, 상기 레이저광을 조사하는 가공 헤드부와, 상기 가공 헤드부를 상기 롤형 부재의 길이축 방향을 따라 이동시키는 축방향 이동 수단과, 상기 회전 제어부의 회전과 동기한 기준 신호에 기초하여, 위상 변조시킨 펄스 신호에 기초한 펄스 노광을 반복하여, 상기 롤형 부재의 원주를 따라 상기 노광 패턴을 형성하도록 상기 가공 헤드부를 제어하는 노광 제어부를 구비하는 것을 특징으로 한다.
또한, 본 실시형태에 따른 노광 장치는, 표면이 레지스트층으로 피복된 롤형 부재를 레이저광으로 펄스 노광하여, 상기 레지스트층에 복수의 노광부로 이루어지는 노광 패턴을 형성하는 노광 장치로서, 상기 롤형 부재를 중심축 둘레로 회전시키는 회전 제어부와, 상기 레이저광을 조사하는 가공 헤드부와, 상기 가공 헤드부를 상기 롤형 부재의 길이축 방향을 따라 주기적으로 변화하는 이동 속도로 이동시키는 축방향 이동 수단과, 상기 회전 제어부의 회전과 동기한 기준 신호에 기초하여 제어한 펄스 신호에 기초한 펄스 노광을 반복하여, 상기 롤형 부재의 원주를 따라 상기 노광 패턴을 형성하도록 상기 가공 헤드부를 제어하는 노광 제어부를 구비하는 것을 특징으로 한다.
우선, 도 21을 참조하여, 본 실시형태에 따른 나노 임프린트 몰드 형성용의 노광 장치에 대해서 설명한다. 도 21은 본 실시형태에 따른 노광 장치의 개략 구성도이다.
본 실시형태에 따른 노광 장치는, 상기 실시형태에 따른 광학용 기재를 전사 부형에 의해 제조하기 위한 임프린트용 몰드의 표면에 형성하는 도트 패턴을, 레지스트층으로 피복된 롤형 부재의 표면을 레이저광으로 펄스 노광하여 상기 레지스트층에 복수의 노광부로 이루어지는 노광 패턴을 형성하는 것이다.
여기서, 임프린트용 몰드는, 상기 실시형태에 따른 광학용 기재의 주면 상에 형성하는 도트에 대응하는 형상의 도트를 갖는다. 바꾸어 말하면, 임프린트용 몰드의 표면에 도트 패턴이 형성되고, 이 도트 패턴을 광학용 기재의 주면 상에 전사하여, 미세 구조층의 복수의 도트를 형성한다. 임프린트용 몰드에 도트 패턴을 형성하기 위해, 이하에 설명하는 노광 장치를 이용하여, 임프린트용 몰드를 위한 기재의 표면에 마련한 레지스트층을 노광한다.
도 21에 나타내는 바와 같이, 노광 장치(400)는, 레지스트층이 피복된 롤형 부재(401)를 도시하지 않은 롤 파지부에 의해 파지하고 있으며, 회전 제어부(402)와, 가공 헤드부(403)와, 이동 기구부(404)와, 노광 제어부(405)를 구비하고 있다. 회전 제어부(402)는, 롤형 부재(401)의 중심을 축으로 하여, 롤형 부재(401)를 회전시킨다. 가공 헤드부(403)는, 레이저광을 조사하여, 롤형 부재(401)의 레지스트층을 노광한다. 이동 기구부(404)는, 가공 헤드부(403)를 롤형 부재(401)의 길이축 방향을 따라, 제어 속도로 이동시킨다. 노광 제어부(405)는, 회전 제어부(402)에 의한 롤형 부재(401)의 회전과 동기한 기준 신호에 기초하여, 가공 헤드부(403)에 의한 레이저 노광의 펄스 신호를 제어한다.
노광 장치(400)에 의한 롤형 부재(401)의 가공은, 롤형 부재(401)를 회전시킨 상태로, 가공 헤드부(403)로부터 펄스 레이저를 조사함으로써 행한다. 가공 헤드부(403)는, 펄스 레이저를 조사하면서, 이동 기구부(404)에 의해, 롤형 부재(401)의 길이축 방향을 따라 이동한다. 롤형 부재(401)의 회전수 및 펄스 레이저의 주파수로부터, 회전 방향에 있어서의 롤형 부재(401)의 외주면의 레지스트층에 임의의 피치로 패턴(406)이 기록된다. 이것이, 롤투롤 나노 임프린트 몰드에 있어서의 제1 방향(D1)의 피치(Py)가 된다.
또한, 롤형 부재(401)의 길이축 방향을 따라 주사하고 있기 때문에, 임의의 위치로부터 롤형 부재(401)가 1주하면, 가공 헤드부(403)가 길이축 방향으로 틀어지게 된다. 이것이 롤투롤 나노 임프린트 몰드에 있어서의 제2 방향(D2)의 피치(Px)가 된다. 롤형 부재(401)의 둘레 길이에 비교하여, 패턴(406)의 피치(Py, Px)는, 나노미터 오더로 매우 작기 때문에, 제1 방향(D1)의 피치(Py)를 유지하면서, 길이축 방향에서 보면 제1 방향(D1)의 시프트량이 틀어진 열형 패턴을 형성할 수 있다. 또한, 전술한 바와 같이, 패턴(406)의 피치(Py, Px)는, 롤형 부재(401)의 둘레 길이에 비교하여 매우 작기 때문에, 제1 방향(D1)과 제2 방향(D2)은 실질적으로 직교한다.
롤형 부재(401)는, 원통형으로 형성된 부재에 회전축이 구비되어 있는 것이며, 재질로서는, 금속, 카본 코어, 유리, 석영 등을 적용할 수 있다. 롤형 부재(401)는, 고회전이 가능한 가공 정밀도가 필요하게 되기 때문에, 재질은, 금속, 카본 코어 등이 바람직하다. 또한, 레이저 노광되는 원통 표면부만, 상이한 재료로 피복할 수도 있다. 특히, 열 반응형 레지스트를 사용할 때는, 단열 효과를 높이기 위해 금속보다 열전도율이 낮은 재료를 적용하는 것이 바람직하고, 유리, 석영, 산화물, 질화물 등을 들 수 있다. 원통 표면에 피복한 층을, 후술하는 레지스트층을 마스크로 하여 에칭하는 에칭층으로서, 사용하는 것도 가능하다.
롤형 부재(401)를 피복하는 레지스트는, 레이저광에 의해 노광되는 것이면, 특별히 한정되는 것이 아니며, 광 경화형 레지스트, 광 증폭형 레지스트, 열 반응형 레지스트 등을 적용할 수 있다. 특히, 열 반응형 레지스트는, 레이저광의 파장보다 작은 파장으로 패턴 형성할 수 있기 때문에 바람직하다.
열 반응형 레지스트는, 유기 레지스트 또는 무기 레지스트인 것이 바람직하다. 이들 레지스트에 의해 형성된 레지스트층은, 단층 구조여도, 복수의 레지스트층을 조합한 다층 구조여도 좋다. 또한, 어떠한 레지스트를 선택할지는, 공정이나 요구 가공 정밀도 등에 따라 적절하게 변경할 수 있다. 예컨대, 유기 레지스트는, 롤형 부재(401)를 피복하는 레지스트층을 형성할 때에, 롤 코터 등으로 도포할 수 있기 때문에 공정이 간편해진다. 단, 슬리브 상에 도포하기 위해 레지스트의 점성에 제한이 있고, 도포 두께 정밀도나 제어 혹은 다층으로 코팅하는 것은 어렵다.
유기 레지스트로서는, (주)정보 기구 발간 「최신 레지스트 재료 핸드북」이나 (주)공업 조사회 「포토 폴리머 핸드북」에 기재된 바와 같이, 노볼락 수지 또는 노볼락 수지와 디아조나프토퀸의 혼합물, 메타크릴레이트계 수지, 폴리스티렌계 수지, 폴리에틸렌계 수지, 페놀계 수지, 폴리이미드계 수지, 폴리아미드계 수지, 실리콘 수지, 폴리에스테르계 수지, 에폭시계 수지, 멜라민계 수지, 비닐계 수지 등을 들 수 있다.
한편, 무기 레지스트는, 롤형 부재(401)를 피복하는 레지스트층을, 저항 가열 증착법이나 전자 빔 스퍼터법, CVD법 등의 기상법 등에 의해 마련하는 것이 적합하다. 이들 방법은, 기본적으로 진공 프로세스가 되기 때문에, 슬리브 상에 형성하기 위해서는 공정수가 들지만, 막 두께를 정밀도 좋게 제어할 수 있고, 또한, 다층으로 적층하는 것이 용이하다.
무기 레지스트 재료는, 반응시키는 온도에 따라 여러가지 선택할 수 있다. 예컨대, 무기 레지스트 재료로서는, Al, Si, P, Ni, Cu, Zn, Ga, Ge, As, Se, In, Sn, Sb, Te, Pb, Bi, Ag, Au 및 이들의 합금을 들 수 있다. 또한, 무기 레지스트 재료는, Mg, Al, Si, Ca, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Zn, Ga, Ge, As, Se, Sr, Y, Zr, Nb, Mo, Pd, Ag, In, Sn, Sb, Te, Ba, Hf, Ta, W, Pt, Au, Pb, Bi, La, Ce, Sm, Gd, Tb, Dy의 산화물, 질화물, 질산화물, 탄화물, 황화물, 황산화물, 플루오르화물, 염화물이나, 이들의 혼합물을 적용하여도 좋다.
롤형 부재(401)를 피복하는 레지스트로서, 열 반응형 레지스트를 사용하면, 후술하는 회전과 동기한 기준 신호에 기초하여 위상 변조시킨 펄스 신호로 노광하는 경우, 패턴을 형성하는 도트의 각각의 직경이, 피치(Py) 및/또는 피치(Px)에 대응하여 증감하기 때문에 바람직하다. 열 반응형 레지스트를 사용한 경우에, 피치에 대응하여 도트의 직경이 증감하는 명확한 메커니즘은 불명하지만, 다음과 같이 추측된다.
열 반응형 레지스트의 경우, 조사부에 조사된 레이저의 열 에너지에 의해 레지스트층을 형성하는 재료에 변화가 생기고, 에칭 특성이 변함으로써 패턴이 형성된다. 이때, 조사된 열은 레지스트층의 변화에 전부 사용되는 것이 아니며, 일부는 축열되어 인접하는 영역에 전열된다. 그 때문에, 인접하는 영역에서의 열 에너지는, 조사 에너지에 더하여, 인접하는 영역으로부터의 전열 에너지가 가해지게 된다. 나노 오더의 패턴 형성에서는, 이 전열 에너지의 기여는 무시할 수 없고, 전열의 기여는, 패턴을 형성하는 도트 사이 거리에 반비례하기 때문에, 결과로서, 얻어지는 패턴 직경은, 인접하는 도트 사이 거리의 영향을 받는다.
여기서, 도트 사이 거리가 위상 변조에 의해 변하면, 상기한 전열 에너지의 기여가, 도트마다 상이하게 되고, 도트 사이 거리가 넓으면, 전열 에너지의 기여가 작아져, 도트 직경이 작아지며, 도트 사이 거리가 좁으면, 전열 에너지의 기여가 커지기 때문에, 도트 직경이 커진다.
또한, 롤형 부재(401)를 피복하는 레지스트로서, 열 반응형 레지스트를 사용하여, 후술하는 에칭층을 마련하고, 패턴의 가공 깊이를 제어하면, 상기한 바와 마찬가지로, 회전과 동기한 기준 신호에 기초하여 위상 변조시킨 펄스 신호로 노광하는 경우, 패턴을 형성하는 도트의 각각의 높이가, 피치(Py) 및/또는 피치(Px)에 대응하여 증감하기 때문에 바람직하다. 열 반응형 레지스트와 에칭층을 병용한 경우에, 피치(Px)에 대응하여 도트의 직경이 증감하는 메커니즘은 불명하지만, 상기한, 도트 사이 거리에 따라 도트 직경이 증감함으로써 설명이 가능하다.
즉, 나노 오더의 패터닝에 있어서, 도트 직경에 따라, 에칭 깊이는 증감하여, 도트 직경이 넓어지면 에칭 깊이는 깊어지고, 도트 직경이 좁아지면 에칭 깊이가 얕아지는 경향이 있다. 특히, 에칭 방법이 드라이 에칭에 있어서 현저하다. 이것은, 에칭제의 교환, 혹은, 에칭 생성물의 이탈이 신속하게 행해지지 않기 때문이라고 생각된다.
상기한 바와 같이, 열 반응형 레지스트를 사용하면, 도트 사이 거리가 넓으면 도트 직경이 작아지고, 도트 사이 거리가 좁으면, 도트 직경이 커진다. 도트 직경에 따라, 에칭 깊이가 증감하는 경향이 있기 때문에, 결과로서, 도트 사이 거리가 넓으면, 도트 깊이는 얕아지고, 도트 사이 거리가 좁으면, 도트 깊이가 깊어진다.
이상의 도트 사이 거리와, 도트 직경, 도트 깊이의 증감의 영향은, 평균 피치가 작아지면 현저하다. 이것은, 상기한 전열 에너지의 영향이 커지기 때문으로 추정된다.
본 발명에 있어서는, 롤형 부재(401)를 피복하는 레지스트층을 이용하여 그대로 롤투롤 나노 임프린트 몰드로서 적용하여도 좋고, 또한, 레지스트층을 마스크로 하여, 롤형 부재(401)의 표면 기재를 에칭함으로써 패턴을 형성하여도 좋다.
롤형 부재(401)에 에칭층을 마련함으로써, 패턴의 가공 깊이를 자유롭게 제어할 수 있고, 또한, 열 반응 레지스트층의 두께를 가공에 최적인 막 두께로 선택할 수 있다. 즉, 에칭층의 두께를 제어함으로써, 가공 깊이를 자유롭게 제어할 수 있다. 또한, 가공 깊이는 에칭층으로 제어할 수 있기 때문에, 열 반응형 레지스트층은 노광이나 현상이 용이한 막 두께를 선택하면 좋다.
노광을 행하는 가공 헤드부(403)에 이용하는 레이저는, 파장 150 ㎚ 이상 550 ㎚ 이하가 바람직하다. 또한, 파장의 소형화 및 입수의 용이함으로부터, 반도체 레이저를 사용하는 것이 바람직하다. 반도체 레이저의 파장은, 150 ㎚ 이상 550 ㎚ 이하인 것이 바람직하다. 파장이 150 ㎚보다 짧은 경우에는, 레이저의 출력이 작아져, 롤형 부재(401)를 피복하는 레지스트층을 노광하는 것이 곤란하기 때문이다. 한편, 파장이 550 ㎚보다 긴 경우에는, 레이저의 스폿 직경을 500 ㎚ 이하로 할 수 없어, 작은 노광부를 형성하는 것이 곤란하기 때문이다.
한편, 스폿 사이즈가 작은 노광부를 형성하기 위해서는, 가공 헤드부(403)에 이용하는 레이저로서, 가스 레이저를 사용하는 것이 바람직하다. 특히, XeF, XeCl, KrF, ArF, F2의 가스 레이저는, 파장이 351 ㎚, 308 ㎚, 248 ㎚, 193 ㎚, 157 ㎚로 짧아, 매우 작은 스폿 사이즈에 집광할 수 있기 때문에 바람직하다.
또한, 가공 헤드부(403)에 이용하는 레이저로서, Nd:YAG 레이저의 2배파, 3배파, 4배파를 이용할 수 있다. Nd:YAG 레이저의 2배파, 3배파, 4배파의 파장은, 각각 532 ㎚, 355 ㎚, 266 ㎚이며, 작은 스폿 사이즈를 얻을 수 있다.
롤형 부재(401)의 표면에 마련된 레지스트층에 미세 패턴을 노광에 의해 형성하는 경우, 롤형 부재(401)의 회전 위치 정밀도가 매우 높아, 처음에 초점 심도 내에 부재 표면이 있도록 레이저의 광학계를 조정해 두면 제조는 용이하다. 그러나, 나노 임프린트에 적합한 정도의 롤 치수 정밀도, 회전 정밀도를 유지하는 것은 매우 곤란하다. 그 때문에, 노광에 이용하는 레이저는 대물 렌즈에 의해 수속되어 롤형 부재(401) 표면이 초점 심도 중에 늘, 존재하도록 오토 포커스가 걸려 있는 것이 바람직하다.
회전 제어부(402)는, 롤형 부재(401)를 롤의 중심을 축으로 회전시키는 기능을 갖는 장치이면 특별히 제한되는 것이 아니며, 예컨대, 스핀들 모터 등이 적합하다.
가공 헤드부(403)를 롤형 부재(401)의 길이축 방향으로 이동시키는 이동 기구부(404)로서는, 제어된 속도로 가공 헤드부(403)를 이동시킬 수 있으면 특별히 제한되는 것이 아니며, 리니어 서보 모터 등을 적합하게 들 수 있다.
도 21에 나타내는 노광 장치(400)에서는, 롤형 부재(401)의 표면 상에 형성되는 노광 패턴이 회전 제어부(402)의 회전(예컨대, 스핀들 모터의 회전)과 동기한 기준 신호에 기초하여, 위상 변조시킨 펄스 신호에 의해 노광 제어부(405)에서 노광부의 위치를 제어하고 있다. 기준 신호로서는, 스핀들 모터의 회전에 동기한 인코더로부터의 출력 펄스를 이용할 수 있다.
회전과 동기한 기준 신호에 기초하여 위상 변조시킨 펄스 신호는, 예컨대, 다음과 같이 제어할 수 있다.
도 22의 (a)∼(c)를 이용하여, 스핀들 모터의 Z상 신호와, 기준 펄스 신호, 변조 펄스 신호의 관계를 설명한다. Z상 신호를 기준으로 하여, 그 m배(m>2의 정수)의 주파수의 펄스 신호가 기준 펄스 신호이며, n배(m/n>k 또한 k>1의 정수)의 주파수의 펄스 신호가 변조 펄스 신호가 된다. 기준 펄스 신호, 변조 펄스 신호 모두, Z상 신호의 주파수의 정수배이기 때문에, 롤형 부재(401)가 중심축 둘레로 1회전하는 시간 내에 정수의 펄스 신호가 존재하게 된다.
계속해서, 도 23을 이용하여, 기준 펄스 신호와 변조 펄스 신호, 위상 변조 펄스 신호의 관계를 설명한다. 기준 펄스 신호의 위상을 변조 펄스 신호의 파장으로 주기적으로 증감시키면, 위상 변조 펄스 신호가 된다. 예컨대, 기준 펄스 주파수(fY0)를 다음 식 (7)로 나타내고, 변조 주파수(fYL)를 다음 식 (8)로 나타내면, 주파수 변조시킨 변조 펄스 신호(fY)는 다음 식 (9)로 나타낼 수 있다.
fY0=Asin(ω0t+φ0) (7)
fYL=Bsin(ω1t+φ1) (8)
fY=Asin(ω0t+φ0+Csin(ω1t)) (9)
또한, 다음 식 (10)으로 나타내는 바와 같이, 기준 펄스 주파수(fY0)에, 변조 펄스 신호로부터 얻어지는 사인파를 가산함으로써도 위상 변조 펄스 신호(fY')를 얻을 수 있다.
fY'=fY0+C'sin(t·fYL/fY0×2π) (10)
또한, 기준 펄스의 펄스 파장(LY0)에, 변조 펄스 신호의 파장(LYL)으로부터 얻어지는 사인파를 가산함으로써, 위상 변조 펄스 신호의 파장(LY)을 얻을 수 있다.
도 23에 나타내는 바와 같이, 얻어지는 위상 변조 펄스 신호는, 변조 펄스 신호의 신호 간격에 따라, 기준 펄스 신호의 펄스 간격이 주기적으로 증감한 신호가 된다.
또한, 노광 장치(400)에 있어서는, 위상 변조한 펄스 신호에 상관없이, 일정 주파수의 기준 펄스 신호를 이용하여 가공 헤드부(403)에 의한 레이저 노광의 펄스 신호를 제어하고, 이동 기구부(404)에 의한 가공 헤드부(403)의 이동 속도를 주기적으로 증감시키는 구성으로 하여도 좋다. 이 경우에는, 예컨대, 도 24에 나타내는 바와 같이, 가공 헤드부(403)의 이동 속도를 주기적으로 증감한다. 도 24에 도시한 이동 속도는, 기준 이동 속도±σ의 이동 속도의 예이다. 이 이동 속도는, 롤형 부재(401)의 회전과 동기시키는 것이 바람직하고, 예컨대, Z상 신호에 있어서의 속도가 도 24에 나타내는 속도가 되도록 제어한다.
이상은, 패턴(406)이 주기적인 위상 변조로 제어된 경우이지만, 주기적이 아니라 랜덤한 위상 변조에 의해 패턴(406)을 형성할 수도 있다. 예컨대 제1 방향(D1)에 있어서는, 피치(Py)는, 펄스 주파수에 반비례하기 때문에, 펄스 주파수에, 최대 위상 어긋남이 1/10이 되도록 랜덤 주파수 변조를 행하면, 피치(Py)는, 피치(Py)의 1/10의 최대 변동폭(δ1)을 가지며, 랜덤으로 피치(Py)가 증감한 패턴을 얻을 수 있다.
회전과 동기한 기준 신호의 제어 빈도에 대해서는, 롤 1주마다 등 복수회 이상의 빈도에 따른 기준 신호에 의해, 변조 펄스 신호를 제어하여도 좋고, 노광 초기에 설정한 초기의 기준 신호만으로 제어하여도 좋다. 초기의 기준 신호만으로 제어하는 경우, 회전 제어부(402)의 회전수에 변조가 생긴 경우, 노광 펄스 신호에 위상 변조가 생기게 된다. 왜냐하면, 나노 오더의 회전 제어이기 때문에, 회전 제어부(402)의 근소한 전위 변동이라도, 나노 오더의 피치 변동이 생기고, 그것이 적산되기 때문이다. 만약 500 ㎚ 피치의 패턴 피치의 경우, 롤 외주 길이가 250 ㎜이면, 50만회의 레이저 노광이 되고, 1만회 마다 1 ㎚의 틀어짐이라도, 50 ㎚의 틀어짐이 된다.
동일한 피치, 동일한 길이 주기라도, 기준 신호의 제어 빈도의 조정에 의해, 도 12 및 도 14에 나타내는 배치의 미세 구조를 작성하는 것이 가능해진다. 도 12에 나타내는 배치의 미세 구조를 형성하는 경우는, 기준 신호의 제어 빈도를 내리고 있으며, 도 14에 나타내는 배치의 미세 구조를 형성하는 경우는 기준 신호의 제어 빈도를 올리고 있다. 그 때문에, 도 14에 나타내는 배치에 있어서는, 해당하는 도트의 제2 방향(D2)의 위상(위치)이 갖추어져 있고, 도 12에 나타내는 배치에 있어서는, 해당하는 도트의 제2 방향(D2)의 위상(위치)에 어긋남이 생긴다. 도 13 및 도 15에 나타내는 배치의 관계도 마찬가지이다.
또한, 동일한 이유에 의해, 제1 방향(D1)의 피치(Py), 제2 방향(D2)의 피치(Px)가, 각각 등피치여도, 도 20에 나타내는 제2 실시형태에 따른 광학용 기재(60)와 같이, X축 방향에 있어서 인접하는 제1 도트열(62-1) 및 제2 도트열(62-2) 사이의 Y축 방향에 있어서의 시프트량(α1)과, 제2 도트열(62-2) 및 이 제2 도트열(62-2)에 인접하는 제3 도트열(62-3) 사이의 시프트량(α2)이, 서로 상이하도록 마련되어, 시프트량(α1)과 시프트량(α2)의 차분은 일정하지 않다.
이 구성에 의해, 기재 본체의 주면 내에 있어서의 경사 방향의 복수의 도트(61) 사이의 피치(P1)∼피치(P3)가 불규칙해져, 반복 패턴의 주기성이 저감되기 때문에, 요철 구조에 의한 광 산란성이 보다 강해진다.
노광 장치(400)에 의해, 표면에 마련된 레지스트층이 노광된 롤형 부재(401)를 현상하고, 현상한 레지스트층을 마스크로 하여, 드라이 에칭에 의해 에칭층을 에칭한다. 에칭 후, 잔사의 레지스트층을 제거하면, 롤투롤 나노 임프린트 몰드를 얻을 수 있다.
상기한 바와 같이 얻어진 패턴(406)을, 소정의 기재에 전사하여, 본 실시형태에 따른 광학용 기재를 얻는 방법으로서는 특별히 한정되는 것이 아니며, 예컨대, 나노 임프린트 리소그래피법에 의해 소정의 기재 표면에 패턴을 전사하고, 전사 패턴 부분을 마스크로 하여, 드라이 에칭에 의해 기재를 에칭함으로써 패턴(406)을 기재에 전사할 수 있다. 구체적으로는, 패턴(406)을 형성한 롤형 부재(401)를 원통형 몰드(롤투롤 나노 임프린트 몰드)로서 이용한다. 기재의 표면측에 유기 재료로 이루어지는 레지스트층을 형성하고, 이 레지스트층에 원통형 몰드를 압박하여, 패턴(406)을 레지스트층에 전사한 후, 레지스트층 및 기재를 표면측으로부터 에칭함으로써 기재의 표면측에 미세 요철 구조를 형성하여, 본 실시형태의 광학용 기재로 할 수 있다.
또한, 원통형 몰드(롤형 부재(401))로부터 패턴(406)을 직접 기재에 전사하는 것이 아니라, 패턴(406)을 한번 필름에 전사하고, 수지 몰드를 형성하고 나서, 이 수지 몰드에 의한 나노 임프린트 리소그래피법에 의해 기재 상에 패턴을 형성하여, 본 실시형태에 따른 광학용 기재를 얻는 방법도 들 수 있다. 이 방법에 따르면, 몰드의 이용 효율을 높여, 기재의 평탄성을 흡수할 수 있기 때문에, 패턴을 기재에 전사하는 방법으로서는, 수지 몰드에 의한 나노 임프린트 리소그래피법이 보다 바람직하다.
원통형 몰드로부터 수지 몰드에 패턴(406)을 전사하는 방법으로서는, 특별히 한정되는 것이 아니며, 예컨대, 직접 나노 임프린트법을 적용할 수 있다. 직접 나노 임프린트법으로서는, 소정 온도에서 가열하면서 원통형 몰드의 패턴(406)에 열 경화성 수지를 충전하고, 원통형 몰드를 냉각하고 나서 경화한 열경화성 수지를 이형하여 전사하는 열나노 임프린트법이나, 원통형 몰드의 패턴(406)에 충전한 광경화성 수지에 소정의 파장의 광을 조사하여, 광경화성 수지를 경화시키고 나서, 원통형 몰드로부터 경화한 광경화성 수지를 이형하여 전사하는 광나노 임프린트법을 들 수 있다.
원통형 몰드(롤형 부재(401))는, 심리스의 원통형 몰드이기 때문에, 특히, 롤투롤 나노 임프린트에 의해 수지 몰드를 연속 전사하는 데 적합하다.
또한, 패턴(406)을 전사한 수지 몰드로부터 전기 주조에 의해 전기 주조 몰드를 제작하고, 이 전기 주조 몰드에 의해 나노 임프린트 리소그래피법에 의해 패턴을 형성하는 방법도 들 수 있다. 전기 주조 몰드를 형성한 경우는, 원형이 되는 원통형 몰드의 수명을 연장시키는 점에서 바람직하고, 전기 주조 몰드를 한번 형성하는 방식에 있어서도, 기재의 평탄성을 흡수할 수 있기 때문에, 더욱 수지 몰드를 형성하는 방법이 바람직하다.
또한, 수지 몰드법에 있어서는, 반복 전사가 용이하기 때문에 바람직하다. 여기서의 「반복 전사」란, (1) 요철 패턴 형상을 갖는 수지 몰드(+)로부터, 전사 반전한 요철 패턴 전사물을 복수 제조하는 것, 또는, (2) 특히 경화성 수지 조성물을 전사제로서 이용하는 경우에 있어서, 수지 몰드(+)로부터 반전한 전사체(-)를 얻고, 다음에 전사체(-)를 수지 몰드(-)로 하여, 반전 전사한 전사체(+)를 얻어, 볼록 오목/오목 볼록/볼록 오목/오목 볼록/···/을 반복하여 패턴 반전 전사하는 것 중 어느 한쪽, 혹은 양방을 의미한다.
레지스트층에 의해 기재의 표면측에 패턴을 형성한 후, 레지스트층을 마스크로 하여, 에칭에 의해 기재에 요철을 형성한다. 에칭 방법으로서는, 레지스트층을 마스크로 하여 기재에 요철을 형성할 수 있으면, 특별히 한정되는 것이 아니며, 웨트 에칭, 드라이 에칭 등을 적용할 수 있다. 특히, 기재의 요철을 깊게 형성할 수 있기 때문에 드라이 에칭법이 바람직하다. 드라이 에칭법 중에서도 이방성 드라이 에칭이 바람직하고, ICP-RIE, ECM-RIE가 바람직하다. 드라이 에칭에 사용하는 반응 가스로서는, 기재의 재질과 반응하면, 특별히 한정되는 것이 아니지만, BCl3, Cl2, CHF3, 혹은 이들의 혼합 가스가 바람직하고, 적절하게, Ar, O2 등을 혼합할 수 있다.
실시예
이하, 본 발명의 효과를 명확하게 하기 위해 행한 실시예를 바탕으로 본 발명을 보다 상세하게 설명한다. 또한, 실시예에 있어서의 재료, 사용 조성, 처리 공정 등은 예시적인 것이며, 적절하게 변경하여 실시하는 것이 가능하다. 그 외, 본 발명의 범위를 일탈하지 않는 한에 있어서, 적절하게 변경하여 실시하는 것이 가능하다. 그 때문에, 본 발명은 이하의 실시예에 의해 조금도 한정되는 것이 아니다.
[실시예 1]
(원통형 금형 제작(수지 몰드 제작용 주형의 제작))
원통형 금형의 기재로서는, 직경 80 ㎜, 길이 50 ㎜의 원통형 석영 유리 롤을 이용하였다. 이 원통형 석영 유리 롤 표면에, 다음 방법에 따라 반도체 펄스 레이저를 이용한 직접 묘화 리소그래피법에 의해 미세 구조(미세 요철 구조)를 형성하였다.
우선, 이 석영 유리 표면의 미세 구조 상에 스퍼터링법에 의해 레지스트층을 성막하였다. 스퍼터링법은, 타겟(레지스트층)으로서, CuO(8 atm％ Si 함유)를 이용하여, RF 100 W의 전력으로 실시하였다. 성막 후의 레지스트층의 막 두께는 20 ㎚였다. 이상과 같이 제작한 원통형 금형을 선속도(s)=1.0 m/sec로 회전시키면서, 이하의 조건으로 노광하였다.
노광용 반도체 레이저 파장: 405 ㎚
노광 레이저 파워: 3.5 ㎽
X축 방향 피치(Px): 398 ㎚
X축 방향 피치(Px)에 대한 변동폭(δ2): 80 ㎚
변동폭(δ2)의 X축 방향의 길이 주기(PxL): 5 ㎛
Y축 방향 피치(Py): 460 ㎚
Y축 방향 피치(Py)에 대한 변동폭(δ1): 100 ㎚
변동폭(δ1)의 Y축 방향의 길이 주기(PyL): 5 ㎛
Y축 방향 피치(Py)는 다음과 같이 결정된다.
스핀들 모터의 Z상 신호를 기준으로, 1주에 필요한 시간(T)이 측정되고, 선속도(s)로부터 둘레 길이(L)가 계산되어, 다음 식 (11)을 얻을 수 있다.
L=T×s (11)
목표 피치를 Py로 하여, L/Py가 정수가 되도록 목표 피치(Py)의 0.1％ 이하의 값을 더하여 조정하고, 실효 피치(Py')를 다음 식 (12)에 의해 얻는다.
L/Py'=m(m은 정수) (12)
목표 피치(Py)와 실효 피치(Py')는, 엄밀하게는 Py≠Py'이지만, L/Py≒107이기 때문에, Py/Py'≒10-7이 되어, 실질적으로 같은 것으로서 취급할 수 있다. 마찬가지로, 길이 주기(PyL)도, L/PyL이 정수가 되도록 실효 길이 주기(PyL')를 다음 식 (13)에 의해 얻는다.
L/PyL'=n(n은 정수) (13)
이 경우도, 엄밀하게는 PyL≠PyL'이지만, L/PyL≒105이기 때문에, PyL/PyL'≒10-5가 되어, 실질적으로 같은 것으로서 취급할 수 있다.
다음에 실효 피치(Py')로부터, 식 (14), (15)에 의해, 기준 펄스 주파수(fy0), 변조 주파수(fyL)가 산출된다.
fy0=s/Py' (14)
fyL=s/PyL' (15)
마지막으로, 식 (14), (15)로부터, 스핀들 모터의 Z상 신호로부터의 경과 시간(t)에 있어서의 펄스 주파수(fy)가, 식 (16)과 같이 결정된다.
fy=fy0+δ1×sin(t×(fyL/fy0)×2π) (16)
X축 방향의 축이송 속도는 다음과 같이 결정된다.
스핀들 모터의 Z상 신호를 기준으로, 1주에 필요한 시간(T)이 측정되고, X축 방향 피치(Px)로부터, 축방향의 기준 이송 속도(Vx0)가 다음 식 (17)과 같이 결정된다.
Vx0=Px/T (17)
X축 방향의 길이 주기(PxL)로부터, 시각(t)에 있어서의 축이송 속도(Vx)를 다음 식 (18)로 결정하여, 스캔한다.
Vx=Vx0+Vδ2·sin(Px/PxL×t×2π) (18)
여기서, Vδ2는, x축 방향의 길이 주기(PxL)에 있어서의 속도 변동폭이며, 길이 주기(PxL)의 피치 변동폭(δ2, Px, Vx0)에 의해, 다음 식 (19)로 나타내어진다.
Vδ2=δ2×Vx0/Px (19)
다음으로, 레지스트층을 현상한다. 레지스트층의 현상은, 0.03 wt％의 글리신 수용액을 이용하여, 처리 시간 240초의 조건으로 실시하였다. 다음으로, 현상한 레지스트층을 마스크로 하여, 드라이 에칭에 의한 에칭층의 에칭을 행하였다. 드라이 에칭은, 에칭 가스로서 SF6을 이용하고, 처리 가스압 1 ㎩, 처리 전력 300 W, 처리 시간 5분의 조건으로 실시하였다. 다음으로, 표면에 미세 구조가 부여된 원통형 금형으로부터, 잔사의 레지스트층만을 pH 1의 염산으로 6분간의 조건으로 박리하여 원통 몰드(전사용 몰드)를 제작하였다.
(수지 몰드의 제작)
얻어진 원통형의 석영 유리 롤 표면(전사용 몰드)에 대하여, 듀라서프 HD-1101Z(다이킨카가쿠코교사 제조)를 도포하여, 60℃에서 1시간 가열 후, 실온에서 24시간 정치, 고정화하였다. 그 후, 듀라서프 HD-ZV(다이킨카가쿠코교사 제조)로 3회 세정하고, 이형 처리를 실시하였다.
다음으로, 얻어진 원통 몰드로부터 릴형 수지 몰드를 제작하였다. OPTOOL DAC HP(다이킨코교사 제조), 트리메틸올프로판트리아크릴레이트(토아고세이사 제조 M350) 및 Irgacure 184(Ciba사 제조)를 중량부로 10:100:5의 비율로 혼합하여 광경화성 수지를 조제하였다. 다음으로, 이 광경화성 수지를 PET 필름(A4100, 토요보사 제조: 폭 300 ㎜, 두께 100 ㎛)의 접착 용이면에 마이크로 그라비어 코팅(야스이세이키사 제조)에 의해, 도포막 두께 6 ㎛가 되도록 도포하였다.
이어서, 원통 몰드(원통형 금형)에 대하여, 광경화성 수지를 도포한 PET 필름을 닙 롤(0.1 ㎫)로 압박하고, 대기 하, 온도 25℃, 습도 60％에서, 램프 중심 하에서의 적산 노광량이 600 mJ/㎠가 되도록, UV 노광 장치(퓨전 UV 시스템·재팬사 제조, H 벌브)를 이용하여 자외선을 조사하여 연속적으로 광경화를 실시하여, 표면에 미세 구조가 반전 전사된 릴형 투명 수지 몰드(길이 200 m, 폭 300 ㎜)를 얻었다.
수지 몰드를 주사형 전자 현미경으로 관찰한 바, 단면 형상이 φ 400 ㎚, h 800 ㎚의 볼록부가 다음의 길이 주기 구조를 갖는 주기 구조로 형성되어 있었다.
X축 방향 피치(Px): 398 ㎚
X축 방향 피치(Px)에 대한 변동폭(δ2): 80 ㎚
변동폭(δ2)의 X축 방향의 길이 주기(PxL): 5 ㎛
Y축 방향 피치(Py): 460 ㎚
Y축 방향 피치(Py)에 대한 변동폭(δ1): 100 ㎚
변동폭(δ1)의 Y축 방향의 길이 주기(PyL): 5 ㎛
(전자 현미경)
장치; HITACHI s-5500
가속 전압; 10 ㎸
MODE; Normal
(반전 수지 몰드의 제작)
다음으로, OPTOOL DAC HP(다이킨코교사 제조), 트리메틸올프로판트리아크릴레이트(토아고세이사 제조 M350), 및 Irgacure 184(Ciba사 제조)를 중량부로 10:100:5의 비율로 혼합하여 광경화성 수지를 조제하였다. 이 광경화성 수지를 PET 필름(A4100, 토요보사 제조: 폭 300 ㎜, 두께 100 ㎛)의 접착 용이면에 마이크로 그라비어 코팅(야스이세이키사 제조)에 의해, 도포막 두께 2 ㎛가 되도록 도포하였다.
이어서, 상기 릴형 수지 몰드에, 광경화성 수지를 도포한 PET 필름을 닙 롤(0.1 ㎫)로 압박하고, 대기 하, 온도 25℃, 습도 60％에서, 램프 중심 하에서의 적산 노광량이 600 mJ/㎠가 되도록, UV 노광 장치(퓨전 UV 시스템·재팬사 제조, H 벌브)를 이용하여 자외선을 조사하여 연속적으로 광경화를 실시하여, 표면에 미세 구조가 반전 전사된 투명 수지 몰드 시트(길이 200 ㎜, 폭 300 ㎜)를 얻었다.
(나노 임프린트 리소그래피)
φ 2" 두께 0.33 ㎜의 C면 사파이어 기재 상에, 마스크 재료를 스핀 코팅법(2000 rpm, 20초)에 의해 도포하여, 레지스트층을 형성하였다. 마스크 재료는, 감광성 수지 조성물의 고형분을 5 중량％가 되도록 프로필렌글리콜모노메틸에테르로 희석한 도포 용액을 제작하였다.
(감광성 수지 조성물)
감광성 수지 조성물로서는, 3-에틸-3{[3-에틸옥세탄-3-일)메톡시]메틸}옥세탄(OXT-221, 토아고세이사 제조) 20 중량부, 3',4'-에폭시시클로헥산카르복실산3,4-에폭시시클로헥실메틸(와코쥰야쿠사 제조) 80 중량부, 페녹시디에틸렌글리콜아크릴레이트(아로닉스(등록 상표) M-101A, 토아고세이사 제조) 50 중량부, 에틸렌옥사이드 변성 비스페놀 A 디아크릴레이트(아로닉스(등록 상표) M-211B, 토아고세이사 제조) 50 중량부, DTS-102(미도리카가쿠사 제조) 8 중량부, 1,9-디부톡시안트라센(안트라큐어(등록 상표) UVS-1331, 가와사키카세이사 제조) 1 중량부, Irgacure(등록 상표) 184(Ciba사 제조) 5 중량부 및 옵툴(등록 상표) DAC HP(20％ 고형분, 다이킨코교사 제조) 4 중량부를 혼합하여 사용하였다.
레지스트층을 형성한 사파이어 기재 상에, 투명 수지 몰드 시트를 70 ㎜×70 ㎜(□ 70 ㎜)으로 절단하여 접합시켰다. 접합에는, 산텍크사 제조의 필름 접합 장치(TMS-S2)를 사용하며, 접합 닙력 90 N, 접합 속도 1.5 m/s로 접합시켰다. 다음으로, 접합하여 일체화한 투명 수지 몰드/레지스트층/사파이어 기재를, □ 70 ㎜×t 10 ㎜의 투명 실리콘판(경도 20) 2장으로 사이에 끼웠다. 그 상태로, 엔지니어링시스템사 제조의 나노 임프린트 장치(EUN-4200)를 이용하여, 0.05 ㎫의 압력으로 프레스하였다. 프레스한 상태로, 투명 수지 몰드측으로부터 자외선을 2500 mJ/㎠로 조사하여, 레지스트층을 경화시켰다. 경화 후, 투명 실리콘판과 투명 수지 몰드를 박리하여, C면형으로 패턴이 형성된 레지스트/사파이어 적층체를 얻었다.
(에칭)
반응성 이온 에칭 장치(RIE-101iPH, 샘코가부시키가이샤 제조)를 이용하여, 하기 에칭 조건으로 사파이어를 에칭하였다.
에칭 가스: Cl2/(Cl2+BCl3)=0.1
가스 유량: 10 sccm
에칭 압력: 0.1 ㎩
안테나: 50 w
바이어스: 50 w
에칭 후, 사파이어 기재의 단면을 전자 현미경으로 관찰한 바, 단면 형상 φ 400 ㎚, h=250 ㎚의 볼록부가, 나노 임프린트에 사용한 릴형 투명 수지 몰드와 동일한 길이 주기 구조를 포함하는 주기 구조였다.
(반도체 발광 소자의 형성)
얻어진 사파이어 기재 상에, MOCVD에 의해, (1) AlGaN 저온 버퍼층, (2) n형 GaN층, (3) n형 AlGaN 클래드층, (4) InGaN 발광층(MQW), (5) p형 AlGaN 클래드층, (6) p형 GaN층, (7) ITO층을 연속적으로 적층하였다. 사파이어 기재 상의 요철은, (2) n형 GaN층의 적층 시에 매립되어, 평탄화하는 제막 조건으로 하였다. 또한, 에칭 가공하여 전극 패드를 부착하였다.
이 상태로, 프로버를 이용하여 p 전극 패드와 n 전극 패드 사이에 20 ㎃의 전류를 흐르게 하여 발광 출력을 측정하였다. 비교예 1과의 발광 출력비를 표 1에 나타낸다.
[실시예 2]
실시예 1과 동일하게 제작한 원통형 금형을 선속도(s)=3.0 m/sec로 회전시키면서, 이하의 조건으로 노광하였다.
노광용 반도체 레이저 파장: 405 ㎚
노광 레이저 파워: 3.5 ㎽
X축 방향 피치(Px): 173 ㎚
X축 방향 피치(Px)에 대한 변동폭(δ2): 17 ㎚
변동폭(δ2)의 X축 방향의 길이 주기(PxL): 5 ㎛
Y축 방향 피치(Py): 200 ㎚
Y축 방향 피치(Py)에 대한 변동폭(δ1): 20 ㎚
변동폭(δ1)의 Y축 방향의 길이 주기(PyL): 5 ㎛
이하, 실시예 1과 동일한 조작에 의해, 표면에 미세 구조가 반전 전사된 릴형 투명 수지 몰드(길이 200 m, 폭 300 ㎜)를 얻었다.
수지 몰드를 주사형 전자 현미경으로 관찰한 바, 단면 형상이 φ 150 ㎚±15 ㎚, h 260 ㎚±30 ㎚인 볼록부가 다음의 길이 주기 구조를 갖는 주기 구조로 형성되어 있었다.
X축 방향 피치(Px): 173 ㎚
X축 방향 피치(Px)에 대한 변동폭(δ2): 17 ㎚
변동폭(δ2)의 X축 방향의 길이 주기(PxL): 5 ㎛
Y축 방향 피치(Py): 200 ㎚
Y축 방향 피치(Py)에 대한 변동폭(δ1): 20 ㎚
변동폭(δ1)의 Y축 방향의 길이 주기(PyL): 5 ㎛
도트 직경과 도트 높이의 최대값은, 가장 주위와의 도트 사이 거리가 좁은 도트에 있어서 관찰되고, 도트 직경과 도트 높이의 최소값은, 가장 주위와의 도트 사이 거리가 넓은 도트에 있어서 관찰되며, 그 사이의 도트 직경은, 도트 사이 거리의 변동폭의 변조와 동일한 변조 곡선을 나타내었다.
이하, 실시예 1과 동일하게 반도체 발광 소자를 제작하고, 발광 출력을 측정하였다. 발광 출력비를 표 1에 나타낸다.
[실시예 3]
실시예 1과 동일하게 제작한 원통형 금형을 선속도(s)=1.0 m/sec로 회전시키면서, 이하의 조건으로 노광하였다.
노광용 반도체 레이저 파장: 405 ㎚
노광 레이저 파워: 3.5 ㎽
X축 방향 피치(Px): 260 ㎚
X축 방향 피치(Px)에 대한 변동폭(δ2): 26 ㎚
변동폭(δ2)의 X축 방향의 길이 주기(PxL): 3.64 ㎛
Y축 방향 피치(Py): 300 ㎚
Y축 방향 피치(Py)에 대한 변동폭(δ1): 30 ㎚
변동폭(δ1)의 Y축 방향의 길이 주기(PyL): 4.2 ㎛
다음에 실시예 1과 마찬가지로, 표면 구조가 반전 전사된 릴형 투명 수지 몰드(길이 200 m, 폭 300 ㎜)를 얻을 수 있었다.
다음으로, 제작한 릴형 투명 수지 몰드의 표면을 주사형 전자 현미경에 의해 관찰하였다. 전자 현미경 사진을 도 25에 나타낸다. 도 25는 평면시에서의 요철 구조의 전자 현미경 사진이다. 도 25로부터 알 수 있듯이, 이 미세 구조에 있어서는, Y축 방향(상하 방향), X축 방향(좌우 방향) 모두, 나노 오더의 볼록부가 부정 간격으로 배열되고, 각 피치는, 상기한 피치가, 길이 주기로 반복 배열되어 있다.
이하, 실시예 1과 동일하게 반도체 발광 소자를 제작하고, 발광 출력을 측정하였다. 발광 출력비를 표 1에 나타낸다.
[실시예 4]
실시예 1과 동일하게 제작한 원통형 금형을 선속도(s)=1.0 m/sec로 회전시키면서, 이하의 조건으로 노광하였다.
노광용 반도체 레이저 파장: 405 ㎚
노광 레이저 파워: 3.5 ㎽
X축 방향 피치(Px): 200 ㎚
Y축 방향 피치(Py): 200 ㎚
피치(Py)의 기준 신호의 제어를 초기만으로 하였다.
다음에 실시예 1과 마찬가지로, 표면 구조가 반전 전사된 릴형 투명 수지 몰드(길이 200 m, 폭 300 ㎜)를 얻을 수 있었다.
다음으로, 제작한 릴형 투명 수지 몰드의 표면을 주사형 전자 현미경에 의해 관찰하였다. 전자 현미경 사진을 도 26에 나타낸다. 도 26으로부터 알 수 있듯이, 이 미세 구조에 있어서는, Y축 방향(상하 방향)에 있어서 설정한 피치(Py)로 볼록부가 열형으로 배열되어 있다. 또한, 이 열형의 볼록부는, X축 방향(좌우 방향)에 있어서 소정의 피치(Px)로 반복 설치되어 있는 것을 알 수 있다. 또한, X축 방향에 있어서 인접하여 배열된 열형의 볼록부 사이에 있어서, 시프트량(α)이 불규칙한 것을 알 수 있었다.
X축 방향 피치(Px): 200 ㎚
Y축 방향 피치(Py):200 ㎚
이하, 실시예 1과 동일하게 반도체 발광 소자를 제작하고, 발광 출력을 측정하였다. 발광 출력비를 표 1에 나타낸다.
[실시예 5]
원통형 몰드의 제작에 있어서, 노광용 반도체 레이저의 발광 주파수에 랜덤 신호를 중첩하고, Y축 방향의 피치(Py)에 하기에 나타내는 변동폭(δ)을 마련하였다.
Y축 방향 피치(Py): 200 ㎚±10 ㎚
이하, 실시예 1과 동일하게 반도체 발광 소자를 제작하고, 발광 출력을 측정하였다. 발광 출력비를 표 1에 나타낸다.
[실시예 6]
기재를 SiC로 한 것 이외에는, 실시예 4와 동일하게 하여 SiC 기재(광학용 기재) 및 반도체 발광 소자를 제작하고, 발광 출력을 측정하였다. 발광 출력비를 표 1에 나타낸다.
[실시예 7]
실시예 1과 동일하게 하여, 표면에 미세 구조가 반전 전사된 투명 수지 몰드 시트(길이 200 m, 폭 300 ㎜)를 얻었다.
(적층 반도체층의 형성)
φ 2" 두께 0.37 ㎜의 C면 사파이어 기재 상에, MOCVD에 의해, (1) AlGaN 저온 버퍼층, (2) n형 GaN층, (3) n형 AlGaN 클래드층, (4) InGaN 발광층(MQW), (5) p형 AlGaN 클래드층, (6) p형 GaN 층을 연속적으로 적층하여, 적층 반도체층을 형성하였다.
(나노 임프린트 리소그래피)
얻어진 적층 반도체층의 최표면의 (6) p형 GaN층 상에, 마스크 재료를 스핀 코팅법(2000 rpm, 20초)에 의해 도포하여, 레지스트층을 형성하였다. 마스크 재료는, 감광성 수지 조성물의 고형분을 5 중량％가 되도록 프로필렌글리콜모노메틸에테르로 희석한 도포 용액을 제작하였다. 감광성 수지 조성물은, 실시예 1과 동일 조성의 것을 사용하였다.
레지스트층을 형성한 GaN면 상에, 투명 수지 몰드 시트를 70 ㎜×70 ㎜(□ 70 ㎜)로 절단하여 접합시켰다. 접합에는, 산텍크사 제조의 필름 접합 장치(TMS-S2)를 사용하고, 접합 닙력 90 N, 접합 속도 1.5 m/s로 접합시켰다. 다음으로, 접합하여 일체화한 투명 수지 몰드/레지스트층/GaN층/사파이어 기재를, □ 70 ㎜×t 10 ㎜의 투명 실리콘판(경도 20) 2장으로 사이에 끼웠다. 그 상태로, 엔지니어링시스템사 제조의 나노 임프린트 장치(EUN-4200)를 이용하여, 0.05 ㎫의 압력으로 프레스하였다. 프레스한 상태로, 투명 수지 몰드측으로부터 자외선을 2500 mJ/㎠로 조사하여, 레지스트층을 경화시켰다. 경화 후, 투명 실리콘판과 투명 수지 몰드를 박리하여, C면형으로 패턴이 형성된 레지스트/GaN/사파이어 적층체를 얻었다.
(에칭)
반응성 이온 에칭 장치(RIE-101iPH, 샘코가부시키가이샤 제조)를 이용하여, 하기 에칭 조건으로 GaN 반도체층을 에칭하였다.
에칭 가스: Cl2/(Cl2+BCl3)=0.1
가스 유량: 10 sccm
에칭 압력: 0.1 ㎩
안테나: 50 w
바이어스: 50 w
에칭 후, GaN면 상을 전자 현미경으로 관찰한 바, 단면 형상 φ 400 ㎚, h=50 ㎚의 볼록부가, 나노 임프린트에 사용한 릴형 투명 수지 몰드와 동일한 길이 주기 구조를 포함하는 주기 구조였다.
(반도체 발광 소자의 형성)
요철 패턴이 형성된 적층 반도체층 표면의 GaN면 상에, 투명 도전막으로서 ITO층을 스퍼터에 의해 더 형성하였다. 또한, 에칭 가공하여 전극 패드를 부착하였다.
이 상태로, 프로버를 이용하여 p 전극 패드와 n 전극 패드 사이에 20 ㎃의 전류를 흐르게 하여 발광 출력을 측정하였다. 이 실시예 7과, 하기 비교예 1의 발광 출력비를 표 1에 나타낸다.
[실시예 8]
실시예 1과 동일하게 하여, 표면에 미세 구조가 반전 전사된 투명 수지 몰드 시트(길이 200 m, 폭 300 ㎜)를 얻었다.
(적층 반도체층의 형성)
φ 2" 두께 0.37 ㎜의 C면 사파이어 기재 상에, MOCVD에 의해, (1) AlGaN 저온 버퍼층, (2) n형 GaN층, (3) n형 AlGaN 클래드층, (4) InGaN 발광층(MQW), (5) p형 AlGaN 클래드층, (6) p형 GaN층, (7) ITO층을 연속적으로 적층하여, 적층 반도체층을 형성하였다.
(나노 임프린트 리소그래피)
얻어진 적층 반도체층의 최표면의 (7) ITO층 상에, 마스크 재료를 스핀 코팅법(2000 rpm, 20초)에 의해 도포하여, 레지스트층을 형성하였다. 마스크 재료는, 감광성 수지 조성물의 고형분을 5 중량％가 되도록 프로필렌글리콜모노메틸에테르로 희석한 도포 용액을 제작하였다. 감광성 수지 조성물은, 실시예 1과 동일 조성이었다.
레지스트층을 형성한 ITO면 상에, 투명 수지 몰드 시트를 70 ㎜×70 ㎜(□ 70 ㎜)로 절단하여 접합시켰다. 접합에는, 산텍크사 제조의 필름 접합 장치(TMS-S2)를 사용하고, 접합 닙력 90 N, 접합 속도 1.5 m/s로 접합시켰다. 다음으로, 접합하여 일체화한 투명 수지 몰드/레지스트층/ITO층/GaN층/사파이어 기재를, □ 70 ㎜×t 10 ㎜의 투명 실리콘판(경도 20) 2장으로 사이에 끼웠다. 그 상태로, 엔지니어링시스템사 제조의 나노 임프린트 장치(EUN-4200)를 이용하여, 0.05 ㎫의 압력으로 프레스하였다. 프레스한 상태로, 투명 수지 몰드측으로부터 자외선을 2500 mJ/㎠로 조사하여, 레지스트층을 경화시켰다. 경화 후, 투명 실리콘판과 투명 수지 몰드를 박리하여, C면형으로 패턴이 형성된 레지스트/ITO/GaN/사파이어 적층체를 얻었다.
(에칭)
반응성 이온 에칭 장치(RIE-101iPH, 샘코가부시키가이샤 제조)를 이용하여, 하기 에칭 조건으로 ITO층을 에칭하였다.
에칭 가스: Cl2/(Cl2+BCl3)=0.1
가스 유량: 10 sccm
에칭 압력: 0.1 ㎩
안테나: 50 w
바이어스: 50 w
에칭 후, ITO면 상을 전자 현미경으로 관찰한 바, 단면 형상 φ 400 ㎚, h=50 ㎚의 볼록부가, 나노 임프린트에 사용한 릴형 투명 수지 몰드와 동일한 길이 주기 구조를 포함하는 주기 구조였다.
(반도체 발광 소자의 형성)
요철 패턴이 형성된 적층 반도체층 표면의 ITO면 상에, 더욱, 에칭 가공하여 전극 패드를 부착하였다.
이 상태로, 프로버를 이용하여 p 전극 패드와 n 전극 패드 사이에 20 ㎃의 전류를 흐르게 하여 발광 출력을 측정하였다. 이 실시예 8과, 하기 비교예 1의 발광 출력비를 표 1에 나타낸다.
[비교예 1]
실시예 1과 동일한 조건으로 통상의 플랫한 사파이어 기재 상에 반도체 발광층을 형성하고, 동일한 방법으로 발광 출력을 측정하였다.
[비교예 2]
통상의 포토 리소그래피법에 의해, 직경 3 ㎛, 피치 6 ㎛, 높이 2 ㎛의 육방 배치의 요철 구조를 사파이어 기재 상에 마련하였다. 그 후, 실시예 1과 동일한 조건으로 반도체 발광층을 형성하여, 동일한 방법으로 발광 출력을 측정하였다.
[비교예 3]
실시예 1과 동일한 방법으로, 반도체 레이저를 이용한 직접 묘화 리소그래피법에 의해 나노 패턴의 미세 구조(미세 요철 구조)를 석영 유리 표면에 형성하였다. X축 방향, Y축 방향의 피치는 동일하며, 피치 변동이 없는 육방 배열로 하였다.
X축 방향 피치(Px): 398 ㎚
Y축 방향 피치(Py): 460 ㎚
그 후, 실시예 1과 동일한 방법으로, 반도체 발광층을 형성하여, 발광 출력을 측정하였다.
[비교예 4]
반도체 레이저를 이용한 직접 묘화 리소그래피법에 의해 나노 패턴의 미세 구조(미세 요철 구조)를 석영 유리 표면에 형성하였다. X축 방향, Y축 방향의 피치는 동일하며, 피치 변동이 없는 육방 배열로 하였다.
X축 방향 피치(Px): 200 ㎚
Y축 방향 피치(Py): 200 ㎚
상기 이외에는, 실시예 1과 동일하게 하여 사파이어 기재(광학용 기재) 및 반도체 발광 소자를 제작하여, 발광 출력을 측정하였다. 결과를 표 1에 나타낸다.
[비교예 5]
통상의 포토 리소그래피법에 의해, 직경 3 ㎛, 피치 6 ㎛, 높이 50 ㎚의 육방 배치의 요철 구조를 사파이어 기재 상의 p형 GaN층 상에 마련하였다. 그 후, 실시예 7과 동일한 조건으로 반도체 발광 소자를 형성하여, 동일한 방법으로 발광 출력을 측정하였다.
[비교예 6]
통상의 포토 리소그래피법에 의해, 직경 3 ㎛, 피치 6 ㎛, 높이 50 ㎚의 육방 배치의 요철 구조를 실시예 8에 이용한 적층 반도체층 상에 마련하였다. 그 후, 실시예 8과 동일한 조건으로 반도체 발광 소자를 제작하여, 동일한 방향에서 발광 출력을 측정하였다.
표 1은, 비교예 1의 출력을 1로 하여, 발광 출력비로서 나타내고 있다. 표 1로부터, 본 실시형태에 따른 광학용 기재(실시예 1∼실시예 6)에 의하면, 종래의 평탄한 사파이어 기재(비교예 1), μ 오더의 요철을 갖는 사파이어 기재(비교예 2), 피치 변동이 없는 나노 오더의 요철을 갖는 사파이어 기재(비교예 3)에 비해서, 사파이어 기재 상에 성막한 반도체층 중의 전위 결함수를 저감할 수 있고, 또한, 주기성이 흐트러진 요철 패턴에 기인하는 광 산란에 의해 도파 모드를 해소하여 광 취출 효율을 올릴 수 있기 때문에, 높은 발광 효율을 갖는 반도체 발광 소자를 얻을 수 있는 것을 알 수 있었다.
또한, 표 1로부터, 본 실시형태에 따른 반도체 발광 소자(실시예 7, 8)에 의하면, 종래가 평탄한 최표층(비교예 1), 마이크로 오더의 요철을 갖는 GaN 최표층(비교예 4), 마이크로 오더의 요철을 갖는 ITO 최표층(비교예 5)에 비해서, 투명 도전막, p 전극 패드와의 컨택트 저항을 저감하고, 또한, 주기성이 흐트러진 요철 패턴에 기인하는 광 산란에 의해 도광 모드를 해소하여 광 취출 효율을 올릴 수 있기 때문에, 높은 발광 효율을 갖는 것을 알 수 있었다.
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또한, 본 발명은 상기 실시형태에 한정되지 않고, 여러가지로 변경하여 실시 가능하다. 상기 실시형태에 있어서, 첨부 도면에 도시되어 있는 크기나 형상 등에 대해서는, 이것에 한정되지 않고, 본 발명의 효과를 발휘하는 범위 내에서 적절하게 변경이 가능하다. 그 외, 본 발명의 목적 범위를 일탈하지 않는 한에서 적절하게 변경하여 실시 가능하다.
본 발명에 따르면, 광학용 기재, 및 반도체 발광 소자에 구비된 미세 구조층에 의해, 반도체층 중의 전위 결함수를 저감함으로써 내부 양자 효율(IQE)을 개선하고, 혹은, p형 반도체층의 오믹 컨택트를 향상시켜 전자 주입 효율(EIE)을 개선하며, 또한, 광 산란에 의해 도파 모드를 해소하여 광 취출 효율(LEE)을 높임으로써, LED의 발광 효율을 향상시킬 수 있다. 따라서, 본 발명의 광학용 기재 및 반도체 발광 소자는, 높은 발광 효율을 갖기 때문에, 전력의 유효 활용을 할 수 있으며, 에너지 절약에 크게 공헌할 수 있다.
본 출원은, 2011년 8월 31일 출원의 일본 특허 출원 제2011-188803호 및 일본 특허 출원 제2011-188804호, 2011년 10월 18일 출원의 일본 특허 출원 제2011-229121호, 2012년 2월 10일 출원의 일본 특허 출원 제2012-27548호, 일본 특허 출원 제2012-27549호 및 일본 특허 출원 제2012-27550호, 및, 2012년 4월 10일 출원의 일본 특허 출원 제2012-89230에 기초한다. 이들 내용은 전부 여기에 포함시켜 둔다.

Claims (22)

  1. 기재 주면으로부터 면외 방향으로 연장하는 복수의 볼록부 또는 오목부로 구성되는 도트를 포함하는 미세 구조층을 구비하고, 상기 미세 구조층은, 상기 기재 주면 내의 제1 방향에 있어서, 상기 복수의 도트가 피치(Py)로 배열된 복수의 도트열을 구성하며, 한편, 상기 기재 주면 내의 상기 제1 방향에 직교하는 제2 방향에 있어서, 상기 복수의 도트열이 피치(Px)로 배열된 복수의 도트열을 구성하고 있고,
    상기 피치(Py) 및 상기 피치(Px)는 어느 한쪽이 나노 오더의 일정 간격이며 다른쪽이 나노 오더의 부정 간격이거나, 또는 모두 나노 오더의 부정 간격인 것을 특징으로 하는 광학용 기재.
  2. 제1항에 있어서, 상기 나노 오더의 부정 간격이 변동폭(δ)인 것을 특징으로 하는 광학용 기재.
  3. 제1항에 있어서, 부정 간격의 상기 피치(Py)는, 각 도트의 중심 사이의 거리와 같고, 부정 간격의 상기 피치(Px)는, 상기 복수의 도트가 상기 피치(Py)로 배열된 복수의 도트열 사이 거리와 같으며, 또한, 상기 피치(Py) 및 상기 피치(Px)는 각 도트의 직경보다 크고,
    상기 피치(Py)가 부정 간격인 경우에는, 적어도 인접하는 4개 이상 m개 이하의 상기 도트 사이의 상기 피치(Pyn)(3≤n≤2a 또는 3≤n≤2a+1. 단, m, a는 양의 정수이며, n=m-1임)는 하기 식 (1)의 관계를 만족하며, 상기 제1 방향에 있어서, 상기 피치(Py1∼Pyn)로 구성되는 도트군이 적어도 1개 이상 배열되고,
    상기 피치(Px)가 부정 간격인 경우에는, 적어도 인접하는 4개 이상 m개 이하의 상기 도트 사이의 상기 피치(Pxn)(3≤n≤2a 또는 3≤n≤2a+1. 단, m, a는 양의 정수이며, n=m-1임)는 하기 식 (2)의 관계를 만족하며, 상기 제2 방향에 있어서, 상기 피치(Px1∼Pxn)로 구성되는 도트열군이 적어도 1개 이상 배열되는 것을 특징으로 하는 광학용 기재.
    Py1<Py2<Py3<…<Pya>…>Pyn (1)
    Px1<Px2<Px3<…<Pxa>…>Pxn (2)
  4. 제1항에 있어서, 부정 간격의 상기 피치(Py)는, 각 도트의 중심 사이의 거리와 같고, 부정 간격의 상기 피치(Px)는, 상기 복수의 도트가 상기 피치(Py)로 배열된 복수의 도트열 사이 거리와 같으며, 또한, 상기 피치(Py) 및 상기 피치(Px)는 각 도트의 직경보다 크고,
    상기 피치(Py)가 부정 간격인 경우에는, 적어도 인접하는 4개 이상 m개 이하의 상기 도트 사이의 상기 피치(Pyn)(3≤n≤2a 또는 3≤n≤2a+1. 단, m, a는 양의 정수이며, n=m-1임)는 하기 식 (1)의 관계를 만족하며, 상기 제1 방향에 있어서, 상기 피치(Py1∼Pyn)로 구성되는 도트군이, 길이 주기 단위(Lyz)를 반복 배열한 구성이고, 또한,
    상기 피치(Px)가 부정 간격인 경우에는, 적어도 인접하는 4개 이상 m개 이하의 상기 도트 사이의 상기 피치(Pxn)(3≤n≤2a 또는 3≤n≤2a+1. 단, m, a는 양의 정수이며, n=m-1임)는 하기 식 (2)의 관계를 만족하며, 상기 제2 방향에 있어서, 상기 피치(Px1∼Pxn)로 구성되는 도트열군이, 길이 주기 단위(Lxz)를 반복 배열한 구성인 것을 특징으로 하는 광학용 기재.
    Py1<Py2<Py3<…<Pya>…>Pyn (1)
    Px1<Px2<Px3<…<Pxa>…>Pxn (2)
  5. 제3항에 있어서, 상기한 도트의 각각의 직경이, 피치(Py) 및/또는 피치(Px)에 대응하여 증감하고,
    상기 피치(Py)가 부정 간격인 경우에는, 적어도 인접하는 4개 이상 m개 이하의 상기 피치를 구성하는 도트 직경(Dyn)(3≤n≤2a 또는 3≤n≤2n+1. 단 m, a는 양의 정수이며, n=m-1임)은 하기 식 (3)의 관계를 만족하며, 상기 제1 방향에 있어서, 상기 도트 직경(Dy1∼Dyn)으로 구성되는 도트군이 적어도 1개 이상 배열되고,
    상기 피치(Px)가 부정 간격인 경우에는, 적어도 인접하는 4개 이상 m개 이하의 상기 피치를 구성하는 도트 직경(Dxn)(3≤n≤2a 또는 3≤n≤2n+1. 단, m, a는 양의 정수이며, n=m-1임)은 하기 식 (4)의 관계를 만족하며, 상기 제2 방향에 있어서, 상기 도트 직경(Dx1∼Dxn)으로 구성되는 도트군이 적어도 1개 이상 배열되는 것을 특징으로 하는 광학용 기재.
    Dy1<Dy2<Dy3<…<Dya>…>Dyn (3)
    Dx1<Dx2<Dx3<…<Dxa>…>Dxn (4)
  6. 제4항에 있어서, 상기한 도트의 각각의 직경이, 피치(Py) 및/또는 피치(Px)에 대응하여 증감하고,
    상기 피치(Py)가 부정 간격인 경우에는, 적어도 인접하는 4개 이상 m개 이하의 상기 피치를 구성하는 도트 직경(Dyn)(3≤n≤2a 또는 3≤n≤2n+1. 단, m, a는 양의 정수이며, n=m-1임)은 하기 식 (3)의 관계를 만족하며, 상기 제1 방향에 있어서, 상기 도트 직경(Dy1∼Dyn)으로 구성되는 도트군이 길이 주기 단위(Lyz)로 반복 배열되고, 또한,
    상기 피치(Px)가 부정 간격인 경우에는, 적어도 인접하는 4개 이상 m개 이하의 상기 피치를 구성하는 도트 직경(Dxn)(3≤n≤2a 또는 3≤n≤2n+1. 단, m, a는 양의 정수이며, n=m-1임)은 하기 식 (4)의 관계를 만족하며, 상기 제2 방향에 있어서, 상기 도트 직경(Dx1∼Dxn)으로 구성되는 도트군이 길이 주기 단위(Lxz)로 반복 배열되는 것을 특징으로 하는 광학용 기재.
    Dy1<Dy2<Dy3<…<Dya>…>Dyn (3)
    Dx1<Dx2<Dx3<…<Dxa>…>Dxn (4)
  7. 제5항에 있어서, 상기한 도트의 각각의 높이가, 피치(Py) 및/또는 피치(Px)에 대응하여 증감하고,
    상기 피치(Py)가 부정 간격인 경우에는, 적어도 인접하는 4개 이상 m개 이하의 상기 피치를 구성하는 도트 높이(Hyn)(3≤n≤2a 또는 3≤n≤2n+1. 단, m, a는 양의 정수이며, n=m-1임)는 하기 식 (5)의 관계를 만족하며, 상기 제1 방향에 있어서, 상기 도트 높이(Hy1∼Hyn)로 구성되는 도트군이 적어도 1개 이상 배열되고,
    상기 피치(Px)가 부정 간격인 경우에는, 적어도 인접하는 4개 이상 m개 이하의 상기 피치를 구성하는 도트 높이(Hxn)(3≤n≤2a 또는 3≤n≤2n+1. 단, m, a는 양의 정수이며, n=m-1임)는 하기 식 (6)의 관계를 만족하며, 상기 제2 방향에 있어서, 상기 도트 직경(Hx1∼Hxn)으로 구성되는 도트군이 적어도 1개 이상 배열되는 것을 특징으로 하는 광학용 기재.
    Hy1<Hy2<Hy3<…<Hya>…>Hyn (5)
    Hx1<Hx2<Hx3<…<Hxa>…>Hxn (6)
  8. 제6항에 있어서, 상기한 도트의 각각의 높이가, 피치(Py) 및/또는 피치(Px)에 대응하여 증감하고,
    상기 피치(Py)가 부정 간격인 경우에는, 적어도 인접하는 4개 이상 m개 이하의 상기 피치를 구성하는 도트 높이(Hyn)(3≤n≤2a 또는 3≤n≤2n+1. 단, m, a는 양의 정수이며, n=m-1임)는 하기 식 (5)의 관계를 만족하며, 상기 제1 방향에 있어서, 상기 도트 높이(Hy1∼Hyn)로 구성되는 도트군이 길이 주기 단위(Lyz)로 반복 배열되고, 또한,
    상기 피치(Px)가 부정 간격인 경우에는, 적어도 인접하는 4개 이상 m개 이하의 상기 피치를 구성하는 도트 높이(Hxn)(3≤n≤2a 또는 3≤n≤2n+1. 단, m, a는 양의 정수이며, n=m-1임)는 하기 식 (6)의 관계를 만족하며, 상기 제2 방향에 있어서, 상기 도트 높이(Hx1∼Hxn)로 구성되는 도트군이 길이 주기 단위(Lxz)로 반복 배열되는 것을 특징으로 하는 광학용 기재.
    Hy1<Hy2<Hy3<…<Hya>…>Hyn (5)
    Hx1<Hx2<Hx3<…<Hxa>…>Hxn (6)
  9. 기재의 주면으로부터 면외 방향으로 연장하는 복수의 볼록부 또는 오목부로 구성되는 복수의 도트를 포함하는 미세 구조층을 구비하고, 상기 미세 구조층은, 상기 기재의 주면 내의 제1 방향에 있어서 상기 복수의 도트가 일정 간격의 나노 오더의 피치(Py)로 배열된 도트열을 구성하며, 또한, 이들 도트열을 상기 제1 방향에 직교하는 제2 방향으로 일정 간격의 나노 오더의 피치(Px)로 병설하고,
    인접하는 제1 도트열 및 제2 도트열 사이의 상기 제1 방향에 있어서의 시프트량(α1)과, 상기 제2 도트열 및 상기 제2 도트열에 인접하는 제3 도트열 사이의 상기 제1 방향에 있어서의 시프트량(α2)이 서로 상이한 것을 특징으로 하는 광학용 기재.
  10. 제9항에 있어서, 상기 시프트량(α1)과 상기 시프트량(α2)의 차분이 일정하지 않은 것을 특징으로 하는 광학용 기재.
  11. 제1항 내지 제10항 중 어느 한 항에 기재된 광학용 기재를, 적어도 하나 이상 구성에 포함하는 것을 특징으로 하는 반도체 발광 소자.
  12. 제1항 내지 제10항 중 어느 한 항에 기재된 광학용 기재를 전사 부형에 의해 제조하기 위한 임프린트용 몰드로서, 상기 임프린트용 몰드는, 상기 광학용 기재 주면 상의 배치된 도트와 감합하는 형상을 갖는 것을 특징으로 하는 임프린트용 몰드.
  13. 제1항에 기재된 광학용 기재를 전사 부형에 의해 제조하기 위한, 임프린트용 몰드 표면에 배치되는 도트 패턴에 대응하는 도트 패턴을, 레지스트층으로 피복된 롤형 부재의 표면을 레이저광으로 펄스 노광하여, 상기 레지스트층에 복수의 노광부로 이루어지는 노광 패턴을 형성하는 노광 장치로서,
    상기 롤형 부재를 중심축 둘레에 회전시키는 회전 제어부와,
    상기 레이저광을 조사하는 가공 헤드부와,
    상기 가공 헤드부를 상기 롤형 부재의 길이축 방향을 따라 이동시키는 축방향 이동 수단과,
    상기 회전 제어부의 회전과 동기한 기준 신호에 기초하여, 위상 변조시킨 펄스 신호에 기초한 펄스 노광을 반복하고, 상기 롤형 부재의 원주를 따라 상기 노광 패턴을 형성하도록 상기 가공 헤드부를 제어하는 노광 제어부
    를 구비하는 것을 특징으로 하는 노광 장치.
  14. 제13항에 있어서, 상기 가공 헤드부를 상기 롤형 부재의 길이축 방향을 따라 주기적으로 변화하는 이동 속도로 이동시키는 상기 축방향 이동 수단, 및/또는, 상기 회전 제어부의 회전과 동기한 기준 신호에 기초하여 제어한 펄스 신호에 기초한 펄스 노광을 반복하고, 상기 롤형 부재의 원주를 따라 상기 노광 패턴을 형성하도록 상기 가공 헤드부를 제어하는 상기 노광 제어부를 구비하는 것을 특징으로 하는 노광 장치.
  15. 제13항 또는 제14항에 있어서, 상기 롤형 부재의 원주를 따라 형성되는 상기 노광 패턴의 길이 및 간격 중 적어도 한쪽이, 상기 펄스 신호에 대하여, 복수개의 펄스 길이로 제어되는 것을 특징으로 하는 노광 장치.
  16. 제13항 내지 제15항 중 어느 한 항에 있어서, 상기 롤형 부재의 원주를 따라 형성되는 상기 노광 패턴의 피치 및 사이즈가 50 ㎚ 이상 1 ㎛ 이하인 것을 특징으로 하는 노광 장치.
  17. 제13항 또는 제14항에 있어서, 상기 롤형 부재의 표면을 피복하는 상기 레지스트층은 열 반응형 레지스트로 이루어지는 것을 특징으로 하는 노광 장치.
  18. 제13항 또는 제14항에 있어서, 상기 레이저광의 파장은 550 ㎚ 이하인 것을 특징으로 하는 노광 장치.
  19. 제13항 또는 제14항에 있어서, 상기 레이저광은 대물 렌즈에 의해 수속되고, 그 초점 심도 내에 상기 롤형 부재의 표면이 존재하도록 오토 포커스되는 것을 특징으로 하는 노광 장치.
  20. 제13항 또는 제14항에 있어서, 상기 가공 헤드부에 이용하는 레이저는, 반도체 레이저인 것을 특징으로 하는 노광 장치.
  21. 제13항 또는 제14항에 있어서, 상기 가공 헤드부에 이용하는 레이저는, XeF, XeCl, KrF, ArF, F2 엑시머 레이저 중 어느 하나인 것을 특징으로 하는 노광 장치.
  22. 제13항 또는 제14항에 있어서, 상기 가공 헤드부에 이용하는 레이저는, Nd:YAG 레이저의 2배파, 3배파, 4배파 중 어느 하나인 것을 특징으로 하는 노광 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190014803A (ko) * 2017-08-03 2019-02-13 엘지디스플레이 주식회사 도전 패턴을 갖는 기판 제조 방법

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013077266A1 (ja) 2011-11-22 2013-05-30 旭化成株式会社 熱反応型レジスト材料、モールドの製造方法、モールド、現像方法およびパターン形成材料
KR101233062B1 (ko) * 2012-04-18 2013-02-19 (주)휴넷플러스 나노 급 패턴이 형성된 고효율 질화물계 발광다이오드용 기판의 제조방법
KR101705958B1 (ko) * 2012-05-14 2017-02-10 아사히 가세이 가부시키가이샤 롤러 몰드의 제작 장치 및 제작 방법
JP6107131B2 (ja) * 2012-12-27 2017-04-05 デクセリアルズ株式会社 ナノ構造体及びその作製方法
EP3010048B1 (en) 2013-06-10 2017-08-09 Asahi Kasei Kabushiki Kaisha Semiconductor light-emitting device
JP2015005696A (ja) * 2013-06-24 2015-01-08 旭化成イーマテリアルズ株式会社 半導体発光素子用ウェハ、エピタキシャルウェハ、及び半導体発光素子
TWI517439B (zh) * 2013-08-13 2016-01-11 隆達電子股份有限公司 發光二極體結構、發光二極體基板及其製作方法
CN104425658A (zh) * 2013-09-10 2015-03-18 银泰科技股份有限公司 半导体发光组件
JP6158248B2 (ja) * 2014-05-27 2017-07-05 ザ・ボード・オブ・トラスティーズ・オブ・ザ・ユニバーシティ・オブ・イリノイＴｈｅ Ｂｏａｒｄ Ｏｆ Ｔｒｕｓｔｅｅｓ Ｏｆ Ｔｈｅ Ｕｎｉｖｅｒｓｉｔｙ Ｏｆ Ｉｌｌｉｎｏｉｓ ナノ構造材料の方法および素子
DE102015109677A1 (de) * 2015-06-17 2016-12-22 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung von Halbleiterchips und Wachstumssubstrat
JPWO2017057529A1 (ja) * 2015-09-30 2018-07-12 旭化成株式会社 光学基材、半導体発光素子用基板、及び半導体発光素子
JP2017069463A (ja) * 2015-09-30 2017-04-06 旭化成株式会社 半導体発光素子及びその製造方法
CN105319840A (zh) * 2015-11-23 2016-02-10 南通天鸿镭射科技有限公司 利用复制技术制作紫外光固化无缝成型辊轮的装置及方法
JP2017126726A (ja) * 2016-01-15 2017-07-20 旭化成株式会社 半導体発光素子用基板、及びその製造方法、並びにその基板を用いた半導体発光素子
DE102016200953A1 (de) * 2016-01-25 2017-07-27 Osram Opto Semiconductors Gmbh Substrat mit Strukturelementen und Halbleiterbauelement
JP6818479B2 (ja) * 2016-09-16 2021-01-20 デクセリアルズ株式会社 原盤の製造方法
FR3059828B1 (fr) * 2016-12-02 2019-05-31 Commissariat A L'energie Atomique Et Aux Energies Alternatives Dispositif optoelectronique a diode electroluminescente a extraction augmentee
DE102016125690A1 (de) * 2016-12-23 2018-06-28 Leibniz-Institut Für Neue Materialien Gemeinnützige Gmbh Verfahren zur Herstellung von Mikrostrukturen
CN109004072A (zh) * 2018-07-27 2018-12-14 宁波升谱光电股份有限公司 一种倒装led芯片及其制备方法
JP2020118909A (ja) * 2019-01-25 2020-08-06 富士フイルム株式会社 凹凸構造の形成方法、基材の製造方法および基材
JP7368492B2 (ja) * 2019-04-09 2023-10-24 インテグリス・インコーポレーテッド ディスクのセグメント設計
RU2761426C2 (ru) * 2019-12-27 2021-12-08 федеральное государственное бюджетное образовательное учреждение высшего образования Московский педагогический государственный университет Способ размещения наноалмазов с nv-центрами на нитриде кремния

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003318441A (ja) 2001-07-24 2003-11-07 Nichia Chem Ind Ltd 半導体発光素子
JP2005259970A (ja) 2004-03-11 2005-09-22 Nichia Chem Ind Ltd 半導体発光素子
JP2007294972A (ja) 2006-04-25 2007-11-08 Lg Innotek Co Ltd 発光素子及びその製造方法
US20090046362A1 (en) * 2007-04-10 2009-02-19 Lingjie Jay Guo Roll to roll nanoimprint lithography
WO2010091936A1 (de) * 2009-02-10 2010-08-19 Osram Opto Semiconductors Gmbh Verfahren zur strukturierung einer halbleiteroberfläche und halbleiterchip
JP2011118049A (ja) * 2009-12-01 2011-06-16 Asahi Kasei Corp 露光装置及び当該露光装置により作製されたナノインプリント用モールド

Family Cites Families (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100632760B1 (ko) * 2001-03-21 2006-10-11 미츠비시 덴센 고교 가부시키가이샤 반도체 발광 소자
TW567392B (en) * 2001-09-07 2003-12-21 Nec Corp Device for generating ragged pattern data in random arrangement, computer program, mask and manufacturing device, light reflection member manufacturing device, liquid crystal manufacturing device, liquid crystal display device, portable terminal device
DE10306779A1 (de) 2002-12-30 2004-07-22 Osram Opto Semiconductors Gmbh Verfahren zum Aufrauhen einer Oberfläche eines Körpers und optoelektronisches Bauelement
JP2005011465A (ja) * 2003-06-20 2005-01-13 Seiko Epson Corp 露光基板
US7867695B2 (en) * 2003-09-11 2011-01-11 Bright View Technologies Corporation Methods for mastering microstructures through a substrate using negative photoresist
US7060587B2 (en) * 2004-02-02 2006-06-13 Interuniversitair Microelektronica Centrum (Imec) Method for forming macropores in a layer and products obtained thereof
JP2005305634A (ja) * 2004-03-26 2005-11-04 Fujitsu Ltd ナノホール構造体及びその製造方法、スタンパ及びその製造方法、磁気記録媒体及びその製造方法、並びに、磁気記録装置及び磁気記録方法
US7161188B2 (en) * 2004-06-28 2007-01-09 Matsushita Electric Industrial Co., Ltd. Semiconductor light emitting element, semiconductor light emitting device, and method for fabricating semiconductor light emitting element
CA2579751C (en) * 2004-10-28 2010-12-14 Mimasu Semiconductor Industry Co., Ltd. Process for producing semiconductor substrate, semiconductor substrate for solar application and etching solution
JP2006269163A (ja) * 2005-03-23 2006-10-05 Konica Minolta Holdings Inc 有機エレクトロルミネッセンス素子
CN101316652A (zh) * 2005-11-29 2008-12-03 皇家飞利浦电子股份有限公司 通过向基板上释放多种物质而制造生物检定基板的喷墨装置和方法
DE102006024423A1 (de) 2006-02-15 2007-08-16 Osram Opto Semiconductors Gmbh Verfahren zum Erzeugen von Strukturen in optoelektronischen Bauelementen und Vorrichtung dazu
JP4550089B2 (ja) * 2006-08-09 2010-09-22 学校法人東京理科大学 反射防止構造体及びその製造方法並びに光学部材の製造方法
JP4986138B2 (ja) * 2006-11-15 2012-07-25 独立行政法人産業技術総合研究所 反射防止構造を有する光学素子用成形型の製造方法
JP4935513B2 (ja) * 2007-06-06 2012-05-23 ソニー株式会社 光学素子およびその製造方法、ならびに光学素子作製用複製基板およびその製造方法
US20090015142A1 (en) * 2007-07-13 2009-01-15 3M Innovative Properties Company Light extraction film for organic light emitting diode display devices
JP2010078482A (ja) * 2008-09-26 2010-04-08 Fujifilm Corp 質量分析用基板および質量分析方法
JP2010092936A (ja) 2008-10-03 2010-04-22 Yamaguchi Univ 半導体装置
US8084310B2 (en) * 2008-10-23 2011-12-27 Applied Materials, Inc. Self-aligned multi-patterning for advanced critical dimension contacts
US7957621B2 (en) * 2008-12-17 2011-06-07 3M Innovative Properties Company Light extraction film with nanoparticle coatings
JP5281386B2 (ja) 2008-12-22 2013-09-04 株式会社日立製作所 高分子薄膜及びパターン媒体並びにこれらの製造方法
CN101515626B (zh) * 2009-03-31 2010-10-13 上海蓝光科技有限公司 发光二极管芯片衬底结构的制造方法
DE102009018286A1 (de) 2009-04-21 2010-10-28 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines strahlungsemittierenden Halbleiterchips
JP5326806B2 (ja) 2009-05-21 2013-10-30 住友電気工業株式会社 半導体光素子を作製する方法
JP5326811B2 (ja) 2009-05-22 2013-10-30 住友電気工業株式会社 半導体光素子を作製する方法
US8507304B2 (en) * 2009-07-17 2013-08-13 Applied Materials, Inc. Method of forming a group III-nitride crystalline film on a patterned substrate by hydride vapor phase epitaxy (HVPE)
US8088633B2 (en) * 2009-12-02 2012-01-03 Ultratech, Inc. Optical alignment methods for forming LEDs having a rough surface
KR101661621B1 (ko) * 2010-01-29 2016-09-30 주식회사 엘지에스 패턴이 형성되어 있는 기판 및 이를 이용한 발광소자
US20130011611A1 (en) * 2010-03-24 2013-01-10 Tokio Taguchi Laminate
JP2011222421A (ja) 2010-04-13 2011-11-04 Asahi Kasei E-Materials Corp 発光デバイス
JP5866765B2 (ja) * 2010-04-28 2016-02-17 ソニー株式会社 導電性素子およびその製造方法、配線素子、情報入力装置、表示装置、ならびに電子機器
CN101859856B (zh) 2010-06-04 2016-06-15 清华大学 发光二极管
JP5655384B2 (ja) * 2010-06-10 2015-01-21 東レ株式会社 凹凸基板およびその製造方法
JP5150684B2 (ja) * 2010-07-13 2013-02-20 株式会社東芝 半導体発光素子および半導体発光素子の製造方法
JP5052660B2 (ja) * 2010-10-07 2012-10-17 パイオニア株式会社 モールド、モールドの製造方法、及びモールドによる転写方法
US8110484B1 (en) * 2010-11-19 2012-02-07 Sumitomo Electric Industries, Ltd. Conductive nitride semiconductor substrate and method for producing the same
JP2012124257A (ja) * 2010-12-07 2012-06-28 Toshiba Corp 半導体発光素子及びその製造方法
JP5707978B2 (ja) 2011-01-31 2015-04-30 日亜化学工業株式会社 半導体発光素子用基板およびその製造方法、並びにその基板を用いた半導体発光素子
DE102011012608A1 (de) 2011-02-28 2012-08-30 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung von Lichtauskoppelstrukturen in einem Halbleiterkörper und Licht emittierender Halbleiterkörper
CN102157643B (zh) 2011-04-08 2012-09-26 华中科技大学 一种基于纳米压印制备GaN基光子晶体LED的方法
CN103299396B (zh) * 2011-06-23 2015-11-25 旭化成电子材料株式会社 微细图案形成用积层体及微细图案形成用积层体的制造方法
TWI477824B (zh) 2011-12-27 2015-03-21 Asahi Kasei E Materials Corp Optical substrate and light emitting device
EP2942820A1 (en) 2012-04-02 2015-11-11 Asahi Kasei E-materials Corporation Optical substrate, semiconductor light-emitting element and method of manufacturing semiconductor light-emitting element

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003318441A (ja) 2001-07-24 2003-11-07 Nichia Chem Ind Ltd 半導体発光素子
JP2005259970A (ja) 2004-03-11 2005-09-22 Nichia Chem Ind Ltd 半導体発光素子
JP2007294972A (ja) 2006-04-25 2007-11-08 Lg Innotek Co Ltd 発光素子及びその製造方法
US20090046362A1 (en) * 2007-04-10 2009-02-19 Lingjie Jay Guo Roll to roll nanoimprint lithography
WO2010091936A1 (de) * 2009-02-10 2010-08-19 Osram Opto Semiconductors Gmbh Verfahren zur strukturierung einer halbleiteroberfläche und halbleiterchip
JP2011118049A (ja) * 2009-12-01 2011-06-16 Asahi Kasei Corp 露光装置及び当該露光装置により作製されたナノインプリント用モールド

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
비특허문헌 1: IEEE photo. Tech. Lett., 20, 13(2008)
비특허문헌 2: J. Appl. Phys., 103, 014314(2008)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190014803A (ko) * 2017-08-03 2019-02-13 엘지디스플레이 주식회사 도전 패턴을 갖는 기판 제조 방법

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