KR20130093034A - 적층 세라믹 콘덴서의 제조방법 및 적층 세라믹 콘덴서 - Google Patents

적층 세라믹 콘덴서의 제조방법 및 적층 세라믹 콘덴서 Download PDF

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Abstract

소형으로 고용량의 적층 세라믹 콘덴서를 제조할 수 있는 방법을 제공한다.
적층방향(z)에 있어서 서로 이웃하는 도전층(21)의 한쪽이 위치하고, 다른 쪽이 위치하지 않는 부분에 있어서, 제1의 방향을 따라 절단하는 동시에, 적층방향(z)에 있어서 서로 이웃하는 도전층(21)의 다른 쪽이 위치하고, 한쪽이 위치하지 않는 부분에 있어서, 제2의 방향을 따라 절단함으로써, 적층방향(z)에 있어서 서로 이웃하는 도전층(21)의 한쪽으로 형성된 제1의 내부전극(25)이 노출되어 있는 한편, 적층방향(z)에 있어서 서로 이웃하는 도전층(21)의 다른 쪽으로 형성된 제2의 내부전극(26)이 노출되어 있지 않은 제1의 단면(24e) 및 제1의 측면(24c)과, 제2의 내부전극(26)이 노출되어 있는 한편, 제1의 내부전극(25)이 노출되어 있지 않은 제2의 단면(24f) 및 제2의 측면(24d)을 가지는 직방체상의 칩(23)을 제작한다.

Description

적층 세라믹 콘덴서의 제조방법 및 적층 세라믹 콘덴서{METHOD OF MANUFACTURING MULTILAYER CERAMIC CAPACITOR AND MULTILAYER CERAMIC CAPACITOR}
본 발명은 적층 세라믹 콘덴서의 제조방법 및 적층 세라믹 콘덴서에 관한 것이다.
최근, 휴대전화나 퍼스널 컴퓨터, 디지털 카메라, 디지털 오디오 기기 등의 전자 기기의 소형화에 수반하여, 전자 기기에 탑재되는 적층 세라믹 콘덴서에 대한 한층 더한 소형화 및 고용량화의 요구가 높아져 오고 있다.
적층 세라믹 콘덴서를 대형화하지 않고 고용량화하는 유력한 방법으로서는, 내부전극의 대향 면적을 크게 하는 방법을 들 수 있다. 예를 들면 특허문헌 1에는, 내부전극의 대향 면적을 크게 하는 방법으로서, 제1 및 제2의 측면의 각각에, 제1 및 제2의 내부전극의 양쪽이 노출된 그린 칩(green chip)을 제작한 후에, 제1 및 제2의 측면 위에 세라믹층을 형성하는 방법이 제안되어 있다.
일본국 공개특허공보 평6-13259호
그러나 특허문헌 1에 기재된 방법에서는, 제1 및 제2의 내부전극 사이에 배치된 세라믹층의 두께가 얇으면, 제1 및 제2의 내부전극이 단락해 버릴 경우가 있다. 이 때문에, 세라믹층의 두께를 충분히 얇게 할 수 없어, 소형화를 달성하기 위해 적층 매수를 줄일 수 밖에 없어져 용량을 늘릴 수 없게 된다. 따라서, 소형으로 고용량의 적층 세라믹 콘덴서를 얻는 것은 곤란하다.
본 발명은 소형으로 고용량의 적층 세라믹 콘덴서를 제조할 수 있는 방법을 제공하는 것에 있다.
본 발명에 따른 적층 세라믹 콘덴서의 제조방법에서는, 제1의 방향 및 제1의 방향에 대하여 수직인 제2의 방향을 따른 직사각형상의 도전층이 표면상에 형성된 세라믹 그린시트를 준비한다. 세라믹 그린시트를, 서로 이웃하는 세라믹 그린시트의 도전층이 제1 및 제2의 방향의 각각을 따라 어긋나도록 복수 적층하여 마더 블록을 제작한다. 마더 블록을 적층방향에 있어서 서로 이웃하는 도전층의 한쪽이 위치하고, 다른 쪽이 위치하지 않는 부분에 있어서, 제1의 방향을 따라 절단하는 동시에, 적층방향에 있어서 서로 이웃하는 도전층의 다른 쪽이 위치하고, 한쪽이 위치하지 않는 부분에 있어서, 제2의 방향을 따라 절단함으로써, 적층방향에 있어서 서로 이웃하는 도전층의 한쪽으로 형성된 제1의 내부전극이 노출되어 있는 한편, 적층방향에 있어서 서로 이웃하는 도전층의 다른 쪽으로 형성된 제2의 내부전극이 노출되어 있지 않은 제1의 단면 및 제1의 측면과, 제2의 내부전극이 노출되어 있는 한편, 제1의 내부전극이 노출되어 있지 않은 제2의 단면 및 제2의 측면을 가지는 직방체상의 칩을 제작한다.
본 발명에 따른 적층 세라믹 콘덴서의 제조방법의 어느 특정 국면에서는, 칩의 제1 및 제2의 측면 위에 절연층을 형성한 후에 소성한다.
본 발명에 따른 적층 세라믹 콘덴서의 제조방법의 다른 특정 국면에서는, 절연층으로서 세라믹층을 형성한다.
본 발명에 따른 적층 세라믹 콘덴서의 제조방법의 다른 특정 국면에서는, 세라믹층을 세라믹 그린시트를 붙임으로써 형성한다.
본 발명에 따른 적층 세라믹 콘덴서의 제조방법의 또 다른 특정 국면에서는, 세라믹층을 세라믹 페이스트를 도포함으로써 형성한다.
본 발명에 따른 적층 세라믹 콘덴서의 제조방법의 또 다른 특정 국면에서는, 마더 블록의 절단을 눌러 자름에 의해 행한다.
본 발명에 따른 적층 세라믹 콘덴서의 제조방법의 또 다른 특정 국면에서는, 세라믹 그린시트의 두께를 도전층의 두께와 거의 같거나 그 이상으로 한다.
본 발명에 따른 적층 세라믹 콘덴서는 직방체상의 세라믹 소체와, 복수의 제1 및 제2의 내부전극을 포함하고 있다. 세라믹 소체는 제1 및 제2의 주면과, 제1 및 제2의 측면과, 제1 및 제2의 단면을 가진다. 제1 및 제2의 주면은 길이방향 및 폭방향을 따라 연장되어 있다. 제1 및 제2의 측면은 길이방향 및 두께방향을 따라 연장되어 있다. 제1 및 제2의 단면은 폭방향 및 두께방향을 따라 연장되어 있다. 복수의 제1 및 제2의 내부전극은, 세라믹 소체의 내부에 있어서 두께방향을 따라 서로 간격을 두고 배치되어 있다. 제1의 내부전극은 제1의 단면에 노출되어 있는 한편, 제2의 단면에는 노출되어 있지 않다. 제2의 내부전극은 제2의 단면에 노출되어 있는 한편, 제1의 단면에는 노출되어 있지 않다. 제1의 내부전극의 폭방향의 한쪽측에 있어서의 단부는, 제2의 내부전극의 폭방향의 한쪽측에 있어서의 단부보다도 폭방향에 있어서의 외측에 위치하고 있다. 제1의 내부전극의 폭방향의 다른 쪽측에 있어서의 단부는, 제2의 내부전극의 폭방향의 다른 쪽측에 있어서의 단부보다도 폭방향에 있어서의 내측에 위치하며 단부의 두께가 단부 이외의 두께보다 두껍다.
본 발명에 따른 적층 세라믹 콘덴서의 어느 특정 국면에서는, 제1 및 제2의 내부전극간의 거리가 제1 및 제2의 내부전극의 각각의 두께 이상이다.
본 발명에 의하면, 소형으로 고용량의 적층 세라믹 콘덴서를 제조할 수 있는 방법을 제공할 수 있다.
도 1은 본 발명의 한 실시형태에 있어서의 표면상에 도전층이 배치된 세라믹 그린시트의 약도적 평면도이다.
도 2는 본 발명의 한 실시형태에 있어서의 세라믹 그린시트의 적층 양태를 설명하기 위한 모식적 평면도이다.
도 3은 본 발명의 한 실시형태에 있어서의 마더 적층체의 약도적 분해 측면도이다.
도 4는 본 발명의 한 실시형태에 있어서의 그린 칩의 약도적 사시도이다.
도 5는 본 발명의 한 실시형태에 있어서의 그린 칩의 폭방향 및 두께방향을 따른 약도적 단면도이다.
도 6은 본 발명의 한 실시형태에 있어서의 그린 칩의 길이방향 및 두께방향을 따른 약도적 단면도이다.
도 7은 본 발명의 한 실시형태에 있어서의 그린 칩의 길이방향 및 폭방향을 따른 약도적 단면도이다.
도 8은 본 발명의 한 실시형태에 있어서의 그린 세라믹 소체의 약도적 사시도이다.
도 9는 본 발명의 한 실시형태에 있어서 제조된 적층 세라믹 콘덴서의 약도적 사시도이다.
도 10은 본 발명의 한 실시형태에 있어서 제조된 적층 세라믹 콘덴서의 길이방향 및 두께방향을 따른 약도적 단면도이다.
도 11은 본 발명의 한 실시형태에 있어서 제조된 적층 세라믹 콘덴서의 폭방향 및 두께방향을 따른 약도적 단면도이다.
도 12는 본 발명의 한 실시형태에 있어서 제조된 적층 세라믹 콘덴서의 길이방향 및 폭방향을 따른 약도적 단면도이다.
도 13은 각 세라믹 그린시트 위에 도전층이 마련된 부분을 절단하는 공정을 설명하기 위한 약도적 단면도이다.
도 14는 내부전극의 단부의 모식적 단면도이다.
도 15는 변형예에 있어서의 세라믹 그린시트의 적층 형태를 설명하기 위한 모식적 평면도이다.
이하, 본 발명을 실시한 바람직한 형태의 일례에 대하여 설명한다. 단, 하기의 실시형태는 단순한 예시이다. 본 발명은 하기의 실시형태에 하등 한정되지 않는다.
또한 실시형태 등에 있어서 참조하는 각 도면에 있어서, 실질적으로 동일한 기능을 가지는 부재는 동일한 부호로 참조하기로 한다. 또한 실시형태 등에 있어서 참조하는 도면은 모식적으로 기재된 것이며, 도면에 묘화된 물체의 치수의 비율 등은 현실의 물체의 치수의 비율 등과는 다른 경우가 있다. 도면 상호간에 있어서도, 물체의 치수 비율 등이 다른 경우가 있다. 구체적인 물체의 치수 비율 등은 이하의 설명을 참작하여 판단되어야 한다.
(제1의 실시형태)
도 1은 본 실시형태에 있어서의 표면상에 도전층이 배치된 세라믹 그린시트의 약도적 평면도이다. 도 2는 본 실시형태에 있어서의 세라믹 그린시트의 적층 양태를 설명하기 위한 모식적 평면도이다. 도 3은 본 실시형태에 있어서의 마더 적층체의 약도적 분해 측면도이다. 도 4는 본 실시형태에 있어서의 그린 칩의 약도적 사시도이다. 도 5는 본 실시형태에 있어서의 그린 칩의 폭방향 및 두께방향을 따른 약도적 단면도이다. 도 6은 본 실시형태에 있어서의 그린 칩의 길이방향 및 두께방향을 따른 약도적 단면도이다. 도 7은 본 실시형태에 있어서의 그린 칩의 길이방향 및 폭방향을 따른 약도적 단면도이다. 도 8은 본 실시형태에 있어서의 그린 세라믹 소체의 약도적 사시도이다.
본 실시형태에서는, 도 1~도 8을 참조하면서, 도 9에 나타내는 적층 세라믹 콘덴서(1)의 제조방법의 일례에 대하여 설명한다.
(표면상에 도전층(21)이 형성된 세라믹 그린시트(20)의 준비)
우선, 도 1에 나타내는 세라믹 그린시트(20)를 준비한다. 이 세라믹 그린시트(20)는 세라믹 페이스트를 다이 코터법, 그라비어 코터법, 마이크로 그라비어 코터법 등의 인쇄법에 의해 시트상으로 인쇄하고, 건조시킴으로써 제작할 수 있다.
세라믹 그린시트(20)의 제작에 사용되는 세라믹 페이스트에 포함되는 세라믹 분말의 종류는, 예를 들면 유전체 세라믹 분말을 포함하는 세라믹 페이스트를 사용할 수 있다. 유전체 세라믹스의 구체예로서는 예를 들면 BaTiO3, CaTiO3, SrTiO3, CaZrO3 등을 들 수 있다.
다음으로, 세라믹 그린시트(20)의 표면상에, 내부전극을 구성하기 위한 직사각형상의 복수의 도전층(21)을, x방향과, x방향에 대하여 수직인 y방향을 따라 서로 간격을 두고 매트릭스상으로 형성한다. 이것에 의해, 표면상에 내부전극을 구성하기 위한 직사각형상의 복수의 도전층(21)이, x방향 및 y방향을 따라 서로 간격을 두고 매트릭스상으로 배치된 세라믹 그린시트(20)를 준비한다.
또한 도전층(21)의 형성은 스크린 인쇄법, 그라비어 인쇄법, 잉크젯법 등의 각종 인쇄법에 의해 행할 수 있다.
세라믹 그린시트(20)의 두께는 도전층(21)의 두께와 같거나, 그 이상인 것이 바람직하다. 구체적으로는, 세라믹 그린시트(20)의 두께는 소성 후의 두께로, 0.3㎛~3㎛인 것이 바람직하다. 도전층(21)의 소성 후의 두께는 0.3㎛~1.5㎛인 것이 바람직하다. 세라믹 그린시트(20)의 두께가 너무 얇으면 세라믹 그린시트(20)의 취급이 곤란해질 경우가 있다. 한편, 세라믹 그린시트(20)의 두께가 너무 두꺼우면, 얻어지는 적층 세라믹 콘덴서(1)의 성능(예를 들면 정전 용량)이 너무 낮아질 경우가 있다. 도전층(21)의 두께가 너무 얇으면, 형성되는 내부전극(25,26)의 두께가 너무 얇아져, 내부전극(25,26)의 밀도가 저하함으로써 얻어지는 적층 세라믹 콘덴서의 정전 용량이 저하하여, 성능이 낮아져 버리는 경우가 있다. 한편, 도전층(21)의 두께가 너무 두꺼우면, 도전층(21)이 마련되어 있지 않은 부분과, 도전층(21)이 마련되어 있는 부분 사이에 형성되는 단차가 너무 커지기 때문에, 구조 결함이 생기기 쉬워, 얻어지는 적층 세라믹 콘덴서의 신뢰성이 낮아지는 경우가 있다.
또한 세라믹 그린시트(20)의 소성 후의 두께나, 도전층(21)의 소성 후의 두께는, 얻어진 적층 세라믹 콘덴서(1)를 단면으로부터 길이방향(L)에 있어서의 중앙부까지 연마하여 얻어지는 단면을 현미경 관찰함으로써 측정할 수 있다.
(마더 블록(22)의 제작)
다음으로, 도 3에 나타내는 바와 같이, 표면상에 도전층(21)이 형성되어 있지 않은 세라믹 그린시트(20)를 복수장 적층한다. 그 후에, 도 2 및 도 3에 나타내는 바와 같이, 표면상에 복수의 도전층(21)이 형성된 세라믹 그린시트(20)를 복수장 적층한다. 이때에, 적층방향인 z방향에 있어서 서로 이웃하는 세라믹 그린시트(20) 위에 배치된 도전층(21)이 x방향 및 y방향의 각각을 따라 반주기(半周期)씩 어긋나도록 한다. 그 후, 도 3에 나타내는 바와 같이, 표면상에 도전층(21)이 형성되어 있지 않은 세라믹 그린시트(20)를 복수장 더 적층한다. 이것에 의해, 내부에 도전층(21)을 가지는 마더 블록(22)을 제작한다.
또한 필요에 따라 마더 블록(22)에 정수압 프레스 등의 각종 프레스를 실시해도 된다.
(그린 칩(23)의 제작)
다음으로, 마더 블록(22)을 x방향 및 y방향을 따라 절단함으로써, 마더 블록(22)으로부터, 도 4~도 7에 나타내는 그린 칩(23)을 제작한다. 구체적으로는, 마더 블록(22)을, 각 도전층(21)의 y방향(제2의 방향)에 있어서의 중앙에 있어서, x방향(제1의 방향)을 따라 연장되는 복수의 커트라인(L1)(도 2를 참조)을 따라 절단한다. 그와 함께, 각 도전층(21)의 x방향에 있어서의 중앙에 있어서 y방향을 따라 연장되는 커트라인(L2)을 따라 절단한다. 이들 커트라인(L1,L2)에 있어서의 절단을 행함으로써 마더 블록(22)을 복수의 그린 칩(23)으로 분단한다.
또한 마더 블록(22)의 절단은 예를 들면 절단 날을 밀어붙이는 눌러 자름, 다이싱(dicing), 레이저 절단 등의 방법에 의해 행할 수 있다. 그 중에서도, 마더 블록(22)의 절단방법으로서는 눌러 자름이 바람직하다. 마더 블록(22)의 절단에 요하는 시간이 짧아지고, 또한 다이싱에 의한 절단 등과 비교하여, 절단시에 제거되는 부분을 작게 할 수 있기 때문에, 재료의 이용 효율을 높일 수 있기 때문이다.
구체적으로는, 본 실시형태에서는 도시하지 않는 절단 날을 두께방향으로 이동시킴으로써 마더 블록(22)의 절단을 행한다.
도 4~도 7에 나타내는 바와 같이, 그린 칩(23)은 직방체상의 칩 본체(24)를 가진다. 한 쌍의 주면(24a,24b)과, 한 쌍의 측면(24c,24d)과, 한 쌍의 단면(24e,24f)을 가진다. 주면(24a,24b)은 길이방향(L) 및 폭방향(W)을 따라 연장되어 있다. 측면(24c,24d)은 길이방향(L) 및 두께방향(T)을 따라 연장되어 있다. 단면(24e,24f)은 폭방향(W) 및 두께방향(T)을 따라 연장되어 있다.
칩 본체(24)의 내부에는 도전층(21)으로 형성된 직사각형상의 복수의 제1 및 제2의 내부전극(25,26)이 배치되어 있다. 복수의 제1의 내부전극(25)과, 복수의 제2의 내부전극(26)은 두께방향(T)을 따라 서로 간격을 두고 교대로 배치되어 있다. 두께방향(T)에 있어서 인접하는 제1의 내부전극(25)과 제2의 내부전극(26)은 세라믹층(29)을 통해 대향하고 있다.
제1 및 제2의 내부전극(25,26)은 길이방향(L) 및 폭방향(W)을 따라 배치되어 있다. 제1의 내부전극(25)은 단면(24e) 및 측면(24c)에 노출되어 있다. 제1의 내부전극(25)은 단면(24f) 및 측면(24d)에는 노출되어 있지 않다. 제2의 내부전극(26)은 단면(24f) 및 측면(24d)에 노출되어 있다. 제2의 내부전극(26)은 단면(24e) 및 측면(24c)에는 노출되어 있지 않다. 즉, 단면(24e) 및 측면(24c)에는 제1의 내부전극(25)이 노출되어 있는 한편, 제2의 내부전극(26)은 노출되어 있지 않다. 측면(24d) 및 단면(24f)에는 제2의 내부전극(26)이 노출되어 있는 한편, 제1의 내부전극(25)은 노출되어 있지 않다.
(세라믹층(27a,27b)의 형성)
다음으로, 도 8에 나타내는 바와 같이, 제1 또는 제2의 내부전극(25,26)이 노출된 측면(24c,24d) 위에 세라믹층(27a,27b)을 형성한다. 이것에 의해, 내부전극(25,26)이 단면(24e,24f)에만 노출되어 있는 그린 세라믹 소체(28)를 제작한다.
세라믹층(27a,27b)은 예를 들면 세라믹 그린시트를 붙임으로써 형성해도 된다. 이 경우, 두께의 균일성이 높은 세라믹층(27a,27b)을 형성할 수 있다. 또한 세라믹층(27a,27b)은 세라믹 페이스트를 도포하여, 건조시킴으로써 형성해도 된다.
세라믹층(27a,27b)의 붙이는 것에 앞서, 측면(24c,24d) 위에 접착제를 도포해 두어도 된다. 이 도포된 접착제는 후의 소성 공정에 있어서 소실됨으로써 제거된다.
또한 그린 세라믹 소체(28)에 배럴 연마 등을 적절히 실시하여, 능선부나 모퉁이부를 둥그스름한 형상으로 해 두는 것이 바람직하다.
(소성)
다음으로, 그린 세라믹 소체(28)를 소성함으로써, 도 9에 나타내는 제1 및 제2의 내부전극(25,26)을 가지는 세라믹 소체(10)를 얻는다. 그 후, 제1 및 제2의 외부전극(13,14)을 형성함으로써 적층 세라믹 콘덴서를 완성시킨다. 또한 제1 및 제2의 외부전극(13,14)은 도금법, 딥법 등에 의해 도전성 페이스트를 도포한 후에 소성하는 방법 등에 의해 형성할 수 있다.
이상, 본 실시형태에서는, 소성 후에 외부전극(13,14)을 형성하는 포스트 파이어의 경우에 대해 설명하였다. 단, 본 발명은 이것에 한정되지 않는다. 그린 세라믹 소체에 도전성 페이스트를 도포한 후에 그린 세라믹 소체와 동시에 소성하는 코파이어에 의해 외부전극을 형성해도 된다.
(적층 세라믹 콘덴서의 구성)
도 9는 본 실시형태에 있어서 제조된 적층 세라믹 콘덴서의 약도적 사시도이다. 도 10은 본 실시형태에 있어서 제조된 적층 세라믹 콘덴서의 길이방향 및 두께방향을 따른 약도적 단면도이다. 도 11은 본 실시형태에 있어서 제조된 적층 세라믹 콘덴서의 폭방향 및 두께방향을 따른 약도적 단면도이다. 도 12는 본 실시형태에 있어서 제조된 적층 세라믹 콘덴서의 길이방향 및 폭방향을 따른 약도적 단면도이다.
도 9~12에 나타내는 바와 같이, 적층 세라믹 콘덴서(1)는 직방체상의 세라믹 소체(10)를 포함하고 있다. 세라믹 소체(10)는, 길이방향(L) 및 폭방향(W)을 따라 연장되는 제1 및 제2의 주면(10a,10b)과, 두께방향(T) 및 길이방향(L)을 따라 연장되는 제1 및 제2의 측면(10c,10d)과, 두께방향(T) 및 폭방향(W)을 따라 연장되는 제1 및 제2의 단면(10e,10f)을 가진다.
또한 본 발명에 있어서, "직방체상"에는 모퉁이부나 능선부가 모따기 또는 R면 모따기상인 직방체가 포함되는 것으로 한다. 즉, "직방체상"의 부재란, 제1 및 제2의 주면, 제1 및 제2의 측면 및 제1 및 제2의 단면을 가지는 부재 전반을 의미한다. 또한 주면, 측면, 단면의 일부 또는 전부에 요철 등이 형성되어 있어도 된다.
세라믹 소체(10)의 치수는 특별히 한정되지 않는다. 세라믹 소체(10)의 높이 치수, 길이 치수 및 폭 치수는 각각 0.1mm~3.0mm, 0.2mm~4.0mm, 0.1mm~3.0mm정도로 할 수 있다.
세라믹 소체(10)는 적당한 세라믹스로 이루어진다. 예를 들면, 세라믹 소체(10)를 유전체 세라믹스에 의해 형성할 수 있다. 유전체 세라믹스의 구체예로서는 예를 들면 BaTiO3, CaTiO3, SrTiO3, CaZrO3 등을 들 수 있다.
도 10 및 도 11에 나타내는 바와 같이, 세라믹 소체(10)의 내부에는, 거의 직사각형상의 복수의 제1 및 제2의 내부전극(25,26)이 두께방향(T)을 따라 등간격으로 교대로 배치되어 있다. 제1 및 제2의 내부전극(25,26)의 각각은 제1 및 제2의 주면(10a,10b)과 평행하다. 제1 및 제2의 내부전극(25,26)은 두께방향(T)에 있어서 세라믹층(10g)을 통해 서로 대향하고 있다.
또한 제1 및 제2의 내부전극(25,26)간의 두께방향(T)을 따른 거리, 즉 세라믹층(10g)의 두께는 제1 및 제2의 내부전극(25,26)의 각각의 두께보다도 크다. 세라믹층(10g)의 두께는 제1 및 제2의 내부전극(25,26)의 각각의 두께와 같거나 그 이상인 것이 바람직하다. 구체적으로는 세라믹층(10g)의 두께는 0.3㎛~3㎛인 것이 바람직하다. 제1 및 제2의 내부전극(25,26)의 각각의 두께는 0.3㎛~3.0㎛인 것이 바람직하고, 0.1㎛~3.0㎛인 것이 보다 바람직하다.
도 10에 나타내는 바와 같이, 제1의 내부전극(25)은 제1의 단면(10e)에 노출되어 있고, 제1 및 제2의 주면(10a,10b), 제2의 단면(10f) 및 제1 및 제2의 측면(10c,10d)에는 노출되어 있지 않다. 제2의 내부전극(26)은 제2의 단면(10f)에 노출되어 있고, 제1 및 제2의 주면(10a,10b), 제1의 단면(10e) 및 제1 및 제2의 측면(10c,10d)에는 노출되어 있지 않다.
도 11 및 도 12에 나타내는 바와 같이, 제1의 내부전극(25)의 폭방향(W)의 W1측 단부(25a)는, 제2의 내부전극(26)의 폭방향(W)의 W1측 단부(26a)보다도 폭방향(W)의 외측(W1측)에 위치하고 있다. 제1의 내부전극(25)의 폭방향(W)의 W2측 단부(25b)는, 제2의 내부전극(26)의 폭방향(W)의 W2측 단부(26b)보다도 폭방향(W)의 내측(W1측)에 위치하고 있다. 즉, 폭방향(W) 및 두께방향(T)을 따른 단면에 있어서, 제1 및 제2의 내부전극(25,26)은 두께방향(T)을 따라 스태거 패턴(staggered pattern)으로 배치되어 있고, 단부(25a,25b,26a,26b)의 위치는 폭방향(W)에 있어서 다르다.
제1 및 제2의 내부전극(25,26)은 적당한 도전 재료에 의해 구성할 수 있다. 제1 및 제2의 내부전극(25,26)은, 예를 들면 Ni, Cu, Ag, Pd 및 Au로 이루어지는 군으로부터 선택된 금속 또는 Ni, Cu, Ag, Pd 및 Au로 이루어지는 군으로부터 선택된 1종 이상의 금속을 포함하는 합금(예를 들면, Ag-Pd 합금 등)에 의해 구성할 수 있다.
도 9, 도 10 및 도 12에 나타내는 바와 같이, 적층 세라믹 콘덴서(1)는 제1 및 제2의 외부전극(13,14)을 포함하고 있다. 도 10 및 도 12에 나타내는 바와 같이, 제1의 외부전극(13)은 제1의 내부전극(25)에 접속되어 있다. 한편, 제2의 외부전극(14)은 제2의 내부전극(26)에 접속되어 있다.
제1 및 제2의 외부전극(13,14)은 적당한 도전 재료에 의해 구성할 수 있다. 또한 제1 및 제2의 외부전극(13,14)은 복수의 도전막의 적층체에 의해 구성되어 있어도 된다.
본 실시형태에서는, 구체적으로는, 제1 및 제2의 외부전극(13,14)의 각각은 1 또는 복수의 하지층과, 하지층 위에 형성되어 있는 1 또는 복수의 도금층을 가진다.
하지층은 예를 들면 소결 금속층이나, 도금층, 열경화성 수지 또는 광경화성 수지에 도전성 필러를 첨가한 도전성 수지로 이루어지는 도전성 수지층에 의해 구성할 수 있다. 소결 금속층은 제1 및 제2의 내부전극(25,26)과 동시 소성한 코파이어에 의한 것이어도 되고, 도전성 페이스트를 도포하여 베이킹한 포스트 파이어에 의한 것이어도 된다.
하지층에 포함시키는 도전 재료는 특별히 한정되지 않지만, 하지층에 포함시키는 도전 재료의 구체예로서는, 예를 들면 Cu, Ni, Ag, Pd, Au 등의 금속, Ag-Pd 등의 상기 금속의 1종 이상을 포함하는 합금 등을 들 수 있다.
하지층의 최대 두께는 예를 들면 20㎛~100㎛로 할 수 있다.
도금층은 예를 들면 Cu, Ni, Sn, Ag, Pd, Au 등의 금속, Ag-Pd 등의 상기 금속의 1종 이상을 포함하는 합금 등에 의해 형성할 수 있다.
도금층 1층당의 최대 두께는 예를 들면 1㎛~10㎛로 할 수 있다.
또한 하지층과 도금층 사이에 응력 완화용의 수지층을 배치해도 된다.
그런데, 도 13에 나타내는 바와 같이, 마더 블록(122)의 제1의 내부전극을 구성하기 위한 도전층(121a)과, 제2의 내부전극을 구성하기 위한 도전층(121b)의 양쪽이 마련되어 있는 부분을 절단 날(120)을 적층방향으로 이동시킴으로써 눌러 자른 경우, 절단 날(120)의 이동에 따라, 세라믹 그린시트(123) 및 도전층(121a,121b)의 절단부 부근이 z방향으로 변위한다. 이것에 의해, 형성되는 제1 및 제2의 전극이 단락해 버려 쇼트의 원인이 되는 경우가 있다.
그에 대하여 본 실시형태에서는, 도 2에 나타내는 바와 같이, 마더 블록(22)을, 도전층(21)의 제2의 방향(y방향)에 있어서의 중앙에 있어서, 제1의 방향(x방향)을 따른 커트라인(L1)으로 절단하는 동시에, 도전층(21)의 x방향에 있어서의 중앙에 있어서, y방향을 따른 커트라인(L2)으로 절단한다. 커트라인(L1,L2)에는 각 층마다 도전층(21)이 마련되어 있지 않다. 커트라인(L1,L2)에는 2장의 세라믹 그린시트(20)마다 도전층(21)이 마련되어 있다. 커트라인(L1,L2)에는 제1의 내부전극(25)을 구성하기 위한 도전층(21)과, 제2의 내부전극(26)을 구성하기 위한 도전층(21) 중 한쪽만이 마련되어 있다. 이와 같이, 본 실시형태에서는, 서로 이웃하는 도전층(21)간의 거리가 길기 때문에, 마더 블록(22)의 절단시에 도전층(21)이나 세라믹 그린시트(20)가 변형되었다고 해도, z방향에 인접하는 도전층(21)이 접촉하기 어렵다. 또한 가령 접촉했다고 해도, 접촉한 도전층(21)은 함께 제1 또는 제2의 내부전극(25,26)을 구성하는 것이기 때문에, 제1의 내부전극(25)과 제2의 내부전극(26) 사이의 단락의 원인도 되지 않는다. 따라서, 세라믹 그린시트(20)를 얇게 한 경우에도, 제1의 내부전극(25)과 제2의 내부전극(26) 사이의 단락이 확실하게 규제될 수 있기 때문에, 단락을 방지할 수 있어 고용량의 적층 세라믹 콘덴서를 제조할 수 있다.
또한 제1의 내부전극(25)과 제2의 내부전극(26) 사이의 단락이 확실하게 규제될 수 있기 때문에, 마더 블록(22)의 절단 속도를 높일 수 있다. 따라서, 마더 블록(22)의 절단에 요하는 시간을 짧게 할 수 있다. 그 결과, 적층 세라믹 콘덴서(1)의 제조에 요하는 시간을 짧게 할 수 있다.
또한 본 실시형태와 같이, 세라믹층(27a,27b)을 사후적으로 마련함으로써 세라믹층(27a,27b)의 두께를 얇게 할 수 있다. 따라서, 제1의 내부전극(25)과 제2의 내부전극(26)의 대향 면적을 크게 할 수 있다. 따라서, 보다 고용량의 적층 세라믹 콘덴서를 제조할 수 있다.
또한 칩 본체(24)의 측면(24c,24d)에는 제1 및 제2의 내부전극(25,26)의 한쪽이 노출되어 있지 않기 때문에, 측면(24c,24d)에 있어서의 내부전극(25,26)이 차지하는 면적 비율이 작다. 이 때문에, 칩 본체(24)와 세라믹층(27a,27b) 사이의 밀착 강도를 높일 수 있다. 따라서, 세라믹 소체(10) 내에 수분이 침입하기 어렵고, 뛰어난 신뢰성을 가지는 적층 세라믹 콘덴서(1)를 얻을 수 있다.
보다 뛰어난 신뢰성을 가지는 적층 세라믹 콘덴서(1)를 얻는 관점에서는, 세라믹 그린시트(20)의 두께는 도전층(21)의 두께와 같은 것이 바람직하고, 세라믹 그린시트(20)의 두께 쪽이 두꺼운 것으로 하는 것이 보다 바람직하다. 단, 세라믹 그린시트(20)의 두께를 도전층(21)의 두께에 대하여 너무 크게 하면, 세라믹 그린시트(20)가 너무 두꺼워져 용량을 취할 수 없게 될 경우가 있다. 이 때문에, 세라믹 그린시트(20)의 두께를 도전층(21)의 두께의 3.0배 이하로 하는 것이 보다 바람직하고, 2.0배 이하로 하는 것이 더욱 바람직하다.
그런데, 예를 들면 제1의 내부전극의 폭방향의 한쪽측 단부와, 제2의 내부전극의 폭방향의 한쪽측 단부의 폭방향에 있어서의 위치를 고르게 하는 동시에, 제1의 내부전극의 폭방향의 다른 쪽측 단부와, 제2의 내부전극의 폭방향의 다른 쪽측 단부의 폭방향에 있어서의 위치를 고르게 하는 것도 생각할 수 있다. 그러나 이 경우는, 세라믹 소체에 있어서, 제1 및 제2의 내부전극의 양쪽이 마련된 부분과, 제1 및 제2의 내부전극의 양쪽이 마련되어 있지 않은 부분이 서로 이웃하게 된다. 이 때문에, 제1 및 제2의 내부전극의 양쪽이 마련된 부분과, 제1 및 제2의 내부전극의 양쪽이 마련되어 있지 않은 부분의 경계 영역에 큰 두께 차가 생긴다. 따라서, 제1 및 제2의 내부전극의 양쪽이 마련된 부분과, 제1 및 제2의 내부전극의 양쪽이 마련되어 있지 않은 부분의 경계 영역에 전계가 집중되기 쉽다. 또한 세라믹 소체의 내부에 구조 결함이 생기기 쉽고, 그 결과 세라믹 소체의 내부에 수분이 침입하기 쉬워진다. 따라서, 적층 세라믹 콘덴서의 신뢰성이 낮아질 경우가 있다.
그에 대하여 본 실시형태에서는, 제1 및 제2의 내부전극(25,26)의 양쪽이 마련된 영역과, 제1 및 제2의 내부전극(25,26)의 양쪽이 마련되어 있지 않은 영역 사이에, 제1 및 제2의 내부전극(25,26)의 한쪽이 마련된 영역이 배치되어 있다. 이 때문에, 급격한 두께 변화가 억제되고 있다. 따라서, 전계 집중을 억제할 수 있는 동시에, 구조 결함의 발생을 억제할 수 있고, 수분의 침입도 억제할 수 있다. 그 결과, 보다 뛰어난 신뢰성을 얻을 수 있다.
그런데, 도 14에 나타내는 바와 같이, 절단되어 있지 않은 제1의 내부전극(25)의 단부(25b)는 다른 부분에 비해 두껍다. 마찬가지로, 절단되어 있지 않은 제2의 내부전극(26)의 단부(26a)는 다른 부분과 비교하여 두껍다. 이 때문에, 복수의 제1의 내부전극(25)의 각각의 단부(25b)가 두께방향(T)에 있어서 포개어 적층되면 각각의 단부의 두께가 축적되어, 결과적으로 단부와 다른 부분에서 큰 단차가 생겨, 세라믹 소체(10) 내에 구조 결함이 생기기 쉽다. 따라서, 복수의 제1의 내부전극(25)의 각각의 단부(25b)의 폭방향(W)에 있어서의 위치는 균일하지 않은 것이 바람직하다. 마찬가지로, 복수의 제2의 내부전극(26)의 각각의 단부(26a)의 폭방향(W)에 있어서의 위치는 균일하지 않은 것이 바람직하다.
또한 상기 실시형태에서는, 칩의 측면에 세라믹층을 마련하는 예에 대하여 설명했는데, 세라믹층을 대신하여 수지층이나 유리층 등의 절연층을 마련해도 된다.
(변형예)
도 15는 변형예에 있어서의 세라믹 그린시트의 적층 양태를 설명하기 위한 모식적 평면도이다. 도 15에 나타내는 바와 같이, 하나의 세라믹 그린시트(20)에 도전층(21)을 하나만 마련해도 된다. 그 경우는 적층방향에 있어서 서로 이웃하는 도전층(21)을 x방향 및 y방향의 양쪽으로 어긋나게 하기만 하면, 어긋나는 양은 특별히 한정되지 않는다.
이하, 본 발명에 대하여, 구체적인 실시예에 근거하여 더욱 상세하게 설명하는데, 본 발명은 이하의 실시예에 하등 한정되는 것은 아니며, 그 요지를 변경하지 않는 범위에 있어서 적절히 변경하여 실시하는 것이 가능하다.
(실시예)
상기 실시형태에 따른 적층 세라믹 콘덴서(1)를 상기 실시형태에 있어서 설명한 방법으로 이하의 각 조건으로 1000개 제작하였다.
세라믹 소체(10)의 길이방향 치수: 10mm
세라믹 소체(10)의 길이방향 치수: 5mm
내부전극(25,26)의 두께(단면에 있어서 형광 X선에 의해 측정한 값): 0.3㎛
서로 이웃하는 도전층(21)간의 간격: 20㎛
세라믹 그린시트(20)의 적층 매수: 500장
세라믹 그린시트(20)의 소성 후의 두께: 1.5㎛, 0.7㎛ 또는 0.5㎛
그 후, 제작한 1000개의 샘플로부터 랜덤으로 추출한 100개의 샘플의 각각에 대하여, 제1 및 제2의 내부전극(25,26)간의 단락의 유무를, 제1의 외부전극(13)과 제2의 외부전극(14)간의 절연 저항을 측정함으로써 검사하여, 단락 발생율을 구하였다. 결과를 하기의 표 1에 나타낸다.
(비교예 1)
세라믹 그린시트(20)를, 도전층(21)이 적층방향에 있어서 겹치도록 적층한 것 이외에는 상기 실시예와 동일하게 하여 적층 세라믹 콘덴서를 1000개 제작하였다. 그 후, 실시예와 동일하게 하여, 제작한 1000개의 샘플로부터 랜덤으로 추출한 100개의 샘플의 각각에 대해, 제1 및 제2의 내부전극간의 단락의 유무를 검사하여, 단락 발생율을 구하였다. 결과를 하기의 표 1에 나타낸다.
(비교예 2)
마더 블록의 절단을 다이싱에 의해 행한 것 이외에는, 비교예 1과 동일하게 하여 적층 세라믹 콘덴서를 1000개 제작하였다. 그 후, 실시예와 동일하게 하여, 제작한 1000개의 샘플로부터 랜덤으로 추출한 100개의 샘플의 각각에 대하여, 제1 및 제2의 내부전극간의 단락의 유무를 검사하여, 단락 발생율을 구하였다. 결과를 하기의 표 1에 나타낸다.
<단락 발생율(%)>
실시예 비교예1 비교예2
세라믹 그린시트의 두께(㎛) 1.5 3 95 3
0.7 10 100 10
0.5 20 100 50
표 1에 나타내는 결과로부터, 본 발명에 따라서 적층 세라믹 콘덴서를 제조함으로써 제1 및 제2의 내부전극간의 단락을 억제할 수 있는 것을 알 수 있다.
1: 적층 세라믹 콘덴서 10: 세라믹 소체
10a, 10b: 주면 10c, 10d: 측면
10e, 10f: 단면 10g: 세라믹층
13: 제1의 외부전극 14: 제2의 외부전극
20: 세라믹 그린시트 21: 도전층
22: 마더 블록 23: 그린 칩
24: 칩 본체 24a, 24b: 주면
24c, 24d: 측면 24e, 24f: 단면
25: 제1의 내부전극 26: 제2의 내부전극
27a, 27b: 세라믹층 28: 세라믹 소체
29: 세라믹층 L1, L2: 커트라인

Claims (9)

  1. 제1의 방향 및 상기 제1의 방향에 대하여 수직인 제2의 방향을 따른 직사각형상의 도전층이 표면상에 형성된 세라믹 그린시트를 준비하는 공정과,
    상기 세라믹 그린시트를, 서로 이웃하는 상기 세라믹 그린시트의 상기 도전층이 상기 제1 및 제2의 방향의 각각을 따라 어긋나도록 복수 적층하여 마더 블록을 제작하는 공정과,
    상기 마더 블록을, 적층방향에 있어서 서로 이웃하는 상기 도전층의 한쪽이 위치하고, 다른 쪽이 위치하지 않는 부분에 있어서, 상기 제1의 방향을 따라 절단하는 동시에, 적층방향에 있어서 서로 이웃하는 상기 도전층의 다른 쪽이 위치하고, 한쪽이 위치하지 않는 부분에 있어서, 상기 제2의 방향을 따라 절단함으로써, 상기 적층방향에 있어서 서로 이웃하는 상기 도전층의 한쪽으로 형성된 제1의 내부전극이 노출되어 있는 한편, 상기 적층방향에 있어서 서로 이웃하는 상기 도전층의 다른 쪽으로 형성된 제2의 내부전극이 노출되어 있지 않은 제1의 단면 및 제1의 측면과, 상기 제2의 내부전극이 노출되어 있는 한편, 상기 제1의 내부전극이 노출되어 있지 않은 제2의 단면 및 제2의 측면을 가지는 직방체상의 칩을 제작하는 공정을 포함하는 것을 특징으로 하는 적층 세라믹 콘덴서의 제조방법.
  2. 제1항에 있어서, 상기 칩의 상기 제1 및 제2의 측면 위에 절연층을 형성한 후에 소성하는 것을 특징으로 하는 적층 세라믹 콘덴서의 제조방법.
  3. 제2항에 있어서, 상기 절연층으로서 세라믹층을 형성하는 것을 특징으로 하는 적층 세라믹 콘덴서의 제조방법.
  4. 제3항에 있어서, 상기 세라믹층을 세라믹 그린시트를 붙임으로써 형성하는 것을 특징으로 하는 적층 세라믹 콘덴서의 제조방법.
  5. 제3항에 있어서, 상기 세라믹층을 세라믹 페이스트를 도포함으로써 형성하는 것을 특징으로 하는 적층 세라믹 콘덴서의 제조방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 마더 블록의 절단을 눌러 자름에 의해 행하는 것을 특징으로 하는 적층 세라믹 콘덴서의 제조방법.
  7. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 세라믹 그린시트의 두께를 상기 도전층의 두께보다도 크게 하는 것을 특징으로 하는 적층 세라믹 콘덴서의 제조방법.
  8. 길이방향 및 폭방향을 따라 연장되는 제1 및 제2의 주면과, 길이방향 및 두께방향을 따라 연장되는 제1 및 제2의 측면과, 폭방향 및 두께방향을 따라 연장되는 제1 및 제2의 단면을 가지는 직방체상의 세라믹 소체와,
    상기 세라믹 소체의 내부에 있어서 두께방향을 따라 서로 간격을 두고 배치된 복수의 제1 및 제2의 내부전극을 포함하고,
    상기 제1의 내부전극은 상기 제1의 단면에 노출되어 있는 한편, 상기 제2의 단면에는 노출되어 있지 않고,
    상기 제2의 내부전극은 상기 제2의 단면에 노출되어 있는 한편, 상기 제1의 단면에는 노출되어 있지 않고,
    상기 제1의 내부전극의 폭방향의 한쪽측에 있어서의 단부는, 상기 제2의 내부전극의 폭방향의 한쪽측에 있어서의 단부보다도 폭방향에 있어서의 외측에 위치하고, 한편, 상기 제1의 내부전극의 폭방향의 다른 쪽측에 있어서의 단부는, 상기 제2의 내부전극의 폭방향의 다른 쪽측에 있어서의 단부보다도 폭방향에 있어서의 내측에 위치하며, 단부의 두께가 단부 이외의 두께보다 두꺼운 것을 특징으로 하는 적층 세라믹 콘덴서.
  9. 제8항에 있어서, 상기 제1 및 제2의 내부전극간의 거리가 상기 제1 및 제2의 내부전극의 각각의 두께 이상인 것을 특징으로 하는 적층 세라믹 콘덴서.
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Cited By (1)

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KR20150048036A (ko) * 2013-10-25 2015-05-06 가부시키가이샤 무라타 세이사쿠쇼 전자부품의 제조방법

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101504002B1 (ko) * 2013-05-21 2015-03-18 삼성전기주식회사 적층 세라믹 커패시터 및 적층 세라믹 커패시터 실장 기판
KR101474138B1 (ko) * 2013-06-05 2014-12-17 삼성전기주식회사 적층 세라믹 전자 부품 및 그 제조 방법
JP2015111654A (ja) 2013-10-28 2015-06-18 株式会社村田製作所 積層電子部品の製造方法及び積層電子部品
KR101659153B1 (ko) * 2014-07-07 2016-09-22 삼성전기주식회사 적층 세라믹 커패시터, 적층 세라믹 커패시터의 제조방법 및 적층 세라믹 커패시터의 실장 기판
JP6592923B2 (ja) * 2015-03-20 2019-10-23 株式会社村田製作所 電子部品およびその製造方法
CN105098300A (zh) * 2015-09-11 2015-11-25 禾邦电子（中国）有限公司 共模滤波器及其制造方法
JP6795292B2 (ja) * 2015-09-15 2020-12-02 Tdk株式会社 積層電子部品
JP6449826B2 (ja) * 2015-12-25 2019-01-09 太陽誘電株式会社 積層セラミック電子部品及びその製造方法
KR20170078136A (ko) 2015-12-29 2017-07-07 삼성전기주식회사 적층 전자 부품 및 그 제조 방법
KR102408016B1 (ko) * 2016-12-01 2022-06-13 가부시키가이샤 무라타 세이사쿠쇼 칩형 전자 부품
KR101939083B1 (ko) * 2017-03-29 2019-01-16 삼성전기 주식회사 적층형 커패시터 및 그 제조방법
JP2020077792A (ja) * 2018-11-08 2020-05-21 株式会社村田製作所 積層セラミックコンデンサの実装構造体
JP7188345B2 (ja) * 2019-09-30 2022-12-13 株式会社村田製作所 積層セラミック電子部品の製造方法
JP7380619B2 (ja) * 2021-03-12 2023-11-15 株式会社村田製作所 積層セラミックコンデンサ

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0189725U (ko) * 1987-12-07 1989-06-13
JPH04171708A (ja) * 1990-11-02 1992-06-18 Tdk Corp 磁器コンデンサ
JPH0613259A (ja) * 1992-06-26 1994-01-21 Tokin Corp 積層セラミックコンデンサとその製造方法
JP2002184648A (ja) * 2000-12-15 2002-06-28 Murata Mfg Co Ltd 積層セラミック電子部品及びその製造方法
JP2004179349A (ja) * 2002-11-26 2004-06-24 Kyocera Corp 積層型電子部品およびその製法
JP2004179436A (ja) * 2002-11-27 2004-06-24 Kyocera Corp 積層セラミックコンデンサ
JP2005026323A (ja) * 2003-06-30 2005-01-27 Tdk Corp 積層セラミックコンデンサの製造方法及び電極露出検知装置
JP2005072452A (ja) * 2003-08-27 2005-03-17 Kyocera Corp 積層型電子部品およびその製法
JP2005101038A (ja) * 2003-09-22 2005-04-14 Murata Mfg Co Ltd 積層セラミックコンデンサの製造方法
JP2007005595A (ja) 2005-06-24 2007-01-11 Taiyo Yuden Co Ltd 積層型電子部品の製造方法
KR100867503B1 (ko) * 2007-01-02 2008-11-07 삼성전기주식회사 적층형 칩 커패시터
JP5332475B2 (ja) * 2008-10-03 2013-11-06 株式会社村田製作所 積層セラミック電子部品およびその製造方法
JP2010093136A (ja) * 2008-10-09 2010-04-22 Taiyo Yuden Co Ltd 積層セラミック電子部品及びその製造方法
JP2011003845A (ja) * 2009-06-22 2011-01-06 Murata Mfg Co Ltd セラミック電子部品の製造方法
JP5609093B2 (ja) * 2009-12-11 2014-10-22 株式会社村田製作所 セラミック電子部品
JP5810706B2 (ja) * 2010-09-06 2015-11-11 株式会社村田製作所 電子部品
KR101856083B1 (ko) * 2011-05-31 2018-05-09 삼성전기주식회사 적층 세라믹 커패시터

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150048036A (ko) * 2013-10-25 2015-05-06 가부시키가이샤 무라타 세이사쿠쇼 전자부품의 제조방법
US9576736B2 (en) 2013-10-25 2017-02-21 Murata Manufacturing Co., Ltd. Method of manufacturing electronic component

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