KR20150048036A - 전자부품의 제조방법 - Google Patents

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Abstract

전자부품의 제조방법은 소체가 되는 복수의 그린시트(10)가 적층되어 구성된 제1 블록을 준비하는 공정과, 내부도체에 있어서 외부전극과 접속되는 부분이 절단면에 노출하도록 제1 블록을 제1 방향으로 절단하여 복수의 제2 블록으로 분할하는 공정과, 양쪽 절단면에 노출한 내부도체가 제1 방향에 있어서 각 소체가 되는 부분의 중앙에 위치하도록, 복수의 제2 블록 각각을 제1 방향과 교차하는 제2 방향으로 절단하는 공정을 구비한다.

Description

전자부품의 제조방법{METHOD OF MANUFACTURING ELECTRONIC COMPONENT}
본 발명은 전자부품의 제조방법에 관한 것으로, 특히 마더 블록으로부터 잘려나온 복수의 칩 각각으로 형성되는 전자부품의 제조방법에 관한 것이다.
마더 블록을 절단하여 복수의 칩을 형성하는 절단방법을 개시한 선행문헌으로서 일본국 공개특허공보 2005-88161호가 있다. 일본국 공개특허공보 2005-88161호에 기재된 절단방법에서는 마더 블록의 대향하는 양단면(端面)을 촬상할 수 있도록 서로 대향해서 CCD(charge-coupled device) 카메라를 배치하고 있다. CCD 카메라에 의해 마더 블록의 단면에 형성되어 있는 절단 자국을 촬상함으로써, 마더 블록의 뒤틀림에 의한 내부도체의 위치 어긋남을 보정하여 절단하고 있다.
칩이 될 부분이 매트릭스형상으로 배치된 마더 블록의 내부에서는 설계상, 내부도체는 등간격으로 매트릭스형상으로 배치되어 있다. 실제로는 마더 블록 제작시의 세라믹 그린시트의 적층 공정 및 내부도체의 인쇄 공정 각각에서의 위치 정밀도의 영향으로 인해, 마더 블록의 뒤틀림에 의한 내부도체의 위치 어긋남이 발생하고 있다. 또, 마더 블록의 뒤틀림에 의한 내부도체의 위치 어긋남이 발생하는 커다란 요인으로서, 마더 블록을 압착하는 프레스 공정에서의 세라믹 그린시트의 유동이 있다.
마더 블록에 있어서, 마더 블록의 양단면을 촬상한 결과를 바탕으로 마더 블록을 절단했을 경우, 마더 블록의 뒤틀림 상태에 따라서는, 상기 양단면으로부터 벗어난 마더 블록의 중앙부에서 잘려나온 칩에서 내부도체의 위치 어긋남을 저감할 수 없는 경우가 있다.
본 발명의 주된 목적은 마더 블록으로부터 잘려나온 복수의 칩 각각에서 내부도체의 위치 어긋남을 저감할 수 있는, 전자부품의 제조방법을 제공하는 것에 있다.
본 발명에 기초한 전자부품의 제조방법은, 내부도체가 매설된 소체; 소체의 표면상에 마련되어 내부도체에 전기적으로 접속된 외부전극;을 구비하는 전자부품의 제조방법이다. 전자부품의 제조방법은 소체가 될 복수의 그린시트가 적층되어 구성된 제1 블록을 준비하는 공정; 내부도체에 있어서 외부전극과 접속되는 부분이 절단면에 노출하도록 제1 블록을 제1 방향으로 절단하여 복수의 제2 블록으로 분할하는 공정; 양쪽 절단면에 노출한 내부도체가 제1 방향에 있어서 각 소체가 되는 부분의 중앙에 위치하도록, 또한 내부도체가 절단면에 노출하지 않도록, 복수의 제2 블록 각각을 제1 방향과 교차하는 제2 방향으로 절단하는 공정;을 구비한다.
본 발명의 한 형태에서는, 제1 블록을 절단하여 복수의 제2 블록으로 분할하는 공정은, 제1 방향에 있어서 제2 블록에 소체가 될 부분이 1열로 나열되도록 제1 블록을 절단하는 공정을 포함하고, 복수의 제2 블록 각각을 제2 방향으로 절단하는 공정은, 소체가 될 부분을 개편화(個片化)하는 공정을 포함한다.
본 발명의 한 형태에서는, 제1 블록을 절단하여 복수의 제2 블록으로 분할하는 공정은, 제1 방향에 있어서 제2 블록에 소체가 될 부분이 복수열로 나열되도록 제1 블록을 절단하는 공정을 포함하고, 복수의 제2 블록 각각을 제2 방향으로 절단하는 공정은, 복수의 제2 블록 각각을, 제1 방향 및 제2 방향으로 절단하여 소체가 될 부분을 개편화하는 공정을 포함한다.
본 발명에 의하면, 마더 블록으로부터 잘려나온 복수의 칩 각각에서 내부도체의 위치 어긋남을 저감할 수 있다.
본 발명의 상기 및 다른 목적, 특징, 국면 및 이점은 첨부된 도면과 관련해서 이해되는 본 발명에 관한 다음 상세한 설명을 통해 명확해질 것이다.
도 1은 본 발명의 일실시형태에 따른 전자부품의 외관을 나타내는 사시도이다.
도 2는 도 1의 전자부품을 II-II선 화살표방향에서 본 단면도이다.
도 3은 도 2의 전자부품을 III-III선 화살표방향에서 본 단면도이다.
도 4는 도 2의 전자부품을 IV-IV선 화살표방향에서 본 단면도이다.
도 5는 도 2의 전자부품을 V-V선 화살표방향에서 본 단면도이다.
도 6은 내부전극 및 절단 마크가 되는 도전 패턴이 형성된 세라믹 그린시트의 외관을 나타내는 평면도이다.
도 7은 제1 및 제2 도전 패턴이 형성된 세라믹 그린시트를 적층한 상태를 나타내는 평면도이다.
도 8은 제1 도전 패턴의 위치 어긋남이 발생한 마더 블록을 나타내는 평면도이다.
도 9는 비교예에서, 점착 시트에 부착된 마더 블록을 제1 방향으로 절단한 상태를 나타내는 평면도이다.
도 10은 비교예에서, 제1 방향으로 절단한 마더 블록을 제2 방향으로 절단한 상태를 나타내는 평면도이다.
도 11은 비교예에서, 화상처리장치에 의해 검출한 제1 절단 라인을 따라 자른 각 절단면에서 제1 도전 패턴과 제3 절단 라인의 위치관계를 나타내는 측면도이다.
도 12는 비교예에서, 마더 블록의 Y방향 중앙에 위치하는 칩에서 제1 도전 패턴과 제3 절단 라인의 위치관계를 나타내는 측면도이다.
도 13은 본 발명의 일실시형태에서, 마더 블록을 제1 방향으로 절단하여 분할한 중간 블록을, 제2 방향으로 절단한 상태를 나타내는 평면도이다.
도 14는 본 발명의 일실시형태에서, 화상처리장치에 의해 검출한 제1 절단 라인의 각 절단면에서 도전 패턴과 제3 절단 라인의 위치관계를 나타내는 측면도이다.
도 15는 제2 방향으로 절단한 중간 블록을 제1 방향으로 절단하여 칩을 개편화한 상태를 나타내는 평면도이다.
도 16은 본 발명의 일실시형태의 변형예에서, 마더 블록을 제1 방향으로 절단하여 분할한 중간 블록을, 제2 방향으로 절단한 상태를 나타내는 평면도이다.
도 17은 본 발명의 일실시형태의 변형예에서, 화상처리장치에 의해 검출한 제1 절단 라인의 각 절단면에서 도전 패턴과 제3 절단 라인의 위치관계를 나타내는 측면도이다.
도 18은 제1 절단 라인의 절단면에서, 적층방향으로 나열되는 도전 패턴끼리 위치 어긋남이 생겨 있는 상태를 나타내는 단면도이다.
도 19는 본 발명의 일실시형태 및 변형예에 따른 전자부품의 제조방법의 구성을 나타내는 플로우 차트이다.
도 20은 블록의 뒤틀림량을 비교한 그래프이다.
도 21은 마더 블록의 Y방향 중앙에 위치하는 칩의 제1 갭 및 제2 갭의 측정값을 나타내는 그래프이다.
도 22는 마더 블록을 2분할해서 제작된 중간 블록의 Y방향 중앙에 위치하는 칩의 제1 갭 및 제2 갭의 측정값을 나타내는 그래프이다.
도 23은 제1 방향에 있어서 칩이 1열로 나열되도록 마더 블록을 분할해서 제작된 중간 블록의 칩의 제1 갭 및 제2 갭의 측정값을 나타내는 그래프이다.
이하, 본 발명의 일실시형태에 따른 전자부품의 제조방법에 대해 도면을 참조해서 설명한다. 이하, 실시형태를 설명함에 있어, 도면 중 동일 또는 상당하는 부분에는 동일 부호를 붙이고, 그 설명은 반복하지 않는다. 또한 전자부품으로서 적층 세라믹 콘덴서에 대해 설명하지만, 전자부품은 콘덴서에 한정되지 않으며, 압전부품, 서미스터 또는 인덕터 등이어도 된다.
먼저, 본 발명의 일실시형태에 따른 전자부품인 적층 세라믹 콘덴서의 구성 일례에 대해 설명한다. 도 1은 본 발명의 일실시형태에 따른 전자부품의 외관을 나타내는 사시도이다. 도 2는 도 1의 전자부품을 II-II선 화살표방향에서 본 단면도이다. 도 3은 도 2의 전자부품을 III-III선 화살표방향에서 본 단면도이다. 도 4는 도 2의 전자부품을 IV-IV선 화살표방향에서 본 단면도이다. 도 5는 도 2의 전자부품을 V-V선 화살표방향에서 본 단면도이다. 도 1에서는 후술하는 소체의 길이방향을 L, 소체의 폭방향을 W, 소체의 두께방향을 T로 표시하였다.
도 1~5에 도시한 바와 같이, 본 발명의 일실시형태에 따른 전자부품(100)은 내부도체가 매설된 소체(110); 소체(110)의 표면상에 마련되어 내부도체에 전기적으로 접속된 외부전극;을 구비한다.
소체(110)는 대략 직육면체형상의 외형을 가진다. 소체(110)에서는 유전체층인 세라믹층(150)과, 내부도체인 평판형상의 내부전극(140)이 번갈아 적층되어 있다. 본 실시형태에 따른 전자부품(100)에서는 소체(110)의 양단부(端部)에 외부전극이 마련되어 있다.
외부전극은 소체(110)의 길이방향 한쪽 단부에 마련된 제1 외부전극(120), 및 소체(110)의 길이방향 다른쪽 단부에 마련된 제2 외부전극(130)을 포함한다.
본 실시형태에 따른 소체(110)에서는 세라믹층(150)과 내부전극(140)의 적층방향이, 소체(110)의 길이방향(L) 및 소체(110)의 폭방향(W)에 대해 직교하고 있다. 즉, 세라믹층(150)과 내부전극(140)의 적층방향은 소체(110)의 두께방향(T)과 평행하다.
소체(110)는 두께방향(T)과 직교하는 1쌍의 주면(主面), 길이방향(L)과 직교하는 1쌍의 단면(端面), 및 폭방향(W)과 직교하는 1쌍의 측면을 가진다. 상기와 같이 소체(110)는 대략 직육면체형상의 외형을 가지지만, 모서리부가 둥그스름해도 된다. 또한 1쌍의 주면, 1쌍의 단면 및 1쌍의 측면 중 어느 면에 요철이 형성되어 있어도 된다.
이하, 각 구성에 대해 상세하게 설명한다.
세라믹층(150)을 구성하는 재료로는 BaTiO3, CaTiO3, SrTiO3 또는 CaZrO3 등을 주성분으로 하는 유전체 세라믹스를 이용할 수 있다. 또한 이들 중 어느 하나의 주성분에, 부성분으로서 Mn 화합물, Co 화합물, Si 화합물 또는 희토류 화합물 등이 첨가된 재료를 이용해도 된다.
한편, 전자부품이 압전부품일 경우, 세라믹층(150)을 압전 세라믹스로 구성할 수 있다. 압전 세라믹스로는 예를 들어 PZT(티탄산 지르콘산납)계 세라믹 등이 있다.
전자부품이 서미스터일 경우, 세라믹층(150)을 반도체 세라믹스로 구성할 수 있다. 반도체 세라믹스로는 예를 들어 스피넬계 세라믹 등이 있다.
전자부품이 인덕터일 경우, 세라믹층(150)을 자성체 세라믹스로 구성할 수 있다. 자성체 세라믹스로는 예를 들어 페라이트 세라믹 등이 있다.
내부전극(140)은 평면으로 봤을 때 대략 직사각형상인 제1 내부전극(141)과, 평면으로 봤을 때 대략 직사각형상인 제2 내부전극(142)을 포함한다. 제1 내부전극(141)과 제2 내부전극(142)은 소체(110)의 두께방향(T)을 따라 등간격으로 번갈아 배치되어 있다. 또한 제1 내부전극(141)과 제2 내부전극(142)은 세라믹층(150)을 사이에 끼고 서로 대향하도록 배치되어 있다.
제1 내부전극(141)은 소체(110)의 길이방향 한쪽 단부에서 다른쪽 단부를 향해 연장되어 있다. 도 3에 도시한 바와 같이, 제1 내부전극(141)은 소체(110)의 한쪽 단면에서 제1 외부전극(120)과 접속되어 있다.
제2 내부전극(142)은 소체(110)의 길이방향 다른쪽 단부에서 한쪽 단부를 향해 연장되어 있다. 도 4에 도시한 바와 같이, 제2 내부전극(142)은 소체(110)의 다른쪽 단면에서 제2 외부전극(130)과 접속되어 있다.
내부전극(140)을 구성하는 재료로는 Ni, Cu, Ag, Pd, Au 등의 금속, 또는 이 금속들 중 적어도 1종을 포함하는 합금, 예를 들면 Ag와 Pd와의 합금 등을 이용할 수 있다.
본 실시형태에서는, 외부전극은 소체(110)의 양단부를 덮도록 마련된 내측 외부전극과, 이 내측 외부전극을 덮도록 마련된 외측 외부전극을 포함한다.
내측 외부전극을 구성하는 재료로는 솔더 배리어층으로서 기능하는 금속이면 되고, Ni 또는 Cu 등의 금속, 또는 이 금속들 중 적어도 1종을 포함하는 합금을 이용할 수 있다.
외측 외부전극을 구성하는 재료로는 솔더와의 젖음성이 양호한 금속이면 되고, Sn 또는 Au 등의 금속, 또는 이 금속들 중 적어도 1종을 포함하는 합금을 이용할 수 있다.
도 2~5에 도시한 바와 같이, 제1 외부전극(120)은 제1 내측 외부전극(121)과 제1 외측 외부전극(122)을 포함한다. 제1 내측 외부전극(121)은 소체(110)의 길이방향의 한쪽 단부를 덮고 있다. 제1 외측 외부전극(122)은 제1 내측 외부전극(121)을 덮고 있다.
제2 외부전극(130)은 제2 내측 외부전극(131)과 제2 외측 외부전극(132)을 포함한다. 제2 내측 외부전극(131)은 소체(110)의 길이방향의 다른쪽 단부를 덮고 있다. 제2 외측 외부전극(132)은 제2 내측 외부전극(131)을 덮고 있다.
이하, 본 실시형태에 따른 전자부품의 제조방법에 대해 설명한다.
먼저, 세라믹 분말을 포함하는 세라믹 페이스트를, 다이 코터법, 그라비어 코터법 또는 마이크로그라비어 코터법 등에 의해 시트형상으로 도포해서 건조시킴으로써 세라믹 그린시트를 제작한다.
제작한 복수의 세라믹 그린시트 중 일부에서, 세라믹 그린시트 상에 스크린 인쇄법, 잉크젯 인쇄법 또는 그라비어 인쇄법 등으로 내부전극 형성용 도전 페이스트를 소정 패턴이 되도록 도포한다.
이렇게 해서, 내부전극이 될 도전 패턴이 형성된 세라믹 그린시트와, 도전 패턴이 형성되어 있지 않은 세라믹 그린시트를 준비한다. 한편, 세라믹 페이스트 및 내부전극 형성용 도전 페이스트에는 공지의 바인더 및 용매가 포함되어 있어도 된다.
도 6은 내부전극 및 절단 마크가 되는 도전 패턴이 형성된 세라믹 그린시트의 외관을 나타내는 평면도이다. 도 6에 도시한 바와 같이, 세라믹 그린시트(10) 상에, 내부전극이 되는 제1 도전 패턴(11)과, 절단 마크가 되는 제2 도전 패턴(12)을 형성한다. 절단 마크는 블록 절단용 표식이다.
본 실시형태에서는 직사각형상의 복수의 제1 도전 패턴(11)을, X방향 및 X방향과 직교하는 Y방향으로 매트릭스형상으로 배치하고 있다. 구체적으로는, 각 제1 도전 패턴(11)의 길이방향이 Y방향에 평행이 되도록 복수의 제1 도전 패턴(11)을 배치하고 있다.
또한 세라믹 그린시트(10)의 X방향 양단에 위치하는 1쌍의 직사각형상의 제2 도전 패턴(12)을 Y방향으로 간격을 두고 복수쌍 배치하고 있다. 구체적으로는, 각 제2 도전 패턴(12)의 길이방향이 X방향에 평행이 되도록 복수의 제2 도전 패턴(12)을 배치하고 있다. 각 제2 도전 패턴(12)은 X방향으로 나열되는 제1 도전 패턴(11)의 길이방향 대략 중앙의 위치를 통과하는 직선 상에 배치되어 있다.
도전 패턴이 형성되어 있지 않은 복수장의 세라믹 그린시트(10)를 적층하고, 그 위에, 제1 및 제2 도전 패턴(11, 12)이 형성된 수백장 정도의 세라믹 그린시트(10)를 순차 적층하고, 또 그 위에, 도전 패턴이 형성되어 있지 않은 복수장의 세라믹 그린시트(10)를 적층함으로써 제1 블록인 마더 블록을 제작한다. 이처럼, 소체(110)가 되는 복수의 세라믹 그린시트(10)가 적층되어 구성된 마더 블록을 준비한다. 한편, 제1 블록으로서, 마더 블록으로부터 절단되어 형성된 중간 블록을 준비해도 된다. 이 경우, 제1 블록인 중간 블록이 절단됨으로써 제2 블록인 다른 중간 블록이 형성된다.
도 7은 제1 및 제2 도전 패턴이 형성된 세라믹 그린시트를 적층한 상태를 나타내는 평면도이다. 도 7에 도시한 바와 같이, 제1 및 제2 도전 패턴(11, 12)이 형성된 복수의 세라믹 그린시트(10)를 순차 적층할 때는 포개진 세라믹 그린시트(10)에 있어서 대응하는 부분에 위치하는 제1 도전 패턴(11)끼리 길이방향의 대략 절반만 겹치도록, 복수의 세라믹 그린시트(10)의 위치를 서로 Y방향으로 어긋내서 적층한다.
그 후, 정수압 프레스 또는 금형 프레스 등의 수단으로 마더 블록을 적층방향으로 열압착한다. 열압착 시, 세라믹 그린시트(10)가 유동성을 가지기 때문에 제1 도전 패턴(11)의 위치가 어긋나는 경우가 있다.
도 8은 제1 도전 패턴의 위치 어긋남이 발생한 마더 블록을 나타내는 평면도이다. 이하의 도 8~10, 13, 15, 16에서는 세라믹 그린시트(10)를 투명으로 도시하고, 제1 도전 패턴(11) 중 포개진 세라믹 그린시트(10)에 있어서 대응하는 부분에 위치하는 제1 도전 패턴(11)끼리 포개져서 콘덴서로서 기능하는 기능영역(13)만 도시하였다. 또한 각 기능영역(13)의 중심점(13x)을 도시하였다. 각 기능영역(13)은 전자부품(100)에서 소체(110)가 되는 부분인 칩에 하나씩 포함된다. 한편, 설명의 편의상, 제1 도전 패턴의 위치 어긋남을 뚜렷하게 도시하였지만, 실제로는 수㎛ 정도의 위치 어긋남이다.
도 8에 도시한 바와 같이, 제1 도전 패턴(11)의 위치 어긋남이 발생하면, 전자부품(100)에서 칩에 포함되는 기능영역(13)의 위치가 어긋난다. 제1 도전 패턴(11)의 위치 어긋남의 양태는 다양하나, 본 실시형태에서는 마더 블록의 Y방향의 양단에서 중앙을 향함에 따라, 기능영역(13)이 X방향의 한쪽(도 8의 우측)으로 어긋나 있다.
그렇기 때문에, 마더 블록의 Y방향 양단에 위치하는 기능영역(13)의 중심점(13x)끼리를 잇는 직선(Lx)에 대하여, 기능영역(13)의 중심점(13x)의 위치가, 마더 블록의 Y방향 양단에서 중앙을 향함에 따라 멀어지고 있다.
본 실시형태에서는 후술하는 발포 점착 시트(20)에 마더 블록이 부착된 상태로 마더 블록을 절단한다. 단, 반드시 발포 점착 시트(20)에 마더 블록을 부착하지 않아도 되며, 이 경우, 마더 블록을 흡착 유지 가능한 받침대(載置臺;mounting stage) 상에서 마더 블록을 절단해도 된다.
여기서, 비교예에 따른 마더 블록의 절단방법에 대해 설명한다. 도 9는 비교예에서, 발포 점착 시트에 부착된 마더 블록을 제1 방향으로 절단한 상태를 나타내는 평면도이다.
도 9에 도시한 바와 같이, 비교예에 따른 마더 블록의 절단방법에서는 발포 점착 시트(20)에 부착된 마더 블록을 화살표 1로 표시한 제1 방향으로 절단한다. 이 때, 마더 블록의 Y방향 각 단부측에 위치하는 1쌍의 제2 도전 패턴(12)끼리를 직선형상으로 연결하는 제1 절단 라인(30)에서, 마더 블록 및 발포 점착 시트(20)를 절단한다. 그 밖의 부분에서는 1쌍의 제2 도전 패턴(12)끼리를 직선형상으로 연결하는 제2 절단 라인(31)에서 마더 블록만을 절단한다.
이와 같이 마더 블록의 Y방향 양단부를 절단함으로써, 제1 절단 라인(30)에서 절단된 절단면에, 제1 도전 패턴(11)에서 외부전극과 접속되는 부분을 노출시킬 수 있다. 또한 제2 절단 라인(31)에서는 발포 점착 시트(20)가 절단되어 있지 않기 때문에, 마더 블록을 일체로 유지할 수 있다.
도 10은 비교예에서, 제1 방향으로 절단한 마더 블록을 제2 방향으로 절단한 상태를 나타내는 평면도이다. 도 10에 도시한 바와 같이, 비교예에 따른 마더 블록의 절단방법에서는 제1 절단 라인(30)에서 절단된 절단면에 노출한 제1 도전 패턴(11)이 제1 방향에서 각 칩의 중앙에 위치하도록, 제1 방향과 교차하는 화살표 2로 표시한 제2 방향으로 마더 블록을 절단한다.
구체적으로는, 먼저 제1 절단 라인(30)에서 절단된 양쪽의 절단면을 화살표 41로 표시한 바와 같이 화상처리장치(40)로 촬상하여, 각 절단면에 노출되어 있는 제1 도전 패턴(11)의 위치를 검출한다.
다음으로, 화상처리장치(40)에 의해 검출한 제1 절단 라인(30)의 각 절단면의 제1 도전 패턴(11)의 위치에 기초해서, 제2 방향으로 연장되는 제3 절단 라인(50)에서 마더 블록만을 절단한다.
도 11은 비교예에서, 화상처리장치에 의해 검출한 제1 절단 라인의 각 절단면에서 제1 도전 패턴과 제3 절단 라인의 위치관계를 나타내는 측면도이다. 도 11에서는 하나의 칩만 도시하였다.
도 10, 11에 도시한 바와 같이, 비교예에 따른 마더 블록의 절단방법에서는 화상처리장치(40)에 의해 검출한 제1 절단 라인(30)의 각 절단면에서, 제1 방향의 한쪽 제1 도전 패턴(11)의 단부와 제3 절단 라인(50) 사이의 간격인 제1 갭(G1a)과, 제1 방향의 다른쪽 제1 도전 패턴(11)의 단부와 제3 절단 라인(50) 사이의 간격인 제2 갭(G2a)이 대략 같아지도록 제3 절단 라인(50)의 위치를 결정하고 있다.
상기와 같이, 마더 블록의 Y방향 양단에 위치하는 기능영역(13)의 중심점(13x)끼리를 연결하는 직선(Lx)에 대하여, 기능영역(13)의 중심점(13x)의 위치가, 마더 블록의 Y방향 양단에서 중앙을 향함에 따라 멀어지고 있다. 그렇기 때문에, 마더 블록의 Y방향 중앙에 위치하는 기능영역(13)의 중심점(13x)과 직선(Lx)은 거리(S1)만큼 이간되어 있다. 그 결과, 마더 블록의 Y방향 중앙에 위치하는 칩에서는 제1 도전 패턴(11)이 치우쳐서 위치한다.
도 12는 비교예에서, 마더 블록의 Y방향 중앙에 위치하는 칩에서 제1 도전 패턴과 제3 절단 라인의 위치관계를 나타내는 측면도이다. 도 12에 도시한 바와 같이, 마더 블록의 Y방향 중앙에 위치하는 칩에서는, 제1 방향의 한쪽 제1 도전 패턴(11)의 단부와 제3 절단 라인(50) 사이의 간격인 제1 갭(G1b)이, 제1 방향의 다른쪽 제1 도전 패턴(11)의 단부와 제3 절단 라인(50) 사이의 간격인 제2 갭(G2b)에 비해서 작게 되어 있다.
이처럼, 내부전극이 될 제1 도전 패턴(11)이 칩 내에서 치우쳐서 위치할 경우, 전자부품(100)의 내수성(耐水性)이 저하된다. 적층 세라믹 콘덴서 내에 수분이 침입했을 경우, 전기 절연성이 저하하여 품질이 열화된다. 그렇기 때문에, 모든 칩에서 내부전극이 될 제1 도전 패턴(11)을 제1 방향에서 중앙에 위치시킬 것이 요구된다.
그러므로, 본 실시형태에 따른 전자부품의 제조방법에서는 하기와 같이 마더 블록을 절단한다. 도 13은 본 실시형태에서 마더 블록을 제1 방향으로 절단하여 분할한 제2 블록인 중간 블록을 제2 방향으로 절단한 상태를 나타내는 평면도이다.
도 13에 도시한 바와 같이, 본 실시형태에서는 제1 방향에서 중간 블록에 칩이 2열로 나열되도록 마더 블록을 절단한다. 즉, 중간 블록의 Y방향에 있어서 제2 절단 라인(31)의 양 옆에 제1 절단 라인(30)을 마련하고 있다. 상기와 같이, 제1 절단 라인(30)에서 마더 블록 및 발포 점착 시트(20)를 절단하고, 제2 절단 라인(31)에서 마더 블록만을 절단하고 있다.
이와 같이 마더 블록을 절단하여 복수의 중간 블록으로 분할함으로써, 제1 절단 라인(30)에서 절단된 절단면에, 제1 도전 패턴(11)에서 외부전극과 접속되는 부분을 노출시킬 수 있다. 또한 제2 절단 라인(31)에서는 발포 점착 시트(20)가 절단되어 있지 않기 때문에 중간 블록을 일체로 유지할 수 있다.
마더 블록을 제1 방향으로 절단할 때는 마더 블록의 X방향 양단면에 노출한 1쌍의 제2 도전 패턴(12)을 도시하지 않은 화상처리장치로 촬상해서 검출한다. 검출한 1쌍의 제2 도전 패턴(12)을 연결하도록 제1 절단 라인(30)을 마련한다.
제2 도전 패턴(12)이 마더 블록의 단면에 노출되어 있지 않을 경우에는 마더 블록의 X방향 단부를 절단하여 제2 도전 패턴(12)을 노출시켜도 된다. 또한 제2 도전 패턴(12)은 반드시 마련되어 있지 않아도 되고, 이 경우에는 마더 블록의 X방향 단부를 절단하여 제1 도전 패턴(11)을 노출시키고, 제1 도전 패턴(11)의 기능영역(13) 이외의 부분을 절단하도록 해도 된다. 마더 블록의 절단방법으로는 푸쉬 컷팅법 또는 다이싱을 이용한 절삭법 등이 있다.
이와 같이 마더 블록을 복수의 중간 블록으로 분할한 후, 하나씩 중간 블록을 빼낸다. 제1 절단 라인(30)에서 절단된 절단면에 노출한 제1 도전 패턴(11)이 제1 방향에서 각 칩의 중앙에 위치하도록, 제1 방향과 교차하는 화살표 2a로 표시한 제2 방향으로, 빼낸 중간 블록 각각을 절단한다.
구체적으로는, 먼저 제1 절단 라인(30)에서 절단된 양쪽 절단면을 화살표 41로 표시한 바와 같이 화상처리장치(40)로 촬상하여, 각 절단면에 노출해 있는 제1 도전 패턴(11)의 위치를 검출한다.
다음으로, 화상처리장치(40)에 의해 검출한 제1 절단 라인(30)의 각 절단면에 노출되어 있는 제1 도전 패턴(11)의 위치에 기초해서, 제2 방향으로 연장되는 제3 절단 라인(51)에서 중간 블록만을 절단한다. 이로써 칩을 개편화할 수 있다.
도 14는 본 발명의 일실시형태에서, 화상처리장치에 의해 검출한 제1 절단 라인의 각 절단면에서 도전 패턴과 제3 절단 라인의 위치관계를 나타내는 측면도이다. 도 14에서는 하나의 칩만 도시하고 있다.
도 13, 14에 도시한 바와 같이, 본 실시형태에 따른 마더 블록의 절단방법에서는 화상처리장치(40)에 의해 검출한 제1 절단 라인(30)의 각 절단면에서, 제1 방향의 한쪽 제1 도전 패턴(11)의 단부와 제3 절단 라인(51) 사이의 간격인 제1 갭(G1c)과, 제1 방향의 다른쪽 제1 도전 패턴(11)의 단부와 제3 절단 라인(51) 사이의 간격인 제2 갭(G2c)이 대략 같아지도록 제3 절단 라인(51)의 위치를 결정하고 있다. 그 결과, 제3 절단 라인(51)은 제1 절단 라인(30)에 대해 비스듬하게 교차하고 있다.
이와 같이 경사진 제3 절단 라인(51)에서 중간 블록을 절단하기 때문에, 중간 블록이 놓여 있는 받침대는 받침면의 면내 방향에서 회전 가능하게 마련되어 있다. 즉, 받침대의 회전중심 상에 중간 블록이 놓인 상태에서, 제3 절단 라인(51)의 경사각도에 대응해서 받침대가 회전함으로써, 절단날에 대한 중간 블록의 방향이 기울어진다.
본 실시형태에서는 제1 방향에서 칩이 2열로 나열되도록 중간 블록을 구성하고 있기 때문에, 모든 칩에서, 내부전극이 되는 제1 도전 패턴(11)을 제1 방향에 있어서 중앙측에 맞춰 위치시킬 수 있다.
한편, 본 실시형태에서는 마더 블록을 복수의 중간 블록으로 분할할 때 제2 절단 라인(31)을 마련했지만, 제2 절단 라인(31)을 마련하지 않아도 된다. 이 경우, 복수의 중간 블록 각각을 제1 방향 및 제2 방향으로 절단하여 칩을 개편화한다. 복수의 중간 블록 각각을 제1 방향 및 제2 방향으로 절단할 때, 제1 방향의 절단과 제2 방향의 절단은 어느 쪽을 먼저 해도 된다.
도 15는 제2 방향으로 절단한 중간 블록을 제1 방향으로 절단하여 칩을 개편화한 상태를 나타내는 평면도이다. 도 15에 도시한 바와 같이, 중간 블록을 제1 방향으로 절단할 때는 중간 블록의 X방향 양단면에 노출한 1쌍의 제2 도전 패턴(12)을 화살표 43으로 표시한 바와 같이 화상처리장치(42)로 촬상해서 검출한다. 검출한 1쌍의 제2 도전 패턴(12)을 연결하도록 제1 절단 라인(32)을 마련하고, 이 제1 절단 라인(32)을 따라 중간 블록 및 발포 점착 시트(20)를 절단함으로써 칩을 개편화한다.
또한 제1 방향에 있어서 중간 블록에 칩이 1열로 나열되도록 마더 블록을 절단해도 된다. 여기서, 이처럼 마더 블록을 절단한 본 실시형태의 변형예에 따른 전자부품의 제조방법에 대해 설명한다.
도 16은 본 발명의 일실시형태의 변형예에서, 마더 블록을 제1 방향으로 절단하여 분할한 중간 블록을 제2 방향으로 절단한 상태를 나타내는 평면도이다.
도 16에 도시한 바와 같이, 본 발명의 일실시형태의 변형예에서는 제1 방향에 있어서 중간 블록에 칩이 1열로 나열되도록 마더 블록을 절단한다. 즉, 제1 절단 라인(30)을 마더 블록의 Y방향으로 나열되도록 마련하고 있다.
이와 같이 마더 블록을 절단하여 복수의 중간 블록으로 분할함으로써, 제1 절단 라인(30)에서 절단된 절단면에, 제1 도전 패턴(11)에 있어서 외부전극과 접속되는 부분을 노출시킬 수 있다.
마더 블록을 복수의 중간 블록으로 분할한 후, 하나씩 중간 블록을 빼낸다. 제1 절단 라인(30)에서 절단된 절단면에 노출한 제1 도전 패턴(11)이 제1 방향에서 각 칩의 중앙에 위치하도록, 제1 방향과 교차하는 화살표 2b로 표시한 제2 방향으로, 빼낸 중간 블록 각각을 절단한다.
구체적으로는, 먼저 제1 절단 라인(30)에서 절단된 양쪽 절단면을 화살표 41로 표시한 바와 같이 화상처리장치(40)로 촬상하여, 각 절단면에 노출되어 있는 제1 도전 패턴(11)의 위치를 검출한다.
다음으로, 화상처리장치(40)에 의해 검출한 제1 절단 라인(30)의 각 절단면에 노출되어 있는 제1 도전 패턴(11)의 위치에 기초해서, 제2 방향으로 연장되는 제3 절단 라인(52)에서 중간 블록만을 절단한다. 이로써 칩을 개편화할 수 있다.
도 17은 본 발명의 일실시형태의 변형예에서, 화상처리장치에 의해 검출한 제1 절단 라인의 각 절단면에서 도전 패턴과 제3 절단 라인의 위치관계를 나타내는 측면도이다. 도 17에서는 하나의 칩만 도시하였다.
도 16, 17에 도시한 바와 같이, 본 발명의 일실시형태의 변형예에 따른 마더 블록의 절단방법에서는 화상처리장치(40)에 의해 검출한 제1 절단 라인(30)의 각 절단면에서, 제1 방향의 한쪽 제1 도전 패턴(11)의 단부와 제3 절단 라인(52) 사이의 간격인 제1 갭(G1c)과, 제1 방향의 다른쪽 제1 도전 패턴(11)의 단부와 제3 절단 라인(52) 사이의 간격인 제2 갭(G2c)이 대략 같아지도록 제3 절단 라인(52)의 위치를 결정하고 있다. 그 결과, 제3 절단 라인(52)은 제1 절단 라인(30)에 대하여 비스듬하게 교차하고 있다.
이와 같이 경사진 제3 절단 라인(52)에서 중간 블록을 절단하기 때문에, 중간 블록이 놓여 있는 받침대는 받침면의 면내 방향에서 회전 가능하도록 마련되어 있다. 즉, 받침대의 회전중심 상에 중간 블록이 놓인 상태에서, 제3 절단 라인(52)의 경사각도에 대응해서 받침대가 회전함으로써, 절단날에 대한 중간 블록의 방향이 기울어진다.
본 실시형태의 변형예에서는 제1 방향에서 칩이 1열로 나열되도록 중간 블록을 구성하고 있기 때문에, 본 실시형태와 비교해서 모든 칩에서 내부전극이 될 제1 도전 패턴(11)을 제1 방향에 있어서 보다 중앙측에 맞춰 위치시킬 수 있다.
한편, 제1 절단 라인(30)의 각 절단면에서, 적층방향으로 나열되는 제1 도전 패턴(11)끼리 위치 어긋남이 생겨 있는 경우가 있다. 도 18은 제1 절단 라인의 절단면에서, 적층방향으로 나열되는 도전 패턴끼리 위치 어긋남이 생겨 있는 상태를 나타내는 단면도이다. 도 18에서는 2개의 칩에 상당하는 부분만 도시하였다.
도 18에 도시한 바와 같이, 제1 절단 라인(30)의 각 절단면에서, 적층방향으로 나열되는 제1 도전 패턴(11)끼리 위치 어긋남이 생겨 있을 경우, 제1 방향에서 인접하는 한 쌍의 제1 도전 패턴(11)들 중 가장 접근해 있는 제1 도전 패턴(11)들의 중간 위치를 지나도록 제3 절단 라인(51, 52)의 위치를 결정한다.
이 경우, 제1 방향에서 인접하는 제1 도전 패턴(11)들 중 가장 접근해 있는 제1 도전 패턴(11)들 사이의 간격(2Gmin)의 중간 위치를 지나는 제3 절단 라인(51, 52)에서 중간 블록을 절단함으로써, 도 18의 좌측에 위치하는 칩에서는 제1 방향의 한쪽 제1 도전 패턴(11)의 단부와 제3 절단 라인(51, 52) 사이의 간격인 제1 갭(G1c)은 간격(Gmin)이 되고, 도 18의 우측에 위치하는 칩에서는 제1 방향의 다른쪽 제1 도전 패턴(11)의 단부와 제3 절단 라인(51, 52) 사이의 간격인 제2 갭(G2c)은 간격(Gmin)이 된다.
도 19는 본 발명의 일실시형태 및 변형예에 따른 전자부품의 제조방법의 구성을 나타내는 플로우 차트이다. 도 19에 도시한 바와 같이, 본 실시형태 및 변형예에 따른 전자부품의 제조방법은 소체(110)가 되는 복수의 세라믹 그린시트(10)가 적층되어 구성된 마더 블록을 준비하는 공정(S100)과, 내부전극에 있어서 외부전극과 접속되는 부분이 절단면에 노출하도록 마더 블록을 제1 방향으로 절단하여 복수의 중간 블록으로 분할하는 공정(S110)과, 복수의 중간 블록으로부터 하나씩 중간 블록을 빼내는 공정(S120)과, 빼낸 각 중간 블록에서, 절단면에 노출한 내부전극이 제1 방향에서 소체가 되는 부분의 중앙에 위치하도록, 중간 블록을 제1 방향과 교차하는 제2 방향으로 절단하는 공정(S130)을 구비한다.
상기의 공정에 의해 칩을 개편화함으로써, 제1 갭(G1c) 및 제2 갭(G2c)을 대략 균등하게 확보할 수 있다. 그 결과, 전자부품(100)의 내수성 저하를 억제할 수 있다. 따라서, 적층 세라믹 콘덴서 내에 수분이 침입함으로써 전기 절연성이 저하되어 품질이 열화되는 것을 억제할 수 있다.
한편, 상기와 같이 개편화한 칩을 가열함으로써, 발포 점착 시트(20)를 발포시켜서 점착성을 저하시킴으로써, 칩으로부터 용이하게 발포 점착 시트(20)를 박리할 수 있다.
다음으로, 발포 점착 시트(20)를 박리한 칩을 배럴 연마하여 칩의 모서리부를 둥글게 한다. 단, 배럴 연마는 반드시 실시하지 않아도 된다. 그 후, 칩을 소성함으로써 경화시켜 소체(110)를 제작한다. 소성 온도는 세라믹 재료 및 도전재료의 종류에 따라서 적절히 설정되며, 예를 들면 900℃ 이상 1300℃ 이하의 범위 내에서 설정된다.
다음으로, Ni를 주성분으로 하는 도전성 페이스트를 소체(110)의 길이방향 양단부에 도포하고, 예를 들면 700℃ 정도의 온도에서 가열함으로써 소체(110)에 도전성 페이스트를 베이킹하여 내측 외부전극을 형성한다. 한편, 칩에 도전성 페이스트를 도포한 후에 소성함으로써, 소체(110)와 내측 외부전극을 동시에 형성해도 된다.
그 후, 전기 도금에 의해 내측 외부전극 상에 Sn으로 이루어지는 외측 외부전극을 형성한다. 구체적으로는 배럴 도금법으로 외측 외부전극을 마련한다. 내측 외부전극이 마련된 복수의 소체(110)를 수용한 배럴을 도금조 내의 도금액 중에 침지한 상태로 회전시키면서 통전(通電)함으로써, 내측 외부전극 상에 외측 외부전극을 마련한다.
상기의 공정에 의해 전자부품(100)을 제조할 수 있다. 본 실시형태 및 변형예에 따른 전자부품의 제조방법에 의하면, 마더 블록으로부터 잘려나온 복수의 칩 각각에서 내부도체의 위치 어긋남을 저감할 수 있다.
이하, 비교예 및 본 실시형태에 따른 전자부품의 제조방법에 있어서, 블록의 뒤틀림량 및 칩의 갭량에 대해 비교한 실험예에 대해 설명한다.
(실험예)
블록의 뒤틀림량은 마더 블록, 마더 블록을 2분할해서 제작된 중간 블록, 및 마더 블록을 3분할해서 제작된 중간 블록의, 각 블록의 25군데에 대해 측정하였다.
도 20은 블록의 뒤틀림량을 비교한 그래프이다. 도 20에서는 세로축에 블록의 뒤틀림량, 가로축에 블록의 종류를 나타내고 있다. 또한 도 20에서는 측정 결과의 범위를 에러 바(error bar)로 나타내고, 측정 결과의 평균값을 막대 그래프로 나타냈다.
한편, 블록의 뒤틀림량은 도 10의 거리(S1)에 상당하는 값이다. 즉, 블록의 뒤틀림량은 각 블록의 Y방향 양단에 위치하는 기능영역(13)의 중심점(13x)끼리를 연결하는 직선(Lx)과, 각 블록의 Y방향 중앙에 위치하는 기능영역(13)의 중심점(13x)과의 거리를 측정한 값이다.
도 20에 도시한 바와 같이, 마더 블록의 뒤틀림량의 평균값이 42㎛였던 데 반해, 마찬가지로 제작한 마더 블록을 2분할해서 제작된 중간 블록의 뒤틀림량의 평균값은 19㎛이며, 마찬가지로 제작한 마더 블록을 3분할해서 제작된 중간 블록의 뒤틀림량의 평균값은 12㎛였다. 이 결과를 통해, 마더 블록의 분할수가 많을수록 중간 블록의 뒤틀림량이 저하되는 것이 확인되었다.
칩의 갭량은 마더 블록, 마더 블록을 2분할해서 제작된 중간 블록, 및 제1 방향에서 칩이 1열로 나열되도록 마더 블록을 분할해서 제작된 중간 블록의, 각 블록으로부터 잘려나온 25개의 칩에 대해 측정하였다.
마더 블록 및 마더 블록을 2분할해서 제작된 중간 블록에서는 Y방향의 중앙에 위치하는 25개의 칩에 대해, 도 12의 제1 갭(G1b)과 제2 갭(G2b)을 측정하였다. 제1 방향에서 칩이 1열로 나열되도록 마더 블록을 분할해서 제작된 중간 블록에서는 25개의 칩에 대해, 도 17의 제1 갭(G1c)과 제2 갭(G2c)을 측정하였다.
도 21은 마더 블록의 Y방향 중앙에 위치하는 칩의 제1 갭 및 제2 갭의 측정값을 나타내는 그래프이다. 도 22는 마더 블록을 2분할해서 제작된 중간 블록의 Y방향 중앙에 위치하는 칩의 제1 갭 및 제2 갭의 측정값을 나타내는 그래프이다. 도 23은 제1 방향에서 칩이 1열로 나열되도록 마더 블록을 분할해서 제작된 중간 블록의 칩의 제1 갭 및 제2 갭의 측정값을 나타내는 그래프이다. 도 21~23에서는 세로축에 갭량, 가로축에 칩 번호를 나타냈다.
도 21~23에 도시한 바와 같이, 마더 블록의 분할수가 많을수록 각 칩의 갭량을 안정적으로 확보할 수 있음이 확인되었다. 특히 제1 방향에서 칩이 1열로 나열되도록 마더 블록을 분할해서 제작된 중간 블록에서 잘려나온 칩에서는 각 칩의 제1 갭(G1c)과 제2 갭(G2c)이 대략 동일하며 안정되어 있었다.
본 발명의 실시형태에 대해 설명했지만, 이번에 개시된 실시형태는 모든 점에서 예시이며 제한적인 것이 아니라고 생각되어야 한다. 본 발명의 범위는 청구 범위에 의해 제시되며, 청구범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.

Claims (3)

  1. 내부도체가 매설된 소체와, 상기 소체의 표면상에 마련되어 상기 내부도체에 전기적으로 접속된 외부전극을 포함하는 전자부품의 제조방법으로서,
    상기 소체가 되는 복수의 그린시트가 적층되어 구성된 제1 블록을 준비하는 공정;
    상기 내부도체에 있어서 상기 외부전극과 접속되는 부분이 절단면에 노출하도록 상기 제1 블록을 제1 방향으로 절단하여 복수의 제2 블록으로 분할하는 공정; 및
    양쪽의 상기 절단면에 노출된 상기 내부도체가 상기 제1 방향에서 각 상기 소체가 되는 부분의 중앙에 위치하도록, 또한 상기 내부도체가 절단면에 노출하지 않도록, 상기 복수의 제2 블록 각각을 상기 제1 방향과 교차하는 제2 방향으로 절단하는 공정;을 포함하는 것을 특징으로 하는 전자부품의 제조방법.
  2. 제1항에 있어서,
    상기 제1 블록을 절단하여 상기 복수의 제2 블록으로 분할하는 공정은, 상기 제1 방향에서 상기 제2 블록에 상기 소체가 되는 부분이 1열로 나열되도록 상기 제1 블록을 절단하는 공정을 포함하고,
    상기 복수의 제2 블록 각각을 상기 제2 방향으로 절단하는 공정은, 상기 제2 방향으로 절단하는 공정에서 상기 소체가 되는 부분을 개편화(個片化)하는 공정을 포함하는 것을 특징으로 하는 전자부품의 제조방법.
  3. 제1항에 있어서,
    상기 제1 블록을 절단하여 상기 복수의 제2 블록으로 분할하는 공정은, 상기 제1 방향에서 상기 제2 블록에 상기 소체가 되는 부분이 복수열로 나열되도록 상기 제1 블록을 절단하는 공정을 포함하고,
    상기 복수의 제2 블록 각각을 상기 제2 방향으로 절단하는 공정은, 상기 복수의 제2 블록 각각을, 상기 제1 방향 및 상기 제2 방향으로 절단하여 상기 소체가 되는 부분을 개편화하는 공정을 포함하는 것을 특징으로 하는 전자부품의 제조방법.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6855688B2 (ja) * 2016-05-19 2021-04-07 株式会社村田製作所 グラビア印刷版、グラビア印刷方法および電子部品の製造方法
US11525739B2 (en) * 2018-05-08 2022-12-13 Texas Instruments Incorporated Thermistor die-based thermal probe
CN110379624B (zh) * 2019-06-27 2021-08-03 成都宏科电子科技有限公司 一种多层芯片电容器的模块化制备方法
EP4177976A1 (en) 2020-07-03 2023-05-10 Kyocera Corporation Piezoelectric element

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0655233U (ja) * 1992-12-28 1994-07-26 京セラ株式会社 チップ状電子部品
US20110309718A1 (en) * 2010-06-17 2011-12-22 Murata Manufacturing Co., Ltd. Ceramic electronic component and manufacturing method therefor
KR20130070098A (ko) * 2011-12-19 2013-06-27 삼성전기주식회사 적층 세라믹 전자부품의 제조방법
KR20130093034A (ko) * 2012-02-13 2013-08-21 가부시키가이샤 무라타 세이사쿠쇼 적층 세라믹 콘덴서의 제조방법 및 적층 세라믹 콘덴서

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3531887B2 (ja) * 1995-10-30 2004-05-31 株式会社村田製作所 積層セラミック電子部品の製造方法
JP2003039418A (ja) * 2001-08-02 2003-02-13 Matsushita Electric Ind Co Ltd セラミック電子部品の製造方法
JP2003257782A (ja) * 2002-02-27 2003-09-12 Kyocera Corp 積層セラミックコンデンサの製造方法
JP2003158376A (ja) * 2002-09-02 2003-05-30 Ibiden Co Ltd セラミックス多層基板の製造方法
JP4311144B2 (ja) 2003-09-19 2009-08-12 株式会社村田製作所 カット装置およびカット方法
JP4492138B2 (ja) * 2004-01-30 2010-06-30 株式会社村田製作所 積層セラミック電子部品の製造方法
KR20090099275A (ko) * 2008-03-17 2009-09-22 삼성전기주식회사 적층형 전자부품용 그린시트 및 이를 이용한 그린칩의제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0655233U (ja) * 1992-12-28 1994-07-26 京セラ株式会社 チップ状電子部品
US20110309718A1 (en) * 2010-06-17 2011-12-22 Murata Manufacturing Co., Ltd. Ceramic electronic component and manufacturing method therefor
KR20130070098A (ko) * 2011-12-19 2013-06-27 삼성전기주식회사 적층 세라믹 전자부품의 제조방법
KR20130093034A (ko) * 2012-02-13 2013-08-21 가부시키가이샤 무라타 세이사쿠쇼 적층 세라믹 콘덴서의 제조방법 및 적층 세라믹 콘덴서

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