KR20130061037A - 칩-온-웨이퍼 구조 및 이를 제조하는 방법 - Google Patents

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시 팅 린
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Abstract

패키지 요소는 전면 및 이 전면 위의 배면을 갖는 기판을 포함한다. 관통 비아가 기판을 관통한다. 전도성 피쳐가 기판의 배면 상에 배치되어 관통 비아에 전기적으로 결합된다. 제1 유전 패턴이 전도성 피쳐의 에지 부분들 덮는 링을 형성한다. 범프 하부 금속(UBM)이 전도성 피쳐의 중앙부 상에 배치되어 이 중앙부와 접촉한다. 폴리머가 기판의 측벽과 접촉한다. 제2 유전 패턴이 폴리머 위에 배치되어 이 폴리머와 정렬된다. 제1 및 제2 유전 패턴은 동일한 유전 재료로 형성되고 실질적으로 동일한 레벨로 배치된다.

Description

칩-온-웨이퍼 구조 및 이를 제조하는 방법{CHIP-ON-WAFER STRUCTURES AND METHODS FOR FORMING THE SAME}
본 발명은 칩-온-웨이퍼 구조 및 이를 제조하는 방법에 관한 것이다.
3차원 집적 회로(3DIC) 제조 프로세스에서, 디바이스 다이들이 웨이퍼에 접합될 수 있다. 통상, 다이를 웨이퍼 상에 접합한 후에, 몰딩 화합물이 디바이스 다이와 웨이퍼를 에워싸도록 도포된다. 솔더 범프가 웨이퍼 상에 형성되어 웨이퍼 내의 디바이스에 전기적으로 결합된다. 디바이스 다이 내의 디바이스와 웨이퍼 내의 디바이스에 대한 전기적 연결은 실리콘 관통 비아(Through-Silicon Via : TSV)를 통해 이루어진다.
몰딩 화합물이 도포된 후에, 다이 소잉을 수행하여 웨이퍼와 디바이스 다이를 잘라 패키지를 형성하게 되며, 이들 패키지 각각에는 디바이스 다이 중 하나와 웨이퍼 내의 칩 중 하나가 포함될 수 있다. 다이 소잉은 통상 웨이퍼 내의 스크라이브 라인을 따라 절단하는 블레이드를 이용하여 수행된다. 웨이퍼가 저유전상수의 유전 재료를 포함할 수 있기 때문에, 그 블레이드에 의해 가해지는 기계적 응력은 크랙을 야기할 수 있다. 저유전상수 재료에서의 크랙은 웨이퍼 내의 칩까지 전파되어, 수율 손실을 야기할 수 있다.
본 발명의 실시예에 따르면, 패키지 요소는, 전면 및 이 전면 위의 배면을 갖는 기판을 포함한다. 관통 비아가 기판을 관통한다. 전도성 피쳐가 기판의 배면 상에 배치되어 관통 비아에 전기적으로 결합된다. 제1 유전 패턴이 전도성 피쳐의 에지 부분들 덮는 링을 형성한다. 범프 하부 금속(Under-Bump-Metallurgy : UBM)이 전도성 피쳐의 중앙부 상에 배치되어 이 중앙부와 접촉한다. 폴리머가 기판의 측벽과 접촉한다. 제2 유전 패턴이 폴리머 위에 배치되어 이 폴리머와 정렬된다. 제1 및 제2 유전 패턴은 동일한 유전 재료로 형성되고 실질적으로 동일한 레벨로 배치된다.
다른 실시예에 따르면, 웨이퍼가, 웨이퍼의 반도체 기판을 관통하는 복수의 기판 관통 비아를 포함한 복수의 칩, 및 이 복수의 칩을 서로 분리시키는 복수의 스크라이브 라인을 포함한다. 복수의 다이가 웨이퍼의 전면 아래에 배치되어 이 전면에 접합된다. 제1 폴리머 영역이, 복수의 스크라이브 라인에 있는 제1 부분을 포함하며, 이 제1 부분은 웨이퍼를 관통하고 반도체 기판의 측벽과 접촉한다. 제1 폴리머 영역은, 복수의 다이와 동일한 레벨로 위치하고 그 복수의 다이를 에워싸는 제2 부분을 더 포함한다. 복수의 전도성 피쳐가 반도체 기판의 배면에 배치되어 복수의 기판 관통 비아에 전기적으로 결합된다. 제2 폴리머층이, 복수의 전도성 피쳐의 에지 부분들을 덮는 제1 부분; 및 제1 폴리머 영역의 제1 부분 위에서 이 제1 부분에 정렬되는 제2 부분을 포함한다.
또 다른 실시예에 따르면, 방법은, 웨이퍼의 전면으로부터 웨이퍼의 기판 내로 연장하는 트렌치를 웨이퍼의 스크라이브 라인에 형성하는 단계를 포함한다. 제1 폴리머가 트렌치 내에 충전된다. 기판의 두께를 배면측에서 감소시켜, 이 두께 감소 단계 후에 기판 내의 제1 폴리머 및 관통 비아가 노출되게 한다. 전도성 피쳐가 웨이퍼의 배면에 형성되어 관통 비아에 전기적으로 결합된다. 제2 폴리머층이 웨이퍼의 배면에 형성되어 전도성 피쳐를 덮는다. 이어서, 제2 폴리머층이 패터닝된다. 패터닝된 제2 폴리머층의 나머지 부분들은 전도성 피쳐의 에지 부분들을 덮는 제1 부분, 및 트렌치 내의 제1 폴리머의 부분에 정렬된 제2 부분을 포함한다.
본 발명의 실시예 및 그 이점들을 보다 완벽하게 이해할 수 있도록 이하에서는 첨부 도면을 함께 고려한 후속한 상세한 설명에 대해 기술한다.
도 1 내지 도 11b는 몇몇 예시적인 실시예에 따른 패키지 제조에 있어서의 중간 단계들의 단면도들이며,
도 12는 도 1 내지 도 11b의 공정을 이용하여 형성된 패키지의 평면도이다.
본 발명의 실시예들의 제조 및 이용에 대해 아래에서 상세하게 설명한다. 그러나, 그 실시예들이 광범위한 각종 특정 상황에서 구현될 수 있는 수많은 적용 가능한 발명의 개념을 제공한다는 점을 이해해야 할 것이다. 논의하는 특정 실시예들은 예시를 위한 것이지 본 발명의 범위를 정하고자 하는 것은 아니다.
예시적인 실시예에 따른 칩-온-웨이퍼(Chip-on-Wafer : CoW) 패키지 및 이를 제조하는 방법이 제공된다. 실시예에 따라 CoW 패키지를 제조하는 중간 단계들이 도시되어 있다. 그 실시예들의 변형예에 대해서도 논의한다. 여러 도면 및 예시적인 실시예들에 걸쳐 동일한 도면 부호가 동일한 요소를 지칭하는 데에 이용되고 있다.
도 1 내지 도 11b에서는 몇몇 예시적인 실시예에 따라 집적 회로의 패키징에 있어서의 중간 단계들의 단면도들를 도시하고 있다. 도 1은 디바이스 웨이퍼, 인터포저 웨이퍼 등일 수 있는 패키지 요소(20)의 단면도를 도시한다. 패키지 요소(20)는 기판(22)을 포함한다. 몇몇 실시예에서, 기판(22)은 결정질 실리콘 기판과 같은 반도체 기판이다. 대안적으로, 기판(22)은, 실리콘 게르마늄, 실리콘 탄소 등과 같은 기타 반도체 재료를 포함한다. 대안적인 실시예에서, 기판(22)은 유전성 기판이다. 패키지 요소(20)는 반도체 기판(22)의 표면(22A)에 형성된 트랜지스터와 같은 능동 소자(도시 생략)를 포함하는 디바이스 웨이퍼일 수 있다. 상세한 설명 전반에 걸쳐 표면(22A, 22B)은 기판(22)의 전면과 배면으로서 각각 지칭된다. 패키지 요소(20)가 디바이스 웨이퍼인 경우, 레지스터 및/또는 커패시터와 같은 수동 소자(도시 생략)도 역시 포함할 수 있다. 대안적인 실시예에서, 패키지 요소(20)는 능동 소자를 갖고 있지 않는 인터포저 웨이퍼이다. 이 실시예에서, 패키지 요소(20)는 그에 형성된 수동 소자를 갖고 있거나 그렇지 않을 수도 있다.
기판 관통 비아(TSV)(Through-Substrate Via : 24)가 기판(22)의 전면(22A)에서 기판(22) 내로 연장하도록 형성될 수 있다. TSV(24)는 때로는 기판(22)이 실리콘 기판인 경우 실리콘 관통 비아로 지칭되기도 한다. 패키지 요소(20)는 서로 동일할 수 있는 복수의 패키지 컴포넌트(40)를 포함한다. 복수의 스크라이브 라인(42)이 인접하는 패키지 컴포넌트(40)들 사이에 위치한다. 패키지 컴포넌트(40)는 디바이스 다이(칩으로서도 알려져 있음), 인터포저 다이/칩 등일 수 있다.
상호 연결 구조체(28)가 기판(22) 위에 형성되어, 패키지 요소(20) 내의 집적 회로 디바이스 및/또는 TSV(24)에 전기적으로 연결하는 데에 이용된다. 상호 연결 구조체(28)는 복수의 유전층(30)을 포함할 수 있다. 유전층(30)에 금속 라인(32)이 형성된다. 비아(34)가 그 아래 위에 배치된 금속 라인(32)들 사이에 형성되어 이들을 상호 연결한다. 금속 라인(32)과 비아(34)는 때로는 재분배 라인(Redistribution Line : RDL)(32/34)으로서도 지칭된다. 몇몇 실시예에서, 유전층(30)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물 또는 이들의 조합을 포함한다. 대안적으로, 유전층(30)은 낮은 유전상수(k) 값을 갖는 하나 이상의 저유전상수의 유전층을 포함할 수 있다. 유전층(30)에서 저유전상수의 유전 재료의 k 값은 약 3.0 미만이거나, 예를 들면 약 2.5 미만일 수 있다.
커넥터(38)가 패키지 요소(20)의 상면에 형성된다. 몇몇 실시예에서, 커넥터(38)는 금속 필라를 포함하며, 이 금속 필라의 상면에 솔더 캡이 형성되거나 그렇지 않을 수도 있다. 대안적인 실시예에서, 커넥터(38)는 솔더 영역을 포함한다. 또 다른 실시예에서, 커넥터(38)는 구리 포스트, 니켈층, 및/또는 솔더 캡 등을 포함한 복합 범프(composite bump)일 수 있다.
도 2를 참조하면, 패키지 컴포넌트(44)가 예를 들면 플립-칩 접합을 통해 패키지 요소(20)에 접합된다. 따라서, 커넥터(38)는 패키지 컴포넌트(44) 내의 회로를 패키지 요소(20) 내의 RDL(32/34) 및 TSV(24)에 전기적으로 결합한다. 패키지 컴포넌트(44)는 논리 회로, 메모리 회로 등을 포함하는 디바이스 다이일 수 있다. 따라서, 패키지 컴포넌트(44)는 대안적으로는 상세한 설명 전반에 걸쳐 다이(44)로서도 지칭한다. 대안적으로, 패키지 컴포넌트(44)는 각각의 인터포저, 및/또는 패키지 기판 등에 접합된 다이를 포함한 패키지를 포함할 수 있다. 각각의 칩(40) 상에는 2개 이상의 다이(44)가 그 상에 접합될 수 있다.
이어서, 폴리머(45)가 다이(44)와 패키지 요소(20) 사이의 공간(간극) 내에 분배된다. 이 폴리머(45)는 언더필(underfill)일 수 있고, 이에 따라 이하에서는 언더필(45)로서 지칭하지만, 에폭시와 같은 다른 폴리머도 포함할 수 있다. 이 언더필(45)은 몰딩 언더필일 수도 있다.
도 3을 참조하면, 홈 형성 단계가 패키지 요소(20)에 수행되어 트렌치(46)를 형성한다. 트렌치(46)는 스크라이브 라인(42)에 위치한다. 트렌치(46)의 저부는 TSV(24)의 저부 단부와 실질적으로 동일한 레벨로 되거나 그 아래로 될 수 있다. 트렌치(46)의 폭(W1)은 예를 들면 약 10 마이크로 내지 약 100 마이크로일 수 있다. 트렌치(46)의 폭(W1)은 또한 스크라이브 라인(42)의 폭(W2)보다 작거나 실질적으로 동일할 수 있다.
이어서, 도 4에 도시한 바와 같이, 폴리머(56)가 예를 들면 압축 몰딩 기법을 이용하여 다이(44) 및 패키지 요소(20) 상에 몰딩된다. 몇몇 실시예에서, 폴리머(56)는 몰딩 화합물, 에폭시 등을 포함한다. 폴리머(56)는 트렌치(46) 내에 채워져 기판(22) 내로 연장하는 제1 부분, 인접하는 다이(44)들 사이의 간극을 채우는 제2 부분, 및 다이(44) 위의 제3 부분을 포함할 수 있다. 그 후에, 폴리머(56)는 경화된다. 도 5를 참조하면, 몇몇 실시예에서는 폴리머(56)의 경화 후에, 연삭 단계와 같은 평탄화 단계가 수행되어 폴리머(56)의 상면을 편평하게 한다. 다이(44) 위의 폴리머(56)의 부분들은 제거된다. 그 결과, 다이(44)의 일부 또는 전부의 상면이 노출된다. 대안적인 실시예에서, 평탄화 단계가 수행되지 않는다.
도 6 내지 도 10에서는 패키지 요소(20)의 배면 구조의 형성을 도시하고 있다. 먼저, 도 5에 도시한 피키지 구조를 위쪽을 아래로 오게 뒤집어 반도체 기판(22)이 위쪽으로 향하게 한다. 이어서, 캐리어(58)가 예를 들면 접착제(60)를 통해 패키지 구조의 저부에 부착된다. 몇몇 예시적인 실시예에서, 캐리어(58)는 유리 웨이퍼이다. 접착제(60)는 몇몇 예시적인 실시예에서는 자외선(UV) 접착제일 수 있다.
도 7a 및 도 7b를 참조하면, 배면 연삭을 반도체 기판(22)의 배면에 수행하여, TSV(24)들이 노출될 때까지 반도체 기판(22)의 두께를 감소시킨다. 이어서, 반도체 웨이퍼(22)의 배면에 절연층(또는 절연층들)(62)이 형성되고, TSV(24)는 절연층(62)을 관통하게 한다. 반도체 기판(22)을 얇게 한 후에 절연층(62)을 형성하고 화학기계적 폴리싱(CMP) 공정을 수행하여 TSV(24)를 노출시킨다. 절연층(62)은 또한 반도체 기판(22)을 격리시키는 격리층으로서도 기능한다. 절연층(62)의 재료에는 실리콘 산화물, 실리콘 질화물 등을 포함할 수 있다. 절연층(62)을 형성하는 성막 공정은 저온 증착 공정을 포함할 수 있다. 몇몇 실시예에서, 도 7a에 도시한 바와 같이 절연층(62)을 형성한 후에 폴리머 부분(56A)을 절연층(62)을 통과해 노출시킨다. 대안적으로, 도 7b에 도시한 바와 같이 절연층(62)은 폴리머 부분(56A)을 덮는다.
도 8을 참조하면, 전도성 피쳐(64)가 절연층(62) 위에 형성되어 TSV(24)에 연결된다. 전도성 피쳐(64)는 재분배 라인(RDL) 및 전도성 패드를 포함한다. 몇몇 실시예에서, 전도성 피쳐(64)는 알루미늄, 및/또는 구리 등을 포함한다. 몇몇 실시예에 따르면, 전도성 피쳐(64)의 형성은 블랭킷층을 형성하고 이 블랭킷층을 패터닝하는 것을 포함한다.
이어서, 도 9에 도시한 바와 같이 유전 패턴(66A, 66B)이 형성된다. 유전 패턴(66A, 66B)은 에폭시, 폴리이미드, 벤조시클로부텐(BCB), 폴리벤조옥사졸(PBO) 등과 같은 폴리머를 포함할 수 있다. 유전 패턴(66A, 66B)은 또한 감광 물질(PBO 또는 폴리이미드 등)을 포함할 수도 있다. 따라서, 유전 패턴(66A, 66B)의 형성은 감광 물질 블랭킷을 도포하고 이 감광 물질을 노출 및 현상하는 것을 포함할 수 있다. 유전 패턴(66A, 66B)의 재료는 응력을 흡수하도록 비교적 연질일 수 있다. 대안적으로, 산화물, 질화물, 이들의 조합 및 이들의 복수의 층과 같은 다른 유전 재료가 역시 유전 패턴(66A, 66B)을 형성하는 데에 이용될 수 있다. 해당 성막 공정은 접착제(58)를 손상시키지 않도록 저온 증착 공정을 포함한다.
유전 패턴(66A)은 도 9에 도시한 구조체의 평면도에서 링 형상을 가질 수 있다. 유전 패턴(66B)은 폴리머 부분(56A) 위에 배치되어 이와 정렬되는 부분을 포함한다. 게다가, 유전 패턴(66B)은 폴리머 부분(56A)의 폭(W1)보다 큰 폭(W3)을 갖고 폴리머 부분(56A)의 각각의 에지를 지나 연장할 수 있다. 따라서, 유전 패턴(66B)은 폴리머 부분(56A) 전체를 덮을 수 있다. 폴리머 부분(56A)이 절연층(62)을 관통하는 실시예에서, 유전 패턴(66B)은 폴리머 부분(56A)과 접촉한다. 폴리머 부분(56A)이 절연층(62)에 의해 덮이는 실시예에서는 유전 패턴(66B)이 절연층(62)에 의해 폴리머 부분(56A)으로부터 간격을 두고 떨어지게 된다. 유전 패턴(66A, 66B)의 예시적인 평면도가 도 12에 도시되어 있다.
도 10에서는 전도성 피쳐(64)의 노출된 부분을 통해 TSV(24)에 전기적으로 결합된 커넥터(68)의 형성을 도시하고 있다. 몇몇 실시예에서, 커넥터(68)는 솔더 볼이다. 다른 실시예에서, 커넥터(68)는 금속 패드, 금속 범프, 솔더 캡 등을 포함할 수 있다. 예시적인 형성 공정은 물리적 기상 증착(PVD)을 이용하여 범프 하부 금속(Under-Bump-Metallurgy : UBM)층(도시 생략)의 블랭킷을 형성하고, 마스크(도시 생략)를 형성하는 것을 포함할 수 있고, 여기서 전도성 피쳐(64)의 노출된 부분 바로 위의 UBM 층의 부분은 마스크를 통과해 노출시키는 한편 UBM의 몇몇 다른 부분들은 덮이게 한다. 이어서, 커넥터(68)를 마스크의 개구 내에 도금한다. 이어서, 마스크를 제거하고, 플래시 에칭을 수행하여 커넥터(68)에 의해 덮이지 않은 UBM 층의 노출된 부분을 제거한다. UBM 층의 남은 부분을 UBM(67)으로 지칭한다. 커넥터(68)가 솔더를 포함하는 실시예에서, 도금 후에 리플로우가 수행될 수 있다. 커넥터(68)는 패키지 기판, 인쇄 회로 기판(PCB) 등일 수 있는 추가적인 전기적 요소(도시 생략)에 접합하는 데에 이용될 수 있다.
이어서, 다이 소잉을 수행하여, 도 10에 도시한 패키지 구조체로부터 패키지(70)들을 분리시킨다. 소잉은 스크라이브 라인(42)을 따라 수행된다. 커프 라인(kerf line)(69)이 폴리머 부분(56A)의 중간에 있을 수 있다(도 10 참조). 얻어진 패키지(70)가 도 11a 및 도 11b에 도시되어 있다. 각각의 패키지(70)는 하나의 다이(40)와 하나 이상의 다이(44)를 포함한다. 소잉 후에, 도 11a 및 도 11b에 도시한 바와 같이, 일부 폴리머 부분(56A)이 기판(22)의 측벽과 유전층(30)의 측벽에 남겨진다. 유전 패턴(66B)도 폴리머 부분(56A) 위에 남겨져 그와 정렬된 부분을 갖는데, 그 유전 패턴(66B)의 외측 에지는 폴리머 부분(56A)의 대응하는 외측 에지와 정렬된다. 도 11a에서, 유전 패턴(66B)은 폴리머 부분(56A)의 상면과 접촉한다. 도 11b에서는 유전 패턴(66B)이 절연층(62)에 의해 폴리머 부분(56A)으로부터 간격을 두고 떨어져 있다.
도 12에서는 패키지(70)의 평면도를 도시하고 있다. 유전 패턴(66B)은 패키지(70)의 에지까지 연장하는 링을 형성한다. 유전 패턴(66B)의 에지는 폴리머 부분(56A)과 정렬되고, 또한 칩(40)을 에워싸면서 이와 접촉하는 링을 형성한다(도 1 참조). 유전 패턴(66B)은 폴리머 부분(56A) 전체를 덮는 것 외에도 패키지(70)의 중심을 향한 방향으로 폴리머 부분(56A)을 약간 지나 연장할 수도 있다. 유전 패턴(66A)은 서로 간에 분리됨은 물론 유전 패턴(66B)으로부터도 떨어진 복수의 링을 형성할 수 있다. 각각의 유전 패턴(66A)은 그 아래에 놓인 해당 전도성 피쳐(64)의 에지 부분을 덮는 링을 형성할 수 있다.
이러한 실시예에서, 유전 패턴(66B)(도 10 참조)은 폴리머 부분(56A)을 덮는다. 따라서, 패키징 공정 중에, 예를 들면 도 10에서와 같이 UBM(67)을 형성하는 증착 공정 중에 유전 패턴(66B)이 폴리머 부분(56A)으로부터 탈기를 방지한다. 따라서,UBM(67)의 형성 중에 바람직하지 못한 재증착이 감소된다.
본 발명의 실시예들 및 그 이점에 대해 상세하게 설명하였지만, 첨부된 청구의 범위에 의해 정해지는 본 발명의 사상 및 범위로부터 벗어나지 않고 다양한 변형, 대체, 및 변경이 이루어질 수 있다는 점을 이해할 것이다. 게다가, 본 발명의 범위는 본 명세서에서 설명한 프로세스, 기계, 제조 공정, 물질의 조성, 수단, 방법 및 단계들의 특정 실시예에 제한되지 않는다. 당업자라면, 본 명세서에서 개시한 상응하는 실시예들과 실질적으로 동일 기능을 수행하거나 실질적으로 동일한 결과를 달성하는 기존에 존재하거나 향후에 개발될 프로세스, 기계, 제조 공정, 물질의 조성, 수단, 방법 또는 단계들이 본 개시에 따라 이용될 수 있다는 점을 본 개시로부터 쉽게 이해할 것이다. 따라서, 첨부된 청구의 범위는 그러한 프로세스, 기계, 제조 공정, 물질의 조성, 수단, 방법 또는 단계들을 그 보호 범위 내에 포함한다. 게다가, 각각의 청구항이 별개의 실시예를 형성하며, 다양한 청구항 및 실시예들의 조합이 본 발명의 범위 내에 포함된다.
20 : 패키지 요소 22 : 기판
22A : 전면 22B : 배면
24 : 기판 관통 비아 38 : 커넥터
56 : 폴리머 42 : 스크라이브 라인
56A : 폴리머 부분 62 : 절연층
64 : 전도성 피쳐 66A, 66B : 유전 패턴
67 : 범프 하부 금속(UBM) 68 : 커넥터

Claims (10)

  1. 디바이스로서,
    전면 및 이 전면 위의 배면을 갖는 기판을 포함하는 패키지 요소;
    상기 기판을 관통하는 관통 비아;
    상기 기판의 배면 상에 배치되어 상기 관통 비아에 전기적으로 결합되는 전도성 피쳐;
    상기 전도성 피쳐의 에지 부분들 덮는 링을 형성하는 제1 유전 패턴;
    상기 전도성 피쳐의 중앙부 상에서 이 중앙부와 접촉하는 범프 하부 금속(Under-Bump-Metallurgy : UBM);
    상기 기판의 측벽과 접촉하는 폴리머; 및
    상기 폴리머 위에 배치되어 이 폴리머와 정렬되는 제2 유전 패턴
    을 포함하며, 상기 제1 및 제2 유전 패턴은 동일한 유전 재료로 형성되고 동일한 레벨로 배치되는 것인 디바이스.
  2. 제1항에 있어서, 상기 제1 및 제2 유전 패턴은 추가적인 폴리머를 포함하는 것인 디바이스.
  3. 제1항에 있어서, 상기 패키지 요소의 전면에 접합된 다이를 더 포함하며, 상기 폴리머는 또한 다이를 에워싸면서 이 다이의 측벽과 접촉하는 것인 반도체 디바이스.
  4. 제1항에 있어서, 상기 디바이스는 개별 패키지이며, 상기 폴리머는 상기 기판을 에워싸면서 이 기판의 측벽과 접촉하는 제1 링을 형성하며, 상기 제2 유전 패턴을 상기 제1 링 위에서 이 제1 링과 정렬되는 제2 링을 형성하며, 상기 제1 링 및 제2 링은 서로 정렬된 외측 에지를 갖는 것인 디바이스.
  5. 디바이스로서,
    웨이퍼의 반도체 기판을 관통하는 복수의 기판 관통 비아를 포함한 복수의 칩, 및 이 복수의 칩을 서로 분리시키는 복수의 스크라이브 라인(scribe line)을 포함하는 웨이퍼;
    상기 웨이퍼의 전면 아래에서 이 전면에 접합된 복수의 다이;
    상기 복수의 스크라이브 라인 내에 위치하는 한편, 상기 웨이퍼를 관통하고 반도체 기판의 측벽과 접촉하는 제1 부분, 및 상기 복수의 다이와 동일한 레벨로 위치하고 상기 복수의 다이를 에워싸는 제2 부분을 포함하는 제1 폴리머 영역;
    상기 반도체 기판의 배면에 배치되어 복수의 기판 관통 비아에 전기적으로 결합되는 복수의 전도성 피쳐;
    상기 복수의 전도성 피쳐의 에지 부분들을 덮는 제1 부분; 및
    상기 제1 폴리머 영역의 제1 부분 위에서 이 제1 부분에 정렬되는 제2 부분을 포함하는 제2 폴리머
    층을 포함하는 디바이스.
  6. 제5항에 있어서,
    상기 복수의 전도성 피쳐의 중앙부 상에서 이 중앙부와 접촉하는 복수의 범프 하부 금속(UBM); 및
    상기 범프 하부 금속(UBM) 위에서 이 범프 하부 금속과 정렬되는 복수의 커넥터
    를 더 포함하는 것인 디바이스.
  7. 제5항에 있어서, 상기 반도체 기판의 배면과 접촉하는 절연층을 더 포함하며, 상기 제2 폴리머층의 제2 부분은 상기 절연층에 의해 상기 제1 폴리머 영역의 제1 부분으로부터 간격을 두고 떨어지는 것인 디바이스.
  8. 웨이퍼의 전면으로부터 웨이퍼의 기판 내로 연장하는 트렌치를 웨이퍼의 스크라이브 라인에 형성하는 단계;
    상기 트렌치 내에 제1 폴리머를 충전하는 단계;
    상기 기판의 두께를 배면측에서 감소시켜, 이 두께 감소 단계 후에 상기 기판 내의 제1 폴리머 및 관통 비아가 노출되게 하는 단계;
    상기 웨이퍼의 배면 상에 상기 관통 비아에 전기적으로 결합되는 전도성 피쳐를 형성하는 단계;
    상기 웨이퍼의 배면 상에 상기 전도성 피쳐를 덮는 제2 폴리머층을 형성하는 단계; 및
    상기 제2 폴리머층을 패터닝하는 단계
    를 포함하며, 패터닝된 제2 폴리머층의 나머지 부분들은 상기 전도성 피쳐의 에지 부분들을 덮는 제1 부분, 및 상기 트렌치 내의 제1 폴리머의 부분에 정렬된 제2 부분을 포함하는 것인 방법.
  9. 제8항에 있어서, 상기 제2 폴리머층의 제1 부분 내로 연장하여 아래에 놓인 해당 금속 피쳐에 결합되는 하부 금속 범프(UBM)를 형성하는 단계; 및
    상기 범프 하부 금속(UBM) 위에서 이 범프 하부 금속과 정렬되는 복수의 커넥터를 형성하는 단계
    를 더 포함하는 것인 방법.
  10. 제8항에 있어서, 상기 제2 폴리머층을 패터닝하는 단계 후에, 패키지를 형성하도록 상기 웨이퍼에 다이 소잉을 수행하는 단계를 더 포함하며, 상기 패키지에서, 상기 제1 폴리머의 일부는 웨이퍼의 칩을 에워싸는 제1 링을 형성하고, 상기 제2 폴리머층의 제2 부분은 제2 링을 형성하며, 제1 링 및 제2 링의 해당 외측 에지들은 서로 정렬되는 것인 방법.
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