KR20130060196A - 박막 트랜지스터 어레이 기판 - Google Patents

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Abstract

본 발명의 실시예는 베이스 기판(1) 및 박막 트랜지스터들을 포함하는 TFT 어레이 기판을 제공한다. 박막 트랜지스터는 게이트 전극(2), 반도체층(5), 반도체 보호층, 소스 전극(8) 및 드레인 전극(9)을 포함한다. 반도체 보호층은 반도체층(5)에 인접하여 배치되며, 반도체층(5)의 탈산소를 방지할 수 있는 절연재료로 형성되는 보호층 및 더욱 용이하게 에칭되는 절연재료로 형성되는 절연층을 포함하는 복합 적층 구조를 포함한다.

Description

박막 트랜지스터 어레이 기판{THIN FILM TRANSISTOR ARRAY BASEPLATE}
본 발명의 일 실시예는 박막 트랜지스터(TFT) 어레이 기판(array substrate)에 관한 것이다.
디스플레이 제조 기술이 발전함에 따라, 박막 트랜지스터 액정 디스플레이(TFT-LCD)가 콤팩트성(compactness), 저소비전력, 및 비방사(nonradiation) 등의 특성으로 인해 최근 평판 디스플레이 시장에서 광범위하게 보급되어왔다.
TFT 어레이 기판을 제조하기 위한 종래 공정은 통상적으로, 기판 위에 게이트 금속막, 게이트 절연막, 금속 산화막(반도체막), 소스-드레인 금속막, 패시베이션층막 및 투명 도전막을 피착하는 단계, 및 수 차례의 포토리소그래피 공정을 통하여 연속하여 게이트 전극, 게이트 절연층, 반도체층, 소스 전극, 드레인 전극, 패시베이션층 및 투명 픽셀 전극의 패턴들을 형성하는 단계를 포함한다. 통상적으로, 한 번의 포토리소그래피 공정은 연속하여 막 형성, 노광, 현상(development), 에칭 및 제거(removing) 등을 포함한다. 에칭 공정은 건식 에칭 및 습식 에칭을 포함한다. 습식 에칭은 불량한 이방성, 심각한 언더컷팅(undercutting), 불량한 패턴 제어, 특정 미세 치수로 제어 불가, 상당량의 액체 화공 폐기물 생성 등의 결점을 갖는 반면, 건식 에칭은 양호한 이방성, 양호한 제어성, 유연성, 반복성, 프로세싱 안정성, 용이한 자동화, 액체 화공 폐기물이 없는 점, 공정 중 오염이 유발되지 않는 점, 및 높은 브릴리언스(brilliancy) 등의 장점 때문에 TFT 어레이 기판을 위한 포토리소그래피 공정에서 광범위하게 사용된다.
TFT 어레이 기판 제조를 위한 공정에서, 반도체층, 소스 전극 및 드레인 전극은 연속적인 공정을 통해 형성되는데, 즉, 반도체층막이 먼저 피착되고 난 후에 소스-드레인 금속막이 피착된다. 소스-드레인 금속막 피착시 반도체막의 손상을 방지하기 위하여, 통상적으로 반도체막 위에 하나의 에칭 스톱층(etching stop layer)이 피착되고, 그 다음에 소스-드레인 금속막이 피착된다. 패터닝 공정 이후에, 에칭 스톱층은 반도체층 위에서 소스 전극과 드레인 전극 간의 채널 내에 유지된다. 반도체층의 일 표면은 에칭 스톱층에 접촉하고, 다른 표면은 게이트 절연막에 접촉한다. 에칭 스톱층 및 게이트 절연층은 통상적으로 SiNx, Al2O3, SiOx 등의 절연재료로 형성된다. 반도체층은 금속 산화물 재료로 형성되고 에칭 스톱층 및 게이트 절연층은 SiNx로 형성되어 있다면, 에칭 스톱층 및 게이트 절연층에 함유된 SiNx는 반도체층의 금속 산화물 내의 산소이온(oxyanion)을 포획하여, 반도체층의 금속 산화물의 탈산소(de-oxygen)를 야기하고 결과적으로 TFT 어레이 기판의 동작을 불안정하게 한다.
TFT 어레이 기판의 안정성(stability)을 강화하기 위하여, 에칭 스톱층 및 게이트 절연층이 Al2O3 및 SiOx로 형성될 수도 있다. 그러나, 건식 에칭의 경우, 에칭 스톱층 및 게이트 절연층의 패턴들이 Al2O3 및 SiOx로 형성되면, 에칭 속도가 저하되는데, 이는 대규모 제조에는 불리하다.
본 발명의 실시예들에 의해 해결되는 기술적 과제는 박막 트랜지스터(TFT) 장치의 안정성을 향상시킬 수 있고 또한 대규모 제조에 적합한 TFT 어레이 기판을 제공하는 것이다.
본 발명의 일 실시예는 베이스 기판 및 스위칭 소자로서 기능하는 박막 트랜지스터를 포함하는 TFT 어레이 기판을 제공한다. 박막 트랜지스터는 게이트 전극, 반도체층, 반도체 보호층, 소스 전극 및 드레인 전극을 포함한다. 반도체 보호층은 반도체층에 인접하여 배치되며, 반도체층(5)의 탈산소를 방지할 수 있는 절연 재료로 형성되는 보호층 및 더욱 용이하게 에칭되는 절연 재료로 형성되는 절연층을 포함하는 복합 적층 구조(composite lamination structure)를 포함한다.
예를 들어, 게이트 전극은 베이스 기판 상에 배치되고, 반도체층은 게이트 전극 위에 배치된다.
예를 들어, 반도체 보호층은 게이트 전극과 반도체층 사이에서 반도체층의 하부측에 인접하여 배치된 게이트 절연 복합 적층 구조를 포함하고, 게이트 절연 복합 적층 구조는 반도체층과 접촉하면서 반도체층의 탈산소를 방지할 수 있는 절연재료로 형성된 게이트 절연 보호층 및 더욱 용이하게 에칭되는 절연재료로 형성되는 게이트 절연층을 포함한다.
예를 들어, 반도체층 위에 소스 전극 및 드레인 전극이 배치되고 그 사이에는 채널이 정의된다.
예를 들어, 반도체 보호층은 에칭 스톱 복합 적층 구조를 포함하는데, 이 구조는 반도체층에 접촉하면서 반도체층의 탈산소를 방지할 수 있는 절연재료로 형성되는 에칭 스톱 보호층 및 더욱 용이하게 에칭되는 절연재료로 형성되는 에칭 스톱 절연층을 포함한다.
예를 들어, 베이스 기판 상에 반도체층이 제공되고, 반도체층 상에 게이트 전극이 제공된다.
예를 들어, 반도체 보호층은 기판과 반도체층 사이에서 반도체층의 하부측에 접촉하여 배치된 버퍼 절연 복합 적층 구조이며, 버퍼 절연 복합 적층 구조는 반도체층과 접촉하면서 반도체층의 탈산소를 방지할 수 있는 절연재료로 형성되는 버퍼 절연 보호층 및 더욱 용이하게 에칭되는 절연재료로 형성되는 버퍼 절연층을 포함한다.
예를 들어, 반도체층 상에 소스 전극 및 드레인 전극이 배치되고 그 사이에는 채널이 정의된다.
예를 들어, 반도체 보호층은 반도체층의 상부측에 인접하여 채널 내에 배치되는 에칭 스톱 복합 적층 구조를 포함하고, 에칭 스톱 복합 적층 구조는 반도체층에 접촉하면서 반도체층의 탈산소를 방지할 수 있는 절연재료로 형성되는 에칭 스톱 보호층 및 더욱 용이하게 에칭되는 절연재료로 형성되는 에칭 스톱 절연층을 포함한다.
예를 들어, 반도체층은 금속 산화물 반도체 재료로 형성된다.
예를 들어, 절연층의 두께에 대한 보호층의 두께의 비는 1/10 내지 3/5의 범위이다.
예를 들어, 보호층의 두께는 300Å 내지 1500Å의 범위 내에 있고, 절연층의 두께는 1000Å 내지 20000Å의 범위 내에 있다.
예를 들어, 에칭 스톱 보호층은 실리콘 산화물 또는 금속 산화물로 형성되고, 에칭 스톱 절연층은 질화물 또는 유기 절연 재료로 형성된다.
예를 들어, 보호층은 SiOx 또는 Al2O3으로 형성되고, 절연층은 SiNx 또는 유기 레진(organic resin)으로 형성된다.
예를 들어, 어레이 기판은 패시베이션층 및 투명 픽셀 전극을 더 포함한다.
예를 들어, SiNx 형성을 위한 대응하는 반응 가스들은 SiH4, NH3 및 N2, 또는 SiH2Cl2, NH3 및 N2이다.
본 발명의 실시예에 따른 TFT 어레이 기판에서, 반도체층에 인접한 반도체 보호층은, 반도체층에 접촉하는 보호층이 반도체층의 탈산소를 방지할 수 있는 절연재료(예를 들어, 실리콘 산화물 또는 금속 산화물)로 형성되는 복합 적층 구조를 이용하므로, 반도체층의 탈산소를 방지할 수 있어서, TFT 어레이 기판의 안정성을 향상시키기에 유리하며, 이 구조에서는, 보호층에 접촉하는 절연층(즉, 반도체층에는 접촉하지 않음)은 더욱 용이하게 에칭되는 절연재료(예를 들어, 질화물 또는 유기 절연 재료)로 형성되므로, 어레이 기판에 대한 전체 에칭 속도를 향상시켜 제조 능력을 향상시키기에 유리하고 따라서, 대량 생산에 적합하다.
본 발명의 실시예들의 기술적 해법을 명확히 예시하기 위하여, 아래에서 실시예들의 도면들이 간략히 설명될 것이며, 설명된 도면들은 본 발명의 일부 실시예들에 관련된 것일 뿐이므로 본 발명을 한정하는 것은 아니라는 점은 자명하다.
도 1a 내지 도 1f는 본 발명의 제1 실시예에 따른 TFT 어레이 기판의 개략적인 구성도.
도 1a는 제1 포토리소그래피 공정 이후 제1 실시예에서의 TFT 어레이 기판의 개략적인 구성도.
도 1b는 제2 포토리소그래피 공정 이후 제1 실시예에서의 TFT 어레이 기판의 개략적인 구성도.
도 1c는 제3 포토리소그래피 공정 이후 제1 실시예에서의 TFT 어레이 기판의 개략적인 구성도.
도 1d는 제4 포토리소그래피 공정 이후 제1 실시예에서의 TFT 어레이 기판의 개략적인 구성도.
도 1e는 제5 포토리소그래피 공정 이후 제1 실시예에서의 TFT 어레이 기판의 개략적인 구성도.
도 1f는 제6 포토리소그래피 공정 이후 제1 실시예에서의 TFT 어레이 기판의 개략적인 구성도.
도 2a 내지 도 2f는 본 발명의 제2 실시예에 따른 TFT 어레이 기판의 개략적인 구성도.
도 2a는 제1 포토리소그래피 공정 이후 제2 실시예에서의 TFT 어레이 기판의 개략적인 구성도.
도 2b는 제2 포토리소그래피 공정 이후 제2 실시예에서의 TFT 어레이 기판의 개략적인 구성도.
도 2c는 제3 포토리소그래피 공정 이후 제2 실시예에서의 TFT 어레이 기판의 개략적인 구성도.
도 2d는 제4 포토리소그래피 공정 이후 제2 실시예에서의 TFT 어레이 기판의 개략적인 구성도.
도 2e는 제5 포토리소그래피 공정 이후 제2 실시예에서의 TFT 어레이 기판의 개략적인 구성도.
도 2f는 제6 포토리소그래피 공정 이후 제2 실시예에서의 TFT 어레이 기판의 개략적인 구성도.
본 발명의 실시예들의 목적들, 해법들 및 장점들은 실시예들 및 첨부 도면들과 관련하여 본 발명의 실시예들에 대한 명료하고 완전한 이하의 상세한 설명으로부터 더욱 자명해질 것이다. 자명한 것이지만, 여기에 설명된 실시예들은 본 발명의 실시예들 중 일부일 뿐이며, 모든 실시예들을 설명하는 것은 아니다. 본 발명의 설명된 실시예들에 기초하여, 당업자가 어떠한 창의적 작업도 하지 않고 달성한 다른 모든 실시예들은 본 발명의 보호범위에 속한다.
본 발명의 실시예에서, TFT 어레이 기판은 베이스 기판(1) 및 스위칭 소자로서 기능하는 박막 트랜지스터를 포함한다. 박막 트랜지스터는 게이트 전극(2), 반도체층(5), 반도체 보호층, 소스 전극(8) 및 드레인 전극(9)을 포함한다. 반도체층(5)에 인접하는 반도체 보호층은 복합 적층 구조(composite lamination structure)를 채용한다. 복합 적층 구조는 반도체층(5)에 접촉하면서 반도체층(5)의 탈산소(de-oxygen)를 방지할 수 있는 절연재료로 형성되는 보호층 및 더욱 용이하게 에칭되는 절연재료로 형성되는 절연층을 포함한다.
TFT 어레이 기판은 복수의 게이트 라인들 및 복수의 데이터 라인들을 포함하고, 이 게이트 라인들 및 데이터 라인들은 서로 교차하여 어레이 배열의 복수의 픽셀 영역들을 정의하고, 각각의 픽셀 영역은 박막 트랜지스터를 포함하고, 박막 트랜지스터의 게이트 전극은 대응하는 게이트 라인에 접속되거나 게이트 라인과 일체형으로 형성되며, 박막 트랜지스터의 소스 전극은 대응하는 데이터 라인에 접속되거나 데이터 라인과 일체형으로 형성된다. 이하에서는 하나의 픽셀 영역의 박막 트랜지스터에 대해서만 설명하고 있지만, 이는 다른 픽셀 영역들의 박막 트랜지스터들에도 적용된다.
실시예 1
도 1f에 도시된 바와 같이, 본 실시예에서의 TFT 어레이 기판은, 베이스 기판(1), 베이스 기판(1) 상에 형성된 게이트 전극(2), 게이트 전극(2)을 덮고 베이스 기판(1) 위로 연장되는 게이트 절연층(3), 게이트 절연층(3)을 덮는 게이트 절연 보호층(4), 게이트 절연 보호층(4) 상에 형성된 반도체층(5), 반도체층(5) 상에 형성된 소스 전극(8) 및 드레인 전극(9) - 소스 전극(8)과 드레인 전극(9) 사이에는 채널(15)이 정의됨 - , 채널(15)에 형성되며 에칭 스톱 보호층(6) 및 에칭 스톱 절연층(7)을 포함하는 복합 적층 구조 - 에칭 스톱 보호층(6)은 에칭 스톱 절연층(7) 아래에 배치되어 반도체층(5)과 접촉함 - , 소스 전극(8), 에칭 스톱 절연층(7), 드레인 전극(9) 및 게이트 절연 보호층(4)을 완전히 덮는 패시베이션층(10) - 드레인 전극(9)을 덮는 패시베이션층(10)의 일부는 비아홀(12)이 형성됨 - , 및 패시베이션층(10) 상에 형성되고 비아홀(12)을 통해 드레인 전극(9)과 접촉하는 투명 픽셀 전극(11)을 포함한다.
일 예에서, 반도체층(5)에 인접하는 반도체 보호층은 채널(15)에 형성된 복합 적층 구조를 포함하는데, 즉, 반도체층(5) 위의 에칭 스톱 보호층(6) 및 에칭 스톱 절연층(7)을 포함한다.
다른 예에서, 반도체층(5)에 인접하는 반도체 보호층은 반도체층(5)의 아래 및 반도체층(5)과 게이트 전극(2) 사이에 배치된 게이트 절연층(3) 및 게이트 절연 보호층(4)을 포함하는 복합 적층 구조를 포함한다.
또 다른 예에서, 반도체층(5)에 인접하는 반도체 보호층은 반도체층(5)의 상부측 및 하부측 모두를 보호하기 위해 상기 예들의 경우들을 모두 포함한다.
본 실시예에서의 TFT 어레이 기판은, 예를 들어, 수직 구동형 또는 수평 구동형 액정 디스플레이용으로 이용되지만, 본 발명은 여기에 한하는 것은 아니다.
본 실시예에서, 게이트 절연층(3)/에칭 스톱 절연층(7)은 1000Å 내지 20000Å 범위의 두께를 갖고 질화물 또는 유기 절연재료, 예를 들어 SiNx 또는 유기 레진으로 형성될 수 있다. SiNx를 형성하기 위한 대응하는 반응 가스들은 SiH4, NH3 및 N2, 또는 SiH2Cl2, NH3 및 N2를 포함한다.
본 실시예에서, 게이트 절연 보호층(4)/에칭 스톱 보호층(6)은 300Å 내지 1500Å 범위의 두께를 갖고 실리콘 산화물 또는 금속 산화물, 예를 들어 SiOx 또는 Al2O3로 형성될 수 있다.
게이트 절연층(3), 게이트 절연 보호층(4), 에칭 스톱 보호층(6) 및 에칭 스톱 절연층(7)은 예를 들어 PECVD(plasma enhanced chemical vapor deposition)에 의해 형성될 수 있다.
일 예에서, 반도체층(5)에 접촉하는 에칭 스톱 보호층(6) 및 게이트 절연 보호층(4)은 각각 반도체층(5)의 탈산소를 방지할 수 있지만 에칭이 어려운 재료(들)로 형성되는 한편, 반도체층(5)에 접촉하지 않는 게이트 절연층(3) 및 에칭 스톱 절연층(7)은 각각 더욱 용이하게 에칭되는 재료(들)로 형성된다.
본 실시예에서는, 반도체 보호층으로서 기능하는 복합 적층 구조에서, 게이트 절연층(3)의 두께에 대한 게이트 절연 보호층(4)의 두께의 비는 예를 들어 1/10 내지 3/5이다. 또는, 반도체 보호층으로서 기능하는 복합 적층 구조에서, 에칭 스톱 절연층(7)의 두께에 대한 에칭 스톱 보호층(6)의 두께의 비는 예를 들어 1/10 내지 3/5이다.
상기 재료들로 형성되는 복합 적층 구조를 포함하는 반도체 보호층은 반도체층(5) 내의 산소산이온을 포획하지 않기 때문에, TFT 어레이 기판의 안정성이 향상되고, 또한 게이트 절연층 및 에칭 스톱층에 대한 에칭 속도가 증가되어, 제조 능력이 향상되고, 대량 생산에 적합하게 된다.
베이스 기판(1)은 투명 비알칼리 유리 기판 또는 석영 기판을 이용하거나, 또는 소정 경도의 다른 투명 기판들을 이용할 수 있다.
반도체층(5)은, 예를 들어, 스퍼터링법을 통해 금속 산화물 반도체 재료(예를 들어, 투명 비정질 산화물 반도체 IGZO(In-Ga-Zn-O))로 형성되며, 그 두께는 50Å 내지 1000Å의 범위에 있다.
게이트 전극(2), 소스 전극(8) 및 드레인 전극(9)은 스퍼터링법 또는 열증착법으로 형성되며, 그 두께의 범위는 4000Å 내지 15000Å 이다. 게이트 전극(2), 소스 전극(8) 및 드레인 전극(9)은 Cr, W, Cu, Ti, Ta 또는 Mo 중 어느 하나로 형성되는 단층막으로 형성되거나, 상기 금속들 중 어느 하나의 합금으로 형성되거나, 상기 금속들의 임의의 조합으로 형성되는 다층막으로 형성될 수 있다.
패시베이션층(10)은 예를 들어 PECVD를 이용하여 형성되고 그 두께의 범위는 예를 들어 1000Å 내지 3000Å이다. 패시베이션층(10)은 산화물, 질화물 또는 산화질화물로 형성될 수 있다. 질화물을 형성하기 위한 대응하는 반응 가스들은 SiH4, NH3 및 N2, 또는 SiH2Cl2, NH3 및 N2 를 포함한다.
투명 픽셀 전극(11)은 스퍼터링법 또는 열증착법으로 형성되고, 그 두께의 범위는 예를 들어 300Å 내지 1500Å이며, 투명 픽셀 전극(11)은 예를 들어 ITO막 또는 IZO 막으로 형성되는 투명 금속 산화물 재료로 형성될 수 있다.
본 실시예에서의 TFT 어레이 기판은 6회의 포토리소그래피 공정을 이용하여 형성될 수 있다. 이하에서, 일 예시적인 작업 플로우가 도 1a 내지 1f를 참조하여 설명된다.
단계 1: 도 1a에 도시된 바와 같이, 게이트 금속막이 베이스 기판(1) 위에 피착된 후, 제1 포토리소그래피 공정을 거쳐 게이트 전극(3) 및 게이트 스캐닝 라인 (도시하지 않음)의 패턴들로 형성된다.
단계 2: 도 1b에 도시된 바와 같이, 단계 1 이후, 기판 상에 반도체층을 형성하기 위하여 이용되는 게이트 절연막 및 금속 산화물이 순차적으로 피착되고, 그 후 제2 포토리소그래피 공정을 통해 게이트 절연층(3), 게이트 절연 보호층(4) 및 반도체층(5)의 패턴들로 형성된다. 게이트 절연층(3)은 게이트 전극(2)을 덮고 베이스 기판(1) 위로 연장된다. 게이트 절연 보호층(4)은 게이트 절연층(3)을 덮으며, 게이트 절연 보호층(4)의 평면 크기는 게이트 절연층(3)의 평면 크기와 실질적으로 동일하다.
단계 3: 도 1c에 도시된 바와 같이, 단계 2 이후, 기판 상에 두 개 층의 에칭 스톱 절연막들이 피착되고, 그 후에 제3 포토리소그래피 공정을 통해 에칭 스톱 보호층(6) 및 에칭 스톱 절연층(7)의 패턴들로 형성된다. 에칭 스톱 절연층(7)은 에칭 스톱 보호층(6)을 덮고 에칭 스톱 보호층(6)의 평면 크기와 동일한 평면 크기를 가지며, 에칭 스톱 보호층(6)은 반도체층(5)에 접촉하면서 반도체층(5) 상에 피착된다. 에칭 스톱 보호층(6) 및 에칭 스톱 절연층(7)은, 기본적으로, 형성될 박막 트랜지스터의 채널 영역에 대응한다.
단계 4: 도 1d에 도시된 바와 같이, 단계 3 이후, 기판 상에 소스-드레인 금속막이 피착되고, 그 후에 제4 포토리소그래피 공정을 통해 소스전극(8), 드레인 전극(9) 및 데이터 스캐닝 라인(도시하지 않음)의 패턴들로 형성된다. 반도체층(5) 상에는 소스 전극(8) 및 드레인 전극(9)이 구비되며, 각각은 그 사이에 채널을 정의하면서 에칭 스톱 보호층(6)과 에칭 스톱 절연층(7)의 양측에 배치된다.
단계 5: 도 1e에 도시된 바와 같이, 단계 4 이후, 기판 상에 패시베이션층 막이 피착되고, 그 후에 제5 포토리소그래피 공정을 통해 비아홀(12)을 갖는 패시베이션층(10)의 패턴으로 형성되며, 비아홀(12)은 드레인 전극(9)의 일부를 노출시키면서 드레인 전극(9) 위에 배치된다.
단계 6: 도 1f에 도시된 바와 같이, 단계 5 이후, 기판 상에 투명 도전막이 피착되고, 그 후에 제6 포토리소그래피 공정을 통해 투명 픽셀 전극(11)의 패턴으로 형성되고, 투명 픽셀 전극(11)은 비아홀(12) 위에 구비되며 비아홀(12)을 통하여 드레인 전극(9)과 접촉된다.
본 실시예에서, 각각의 포토리소그래피 공정의 에칭 공정은 건식 에칭으로 실시될 수 있다.
실시예 2
도 2f에 도시된 바와 같이, 본 실시예에서의 TFT 어레이 기판은 베이스 기판(1), 베이스 기판(1)을 덮는 버퍼 절연층(14), 버퍼 절연층(14)을 덮는 버퍼 절연 보호층(13), 버퍼 절연 보호층(13) 상에 형성된 반도체층(5), 반도체층(5) 상에 형성된 소스 전극(8) 및 드레인 전극(9) - 소스 전극(8)과 드레인 전극(9) 간에는 채널(15)이 정의됨 - , 에칭 스톱 보호층(6) 및 에칭 스톱 절연층(7)을 포함하며 채널(15)에 형성되는 복합 적층 구조 - 에칭 스톱 보호층(6)은 에칭 스톱 절연층(7) 아래에 배치되어 반도체층(5)에 접촉함 - , 소스 전극(8), 에칭 스톱 절연층(7), 드레인 전극(9) 및 게이트 절연 보호층(4)을 완전히 덮는 게이트 절연층(3) - 드레인 전극(9)을 덮는 게이트 절연층(3)의 부분은 비아홀(12)을 통해 개방됨 - , 게이트 절연층(3) 상에 형성되는 투명 픽셀 전극(11) - 투명 픽셀 전극(11)은 비아홀(12)을 통하여 드레인 전극(9)에 접촉됨 - 을 포함한다.
일 예에서, 반도체층(5)에 인접한 반도체 보호층은 채널(15)에 형성된 복합 적층 구조를 포함하는데, 즉, 에칭 스톱 보호층(6) 및 에칭 스톱 절연층(7)을 포함한다.
다른 예에서, 반도체층(5)에 인접한 반도체 보호층은 반도체층(5)과 베이스 기판(1) 간에 배치된 버퍼 절연층(14) 및 버퍼 절연 보호층(13)을 포함하는 복합 적층 구조를 포함한다.
또 다른 예에서, 반도체층(5)에 인접한 반도체 보호층은 반도체층(5)의 상부측 및 하부측을 보호하기 위하여 상기의 경우들 모두를 포함한다.
유사하게, 본 실시예에서의 TFT 어레이 기판은, 예를 들어, 수직 구동형 또는 수평 구동형 액정 디스플레이용으로 이용되지만, 본 발명에 이에 한하는 것은 아니다.
본 실시예에서, 버퍼 절연층(14)의 재료, 두께 및 형성 공정은 제1 실시예에서의 게이트 절연층(3)/에칭 스톱 절연층(7)의 경우와 동일할 수 있다.
본 실시예에서, 버퍼 절연 보호층(13)의 재료, 두께 및 형성 공정은 제1 실시예에서의 게이트 절연 보호층(4)/에칭 스톱 보호층(6)의 경우와 동일할 수 있다.
본 실시예에서, 게이트 절연층(3)은 반도체층(5)과 직접 접촉하지는 않으므로, 단층 구조를 이용할 수 있으며, 이 단층 구조에 대한 재료, 두께 및 형성 공정은 제1 실시예에서의 게이트 절연층(3)/에칭 스톱 절연층(7)의 경우와 동일할 수 있고 제1 실시예에서의 게이트 절연 보호층(4)/에칭 스톱 보호층(6)의 경우와 동일할 수도 있다.
본 실시예의 어레이 기판 구조를 구성하는 다른 층들의 재료, 두께 및 형성 공정은 제1 실시예에서의 경우와 동일할 수 있으므로, 그에 관한 상세한 설명은 생략한다.
반도체층(5)은, 예를 들어 스퍼터링법을 통하여, 금속 산화물 반도체 재료, 예를 들어 투명 비정질 산화물 반도체 IGZO(In-Ga-Zn-O)로 형성되며, 그 두께는 50Å 내지 1000Å의 범위에 있다.
상기 재료들로 형성되는 복합 적층 구조를 포함하는 반도체 보호층은 반도체층(5)에서 산소산이온을 붙잡지 않기 때문에, TFT 어레이 기판의 안정성이 향상되고 게이트 절연층 및 에칭 스톱층에서의 에칭 속도가 증가되어, 제조 능력을 향상시키고 대규모 제조에 적합하다.
본 실시예에서의 TFT 어레이 기판은 예를 들어 6회의 포토리소그래피 공정을 통하여 형성될 수 있다. 이하에는 일 예시적인 작업 플로우가 도 2a 내지 2f를 참고하여 설명된다.
단계 1: 도 2a에 도시된 바와 같이, 베이스 기판(1) 상에 두 개 층의 버퍼 절연막들 및 금속 산화막이 순차적으로 피착된 후, 제1 포토리소그래피 공정을 통하여, 버퍼 절연층(14), 버퍼 절연 보호층(13) 및 반도체층(5)의 패턴들로 형성되고, 버퍼 절연 보호층(13)은 버퍼 절연층(14)을 덮고 버퍼 절연층(14)의 평면 크기와 동일한 평면 크기를 가지며, 버퍼 절연층(14)은 베이스 기판(1)을 덮는다.
단계 2: 도 2b에 도시된 바와 같이, 단계 1 이후, 기판 상에 두 개 층의 에칭 스톱 절연막이 피착되고, 제2 포토리소그래피 공정을 통하여, 에칭 스톱 보호층(6) 및 에칭 스톱 절연층(7)의 복합 적층 구조의 패턴들로 형성되고, 에칭 스톱 절연층(7)은 에칭 스톱 보호층(6)을 덮고 에칭 스톱 보호층(6)의 평면 크기와 동일한 평면 크기를 가지며, 에칭 스톱 보호층(6)은 반도체층(5) 위에 배치되어 반도체층(5)에 접촉한다.
단계 3: 도 2c에 도시된 바와 같이, 단계 2 이후, 기판 상에 소스-드레인 금속막이 피착되고, 제3 포토리소그래피 공정을 통하여, 소스 전극(8), 드레인 전극(9) 및 데이터 스캐닝 라인(도시하지 않음)의 패턴들로 형성되고, 소스 전극(8) 및 드레인 전극(9)은 반도체층(5) 상에 배치되며 각각 에칭 스톱 보호층(6) 및 에칭 스톱 절연층(7)의 양측에 제공된다.
단계 4: 도 2d에 도시된 바와 같이, 단계 3 이후, 기판 상에 게이트 절연막이 피착되고, 그 후 제4 포토리소그래피 공정을 통하여, 게이트 절연층(3) 및 비아홀(12)의 패턴들로 형성되며, 비아홀(12)은 드레인 전극(9) 위에 배치된다.
단계 5: 도 2e에 도시된 바와 같이, 단계 4 이후, 기판 상에 투명 도전막이 피착되고, 그 후 제5 포토리소그래피 공정을 통해, 투명 픽셀 전극(11)을 위한 패턴으로 형성되고, 투명 픽셀 전극(11)은 비아홀(12) 위에 구비되며 비아홀(12)을 통하여 드레인 전극(9)과 접촉된다.
단계 6: 도 2f에 도시된 바와 같이, 단계 5 이후, 기판 상에 게이트 금속막이 피착되고, 그 후 제6 포토리소그래피 공정을 거쳐, 게이트 전극(3) 및 게이트 스캐닝 라인(도시하지 않음)의 패턴들로 형성된다.
본 실시예에서, 각각의 포토리소그래피 공정의 에칭 공정은 건식 에칭으로 수행될 수 있다.
자명한 것이지만, 본 발명의 취지 및 본질로부터 벗어나지 않고, 당업자에 의해 다양한 대체 및 변형이 이루어질 수 있으며, 이들은 또한 본 발명의 보호범위 내에 있는 것으로 간주될 수 있다.
1: 기판, 2: 게이트 전극,
3: 게이트 절연층, 4: 게이트 절연 보호층,
5: 반도체층, 6: 에칭 스톱 보호층,
7: 에칭 스톱 절연층, 8: 소스 전극,
9: 드레인 전극, 10: 패시베이션층,
11: 투명 픽셀 전극, 12: 비아홀,
13: 버퍼 절연 보호층, 14: 버퍼 절연층,
15: 채널.

Claims (15)

  1. 박막 트랜지스터(TFT) 어레이 기판으로서,
    기판(1) 및 스위칭 소자로서 기능하는 박막 트랜지스터를 포함하고, 상기 박막 트랜지스터는 게이트 전극(2), 반도체층(5), 반도체 보호층, 소스 전극(8) 및 드레인 전극(9)을 포함하고,
    상기 반도체 보호층은 상기 반도체층(5)에 인접하여 배치되고 복합 적층 구조를 포함하며, 상기 복합 적층 구조는 상기 반도체층(5)과 접촉하면서 상기 반도체층(5)의 탈산소를 방지할 수 있는 절연재료로 형성되는 보호층 및 더욱 용이하게 에칭되는 절연재료로 형성되는 절연층을 포함하는 TFT 어레이 기판.
  2. 제1항에 있어서, 상기 게이트 전극은 상기 베이스 기판(1) 상에 제공되고, 상기 반도체층(5)은 상기 게이트 전극(2) 위에 배치되는 TFT 어레이 기판.
  3. 제2항에 있어서, 상기 반도체 보호층은 상기 게이트 전극(2)과 상기 반도체층(5)의 사이에서 상기 반도체층(5)의 하부측에 인접하여 배치된 게이트 절연 복합 적층 구조를 포함하고, 상기 게이트 절연 복합 적층 구조는 상기 반도체층(5)에 접촉하면서 상기 반도체층(5)의 탈산소를 방지할 수 있는 절연재료로 형성되는 게이트 절연 보호층(4) 및 더욱 용이하게 에칭되는 절연재료로 형성되는 게이트 절연층(3)을 포함하는 TFT 어레이 기판.
  4. 제2항 또는 제3항에 있어서, 상기 소스 전극(8) 및 상기 드레인 전극(9)은 상기 반도체층(5) 상에 배치되며, 상기 소스 전극(8)과 상기 드레인 전극(9) 사이에는 채널(15)이 정의되는 TFT 어레이 기판.
  5. 제2항 내지 제4항 중 어느 한 항에 있어서, 상기 반도체 보호층은, 상기 채널(15) 내에 배치되고 상기 반도체층(5)의 상부측에 인접하는 에칭 스톱 복합 적층 구조를 포함하고, 상기 에칭 스톱 복합 적층 구조는 상기 반도체층(5)과 접촉하면서 상기 반도체층(5)의 탈산소를 방지할 수 있는 절연재료로 형성된 에칭 스톱 보호층(6) 및 더욱 용이하게 에칭되는 절연 재료로 형성되는 에칭 스톱 절연층(7)을 포함하는 TFT 어레이 기판.
  6. 제1항에 있어서, 상기 반도체층(5)은 상기 베이스 기판(1) 상에 배치되고, 상기 게이트 전극(2)은 상기 반도체층(5) 상에 제공되는 TFT 어레이 기판.
  7. 제6항에 있어서, 상기 반도체 보호층(5)은 상기 베이스 기판(1)과 상기 반도체층(5) 사이에 배치되고 상기 반도체층(5)의 하부측에 인접하는 버퍼 절연 복합 적층 구조를 포함하고, 상기 버퍼 절연 복합 적층 구조는 상기 반도체층(5)과 접촉하면서 상기 반도체층(5)의 탈산소를 방지할 수 있는 절연재료로 형성되는 버퍼 절연 보호층(4) 및 더욱 용이하게 에칭되는 절연재료로 형성되는 버퍼 절연층(3)을 포함하는 TFT 어레이 기판.
  8. 제6항 또는 제7항에 있어서, 상기 소스 전극(8) 및 드레인 전극(9)은 상기 반도체층(5) 상에 배치되며, 상기 소스 전극(8)과 상기 드레인 전극(9) 사이에는 채널(15)이 정의되는 TFT 어레이 기판.
  9. 제6항 내지 제8항 중 어느 한 항에 있어서, 상기 반도체 보호층은, 상기 채널(15) 내에 배치되고 상기 반도체층(5)의 상부에 인접하는 에칭 스톱 복합 적층 구조를 포함하고, 상기 에칭 스톱 복합 적층 구조는 상기 반도체층(5)에 접촉하면서 상기 반도체층(5)의 탈산소를 방지할 수 있는 절연재료로 형성되는 에칭 스톱 보호층(6) 및 더욱 용이하게 에칭되는 절연재료로 형성되는 에칭 스톱 절연층(7)을 포함하는 TFT 어레이 기판.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서, 상기 반도체층(5)은 금속 산화물 반도체 재료로 형성되는 TFT 어레이 기판.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서, 상기 절연층의 두께에 대한 상기 보호층의 두께의 비는 1/10 내지 3/5의 범위 내에 있는 TFT 어레이 기판.
  12. 제11항에 있어서, 상기 보호층의 두께는 300Å 내지 1500Å의 범위 내에 있고, 상기 절연층의 두께는 1000Å 내지 20000Å의 범위 내에 있는 TFT 어레이 기판.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서, 상기 에칭 스톱 보호층은 실리콘 산화물 또는 금속 산화물로 형성되고, 상기 에칭 스톱 절연층은 질화물 또는 유기 절연재료로 형성되는 TFT 어레이 기판.
  14. 제1항 내지 제13항 중 어느 한 항에 있어서, 상기 보호층은 SiOx 또는 Al2O3로 형성되고, 상기 절연층은 SiNx 또는 유기 레진으로 형성되는 TFT 어레이 기판.
  15. 제1항 내지 제14항 중 어느 한 항에 있어서, 패시베이션층(10) 및 투명 픽셀 전극(11)을 더 포함하는 TFT 어레이 기판.
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