KR20110136859A - 탄화 규소 쇼트키 다이오드의 제조 방법 - Google Patents

탄화 규소 쇼트키 다이오드의 제조 방법 Download PDF

Info

Publication number
KR20110136859A
KR20110136859A KR1020117024045A KR20117024045A KR20110136859A KR 20110136859 A KR20110136859 A KR 20110136859A KR 1020117024045 A KR1020117024045 A KR 1020117024045A KR 20117024045 A KR20117024045 A KR 20117024045A KR 20110136859 A KR20110136859 A KR 20110136859A
Authority
KR
South Korea
Prior art keywords
silicon carbide
layer
oxide film
semiconductor device
dry etching
Prior art date
Application number
KR1020117024045A
Other languages
English (en)
Other versions
KR101327657B1 (ko
Inventor
요시노리 마츠노
겐이치 오츠카
나오키 유타니
겐이치 구로다
히로시 와타나베
쇼조 시카마
Original Assignee
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미쓰비시덴키 가부시키가이샤 filed Critical 미쓰비시덴키 가부시키가이샤
Publication of KR20110136859A publication Critical patent/KR20110136859A/ko
Application granted granted Critical
Publication of KR101327657B1 publication Critical patent/KR101327657B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/0495—Schottky electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/47—Schottky barrier electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/6606—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

희생 산화막의 제거에 요하는 시간을 단축할 수 있고, 또한 탄화 규소층의 표면에의 손상을 저감할 수 있는 탄화 규소 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다. 이 탄화 규소 반도체의 제조 방법은, (a) 탄화 규소층에 이온 주입하는 공정과, (b) 이온 주입된 탄화 규소층(2)을 활성화 어닐링하는 공정과, (c) 활성화 어닐링된 탄화 규소층(2)의 표층을 드라이 에칭에 의해 제거하는 공정과, (d) 드라이 에칭 후의 탄화 규소층의 표층에 희생 산화를 실시하여 희생 산화막을 형성하는 공정과, (e) 상기 희생 산화막을 웨트 에칭에 의해 제거하는 공정을 구비한 것이다.

Description

탄화 규소 반도체 장치의 제조 방법{METHOD FOR MANUFACTURING SILICON CARBIDE SEMICONDUCTOR DEVICE}
본 발명은, 탄화 규소 반도체 장치의 제조 방법에 관한 것이고, 특히 탄화 규소 쇼트키 다이오드의 제조 방법에 관한 것이다.
kV급 고내압의 탄화 규소(SiC) 쇼트키 다이오드는, SiC로 이루어지는 n형 에피텍셜층 상에 쇼트키 전극이 형성되어 구성되어 있다. 이 구조에서는, 에피텍셜층과 쇼트키 전극의 접합면의 둘레 가장자리에 전계가 쉽게 집중되게 되기 때문에, 그 접합면(쇼트키 접합면)의 둘레 가장자리의 표층에 전계 집중 완화를 위한 p형 종단 구조를 형성해야 한다.
p형 종단 구조의 형성에는, 일반적으로 Al(알루미늄), B(보론) 등의 p형 불순물을 n형 에피텍셜층에 이온 주입하고, 1500℃ 정도 이상의 고온열 처리로 활성화 어닐링하는 방법이 사용된다. 양호한 특성의 쇼트키 접합을 형성하기 위해서는, 이 고온열 처리에 의한 SiC 표면의 변질층을 제거해야 한다. 이 변질층을 제거하는 기술로서는, 예컨대 특허문헌 1~3에 기재된 기술이 알려져 있다.
특허문헌 1에는, 이 변질층을 제거하는 방법으로서, 활성화 어닐링후에 SiC 표층을 희생 산화해서, 표층에 40㎚~140㎚ 미만의 희생 산화막을 형성하고, 이 희생 산화막과 함께 변질층을 제거하는 것이 기재되어 있다.
특허문헌 2에는, 불산 처리에 의한 자연 산화막의 제거에 이어서 수소와 산소의 혼합 가스의 플라즈마나 불소원자를 포함하는 가스의 플라즈마에 의한 플라즈마 에칭에 의해 SiC의 표면을 청정화하는 것이 기재되어 있다.
특허문헌 3에는, 대략 100㎚의 두께의 변질층이 생기는 것, 및 대략 100㎚의 두께의 변질층을 수소를 포함하는 분위기 중의 에칭 또는 연마에 의해 제거하는 것이 기재되어 있다.
특허문헌 1 : 일본 특허 공개 제 2008-53418호 공보 특허문헌 2 : 일본 특허 공개 제 2001-35838호 공보 특허문헌 3 : 일본 특허 공개 제 2004-363326호 공보
그러나 본원 발명자에 의해, 활성화 어닐링에 의한 변질층의 두께는 100~200㎚ 정도가 되고, 활성화 어닐링 조건에 따라서는 대략 200㎚로 두껍게 되는 경우가 있다는 것을 알았다. 두께 200㎚ 정도의 변질층을, 특허문헌 1에 기재되어 있는 것과 같은 1회의 희생 산화, 또는 희생 산화의 반복에 의해 제거하면, 희생 산화막의 제거 후의 SiC 표면에 번칭(bunching) 스텝 등의 표면 요철이 커져서 누출 전류가 증가하는 경우가 있었다. 이에 더해서, 이와 같이 변질층의 두께에 맞춰 희생 산화막을 두껍게 하면, 잉여 잔류 C의 거동 등의 SiC 특유의 문제점이나, 희생 산화막을 형성하는 데 시간이 걸린다고 하는 문제점이나, 희생 산화막을 제거하는 데 시간이 걸린다고 하는 문제점이 발생하는 경우가 있었다.
또한, 특허문헌 2 및 3에 기재되어 있는 바와 같이, 주로 에칭에 의해 변질층을 제거하는 경우, 희생 산화막의 제거에 요하는 시간은 단축되지만, 특히 마지막 제거 방법이 플라즈마 처리인 경우에, SiC 표면에 새로운 손상을 주는 경우가 있었다.
본 발명은, 상술한 바와 같은 문제점을 해결하기 위해서 이루어진 것으로, SiC 표면의 변질층을 충분히 제거할 수 있고, 희생 산화막의 제거에 요하는 시간을 단축할 수 있으며, 또한 탄화 규소층의 표면에의 손상을 저감할 수 있는 탄화 규소 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 탄화 규소 반도체 장치의 제조 방법은, (a) 탄화 규소층에 이온 주입하는 공정과, (b) 이온 주입된 상기 탄화 규소층을 활성화 어닐링하는 공정과, (c) 활성화 어닐링된 상기 탄화 규소층의 표층을 드라이 에칭에 의해 제거하는 공정과, (d) 드라이 에칭 후의 상기 탄화 규소층의 표층에 희생 산화를 행하여 희생 산화막을 형성하는 공정과, (e) 상기 희생 산화막을 웨트 에칭에 의해 제거하는 공정을 구비하는 것이다.
본 발명의 탄화 규소 반도체 장치의 제조 방법에 의하면, 단시간에 활성화 어닐링에 의한 변질층을 제거할 수 있고, 또한 번칭 스텝 등의 표면 요철의 발생을 억제할 수 있다는 점에서, 역바이어스시의 누출 전류의 증가를 대폭 억제할 수 있다.
도 1은 실시예 1에 따른 탄화 규소 반도체 장치의 제조 공정을 설명하는 도면,
도 2는 실시예 1에 따른 탄화 규소 반도체 장치의 제조 공정을 설명하는 도면,
도 3은 실시예 1에 따른 탄화 규소 반도체 장치의 제조 공정을 설명하는 도면,
도 4는 실시예 1에 따른 탄화 규소 반도체 장치의 제조 공정을 설명하는 도면,
도 5는 실시예 1에 따른 탄화 규소 반도체 장치의 제조 공정을 설명하는 도면,
도 6은 실시예 1에 따른 탄화 규소 반도체 장치의 제조 공정을 설명하는 도면,
도 7은 실시예 1에 따른 탄화 규소 반도체 장치의 제조 공정을 설명하는 도면,
도 8은 실시예 1에 따른 탄화 규소 반도체 장치의 제조 공정을 설명하는 도면,
도 9는 실시예 1에 따른 탄화 규소 반도체 장치의 제조 방법에 의해 제조한 탄화 규소 반도체 장치의 합격 비율의 실험 결과를 나타낸 도면,
도 10은 도 9의 실험 결과를 합격 비율-RIE 에칭량의 상관 관계의 그래프로 나타낸 도면,
도 11은 실시예 2에 따른 탄화 규소 반도체 장치의 제조 공정을 설명하는 도면,
도 12는 실시예 2에 따른 탄화 규소 반도체 장치의 제조 공정을 설명하는 도면이다.
(실시예 1)
이하, 본 실시예에 따른 탄화 규소 반도체 장치(탄화 규소 쇼트키 다이오드: SiC-SBD)의 제조 공정을, SiC-SBD의 단면 모식도인 도 1~도 8에 기초해서 설명한다.
우선, (0001) 실리콘면을 갖는 4H-SiC로 이루어지는, 예컨대 고농도의 n형의 기판(1)을 준비한다. 기판(1)의 저항율은, 예컨대 0.02Ω·cm정도이다.
다음으로, 도 1에 나타낸 바와 같이, 기판(1)의 (0001) 실리콘면에서, 불순물농도가 5×1015/cm3 정도인 저농도 n형 탄화 규소 재료의 에피텍셜층(2)을 성장시킨다. 한편, 에피텍셜층(2)의 형성 후, 그 에피텍셜층(2)의 표면에 가열 처리에 의해 열 산화막(SiO2 열 산화막)을 형성해도 된다. 이 경우에는 이 열 산화막이 프로세스 보호막으로서 기능한다.
다음으로, 도 2에 나타낸 바와 같이, kV초과급의 내압을 확보하기 위한 p형 종단 구조를 작성하기 위해서, 에피텍셜층(2)의 표층에, p형 도펀트인 Al 이온을 주입하고, p형 이온 주입층(3)을 0.8㎛ 정도의 깊이로 선택적으로 형성한다. 이 형성에는, 포토리소그래피법에 의해 형성한 포토레지스트로 이온 주입 마스크를 형성하여 행하면 된다.
한편, 도 2에서는 구체적으로 도시하지 않고 있지만, p형 이온 주입층(3)은, p형 종단 구조가 되는 고리 형상의 GR(Guard Ring)과, 이 GR의 외측에 연속해서 형성되어, 표면 전계를 저감하기 위한 JTE(Junction Termination Extension)로 구성된다. JTE의 p형 불순물 농도는, GR의 그것보다 약간 묽게 설정되어 있다.
다음으로, p형 종단 구조로서 완성시키기 위해서, p형 이온 주입층(3)을 활성화한다. 이를 위해, 예컨대 RTA(Rapid Thermal Anneal) 타입의 어닐링 화로를 이용해서, 에피텍셜층(2) 전체를, 상압 Ar(아르곤) 분위기에서 1500~1700℃, 10분 이상의 고온열 처리인 활성화 어닐링을 행한다.
이 활성화 어닐링시에, 도 3에 나타낸 바와 같이, 에피텍셜층(2)의 표면에 미리 흑연막(9)을 형성해 둔다. 흑연막(9)을 형성해 둠으로써, 에피텍셜층(2)의 표면에 번칭 스텝이라고 불리는 요철이 발생하는 것을 보다 억제할 수 있다. 흑연막(9)은, 활성화 어닐링 종료 후에 제거한다.
이와 같이, 이온 주입한 불순물을 활성화함으로써 p형 이온 주입층(3)은 50% 이상의 활성화율이 얻어져서 p형 종단 구조로서 충분하게 기능하고, 또한 에피텍셜층(2)의 표면에 1㎚ 이상의 번칭 스텝이 발생하는 것을 방지할 수 있다.
한편, 에피텍셜층(2)의 표면에 흑연막을 형성하는 일없이 활성화 어닐링을 실시한 경우에는, 특히 고온으로 활성화 어닐링하면, 에피텍셜층(2)의 표면에 20㎚ 정도의 번칭 스텝이 발생하고, 이 요철이 누출 전류를 증대시키는 원인이 되는 경우가 있었다. 이와 같이 20㎚ 정도의 번칭 스텝이 발생하면, 에피텍셜층(2)의 표면에는 (0001) 실리콘면 이외에 (000-1) 카본면도 출현한다. 일반적으로 에피텍셜층(2) 등의 탄화 규소의 층을 산소 분위기 중에서 가열 처리하면, 상기 실리콘면 및 상기 카본면에는, SiO2 열 산화막이 형성된다. 이 때, 상기 카본면에 형성되는 SiO2 열 산화막은, 상기 실리콘면에 형성되는 SiO2열 산화막보다 약 10배 이상 두껍게 된다. 이 때문에, 20㎚ 정도의 번칭 스텝이 발생하면, 에피텍셜층(2)의 표면에 형성되는 SiO2 열 산화막의 두께의 격차가 대폭 증가한다.
이 열 산화막의 두께의 격차는, 웨트 에칭(예컨대, 불산 에칭)에 의해 그 열 산화막을 제거한 후에도 국소적으로 이 열 산화막이 남는 원인이 되고, 이것도 누출 전류를 증대시키는 원인이 된다. 한편, 활성화 어닐링 이전에는, SiO2 열 산화막은 일단 제거해 둔다.
그리고, 활성화 어닐링된 에피텍셜층(2)의 표층에는, 도 4에 나타낸 바와 같이, 활성화 어닐링에 의한 변질층(4)이 발생한다. 후술하는 실험 사실로부터, 활성화 어닐링에 의한 변질층(4)의 두께는, 100~200㎚ 정도라고 생각되지만, 양호한 쇼트키 접합을 형성하기 위해서는, 이 활성화 어닐링에 의한 변질층(4)을 제거해야 한다.
다음으로 이 활성화 어닐링에 의한 변질층(4)을 제거하는 방법을 설명한다.
우선, 도 5에 나타낸 바와 같이, 활성화 어닐링에 의한 변질층(4)이 생긴 에피텍셜층(2)의 표층측을 드라이 에칭에 의해, 예컨대 약 120㎚ 정도의 두께만큼 제거한다. 도 5에는, 드라이 에칭에 의한 제거 부분(5a)을 점선으로 둘러싸서 나타내고 있다. 이 때의 에칭 조건은, 예컨대 RIE(Reactive ion etching) 처리, SF6 가스 유량 30sccm, 처리실 압력 0.5Pa, 에칭 시간 8초, 에칭 속도 7.5㎚/초 정도로 한다.
드라이 에칭에 의한 제거 부분(5a)를 제거한 후의 에피텍셜층(2)의 새로운 표면에는, 이 드라이 에칭에 의해, 예컨대 20㎚ 정도 미만의, 두께가 새로운 드라이 에칭에 의한 변질층(5b)이 발생한다. 다음으로, 이 새로운 드라이 에칭에 의한 변질층(5b)을 제거한다. 한편, 이 때, 활성화 어닐링에 의한 변질층(4)의 나머지의 하층 부분은, 드라이 에칭에 의한 변질층(5b)에 포함된 상태로 되어 있기 때문에, 드라이 에칭에 의한 변질층(5b)를 제거하면, 활성화 어닐링에 의한 변질층(4)의 나머지의 하층 부분도 제거된다.
드라이 에칭에 의한 변질층(5b)은, 도 6 및 도 7에 나타낸 바와 같이, 에피텍셜층(2)이 새로운 표면의 표층의 희생 산화 및, 희생 산화에 의해 형성된 희생 산화막(6)의 제거에 의해서 제거된다.
우선, 도 6에 나타낸 바와 같이, 에피텍셜층(2)의 새로운 표면의 표층을 희생 산화하고, 그 표층에 두께 20㎚ 정도의 희생 산화막(SiO2 산화막)(6)을 형성한다. 이 때의 희생 산화의 조건은, 건식 산화이고, 1150℃이며, 산화 시간 2시간 등으로 하면 바람직하다.
다음으로 도 7에 나타낸 바와 같이, 이 희생 산화막(6)을 예컨대 10배 희석한 불산 중에서 예컨대 5분간 웨트 에칭하여 제거한다. 이렇게 해서, 희생 산화막(6)과 함께 드라이 에칭에 의한 변질층(5b)을 제거한다. 이로써, 드라이 에칭에 의한 변질층(5b)과 함께 활성화 어닐링에 의한 변질층(4)의 하층 부분이 제거된다.
이와 같이, 드라이 에칭에 의한 표층(5a)의 제거와, 희생 산화막(6)의 형성 및 웨트 에칭에 의한 그 제거에 의해, 활성화 어닐링에 의한 변질층(4)이 제거된다. 이로써 에피텍셜층(2)의 표면은 변질층이 없는 상태가 된다.
여기서, 활성화 어닐링에 의한 변질층(4)의 두께가 140㎚ 정도인 경우에 대해서, 드라이 에칭으로 제거하는 표층(5a)의 두께와 희생 산화에 의해 제거하는 막의 막 두께의 예를 게시해 둔다. 활성화 어닐링에 의한 변질층(4)의 두께가 140㎚ 정도인 경우, 드라이 에칭으로 제거하는 표층(5a)의 두께를 120㎚ 정도로 하고, 희생 산화막(6)의 형성 및 웨트 에칭에 의한 그 제거에 의해, 활성화 어닐링에 의한 변질층(4)의 두께를 20㎚ 정도(산화 시간 2시간을 1회분) 제거하면 바람직하다.
활성화 어닐링에 의한 변질층(4)의 두께는, 활성화 어닐링 조건 등에 따라 오르내리지만, 활성화 어닐링에 의한 변질층(4)의 두께가 140㎚보다 큰 경우에는, 드라이 에칭으로 제거하는 표층(5a)의 두께를 120㎚ 이상으로 하고, 또한 희생 산화막(6)의 형성 및 웨트 에칭에 의한 제거의 두께를 증가시키거나, 또는 희생 산화막(6)의 형성 및 웨트 에칭에 의한 20㎚ 정도의 활성화 어닐링에 의한 변질층(4)의 제거를 복수회 반복해도 된다.
또한, 여기서는 드라이 에칭에 의해 새롭게 생기는 표면 변질층(5b)의 두께가 20㎚ 정도 이하인 경우를 설명했지만, 20㎚보다 두꺼운 경우에는, 이에 맞춰서 희생 산화막(6)의 두께를 20㎚보다 두껍게 하면 된다. 또한, 드라이 에칭의 가스로서 SF6 가스를 이용했지만, 이 경우에는 드라이 에칭에 의한 표면 변질층(5b)의 두께는 40㎚ 이하로 억제할 수 있기 때문에, 희생 산화막(6)의 두께는, 최대로도 40㎚ 정도가 되도록 설정하면 된다.
이와 같이, 중간에 형성되는 드라이 에칭에 의한 표면 변질층(5b)을 포함하는 활성화 어닐링에 의한 변질층(4) 모두를 에피텍셜층(2)으로부터 제거한 후, 도 8에 나타낸 바와 같이, 기판(1)의 이면의 대략 전체면에, 예컨대 Ni 실리사이드에 의한 오믹 전극(7)을, 또한 에피텍셜층(2)의 표면에, 예컨대 Ti 메탈에 의한 쇼트키 전극(8)을 선택적으로 형성한다.
이 때, 전극 형성 후에 보다 고온의 처리가 필요한 오믹 전극(7)을 먼저 형성하고, 그 후에 쇼트키 전극(8)의 형성 및 그 후의 열 처리를 실시하면 된다.
또한, 도면에서는 나타내지 않지만, 쇼트키 전극(8)의 표면에, Al 등의 금속에 의해 와이어 본딩용 금속막을 형성하고, 이 금속막 상에, 와이어 본딩을 위한 개구부를 갖도록 폴리이미드 등의 수지층을 형성한다. 또한, 기판(1)의 이면측의 오믹 전극(7)의 표면에는, Ni, Au 등의 금속에 의해 다이본드용 금속막을 형성한다. 이렇게 해서 탄화 규소 반도체 장치를 제조한다.
여기서, 활성화 어닐링에 의한 변질층(4)의 제거 조건과, 그 제거 효과, 즉 SiC-SBD 검사의 합격 비율의 관계를 설명한다. 활성화 어닐링에 의한 변질층(4)의 제거 조건은, 드라이 에칭에 의한 에칭량(RIE 에칭량)과, 1회에 대략 20㎚ 분만큼 탄화 규소층이 산화되는 희생 산화의 횟수(희생 산화 횟수)의 조합으로 했다. 또한, 합격 비율은, SiC-SBD의 역 방향 누출 전류-역 방향 전압의 특성이 소정의 전류 밀도 이하, 또는 소정의 역 방향 전압 이상까지 역 방향 누출 전류가 급격한 증가를 보이지 않는가로 판정한 것이다.
한편, 희생 산화를 복수회로 나누어서 실시한 것은, 두꺼운 희생 산화막을 형성하기 위해서는 그 막 두께에 비례하는 만큼 이상의 시간이 걸리기 때문이며, 이 점을 제외하면, 희생 산화를 1회에 행해도 되고, 또한 더 단시간의 희생 산화를 많은 횟수 반복해도 된다.
도 9는 RIE 에칭량을 0㎚, 60㎚, 120㎚, 240㎚의 4개의 값으로 시험하고, 또한 희생 산화 횟수를 0회, 1회, 2회의 3개의 값으로 시험하여 제작한, 7가지(#1~#7)의 SiC-SBD에 대해서, 역 방향 누출 전류-역 방향 전압의 합격 비율을 조사한 것을 표로 해서 나타낸 것이다. 또한, 도 10은 도 9의 결과를 세로축에 합격 비율을 취하고, 가로축에 RIE 에칭량을 취한 경우의 그래프이다.
예컨대, 도 9 및 도 10의 #1의 사양은, RIE 에칭량 0㎚, 즉 RIE에 의한 드라이 에칭을 실시하지 않고, 희생 산화 횟수 0회, 즉 희생 산화막(6)의 형성 및 웨트 에칭에 의한 그 제거를 실시하지 않는 조건으로, 탄화 규소 반도체 장치를 제조한 것으로, 이 경우의 역 방향 특성의 합격 비율이 5%이었던 것을 나타내고 있다.
도 9 및 도 10을 참조하면, RIE 에칭량이 0㎚인 경우에는, 희생 산화 횟수가 0회, 1회, 2회로 늘어남에 따라서, 합격 비율은, 5%, 14%, 30%로 개선된다는 것을 알 수 있다. RIE 에칭량이 60㎚인 경우에는, 희생 산화 횟수가 1회인 경우만 실시했지만, RIE 에칭량이 0㎚인 경우에 비해서 높은 합격 비율이었다. RIE 에칭량 120㎚인 경우에는, 희생 산화 횟수가 1회, 2회인 경우에 실시했지만, 합격 비율은 38%, 41%로 큰 변화는 없다. 그러나 어느 쪽도 RIE 에칭량 0㎚, 60㎚인 경우에 비해서 높은 합격 비율이었다. 또한, RIE 에칭량 240㎚인 경우에는, 희생 산화 횟수가 1회인 경우만 실시했지만, 7가지 사양 중에서 최고의 합격 비율 49%가 되었다.
이와 같이, 도 9 및 도 10으로부터, 활성화 어닐링에 의한 변질층(4)의 제거 효과, 즉 SiC-SBD의 검사의 합격 비율은, 이번 실험한 범위 내에서는, 희생 산화 횟수가 많을수록, 또한 RIE 에칭량이 많을수록 높아지는 경향을 보였다.
희생 산화에 의한 표층의 제거만인 경우 (#1~#3), 및 희생 산화에 의한 표층의 제거와, RIE에 의한 드라이 에칭에 의한 표층의 60㎚ 정도의 두께의 제거를 조합한 경우(#4)에는, 활성화 어닐링에 의한 변질층(4)을 충분히 제거할 수 없어서 합격 비율이 겨우 30%로 낮았다. 그러나, 희생 산화에 의한 표층의 제거와, RIE에 의한 드라이 에칭에 의한 표층의 120㎚ 정도 이상의 두께의 제거를 조합한 경우(#5~#7)에는, 활성화 어닐링에 의한 변질층(4)이 충분히 제거되어, 합격 비율이 40% 정도 이상으로 대폭 개선되었다. RIE 드라이 에칭에 의해 240㎚ 정도를 넘는 두께의 표층을 제거한 경우에는, 제거되는 이온 주입 영역의 두께가 커져서, 이온 주입 영역 지나치게 얇아지기 때문에, RIE 드라이 에칭에 의해 제거되는 표층의 두께는 240㎚ 이하인 것이 바람직하다.
단, 현재 상태의 SiC-SBD의 경우, 탄화 규소 기판 자신이 갖고 있는 결정 결함의 영향이 있다. 따라서, 도 10 등에 나타낸 합격 비율에는, 제거 조건에 맞고 안맞는 것 이외의 저하 요인인, 사용하는 탄화 규소 기판의 결정 결함의 농도의 영향이 포함되어 있다.
지금까지 설명한 바와 같이, 도 9 및 도 10에 나타낸 활성화 어닐링에 의한 변질층(4)의 제거 조건과 제거 효과의 관계로부터, RIE 에칭량은 120㎚ 이상 240㎚ 이하의 범위로 탄화 규소층인 에피텍셜층(2)의 RIE 에칭을 행하고, 또한 이에 이어서 희생 산화에 의해서 약 20㎚ 이상 40㎚ 이하의 범위의 두께의 탄화 규소층인 에피텍셜층(2)의 제거를 행하는 것이 바람직하다.
한편, 상술한 바와 같이, p형 이온 주입층(3)의 깊이는 0.8㎛ 정도이기 때문에, 이에 최종적으로 JTE 종단 구조로서의 기능을 유지시키기 위해서, 활성화 어닐링에 의한 변질층(4)의 제거후에도, 적어도 0.5㎛ 정도 이상의 깊이의 p형 이온 주입층(3)을 남길 필요가 있다. 이러한 제약으로부터도, 활성화 어닐링에 의한 변질층(4)의 제거의 두께의 상한은, 최대 0.3㎛, 즉 300㎚로 하면 된다.
지금까지 설명한 탄화 규소 반도체 장치의 제조 방법에 의하면, 활성화 어닐링에 의해 변질된 에피텍셜층(2)의 표층의 활성화 어닐링에 의한 변질층(4) 중, 상층 부분을 드라이 에칭에 의해 제거하여, 하층 부분을 희생 산화해서 웨트 에칭으로 제거함으로써 활성화 어닐링에 의한 변질층(4) 전체를 희생 산화할수록 처리 시간을 요하지 않아서, 단시간에 활성화 어닐링에 의한 변질층(4)을 제거할 수 있다. 또한, 드라이 에칭이 RIE 드라이 에칭인 경우에는, 보다 단시간에 처리할 수 있다.
또한, 드라이 에칭이 RIE 드라이 에칭이기 때문에, 장시간의 희생 산화, 또는 희생 산화의 반복에 의한 활성화 어닐링에 의한 변질층(4)의 제거인 경우와 같이, 에피텍셜층(2)의 표면의 요철을 증가시키는 일없이, 활성화 어닐링에 의한 변질층(4)을 제거할 수 있고, 이로써 역바이어스시의 누출 전류의 증가를 대폭 억제할 수 있다.
또한, 드라이 에칭에 의해 제거하는 에피텍셜층(2)의 표층의 두께는, 120㎚부터 240㎚까지의 범위이기 때문에, 활성화 어닐링에 의한 변질층(4)을 충분히 제거할 수 있고, 이로써 역바이어스시의 누출 전류의 증가를 대폭 억제할 수 있다. RIE 드라이 에칭에 의해 240㎚ 정도를 넘는 두께의 표층을 제거한 경우에는, 제거되는 이온 주입 영역의 두께가 커져서, 이온 주입 영역이 지나치게 얇아지기 때문에, RIE 드라이 에칭에 의해 제거되는 표층의 두께는 240㎚ 이하인 것이 바람직하다.
또한, 희생 산화에 의해 제거되는 탄화 규소 에피텍셜층(2)의 두께는, 20㎚부터 40㎚까지의 범위이기 때문에, 활성화 어닐링에 의한 변질층(4)의 하층 부분 및 드라이 에칭에 의한 변질층(5b)을 충분히 제거할 수 있다.
또한, 드라이 에칭에서는 SF6 가스를 이용하기 때문에, 7.5㎚/초 정도의 충분히 빠른 에칭 속도를 얻을 수 있고(즉, 드라이 에칭에 요하는 시간을 단축할 수 있고), 또한 에피텍셜층(2)의 표층을, 40㎚ 이상이 깊은 손상(변질)을 새롭게 주는 일 없이, 에칭할 수 있다.
한편, 드라이 에칭의 일례로서 SF6 가스를 이용했지만, 다른 에칭 가스로서 CF4나 NF3를 이용해도 된다. 또한 드라이 에칭 방식에서는, 플라즈마 에칭이나 ECR 에칭을 이용해도 된다. 예컨대, 플라즈마 에칭을 이용함으로써, 보다 저렴한 프로세스 장치로 처리할 수 있다.
(실시예 2)
본 실시예에 있어서의 탄화 규소 반도체 장치의 제조 방법에 의하면, 실시예 1에 있어서 희생 산화층(6)의 제거후에, 오믹 전극(7) 및 쇼트키 전극(8)을 형성한 곳을, 마지막 희생 산화층(6)을 제거하지 않고 남긴 채로 오믹 전극(7)의 형성 및 그 후의 고온 처리를 행하고, 그 후에, 마지막 희생 산화층(6)의 제거, 이어서 쇼트키 전극(8)의 형성을 행한다는 점 이외에는, 실시예 1에 있어서의 제조 방법과 마찬가지이다.
본 실시예에 있어서의 탄화 규소 반도체 장치의 제조 방법에서는, 실시예 1의 도 1~도 6과 마찬가지로 처리한 후, 도 11에 나타낸 바와 같이, 기판(1)의 이면의 대략 전체 면에, 예컨대 Ni 실리사이드에 의한 오믹 전극(7)을 형성한다. 이어서, 도 12에 나타낸 바와 같이, 희생 산화막(6)을, 예컨대 10배 희석된 불산 중에서, 예컨대 5분간 웨트 에칭하여 제거한다. 그 후에, 실시예 1의 도 8과 같이, 에피텍셜층(2)의 표면에, 예컨대 Ti 메탈에 의한 쇼트키 전극(8)을 선택적으로 형성한다.
본 실시예에 있어서의 탄화 규소 반도체 장치의 제조 방법에 의하면, 활성화 어닐링에 의한 변질층(4)을 제거하는 공정 도중에 형성되는 희생 산화층(6)을 남긴 채로 오믹 전극(7)의 형성 및 그 후의 고온 처리를 행할 수 있기 때문에, 오믹 전극(7) 형성 및 그 후의 고온 처리의 과정에서의 에피텍셜층(2)의 보호를 행할 수 있어, 에피텍셜층(2)의 표층에, 새로운 손상을 새롭게 주는 일 없이, 쇼트키 전극(8)을 형성할 수 있어, SiC-SBD의 검사의 합격 비율을 높일 수 있다.
(실시예 3)
실시예 1에서는, 저농도의 n형 에피텍셜층(2)을 성장시키는 면을 탄화 규소의 (0001) 실리콘면으로 하고, 이 실리콘면에 예컨대, Ti에 의한 쇼트키 전극(8)을 형성하며, 이 실리콘면의 반대측의 면(기판(1)의 이면)을 탄화 규소 (000-1) 카본면으로 하고, 이 카본면에 예컨대, Ni 실리사이드에 의한 오믹 전극(7)을 형성한 예를 나타냈다.
본 실시예에서는, 탄화 규소의 (000-1) 카본면에 쇼트키 전극(7)을 형성하고, 탄화 규소의 (0001) 실리콘면에 오믹 전극(7)을 형성한다는 점 외에는, 실시예 1과 마찬가지다. 본 실시예의 경우, 실시예 1에서 설명한 바와 같이, 탄화 규소의 (000-1) 카본면에는 (0001) 실리콘면에 비해서 매우 두꺼운 실리콘 산화막이 형성되기 때문에, 탄화 규소의 (000-1) 카본면에 형성하는 희생 산화막을, 실시예 1 또는 2보다 두껍게 하더라도, 처리 시간이 길어지는 일이 없다.
예컨대, 활성화 어닐링에 의한 변질층(4)의 두께가 140㎚ 정도인 경우, 드라이 에칭에 의한 제거 부분(5a)의 두께를 60㎚ 정도로 하고, 희생 산화 및 희생 산화막의 웨트 에칭에 의한 제거의 반복에 의한 활성화 어닐링에 의한 변질층(4)의 제거를 80㎚ 정도(40㎚의 제거를 2회 반복) 등으로 할 수도 있다.
본 실시예에 있어서의 탄화 규소 반도체 장치의 제조 방법에 있어서도, 단시간의 처리로 SiC-SBD의 검사의 합격 비율을 높일 수 있다.
1 : 탄화 규소 기판 2 : n형 에피텍셜층
3 : p형 이온 주입층 4 : 활성화 어닐링에 의한 변질층
5a : 드라이 에칭에 의한 제거 부분
5b : 드라이 에칭에 의한 새로운 변질층
6 : 희생 산화막 7 : 오믹 전극
8 : 쇼트키 전극 9 : 흑연막

Claims (7)

  1. (a) 탄화 규소층에 이온 주입하는 공정과,
    (b) 이온 주입된 상기 탄화 규소층을 활성화 어닐링하는 공정과,
    (c) 활성화 어닐링된 상기 탄화 규소층의 표층을 드라이 에칭에 의해 제거하는 공정과,
    (d) 드라이 에칭 후의 상기 탄화 규소층의 표층에 희생 산화를 행하여 희생 산화막을 형성하는 공정과,
    (e) 상기 희생 산화막을 웨트 에칭에 의해 제거하는 공정
    을 구비하는 것을 특징으로 하는 탄화 규소 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    이온 주입된 탄화 규소층을 활성화 어닐링하는 공정은, 탄화 규소층의 표면에 흑연막을 형성하고 활성화 어닐링하는 것을 특징으로 하는 탄화 규소 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    희생 산화막의 형성 및 제거에 의해서 제거되는 탄화 규소층의 두께는, 20㎚ 이상 40㎚ 이하인 것을 특징으로 하는 탄화 규소 반도체 장치의 제조 방법.
  4. 제 1 항에 있어서,
    드라이 에칭에 의해 제거하는 탄화 규소층의 두께는, 120㎚ 이상 240㎚ 이하의 범위인 것을 특징으로 하는 탄화 규소 반도체 장치의 제조 방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    희생 산화막을 형성하는 공정 이후에, 상기 희생 산화막을 웨트 에칭에 의해 제거하는 공정 이전에, 오믹 전극을 형성하는 것을 특징으로 하는 탄화 규소 반도체 장치의 제조 방법.
  6. 제 1 항에 있어서,
    드라이 에칭은, RIE(Reactive ion etching) 처리인 것을 특징으로 하는 탄화 규소 반도체 장치의 제조 방법.
  7. 제 6 항에 있어서,
    드라이 에칭에서는, SF6 가스를 이용하는 것을 특징으로 하는 탄화 규소 반도체 장치의 제조 방법.
KR1020117024045A 2009-04-16 2009-09-01 탄화 규소 쇼트키 다이오드의 제조 방법 KR101327657B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2009099972 2009-04-16
JPJP-P-2009-099972 2009-04-16
PCT/JP2009/004284 WO2010119491A1 (ja) 2009-04-16 2009-09-01 炭化珪素半導体装置の製造方法

Publications (2)

Publication Number Publication Date
KR20110136859A true KR20110136859A (ko) 2011-12-21
KR101327657B1 KR101327657B1 (ko) 2013-11-12

Family

ID=42982175

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020117024045A KR101327657B1 (ko) 2009-04-16 2009-09-01 탄화 규소 쇼트키 다이오드의 제조 방법

Country Status (6)

Country Link
US (1) US8569123B2 (ko)
JP (1) JP5354009B2 (ko)
KR (1) KR101327657B1 (ko)
CN (1) CN102396069B (ko)
DE (1) DE112009004667B4 (ko)
WO (1) WO2010119491A1 (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5455973B2 (ja) * 2011-05-27 2014-03-26 三菱電機株式会社 炭化珪素半導体装置の製造方法
WO2013028861A1 (en) * 2011-08-23 2013-02-28 University Of Florida Research Foundation, Inc. Ion beam processing of sic for fabrication of graphene structures
US20150044840A1 (en) * 2012-03-30 2015-02-12 Hitachi, Ltd. Method for producing silicon carbide semiconductor device
JP5990444B2 (ja) * 2012-11-01 2016-09-14 昭和電工株式会社 炭化珪素半導体装置の製造方法
US11721547B2 (en) * 2013-03-14 2023-08-08 Infineon Technologies Ag Method for manufacturing a silicon carbide substrate for an electrical silicon carbide device, a silicon carbide substrate and an electrical silicon carbide device
JP6066874B2 (ja) * 2013-09-17 2017-01-25 三菱電機株式会社 炭化珪素半導体装置の製造方法
JP2015065289A (ja) * 2013-09-25 2015-04-09 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP2015065316A (ja) * 2013-09-25 2015-04-09 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP2015065318A (ja) * 2013-09-25 2015-04-09 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP6222771B2 (ja) * 2013-11-22 2017-11-01 国立研究開発法人産業技術総合研究所 炭化珪素半導体装置の製造方法
CN108807157A (zh) * 2018-06-15 2018-11-13 江苏矽导集成科技有限公司 一种用于碳化硅的低损伤离子注入方法及注入掩膜结构

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3886583A (en) * 1971-07-01 1975-05-27 Motorola Inc Insulated gate-field-effect transistor
JPS60173842A (ja) * 1984-02-20 1985-09-07 Canon Inc パタ−ン形成方法
US5385855A (en) * 1994-02-24 1995-01-31 General Electric Company Fabrication of silicon carbide integrated circuits
JP3344562B2 (ja) * 1998-07-21 2002-11-11 富士電機株式会社 炭化けい素半導体装置の製造方法
JP3959856B2 (ja) 1998-07-31 2007-08-15 株式会社デンソー 炭化珪素半導体装置及びその製造方法
JP3733792B2 (ja) * 1999-07-22 2006-01-11 富士電機ホールディングス株式会社 炭化珪素半導体素子の製造方法
JP3760688B2 (ja) * 1999-08-26 2006-03-29 富士電機ホールディングス株式会社 炭化けい素半導体素子の製造方法
DE19954866A1 (de) * 1999-11-15 2001-05-31 Infineon Technologies Ag Verfahren zur Behandlung einer durch Epitaxie hergestellten Oberfläche eines SiC-Halbleiterkörpers und danach hergestellten Schottkykontakt
US6255172B1 (en) * 2000-05-10 2001-07-03 United Microelectronics Corp. Electrically erasable non-volatile memory
JP4843854B2 (ja) * 2001-03-05 2011-12-21 住友電気工業株式会社 Ｍｏｓデバイス
US6731831B2 (en) * 2002-02-27 2004-05-04 Xiang Zheng Tu Optical switch array assembly for DNA probe synthesis and detection
JP3963154B2 (ja) 2003-06-04 2007-08-22 富士電機ホールディングス株式会社 炭化珪素ショットキーバリアダイオードの製造方法
JP4278635B2 (ja) * 2005-05-30 2009-06-17 三菱電機株式会社 炭化珪素半導体装置の製造方法
JP2007115875A (ja) * 2005-10-20 2007-05-10 Sumitomo Electric Ind Ltd 炭化珪素半導体装置およびその製造方法
JP5037003B2 (ja) 2005-11-25 2012-09-26 一般財団法人電力中央研究所 ショットキーバリアダイオードおよびその使用方法
JP2007220889A (ja) 2006-02-16 2007-08-30 Central Res Inst Of Electric Power Ind ショットキー接合型半導体素子およびその製造方法
JP5645404B2 (ja) * 2006-08-17 2014-12-24 クリー インコーポレイテッドＣｒｅｅ Ｉｎｃ． 高電力絶縁ゲート・バイポーラ・トランジスタ
JP5046083B2 (ja) 2006-08-24 2012-10-10 独立行政法人産業技術総合研究所 炭化珪素半導体装置の製造方法
US8367536B2 (en) 2009-07-24 2013-02-05 Mitsubishi Electric Corporation Method for manufacturing silicon carbide semiconductor device

Also Published As

Publication number Publication date
JPWO2010119491A1 (ja) 2012-10-18
CN102396069B (zh) 2014-05-07
KR101327657B1 (ko) 2013-11-12
JP5354009B2 (ja) 2013-11-27
WO2010119491A1 (ja) 2010-10-21
US8569123B2 (en) 2013-10-29
US20120028453A1 (en) 2012-02-02
DE112009004667T5 (de) 2012-10-11
DE112009004667B4 (de) 2015-05-28
CN102396069A (zh) 2012-03-28

Similar Documents

Publication Publication Date Title
KR101327657B1 (ko) 탄화 규소 쇼트키 다이오드의 제조 방법
CN108807154B (zh) 碳化硅外延晶片、碳化硅绝缘栅双极型晶体管及制造方法
JP5046083B2 (ja) 炭化珪素半導体装置の製造方法
US8377811B2 (en) Method for manufacturing silicon carbide semiconductor device
WO2018021575A1 (ja) 炭化珪素半導体基板、炭化珪素半導体基板の製造方法、半導体装置および半導体装置の製造方法
JP6415946B2 (ja) 半導体装置の製造方法及び半導体装置
JP2009158528A (ja) 半導体装置
CN108257859B (zh) 一种栅氧化层的制备方法及mosfet功率器件
WO2013146444A1 (ja) 炭化珪素半導体素子およびその製造方法
JP2008211171A (ja) バイポーラ型半導体装置、その製造方法およびツェナー電圧の制御方法
CN108257861B (zh) 一种栅氧化层的制备方法及mos功率器件
JPWO2010134344A1 (ja) 炭化珪素半導体装置およびその製造方法
KR20180015634A (ko) 접합 soi 웨이퍼의 제조방법
JPWO2010024243A1 (ja) バイポーラ型半導体装置およびその製造方法
JP4942255B2 (ja) 炭化珪素半導体装置およびその製造方法
JP6152701B2 (ja) 炭化珪素半導体装置の製造方法および炭化珪素半導体装置
JP5207939B2 (ja) 炭化珪素半導体装置の製造方法
JP2010068008A (ja) 炭化珪素ショットキバリアダイオードの製造方法
JP5680457B2 (ja) ダイオードの製造方法
JP2010262952A (ja) 炭化珪素半導体装置の製造方法
JP5738376B2 (ja) 炭化珪素ショットキバリアダイオードの製造方法
JP2012199384A (ja) ダイオードの製造方法
JP2012222060A (ja) 炭化珪素半導体装置の製造方法
JP5975940B2 (ja) 炭化珪素半導体装置の製造方法
JP6597215B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
E90F Notification of reason for final refusal
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20161020

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20171018

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20181023

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20191017

Year of fee payment: 7