KR20110124267A - 고체 촬상 장치 - Google Patents

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유니산티스 일렉트로닉스 싱가포르 프라이빗 리미티드
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Abstract

고체 촬상 장치의 화소 (11) 가, 기판 상에 형성된 제 1 도전형의 제 1 반도체층 (1) 과, 제 1 반도체층 상의 제 2 도전형의 제 2 반도체층 (2) 과, 제 2 반도체층 (2) 의 상부 측면 영역에 형성된 제 1 도전형의 제 3 반도체층 (5a, 5b) 과, 제 3 반도체층 (5a, 5b) 의 외측면 영역에 형성된 제 2 도전형의 제 4 반도체층 (6a, 6b) 과, 제 2 반도체층 (2) 의 하부 측면 영역에 절연막 (3a, 3b) 을 개재하여 형성된 게이트 도체층 (4a, 4b) 과, 제 2 반도체층 (2) 과 제 3 반도체층 (5a, 5b) 의 상면에 형성된 제 2 도전형의 제 5 반도체층 (7) 을 구비하고, 제 5 반도체층 (7) 과 제 4 반도체층 (6a, 6b) 이 접속되어 있고, 적어도 제 3 반도체층 (5a, 5b) 과 제 2 반도체층 (2) 의 상부 영역과 제 4 반도체층 (6a, 6b) 과 제 5 반도체층 (7) 은 섬상 형상 내에 형성되어 있다.

Description

고체 촬상 장치{SOLID STATE IMAGING DEVICE}
본 발명은, 고체 촬상 장치에 관한 것으로, 특히, 저잔상화, 저암전류화, 저노이즈화, 저혼색화 및 고화소 밀도화를 도모한 고체 촬상 장치에 관한 것이다.
현재, CCD 및 CMOS 고체 촬상 장치는, 각종 비디오 카메라, 스틸 카메라 등에 널리 사용되고 있다. 그리고, 고체 촬상 장치의 고해상도화 및 고감도화에 관한 성능 향상이 항상 요구되고 있다. 고체 촬상 장치의 고해상도화를 실현하기 위해서, 화소 고밀도화에 의한 기술 혁신이 이루어져 왔다. 또, 고체 촬상 장치의 고감도화를 실현하기 위해서, 저노이즈화에 의한 기술 혁신이 이루어져 왔다.
종래의 고체 촬상 장치의 일례가 비특허문헌 1 에 개시되어 있다. 비특허문헌 1 에 개시되어 있는 종래의 CMOS 고체 촬상 장치를 도 24(a) 에 나타낸다. 도 24(a) 는 CMOS 고체 촬상 장치의 1 화소 구성도이다. 이 CMOS 고체 촬상 장치는, PN 포토 다이오드 (PD) 와, PN 포토 다이오드 (PD) 에 연결된 전송 게이트 (TG) 와, 전송 게이트 (TG) 전극하의 채널 (20) 에 연결된 부유 다이오드 (FD) 와, 증폭 MOS 트랜지스터 (21) 와, 증폭 MOS 트랜지스터 (21) 에 접속된 제 1 화소 선택 MOS 트랜지스터 (22) 와, 리셋 MOS 트랜지스터 (23) 와, 전송 게이트 (TG) 에 접속된 제 2 화소 선택 MOS 트랜지스터 (24) 로 구성된다. PN 포토 다이오드 (PD) 는, 포토 다이오드 N 층 (27) 의 표면에 포토 다이오드 표면 P＋ 층 (19) 을 갖고, 포토 다이오드 표면 P＋ 층 (19) 은, 채널 스토퍼 P＋ 층 (18) 에 접속되어 있다. 또, 증폭 MOS 트랜지스터 (21) 는, 부유 다이오드 (FD) 에 접속된 게이트 (AG) 를 갖는다. 또, 리셋 MOS 트랜지스터 (23) 는, 부유 다이오드 (FD) 에 접속된 리셋 게이트 (RG(n)) 와 리셋 드레인 (RD) 다이오드를 갖는다. 제 1 및 제 2 화소 선택 MOS 트랜지스터 (22, 24) 의 게이트는, 열 (列) 선택선 (RL(m)) 에 연결된 열 주사 회로에 접속되어 있다. 제 2 화소 선택 MOS 트랜지스터 (24) 의 소스에 연결된 행 (行) 선택선 CL(n) 과 리셋 MOS 트랜지스터 (23) 의 게이트 (RG(n)) 는, 행 주사 회로에 접속되어 있다. 또, 리셋 MOS 트랜지스터 (23) 의 리셋 드레인 (RD) 과 증폭 MOS 트랜지스터 (21) 의 드레인은, 전압 (Vdd) 의 전원선에 접속되어 있다. 그리고, 제 1 화소 선택 MOS 트랜지스터 (22) 의 소스는, 신호선 (25) 에 접속되어 있다.
광 조사에 의해 발생한 신호 전하 (이 경우에는 전자) 는 PN 포토 다이오드 (PD) 에 축적된다. 이 축적된 신호 전하는, 전송 게이트 (TG) 에 온 전압이 인가됨으로써 부유 다이오드 (FD) 에 전송된다. 이로써, 부유 다이오드 (FD) 의 전위가 신호 전하량에 따라 변화된다. 동시에, 부유 다이오드 (FD) 에 연결된 증폭 MOS 트랜지스터 (21) 의 게이트 전압이 이 신호 전하량에 따라 변화된다. 제 1 화소 선택 MOS 트랜지스터 (22) 의 게이트에 온 전압이 인가되면, 신호 전하의 양에 따라 변화된 증폭 MOS 트랜지스터 (21) 의 게이트 전압에 따른 신호 전류가 신호선 (25) 에 흐른다. 이 전류가 출력으로서 판독 출력된다.
도 24(b) 에 전송 게이트 (TG) 에 온 전압이 인가되어 포토 다이오드 (PD) 에 축적되어 있던 신호 전하가 부유 다이오드 (FD) 에 전송될 때의, 도 24(a) 에 있어서의 절단선 A-A 를 따른 전위 분포를 나타낸다. 또한, 도 24(b) 에서는 구별을 위해, 신호 전하 (26a, 26b) 및 전하 (26c) 를 해칭으로 나타낸다. 포토 다이오드 (PD) 에 축적된 신호 전하 (26a) 는 부유 다이오드 (FD) 에 옮겨진다. 부유 다이오드 (FD) 로부터 전송된 신호 전하 (26b) 는 증폭 MOS 트랜지스터 (21) 의 게이트 전압을 변조한다. 여기서, 신호 전하가 없을 때의 포토 다이오드 (PD) 의 가장 깊은 전위 φmp 와 전송 게이트 (TG) 에 온 전압이 인가되어 있을 때의 채널 (20) 의 전위 φtg 와 신호 전하가 전송되어 있지 않을 때의 부유 다이오드 (FD) 의 전위 φfg 의 관계가, φfg 가 가장 깊고, 이어서 φtg 가 깊고, φmp 가 가장 얕게 되어 있다. 이 화소에서는 신호 전하는 전자이므로, φfg＞φtg＞φmp 의 관계로 되어 있다. 그리고, 채널 스토퍼 P＋ 층 (18) 의 전위는 0 V 이다. 이 전위 분포 관계에 의해 포토 다이오드 (PD) 의 신호 전하의 대부분이 부유 다이오드 (FD) 에 전송된다. 이로써, 움직이는 피사체를 촬상했을 때의 트레일링 잔상을 방지할 수 있다. 또한 이와 같은 구성에 의해, 감도 저하의 원인이 되는 kTC 노이즈 발생도 억제할 수 있다. 부유 다이오드 (FD) 에 있는 신호 전하 (26b) 는, 리셋 게이트 (RG(n)) 에 전압을 인가하여 리셋 드레인 (RD) 에서 제거된다. 이 경우, 부유 다이오드 (FD) 에는, 소정의 전하 (26c) 가 잔존한다.
이 포토 다이오드 (PD) 로부터 부유 다이오드 (FD) 로의 신호 전하의 완전 전송은, 0 V 가 인가되어 있는 채널 스토퍼 P＋ 층 (18) 에, 포토 다이오드 (PD) 의 N 층 (27) 표면에 형성된 P＋ 층 (이하, 포토 다이오드 표면 P＋ 층) (19) 이 접속되어, 포토 다이오드 표면 P＋ 층 (19) 의 전위가 0 V 로 고정 (핀닝) 되어 있음으로써 가능하게 되어 있다. 도 24(c) 에, 도 24(a) 의 절단선 B-B 를 따른 SiO2 막, 포토 다이오드 표면 P＋ 층 (19), 포토 다이오드 N 층 (27), 포토 다이오드 P 층 (28) 의 전위 분포를 나타낸다. 또한, 도 24(c) 에서는 구별을 위해, 신호 전하 (26d) 를 해칭으로 나타낸다. 신호 전하가 없을 때의 포토 다이오드 (PD) 에 있어서의 가장 깊은 전위 φmp 는 포토 다이오드 N 층 (27) 내에 있다. 이 때문에 신호 전하 (26d) 는 전위 고정된 포토 다이오드 표면 P＋ 층 (19) 보다 내측의 포토 다이오드 N 층 (27), 포토 다이오드 P 층 (28) 측에 존재한다. 포토 다이오드 표면 P＋ 층 (19) 에는 홀 (29) 이 축적되어 있고, 홀 (29) 은 SiO2-Si 계면 준위보다 열적으로 여기되는 전자와 재결합하여, 신호 전하 (26d) 에 대한 혼입을 방지하고 있다. 이로써, 암전류의 발생이 억제된다.
다른 고체 촬상 장치로서, 도 25 에 나타내는 바와 같이, 1 개의 섬상 반도체 (30) 에 1 화소를 구성하는 것이 있다 (예를 들어, 특허문헌 1 을 참조). 이 화소에 있어서는, 기판 상에 신호선 N＋ 층 (31) 이 형성되어 있다. 또, 신호선 N＋ 층 (31) 에 연결된 섬상 반도체 (30) 의 외주부에 P 형 반도체층 (32), 절연막 (33a, 33b), 게이트 도체층 (34a, 34b) 으로 이루어지는 MOS 트랜지스터가 형성되어 있다. 또한 이 MOS 트랜지스터에 연결되어, 광 조사에 의한 발생 전하를 축적하는 포토 다이오드가 섬상 반도체 (30) 의 외주부에 형성되어 있다. 이 포토 다이오드는, N 형 반도체층 (35a, 35b) 과 P 형 반도체층 (32) 으로 구성된다. 이 포토 다이오드로 둘러싸인 P 형 반도체층 (32) 을 채널로 하고, 이 포토 다이오드를 게이트로 하여, 포토 다이오드 상에 형성되어 화소 선택선 (37a, 37b) 에 연결된 P＋ 층 (36) 과 신호선 N＋ 층 (31) 근방의 P 형 반도체층 (32) 을 소스와 드레인으로 한 증폭 접합 트랜지스터가 형성되어 있다.
이 고체 촬상 장치의 기본 동작은, 광 조사에 의해 형성된 신호 전하 (이 경우에는 전자) 를 포토 다이오드에 축적하는 신호 전하 축적 동작과, 신호선 N＋ 층 (31) 근방의 P 형 반도체층 (32) 과 P＋ 층 (36) 사이에 흐르는 소스·드레인 전류를 전술한 축적 신호 전하에 따른 포토 다이오드 전압에 의한 게이트 전압에 의해 변조하고, 이것을 신호 전류로서 판독 출력하는 신호 판독 출력 동작과, 이 신호 판독 출력 동작 후, 포토 다이오드에 축적되어 있는 신호 전하를 MOS 트랜지스터의 게이트 도체층 (34a, 34b) 에 온 전압을 인가하여 신호선 N＋ 층 (31) 에서 제거하는 리셋 동작으로 이루어진다.
국제 공개 제2009/034623호
K.Yonemoto, H.Sumi, R.Suzuki, T.Ueno: "A CMOS Image Sensor with a Simple FPN-Reduction Technology and a Hole Accumulated Diode", 2000 International Solid-State Circuits Conference, Digest Papers, MP6.1 (2000) H.Takato, K.Sunouchi, N.Okabe, A.Nitayama, K.Hieda, F.Horiguchi, F.Masuoka: "Impact of Surrounding Gate Transistor (SGT) for Ultra-High-Density LSI's", IEEE Transactions on Electron devices, Vol.38, No.3, pp.573-578 (1991)
도 24(a) 에 나타나는 CMOS 고체 촬상 장치에 있어서는, 0 V 로 전위 고정된 채널 스토퍼 P＋ 층 (18) 에 연결된 포토 다이오드 (PD) 표면 P＋ 층 (19) 이 없으면, 포토 다이오드 (PD) 를 직접, 증폭 MOS 트랜지스터 (21) 의 게이트 (AG) 에 접속할 수 있다. 이로써, 포토 다이오드 (PD) 에 축적된 신호 전하량에 따라 증폭용 MOS 트랜지스터 (21) 의 게이트 (AG) 의 전압을 직접 변화시킬 수 있어, 촬상 동작이 가능해진다. 그러나, 이와 같은 구성에서는, 전술한 바와 같이 잔상, kTC 노이즈, 및 암전류가 증가될 우려가 있다. 이에 반해, 포토 다이오드 (PD) 표면 P＋ 층 (19) 을 형성하면, 포토 다이오드 (PD) 상부로부터 컨택트홀을 뚫어 금속 배선에 의해 포토 다이오드 (PD) 를 증폭 MOS 트랜지스터 (21) 의 게이트 (AG) 에 연결할 수 없다. 이 때문에, 새롭게 전송 게이트 (TG) 와 부유 다이오드 (FD) 가 필요시 되고 있다. 이와 같은 새로운 영역의 부가는 화소 고밀도화를 저해하는 원인이 되고 있다.
또, 도 25 에 나타낸 고체 촬상 장치에서는, 도 24(a) 에 나타내는 바와 같은 채널 스토퍼 P＋ 층 (18) 은 없고, 섬상 반도체 (30) 간의 절연층 (또는 공기층) (38a, 38b) 에 의해 화소 사이가 분리되어 있다. 그 때문에, 이 고체 촬상 장치는, 도 24(a) 에 나타나는 고체 촬상 장치와 달리, N 형 반도체층 (35a, 35b) 의 표면에, 0 V 로 고정 (핀닝) 된 P＋ 층을 갖고 있지 않다. 이 때문에, 이 고체 촬상 장치는, 전술한 잔상, kTC 노이즈 및 암전류 노이즈가 높다는 문제를 갖고 있다. 이에 반해, 예를 들어 P＋ 층 (36) 과 N 형 반도체층 (35a, 35b) 사이에, 0 V 의 외부 배선에 연결된 그랜드 P＋ 층과, 이 그랜드 P＋ 층에 연결된 N 형 반도체층 (35a, 35b) 상의 P＋ 층과, 그랜드 배선과, 그랜드 배선과 그랜드 P＋ 층을 연결하는 컨택트홀을 형성하면, 화소 구조를 복잡하게 하여, 제조 공정이 증가함으로써 화소 고밀도화를 저해하는 문제가 있다.
또, 상기 서술한 바와 같은 구조의 고체 촬상 장치에 있어서는, 화상 (30) 에 기울어진 방향으로 들어간 입사광 (39a) 의 일부는, 도 25 에 있어서 파선으로 나타내는 바와 같이, 인접 화소로의 누설광 (39b) 이 되어, 인접 화소에서 신호 전하를 발생시킨다. 이 때문에, 흑백 고체 촬상 장치에 있어서의 해상도의 저하, 그리고 컬러 고체 촬상 장치에서의 혼색을 일으킨다. 해상도 저하, 특히 컬러 촬상에 있어서의 혼색은, 큰 화질 저하를 일으키는 문제도 있다.
본 발명은, 상기의 사정을 감안하여 이루어진 것으로, 저잔상, 저암전류, 저노이즈 및 화소 고밀도의 고체 촬상 장치를 실현하는 것을 목적으로 한다. 또, 본 발명은, 해상도 저하 및 컬러 촬상에 있어서의 혼색을 억제한 고체 촬상 장치를 실현하는 것을 다른 목적으로 한다.
상기 목적을 달성하기 위해서, 본 발명의 고체 촬상 장치는, 1 개 또는 복수의 화소를 갖는 고체 촬상 장치로서, 상기 화소가, 기판 상에 형성된 제 1 반도체층과, 그 제 1 반도체층 상에 형성된 제 2 반도체층과, 상기 제 2 반도체층의 하부의 측면에 형성된 제 1 절연막과, 상기 제 1 절연막을 개재하여 상기 제 2 반도체층 하부의 측면에 형성된 게이트 도체층과, 상기 제 2 반도체층의 상부의 측면에 형성된 제 3 반도체층과, 상기 제 2 반도체층의 측면과 대향하고 있지 않은 상기 제 3 반도체층의 측면에 형성된 제 4 반도체층과, 상기 제 2 반도체층과 상기 제 3 반도체층의 상부에 형성되고, 또한, 상기 제 4 반도체층과 전기적으로 접속된 제 5 반도체층으로 이루어지고, 적어도, 상기 제 3 반도체층과, 상기 제 2 반도체층 중 그 제 3 반도체층이 형성된 상부 영역과, 상기 제 4 반도체층과, 상기 제 5 반도체층이, 섬상 형상 내에 형성되고, 상기 제 2 반도체층과 상기 제 3 반도체층은 다이오드를 형성하고, 상기 다이오드는 게이트로서 기능하고, 또한, 상기 제 1 반도체층과 상기 제 5 반도체층 사이의 상기 제 2 반도체층이 채널로서 기능함으로써 접합 트랜지스터가 형성되고, 상기 제 1 반도체층과 상기 제 3 반도체층의 사이에 있는 제 2 반도체층은 채널로서 기능하고, 또한, 상기 게이트 도체층은 게이트로서 기능함으로써 MOS 트랜지스터가 형성되고, 상기 다이오드에 전자기 에너지파의 조사에 의해 발생한 신호 전하를 축적하고, 상기 다이오드에 축적된 신호 전하량에 따라 변화되는, 상기 접합 트랜지스터에 흐르는 전류가 신호로서 검지되고, 상기 다이오드에 축적된 신호 전하가, 상기 MOS 트랜지스터의 채널을 통해서, 상기 제 1 반도체층에서 제거되고, 상기 제 4 반도체층과 상기 제 5 반도체층의 전압이 동일한 전압인 것을 특징으로 한다.
바람직하게는, 본 발명의 고체 촬상 장치는, 차광성의 도전성 재료로 구성 되고, 상기 섬상 형상 내에 형성된 상기 제 3 반도체층과 상기 제 2 반도체층의 상기 상부 영역과 상기 제 4 반도체층을 둘러싸도록 상기 제 4 반도체층의 측면 영역에 제 1 절연막을 개재하여 형성된 제 1 도체층을 추가로 구비하고, 그 제 1 도체층은, 상기 제 5 반도체층에 접속되어 있어도 된다.
본 발명에 의하면, 저잔상, 저암전류, 저노이즈 및 고화소 밀도의 고체 촬상 장치를 제공할 수 있다.
또, 섬상 형상 내에 형성된 반도체층의 외주부를 둘러싸도록 차광성의 층을 구비함으로써, 혼색 및 해상도 저하를 억제할 수 있다.
도 1a 는 본 발명의 제 1 실시형태에 관련된 고체 촬상 장치의 화소 구조도이다.
도 1b 는 본 발명의 제 1 실시형태의 변형예에 관련된 고체 촬상 장치의 화소 구조도이다.
도 2 는 제 1 실시형태에 관련된 고체 촬상 장치의 회로 구성도이다.
도 3 은 제 1 실시형태를 설명하기 위한 화소 구조도와 전위 분포도이다.
도 4 는 제 1 실시형태를 설명하기 위한 화소 구조도와 전위 분포도이다.
도 5 는 본 발명의 제 2 실시형태를 설명하기 위한 화소 구조도이다.
도 6 은 본 발명의 제 3 실시형태에 관련된 고체 촬상 장치의 화소 구조도이다.
도 7 은 본 발명의 제 4 실시형태에 관련된 고체 촬상 장치의 화소 구조도이다.
도 8 은 본 발명의 제 5 실시형태에 관련된 고체 촬상 장치의 화소 구조도이다.
도 9 는 본 발명의 제 6 실시형태에 관련된 고체 촬상 장치의 화소 구조도이다.
도 10 은 본 발명의 제 7 실시형태에 관련된 고체 촬상 장치의 화소 구조도이다.
도 11 은 본 발명의 제 8 실시형태에 관련된 고체 촬상 장치의 화소 구조도이다.
도 12 는 본 발명의 제 9 실시형태에 관련된 고체 촬상 장치의 화소 구조도이다.
도 13 은 제 9 실시형태에 관련된 고체 촬상 장치의 제조 방법을 설명하기 위한 도면이다.
도 14 는 제 9 실시형태에 관련된 고체 촬상 장치의 제조 방법을 설명하기 위한 도면이다.
도 15 는 제 9 실시형태에 관련된 고체 촬상 장치의 제조 방법을 설명하기 위한 도면이다.
도 16 은 제 9 실시형태에 관련된 고체 촬상 장치의 제조 방법을 설명하기 위한 도면이다.
도 17 은 제 9 실시형태에 관련된 고체 촬상 장치의 제조 방법을 설명하기 위한 도면이다.
도 18 은 제 9 실시형태에 관련된 고체 촬상 장치의 제조 방법을 설명하기 위한 도면이다.
도 19 는 제 9 실시형태에 관련된 고체 촬상 장치의 제조 방법을 설명하기 위한 도면이다.
도 20 은 제 9 실시형태에 관련된 고체 촬상 장치의 제조 방법을 설명하기 위한 도면이다.
도 21 은 제 9 실시형태에 관련된 고체 촬상 장치의 제조 방법을 설명하기 위한 도면이다.
도 22 는 본 발명의 제 10 실시형태에 관련된 고체 촬상 장치의 단면도이다.
도 23 은 본 발명의 제 11 실시형태에 관련된 고체 촬상 장치의 단면도이다.
도 24 는 제 1 종래의 고체 촬상 장치 및 그 동작을 설명하기 위한 화소 구성도와 전위 분포도이다.
도 25 는 제 2 종래의 고체 촬상 장치를 설명하기 위한 화소 구조도이다.
발명을 실시하기 위한 형태
이하, 본 발명의 실시형태를 도 1a∼도 23 을 참조하면서 설명한다.
(제 1 실시형태)
이하, 도 1a∼도 4 를 참조하면서, 본 발명의 제 1 실시형태에 관련된 고체 촬상 장치 (100) 에 대해 설명한다.
도 1a 에 제 1 실시형태에 관련된 고체 촬상 장치 (100) 의 화소 구조를 나타낸다. 각 화소 (11) 에는, 기판 상에 제 1 주사 방향으로 연결되는 배선 (XL) 에 접속된 제 1 반도체층 N＋ 층 (1) 이 형성되어 있다. 제 1 반도체층 N＋ 층 (1) 상에는, 반대 도전형의 제 2 반도체층 P 층 (2) 과 절연막 (3a, 3b) 과 게이트 도체층 (4a, 4b) 으로 구성되는 MOS 트랜지스터 (111) 가 형성되고, MOS 트랜지스터 (111) 에 연결되어 제 2 반도체층 P 층 (2) 과 제 3 반도체층 N 층 (5a, 5b) 으로 구성되는 포토 다이오드 (112) 가 형성되어 있다. 또, 포토 다이오드 (112) 표면에 제 4 반도체층 P＋ 층 (6a, 6b) 이 형성되고, 제 4 반도체층 P＋ 층 (6a, 6b) 과 연결되는 제 5 반도체층 P＋ 층 (7) 이 형성되어 있다. 제 5 반도체층 P＋ 층 (7) 은, 제 1 주사 방향과 직교한 방향으로 연장되는 배선 (YL) 에 접속되어 있다. 또, 적어도 포토 다이오드 (112) 가 형성되는 영역 (제 2 반도체층 P 층 (2) 중 제 3 반도체층 N 층 (5a, 5b) 이 배치되어 있는 상부 영역 및 제 3 반도체층 N 층 (5a, 5b)) 과 제 4 반도체층 P＋ 층 (6a, 6b) 과 제 5 반도체층 P＋ 층 (7) 이 섬상 형상 내에 형성되어 있다. 또한, 본 실시형태에 있어서는, 배선 (XL) 은 신호선이며, 배선 (YL) 은 화소 선택선이지만, 배선 (XL) 이 화소 선택선이고, 배선 (YL) 이 신호선이어도 된다.
제 1 실시형태에 있어서, 제 2 반도체층은, P 형 도전형 반도체로 이루어지는 P 층 (2) 이지만, 도 1b 에 나타내는 바와 같이, P 층 (2) 대신에, 진성형 (intrinsic type) 의 반도체층으로 이루어지는 i 층 (2i) 이어도 된다. 진성형의 반도체란, 실질적으로 1 종의 원소로 이루어지는 반도체이다. 진성형의 반도체는, 불순물이 혼입되지 않도록 제조되는데, 실제로는 불가피적으로 극미량의 불순물을 함유한다. i 층 (2i) 을 구성하는 진성형의 반도체층은, 고체 촬상 장치 (100) 로서의 기능을 저해하지 않을 정도이면, 미량의 억셉터 혹은 도너 불순물을 함유하고 있어도 상관없다. 이러한 구성에 의하면, 제 3 반도체 N 층 (5a, 5b) 과 제 2 반도체층 i 층 (2i) 에 의해 포토 다이오드가 형성되고, 그리고 제 5 반도체층 P＋ 층 (7) 과 신호선 N＋ 층 (1) 사이에 충분한 전압이 인가되면, 상기 제 5 반도체층 P＋ 층 (7) 의 정공 (홀) 은, 제 2 반도체층 i 층 (2i) 의 내부에 발생한 전위 구배에 의해, 신호선 N＋ 층 (1) 을 향해 흐른다. 이와 같이 하여, 제 2 반도체층 i 층 (2i) 은, 도 1a 에 있어서의 제 2 반도체층 P 층 (2) 과 마찬가지로 접합 트랜지스터의 채널로서 기능한다.
도 2 에 본 실시형태에 관련된 고체 촬상 장치 (100) 의 회로 구성의 일례를 나타낸다. 고체 촬상 장치 (100) 는, 2 차원의 매트릭스상으로 배열된 복수의 화소 (11a∼11d) 와, 수직 주사 회로 (201) 와, 수평 주사 회로 (202) 와, 리셋 회로 (203) 와, 화소 선택선 (YL1, YL2) 과, 신호선 (XL1, XL2) 과, 리셋선 (RSL) 과, 신호선 MOS 트랜지스터 (Tr1, Tr2) 와, 상관 이중 샘플링 (CDS) 출력 회로 (204) 를 주로 구비하고 있다. 본 실시형태에 있어서는, 화소가 2 행 2 열로 배열된 경우에 대해 설명하는데, 본 발명에 관련된 고체 촬상 장치는, 이것에 한정되는 것은 아니다.
도 2 에 나타내는 바와 같이, 각 화소 (11a∼11d) 에 화소 선택 신호를 입력하는 수직 주사 회로 (201) 가, 화소 선택선 (YL1, YL2) 을 개재하여 행마다 각 화소 (11a∼11d) 에 접속되어 있다. 각 화소 (11a∼11d) 는 또한, 열마다 신호선 (XL1, XL2) 을 개재하여 CDS 출력 회로 (204) 에 접속되어 있다. 각 신호선에 배치된 신호선 MOS 트랜지스터 (Tr1, Tr2) 의 게이트 전극은, 이들 게이트 전극에 신호선 선택 신호를 입력하는 수평 주사 회로 (202) 에 접속되어 있다. 신호선 (XL1, XL2) 은 또한, 교체 스위치부 (SW1, SW2) 에 접속되어 있다. 또, 리셋 동작을 위한 MOS 트랜지스터 (111) 의 게이트 도체층 (4a, 4b) 은, 리셋선 (RSL) 을 개재하여, 게이트 도체층 (4a, 4b) 에 리셋 신호를 입력하는 리셋 회로 (203) 에 접속되어 있다. 이와 같은 회로 구성의 동작에 의해, 화소 (11a∼11d) 의 신호 전류가 순서대로 CDS 출력 회로 (204) 로부터 판독 출력된다.
다음으로, 도 2∼도 4 를 참조하면서, 본 실시형태에 관련된 고체 촬상 장치 (100) 의 기본 동작에 대해 설명한다. 또한, 도 3 및 도 4 의 전위 분포도에 있어서, 구별을 위해, 축적된 신호 전하는 해칭으로 나타낸다.
고체 촬상 장치 (100) 의 기본 동작은, 신호 전하 축적 동작과 신호 판독 출력 동작과 리셋 동작으로 이루어진다. 신호 전하 축적 동작에 있어서는, 광 조사에 의해 발생한 신호 전하를 제 3 반도체층 N 층 (5a, 5b) 및 제 3 반도체층 N 층 (5a, 5b) 근방의 제 2 반도체층 P 층 (2) (이하, 「포토 다이오드 영역」이라고 한다) 에 축적한다. 신호 판독 출력 동작에 있어서는, 제 1 반도체층 N＋ 층 (1) 근방의 제 2 반도체층 P 층 (2) 과 제 5 반도체층 P＋ 층 (7) 사이에 흐르는 전류를 측정함으로써, 이 축적된 신호 전하를 측정한다. 제 1 반도체층 N＋ 층 (1) 근방의 제 2 반도체층 P 층 (2) 과 제 5 반도체층 P＋ 층 (7) 사이에 흐르는 전류는, 포토 다이오드 영역에 축적된 신호 전하에 따라 변화되므로, 이 전류를 측정함으로써, 축적된 신호 전하량을 측정할 수 있다. 리셋 동작에 있어서는, MOS 트랜지스터 (111) 의 게이트 도체층 (4a, 4b) 에 온 전압을 인가하여 제 1 반도체층 N＋ 층 (1) 과 제 3 반도체층 N 층 (5a, 5b) 사이에 채널을 형성한다. 이로써, 포토 다이오드 영역에 축적된 신호 전하를 제 1 반도체층 N＋ 층 (1) 에 흐르게 하여 제거한다.
도 3(a) 는, 신호 판독 출력 기간에 있어서 포토 다이오드 영역에 신호 전하가 축적되어 있지 않을 때의 화소 구조도이고, 그 경우에 있어서의 포토 다이오드 (112) 의 공핍층 (8a, 8b) 을 파선으로 나타내고 있다. 본 실시형태에 있어서는, 포토 다이오드 영역에 신호 전하가 축적되어 있지 않은 경우, 포토 다이오드 (112) 의 공핍층 (8a, 8b) 은, 제 2 반도체층 P 층 (2) 중 포토 다이오드 (112) 가 형성되는 상부 영역의 일부에 형성되어 있다.
도 3(b) 는 도 3(a) 의 A-A 선을 따른 전위 분포도를 나타내고 있다. 신호 판독 출력 기간에 있어서는, 제 1 반도체층 N＋ 층 (1) 의 전위 (VXLR), 제 5 반도체층 P＋ 층 (7) 의 전위 (VYLR), 신호 전하가 축적되어 있지 않을 때의 제 3 반도체층 N 층 (5a, 5b) 내의 가장 깊은 전위 φPR 의 차례로 깊게 한다. 본 실시형태에 있어서 신호 전하는 전자이기 때문에, 각 전위가, φPR＞VYLR＞VXLR 의 전위 관계가 되도록 설정되어 있다.
또, 포토 다이오드 표면 P＋ 층 (제 4 반도체층 P＋ 층) (6a, 6b) 은 제 5 반도체층 P＋ 층 (7) 과 전기적으로 연결되어 있으므로, 포토 다이오드 표면 P＋ 층 (6a, 6b) 의 전위는 VYLR 이 되어 있다. 그리고, 포토 다이오드 표면 P＋ 층 (6a, 6b) 에는 제 5 반도체층 P＋ 층 (7) 으로부터 홀 (29) 이 공급되어 축적되어 있다.
도 3(c) 는, 신호 판독 출력 기간에 있어서 포토 다이오드 영역에 신호 전하가 축적되어 있을 때의 화소 구조도이고, 도 3(d) 는, 도 3(c) 의 A-A 선을 따른 전위 분포도를 나타내고 있다. 신호 판독 출력 기간에서는, 도 3(d) 에 나타내는 바와 같이, 포토 다이오드 영역에 신호 전하가 축적되고, 축적 신호 전하에 의해 포토 다이오드 전위 φGR 이 변화된다. 그리고, 도 3(c) 에 나타내는 바와 같이, 축적 신호 전하에 의해 발생하는 포토 다이오드 전위 φGR 에 따라, 공핍층 (8a, 8b) 폭이 감소된다. 이로써, 증폭용 접합 트랜지스터의 채널로서 작용하는 제 2 반도체층 P 층 (2) 의 폭이 변화되어, 제 1 반도체층 N＋ 층 (1) 근방의 제 2 반도체층 P 층 (2) 및 제 5 반도체층 P＋ 층 (7) 사이에 흐르는 전류가 변화된다.
도 3(e) 는, 신호 판독 출력 기간에 있어서, 신호 전하가 더욱 축적되어, 축적 신호 전하로서, 판독 출력하는 최대 신호 전하량 QSRM 에 추가하여 과잉 신호 전하 Qex 가 포토 다이오드 영역에 축적되어 있을 때의, 도 3(c) 의 A-A 선을 따른 전위 분포를 모식적으로 나타낸다. 본 실시형태에서는, 포토 다이오드 전위 φGR 이 VYLR 이 될 때까지, 신호 전하가 포토 다이오드 영역에 축적된다. 이 이상의 광 조사에 의한 과잉 신호 전하 Qex 는 포토 다이오드 표면 P＋ 층 (6a, 6b) 에 축적되어 있는 홀 (29) 과 재결합하여 소멸된다. 본 실시형태에 있어서는, 전위 관계가 VXLR＜VYLR 로 설정되어 있으므로, 과잉 신호 전하 Qex 가 제 2 반도체층 P 층 (2) 으로 흘러나오는 경우는 없다. 이로써, 특별한 과잉 신호 전하 제거를 위한 드레인을 형성하지 않고, 포토 다이오드 영역에서 광 조사에 의해 생성된 과잉 신호 전하를 제거할 수 있다. 따라서, 도 25 에 나타낸 종래의 고체 촬상 장치와 같이, 과잉인 신호 전하가 증폭용 접합 트랜지스터의 채널에 혼입되는 경우가 없다.
도 4(a) 는, 신호 전하 축적 기간에 있어서, 포토 다이오드 영역에 신호 전하가 축적되어 있지 않을 때의 공핍층 (8a, 8b) 을 기입한 화소 구조도이다. 본 실시형태에 있어서는, 포토 다이오드 영역에 신호 전하가 축적되어 있지 않은 경우, 포토 다이오드 (112) 의 공핍층 (8a, 8b) 은, 제 2 반도체층 P 층 (2) 의 상부 영역의 일부에 형성되어 있다.
도 4(b) 는, 도 4(a) 의 A-A 선을 따른 전위 분포도를 나타낸다. 신호 전하 축적 기간에 있어서는, 예를 들어, 제 1 반도체층 N＋ 층 (1) 의 전압 VXLR 을 0 V, 제 5 반도체층 P＋ 층 (7) 의 전압 VYLR 을 0 V, MOS 트랜지스터 (111) 의 게이트 도체층 (4a, 4b) 을 0 V 로 설정한다. 이로써, 광 조사에 따라, 도 4(b) 에 나타내는 바와 같이, 축적 신호 전하 QSS 가 포토 다이오드 영역에 축적된다. 판독 출력하는 최대 신호 전하량 QSRM 보다 많이 축적 신호 전하 QSS 가 축적되면, 신호 판독 출력 동작으로 이행했을 때, 상기 서술한 바와 같이, 과잉인 전하가, 제 4 반도체층 P＋ 층 (6a, 6b) 에 축적되어 있는 홀 (29) 과 재결합하여 제거된다.
도 4(c) 에 리셋 기간에 있어서의 도 1a 의 A-A 선을 따른 전위 분포도를 나타낸다. 리셋 기간에 있어서는, 제 5 반도체층 P＋ 층 (7) 의 전위 (VYLR), 신호 전하가 축적되어 있지 않을 때의 제 3 반도체층 N 층 (5a, 5b) 의 가장 깊은 전위 φPM, MOS 트랜지스터 (111) 의 게이트 도체층 (4a, 4b) 에 온 전압이 인가되었을 때의 제 2 반도체층 P 층 (2) 의 MOS 트랜지스터의 채널 전위 φRG, 제 1 반도체층 N＋ 층 (1) 의 전위 (VXLR) 의 차례로 깊게 한다. 본 실시형태에 있어서 신호 전하는 전자이기 때문에, 각 전위가, VYLR＜φPM＜φRG＜VXLR 의 전위 관계가 되도록 설정되어 있다. 예를 들어, VYLR=0 V, VXLR=2 V, 게이트 도체층 (4a, 4b) 의 전압을 1.5 V 로 설정할 수 있다. 이로써, 리셋 기간에 있어서 포토 다이오드 영역에 축적되어 있는 신호 전하는, 포토 다이오드 영역에 잔존하지 않고 제 1 반도체층 N＋ 층 (1) 으로 흘러 제거된다.
이로써, 도 24(a) 에서 나타낸 고체 촬상 장치에 있어서의 잔상과 kTC 노이즈 발생을 억제할 수 있다.
(제 2 실시형태)
도 5(a)∼도 5(c) 에 본 발명의 제 2 실시형태에 관련된 고체 촬상 장치를 설명하기 위한 화소 구조를 나타낸다. 또한, 제 1 실시형태에 관련된 고체 촬상 장치와 동일 부분에는 동일 부호를 붙인다.
제 1 실시형태와 상이한 점은, 신호 판독 출력 기간에 있어서, 도 5(a) 에 나타내는 바와 같이, 포토 다이오드 영역에 신호 전하가 축적되어 있지 않을 때에 포토 다이오드 (112) 의 공핍층 (8c) 이, 제 2 반도체층 P 층 (2) 중 포토 다이오드 (112) 가 형성되는 상부 영역을 점유하고 있는 것이다. 또한, 이와 같은 포토 다이오드 (112) 는, 제 3 반도체층 N 층 (5a, 5b) 및 제 2 반도체층 P 층 (2) 의 층 두께, 불순물 농도 등을 적절히 조정함으로써 형성될 수 있다.
공핍층 (8c) 이, 제 2 반도체층 P 층 (2) 의 상부 영역을 점유하고 있는 경우에는, 증폭용 접합 트랜지스터의 제 5 반도체층 P＋ 층 (7) 과 제 1 반도체층 N＋ 층 (1) 근방의 제 2 반도체층 P 층 (2) 사이에 전류를 흐르게 하기 위한 채널은 형성되어 있지 않다.
포토 다이오드 영역에 신호 전하가 축적되어 있으면, 신호 판독 출력 기간에는, 도 5(b) 에 나타내는 바와 같이 포토 다이오드 (112) 의 공핍층 (8a, 8b) 폭 (두께) 이 감소되고, 제 2 반도체층 P 층 (2) 에 증폭용 접합 트랜지스터의 채널이 형성되어, 축적 신호 전하에 따른 전류가 이 채널에 흐른다.
도 5(c) 는, 신호 전하 축적 기간에 있어서, 포토 다이오드 영역에 신호 전하가 축적되어 있지 않을 때의 공핍층 (8c) 을 기입한 화소 구조도이다. 신호 전하 축적 기간에 있어서는, 통상, 예를 들어 제 1 반도체층 N＋ 층 (1) 의 전압 VXLR=0 V, 제 5 반도체층 P＋ 층 (7) 의 전압 VYLR=0 V 로 설정한다.
도 5(c) 에 나타내는 바와 같이, 신호 전하 축적 기간에 있어서, 신호 전하가 축적되어 있지 않을 때에는, 포토 다이오드 (112) 의 공핍층 (8c) 이 제 2 반도체층 P 층 (2) 의 상부 영역을 점유하여 형성되어 있다. 공핍층 (8c) 이 제 2 반도체층 P 층 (2) 을 점유하고 있지 않으면, 공핍층 (8c) 이 없는 제 2 반도체층 P 층 (2) 에서 발생한 신호 전하는 확산되어, 제 5 반도체층 P＋ 층 (7) 또는 제 1 반도체층 N＋ 층 (1) 에 도달한다. 이로써 제 2 반도체층 P 층 (2) 에서 발생한 신호 전하는, 신호에 대해 무효가 된다. 그에 반해, 공핍층 (8c) 이 제 2 반도체층 P 층 (2) 의 상부 영역을 점유함으로써, 특히 조사 광량이 적은 상태에 있어서, 발생되는 신호 전하를 효과적으로 포토 다이오드 (112) 에 포획하여 축적할 수 있다.
또, 신호 전하가 축적되어 있지 않을 때에는, 증폭용 접합 트랜지스터의 채널이 핀치 오프되어 있으므로, 예를 들어, 신호 판독 출력 기간 이외의 기간에, 화소 선택선 (YL) 으로 뛰어드는 노이즈에 의해, 제 5 반도체층 P＋ 층 (7) 으로부터 홀이 제 2 반도체층 P 층 (2) 에 주입되고자 해도, 공핍층 (8c) 에 의해 이와 같은 홀 주입이 방지된다.
이와 같이, 신호 판독 출력 기간에 있어서, 포토 다이오드 영역에 신호 전하가 축적되어 있지 않을 때에 포토 다이오드 (112) 의 공핍층 (8c) 이 제 2 반도체층 P 층 (2) 의 상부 영역을 점유하도록 형성됨으로써, 양호한 저조도 특성을 갖는 고체 촬상 장치를 제공할 수 있다.
(제 3 실시형태)
도 6 에 본 발명의 제 3 실시형태에 관련된 고체 촬상 장치를 설명하기 위한 2 화소의 화소 단면을 나타낸다. 또한, 제 1 실시형태에 관련된 고체 촬상 장치와 동일 부분에는 동일한 숫자를 붙인다. 또 구별을 위해, 화소 (11e) 에 포함되는 부분에는 aa 및 ab 를, 화소 (11f) 에 포함되는 부분에는 ba 및 bb 를 붙인다. 전술한 제 1 및 제 2 실시형태에 관련된 고체 촬상 장치에 있어서는, 리셋 동작을 위한 MOS 트랜지스터 (111) 의 게이트 도체층 (4a, 4b) 이, MOS 트랜지스터 (111) 의 채널 상에만 형성되어 있다. 이에 반해, 본 실시형태에 관련된 고체 촬상 장치에서는, 리셋 동작을 위한 MOS 트랜지스터 (111) 의 게이트 도체층 (4aa, 4ab, 4ba, 4bb) 이 포토 다이오드 표면 P＋ 층 (제 4 반도체층 P＋ 층) (6aa, 6ab, 6ba, 6bb) 도 피복되도록 연장되어 형성되어 있다. 여기서, 게이트 도체층 (4aa, 4ab, 4ba, 4bb) 은, 화소 (섬상 반도체) (11e, 11f) 주변을 둘러싸 형성되어 있다. 게이트 도체층 (4aa, 4ab, 4ba, 4bb) 은, 예를 들어 폴리실리콘, 금속 등의 차광성의 도전성 재료로 형성되고, 조사 광선을 흡수 또는 반사한다.
화소 전면 (도 6 에 있어서는 상측) 으로부터 각도를 갖고 제 1 화소 (11e) 에 입사된 광선 (입사광) (10a) 은, 상기 서술한 제 1 실시형태에 관련된 화소 구조에서는, 입사광 (10a) 의 일부가, 인접하는 제 2 화소 (11f) 에 도달하여, 신호 전하를 일으킨다. 이것은, 본래 제 1 화소 (11e) 에 입사되어 발생하는 신호 전하가 인접 화소에 누설되는 것을 의미하고 있다. 이로써, 해상도의 저하, 특히 컬러 촬상 장치에서는 화소마다 결정된 색 광선만을 받도록 되어 있기 때문에, 인접 화소로의 신호 전하의 누설에 의한 혼색을 발생시킬 우려가 있다. 또한 해상도 저하, 특히 컬러 촬상에 있어서의 혼색은, 큰 화질 저하를 일으킬 우려가 있다.
이에 반해, 본 실시형태에 있어서는, 기울어진 입사광 (10a) 은, 차광성의 재료로 구성되는 게이트 도체층 (4aa, 4ab, 4ba, 4bb) 에서 흡수 또는 반사된다. 이 반사광 (10c) 은 입사된 화소 (11e) 에 머물러, 전술한 바와 같은 인접 화소 (11f) 로의 신호 전하의 누설은 발생하지 않는다.
본 실시형태에서는, 포토 다이오드 표면 P＋ 층 (6aa, 6ab, 6ba, 6bb) 은, 제 2 배선 (YL3, YL4) 의 전압이 인가된 제 5 반도체층 P＋ 층 (7a, 7b) 에 연결되어 있다. 이 때문에, 포토 다이오드 표면 P＋ 층 (6aa, 6ab, 6ba, 6bb) 의 전위는 제 2 배선 (YL3, YL4) 의 전위에 고정되어 있다. 이 포토 다이오드 표면 P＋ 층 (6aa, 6ab, 6ba, 6bb) 의 실드 효과에 의해, 증폭용 접합 트랜지스터의 채널 폭을 변화시키는 포토 다이오드 전위는, 리셋 동작을 위한 MOS 트랜지스터 (111) 의 게이트 도체층 (4aa, 4ab, 4ba, 4bb) 의 전위가 시간적으로 변화되어도, 영향을 받기 어렵기 때문에, 안정된 동작이 이루어진다.
(제 4 실시형태)
도 7 을 참조하면서, 본 발명의 제 4 실시형태에 관련된 고체 촬상 장치에 대해 설명한다. 또한, 제 3 실시형태에 관련된 고체 촬상 장치와 동일 부분에는 동일 부호를 붙인다. 상기 서술한 제 3 실시형태에 관련된 고체 촬상 장치에 있어서는, 리셋 동작을 위한 MOS 트랜지스터 (111) 의 게이트 도체층 (4aa, 4ab, 4ba, 4bb) 이 포토 다이오드 표면 P＋ 층 (제 4 반도체층 P＋ 층) (6aa, 6ab, 6ba, 6bb) 상까지 연장되어 있다. 이에 반해, 본 실시형태에 관련된 고체 촬상 장치에서는, 제 5 반도체층 P＋ 층 (7a, 7b) 에 연결된 제 1 도체층 (13aa, 13ab, 13ba, 13bb) 이 포토 다이오드 표면 P＋ 층 (6aa, 6ab, 6ba, 6bb) 을 피복하고 있다. 제 1 도체층 (13aa, 13ab, 13ba, 13bb) 은 섬상 반도체 (11e, 11f) 주변을 둘러싸 형성되어 있다. 또, 제 1 도체층 (13aa, 13ab, 13ba, 13bb) 은, 차광성의 도전성 재료로 구성되어 있다.
이로써, 제 3 실시형태에 관련된 고체 촬상 장치와 마찬가지로, 화소 전면으로부터 각도를 갖고 제 1 화소 (11e) 에 입사된 입사광 (10a) 은, 제 1 도체층 (13aa, 13ab, 13ba, 13bb) 또는 게이트 도체층 (4aa, 4ab, 4ba, 4bb) 에서 흡수 또는 반사된다. 이 반사광 (10c) 은 입사된 화소 (11e) 에 머물러, 인접 화소 (11f) 로의 신호 전하의 누설은 발생하지 않는다.
또, 상기 서술한 제 3 실시형태에 관련된 고체 촬상 장치에서는, 포토 다이오드 표면 P＋ 층 (6aa, 6ab, 6ba, 6bb) 을 게이트 도체층 (4aa, 4ab, 4ba, 4bb) 이 피복하고 있다. 증폭용 접합 트랜지스터의 채널 폭을 변화시키는 포토 다이오드 전위는, MOS 트랜지스터 (111) 의 게이트 도체층 (4aa, 4ab, 4ba, 4bb) 의 전압 변화로부터, 배선 (YL3, YL4) 의 전압에 고정된 포토 다이오드 표면 P＋ 층 (6aa, 6ab, 6ba, 6bb) 에 의해 실드되어 있는데, 용량 결합 등에 의한 영향을 받기 쉽다. 이에 반해, 본 실시형태에 관련된 고체 촬상 장치에서는, 포토 다이오드 표면을 피복하는 제 1 도체층 (13aa, 13ab, 13ba, 13bb) 은, 포토 다이오드 표면 P＋ 층 (6aa, 6ab, 6ba, 6bb) 과 전기적으로 접속되어 있으므로, 포토 다이오드 표면 P＋ 층 (6aa, 6ab, 6ba, 6bb) 과 동 전위이다. 이 때문에, 포토 다이오드 표면 P＋ 층 (6aa, 6ab, 6ba, 6bb) 의 전위는, 배선 (YL3, YL4) 의 전압 변화 이외의 전압 변동의 영향을 받기 어려워지고 있다. 이로써, 증폭용 접합 트랜지스터의 채널 폭을 변화시키는 포토 다이오드 전위가 안정적으로 동작하여, 본 실시형태에 관련된 고체 촬상 장치가 안정적으로 동작할 수 있다.
(제 5 실시형태)
도 8 을 참조하여, 본 발명의 제 5 실시형태에 관련된 고체 촬상 장치에 대해 설명한다. 또한, 제 4 실시형태에 관련된 고체 촬상 장치와 동일 부분에는 동일 부호를 붙인다. 통상적인 2 차원 고체 촬상 장치에 있어서는, 각 화소의 화소 선택선, 화소 신호선, 화소 전원선, 화소 MOS 트랜지스터의 게이트 등은, 고체 촬상 장치의 주변에 형성된 주사 회로, 전원 회로, 신호 처리 회로, 게이트 펄스 전압 발생 회로 등에 접속되어 있다. 이들 접속선은 제 1 배선 방향, 또는 제 2 배선 방향으로 배치되어 있다. 예를 들어, 제 1 반도체층 N＋ 층 (1a, 1b) 이 신호선에 접속되고, 제 5 반도체층 P＋ 층 (7a, 7b) 이 화소 선택선에 접속되어 있다. 도 8 에 나타내는 바와 같이, 신호선 (XL3, XL4) 이 도면 수직 방향으로 배치되면, 화소 선택선은, 통상, 도면 수평 방향으로 배치된다. 이 경우, 화소 선택선은, 제 5 반도체층 P＋ 층 (7a, 7b) 을 접속하고 있는 제 1 도체층 (13aa, 13ab, 13ba, 13bb) 및 인접한 화소의 제 1 도체층 (13aa, 13ab, 13ba, 13bb) 끼리를 접속하는 제 1 배선 도체층 (14a∼14c) 으로 구성된다. 본 실시형태에서는, 인접한 화소의 제 1 도체층 (13aa, 13ab, 13ba, 13bb) 끼리는, MOS 트랜지스터의 게이트 도체층 (4aa, 4ab, 4ba, 4bb) 에 근접한 장소에서 접속되어 있다. 또, 제 1 도체층 (13aa, 13ab, 13ba, 13bb) 및 제 1 배선 도체층 (14a∼14c) 은, 차광성의 도전성 재료로 구성되어 있다. 또한, 본 실시형태에 있어서, 제 1 도체층 (13aa, 13ab, 13ba, 13bb) 과 제 1 배선 도체층 (14a∼14c) 은 일체로 형성되어 있다.
이로써, 도 8 에 나타내는 바와 같이, 제 3 및 제 4 실시형태에 관련된 고체 촬상 장치와 마찬가지로, 화소 전면으로부터 각도를 갖고 제 1 화소 (11e) 에 입사된 입사광 (10a) 은, 제 1 도체층 (13aa, 13ab, 13ba, 13bb) 또는 게이트 도체층 (4aa, 4ab, 4ba, 4bb) 에서 흡수 또는 반사된다. 이 반사광 (10c) 은 입사된 화소 (11e) 에 머물러, 인접 화소 (11f) 로의 신호 전하의 누설은 발생하지 않는다. 또, 화소 (11e) 와 화소 (11f) 사이의 간극에 입사된 광이, 제 5 반도체층 P＋ 층 (7a, 7b) 에 연결된 제 1 도체층 (13ab, 13ba) 과 MOS 트랜지스터의 게이트 도체층 (4ab, 4ba) 사이의 간극으로부터 제 2 반도체층 P 층 (2a, 2b) 에 누설되는 것을 효과적으로 방지할 수 있다. 또, 도 8 에 나타내는 바와 같이, 한 번 화소 (11e) 내에 입사되고, 제 1 도체층 (13ab) 과 게이트 도체층 (4ab) 사이의 간극으로부터 나온 광 (16) 은, 제 1 배선 도체층 (14b) 에서 흡수 또는 반사되므로, 추가로 인접하는 화소 (11f) 의 제 1 도체층 (13ba) 과 게이트 도체층 (4ba) 사이의 간극으로부터 인접 화소 (11f) 의 제 2 반도체층 P 층 (2b) 으로 누설되는 것을 효과적으로 방지할 수 있다. 본 실시형태와는 달리, 예를 들어, 제 1 도체층 (13ab) 이, 인접하는 화소의 제 5 반도체층 P＋ 층 (7b) 에 접속된 제 1 도체층 (13ba) 과 광 입사측인 상부에서 접속되어 있으면, 도 8 에 있어서, 수평 방향으로 배치되어 있는 화소 선택선 사이로부터의 광의 회입에 의한 인접 화소로의 광 누설, 및 게이트 도체층 (4ab, 4ba) 과 제 1 도체층 (13ab, 13ba) 사이의 간극으로부터의 광 누설이 발생하기 쉬워진다. 본 실시형태에 관련된 고체 촬상 장치에서는, 이 광 누설을 보다 효과적으로 방지할 수 있다.
(제 6 실시형태)
도 9 를 참조하여, 본 발명의 제 6 실시형태에 관련된 고체 촬상 장치에 대해 설명한다. 상기 서술한 제 4 실시형태와 동일 부분에는 동일 부호를 붙인다. 본 실시형태에 관련된 고체 촬상 장치에 있어서는, MOS 트랜지스터 (111) 의 게이트 도체층 (4aa, 4ab, 4ba, 4bb) 이, 도 9 의 수평 방향으로 형성되어 있다. 또, 각 화소 (11e, 11f) 의 게이트 도체층 (4aa, 4ab, 4ba, 4bb) 은, MOS 트랜지스터의 상부에서, 제 2 배선 도체층 (15a∼15c) 에 의해 접속되어 있다. 제 2 배선 도체층 (15a∼15c) 은, 차광성의 도전성 재료로 구성되어 있다. 본 실시형태에 있어서는, 게이트 도체층 (4aa, 4ab, 4ba, 4bb) 과 제 2 배선 도체층 (15a∼15c) 은 일체로 형성되어 있다.
이와 같은 구성에 의해, 도 9 에 나타내는 바와 같이, 상기 제 3∼제 5 실시형태에 관련된 고체 촬상 장치와 마찬가지로, 화소 전면으로부터 각도를 갖고 제 1 화소 (11e) 에 입사된 입사광 (10a) 은, 제 1 도체층 (13aa 및 13ba), 또는, 게이트 도체층 (4aa 및 4ab) 에서 흡수 또는 반사된다. 이 반사광 (10c) 은 입사된 화소 (11e) 에 머물러, 인접 화소 (11f) 로의 신호 전하의 누설은 발생하지 않는다. 또, 상기 서술한 제 5 실시형태에 관련된 고체 촬상 장치와 마찬가지로, 화소 사이의 간극에 입사된 광이 게이트 도체층 (4ab, 4ba) 과 제 1 도체층 (13ab, 13ba) 사이의 간극으로부터 인접 화소의 제 2 반도체층 P 층 (2a, 2b) 으로 누설되는 것을 효과적으로 방지할 수 있다. 또, 한 번 화소 (11e) 내에 입사되고, 게이트 도체층 (4ab) 과 제 1 도체층 (13ab) 사이의 간극으로부터 나온 광 (16) 은, 제 2 배선 도체층 (15b) 에서 흡수 또는 반사되므로, 인접 화소 (11f) 의 게이트 도체층 (4ba) 과 제 1 도체층 (13ba) 사이의 간극으로부터 인접 화소의 제 2 반도체층 P 층 (2b) 으로 누설되는 것을 효과적으로 방지할 수 있다.
(제 7 실시형태)
도 10 을 참조하여, 본 발명의 제 7 실시형태에 관련된 고체 촬상 장치를 설명한다. 또한, 제 4 실시형태에 관련된 고체 촬상 장치와 동일 부분에는 동일 부호를 붙인다. 제 4 실시형태에 관련된 고체 촬상 장치와 상이한 것은, 각 화소 (11e, 11f) 사이의 간극의, 제 1 도체층 (13aa, 13ab, 13ba, 13bb) 사이 및 게이트 도체층 (4aa, 4ab, 4ba, 4bb) 사이의 양방에 있어서, 혹은 어느 일방에 있어서, 매립 도체층 (제 2 도체층) (16a∼16c, 17a∼17c) 을 매립하고 있는 점이다. 본 실시형태에 있어서는, 제 1 도체층 (13aa, 13ab, 13ba, 13bb) 사이 및 게이트 도체층 (4aa, 4ab, 4ba, 4bb) 사이의 양방에 매립 도체층 (16a∼16c, 17a∼17c) 을 매립한 경우에 대해 설명한다. 이 경우, 제 5 반도체층 P＋ 층 (7a, 7b) 에 연결된 제 2 배선 (YL3, YL4) 과 MOS 트랜지스터 (111) 의 게이트 도체층 (4aa, 4ab, 4ba, 4bb) 의 배선의 방향이 동일하다. 제 2 배선 (YL3, YL4) 과 게이트 도체층 (4aa, 4ab, 4ba, 4bb) 의 배선이 직교한 방향으로 취출되고 있는 경우에는, 제 1 도체층 (13aa, 13ab, 13ba, 13bb) 사이 및 게이트 도체층 (4aa, 4ab, 4ba, 4bb) 사이 중, 어느 일방에만 매립 도체층 (16a∼16c, 17a∼17c) 이 있도록 도면 중에 나타낸다.
매립 도체층 (16a∼16c, 17a∼17c) 은, 차광성의 도전성 재료로 구성되어 있다. 그 때문에, 예를 들어, 화소 사이의 간극에 입사된 광은, 매립 도체층 (16a∼16c, 17a∼17c) 에서 흡수 또는 반사된다. 이로써, 제 5 및 제 6 실시형태에 관련된 고체 촬상 장치와 마찬가지로, 인접 화소로의 광 누설을 효과적으로 방지할 수 있다.
(제 8 실시형태)
도 11 에, 본 발명의 제 8 실시형태에 관련된 고체 촬상 장치를 나타낸다. 또한, 제 4 실시형태와 동일 부분에는 동일 부호를 붙인다. 도 11 은, 제 4 실시형태에 관련된 고체 촬상 장치의 화소 구조의 제 2 반도체층 P 층 (2a), 게이트 도체층 (4ab), 제 3 반도체층 N 층 (5ab), 제 4 반도체층 P＋ 층 (6ab), 제 5 반도체층 P＋ 층 (7a) 을 포함하는 영역을 확대한 것이다. 제 4 실시형태와의 차이는, 게이트 도체층 (4ab) 을 덮도록 형성된 절연막 (18ab) 상에, 제 5 반도체층 P＋ 층 (7a) 에 연결된 제 1 도체층 (13ab) 이, 게이트 도체층 (4ab) 과 중첩되는 부분을 갖도록 형성되어 있는 점이다.
이와 같은 구성에 의해, 게이트 도체층 (4ab) 과 제 1 도체층 (13ab) 사이에 간극이 없기 때문에, 이 간극으로부터의 광의 누설이 일어나지 않는다. 그 때문에, 인접 화소로의 광 누설을 보다 효과적으로 방지할 수 있다. 이로써, 본 실시형태에 관련된 고체 촬상 장치에서는, 해상도의 저하 및 혼색을 효과적으로 억제할 수 있다.
(제 9 실시형태)
도 12 에, 본 발명의 제 9 실시형태에 관련된 고체 촬상 장치를 나타낸다. 또한, 제 5 실시형태와 동일 부분에는 동일 부호를 붙인다. 도 12 는, 제 5 실시형태에 관련된 고체 촬상 장치의 화소 구조의 제 2 반도체층 P 층 (2a, 2b), 게이트 도체층 (4ab, 4ba), 제 3 반도체층 N 층 (5ab, 5ba), 제 4 반도체층 P＋ 층 (6ab, 6ba), 제 5 반도체층 P＋ 층 (7a, 7b) 을 포함하는 영역을 확대한 것이다. 제 5 실시형태와의 차이는, 게이트 도체층 (4ab, 4ba) 을 덮도록 형성된 절연막 (18ab, 18ba) 상에, 제 1 도체층 (13ab, 13ba) 이, 게이트 도체층 (4ab, 4ba) 과 각각 중첩되는 부분을 갖도록 형성되어 있는 점이다.
이와 같은 구성에 의해, 제 8 실시형태에 관련된 고체 촬상 장치와 마찬가지로, 인접 화소로의 광 누설을 보다 효과적으로 방지할 수 있다. 이로써, 본 실시형태에 관련된 고체 촬상 장치에서는, 해상도의 저하 및 혼색을 보다 효과적으로 억제할 수 있다.
다음으로, 제 9 실시형태에 관련된 고체 촬상 장치의 제조 방법에 대해, 도 13∼도 21 을 참조하면서 설명한다.
먼저, 도 13 에 나타내는 바와 같이, 실리콘 (SiO2) 기판 상에, P 형 실리콘층 (301), 실리콘 질화막 (302) 및 실리콘 산화막 (303) 을 퇴적한다. 그 후, 에칭 등에 의해, 도 14 에 나타내는 바와 같이, 섬상 반도체층 (304a, 304b) 을 형성한다. 다음으로, 예를 들어, 산소 분위기 중에서 기판을 가열하여, 실리콘 표면을 산화시킴으로써 실리콘 산화막 (305) 을 형성한다. 다음으로 폴리실리콘을 퇴적시키고, 에치백함으로써, 도 15 에 나타내는 바와 같이 사이드 월 형상의 폴리실리콘막 (306) 을 형성한다.
다음으로, 이온 주입법 등에 의해 P 형 실리콘층 (301) 에 인 등을 주입함으로써 제 1 반도체층 N＋ 층 (1a, 1b) 을 형성한다. 그 후, 폴리실리콘막 (306) 및 실리콘 산화막 (305) 을 박리한다. 다음으로, 실리콘 산화막층 (307) 을 형성하고, 게이트 산화에 의해 게이트 산화막 (308) 을 형성하고, 도 16 에 나타내는 바와 같이, 모노 실란 (SiH4) 의 열분해에 의한 CVD 법으로 폴리실리콘막 (309) 을 퇴적시킨다. 다음으로, 폴리실리콘막 (309) 상의 제 1 게이트 도체층 (4aa, 4ab, 4ba, 4bb) 을 정의하는 영역 상에 실리콘 산화막 (SiO2 막) (310) 을 형성한다. 다음으로, SiO2 막 (310) 혹은 레지스트막을 마스크로 하여 게이트 도체층 (4aa, 4ab, 4ba, 4bb) 이외의 폴리실리콘막 (309) 을 에칭하여 제거하고, 도 17 에 나타내는 바와 같이, 게이트 도체층 (4aa, 4ab, 4ba, 4bb) 을 형성한다. 그 후, SiO2 막 (310) 을 제거하고, 게이트 도체층 (4aa, 4ab, 4ba, 4bb) 의 폴리실리콘을 산화시켜, 절연막 (18aa, 18ab, 18ba, 18bb) 을 형성한다.
다음으로, 인 등을 이온 주입법 등에 의해 P 형 실리콘층 (301) 에 주입하고, 제 3 반도체층 N 층 (5aa, 5ab, 5ba, 5bb) 을 형성한다. 또한 붕소 등을 이온 주입법 등에 의해 제 3 반도체층 N 층 (5aa, 5ab, 5ba, 5bb) 에 주입하고, 도 18 에 나타내는 바와 같이, 제 4 반도체층 P＋ 층 (6aa, 6ab, 6ba, 6bb) 을 형성한다. 그 후, 실리콘 질화막 (302) 을 박리한다. 다음으로, 산화 실리콘 또는 질화 실리콘을 퇴적시키고, 평탄화 및 에치백함으로써, 실리콘 산화막 (311a) 을 형성한다. 노출되어 있는 반도체층을 산화시켜, 실리콘 산화막 (312) 을 형성하고, 붕소 등을 주입함으로써, 도 19 에 나타내는 바와 같이, 제 5 반도체층 P＋ 층 (7a, 7b) 을 형성한다. 그 후, 실리콘 산화막 (312) 을 박리하고, 도 20 에 나타내는 바와 같이, 제 1 도체층 (13ab, 13ba) 과 MOS 트랜지스터의 게이트 도체층 (4ab, 4ba) 이 중첩되는 부분의 깊이까지 실리콘 산화막 (311a) 을 에칭하고 제거하여, 실리콘 산화막 (311b) 을 형성한다. 다음으로, 게이트 도체층 (4ab, 4ba) 의 폴리실리콘을 산화시킨다. 그 후, 기판 전면에 금속막을 진공 증착, 스퍼터링 등에 의해 형성하고, 이것을 패터닝함으로써, 도 21 에 나타내는 바와 같이, 제 5 반도체층 P＋ 층에 연결된 제 1 도체층 (13aa, 13ab, 13ba, 13bb) 과 제 1 도체층 (13aa, 13ab, 13ba, 13bb) 끼리를 접속하는 제 1 배선 도체층 (14a, 14b, 14c) 을 형성할 수 있다.
이와 같은 공정에 의해, 제 9 실시형태에 관련된 고체 촬상 장치의 화소 구조가 얻어진다. 또, 제 1 도체층 (13aa, 13ab, 13ba, 13bb) 과 제 1 배선 도체층 (14a, 14b, 14c) 을 형성하는 공정에 있어서, 금속막을 도 11 에 나타내는 바와 같이 패터닝함으로써, 제 8 실시형태에 관련된 고체 촬상 장치의 화소 구조를 얻을 수 있다.
(제 10 실시형태)
통상적인 고체 촬상 장치에서는, 화소와, 화소를 구동하기 위한 회로와, 화소로부터 신호를 취출하기 위한 회로는, 동일 기판 상에 형성되어 있다. 입체 구조의 화소를 구비하는 제 1∼9 실시형태에 관련된 고체 촬상 장치에서는, 이들 회로도 입체 구조화되어 있는 것이 바람직하다. 예를 들어, 이들 회로는, 비인용문헌 2 에 기재된 SGT (Surrounding Gate Transistor) 로 구성되어도 된다. 이와 같은 고체 촬상 장치의 일례를, 제 10 실시형태로서, 도 22 를 참조하면서 설명한다. 도 22 는, 제 10 실시형태에 관련된 고체 촬상 장치의 단면도이다.
본 실시형태에 관련된 고체 촬상 장치는, 기판 (400) 과, 기판 (400) 상에 형성되어 있는 1 개 또는 복수의 화소 (11g) 와, 기판 (400) 상에 형성되고, 화소 (11g) 를 구동시키고, 그 화소 (11g) 로부터 신호를 취출하기 위한 화소의 구동 및/또는 출력 회로 (401) 로 구성된다. 화소 (11g) 는, 제 1 실시형태의 화소 (11) 와 동일한 화소 구조를 구비한다. 화소의 구동 및/또는 출력 회로 (401) 는, N 채널 MOS 트랜지스터부 (402a) 와 P 채널 MOS 트랜지스터부 (402b) 로 이루어지는 CMOS 회로를 구비한다. 또한, 화소의 구동 및/또는 출력 회로 (401) 는, 상기 서술한, 수직 주사 회로, 수평 주사 회로, 리셋 회로, 및, 상관 이중 샘플링 출력 회로 등을 집합적으로 칭하여 나타낸 것이다.
N 채널 MOS 트랜지스터부 (402a) 는, 기판 (400) 상에 형성된 반도체 기판층 (403a) 과, 그 반도체 기판층 (403a) 상에 형성된 P 웰층 (406a) 과, 그 P 웰층 (406a) 상에 형성된 1 개 또는 복수의 N 채널 MOS 트랜지스터 (404a, 404b) 로 구성된다. 이들 N 채널 MOS 트랜지스터 (404a, 404b) 는, 반도체 기둥 (408a, 408b) 과, 게이트 절연층 (409a, 409b) 과, 게이트 도체층 (410a, 410b) 과, 소스/드레인 N＋ 층 (407a, 407b) 으로 구성된다. 게이트 절연층 (409a, 409b) 은, 반도체 기둥 (408a, 408b) 을 둘러싸 형성되어 있다. 게이트 도체층 (410a, 410b) 은, 반도체 기둥 (408a, 408b) 을 둘러싸도록, 게이트 절연층 (409a, 409b) 상에 형성되어 있다. 소스/드레인 N＋ 층 (407a, 407b) 은, 반도체 기둥 (408a, 408b) 의 상부와 하부에 형성되어 있다. N 채널 MOS 트랜지스터부 (402a) 의, 기판 (400) 으로부터 최상부의 소스/드레인 N＋ 층 (407a, 407b) 까지의 높이가, 화소 (11g) 의, 기판 (400) 으로부터 제 5 반도체층 P＋ 층 (7) 까지의 높이와 동일해지도록, N 채널 MOS 트랜지스터부 (402a) 는 형성되어 있다. P 웰층 (406a) 은, 전원에 접속되어 있고, P 웰 전압이 인가된다. 소스/드레인 N＋ 층 (407a, 407b) 에 끼워진 반도체 기둥 (408a, 408b) 은, N 채널 MOS 트랜지스터 (404a, 404b) 의 채널로서 기능한다.
P 채널 MOS 트랜지스터부 (402b) 는, 기판 (400) 상에 형성된 반도체 기판층 (403b) 과, 그 반도체 기판층 (403b) 상에 형성된 N 웰층 (406b) 과, 그 N 웰층 (406b) 상에 형성된 1 개 또는 복수의 P 채널 MOS 트랜지스터 (405a, 405b) 로 구성된다. 이들 P 채널 MOS 트랜지스터 (405a, 405b) 는, 반도체 기둥 (412a, 412b) 과, 게이트 절연층 (413a, 413b) 과, 게이트 도체층 (414a, 414b) 과, 소스/드레인 P＋ 층 (411a, 411b) 으로 구성된다. 게이트 절연층 (413a, 413b) 은, 반도체 기둥 (412a, 412b) 을 둘러싸 형성되어 있다. 게이트 도체층 (414a, 414b) 은, 반도체 기둥 (412a, 412b) 을 둘러싸도록, 게이트 절연층 (413a, 413b) 상에 형성되어 있다. 소스/드레인 P＋ 층 (411a, 411b) 은, 반도체 기둥 (412a, 412b) 의 상부와 하부에 형성되어 있다. P 채널 MOS 트랜지스터부 (402b) 의, 기판 (400) 으로부터 최상부의 소스/드레인 P＋ 층 (411a, 411b) 까지의 높이가, 화소 (11g) 의, 기판 (400) 으로부터 제 5 반도체층 P＋ 층 (7) 까지의 높이와 동일해지도록, P 채널 MOS 트랜지스터부 (402b) 는 형성되어 있다. N 웰층 (406b) 은 전원에 접속되어 있고, N 웰 전압이 인가된다. 소스/드레인 P＋ 층 (411a, 411b) 에 끼워진 반도체 기둥 (412a, 412b) 은, P 채널 MOS 트랜지스터 (405a, 405b) 의 채널로서 기능한다.
N 채널 MOS 트랜지스터부 (402a) 및 P 채널 MOS 트랜지스터부 (402b) 를 구성하는 각 MOS 트랜지스터 (404a, 404b, 405a, 405b) 는, 각각, 배선 등을 개재하여, 서로 또는 전원에 또는 접지에 전기적으로 접속되어, CMOS 회로를 형성한다. 또한 화소의 구동 및/또는 출력 회로 (401) 는, 화소 (11g) 에, 배선 등을 개재하여 전기적으로 접속되어 있다.
상기 구성에 의하면, 화소 (11g) 및 화소의 구동 및/또는 출력 회로 (401) 를 구성하는 각 MOS 트랜지스터가, 동일한 기판 (400) 상에 입체 구조화되어 있기 때문에, 플래너 MOS 트랜지스터를 이용하여 형성하는 경우에 비해, 화소 (11g) 와 화소의 구동 및/또는 출력 회로 (401) 의 기판 (400) 상에서의 실장 면적을 줄일 수 있다. 이로써, 화소의 고밀도화에 맞추어, 고체 촬상 장치를 컴팩트화하는 것이 가능해진다. 또한 상기 구성에 의하면, N 채널 MOS 트랜지스터부 (402a) 와, P 채널 MOS 트랜지스터부 (402b) 와, 화소 (11g) 는, 동일한 높이이기 때문에, 각각의 모체가 되는 반도체 기둥을, 에칭 또는 연마 등의 조건을 개별적으로 조절하지 않고, 동일한 공정으로 형성하는 것이 가능하다. 이 때문에, 상기 구성을 구비하는 제 10 실시형태에 관련된 고체 촬상 장치는, 종래의 고체 촬상 장치에 비해, 간략화된 제조 방법으로 제조하는 것이 가능하다.
(제 11 실시형태)
제 10 실시형태에 관련된 고체 촬상 장치에서는, N 채널 MOS 트랜지스터 및 P 채널 MOS 트랜지스터는 각각이 합쳐져, P 웰층 및 N 웰층 상에 형성되어 있는데, 대신에, 기판 상에 개별적으로 형성되어도 된다. 이와 같은 고체 촬상 장치의 일례를, 제 11 실시형태로서 도 23 을 참조하면서 설명한다. 도 23 은, 제 11 실시형태에 관련된 고체 촬상 장치의 단면도이다.
본 실시형태에 관련된 고체 촬상 장치는, 기판 (400) 과. 기판 (400) 상에 형성되어 있는 1 개 또는 복수의 화소 (11h) 와, 기판 (400) 상에 형성되고, 화소 (11h) 를 구동시키고, 그 화소 (11h) 로부터 신호를 취출하기 위한 화소의 구동 및/또는 출력 회로 (401) 로 구성되어 있다. 화소 (11h) 는, 제 3 실시형태의 화소 (11f) 와 동일한 화소 구조를 구비한다. 즉, 화소 (11h) 에서는, 리셋 동작을 위한 MOS 트랜지스터의 게이트 도체층 (4ba, 4bb) 이 포토 다이오드 표면 P＋ 층 (제 4 반도체층 P＋ 층) (6ba, 6bb) 도 피복하도록 연장하여 형성되어 있다. 화소의 구동 및/또는 출력 회로 (401) 는, N 채널 MOS 트랜지스터부 (402a) 와 P 채널 MOS 트랜지스터부 (402b) 로 이루어지는 CMOS 회로를 구비한다.
N 채널 MOS 트랜지스터부 (402a) 는, 기판 (400) 상에 형성된 1 개 또는 복수의 N 채널 MOS 트랜지스터 (415a, 415b) 로 구성된다. 이들 N 채널 MOS 트랜지스터 (415a, 415b) 는, 반도체 기둥 (417a, 417b) 과, 게이트 절연층 (418a, 418b) 과, 게이트 도체층 (419a, 419b) 과, 소스/드레인 N＋ 층 (416a, 416b) 으로 구성된다. 게이트 절연층 (418a, 418b) 은, 반도체 기둥 (417a, 417b) 을 둘러싸 형성되어 있다. 게이트 도체층 (419a, 419b) 은, 반도체 기둥 (417a, 417b) 을 둘러싸도록, 또한, 화소 (11h) 의 게이트 도체층 (4ba, 4bb) 과 동일한 높이로, 게이트 절연층 (418a, 418b) 상에 형성되어 있다. 소스/드레인 N＋ 층 (416a, 416b) 은, 반도체 기둥 (417a, 417b) 의 상부와 하부에 형성되어 있다. N 채널 MOS 트랜지스터 (415a, 415b) 의, 기판 (400) 으로부터 최상부의 소스/드레인 N＋ 층 (416a, 416b) 까지의 높이가, 화소 (11h) 의, 기판 (400) 으로부터 제 5 반도체층 P＋ 층 (7b) 까지의 높이와 동일해지도록, N 채널 MOS 트랜지스터 (415a, 415b) 는 형성되어 있다. 소스/드레인 N＋ 층 (416a, 416b) 에 끼워진 반도체 기둥 (417a, 417b) 은 N 채널 MOS 트랜지스터 (415a, 415b) 의 채널로서 기능한다.
P 채널 MOS 트랜지스터부 (402b) 는, 기판 (400) 상에 형성된 1 개 또는 복수의 P 채널 MOS 트랜지스터 (420a, 420b) 로 구성된다. 이들 P 채널 MOS 트랜지스터 (420a, 420b) 는, 반도체 기둥 (422a, 422b) 과, 게이트 절연층 (423a, 423b) 과, 게이트 도체층 (424a, 424b) 과, 소스/드레인 P＋ 층 (421a, 421b) 으로 구성된다. 게이트 절연층 (423a, 423b) 은, 반도체 기둥 (422a, 422b) 을 둘러싸 형성되어 있다. 게이트 도체층 (424a, 424b) 은, 반도체 기둥 (422a, 422b) 을 둘러싸도록, 또한, 화소 (11h) 의 게이트 도체층 (4ba, 4bb) 과 동일한 높이로, 게이트 절연층 (423a, 423b) 상에 형성되어 있다. 소스/드레인 P＋ 층 (421a, 421b) 은, 반도체 기둥 (422a, 422b) 의 상부와 하부에 형성되어 있다. P 채널 MOS 트랜지스터 (420a, 420b) 의, 기판 (400) 으로부터 최상부의 소스/드레인 P＋ 층 (421a, 421b) 까지의 높이가, 화소 (11h) 의, 기판 (400) 으로부터 제 5 반도체층 P＋ 층 (7b) 까지의 높이와 동일해지도록, P 채널 MOS 트랜지스터 (420a, 420b) 는 형성되어 있다. 소스/드레인 P＋ 층 (421a, 421b) 에 끼워진 반도체 기둥 (422a, 422b) 은 P 채널 MOS 트랜지스터 (420a, 420b) 의 채널로서 기능한다.
N 채널 MOS 트랜지스터부 (402a) 및 P 채널 MOS 트랜지스터부 (402b) 를 구성하는 각 MOS 트랜지스터 (415a, 415b, 420a, 420b) 는, 각각, 배선 등을 개재하여, 서로 또는 전원에 또는 접지에 전기적으로 접속되어, CMOS 회로를 형성한다. 또한 화소의 구동 및/또는 출력 회로 (401) 는, 화소 (11h) 에 배선 등을 개재하여 전기적으로 접속되어 있다.
상기 구성에 의하면, 화소 (11h) 및 화소의 구동 및/또는 출력 회로 (401) 를 구성하는 각 MOS 트랜지스터가, 동일한 기판 (400) 상에 입체 구조화되어 있기 때문에, 화소의 구동 및/또는 출력 회로를 플래너 MOS 트랜지스터를 이용하여 형성하는 경우에 비해, 화소 (11h) 와 화소의 구동 및/또는 출력 회로 (401) 와의 기판 (400) 상에서의 실장 면적을 줄일 수 있다. 이로써, 화소의 고밀도화에 맞추어, 고체 촬상 장치를 컴팩트화하는 것이 가능해진다. 또한 상기 구성에 의하면, N 채널 MOS 트랜지스터 (415a, 415b) 와, P 채널 MOS 트랜지스터 (420a, 420b) 와, 화소 (11h) 는, 동일한 높이이기 때문에, 각각의 모체가 되는 반도체 기둥을, 에칭 또는 연마 등의 조건을 개별적으로 조절하지 않고, 동일한 공정으로 형성하는 것이 가능하다. 마찬가지로, 게이트 도체층 (419a, 419b, 424a, 424b) 과, 화소 (11h) 의 게이트 도체층 (4ba, 4bb) 모두 동일한 높이이기 때문에, 에칭 또는 연마 등의 조건을 각각의 게이트 도체층마다 개별적으로 조절하지 않고, 동일한 공정으로 형성하는 것이 가능하다. 이 때문에, 상기 구성을 구비하는 제 11 실시형태에 관련된 고체 촬상 장치는, 제 10 실시형태에 관련된 고체 촬상 장치에 비해, 간략화된 제조 방법으로 제조하는 것이 가능하다. 또, MOS 트랜지스터 (415a, 415b, 420a, 420b) 의 임계값 전압을 소정의 값으로 하기 위해, 화소 (11h) 의 게이트 도체층 (4ba, 4bb) 과 같이, 상기 N 채널 MOS 트랜지스터 (415a, 415b) 의 게이트 도체층 (419a, 419b) 및 P 채널 MOS 트랜지스터 (420a, 420b) 의 게이트 도체층 (424a, 424b) 의 일방을 형성해도, 상기 제 10 실시형태와 비교하여 간략화된 제조 방법으로 고체 촬상 장치를 제조하는 것이 가능하다.
(변형예)
또한, 상기 제 1∼제 9 실시형태에서는, 제 1 반도체층이 N＋ 층인 경우에 대해 설명했는데, 제 1 반도체층을 P 층으로 하고, 마찬가지로 제 2 반도체층을 N층, 제 3 반도체층을 P 층, 포토 다이오드 표면의 제 4 반도체층을 N＋ 층, 제 5 반도체층을 N＋ 층과, 반도체층의 극성을 반대로 한 고체 촬상 장치에 있어서도 동일한 작용 효과를 얻을 수 있다.
또, 상기 제 1∼제 6, 제 8 및 제 9 실시형태에서는, 제 1 반도체층 N＋ 층 (1) 에 연결된 배선과 제 5 반도체층 P＋ 층 (7) 에 연결된 배선의 배치 방향이 직교하고 있는 경우에 대해 설명했는데, 제 1 반도체층 N＋ 층 (1) 이 리셋 동작에 있어서의 신호 전하 제거용 드레인 전용으로서 사용되는 경우에는, 직교할 필요는 없다.
상기 제 2 실시형태에 있어서는, 신호 판독 출력 기간에 있어서, 포토 다이오드 영역에 축적 신호 전하가 없을 때, 포토 다이오드 (112) 의 공핍층 (8c) 이 제 2 반도체층 P 층 (2) 중 포토 다이오드 (112) 가 형성되는 상부 영역을 점유하는 것으로 설명했는데, 포토 다이오드 영역에 미소한 축적 신호 전하가 있는 경우도 포토 다이오드 (112) 의 공핍층 (8c) 이 제 2 반도체층 P 층 (2) 의 상부 영역을 점유하고 있으면, 미소 신호 전하가 신호로서 출력되지 않는다. 그 때문에, 동작 마진으로서 허용되는 범위 중에서, 포토 다이오드 영역에 증폭용 접합 트랜지스터의 채널이 형성되도록 설정해도 된다.
상기 제 1∼제 9 실시형태에 있어서는, 1 개의 화소, 또는 2 개의 화소를 이용하여 설명했는데, 화소가 1 차원, 또는 2 차원상으로 배치된 고체 촬상 장치에 본 발명을 적용할 수 있는 것은 말할 필요도 없다.
또 제 1∼제 9 실시형태에 있어서의 화소 배치는, 1 차원 화소 배치에서는 직선상, 지그재그 등, 2 차원 화소 배치에서는 직선 격자상, 벌집 (honeycomb) 상 등의 화소 구조여도 되는데, 이것에 한정되는 것은 아니다.
상기 제 1∼제 9 실시형태에 있어서, 적어도 포토 다이오드 (112) 가 형성되는 영역 (제 2 반도체층 P 층 (2) 중 제 3 반도체층 N 층 (5a, 5b) 이 배치되어 있는 상부 영역 및 제 3 반도체층 N 층 (5a, 5b)) 과, 제 4 반도체층 P＋ 층과, 제 5 반도체층 P＋ 층이 섬상 형상 내에 형성된 것이며, 이 섬상 반도체는, 원주, 6 각형, 또는 다른 형상이어도 된다.
상기 제 5∼제 7 및 제 9 실시형태에 있어서는, 제 1 도체층 (13aa, 13ab, 13bb), 제 1 배선 도체층 (14a∼14c), 제 2 배선 도체층 (15a∼15c), 및 제 2 도체층 (매립 도체층) (16a∼16c, 17a∼17c) 을 재료로서 구별하고 있지만, 동일한 재료여도 동일한 효과를 얻는 것은 말할 필요도 없다.
또, 상기 제 1∼제 9 실시형태에 있어서는, 광 조사에 의해 화소 내에서 신호 전하를 발생하는 고체 촬상 장치를 예로 설명했는데, 가시광, 자외선, 적외선, X 선, 다른 전자기선, 방사선, 전자선 등의 전자기 에너지파의 조사에 의해 화소에 신호 전하가 발생하는 것에도 본 발명이 적용되는 것은 말할 필요도 없다.
또, 상기 제 7 실시형태에 있어서, 화소 사이의 간극에 제 2 도체층 (16∼16c, 17a∼17c) 을 매립함으로써, 화소 사이의 광 누설을 효율적으로 방지하는 것에 대해 설명했는데, 제 1 실시형태에 관련된 고체 촬상 장치의 각 화소의 MOS 트랜지스터 (111) 의 게이트 도체층 (4a, 4b) 사이에 도체층을 매립함으로써도 동일한 효과를 얻을 수 있다.
또, 상기 제 1∼제 9 실시형태에 있어서는, MOS 트랜지스터 (111) 에 있어서, 제 2 반도체층 P 층 (2) 을 채널로 하고 있지만, 예를 들어, 이온 주입 등에 의해, 제 2 반도체층 P 층 (2) 영역에 불순물을 주입함으로써, 채널을 형성해도 된다.
또, 제 1 반도체층 (1) 은, 기판 상에 있어서, 화소 사이에서 연속하여 형성되어도 되고, 화소마다 형성되어도 된다. 화소마다 제 1 반도체층 (1) 이 형성되는 경우, 제 1 반도체층 (1) 은 서로, 다른 금속 배선에 의해 접속될 수 있다. 또, 제 1 반도체층 (1) 과 제 2 반도체층 (2) 은, 전체면에서 접촉 (접합) 할 필요는 없고, 일부에서 접촉하고 있어도 된다. 또한 제 1 반도체층 (1) 의 일부를 다른 반도체층으로 치환하거나 해도 된다.
또, 상기 제 1∼제 9 실시형태에 있어서는, MOS 트랜지스터 (111) 의 게이트 도체층 (4a, 4b) 등의 도체층이 단일 재료로 구성되는 경우에 대해 설명했는데, 예를 들어, 금속층, 다결정 실리콘층 등의 복수의 층으로 구성되어도 된다.
또한, 상기 제 10 및 제 11 실시형태에서는, 화소의 구동 및/또는 출력 회로 (401) 는, 수직 주사 회로, 수평 주사 회로, 리셋 회로, 및, 상관 이중 샘플링 출력 회로를 구비하는데, 화소를 제어하기 위한 다른 회로를 포함해도 된다. 예를 들어, 화소의 구동 및/또는 출력 회로 (401) 는, 화소마다 인접하여 형성되는 전치 신호 처리 (프리프로세스) 회로 또는 화소 신호를 취출하는 타이밍을 제어하는 MOS 트랜지스터를 구비해도 된다.
또, 상기 제 10 및 제 11 실시형태에 있어서, 화소의 제 5 반도체층 P＋ 층 (7, 7b) 과, N 채널 MOS 트랜지스터부 (402a) 및 P 채널 MOS 트랜지스터부 (402b) 의 반도체 기둥 (408a, 408b, 412a, 412b, 417a, 417b, 422a, 422b) 의 상부에 형성되어 있는 소스/드레인층 (407a, 407b, 411a, 411b, 416a, 416b, 421a, 412b) 의 일부가 각각 이온 주입과 에피택셜 성장에 의해 형성되어도 된다. 이 경우, 화소의 제 5 반도체층 P＋ 층 (7, 7b) 과, N 채널 MOS 트랜지스터부 (402a) 및 P 채널 MOS 트랜지스터부 (402b) 의 반도체 기둥 (408a, 408b, 412a, 412b, 417a, 417b, 422a, 422b) 의 상부에 형성되어 있는 소스/드레인층 (407a, 407b, 411a, 411b, 416a, 416b, 421a, 412b) 의 높이 방향의 위치에 약간의 차이가 발생하지만, 본 발명이 제공하는 효과 및 이점은 손상되지 않는다. 예를 들어, 이 변형예에 관련된 고체 촬상 장치에 있어서도, 상기 제 10 및 제 11 실시형태에 관련된 고체 촬상 장치와 마찬가지로, N 채널 MOS 트랜지스터부 (402a) 와, P 채널 MOS 트랜지스터부 (402b) 와, 화소 (11g, 11h) 를, 각각의 모체가 되는 반도체 기둥을, 에칭 또는 연마 등의 조건을 개별적으로 조절하지 않고, 동일한 공정으로 형성할 수 있다.
이상, 실시형태를 복수 들어 본 발명에 대해 상세하게 설명했는데, 본 발명의 범위는 상기의 실시형태에 한정되지 않는 것은 말할 필요도 없다. 당업자에 의해 이루어지는 개량, 치환, 조합 등은, 본 발명의 요지를 넘지 않는 한, 본 발명의 범위에 포함되는 것이다.
본 출원은, 2010년 3월 8일에 출원된, 일본 특허 출원 제2010-050675호, 및, 2010년 11월 12일에 출원된, 일본 특허 출원 제2010-253589호에 기초한다. 본 명세서 중에, 그 명세서, 특허 청구의 범위, 도면 전체를 참조하여 도입하는 것으로 한다.
1, 1a, 1b : 제 1 반도체층 N＋ 층
2, 2a, 2b, 2c : 제 2 반도체층 P 층
2i : 제 2 반도체층 i 층
3a, 3b, 3aa, 3ab, 3ba, 3bb : 절연막
4a, 4b, 4aa, 4ab, 4ba, 4bb : 게이트 도체층
5a, 5b, 5aa, 5ab, 5ba, 5bb : 제 3 반도체층 N 층
6a, 6b, 6aa, 6ab, 6ba, 6bb : 제 4 반도체층 P＋ 층 (포토 다이오드 표면 P＋ 층)
7, 7a, 7b : 제 5 반도체층 P＋ 층
8, 8a, 8b, 8c : 공핍층
10a, 39a : 입사광
10c : 반사광
11, 11a∼11h : 화소 (섬상 반도체)
13aa, 13bb, 13ba, 13bb : 제 1 도체층
14a∼14c : 제 1 배선 도체층
15a∼15c : 제 2 배선 도체층
16a∼16c, 17a∼17c : 매립 도체층 (제 2 도체층)
18 : 채널 스토퍼 P＋ 층
19 : 포토 다이오드 표면 P＋ 층
20 : 전송 게이트 전극하의 채널
21 : 증폭 MOS 트랜지스터
22 : 제 1 화소 선택 MOS 트랜지스터
23 : 리셋 MOS 트랜지스터
24 : 제 2 화소 선택 MOS 트랜지스터
25 : 신호선
26a, 26b, 26d : 신호 전하
26c : 전하
27 : 포토 다이오드 N 층
28 : 포토 다이오드 P 층
29 : 홀
30 : 화소 (섬상 반도체)
31 : 신호선 N＋ 층
32 : P 형 반도체층
33a, 33b : 절연막
34a, 34b : 게이트 도체층
35a, 35b : N 형 반도체층
36 : P＋ 층
37a, 37b : 화소 선택선
38a, 38b : 절연층
39b : 인접 화소로의 누설광
100 : 고체 촬상 장치
111 : MOS 트랜지스터
112 : 포토 다이오드
201 : 수직 주사 회로
202 : 수평 주사 회로
203 : 리셋 회로
204 : 상관 이중 샘플링 출력 회로
301 : P 형 실리콘층
302 : 실리콘 질화막
303, 305, 310, 311a, 311b, 312 : 실리콘 산화막
304a, 304b : 섬상 반도체층
306, 309 : 폴리실리콘막
307 : 실리콘 산화막층
308 : 게이트 산화막
400 : 기판
401 : 화소 구동 출력 회로
402a : N 채널 MOS 트랜지스터부
402b : P 채널 MOS 트랜지스터부
404a, 404b, 415a, 415b : N 채널 MOS 트랜지스터
405a, 405b, 420a, 420b : P 채널 MOS 트랜지스터
408a, 408b, 412a, 412b, 417a, 417b, 422a, 422b : 반도체 기둥
409a, 409b, 413a, 413b, 418a, 418b, 423a, 423b : 게이트 절연층
410a, 410b, 414a, 414b, 419a, 419b, 424a, 424b : 게이트 도체층
407a, 407b, 411a, 411b, 416a, 416b, 421a, 421b : 소스/드레인층
406a : P 웰층
406b : N 웰층

Claims (12)

1 개 또는 복수의 화소를 갖는 고체 촬상 장치로서,
상기 화소가,
기판 상에 형성된 제 1 반도체층과,
상기 제 1 반도체층 상에 형성된 제 2 반도체층과,
상기 제 2 반도체층의 하부의 측면에 형성된 제 1 절연막과,
상기 제 1 절연막을 개재하여 상기 제 2 반도체층의 하부의 측면에 형성된 게이트 도체층과,
상기 제 2 반도체층의 상부의 측면에 형성된 제 3 반도체층과,
상기 제 2 반도체층의 측면과 대향하고 있지 않은 상기 제 3 반도체층의 측면에 형성된 제 4 반도체층과,
상기 제 2 반도체층과 상기 제 3 반도체층의 상부에 형성되고, 또한, 상기 제 4 반도체층과 전기적으로 접속된 제 5 반도체층으로 이루어지고,
적어도, 상기 제 3 반도체층과, 상기 제 2 반도체층 중 상기 제 3 반도체층이 형성된 상부 영역과, 상기 제 4 반도체층과, 상기 제 5 반도체층이, 섬상 형상 내에 형성되고,
상기 제 2 반도체층과 상기 제 3 반도체층은 다이오드를 형성하고,
상기 다이오드는 게이트로서 기능하고, 또한, 상기 제 1 반도체층과 상기 제 5 반도체층 사이의 상기 제 2 반도체층이 채널로서 기능함으로써 접합 트랜지스터가 형성되고,
상기 제 1 반도체층과 상기 제 3 반도체층 사이에 있는 제 2 반도체층은 채널로서 기능하고, 또한, 상기 게이트 도체층은 게이트로서 기능함으로써 MOS 트랜지스터가 형성되고,
상기 다이오드에 전자기 에너지파의 조사에 의해 발생한 신호 전하를 축적하고,
상기 다이오드에 축적된 신호 전하량에 따라 변화되는, 상기 접합 트랜지스터에 흐르는 전류가 신호로서 검지되고,
상기 다이오드에 축적된 신호 전하가, 상기 MOS 트랜지스터의 채널을 통해서, 상기 제 1 반도체층에서 제거되고,
상기 제 4 반도체층과 상기 제 5 반도체층의 전압이 동일한 전압인 것을 특징으로 하는 고체 촬상 장치.
제 1 항에 있어서,
상기 제 2 반도체층은, 상기 제 1 반도체층과 반대 도전형 또는 실질적으로 진성형 (intrinsic type) 이고,
상기 제 3 반도체층은, 상기 제 1 반도체층과 동일한 도전형이고,
상기 제 4 반도체층은, 상기 제 1 반도체층과 반대 도전형이고,
상기 제 5 반도체층은, 상기 제 1 반도체층과 반대 도전형이고,
상기 제 4 반도체층과 상기 제 5 반도체층이 접속되어 있는 것을 특징으로 하는 고체 촬상 장치.
제 1 항 또는 제 2 항에 있어서,
차광성의 도전성 재료로 구성되고, 상기 섬상 형상 내에 형성된 상기 제 3 반도체층과 상기 제 2 반도체층의 상기 상부 영역과 상기 제 4 반도체층을 둘러싸도록, 상기 제 4 반도체층의 측면 영역에 상기 제 1 절연막을 개재하여 형성된 제 1 도체층을 추가로 구비하고,
상기 제 1 도체층은, 상기 제 5 반도체층에 접속되어 있는 것을 특징으로 하는 고체 촬상 장치.
제 3 항에 있어서,
상기 제 1 도체층과 상기 게이트 도체층 사이에 간극을 갖고,
인접하는 상기 화소의 상기 제 1 도체층끼리를, 상기 화소 사이의 간극으로서 상기 제 1 도체층과 상기 게이트 도체층과의 간극의 근방에서 접속하고, 또한 차광성의 도전성 재료로 구성되는 제 1 배선 도체층을 추가로 구비하는 것을 특징으로 하는 고체 촬상 장치.
제 3 항 또는 제 4 항에 있어서,
상기 게이트 도체층을 덮어 형성된 제 2 절연막을 추가로 구비하고,
상기 제 1 도체층이, 상기 제 2 절연막을 개재하여, 적어도 상기 게이트 도체층의 일부와 오버랩되도록 형성되어 있는 것을 특징으로 하는 고체 촬상 장치.
제 3 항에 있어서,
상기 제 1 도체층과 상기 게이트 도체층 사이에 간극을 갖고,
인접하는 상기 화소의 상기 게이트 도체층끼리를, 상기 화소 사이의 간극으로서 상기 제 1 도체층과 상기 게이트 도체층과의 간극의 근방에서 접속하고, 또한 차광성의 도전성 재료로 구성되는 제 2 배선 도체층을 추가로 구비하는 것을 특징으로 하는 고체 촬상 장치.
제 3 항에 있어서,
인접하는 상기 화소의 상기 제 1 도체층 사이, 인접하는 상기 화소의 상기 게이트 도체층 사이, 또는 인접하는 상기 화소의 상기 제 1 도체층 사이 및 인접하는 상기 화소의 상기 게이트 도체층 사이에 매립되고, 또한 차광성의 도전성 재료로 구성되는 제 2 도체층을 추가로 구비하는 것을 특징으로 하는 고체 촬상 장치.
제 1 항 또는 제 2 항에 있어서,
상기 게이트 도체층이, 차광성의 도전성 재료로 구성되고, 상기 섬상 형상 내에 형성된 상기 제 3 반도체층과 상기 제 2 반도체층의 상부 영역과 상기 제 4 반도체층을 둘러싸도록, 상기 제 1 절연막을 개재하여 상기 제 4 반도체층의 측면 영역으로 연장되어 있는 것을 특징으로 하는 고체 촬상 장치.
제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
전자기 에너지파의 조사량에 따라 상기 제 3 반도체층과 그 제 3 반도체층 근방의 상기 제 2 반도체층에 신호 전하를 축적시키는 수단과,
상기 제 5 반도체층과 상기 제 1 반도체층 근방의 상기 제 2 반도체층 사이에 흐르는 전류를 측정함으로써, 상기 축적된 신호 전하의 양을 측정하여 신호를 판독 출력하는 신호 판독 출력 수단과,
상기 게이트 도체층에 온 전압을 인가하여 상기 제 1 반도체층과 상기 제 3 반도체층 사이의 상기 제 2 반도체층을 포함하는 영역에 채널을 형성함으로써, 상기 제 3 반도체층에 축적된 신호 전하를 상기 제 1 반도체층에 흐르게 하여 제거하는 리셋 수단을 구비하고,
상기 신호 판독 출력 수단은, 상기 제 1 반도체층의 전위, 상기 제 5 반도체층의 전위, 상기 제 3 반도체층과 그 제 3 반도체층 근방의 상기 제 2 반도체층에 신호 전하가 축적되어 있지 않을 때의 상기 제 3 반도체층 내의 가장 깊은 전위의 차례로 깊어지도록 전위 관계를 설정하고,
상기 리셋 수단은, 상기 제 5 반도체층의 전위, 상기 제 3 반도체층과 그 제 3 반도체층 근방의 상기 제 2 반도체층에 신호 전하가 축적되어 있지 않을 때의 상기 제 3 반도체층 내의 가장 깊은 전위, 상기 게이트 도체층에 온 전압이 인가되었을 때의 상기 제 1 반도체층과 상기 제 3 반도체층 사이의 상기 제 2 반도체층을 포함하는 영역의 채널 전위, 상기 제 1 반도체층의 전위의 차례로 깊어지도록 전위 관계를 설정하는 것을 특징으로 하는 고체 촬상 장치.
제 9 항에 있어서,
상기 신호 판독 출력 수단이 설정한 상기 전위 관계에 있어서, 상기 제 3 반도체층과 그 제 3 반도체층 근방의 상기 제 2 반도체층에 신호 전하가 축적되어 있지 않을 때에는, 상기 제 2 반도체층 중 상기 제 3 반도체층이 형성된 상기 상부 영역에 형성된 공핍층이, 상기 제 2 반도체층의 상기 상부 영역을 점유하게 하고,
상기 신호 판독 출력 수단이 설정한 상기 전위 관계에 있어서, 상기 제 3 반도체층과 그 제 3 반도체층 근방의 상기 제 2 반도체층에 신호 전하가 축적되어 있을 때에는, 상기 축적된 신호 전하의 양에 따라, 상기 공핍층의 두께가 변화되는 것을 특징으로 하는 고체 촬상 장치.
제 1 항에 있어서,
상기 화소를 구동시켜 상기 화소로부터 신호를 취출하는 화소 구동 출력 수단을 구비하고,
상기 화소 구동 출력 수단은, 복수의 SGT (Surrounding Gate Transistor) 로 구성되는 것을 특징으로 하는 고체 촬상 소자.
제 3 항에 있어서,
상기 화소를 구동시켜 상기 화소로부터 신호를 취출하는 화소 구동 출력 수단을 구비하고,
상기 화소 구동 출력 수단은, 복수의 SGT (Surrounding Gate Transistor) 로 구성되고,
상기 SGT 는, 각각, 게이트 도체층을 구비하고,
상기 복수의 SGT 의 게이트 도체층과 1 개 또는 복수의 상기 화소의 상기 제 1 도체층은, 동일한 높이에 형성되어 있는 것을 특징으로 하는 고체 촬상 장치.
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