KR20110050713A - 변형 반도체 디바이스용 구배진 하이 게르마늄 화합물 박막 - Google Patents

변형 반도체 디바이스용 구배진 하이 게르마늄 화합물 박막 Download PDF

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다니엘 시모넬리
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인텔 코포레이션
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Abstract

구배진 하이 게르마늄 화합물 영역을 제공하기 위한 장치 및 방법의 실시예에 대해서 일반적으로 본 명세서에서 설명한다. 다른 실시예가 기재되고 청구될 수도 있다.

Description

변형 반도체 디바이스용 구배진 하이 게르마늄 화합물 박막{GRADED HIGH GERMANIUM COMPOUND FILMS FOR STRAINED SEMICONDUCTOR DEVICES}
본 발명은 일반적으로 반도체 집적 회로의 제조 분야에 관한 것으로, 보다 구체적으로는, 구배진(graded) 게르마늄 함유의 화합물층을 구비하는 평면형(planar) 3차원 CMOS(complementary metal oxide semiconductor) 디바이스에 관한 것이다.
종래의 MOS(metal oxide semiconductor) 전계 효과 트랜지스터에서, 소스, 채널 및 드레인 구조는 동일면 내에서 서로 인접하게 구성되어 있다. 통상, 게이트 유전체는 채널 영역 상에 형성되고, 게이트 전극은 게이트 유전체 상에 증착된다. 트랜지스터는 게이트 전극에 전압을 인가함으로써 제어되기 때문에, 소스와 드레인 사이의 채널을 통해서 전류가 흐를 수 있게 된다.
평면형 MOS 트랜지스터를 구성하는 다른 방법은, 평면적인 설계의 크기를 줄이는 것에 대한 물리적 장벽의 일부를 완화하는데 적용된다. 이 다른 방법은, 종래의 평면형 MOS 트랜지스터를 대신하여, 듀얼 게이트(dual-gate) 전계 효과 트랜지스터(FinFET) 또는 트라이 게이트(tri-gate) 전계 효과 트랜지스터와 같은 멀티 게이트 트랜지스터의 형태로 3차원의 MOS 트랜지스터를 구성한다.
FinFET와 트라이 게이트 전계 효과 트랜지스터와 같은 3차원의 트랜지스터 설계는, 게이트에서의 수직면 또는 경사면을 이용함으로써, 반도체칩 상의 동일수의 트랜지스터를 보다 타이트하게 패킹할 수 있게 한다. 트라이 게이트 전계 효과 트랜지스터는 본체의 3개의 노출면 상에 위치한 실질적으로 동일한 길이의 3개의 게이트를 구비하는 반면에, FinFET는 좁은 본체 측 또는 핀(fin) 측을 따라 위치한 동일한 길이의 2개의 게이트를 구비한다.
본 발명의 상기한 측면 및 그에 수반되는 다수의 이점은, 첨부 도면과 함께 이하의 상세한 설명을 참조함으로써 보다 용이하게 이해될 것이고, 특정되지 않는 한 다수의 부분에서 동일한 참조 번호는 동일한 부분을 지칭한다.
도 1은 기판 상의 게이트 전극을 나타내는 평면형 MOS 디바이스의 단면도,
도 2는 게이트 전극 측에 형성된 스페이서를 구비한 도 1의 디바이스를 나타내는 도면,
도 3은 소스/드레인 및 소스/드레인 확장 캐비티를 형성하기 위해 기판의 일부를 에칭한 후의 도 2의 디바이스를 나타내는 도면,
도 4는 소스/드레인 및 소스/드레인 확장 캐비티를 웨트 에칭한 후의 도 3의 디바이스를 나타내는 도면,
도 5는 소스/드레인 및 소스/드레인 확장 영역을 형성한 후의 도 4의 디바이스를 나타내는 도면,
도 6은 멀티 게이트 본체(multi-gate body) 상에 유전체층을 갖는 멀티 게이트 디바이스를 나타내는 도면,
도 7은 유전체층 상에 일함수 금속층(workfunction metal layer)을 증착한 후의 도 6의 디바이스를 나타내는 도면,
도 8은 일함수 금속층 상에 보호 마스크를 형성한 후의 도 7의 디바이스를 나타내는 도면,
도 9는 게이트 전극을 형성하기 위해 일함수 금속층을 이방성으로 에칭한 후의 도 8의 디바이스를 나타내는 도면,
도 10은 게이트 전극 상에 게이트 분리 스페이서를 형성한 후의 도 9의 디바이스를 나타내는 도면,
도 11은 채널 영역을 마련하기 위해 본체의 일부를 제거한 후의 도 10의 디바이스를 나타내는 도면,
도 12는 에피택셜 소스/드레인 영역을 형성한 후의 도 11의 디바이스를 나타내는 도면,
도 13은 구배진 하이 게르마늄 화합물 박막(graded high germanium compound film)을 구비하는 중앙 처리 장치를 갖는 시스템을 나타내는 도면,
도 14는 기판 상에 구배진 하이 게르마늄 함유의 실리콘 게르마늄 영역(graded high-germanium content silicon-germanium region)을 나타내는 도면,
도 15는 구배진 하이 게르마늄 함유의 실리콘 게르마늄 영역을 갖는 변형(strained) 반도체 디바이스를 형성하는데 사용되는 제조 프로세스의 일실시예를 설명하는 흐름도.
다양한 실시예에서, 기판 상에서 구배진 게르마늄 함유의 화합물층을 형성하는 장치 및 방법의 다양한 실시예를 도시 및 설명한다. 그러나, 당업자라면, 다양한 실시예가 하나 이상의 특정한 상세 없이도 실시될 수 있고, 또는 다른 대체 및/또는 추가적인 방법, 물질 또는 구성요소를 갖고서 실시될 수 있음을 알 것이다. 다른 경우에, 본 발명의 다양한 실시예의 측면을 명확하게 하기 위해, 공지된 구조, 물질, 또는 동작에 대해서는 도시하지 않거나 상세하게 설명하지 않는다. 마찬가지로, 설명을 위해서, 특정한 번호, 물질, 및 구성은 본 발명의 완전한 이해를 위해 제시된다. 그럼에도 불구하고, 본 발명은 특정한 상세를 갖지 않고서 구현될 수 있다. 게다가, 도면에 도시된 다양한 실시예가 예시적인 설명이고, 반드시 실제 크기로 그려진 것이 아님을 이해해야 한다.
본 명세서의 전반에 걸쳐 참조되는 "일실시예" 또는 "실시예"란, 그 실시예와 관련하여 기재된 특정한 특징, 구조, 물질, 또는 특성이 본 발명의 적어도 하나의 실시예에 포함되는 것을 의미하지만, 그것들이 모든 실시예에 존재하는 것을 나타내지는 않는다. 따라서, 본 명세서의 전반에 걸쳐 여러 부분에 있어서 "일실시예에서" 또는 "실시예에서"란 구문의 출현은 반드시 본 발명의 동일한 실시예를 지칭하는 것은 아니다. 게다가, 특정한 특징, 구조, 물질, 또는 특성은 하나 이상의 실시예에 있어서 임의의 적절한 방식으로 조합될 수 있다. 다양한 추가적인 층 및/또는 구조가 포함될 수 있고, 및/또는, 설명되는 특징은 다른 실시예에서 생략될 수도 있다.
다양한 동작들은, 본 발명의 이해에 가장 도움이 되는 방식으로, 다수의 별개의 동작으로서 차례대로 설명될 것이다. 그러나, 설명의 순서는, 이들 동작들이 반드시 순서대로 되어야 함을 의미하는 것으로 간주되지 말아야 한다. 특히, 이들 동작은 설명 순서대로 수행될 필요는 없다. 설명되는 동작들은 설명되는 실시예와는 상이한 순서로 수행될 수도 있다. 다양한 추가적인 동작들이 수행될 수 있고, 및/또는 설명되는 동작들은 추가적인 실시예에서 생략될 수도 있다.
평면형의 멀티 게이트 MOS 트랜지스터의 성능은, 트랜지스터의 소스 및 드레인 영역에서의 실리콘 게르마늄 합금 등의, 구배진 하이 게르마늄 함유 화합물의 구현을 통해서 개선될 수 있다. 원하는 결정 구조를 갖는 실리콘 게르마늄 물질의 구배진 하이 게르마늄 함유 영역을, 바람직한 박막 성장 레이트로 선택적으로 형성하기 위한 방법을 제공함으로써, 반도체 디바이스 제조의 기술을 발전시킬 것이다. 층두께의 웨이퍼 균일성 및 게르마늄 농도가 향상된 구배진 하이 게르마늄 함유의 실리콘-게르마늄 영역을 선택적으로 형성하기 위한 기술을 더욱 발전시킬 것이다. 또한, 구배진 하이 게르마늄 함유의 실리콘-게르마늄 영역을, 제조 환경에서 비용 효율이 높은 성장 레이트로 성장시키기 위한 기술을 발전시킬 것이다. 예컨대, pMOS 디바이스의 소스/드레인(S/D) 영역에 있어서 구배진 천이층을 포함한 변형 하이 게르마늄 화합물 박막의 사용은, 변형 구성으로 인한 접촉 저항의 감소와 이동성 향상의 조합된 효과를 제공할 수 있다. 보다 구체적으로, 게르마늄 농도의 이론적 한계에 가까운 완전한 변형(full strain)을 갖는 구배진 천이층을 제공하기 위한 기술을 발전시킬 것이다. 이들 이점은 이하에서 설명되는 장치 및 방법에 의해 발생된 수 있다.
이제 도면으로 돌아가서, 도 1은 기판(110) 상의 게이트 스택(150)을 나타내는 평면형 MOS 디바이스(100)의 단면도이다. 기판(110)은 실리콘 온 절연체(silicon-on-insulator) 기판을 선택적으로 포함하는 벌크 실리콘을 구비할 수 있다. 이와 달리, 기판(110)은, 실리콘과 결합되거나 또는 결합되지 않을 수 있는 다른 물질, 예를 들어 게르마늄, 인듐 안티몬화물, 납 텔루라이드, 인듐 비소화물, 인듐 인화물, 갈륨 비소화물, 또는 갈륨 안티몬화물을 구비할 수 있다. 기판(110)을 형성할 수 있는 물질에 대한 몇 가지 예를 본 명세서에서 설명하지만, 반도체 디바이스를 구성할 수 있는 데 기반으로서 기능할 수 있는 소정의 물질은 본 발명의 범위 내에 존재한다.
여기서 설명되는 구현예에서, 게이트 스택(150)은 게이트 유전체층(120)과 희생 게이트 전극(130)을 포함할 수 있다. 다른 구현예에서, 게이트 스택(150)은 실리콘 이산화물 게이트 유전체층과 폴리실리콘 게이트 전극을 포함할 수 있다. 게이트 유전체층(120)은 실리콘 이산화물 또는 하이-k(high-k) 유전체 물질 등의 물질로 형성될 수 있다. 사용될 수 있는 하이-k 게이트 유전체 물질의 예로는, 하프늄 산화물, 하프늄 실리콘 산화물, 란타넘 산화물, 란타넘 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈럼 산화물, 타이타늄 산화물, 바륨 스트론튬 타이타늄 산화물, 바륨 타이타늄 산화물, 스트론튬 타이타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈럼 산화물, 납 아연 니오베이트를 포함하지만, 이에 제한되는 것은 아니다. 일부 실시예에서, 게이트 유전체층(120)은 대략 5Å~대략 50Å 사이의 두께일 수 있다. 다른 실시예에서, 하이-k 물질의 품질을 개선하기 위해, 어닐링 처리와 같은 추가적인 처리를 게이트 유전체층(120) 상에서 수행할 수도 있다.
또한, 게이트 스택(150)은, 소정의 이점을 제공하거나, 후속의 이온 주입 프로세스로부터 게이트 전극(130)을 보호하는 등의 처리시에 사용하는 게이트 하드 마스크층(140)을 포함할 수도 있다. 본 발명의 구현예에서, 상기 하드 마스크층(140)은, 종래의 유전체 물질과 같이, 하드 마스크로서 통상적으로 사용되는 물질을 이용해서 형성될 수 있다. 게이트 스택이 형성된 후에, 도 2에 도시된 바와 같이, 게이트 스택(150)에 인접한 기판(110)의 도핑된 부분(210)을 형성하기 위해 이온 주입 프로세스가 수행된다.
도 2는, 기판(110)에 있어서 도핑된 부분(210)을 형성하고 게이트 스택(150)의 측면에 스페이서(220)를 형성한 후의 도 1의 디바이스를 나타낸다. 적절한 에천트에 대해 노출되면, 도핑된 부분(210)은 주변의 기판 물질의 에칭 레이트보다 높은 레이트로 에칭될 것이다. 도핑된 부분(210) 중 하나는, 형성되어 있는 MOS 트랜지스터에 있어서, 자기 정렬된(self-aligned) 에피택셜 소스 확장부를 포함한 소스 영역의 일부로서 기능한다. 다른 도핑된 부분(210)은, MOS 트랜지스터에 있어서, 자기 정렬된 에피택셜 드레인 확장부를 포함한 드레인 영역의 일부로서 기능한다. 도시된 구현예에서, 도핑된 부분의 영역은 게이트 유전체층(120) 아래에 위치한다. 본 발명의 다양한 구현예에서, 도핑된 부분(210)의 깊이를 포함한 크기는, 형성되어 있는 MOS 트랜지스터의 요구 조건에 따라 변화될 수 있다.
스페이서(220)는, 실리콘 산화물 또는 실리콘 질화물을 포함하지만 이에 제한되지 않는 종래의 물질을 이용해서 형성될 수 있다. 스페이서(220)의 폭은, 형성되어 있는 MOS 트랜지스터에 대한 설계 요구 조건에 따라 선택될 수 있다. 본 발명의 구현예에 의하면, 스페이서(220)의 폭은 에피택셜 소스 및 드레인 확장부의 형성에 의해 부여된 설계 제약을 받지 않는다.
스페이서(220)를 기판(110) 상에 형성한 후에, 도핑된 부분(210)을 에칭하고 기판의 일부를 에칭하기 위해 드라이 에칭 프로세스를 수행하여, 소스/드레인 영역과 소스/드레인 확장부가 형성될 수 있는 캐비티를 형성할 수 있다. 에칭된 캐비티는 게이트 스택(150)에 인접해 있다. 에칭된 캐비티는 50nm~1500nm의 깊이로 형성될 수 있고, 이 깊이는 도핑된 영역보다 깊다. 따라서, 에칭 프로세스는 도핑된 부분(210)에 인접한 최소량의 기판 물질을 제거한다.
드라이 에칭 프로세스는, 도핑된 영역의 에칭 레이트를 증가시키기 위해, 이온 주입 프로세스에서 사용된 도펀트를 보완하는 에천트 레시피를 채용한다. 이러한 에칭 프로세스에 의해 기판의 나머지 부분보다 빠른 레이트로 도핑된 영역을 제거할 수 있다. 따라서, 에칭 레이트의 적절한 증가에 의해, 에칭 프로세스는 캐비티의 에칭이 완료할 때까지, 도핑된 부분(210)의 물질 전부를 실질적으로 제거할 수 있다. 이는, 스페이서와 게이트 유전체층을 약화시키는 도핑된 영역의 일부를 포함하기 때문에, 트랜지스터의 자기 정렬된 확장 구조를 규정한다. 도핑된 부분(210)의 에칭 레이트의 증가에 의해, 에칭된 소스 및 드레인 확장 캐비티는 스페이서 및 게이트 유전체층을 약화시킬 수 있다.
본 발명의 구현예에 의하면, 드라이 에칭 프로세스는 플라즈마 리액터(reactor)에서 발생하는 염화 화학 물질을 사용할 수 있다. 일실시예에서, 에천트 레시피는 버퍼 또는 캐리어 가스로서 사용되는 아르곤 또는 헬륨과 NF3 및 Cl2과의 조합으로 이루어질 수 있다. 액티브 에천트 종류의 유량은 50~200SCCM(standard cubic centimeters per minute) 사이에서 변화될 수 있는 반면에, 캐리어 가스의 유량은 150~400SCCM 사이에서 변화될 수 있다. 고에너지 플라즈마는 100W 미만의 낮은 RF 바이어스를 갖고서 700W로부터 1100W에 이르는 파워로 채용될 수 있다. 리액터 압력은 대략 1파스칼(Pa)로부터 대략 2Pa에 이를 수 있다.
다른 구현예에서, 에천트 화학 물질은 HBr과 Cl2의 조합으로 이루어질 수 있다. 에천트 종류의 유량은 40SCCM~100SCCM 사이에서 변화될 수 있다. 고에너지 플라즈마는 100W 미만의 낮은 RF 바이어스를 갖고서 대략 600W로부터 대략 1000W에 이르는 파워로 채용될 수 있다. 리액터 압력은 대략 0.3Pa로부터 대략 0.8Pa에 이를 수 있다. 다른 구현예에서, 에천트 화학 물질은 SF6와 Cl2의 조합으로 이루어질 수 있다. SF6 유량은 3SCCM~10SCCM 사이에서 변화될 수 있고, Cl2 유량은 20SCCM~60SCCM 사이에서 변화될 수 있다. 고에너지 플라즈마는, 50W 미만의 RF 바이어스를 갖고서 또는 RF 바이어스를 갖지 않고서, 대략 400W로부터 900W에 이르는 파워로 채용될 수 있다. 본 구현예에서, SF6 유량과 리액터 압력은, 제거 레이트를 감소시키고 제어를 최대화하기 위해 낮게 유지될 수 있다. 예컨대, 리액터 압력은 대략 0.1Pa로부터 대략 0.5Pa에 이를 수 있다. 또 다른 구현예에서, 에천트 화학 물질은 Ar 및 Cl2의 조합으로 이루어질 수 있다. 여기서, 에천트 종(species)의 유량은 40SCCM과 80SCCM 사이에서 변화될 수 있다. 중간 에너지 플라즈마는, 대략 100W와 200W 사이의 높은 RF 바이어스를 갖고서, 대략 400W로부터 대략 800W에 이르는 파워로 채용될 수 있다. 리액터 압력은 대략 1Pa로부터 대략 2Pa에 이를 수 있다.
도 3은 소스/드레인 및 소스/드레인 확장 캐비티를 형성하기 위해, 기판(110)의 일부를 에칭한 후의 도 2의 디바이스를 나타낸다. 도시된 바와 같이, 소스 영역 캐비티(310)와 드레인 영역 캐비티(320)가 형성되어 있다. 또한, 도핑된 부분(210)의 에칭에 의해, 소스 확장 캐비티(330)와 드레인 확장 캐비티(340)가 형성되었다. 도핑된 부분(210)의 에칭 레이트를 증가시키는 에천트 레시피와 도펀트의 사용으로 인해, 스페이서(220)의 두께는, 소스 확장 캐비티(330)와 드레인 확장 캐비티(340)의 에칭에 최소한의 영향을 미친다.
드라이 에칭 프로세스가 완료한 후에, 소스 영역 캐비티(310), 소스 확장 캐비티(330), 드레인 영역 캐비티(320), 드레인 확장 캐비티(340)를 클리닝하고 더 에칭하는데 웨트 에칭 프로세스가 적용될 수 있다. 실리콘 및 산화 물질을 클리닝하기 위해 종래 공지된 통상의 웨트 에칭 화학 물질을 사용할 수 있다. 예컨대, 결정학적 면을 따라 실리콘을 제거할 수 있는 웨트 에칭 화학 물질이 사용될 수 있다.
웨트 에칭은 적어도 2개의 목적을 갖는다. 첫 번째로, 웨트 에칭은, 후속 프로세스가 수행될 수 있는 깨끗한 표면을 제공하기 위해, 탄소, 불소, 염화불화탄소 등의 오염 물질과, 실리콘 산화물 등의 산화물을 제거한다. 두 번째로, 웨트 에칭은, 고품질의 에피택셜 증착이 일어날 수 있는 매끄러운 표면을 제공하기 위해, <111>과 <001>의 결정학적 면을 따라 기판의 얇은 부분을 제거한다. 에칭되는 기판의 얇은 부분은 최대 5nm의 두께일 수 있고, 또한 남아 있는 오염 물질을 제거할 수 있다. 도 4에 도시된 바와 같이, 웨트 에칭에 의해, 소스 영역 캐비티(310), 소스 확장 캐비티(330), 드레인 영역 캐비티(320), 드레인 확장 캐비티(340)의 에지가 <111> 및 <001>의 결정학적 면을 따르게 된다. 또한, 소스 및 드레인 확장부(330, 340)가 종래 처리에서 발생하는 탄환 형상(bulleted)의 프로파일을 갖지 않음을 유의해야 한다.
에칭 프로세스 후에, 소스 및 드레인 확장부를 포함한 소스 및 드레인 영역 캐비티는, 선택적 에피택셜 증착 프로세스를 이용해서, 실리콘 게르마늄 합금과 같은 화합물 박막으로 채워질 수 있다. 에피택셜 증착 프로세스는, 한 번의 프로세스로 소스 및 드레인 영역과 소스 및 드레인 확장부를 형성하는데 사용된다. 일부 구현예에서, 실리콘 합금은, 인시츄(in-situ) 도핑된 실리콘 게르마늄일 수 있고, 이 인시츄 도핑된 실리콘 게르마늄은 하나 이상의 붕소 및/또는 인으로 도핑될 수 있다.
구현예에서, 소스 및 드레인 영역 캐비티 내에 증착된 실리콘 게르마늄 합금은, 기판(110)을 형성하는데 사용되는 단일 물질 또는 복수 물질의 격자간 거리와는 상이한 격자간 거리를 갖는다. 격자간 거리의 차이는, 소스 확장 캐비티(330)와 드레인 확장 캐비티(340) 내에 하이 게르마늄 화합물 합금을 증착함으로써 강조되는 MOS 트랜지스터의 채널에서의 인장력 또는 수축력을 유도한다.
본 발명의 구현예에 의하면, PMOS 트랜지스터에 있어서, 소스 영역 캐비티(310) 및 드레인 영역 캐비티(320)는, 도 15에 있어서 이하에 설명되는 실시예와 같은 하나의 방법 또는 복수의 방법에 따라, 구배진 하이 게르마늄 함유 실리콘 게르마늄 영역과 같은 구배진 게르마늄 실리콘 합금으로 채워질 수 있다. 구배진 게르마늄 실리콘 합금은 10원자%로부터 50원자%에 이를 수 있는 구배진 게르마늄 농도로 에피택셜하게 증착될 수 있다. 다른 구현예에서, 구배진 게르마늄 실리콘 합금은 원래 위치에 붕소로 더 도핑될 수 있다. 붕소 농도는 2×1019/㎤로부터 7×1020/㎤에 이를 수 있다. 이 실시예에서, 구배진 게르마늄 실리콘 합금의 두께는 40Å로부터 1500Å에 이를 수 있다.
도 5는, 소스 영역(510)을 형성하기 위해, 소스 영역 캐비티(310)가 도 14에 도시된 구배진 하이 게르마늄 함유 실리콘-게르마늄 스택(1400)으로 채워져 있고, 또한 드레인 영역(520)을 형성하기 위해, 드레인 영역 캐비티(320)도 도 14에 도시된 구배진 하이 게르마늄 함유 실리콘-게르마늄 스택(1400)으로 채워져 있는 도 4의 디바이스를 나타낸다. 확장부들은 에피택셜 소스 확장부(530)와 에피택셜 드레인 확장부(540)를 형성하기 위해, 구배진 하이 게르마늄 함유 실리콘-게르마늄 스택(1400)으로 채워져 있다.
도 5에 도시된 바와 같이, 주입 및 확산 기술을 통해 형성되고, 팁 영역과 채널 영역 사이에 깨끗한 경계를 갖지 않는 종래의 소스 및 드레인 팁 영역과는 달리, 본 발명의 자기 정렬된 에피택셜 소스 및 드레인 확장부는 급격한 경계를 갖는다. 그 결과, 에피택셜 소스/드레인 확장부와 채널 영역 사이의 계면은 깨끗하고 윤곽이 뚜렷하다. 계면의 한쪽은 에피택셜 증착되어 도핑된 실리콘 물질이고, 계면의 다른쪽은 채널 영역을 이루는 기판 물질이다. 에피택셜 소스/드레인 확장부에서의 도펀트는 확장부 내에 실질적으로 또는 완전히 남아 있어, 채널 영역으로 확산하지 않기 때문에, 에피택셜 소스 및 드레인 확장부는, 종래 기술과 비교해서, 채널 영역에 매우 근접한 위치에서 지나치게 도핑된 실리콘 물질을 야기할 수 있다. 당업자에 의해 이해되는 바와 같이, 이는 결국, 채널 영역을 짧게 할 필요 없이, 게이트 길이를 줄일 수 있게 된다.
또한, 채널 영역에 비교적 근접한 위치에서 에피택셜 소스 및 드레인 확장부를 형성하는 것은, 채널 상에 보다 큰 등방 응력(hydrostatic stress)을 부여한다. 이러한 응력은 채널 내에서 변형을 증가시켜서, 채널 내의 이동성과 구동 전류를 증가시킨다. 에피택셜 소스 및 드레인 확장부의 도핑을 증가시킴으로써, 이 응력은 더욱 증폭될 수 있고, 구배진 게르마늄 실리콘 합금의 에피택셜 증착시에 용이하게 제어된다.
당업자에 의해 알 수 있는 바와 같이, 평면형 MOS 디바이스(100)는, 디바이스를 추가로 변경하고 및/또는 필요한 전기적 상호 접속을 제공할 수 있는 다른 MOS 처리, 예를 들어 대체 게이트 산화물 프로세스, 대체 금속 게이트 프로세스, 어닐링, 또는 살리사이드(salicidation) 프로세스를 거칠 수 있다. 예컨대, 소스/드레인 영역 및 소스/드레인 확장부의 에피택셜 증착 후에, 층간 유전체(ILD)가 디바이스에 대해 증착되고 평탄화될 수 있다. ILD은 집적 회로 구조에서의 유전체층에 적용할 수 있는 공지된 물질, 예를 들어 로우-k(low-k) 유전체 물질을 이용해서 형성될 수 있다. 이러한 유전체 물질은, 실리콘 이산화물(SiO2) 및 카본 도핑된 산화물(CDO)과 같은 산화물, 실리콘 질화물, 퍼플루오로사이클로뷰테인 또는 폴리테트라플루오로에틸렌과 같은 유기 폴리머, 플루오로실리케이트 글래스(FSG), 및 실세스퀴옥세인, 실록세인, 또는 오가노실리케이트 글래스와 같은 오가노실리케이트를 포함하지만, 이에 제한되는 것은 아니다. 유전체층은 자신의 유전 상수를 더욱 내리기 위해서 포어(pores) 또는 다른 보이드(voids)를 포함할 수 있다. 도 5는 평면형 MOS 디바이스(100)에 대해 증착되어 있는 ILD층(550)을 도시한다.
본 발명은 구배진 하이 게르마늄 함유 실리콘-게르마늄 영역을 구비하는 평면형 MOS 디바이스의 형성에 제한되는 것은 아니다. 예컨대, 트라이 게이트 디바이스와 같은 3차원 구조를 갖는 디바이스는 상기 프로세스로부터 이점을 가질 수 있다. 도 6~12는 본 발명의 실시예에 따른 비평면형(non-planar) 디바이스에 있어서 변형 유도 소스/드레인 영역의 형성을 나타내는 도면이다.
도 6은 멀티 게이트 본체(620) 상에 멀티 게이트 유전체층(610)을 증착한 후의 멀티 게이트 디바이스(600)를 나타낸다. 도 6에서의 멀티 게이트 트랜지스터는 실질적으로 동일한 길이의 3개의 게이트를 갖는 트라이 게이트 트랜지스터이다. 다른 실시예(도시되지 않음)에서, 멀티 게이트 트랜지스터는 2개의 게이트를 갖는 듀얼 게이트 전계 효과 트랜지스터(FinFET)이다. 멀티 게이트 유전체층(610)은 실리콘 산화물 또는 하이-K 물질 중 적어도 하나를 구비할 수 있다. 하이-K 물질은, 란타넘 산화물, 탄탈럼 산화물, 타이타늄 산화물, 하프늄 산화물, 지르코늄 산화물, 납-지르코네이트-티탄네이트, 바륨-스트론튬-티타네이트, 또는 알루미늄 산화물 중 적어도 하나를 구비한다. 멀티 게이트 유전체층(610)은, 당업자에게 공지된 방법, 예를 들어 플라즈마 여기 화학 기상 증착(PECVD; plasma enhanced chemical vapor deposition), 고밀도 화학 기상 증착(HDCVD; high density chemical vapor deposition), 분자 유기 화학 기상 증착(MOCVD; molecular organic chemical vapor deposition), 원자층 증착(ALD; Atomic Layer Deposition), 또는 스퍼터링을 이용해서 멀티 게이트 본체(620) 상에 등각층(conformal layer)으로서 증착된다. 멀티 게이트 본체(620)는 실리콘, 게르마늄, 또는, 갈륨 비소(GaAs) 및 인듐 안티몬화물(InSb)과 같은 Ⅲ-Ⅴ 반도체를 구비할 수 있다. 멀티 게이트 본체(620)는 에피택셜층, 단결정 기판 또는 실리콘 온 절연체(SOI)층으로부터 형성될 수 있다.
도 7은 멀티 게이트 유전체층(610) 상에 소망하는 두께로 등각 일함수 금속층(710)을 증착한 후의 도 6의 멀티 게이트 디바이스(600)를 도시한다. 일함수 금속은, 전자 볼트(eV)의 단위로 표현되는 금속 고유의 특성인 공지된 일함수를 갖는 금속이다. 일실시예에서, 일함수 금속층(710)은 타이타늄 질화물, 탄탈럼 질화물, 또는 다른 천이 질화물 금속 중 적어도 하나를 구비한다. 일함수 금속층 두께는 멀티 게이트 디바이스에서의 목표 임계 전압(Vt)의 함수이다.
일실시예에서, 일함수 금속층은 방향성 감응 물리 기상 증착(PVD) 프로세스를 이용해서 형성된다. PVD 프로세스를 이용하는 일함수 금속층(710)의 증착은, 표면에서 응집되어 그 표면에 대해 법선 방향으로 성장하는 주상 입자를 구비하는 마이크로 구조를 특징으로 한다. 다른 실시예에서, 주상 입자를 갖는 일함수 금속층(710)은 분자빔 에피택시(MBE), 화학 기상 증착(CVD), 전기 도금, 또는 증발을 포함한 레이어링 기술을 이용해서 형성될 수 있다.
도 8은 일함수 금속층(710)의 일부 상에 하드 마스크(820)와, 폴리실리콘 등의 멀티 게이트 전극(810)을 구비하는 보호 마스크를 형성한 후의 도 7의 멀티 게이트 디바이스(600)를 나타낸다. 보호 마스크는 당업자에게 공지된 일련의 증착, 리소그래피, 에칭 프로세스에 의해 형성된다. 멀티 게이트 전극(810)은 도핑되거나 도핑되지 않을 수 있고, 하드 마스크(820)는 실리콘 질화물 또는 실리콘 산질화물을 구비할 수 있다.
도 9는 일함수 금속층(710)의 노출된 영역을 이방성으로 에칭한 후의 도 8의 멀티 게이트 디바이스(600)를 나타낸다. 일함수 금속층(710)의 노출된 영역은, 베이스 및 산화제를 구비한 웨트 에천트를 활용하는 웨트 에칭 프로세스를 이용해서 에칭된다. 멀티 게이트 전극(810) 또는 하드 마스크(820)를 크게 침식시키지 않고서 일함수 금속층(710)을 에칭하도록 적절한 웨트 에칭 프로세스가 선택적으로 설계된다. 베이스는 수산화 암모늄(NH4OH), 수산화 테트라메틸암모늄(TMAH), 또는 수산화 칼륨(KOH) 중 적어도 하나를 포함할 수 있다. 산화제는 과산화수소(H2O2) 또는 오존(O3) 중 적어도 하나를 포함할 수 있다. 일함수 금속층(710)은, 이방성으로, 즉 표면에 대한 법선 방향으로의 에칭 레이트가 표면에 대한 평행 방향보다 훨씬 더 높게 에칭된다. 게이트 표면에 대한 법선 방향으로의 일함수 금속층(710)의 에칭 레이트가 게이트 표면에 대한 평행 방향으로의 일함수 금속층(710)의 에칭 레이트보다 훨씬 더 빠르기 때문에, 일함수 금속층(710)은 이방성으로 에칭된다. 이에 의해, 일함수 금속층(710)의 보호되는 영역은 손상되지 않고 광범위하게 유지될 수 있게 되는 반면에, 일함수 금속층(710)의 노출되는 영역은 웨트 에천트에 의해 에칭되게 된다.
도 10은 멀티 게이트 전극(810)에 인접하게 게이트 분리 스페이서(1010)를 형성한 후의 도 9의 디바이스를 나타낸다. 게이트 분리 스페이서(1010)는 후속 처리시에 멀티 게이트 전극(810), 일함수 금속층(710), 멀티 게이트 유전체층(610)을 보호한다.
도 11은 멀티 게이트 채널 영역(1110)을 마련하기 위해 멀티 게이트 본체(620)의 부분을 제거한 후의 도 10의 디바이스를 나타낸다. 도 12는 소스 및 드레인 영역(1210)을 에피택셜 형성한 후의 도 11의 디바이스를 나타낸다. 에피택셜하게 형성된 소스/드레인 영역(1210)은 구배진 하이 게르마늄 함유 실리콘-게르마늄 박막 스택을 이용해서 형성된다. 에피택셜 형성된 소스/드레인 영역(1210)은, 이하에 설명되는 도 15의 실시예와 같은 하나의 방법 또는 복수의 방법에 따라, 도 14에 추가로 도시되어 있는 구배진 하이 게르마늄 함유 실리콘-게르마늄 박막 스택(1400)을 이용해서 형성될 수 있다.
도 13은 일실시예에 따라 구배진 하이 게르마늄 함유 실리콘-게르마늄 영역을 구비하는 트랜지스터를 포함해서, 데이터를 처리하기 위한 중앙 처리 장치(CPU)(1310)를 갖는 통신 시스템(1300)을 나타낸다. 통신 시스템(1300)은 CPU(1310), 및 버스(1340)에 연결된 네트워크 인터페이스(1330)를 갖는 마더보드(1320)를 포함할 수 있다. 보다 구체적으로, CPU(1310)는 구배진 하이 게르마늄 함유 실리콘-게르마늄 영역 및/또는 그것의 제조 방법을 구비할 수 있다. 애플리케이션에 따라, 통신 시스템(1300)은, 휘발성 및 비휘발성 메모리, 그래픽 처리기, 디지털 신호 처리기, 암호 처리기, 칩셋, 대용량 저장소(예를 들어, 하드 디스크, CD, DVD 등) 등을 포함하지만 이에 제한되지 않는 다른 구성요소를 추가로 포함할 수 있다. 또한, 하나 이상의 이들 구성요소는 앞에서 설명한 구배진 하이 게르마늄 함유 실리콘-게르마늄 영역 및/또는 그것의 제조 방법을 포함할 수 있다. 다양한 실시예에서, 통신 시스템(1300)은, PDA, 모바일 디바이스, 태블릿 컴퓨팅 디바이스, 랩탑 컴퓨팅 디바이스, 데스크탑 컴퓨팅 디바이스, 셋탑 박스, 엔터테인먼트 컨트롤 유닛, 디지털 카메라, 디지털 비디오 레코더, CD 플레이어, DVD 플레이어, 또는 그 밖의 디지털 디바이스 등일 수 있다.
도 15는 도 14에 도시된 바와 같은 결정 구조를 갖는 구배진 하이 게르마늄 함유 실리콘-게르마늄 스택(1400)을 구비하는 변형 반도체 디바이스를 형성하는데 사용되는 제조 프로세스의 일실시예를 설명하는 흐름도이다. 일실시예에서, 구배진 하이 게르마늄 함유 실리콘-게르마늄 스택(1400)은, Applied Materials Centura 또는 ASM Epilon 툴과 같은 증착 툴을 이용하는 에피택셜 증착 프로세스에 의해, 캐리어 가스로서 10-40slm(standard liters per minute) 사이의 유량의 수소(H2)를 이용해서, 10-150Torr(T) 사이의 압력으로 기판(110) 상에서 성장되는 층구조를 구비한다.
단계 1500에서, 우선적으로 기판(110)의 노출된 영역 상에 바텀층을 선택적으로 형성한다. 일실시예에서, 바텀층은 20-25원자 중량% 사이의 비교적 낮은 게르마늄을 함유한 실리콘-게르마늄 시드층(1410)으로서, 100Å~300Å 사이의 최종 두께를 마련하기 위해 10~30초 사이의 시간 동안에 증착된다. 실리콘 게르마늄 시드층(1410)은 5.0×1019atoms/㎤~1.5×1020atoms/㎤ 사이의 농도의 붕소로 선택적으로 도핑될 수도 있다. 실리콘-게르마늄 시드층(1410)은 700~800℃ 사이의 온도 범위에서 또는 보다 바람직하게는 745~765℃ 사이의 온도 범위에서 증착될 수 있다. 또한, 실리콘-게르마늄 시드층(1410)은, 20~200sccm 사이의 유량의 염화 수소(HCl), 10~100sccm 사이의 유량의 다이클로로실레인(DCS), 1% 저메인(GeH4)과 수소 밸런스의 혼합을 이용한 20~200sccm 사이의 유량의 저메인(GeH4), 10~75sccm 사이의 유량의 다이보레인(B2H6)을 포함하는 프로세스 가스의 혼합을 이용해서 형성될 수 있다.
단계 1510에서, 실리콘-게르마늄 시드층(1410)과 같은 베이스 핵생성층과 하이 게르마늄 함유층(1430) 사이의 매우 완만한 천이를 제공하기 위해, 실리콘-게르마늄 시드층(1410) 상에 천이층(1420)을 선택적으로 형성한다. 일실시예에서, 실리콘-게르마늄 시드층(1410)에 인접하고 및/또는 가까운 천이층(1420)의 하측 부분은, 실리콘-게르마늄 시드층(1410)/천이층(1420)의 계면에서 실리콘-게르마늄 시드층(1410)과 실질적으로 동일한 20~25원자 중량%의 게르마늄을 함유할 수 있다. 또한, 하이 게르마늄 함유층(1430)에 인접하고 및/또는 가까운 천이층(1420)의 상측 부분은, 천이층(1420)/하이 게르마늄 함유층(1430)의 계면에서 하이 게르마늄 함유층(1430)과 실질적으로 동일한 40~55원자 중량%의 게르마늄을 함유할 수 있다. 천이층(1420)의 두께는 150Å과 450Å 사이에 있을 수 있다.
천이층(1420)은, 700~800℃ 또는 보다 바람직하게는 745~765℃의 실리콘-게르마늄 시드층(1410)의 형성 온도와 실질적으로 동일한 시작 온도로부터 프로세스 온도를 내리는 다이내믹 방식으로의 에피택셜 프로세스에 의해 형성될 수 있다. 형성 온도는 시작 온도로부터 종료 온도까지 실질적으로 선형적인 방식으로 내려간다. 일실시예에서, 종료 온도 또는 제 2 온도는 실질적으로 시작 온도 또는 제 1 온도보다 낮은 25~100℃ 사이에 있거나, 또는 더욱 바람직하게는 시작 온도 또는 제 1 온도보다 낮은 대략 45~55℃이다. 일실시예에서, 천이층(1420)은 20~60초 사이의 시간 기간 동안에 증착된다.
천이층(1420)의 형성시에, DCS, HCl, 및 GeH4의 가스 혼합 유량을 높은 유량으로부터 낮은 유량으로 내리는 동안, 천이층(1420)을 에피택셜하게 더 형성한다. 천이층(1420)을 도핑하면, 천이층(1420)을 형성하는 동안에 다이보레인 유량이 증가되어, 천이층(1420)/하이 게르마늄 함유층(1430)의 계면 근처에서 실질적으로 2.0×1020atoms/㎤ 이상의 보론 농도를 제공한다. 본 실시예에서의 천이층(1420)의 형성은, 2% 박막 이완성의 이하이고 건강한 박막 모폴로지를 갖는, 대략 300Å/분의 성장 레이트로 선택적으로 형성되는 구배진 실리콘-게르마늄 박막을 제공한다.
단계 1520에서, 변형 트랜지스터 구조를 제공하기 위해 천이층(1420) 상에 하이 게르마늄 함유층(1430)을 선택적으로 형성한다. 일실시예에서, 천이층(1420)의 마지막 부분을 형성한 후에 프로세스 레시피 파라미터를 남겨둔 채로 하이 게르마늄 함유층(1430)을 형성한다. 본 실시예에서의 하이 게르마늄 함유층(1430)은 300Å~600Å 사이의 두께로 40~55원자 중량% 사이의 게르마늄 함유물이 형성된다. 하이 게르마늄 함유층(1430)은 2.0×1020atoms/㎤~3.0×1020atoms/㎤ 사이의 농도의 붕소로 선택적으로 도핑될 수 있다.
본 발명의 실시예의 상기한 설명은 도시 및 설명을 위해 제시되었다. 개시된 정확한 형태로 본 발명을 제한하거나 철저하게 하는 것은 아니다. 상기 설명 및 이하의 청구항은, 설명을 위해서만 사용되고 한정 사항으로 간주되지 않는 용어, 예를 들어 왼쪽, 오른쪽, 위쪽, 아래쪽, 위에, 아래에, 상부, 하부, 제 1, 제 2, 등을 포함한다. 예컨대, 비교적 수직 위치를 나타내는 용어란, 기판 또는 집적 회로의 디바이스측(또는 활성면)이 그 기판의 "상부" 표면인 상태를 가리키되, 기판의 "상부" 측이 표준 지구 좌표계에서 "하부" 측보다 낮아질 수 있도록, "상부"란 용어의 의미를 그대로 가질 수 있도록 기판이 실제로 임의의 방향으로 존재할 수 있다. 여기서(청구항을 포함) 사용되는 "상의"란 용어는, 특정하게 기재되어 있지 않는 한, 제 2 층 "상의" 제 1 층이 제 2 층과 직접적으로 또는 바로 접촉하는 것을 의미하지 않고, 제 1 층과, 그 제 1 층 상의 제 2 층 사이에 제 3 층 또는 다른 구조가 존재할 수 있다. 여기서 설명되는 디바이스 또는 물품의 실시예는 다수의 위치 및 방향에서 제조되고, 사용되고, 수송될 수 있다.
당업자는 상기 교시 내용에 근거하여 다양한 변경 및 변형이 가능함을 알 수 있다. 당업자는 도면에 도시된 다양한 구성요소에 대한 다양한 등가의 조합 및 대체를 알 것이다. 따라서, 본 발명의 범위는 이러한 상세한 설명에 의해 제한되는 것이나 아니라 이하에 첨부된 청구항에 의해 제한되는 것이다.

Claims (20)

  1. 결정형 화합물 박막을 형성하는 방법으로서,
    로우(low) 게르마늄 함유 시드층을 선택적으로 형성하는 단계와,
    상기 로우 게르마늄 함유 시드층 상에 천이층을 선택적으로 형성하는 단계와,
    상기 천이층 상에 하이(high) 게르마늄 함유층을 선택적으로 형성하는 단계
    를 포함하고,
    상기 천이층은, 프로세스 온도를 제 1 온도로부터 제 2 온도로 내리는 동안 형성되는
    방법.
  2. 제 1 항에 있어서,
    상기 천이층은 다이클로로실레인, 염화 수소, 저메인(germane) 유량을 높은 유량으로부터 낮은 유량으로 내리는 동안 형성되는 방법.
  3. 제 1 항에 있어서,
    상기 천이층은 다이보레인 유량을 낮은 유량으로부터 높은 유량으로 올리는 동안 형성되는 방법.
  4. 제 3 항에 있어서,
    상기 제 1 온도는 700℃와 800℃ 사이에서 선택되는 방법.
  5. 제 4 항에 있어서,
    상기 제 2 온도는 상기 제 1 온도보다 낮은 25℃와 100℃ 사이에 있는 방법.
  6. 제 5 항에 있어서,
    상기 로우 게르마늄 함유 시드층은 5.0×1019atoms/㎤~1.5×1020atoms/㎤ 사이의 농도의 붕소로 도핑되는 방법.
  7. 제 6 항에 있어서,
    상기 하이 게르마늄 함유 시드층은 2.0×1020atoms/㎤~3.0×1020atoms/㎤ 사이의 농도의 붕소로 도핑되는 방법.
  8. 멀티 게이트 본체(multi-gate body) 상에 게이트 스택 및 1쌍의 스페이서를 형성하는 단계와,
    상기 스페이서에 인접한 영역에서 상기 멀티 게이트 본체를 에칭하는 단계와,
    상기 멀티 게이트 본체에 바로 인접한 소스 영역 및 드레인 영역을 형성하기 위해 구배진 하이 게르마늄 함유 실리콘 게르마늄 스택(graded high-germanium content silicon-geramnium stack)을 선택적으로 증착하는 단계
    를 포함하고,
    상기 스페이서는 상기 게이트 스택의 횡방향으로 마주보는 측상에 형성되는
    방법.
  9. 제 8 항에 있어서,
    상기 구배진 하이 게르마늄 함유 실리콘 게르마늄 스택은, 실리콘-게르마늄 시드층, 천이층, 및 하이 게르마늄 함유층으로 이루어지는 방법.
  10. 제 9 항에 있어서,
    상기 천이층은 다이클로로실레인, 염화 수소, 저메인 유량을 높은 유량으로부터 낮은 유량으로 내리는 동안 형성되는 방법.
  11. 제 10 항에 있어서,
    상기 천이층은 다이보레인 유량을 낮은 유량으로부터 높은 유량으로 올리는 동안 형성되는 방법.
  12. 제 11 항에 있어서,
    상기 천이층은 700℃와 800℃ 사이의 범위로부터 선택되는 제 1 온도로부터 시작해서 형성되는 방법.
  13. 제 12 항에 있어서,
    상기 천이층은 상기 제 1 온도보다 낮은 25℃와 100℃ 사이의 범위로부터 선택되는 제 2 온도로 종료되어 형성되는 방법.
  14. 기판 상에 형성된 게이트 스택과,
    상기 게이트 스택의 횡방향으로 마주보는 측상에 형성된 스페이서와,
    상기 기판 및 상기 스페이서에 인접하게 형성된 소스 영역 및 드레인 영역
    을 구비하고,
    상기 소스 영역 및 상기 드레인 영역은 실리콘-게르마늄 시드층, 천이층, 및 하이 게르마늄 함유층을 포함하는
    트랜지스터.
  15. 제 14 항에 있어서,
    상기 천이층의 하측 부분은, 20~25원자 중량% 사이의 게르마늄을 함유하고, 상기 천이층의 상측 부분은 40~55원자 중량% 사이의 게르마늄을 함유하는 트랜지스터.
  16. 제 14 항에 있어서,
    상기 실리콘-게르마늄 시드층은 5.0×1019atoms/㎤~1.5×1020atoms/㎤ 사이의 농로의 붕소로 도핑되는 트랜지스터.
  17. 제 15 항에 있어서,
    상기 하이 게르마늄 함유층은 2.0×1020atoms/㎤~3.0×1020atoms/㎤ 사이의 농도의 붕소로 도핑되는 트랜지스터.
  18. 제 15 항에 있어서,
    상기 천이층의 두께는 150Å~450Å 사이에서 선택되는 트랜지스터.
  19. 제 18 항에 있어서,
    상기 실리콘-게르마늄 시드층의 두께는 100Å~300Å 사이에서 선택되는 트랜지스터.
  20. 제 19 항에 있어서,
    상기 하이 게르마늄 함유층의 두께는 300Å~600Å 사이에서 선택되는 트랜지스터.
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