KR20110031248A - 질소면의 표면상의 구조물 제조를 통한 고효율 3족 질화물계 발광다이오드 - Google Patents

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Abstract

본 발명은 질화 갈륨(GaN)계 발광다이오드(LED)에 있어서, 광은 LED의 질소면(N-face)을 통해 추출되고 질소면(N-face)의 표면은 하나 내지 그 이상의 콘 형태로 처리되는 GaN LED에 관한 것으로, 처리된 표면은 LED 내부에서 반복적으로 발생하는 광반사를 감소시키고 따라서 LED 외부로 더 많은 광을 추출할 수 있다. 질소 면의 표면은 이방성 에칭에 의해 처리되며, 이방성 에칭은 건식 에칭 또는 PEC 에칭을 포함한다. 실시예에서, 질소면 GaN은 "LLO" 기술에 의해 구현된다. 다른 실시예에서는 LED가 c-평면 GaN 웨이퍼 상에서 성장하며, p형층 표면은 갈륨면이고, n형층의 표면은 질소면이다.

Description

질소면의 표면상의 구조물 제조를 통한 고효율 3족 질화물계 발광다이오드{Highly efficient group-III nitride based light emitting diodes via fabrication of structures on an N-face surface}
본 발명은 Stanley Electric Co., Ltd., Mitsubishi Chemical Corp. Rohm, Co., Ltd., Cree, Inc., Matsushita Electric Works, Matsushita Electric Industrial Co., and Seoul Semiconductor Co., Ltd를 포함하는 University of California, Santa Barbara Solid State Lighting, 그리고 Display Center 구성원의 회사들의 지원하에 이루어진 것이다.
본 발명은 발광다이오드에 관한 것으로, 더 상세하게는, 표면처리에 의한 고효율 질화 갈륨계 발광다이오드에 관한 것이다.
(주: 본 출원은 하나 이상의 참조번호로 본 명세서 전체를 통해 표시된 바와 같이 상당수 다른 공보를 참고하였다. 상기 참조번호에 따라 정렬된 상기의 다른 공보 목록은 하기의 "참고문헌"이라 명명된 부분에서 찾을 수 있다. 상기 각각의 공보는 참고문헌으로서 이곳에 통합된다.)
GaN(질화 갈륨)계 광대역 반도체 LED(발광 다이오드)는 약 10년간 이용되어 왔다. LED 개발의 발전은 총천연색(full-color) LED 디스플레이, LED 교통 신호기, 백색 LED 등의 실현과 함께 LED 기술에 놀라운 변화를 가져왔다.
고효율 백색 LED는 형광등을 대체할 수 있으므로 최근 많은 관심을 얻게 되었다. 특히, 백색 LED (74 lm/W) [1]의 효율은 통상적인 형광등 (75 lm/W)의 효율에 가까워지고 있다. 그럼에도 불구하고, 보다 개선된 효율이 바람직하다.
LED 효율의 개선을 위한 접근 원칙이 두 가지 있다. 첫 번째 접근은 결정 품질과 에피텍셜 층 구조에 의해 결정된 내부 양자 효율(ηi)을 증가시키는 것이고, 한편, 두 번째 접근은 광 추출효율(ηextraction)을 증가시키는 것이다.
내부 양자 효율은 쉽게 증가될 수 없다. 청색 LED용 고유의 ηi 값은 70% 이상이고 [2], 저-전위(轉位) GaN 기판 위에서 성장한 자외선(UV) LED는 최근 약 80%의 ηi를 나타낸다 [3]. 이 값들의 개선의 여지는 거의 없다.
반면, 광 추출효율의 개선의 여지는 많다. 많은 쟁점들은, 고반사 거울, 처리된 표면과 같은 저반사면, 고온 분산구조 등을 포함하는, 내부 광손실(internal loss of light)을 제거하는데 초점이 맞추어질 수 있다.
예를 들어, GaN의 굴절률(n ≒ 2.5)과 공기를 고려하면 [4], 광 이스케이프 콘 형태(light escape cone)의 임계각은 약 23°이다. 측벽 및 후면으로부터의 발광을 무시한다고 가정하면, 내부광의 단지 약 4%만 추출될 것으로 예상된다. 이스케이프 콘 형태의 외부광은 기판으로 반사되며, 측벽을 통해 빠져나가지 않는 경우에는, 활성층 내지 전극에 의해 반복적으로 반사되거나 흡수된다.
LED 구조는 얼마나 많은 빛이 발광되는지에 영향을 미친다. 광 추출효율에 미치는 LED 구조의 영향은 예를 통해 가장 적절하게 기술된다. 이하의 예들은 LED 구조의 몇몇 유형을 기술한다.
도 1은 p형 패드 전극(10), 반투명 전극(12), p형 층(14), 활성 영역(16), n형 층(18), n형 전극(20), 그리고 기판(22)을 포함하는 통상적인 LED 구조의 단면도이다. GaN은 일반적으로 사파이어와 같은 절연기판 위에서 성장하였으므로, p형과 n형 전극(10, 20)은 동일한 평면(plane) 위에 만들어져야 하고, 수득한 전극(10, 20)의 소자구조(device structure)로 인해, 전류가 측면으로 흐르게 된다. p형 GaN의 높은 저항으로 인해, 전류가 p형 GaN 위로 퍼지도록 반투명 전극(12)으로서 금속 박막이 채용된다. 반투명 전극(12)의 투명도는 100%인 것이 바람직하나, GaN계 LED에 사용된 얇은 금속 전극의 투명도는 최대 70%이다. 더욱이, LED의 내부로부터 방출되는 광을 가리는 패드 전극(10)은 와이어 결합을 위해 형성되어야 하며, 따라서 추출효율은 상당히 낮을 것으로 예상된다.
도 2는 투명 사파이어 기판(24), n형 층(26), n형 전극(28), 활성 영역(30), p형 층(32), p형 전극(34), 솔더(36), 그리고 호스트 서브마운트(38)를 포함하는 플립-칩 형 LED 구조의 단면도이다. 외부 효율을 개선하기 위해, 광은 플립-칩 형 LED 구조의 투명 사파이어 기판(24)을 통해 추출될 수 있다. 이 방법은 금속 박막과 패드 전극에 의한 광 흡수의 감소와 관련하여 통상적인 LED보다 이점이 있다. 그러나, 활성 영역으로부터 방출된 대부분의 광은 기판(24)과 n형 층(26) 사이의 경계면, 그리고 기판(24)과 공기 사이의 경계면에서 반사된다.
사파이어 기판으로부터 GaN 막을 분리하도록 하는 방법은 "LLO(laser lift off)" 기술이라 불리운다. 이 방법은 플립-칩 형 GaN계 LED에 적용함으로써, 사파이어 기판이 없는 GaN LED가 실현될 수 있다. 그 결과로 생긴 GaN 표면이 비평면 배향되었다고 가정하면, 추출효율의 뚜렷한 개선이 예상된다.
추출효율 증가의 또 다른 접근은 내부 광 반사를 방해하고 광을 위쪽으로 확산시키는 LED 표면을 처리하는 것이다 [5]. 그러나, GaN은 고내구성 소재이고 통상적인 습식 에칭법은 큰 영향을 받지 않으므로, 표면 처리된 LED는 물질의 갈륨 인화물(GaP) 군의 문맥에서만 언급되어왔다. 따라서, 광 산란을 위한 반도체 표면 처리의 아이디어가 1970년대에 처음 고찰되었다고 해도, LED와 같은 종류를 제조하는데 사용되기에는 어렵고 비싸다고 여겨져 왔다.
그러나, 상기한 바와 같이, 전형적인 GaN계 LED는 사파이어 또는 탄화 규소(SiC) 기판상에서 p-GaN/활성층/n-GaN 박막으로 구성된다.
표면 처리하는 것이 일정한 GaN 층 두께를 필요로 할지라도 [6], 광이 p-GaN을 통해 추출되면 p-GaN 표면상의 반투명 접촉을 요구하는 p-GaN의 비교적 높은 저항 때문에 두꺼운 P-GaN 성장은 바람직하지 않고, 표면 처리를 위해 건식 에칭 [7]과 같은 일부의 처리방법은 전기적 손상을 야기할 수 있다. 활성층을 손상하는 마그네슘(Mg) 메모리 효과 [8] 때문에 유기금속 화학 증착법(MOCVD, Metal Organic Chemical Vapor Deposition)으로 p-측 하강 구조(down structure)를 성장하는 것도 바람직하지 않다.
최근, 기판상에서 성장한 GaN 막으로부터 사파이어 기판을 탈착하기 위해 LLO(Laser Lift Off)법이 사용되어 왔다[9-11]. 더욱이, LLO는 GaN계 LED를 제조하기 위해 사용되어 왔다[12, 13]. 그러나 이러한 기술이 표면 형태나 추출효율에 미치는 영향에 대한 언급은 없었다.
본 발명에 따르면, (Al, Ga, In)N 발광다이오드(LED)에 있어서, 적어도 n형층(n-type layer) 발광층(emitting layer) 및 p형층(p-type layer)을 포함하고, 상기 발광층으로부터의 광이 상기 발광다이오드의 질소면(nitrogen face)(N-face)의 표면을 통하여 추출되고(extracted), 상기 발광다이오드의 상기 질소면은 상기 발광다이오드의 상기 질소면으로부터의 상기 광의 추출효율(extraction efficiency)을 증가시키는 구조(structure)를 포함하는 것을 특징으로 하는 발광다이오드가 제공된다.
또한, 본 발명에 따르면, (Al, Ga, In)N 발광다이오드(LED) 제조방법에 있어서, 기판상에 상기 (Al, Ga, In)N 발광다이오드의 적어도 n형층, 발광층 및 p형층을 제조하는(fabricating) 단계와, 상기 층들로부터 상기 기판을 제거함으로써 상기 발광다이오드의 질소면(N-face)의 표면을 노출시키는(exposing) 단계와, 상기 발광다이오드의 상기 질소면의 표면으로부터의 상기 광의 추출효율을 증가시키기 위해 상기 발광다이오드의 노출된 상기 질소면을 구조화하는(structuring) 단계를 포함하는 것을 특징으로 하는 발광다이오드 제조방법이 제공된다.
본 발명에서는, 플립-칩 기술 [14]과 LLO법을 이용하여, 기판 없는(substrate-free) 질소(N)측 상승(N-side-up) GaN계 LED 구조를 만들 수 있다. 그 후, N측 상승 GaN계 LED의 표면 처리를 위하여 이방성 에칭 공정을 사용할 수 있다. 이에 따라, 광 추출에 유용한 6각형의 "콘 형태와 유사한" 표면이 생겼다. 최적으로 표면 처리된 LED의 추출효율은 처리 전의 LED와 비교하여 100% 이상 증가하였음을 나타낸다.
여기서, 때로는 GaN을 이방성 에칭하는 것은 어렵다는 점에 주목한다. 이는 다른 반도체 재료들과 비교하여 GaN이 화학적으로 안정한 재료이기 때문에 사실이다. 텍스쳐(textured) 표면을 만들기 위해 건식 에칭을 사용할 수 있으나, 포토리소그래피(photolithography)와 같은 부수적인 공정을 요구하며, GaN상에 미세한(fine) 콘 형태와 유사한 표면을 만드는 것은 불가능하다.
PEC 에칭(photo-enhanced chemical etching)이 갈륨 면(Ga-face) GaN에 사용되면, 작은 피트(pit)가 표면상에 형성된다. 이는 뚜렷한(distinct) 콘 형태와 유사한 특징을 야기하는 질소면(N-face) GaN의 PEC 에칭과 대조적이다. LLO 기술을 이용하여 제조된 GaN계 LED를 다루는 보고서는 적으나, 본 발명은 이방성 에칭 방법을 이용하여 GaN계 LED의 질소면 GaN 표면상에 콘 형태와 유사한 구조를 제조한다.
이하, 도면을 참조함에 있어, 동일한 참조번호는 대응하는 부분을 나타낸다.
도 1은 통상적인 LED 구조의 단면도이고;
도 2는 플립-칩 형 LED 구조의 단면도이며;
도 3은 표면 처리된 LED를 도시한 것이며;
도 4는 본 발명의 실시예에 사용된 공정의 단계를 나타낸 순서도이며;
도 5(a)-(f) 표면 처리를 이용한 LED의 제조 단계를 나타낸 것이며;
도 6(a)는 전류 차단 층을 포함하는 LED를 나타내고, 도 6(b)는 전류 구속 프레임을 나타내며;
도 7(a) 및 도 7(b)는 교차 형상을 한 n-전극과 함께 LED가 Si 기판에 결합된 LLO-LED의 plan-view 현미경 사진이며;
도 8(a) 및 도 8(b)는 PEC 에칭 이후 서로 다른 에칭 시간에서의 GaN의 N-면의 전자 현미경(Scanning Electron Micrograph; SEM) 사진이며;
도 9(a) 및 도 9(b)는 평평한 표면의 LED로부터의 전기장 발광(Electroluminescence; EL) 스펙트럼과 표면 처리된 LED를 나타낸 것이며; 그리고
도 10은 서로 다른 에칭 시간을 가지는 LED의 상온에서의 상승하는 EL 출력 전력 대비 DC 주입 전류(L-I)의 특징을 나타내는 그래프이다.
바람직한 실시예에 따른 이하의 상세한 설명에서, 참고문헌은 본 명세서의 일부분을 구성하는 첨부도면에 만들어지고, 본 발명이 구현될 수 있는 특정의 실시예를 설명하는 방식으로 나타낸다. 본 발명의 범위를 벗어나지 않는 범위 내에서 다른 실시예들이 이용되고 구조적인 변화가 있을 수 있을 것으로 이해된다.
개요
본 발명은 GaN(질화 갈륨)계 LED(발광 다이오드)의 표면 처리에 의해 추출효율을 증가시키는 수단을 제공한다. 구체적으로, N-면 c-평면 GaN 표면에 이방성 PEC 에칭 방법을 적용하여, 콘 형태의 표면 특징을 얻는다. 이러한 표면 처리는 LED 내에서 반복적으로 발생하는 광반사를 감소시키고, 따라서 LED 외부로 더 많은 광을 추출한다. 더욱이, 재료(material)의 품질을 손상시킬 수 있는 다른 표면 처리 방법에 비하여, 본 발명의 방법은, 간단하고, 반복 가능하며, LED 제조에 본 발명이 더 적합하도록 하는 모든 재료를 손상시키지 않는다.
LED 구조
도 3은 n형 전극(40), n형 층(42), 활성 영역(44), p형 층(46) 및 n형 전극(54)을 포함하는 실리콘(Si) 서브 바운트(52)에 솔더 층(50)을 통하여 플립-칩 결합된(flip-chip bonded) p형 전극(48)을 포함하는 표면 처리된 LED를 나타낸다. n형 층(42), 활성 영역(44), 그리고 p형 층(46)은 (B, Ga, In)N 합금을 포함하여 이루어진다. n형 층(42)의 표면 처리에는 건식 또는 PEC 에칭 방법이 적합하다. 바람직한 표면을 획득할 수 있도록 건식 에칭을 위한 플라즈마 화학(plasma chemistries)과 플라즈마 전력(plasma power), 그리고 PEC 에칭을 위한 전해질(electrolyte) 및 램프 전력(lamp power)과 같은 적정한 조건이 설정되어야 한다. 이방성 에칭은 Ga면(Ga-fce) GaN보다 N-면(N-face) GaN에서 훨씬 더 쉽게 관찰되므로, 이러한 GaN계 LED는 자신의 c-축을 따라 성장하고, 이러한 n형 GaN 표면은 N-면이어야 함은 중요하다.
c-평면 GaN은 단지 Ga 원자만을 포함하는 평면 및 교대로 퇴적되거나(piled) 겹쳐서 쌓인(stack up) N 원자(atoms)만을 포함하는 평면의 구조임에 주목한다. 만약 한 표면이 Ga-면이면 마주하는 표면은 N-면이다. 결정 성장과 소자 성능의 관점으로부터 일반적으로 Ga-면 c-평면 GaN이 선호된다는 사실에 기인하여, N-면 GaN은 LLO 기술에 의해 마련되어야 할 필요가 있고, 또는, 선택적으로, LED 구조가 c-평면 벌크(bulk) GaN 웨이퍼 상에 성장될 수 있다.
활성 영역(44)으로부터 처리된 n형 GaN 표면(42) 쪽으로 방출된 광은 상기 광을 활성 영역으로 되돌려 반사시키지 않는 표면에 의해 산란된다. p형 전극(48)은 광흡수를 감소시키고 n형 GaN 표면(42)으로의 광 반사를 증가시키기 위해 고 반사율 속성을 가지는 것이 바람직하다. 실험을 통해 얻어낸 결과에 의하면, 본 발명은 표면 처리된 LED에 대한 상승 광출력 전력(upward light output power)을 평면 LED와 비교하여 2배 또는 3배 증가시키는 것으로 판단된다.
단계별 설명
도 4는 본 발명의 실시예에 사용된 공정의 단계를 나타낸 순서도이다.
블럭(56)은 MOCVD에 의해 c-평면 사파이어 기판상에 Ga-표면 에피텍셜층을 성장시키는 단계를 나타내며, 그에 따라 샘플을 생성한다.
블럭(58)은 MOCVD 이후에 p형 활성을 위해 샘플을 어닐(anneal)하는 단계를 나타낸다.
블럭(60)은 고 반사 p-GaN 접촉을 만들기 위해, 은(Ag) 또는 알루미늄(Al)을 포함하나, 이에 한정되지는 않는, 샘플상에 p형 금속화 공정(metallization)을 수행하는 단계를 나타낸다.
블럭(62)은 샘플 위에 두꺼운 금(Au) 층을 증착시키고, 이어서 열 증발기 내에서 Sn 증발(evaporation)에 의해 솔더 금속(solder metal)으로서 주석(Sn)층을 증착시키는 단계를 나타낸다.
블럭(64)은 샘플을 플립(flipping)하고, 상기 샘플을 280℃ 이상의 온도에서 Au 코팅된 Si 기판/서브마운트에 접합(bonding)하는 단계를 나타내며, 여기서, Au/Sn 합금은 Si 기판으로의 샘플의 부착에 기여한다.
블럭(66)은 GaN/사파이어 기판 경계면에서 GaN의 부분적인 분해의 결과에 따라, 크립톤 불화물(KrF) 엑시머 레이저(eximer laser) 광을 이용하여 사파이어 기판의 후면을 통해 샘플의 투명한 사파이어 기판을 빛나게 함으로써 LLO 공정을 실행하는 단계를 나타낸다. 특히, 샘플 위에 KrF 엑시머 레이저 스팟을 주사함으로써, 상기 GaN계 LED 막은 Si 기판/서브마운트로 전사된다.
블럭(68)은 샘플 위에 KrF 레이저를 주사한 뒤, 샘플로부터의 사파이어 기판을 박리하는 단계를 나타낸다.
블럭(70)은 염화 수소산염(HCl) 용액을 이용하여 샘플의 GaN 표면에 부착된 나머지 Ga 작은 방울을 제거하는 단계를 나타낸다.
블럭(72)은 Si 도핑된 N-표면 GaN이 샘플에 노출될 때까지 전사된 GaN을 얇게 하는(thinning) 단계를 나타낸다.
블럭(74)은 n형 접촉이나 전극과 같이 티타늄/알루미늄/티타늄/금(Ti/Al/Ti.Au) 전극을 샘플의 노출된 N-표면 GaN에 증착하는 단계를 나타낸다.
블럭(76)은 수산화 칼륨(KOH)의 전해질 용액에 샘플을 집어넣고 크세논/수은(Xe/Hg) 램프를 사용하여 N-면 GaN 표면을 비추는(irradiating) 것에 의해 PEC 에칭하는 단계를 나타내며, 그와 같은 방법에 의해 상면(top surface)이 처리된다. PEC 에칭은 [15]에 더욱 상세히 설명되어 있다.
블럭(78)은 건식 에칭, 다이싱(dicing) 또는 클리빙(cleaving) 방법을 이용하여 샘플의 Si 기판상에 각 소자를 분리하는 단계를 나타낸다.
도 5(a) ~ (f)는 LED 구조가 p형 전극(80), GaN계 LED 막(82), 솔더 금속(86), 서브마운트(캐리어) 및 n형 전극(90)을 포함할 때, 표면 처리된 LED를 제조하는 단계를 나타내고 있다. 특히, 도 5(a)는 p형 전극(80) 증착 이후의 결과를 나타내고, 도 5(b)는 상기 LED가 호스트 서브마운트(88)에 접합된 후의 결과를 나타내며, 도 5(c)는 LLO에 의해 사파이어 기판(84) 제거 후의 결과를 나타내고, 도 5(d)는 n형 전극(90) 증착 이후의 결과를 나타내며, 도 5(e)는 GaN 표면(82)의 처리 후의 결과를 나타내고, 도 5(f)는 소자 분리(device isolation) 후의 결과를 나타낸다.
가능한 변형
이상 기본적인 구조가 기술되었으나, 어느 정도의 수정 및 변형이 가능하다.
도 6(a)는 전류 차단층을 가지는 LED를 나타내고, 도 6(b)는 전류 구속 프레임을 가지는 LED를 나타내며, 상기 LED는 n형 전극(92), n형 층(94), 활성 층(96), p형 층(98), p형 전극(100), 전류 차단층(102) 및 전류 구속 프레임(104)을 포함한다.
도 6(a)에서, 상기 LED는 n형 전극(92) 아래에 정렬된 전류 차단층(102)을 가진다. 이 전류 차단층(102)은 전류가 n형 전극(92) 아래로 모이는 것을 방지하여 상기 n형 전극(92) 아래에서의 발광의 흡수를 회피할 수 있고 추출효율은 증가할 수 있다. 저항이 있는(resistive) p-GaN 층(98)에서 전류 확산(current spreading)은 거의 발생하기 어려우므로, SiO2와 같은 절연체는 p-GaN 층 위에 위치하는 것이 적합하다.
도 6(b)에 있어서, 상기 LED는 절연체로 만들어진 전류 구속 프레임(104)을 가진다. 건식-에칭 또는 다이싱법이 소자를 분리하는데 사용되면, 표면이 손상을 입었을 경우, 소자의 측벽이 누설전류를 전도할 수 있다. 그러한 누설전류는 LED의 효율과 수명 모두를 감소시킨다. 프레임의 폭이 적절하게 선택되면, 전류 구속 프레임(104)은 LED의 측벽을 통한 누설전류의 억제에 기여하고, 발광영역을 크게 감소시키지 않는다.
LLO 처리에서 Si 기판이 호스트 서브마운트로서 기술되었으나, 본 발명의 실시예에서는 선택적인 기판재료가 사용될 수 있다. Si가 사파이어보다 더 저렴하고 더 높은 열 전도율을 가지더라도, 열전도율의 관점에서는 SiC, 다이아몬드, AIN, 또는, CuW와 같은 다양한 금속기판이 사용하기에 적합할 수 있다.
현재, GaN 소자 또한 SiC 및 Si 기판상에 직접적으로 성장될 수 있다. GaN계 LED가 SiC 또는 Si 위에 성장되면, 종래의 건식 에칭이나 습식 에칭으로 기판을 제거할 수 있다. 벌크(bulk) GaN 기판을 이용함으로써, LLO 처리가 제거될 수 있다.
샘플의 사이즈 또한 LED 제조에 있어서 중요한 점이다. 최근, 큰 사이즈의 LED가 고전력 LED에 대한 수요에 맞추어 주목받고 있다. n형 GaN의 저항이 p형 GaN의 저항보다 낮더라도, 사이즈는 전류 확산(current spreading)의 목적을 위한 n형 전극 형상(geometry)에 영향을 미친다.
실험 결과
발명자에 의한 실험에 있어서, Ga-표면 에피텍셜 층은 MOCVD에 의해 c-평면 사파이어 기판 위에서 성장한다. 상기 구조는 4㎛ 두께의 도핑되지 않은 GaN 층 및 Si 도핑된 GaN층, 5-주기 GaN/InGaN 다중 양자우물(Multi-Quantum- Well; MQW), 20nm 두께의 Mg 도핑된 Al0 .2Ga0 .8N층 및 0.3㎛ 두께의 Mg 도핑된 GaN을 포함한다. MOCVD 이후, 샘플은 p형 활성화를 위해 어닐(anneal) 되었고 그 후 p형 금속화 처리가 수행되었다. Ag계 전극은 고반사 p-GaN 접촉으로서 적용되었다. 두꺼운 Au가 샘플 위에 증착되고 이어서 열 증발기 내에서 Sn 증발이 수행되었다. 웨이퍼는, 서브 마운트에 웨이퍼의 견고한 부착에 기여하는 Au 및 Sn의 합금을 이루는, 280℃ 온도에서 Au 코팅된 Si 서브마운트에 플립되고 접합되었다. KrF 레이저(248nm)가 LLO 처리에 대하여 사용되었고, 상기 레이저는 GaN과 사파이어 사이의 경계에서 GaN의 부분적인 분해를 야기하는 투명한 사파이어 기판을 통하여 조사되었다. KrF 레이저를 샘플 위로 주사한(rastering) 뒤, 사파이어 기판은 박리된다. 전사된 GaN 표면 위에 남아있는 Ga 작은 방울(droplets)은 HCl 용액에 의해 제거된다. 다음으로, Si 도핑된 GaN이 노출될 때까지 전사된 GaN은 얇아진다(thinned). n-접촉은 노출된 N-면 n-GaN 위에 형성되었고 각 소자는 리액티브 이온 에칭(RIE, reactive ion etching)에 의해 그 주변으로부터 분리되었다. 최종적으로, 표면의 상단을 처리하기 위해, PEC 에칭이 사용되었다. KOH 용액과 Xe/Hg 램프는 각각 전해질 및 광원으로서 사용되었다. LED의 출력 전력은 LED 칩 위에 7mm의 높이로 세팅된 Si-검출기로 측정되었다.
도 7(a) 및 도 7(b)는 교차 형상을 한 n-전극을 가지는 LLO-LED의 평면(plan-view) 현미경 사진(micrographs)이며, 여기서, 상기 LED는 Si 기판에 접합되어 있다. 도 7(a)는 처리 이전의 표면을 나타내고 도 7(b)는 처리 이후의 표면을 나타낸다. n-전극은 PEC 에칭 동안 자외선광을 차단하므로, GaN 아래로는 에칭되지 않고 전극은 표면 처리 후에 GaN 위에 남는다. 인듐 산화 주석(ITO, indium tin oxide)과 같이 투명 전극이 전류 확산 전극으로서 적용될 수 있다.
도 8(a) 및 도 8(b)는 PEC 에칭 이후 서로 다른 에칭 시간에 대하여 PEC 에칭 후의 GaN의 N-면의 전자현미경 사진(SEM, scanning electron micrograph)이다. PEC 에칭된 GaN 표면과 구별되는 PEC 에칭된 N-면 GaN 표면이 복수의 6각형의 콘 형태(hexagonal shaped cones)를 포함하는 것이 Youtsey, et al. [16]에 의해 보고된 바 있음에 유념한다. 이러한 차이는 GaN의 표면 극성에 기인하는 것으로 생각된다. 도 8(a)의 2분간 에칭된 표면과 도 8(b)의 10분간 에칭된 표면을 비교하면, 그 형태의 사이즈는 증가하고, 6각형 콘 형태의 절단면(facets)은 더욱 뚜렷해진다.
콘 형상 표면(cone-shaped surface)은 LED로부터의 광 추출에 있어 매우 효율적인 것으로 나타난다. 더욱이, 실험결과도 콘 형태가 더 많은 광을 추출할 수 있음을 제시하고 있다. 예를 들면, GaN 결정의 청색 LED의 파장은 약 200nm이다. 만약 콘 형태의 사이즈가 상기한 값보다 훨씬 작다면, 광은 처리의 영향을 받지 않을 것이다. 한편, 콘 형태의 사이즈가 상기한 값에 근접하면, 광은 산란되거나 분산된다.
실험결과에서, 처리된 표면은, GaN에 대하여 이하의 값과 동일하거나 작은 각을 가지는 다수의 6각형 콘 형태를 포함하는 것으로 판정되었다:
2sin-1(nair/ns) ≒ 47.2°
(nair는 공기의 굴절률이고, ns는 GaN의 굴절률)
유사하게, 처리된 표면은, 에폭시에 대하여 이하의 값과 동일하거나 작은 각을 가지는 다수의 6각형 콘 형태를 포함하는 것으로 판정되었다:
2sin-1(nenc/ns)
(nenc는 에폭시의 굴절률이고, ns는 GaN의 굴절률)
표면은 콘 형태를 가지지 않을 수도 있고, 격자구조(grating structure)와 광 결정(photonic crystal)이 고려될 수 있다. 이는 광 추출을 위해 더 바람직한 구조일 수 있다. 그러나 광 결정의 제조는, 콘 형태의 표면 처리의 제조보다 더 비싼, 정밀한 디자인 및 처리를 요구한다.
PEC 에칭 이전의 "거울과 같은" 표면은 시간이 증가할수록 변색된다. 고반사 금속이 GaN막의 다른 쪽 면에 증착되면, 표면은 백색을 나타내고, 그렇지 않으면, 더 어둡다(darker). 이는 공기/GaN 경계에서 광-반사 주사(light-reflection restraint)에 기인한 것이라 믿어지며, GaN의 후면에 고반사 금속이 있다면, GaN으로 들어간 광이 다시 나오고, 처리된 표면에서 산란된다.
평평한 표면의 LED로부터의 전기발광(EL, Electroluminescence) 스펙트럼과 표면 처리된 LED가 각각 도 9(a)와 도 9(b)에 나타나 있다. 상기 측정은 상온(RT)에서 25 A/cm2 DC의 전방(forward) 전류밀도로 수행된다. 평평한 표면의 LED의 스펙트럼은, 도 9(a)에 나타낸 바와 같이, 다중 피크형(multi-peaked) 발광을 가지며, 활성 영역으로부터 방출된 광은 GaN/금속 및 GaN/공기로 이루어진 거울 사이에 낀(sandwitched) 수직의 GaN 구멍(cavity)에서 간섭된다(interfered). 반대로, 도 9(b)에 나타낸 바와 같이, 표면 처리된 LED에서 세로 형태(longitudinal mode)는 관찰되지 않는다. 이는 처리된 GaN/공기 경계면이 광을 산란시켜, 결과적으로 공명의 억제(suppression of resonance)를 야기하는 것을 의미한다.
도 10은 상온에서 서로 다른 에칭 시간을 가지는 LED의 상승(upward) EL 출력전력 대 DC 주입전류(injection current)(L-I) 특성을 나타내는 그래프이다. 이러한 데이터는 PEC 에칭 전후에 동일한 소자로부터 얻어지고, 따라서 표면 형태(surface morphology)를 제외하고 이러한 차이를 야기하는 어떠한 요인도 무시될 수 있다. 모든 L-I 곡선은 50m까지 선형적인 특성을 나타낸다. 사파이어에 비하여 상대적으로 높은 Si의 열전도율 때문에, 이들 소자는 고전력 동작에 유리하다. 주어진 전류에서의 출력전압은 증가하는 PEC 에칭 시간과 함께 증가한다. 평평한 표면의 LED에 대한 출력전압과 10분간 에칭된 표면의 LED에 대한 출력전압을 비교하면, 이러한 표면 처리는 2.3의 계수(factor)로 출력전력의 증가를 야기한다. 다른 소자에 대한 측정으로부터, 상기 전력은 또한 표면 처리 이후 2 내지 3배의 증가를 나타낸다. 평평한 표면의 LED는 광의 측면 전파(propagation of light)로 인해 표면 처리된 LED보다 LED 칩의 측벽으로부터 더 많은 광을 방출하는 경향이 있으므로, 전체 영역(integrating sphere)에서 총 전력(total power)이 측정되었다면 출력전력의 차이는 더 적었을 것이다. 그럼에도 불구하고, 이방성 에칭 기술에 의한 추출효율의 증대는 중대한 개선을 나타낸다.
결론적으로, 이방 에칭 방법이 추출효율 증가의 목적으로 GaN계 LED에 적용되었다. LED 출력시험 결과는, 추정하기에 GaN막에서 광 전파(light propagation)의 감소로 인해, 처리된 외관과 추출효율 사이에 관계가 있음을 나타낸다. 총 통합 광전력(total integrated optical power)은 측정되지 않았으나, 추출효율의 가장 큰 증가는 100% 이상이다. 표면 처리된 GaN계 LED의 제조에 적합할 것임을 나타내는, 여기에 기술된 기술은 간단하며 복잡한 과정을 요구하지 않는다는 것에 주목할 만하다.
참고문헌
이하의 참고문헌은 참조로서 여기에 포함된다.
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16. C. Youtsey, L. T. Romano, and I. Adesida, Appl. Phys. Lett. 73,797 (1998).
결론
본 발명의 바람직한 실시예의 상세한 설명을 결론짓는다. 이하에서는 본 발명을 달성하기 위한 몇 가지 선택적인 실시예들을 설명한다.
MOCVD 이외에 다수의 다른 성장방법이 본 발명에 사용될 수 있다.
더욱이, 사파이어 또는 실리콘 카바이드 이외의 기판이 적용될 수 있다.
또한, 다른 LED 구조도 생성될 수 있다. 예를 들면, RCLEDs(Resonant Cavity LEDs) 또는 MCLEDs(Micro Cavity LEDs)도 생성될 수 있다.
본 발명의 하나 이상의 실시예들에 대한 상기한 기재는 도해와 설명의 목적을 위해 제공되었다. 이는 본 발명을 개시된 정확한 형태로만 한정하거나 제한하기 위한 것이 아니다. 상기한 교시(teaching)의 관점에서 다양한 수정(modifications) 및 변경(variations)이 가능하다. 본 발명의 범위는 이러한 상세한 설명에 의해서가 아니라, 여기에 첨부된 청구의 범위에 의해 한정되는 것이다.

Claims (33)

  1. (Al, Ga, In)N 발광다이오드(LED)에 있어서,
    적어도 n형층(n-type layer) 발광층(emitting layer) 및 p형층(p-type layer)을 포함하고,
    상기 발광층으로부터의 광이 상기 발광다이오드의 질소면(nitrogen face)(N-face)의 표면을 통하여 추출되고(extracted), 상기 발광다이오드의 상기 질소면은 상기 발광다이오드의 상기 질소면으로부터의 상기 광의 추출효율(extraction efficiency)을 증가시키는 구조(structure)를 포함하는 것을 특징으로 하는 발광다이오드.
  2. 제 1항에 있어서,
    상기 발광층으로부터의 상기 광은 상기 발광다이오드의 상기 발광층 이외의 층의 질소면의 표면을 통하여 추출되는 것을 특징으로 하는 발광다이오드.
  3. 제 2항에 있어서,
    상기 발광층으로부터의 상기 광은 상기 발광다이오드의 상기 n형층의 질소면의 표면을 통하여 추출되는 것을 특징으로 하는 발광다이오드.
  4. 제 3항에 있어서,
    상기 발광다이오드는 상기 p형층 상에 p형 전극(p-type electrode)을 더 포함하고,
    상기 p형 전극은 상기 n형층의 질소면의 표면을 향하여 광반사(light reflection)를 증가시키도록 고반사(high reflection) 특성을 가지는 것을 특징으로 하는 발광다이오드.
  5. 제 3항에 있어서,
    상기 발광다이오드는 상기 n형층 상에 n형 전극(n-type electrode)과, 상기 n형 전극 아래에 전류가 집중되는 것을 방지하기 위해 상기 n형 전극 하부에 정렬된(aligned) 전류차단층(current-blocking layer)을 더 포함하여, 상기 n형 전극 하부에서 상기 광의 흡수(absortion)는 회피되고(avoided) 상기 광의 추출효율은 증가되도록 구성된 것을 특징으로 하는 발광다이오드.
  6. 제 1항에 있어서,
    상기 구조는 복수의 에칭된 콘 형태(etched cones)를 포함하는 것을 특징으로 하는 발광다이오드.
  7. 제 6항에 있어서,
    상기 에칭된 콘 형태는 상기 질소면의 표면으로부터 추출되는 상기 광의 파장(wavelength)보다 작지 않은(not smaller) 것을 특징으로 하는 발광다이오드.
  8. 제 6항에 있어서,
    상기 에칭된 콘 형태는, 이하와 동일하거나 또는 이하보다 작은 각도(angle)를 가지는 6각형 콘 형태(hexagonal shaped cones)인 것을 특징으로 하는 발광다이오드.
    2sin-1(nair/ns)
    (여기서, nair는 공기의 반사계수(reflective index)이고, ns는 상기 질소면의 표면의 반사계수)
  9. 제 6항에 있어서,
    상기 에칭된 콘 형태는, 이하와 동일하거나 또는 이하보다 작은 각도를 가지는 6각형 콘 형태인 것을 특징으로 하는 발광다이오드.
    2sin-1(nenc/ns)
    (여기서, nenc는 상기 질소면의 표면상에 침착된(deposited) 에폭시(epoxy)의 반사계수이고, ns는 상기 질소면의 표면의 반사계수)
  10. 제 1항에 있어서,
    상기 n형층 상기 발광층 및 상기 p형층은 각각 (Al, Ga, In)N 합금을 포함하는 것을 특징으로 하는 발광다이오드.
  11. 제 1항에 있어서,
    상기 발광다이오드의 상기 질소면의 표면으로부터의 상기 광의 추출효율은 상기 구조가 없는 질소면 표면과 비교하여 100% 이상 증가되는 것을 특징으로 하는 발광다이오드.
  12. 제 1항에 있어서,
    상기 광은, 상기 발광다이오드의 성장방향을 따라 형성되는 공동(cavity)에 의해 야기되는, 공동 형태(cavity mode), 간섭효과(interference effects), 또는, 수직 형태(longitudinal modes)의 어느 것도 나타내지 않는 것을 특징으로 하는 발광다이오드.
  13. 제 1항에 있어서,
    상기 발광다이오드는, 발광영역을 현저하게 감소하지 않고 상기 발광다이오드의 측벽(sidewalls)을 통과하는 누설전류(leakage current)를 억제하기(restrain) 위해 절연체로 이루어진 전류 구속 프레임(current-confining frame)을 포함하는 것을 특징으로 하는 발광다이오드.
  14. 제 1항에 있어서,
    상기 발광다이오드는, 고열전도성 재료(high thermal conductivity material)상에 탑재되는(mounted) 것을 특징으로 하는 발광다이오드.
  15. (Al, Ga, In)N 발광다이오드(LED) 제조방법에 있어서,
    기판상에 상기 (Al, Ga, In)N 발광다이오드의 적어도 n형층, 발광층 및 p형층을 제조하는(fabricating) 단계와,
    상기 층들로부터 상기 기판을 제거함으로써 상기 발광다이오드의 질소면(N-face)의 표면을 노출시키는(exposing) 단계와,
    상기 발광다이오드의 상기 질소면의 표면으로부터의 상기 광의 추출효율을 증가시키기 위해 상기 발광다이오드의 노출된 상기 질소면을 구조화하는(structuring) 단계를 포함하는 것을 특징으로 하는 발광다이오드 제조방법.
  16. 제 15항에 있어서,
    상기 발광다이오드의 상기 질소면 표면은 이방성 에칭(anisotropic etching)에 의해 구조화되는 것을 특징으로 하는 발광다이오드 제조방법.
  17. 제 16항에 있어서,
    상기 이방성 에칭은 건식 에칭(dry etching)인 것을 특징으로 하는 발광다이오드 제조방법.
  18. 제 16항에 있어서,
    상기 이방성 에칭은 습식 에칭(wet etching)인 것을 특징으로 하는 발광다이오드 제조방법.
  19. 제 18항에 있어서,
    상기 습식 에칭은 PEC(photo-enhanced chemical) 에칭인 것을 특징으로 하는 발광다이오드 제조방법.
  20. 제 15항에 있어서,
    상기 발광다이오드의 상기 질소면의 표면의 상기 구조화는 상기 발광다이오드의 상기 질소면의 표면의 조면화(roughening) 또는 패터닝(patterning)을 포함하는 것을 특징으로 하는 발광다이오드 제조방법.
  21. 제 15항에 있어서,
    상기 발광층으로부터의 상기 광은 상기 발광다이오드의 상기 발광층 이외의 층의 질소면의 표면을 통하여 추출되는 것을 특징으로 하는 발광다이오드 제조방법.
  22. 제 21항에 있어서,
    상기 발광층으로부터의 상기 광은 상기 발광다이오드의 상기 n형층의 질소면의 표면을 통하여 추출되는 것을 특징으로 하는 발광다이오드 제조방법.
  23. 제 22항에 있어서,
    상기 발광다이오드는 상기 p형층 상에 p형 전극을 더 포함하고,
    상기 p형 전극은 상기 n형층의 질소면의 표면을 향하여 광반사를 증가시키도록 고반사 특성을 가지는 것을 특징으로 하는 발광다이오드 제조방법.
  24. 제 22항에 있어서,
    상기 발광다이오드는 상기 n형층 상에 n형 전극과, 상기 n형 전극 아래에 전류가 집중되는 것을 방지하기 위해 상기 n형 전극 하부에 정렬된 전류차단층을 더 포함하여, 상기 n형 전극 하부에서 상기 광의 흡수는 회피되고 상기 광의 추출효율은 증가되도록 구성된 것을 특징으로 하는 발광다이오드 제조방법.
  25. 제 15항에 있어서,
    상기 구조는 복수의 에칭된 콘 형태를 포함하는 것을 특징으로 하는 발광다이오드 제조방법.
  26. 제 25항에 있어서,
    상기 에칭된 콘 형태는 상기 질소면의 표면으로부터 추출되는 상기 광의 파장보다 작지 않은 것을 특징으로 하는 발광다이오드 제조방법.
  27. 제 25항에 있어서,
    상기 에칭된 콘 형태는, 이하와 동일하거나 또는 이하보다 작은 각도를 가지는 6각형 콘 형태인 것을 특징으로 하는 발광다이오드 제조방법.
    2sin-1(nair/ns)
    (여기서, nair는 공기의 반사계수(reflective index)이고, ns는 상기 질소면의 표면의 반사계수)
  28. 제 25항에 있어서,
    상기 에칭된 콘 형태는, 이하와 동일하거나 또는 이하보다 작은 각도를 가지는 6각형 콘 형태인 것을 특징으로 하는 발광다이오드 제조방법.
    2sin-1(nenc/ns)
    (여기서, nenc는 상기 질소면의 표면상에 침착된 에폭시의 반사계수이고, ns는 상기 질소면의 표면의 반사계수)
  29. 제 15항에 있어서,
    상기 n형층, 상기 발광층 및 상기 p형층은 각각 (B, Al, Ga, In)N 합금을 포함하는 것을 특징으로 하는 발광다이오드 제조방법.
  30. 제 15항에 있어서,
    상기 발광다이오드의 상기 질소면의 표면으로부터의 상기 광의 추출효율은 상기 구조가 없는 질소면 표면과 비교하여 100% 이상 증가되는 것을 특징으로 하는 발광다이오드 제조방법.
  31. 제 15항에 있어서,
    상기 광은, 상기 발광다이오드의 성장방향을 따라 형성되는 공동에 의해 야기되는, 공동 형태, 간섭효과, 또는, 수직 형태의 어느 것도 나타내지 않는 것을 특징으로 하는 발광다이오드 제조방법.
  32. 제 15항에 있어서,
    상기 발광다이오드는, 발광영역을 현저하게 감소하지 않고 상기 발광다이오드의 측벽을 통과하는 누설전류를 억제하기 위해 절연체로 이루어진 전류 구속 프레임을 포함하는 것을 특징으로 하는 발광다이오드 제조방법.
  33. 제 15항에 있어서,
    상기 발광다이오드는, 고열전도성 재료상에 탑재되는 것을 특징으로 하는 발광다이오드 제조방법.
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