KR20110015023A - 하이브리드 메모리 관리 - Google Patents

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KR20110015023A
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윌리암 에이치. 래드키
마이클 머레이
마틴 래그나 푸루젤름
존 젤드만
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마이크론 테크놀로지, 인크.
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Abstract

본 발명은 단일 레벨 및 다중 레벨 메모리 셀들을 사용하는 하이브리드 메모리 디바이스들에서 데이터 저장을 관리하기 위한 방법 및 장치에 관한 것이다. 논리적 어드레스들은 수행되는 기록 동작들의 빈도에 기초하여 단일 레벨 메모리 셀들 및 다중 레벨 메모리 셀들 사이에 분배될 수 있다. 메모리 내의 논리적 어드레스에 상응하는 데이터의 초기 저장은 초기에 모든 데이터를 단일 레벨에 기록하거나 초기에 모든 데이터를 다중 레벨 메모리에 기록하는 것을 포함하는 다양한 방법들에 의해 결정될 수 있다. 다른 방법들은 호스트가 예상된 사용에 기초하여 논리적 어드레스를 단일 레벨 또는 다중 레벨 메모리 셀들에 기록할 것을 지시하는 것을 허용한다.

Description

하이브리드 메모리 관리{HYBRID MEMORY MANAGEMENT}
본 발명은 일반적으로 메모리 디바이스들에 관한 것으로, 특히, 단일 및 다중 레벨 메모리 셀 저장 용량을 가지는 메모리 디바이스 내에 저장된 데이터를 관리하는 것에 관한 것이다.
메모리 디바이스들은 일반적으로, 컴퓨터들 또는 다른 전자 디바이스들 내에서 내장된 반도체 집적 회로로서 제공된다. 랜덤-액세스 메모리(RAM : random access memory), 판독 전용 메모리(ROM : read only memory), 동적 랜덤 액세스 메모리(DRAM : dynamic random access memory), 동기식 동적 랜덤 액세스 메모리(SDRAM : synchronous dynamic random access memory) 및 플래시 메모리(flash memory)를 포함하는 다수의 서로 다른 유형의 메모리가 존재한다.
플래시 메모리 디바이스들은 광범위한 전자 애플리케이션들을 위한 비휘발성 메모리의 대중적인 원천으로 개발되고 있다. 플래시 메모리 디바이스들은 일반적으로 높은 메모리 밀도, 높은 신뢰도 및 낮은 전력 소비를 허용하는 1-트랜지스터 메모리 셀(one-transistor memory cell)을 사용한다. 플래시 메모리에 대한 통상적인 용도들은 개인용 컴퓨터들, 개인용 휴대 단말(PDA : personal digital assistant)들, 디지털 카메라들 및 셀룰러 전화기들을 포함한다. 기본 입/출력 시스템(BIOS : basic input/output system)과 같은 프로그램 코드 및 시스템 데이터는 일반적으로 개인용 컴퓨터 시스템들에서의 사용을 위해 플래시 메모리 디바이스들 내에 저장된다.
플래시 메모리는 일반적으로 NOR 플래시 및 NAND 플래시로 공지된 2개의 기본 구조들 중 하나를 사용한다. 디바이스들을 판독하기 위해 사용된 로직으로부터 명칭이 유도된다. NAND 유형 플래시 메모리 어레이 구조에서, 메모리 어레이의 플로팅 게이트(floating gate) 메모리 셀들은 로우(row)들 및 컬럼(column)들의 매트릭스(matrix) 내에 배치된다. 어레이의 메모리 셀들은 또한 일반적으로 각각 8, 16, 32 또는 그 이상의 스트링(string)들 내에 함께 배치되며, 여기서, 스트링 내의 메모리 셀들은 종종 비트 라인이라 지칭되는 공통 소스 라인 및 컬럼 전송 라인 사이에서 직렬로, 즉, 소스로부터 드레인으로 함께 접속된다. 그 후에 어레이는 그들의 게이트들에 접속된 워드 라인을 선택함으로써 플로팅 게이트 메모리 셀들의 로우(row)를 활성화시키는 로우 디코더에 의해 액세스(access)된다. 추가로, 비트 라인들은 또한 수행되는 현재의 동작에 따라 하이(high) 또는 로우(low)로 구동될 수 있다.
전자 시스템들의 성능 및 복잡성이 증가함에 따라, 시스템 내에서 추가적인 메모리에 대한 요구 조건 또한 증가한다. 그러나, 시스템의 비용들을 계속해서 감소시키기 위해서는, 부품들의 수를 낮게 유지하는 것이 바람직하다. 이는 다중 레벨 셀(MLC : multilevel cell)들과 같은 기술들을 사용하여 집적 회로의 메모리 밀도를 증가시킴으로써 달성될 수 있다. 예를 들어, MLC NAND 플래시 메모리는 비용 효율적인 비휘발성 메모리이다.
다중 레벨 메모리 셀들은 (예를 들어, 비트 패턴에 의해 표현되는 것과 같은) 데이터 상태를 메모리 셀에 저장된 특정 범위의 임계 전압들(Vt)로 할당한다. 단일 레벨 메모리 셀(SLC : single level memory cell)들은 각각의 메모리 셀에서 단일 비트 데이터의 저장을 허용한다. 한편, MLC 기술은 셀에 할당된 임계 전압 범위들의 양 및 메모리 셀의 동작 수명 동안 할당된 임계 전압 범위들의 안정성에 따라, 셀당 2개 이상의 비트들(예를 들어, 2, 4, 8, 16 비트들)의 저장을 허용한다. N-비트들로 구성된 비트 패턴을 표현하기 위해 사용되는, 때때로 Vt 분배 창(distribution window)들이라 지칭되는 임계 전압 범위들(예를 들어, 레벨들)의 개수는 2N이다. 예를 들어, 하나의 비트는 2개의 레벨들로 표현될 수 있고, 2개의 비트들은 4개의 레벨들로 표현될 수 있고, 3개의 비트들은 8개의 레벨들로 표현될 수 있다.
예를 들어, 셀에는 2개의 비트들로 구성된 비트 패턴에 상응하는 데이터 상태를 표현하기 위해 각각 사용되는 200 mV의 4개의 서로 다른 전압 범위들 중 하나 내에 속하는 Vt가 할당될 수 있다. 일반적으로, 0.2V 내지 0.4V의 무효 공간(dead space)(때때로 마진(margin)이라 지칭됨)은 Vt 분배들이 겹쳐지지 않도록 하기 위해 각각의 범위 사이에서 유지된다. 만약 셀에 저장된 전압이 4개의 Vt 분배들 중 제 1 분배 내에 있다면, 이 경우에 셀은 논리 '11' 상태를 저장하며, 일반적으로 셀의 소거된 상태로 간주된다. 만약 전압이 4개의 Vt 분배들 중 제 2 분배 내에 있다면, 이 경우에 셀은 논리 '10' 상태를 저장한다. 4개의 Vt 분배들 중 제 3 분배 내의 전압은 이 경우에 셀이 논리 '00' 상태를 저장한다고 표시할 것이다. 마지막으로, 제 4 Vt 분배 내에 존재하는 Vt는 논리 '01' 상태가 셀 내에 저장된다고 표시한다.
SLC 또는 MLC 메모리를 사용하는 것과 연관된 장점들 및 단점들이 있다. MLC 메모리는 셀당 1개의 데이터 비트를 저장하기 위해 종래에 사용된 SLC 메모리와 대조적으로, 단일 메모리 셀 내에 예를 들어, 다수의 데이터 비트들을 저장할 수 있기 때문에, MLC 메모리는 일반적으로 메모리 밀도와 관련하여 더욱 비용 효율적인 것으로 간주된다. 그러나, 종래의 SLC 메모리는 종래의 MLC 보다 더 많은(예를 들어, 10배 만큼의) 횟수로 기록될 수 있다. 예를 들어, 종래의 MLC 메모리의 특징은 데이터가 약 10,000회 소거되고 재기록된 이후에 메모리가 상당한 판독 및 기록 에러들로 될 수 있다는 것이다. 다른 한편으로, 종래의 SLC 메모리는 일반적으로 데이터의 신뢰도가 떨어지기 시작하기 전에 약 100,000회 소거되고 재기록될 수 있다. 이 밀도 및 성능 특징들은 또한 서로 다른 유형의 MLC 어레이들 사이에 적용된다. 4개 및 8개 레벨들을 갖는 MLC 디바이스들이 현재 존재하며, 더욱 밀도가 높은 메모리들이 연구되고 있다. 더 많은 레벨들을 갖는(더 높은 밀도의) MLC는 더 적은 레벨들을 갖는(더 낮은 밀도의) MLC보다 더 효율적이며, 이 더 높은 밀도의 디바이스들은 더 낮은 밀도의 디바이스들에 비해 성능상의 불리한 점들을 가질 수 있다. SLC(2 레벨) 및 MLC(2 레벨 이상)가 장착된 디바이스의 경우는 자신의 밀도 및 성능의 균형을 각각 가지는 다수의 메모리 어레이들을 갖는 디바이스로서 일반화될 수 있다. 일 예는 MLC(4 레벨)의 어레이와 MLC(8 레벨)의 어레이가 장착된 디바이스이다. 심지어 SLC, MLC(4 레벨) 및 MLC(8 레벨)와 같은 2개 이상의 메모리 어레이들이 존재할 수 있다. 공통 명명 규칙(common naming convention)은 SLC 메모리가 예를 들어 0 또는 1로 표현되는 1개의 데이터 비트를 저장하기 위해 2개의 레벨들을 사용하기 때문에 SLC 메모리를 MLC(2 레벨) 메모리로서 지칭하는 것이다. 2개의 데이터 비트들을 저장하도록 구성된 MLC 메모리는 MLC(4 레벨)에 의해 표현될 수 있고, 3개의 데이터 비트들을 저장하도록 구성된 MLC 메모리는 MLC(8 레벨)에 의해 표현되는 등과 같이 될 수 있다. MLC(4 레벨) 메모리 셀은 일반적으로 메모리 셀당 저장된 비트들의 개수가 적기 때문에 MLC(8 레벨) 메모리보다 더 낮은 밀도의 메모리 셀로 지칭된다. SLC(예를 들어, MLC(2 레벨))는 일반적으로 MLC(4 레벨) 메모리 등등의 것보다 더 낮은 밀도의 메모리로서 지칭된다.
전술된 이유들과, 본 명세서를 읽고 이해할 때 당업자들에게 명백할 하기에 언급되는 다른 이유들로 인해, 각각의 메모리 유형과 관련된 바람직한 동작 특징들을 이용하기 위해 SLC 및 MLC 메모리와 같은 서로 다른 밀도들의 메모리 사용을 관리하도록 구성되는 하이브리드 메모리 디바이스들이 당업계에서 필요하다.
도 1은 본 개시물의 일 실시예에 따른 메모리 모듈의 기능적인 블럭도이다.
도 2는 본 개시물의 다양한 실시예들에 따른 다수 동작들을 예시하는 흐름도이다.
도 3은 본 개시물의 일 실시예에 따른 메모리 디바이스의 저장 구성을 예시한다.
도 4는 본 개시물의 일 실시예에 따른 데이터의 이동 동작을 예시한다.
도 5는 본 개시물의 일 실시예에 따른 데이터의 기록 동작을 예시한다.
도 6은 본 개시물의 일 실시예에 따른 적어도 하나의 메모리 디바이스를 가지는 전자 시스템의 기능적인 블럭도이다.
하기의 실시예들의 상세한 설명에서, 이 문서의 일 부분을 형성하는 첨부된 도면들이 참조된다. 도면들에서, 동일한 도면 부호들은 몇몇 도면들을 통해 실질적으로 유사한 구성요소들을 설명한다. 이 실시예들은 당업자들이 본 발명을 실시하도록 하기 위해 충분히 상세하게 설명된다. 다른 실시예들이 사용될 수 있고, 구조적인, 논리적인, 전기적인 변경들이 본 발명의 범위로부터 벗어나지 않고 행해질 수 있다. 그러므로, 하기의 상세한 설명은 제한의 의미로 취급되는 것이 아니며, 본 개시물의 범위는 청구항들의 자격이 부여되는 등가물들의 완전한 범위와 함께, 첨부된 청구항들에 의해서만 규정된다.
전술된 것과 같이, 종래의 SLC 및 MLC 메모리는 그들과 연관된 긍정적인 특성 및 부정적인 특성 모두를 갖는다. SLC 메모리는 더 빠른 기록 동작들을 허용하며, MLC 메모리에 비해 메모리 셀들의 신뢰도가 떨어지기 시작하기 전에 훨씬 많은 기록 동작들을 견뎌낼 수 있다. 그러나, SLC 메모리는 MLC 메모리만큼 효율적이지 못한데, MLC 메모리는 각각의 메모리 셀에 다수의 데이터 비트들을 저장할 수 있지만, SLC는 셀당 단일 비트만을 저장하도록 사용된다. 본 개시물의 다양한 실시예들은 SLC 메모리 내에 빈번하게 업데이트되는 데이터를 저장하고, MLC 메모리 내에 덜 빈번하게 업데이트되는 데이터를 저장한다. 이것은 메모리 디바이스들의 효율성 및 신뢰성을 개선하기 위해 사용될 수 있다. 일부 실시예들이 SLC 및 MLC 메모리를 사용하는 것과 관련하여 개시되지만, 다양한 실시예들은 이에 제한되지 않는다. 예를 들어, 일 실시예는 때때로 MLC(2 레벨) 메모리로 지칭되는 SLC 메모리 및 MLC(4 레벨) 메모리를 사용할 수 있다. 다른 실시예는 MLC(4 레벨) 및 MLC(8 레벨) 메모리를 사용할 수 있다. 또 다른 실시예들은 예를 들어, 동일한 메모리 디바이스 내에서 SLC, MLC(4 레벨) 및 MLC(8 레벨) 메모리와 같은 3개 이상의 메모리 어레이들을 사용할 수 있다. 본 개시물의 다양한 실시예들에 따라 다른 조합들이 가능하다. 따라서, 상기 실시예들은 메모리 디바이스 내에서 서로 다른 레벨(예를 들어, 밀도)의 메모리의 조합을 사용할 수 있다.
비휘발성 메모리 디바이스 내의 데이터는 그 디바이스 내에 데이터가 물리적으로 상주하는 장소를 정의하지 않는 논리적 블럭 어드레스(LBA : logical block address)라 불리는 추상 작용(abstraction)을 통해 액세스될 수 있다. 디바이스는 또한 물리적 위치를 정의하지만 이 위치 내에서 어떤 데이터가 유지되는지를 정의하거나 암시하지는 않는 물리적 블럭 어드레스(PBA : physical block address)를 가질 수 있다. 자기 디스크 디바이스에서, 물리적 블럭 어드레스는 특정 실린더, 헤드 및 섹터로 이동(translate)한다. 고체 상태의 비휘발성 메모리 디바이스에서, 물리적 블럭 어드레스는 일반적으로 특정 메모리 어레이 내의 특정 메모리 블럭 어드레스를 지칭한다. 논리적 블럭 어드레스들 및 물리적 블럭 어드레스들은 당업자들에게 공지되어 있다. 메모리 디바이스들은 LBA들을 그들의 할당된 PBA들로 맵핑하는 룩업 테이블(look up table)들을 포함한다. SLC 및 MLC 메모리 모두를 가지는 종래의 메모리 디바이스들은 SLC 메모리 또는 MLC 메모리 중 하나에 데이터를 저장한다. 데이터는 SLC 및 MLC 메모리 사이에서 이동하지 않는다. 이것은 예를 들어, 주어진 LBA의 사용(예를 들어, 수행되는 기록 동작들의 횟수)에 기초하여, 메모리 디바이스 내에 저장된 데이터가 SLC 및 MLC 사이에서 이동하도록 하는 본 개시물의 다양한 실시예들과는 대조적이다. 이 사용은 본 개시물의 다양한 실시예들에 따라 메모리 디바이스의 LBA들을 위해 결정되고(예를 들어, 추적되고) 지속된다. 본 개시물의 다양한 실시예들은 또한 주어진 LBA에 대한 사용을 예측하고, 이에 따라, 이를 SLC 또는 MLC 메모리에 할당할 수 있다. 예를 들어, 다수의 파일 시스템들은 파일 할당 테이블(FAT : file allocation table)과 같이 파일들을 LBA들에 참조시키기 위해 사용되는 데이터 구조를 유지하며, 이러한 구조들과 연관된 LBA들은 모든 파일 기록 동작에 대한 기록 동작들의 영향을 받을 가능성이 있다. 따라서, FAT와 연관된 LBA들은 처음에 MLC 메모리 대신에 SLC 메모리에 할당될 수 있다. 다른 실시예들은 각각의 LBA의 실제 추적된 사용에 응답하여 동작함으로써 SLC 또는 MLC 메모리 내에 주어진 LBA의 위치를 조정한다. 본 개시물의 일부 실시예들에 따르면, LBA는 LBA가 처음에 할당되었던 방법과 상관없이 메모리 디바이스의 동작 동안 LBA의 실제 사용에 기초하여 SLC 및 MLC 메모리 사이에서 이동할 수 있다.
도 1은 본 개시물의 일 실시예에 따른 메모리 디바이스를 예시한다. 도 1의 메모리 디바이스는 본 개시물의 다양한 실시예들에 집중하도록 간략화되었다. 메모리 디바이스(100)는 LBA들의 SLC 또는 MLC(또는 서로 다른 밀도의 MLC 사이) 메모리로의 할당을 관리하는 것을 포함하는 본 개시물의 다양한 실시예들에 따라 메모리 디바이스(100)의 동작들을 제어하고 관리하기 위한 제어기(170)를 포함한다. 제어기(170)는 예를 들어, 이산 로직(discrete logic) 또는 상태 머신(state machine)의 형태를 취할 수 있다. 제어기(170)는 또한 프로세서(110)와 같은 호스트와 통신하기 위한 다양한 수단을 포함한다. 예를 들어, 제어기(170)는 당업계에 공지된 것과 같은 범용 직렬 버스(USB : universal serial bus), SATA, PATA, ATA8-ACS, SD, MMC, 컴팩트 플래시(compact flash), 메모리 스틱, IEEE 1394 또는 BA-NAND 인터페이스를 포함할 수 있다. SLC 및 MLC 메모리의 물리적 웨어 레벨링(wear leveling)이 또한 제어기(170)에 의해 처리될 수 있다.
메모리 디바이스(100)는 또한 SLC 메모리(132)의 어레이 및 MLC 메모리(134)의 어레이를 포함한다. 몇몇 실시예들에서, SLC(132) 및 MLC(134) 메모리는 분리된 플래시 메모리 칩들이지만, 다른 실시예들에서 SLC 및 MLC 메모리는 하나의 칩에 포함될 수 있다. 메모리 어레이들(132 및 134)은 또한 서로 다른 밀도의 MLC 메모리로 구성될 수 있다. 어레이(132)는 MLC(4 레벨)일 수 있고, 어레이(134)는 예를 들어 MLC(8 레벨)일 수 있다. 도 1에 예시된 SLC(132) 및 MLC(134) 메모리는 각각 추가로 메모리의 다수의 뱅크들 및 블럭들로 구성될 수 있다. 도 1에 도시된 SLC(132) 및 MLC(134) 메모리 블럭들의 각각은 다수의 메모리 칩들로 구성될 수 있다. 메모리 디바이스(100)의 SLC 및 MLC 메모리의 양(예를 들어, 용량)은 동일하거나 동일하지 않을 수 있다. 일부 실시예들(예를 들어, SLC 및 MLC 메모리를 포함하는 단일 칩)에서, SLC 어레이 및 MLC 어레이의 크기는 주어진 애플리케이션에 대하여 SLC 대 MLC 메모리의 희망하는 양에 따라 할당될 수 있다. 본 개시물에 따른 또다른 실시예에서, 도 1의 메모리 디바이스는 2개의 SLC 칩들 및 2개의 MLC 칩들을 가지는 2-방향 인터리빙 메모리 디바이스일 수 있다. 또한, 본 개시물의 다양한 실시예들에 따르면, SLC 및 MLC 칩들의 다른 양들이 가능할 수 있다.
도 1의 메모리 디바이스는 또한 사용 테이블(136)을 포함한다. 사용 테이블은 제어기(170)에 의해 메모리 디바이스(100)의 다양한 LBA들에 대한 사용 데이터(예를 들어, 수행되는 기록 동작들)를 저장하도록 사용된다. 예를 들어, LBA 상에서 기록 동작이 수행될 때마다, 그 LBA에 대한 연관된 사용 데이터가 업데이트될 것이다. 사용 테이블(136)은 또한 주어진 LBA가 기록된 횟수와 달리 언제 마지막으로 기록된 것인지를 표시하는 사용 정보(예를 들어, 시간 스탬프)를 저장할 수 있다. 예를 들어, LBA들은 LBA가 기록된 누적 횟수 대신에 특정 LBA가 마지막으로 기록된 이래로 얼마나 많은 시간이 경과했는지(예를 들어, 분, 일, 월, 등등)에 기초하여 맵핑될 수 있다. 시간 스탬프를 LBA에 할당하는 것에 부가하여, LBA들은 그 대신에 시간 그룹에 할당될 수 있다. 제 1 시간 그룹에 할당된 LBA들은 이번 달에 사용된 LBA들을 표현할 수 있는 반면, 제 2 시간 그룹에 할당된 LBA들은 지난달에 사용된 LBA들을 표현할 수 있다. 다양한 실시예들에 따르면, 사용은 또한 메모리 디바이스에 전력이 공급될 때 또는 전력이 공급된 이후의 특정 시간 프레임 동안 어떤 LBA들이 사용되는지를 추적하는 것을 포함한다. 특정 시간 프레임은 또한 예를 들어, 리셋 동작 이후가 될 수 있다. 이 LBA들은 그 후에 일반적으로 더 높은 밀도(예를 들어, MLC(4 레벨)) 메모리보다 빨리 액세스될 수 있는 더 낮은 밀도(예를 들어, SLC)의 메모리에 할당될 수 있다. 이것은 예를 들어, 부트 로드 동작(boot load operation) 동안 액세스 시간을 감소시키는 것과 같이 시동(start up) 성능을 개선할 수 있다. 사용 테이블(136) 내에 저장된 사용 데이터는 개별 LBA들의 사용에 제한되지 않는다. 다수의 LBA들 또는 LBA들의 범위들을 사용하는 것에 관한 사용 데이터가 또한 저장될 수 있다. 사용 테이블은 또한 원하는 경우에 소거될 수 있다. 예를 들어, 메모리 디바이스(100)에 접속된 호스트(110)는 사용 테이블(136)의 전부 또는 일부분이 소거될 것을 지시하는 특정 명령을 전송할 수 있다. 사용 테이블의 일 예가 도 1의 블럭(136)에 도시된다.
사용 테이블(136)은 휘발성 및 비휘발성 메모리 부분 중 하나 또는 모두를 가지는 집적 회로 디바이스와 같은 독립형 구성요소 내에 저장될 수 있다. 휘발성 및 비휘발성 메모리 모두를 가지는 실시예들에 대하여, 휘발성 메모리는 메모리 디바이스의 동작 동안 현재 사용 테이블을 유지할 수 있다. 그 후에 사용 테이블은 휘발성 메모리로부터 비휘발성 메모리로 주기적으로 복사될 수 있다. 현재 사용 테이블(136)은 또한 전력이 공급될 때 휘발성 메모리로 로딩될 수 있고, 메모리 디바이스의 전력이 차단되는 동안 비휘발성 메모리로 다시 이동될 수 있다. 다른 실시예들은 사용 테이블(136) 데이터가 메모리 디바이스(100)의 메모리 어레이(132/134) 내에 저장되는 것을 허용한다. 예를 들어, 사용 테이블 데이터는 메모리 디바이스 내의 LBA와 연관된 데이터와 함께(예를 들어, 부가되어) 저장될 수 있다. 다른 실시예들에서, 사용 테이블은 SLC(132) 또는 MLC(134) 메모리의 지정된 위치에 저장될 수 있다.
도 1은 또한 프로세서(110)에 결합된 메모리 디바이스(100)를 예시한다. 메모리 디바이스(100)는 다수의 버스들 및 신호들을 포함할 수 있는 인터페이스(174)를 통해 프로세서(110)에 결합된다. 예를 들면, 프로세서에 의해 생성된 제어 신호들은 제어 버스(172)에 의해 메모리 디바이스에 결합될 수 있다. 추가로, 어드레스 버스(142) 및 데이터 버스(162)가 또한 도면에 도시되어 있다. 인터페이스(174)는 전술된 인터페이스 프로토콜들(예를 들어, USB, SATA, PATA, 등) 중 하나를 따를 수 있다.
도 2는 본 개시물의 실시예들을 구현할 때, 제어기(170)에 의해 수행되는 다양한 동작들 중 몇몇의 흐름도를 예시한다. 본 개시물의 일부 실시예들에서, 메모리 디바이스의 제어기는 LBA가 메모리 디바이스(100) 내에 할당되어야 할 위치를 결정한다(200). 전술된 것과 같이, FAT 테이블은 빈번하게 사용될 수 있다. 따라서, 본 개시물의 일 실시예에 따르면, 메모리 디바이스(100)의 제어기(170)는 FAT와 연관된 LBA들을 SLC(예를 들어, MLC(2 레벨) 메모리)에 할당할 수 있다(214). 이 실시예에 따른 FAT LBA들은 SLC 메모리에 영구적으로 할당될(예를 들어, 확정될(pinned)) 수도 있다. 다른 실시예들에서, 제어기는 FAT LBA들을 MLC 메모리에 할당할 수 있고(206), 제어기(170)는 사용에 기초하여 FAT 테이블들을 이동시킬 수 있다. 따라서, 일 실시예에 따르면, 모든 LBA들은 먼저 MLC 메모리(206)에 기록될 수 있다(206). 다른 실시예들에서, 모든 LBA들은 먼저 SLC 메모리에 할당될 수 있다(214). 또 다른 실시예들은 기록 동작이 수행될 모든 LBA들을 SLC 메모리에 할당할 수 있다. 이 실시예들에서, 현재 기록되는 LBA가 이미 MLC 메모리에 할당되어 있다면, 제어기(170)는 기록되는 LBA가 궁극적으로 SLC 메모리에 할당되어야 하는지 또는 MLC 메모리에 할당되어야 하는지를 결정할 수 있다.
제어기는 또한 동작 동안 메모리 디바이스의 LBA들에 대한 사용 테이블 데이터를 추적하여 유지한다(예를 들어, 업데이트한다)(208/216). 만약 현재 MLC 메모리에 할당된 LBA의 사용이 일부 임계값을 초과하면(210), 제어기는 LBA와 연관된 데이터를 SLC 메모리로 이동시키는(그리고 LBA를 SLC 메모리 내의 위치에 재할당하는) 것을 시도할 것이다(212). 일 실시예에서, 상기 임계값은 주어진 LBA에서 수행된 1000회의 기록 동작들일 수 있다. 그러나, 실시예들은 단일 임계값에 제한되지 않는다. 예를 들어, 임계값은 메모리에서 수행된 전체 기록 동작들의 일부일 수 있다(212). 만약 MLC 메모리에 할당된 모든 LBA들에 대한 사용이 임계값 미만이 되면, 그 LBA들은 계속해서 MLC 메모리에 할당될 것이다.
일 실시예에 따르면, LBA가 SLC 메모리에 할당될 때마다, 제어기(214)로부터 또는 MLC 메모리에 할당된 LBA가 임의의 임계값을 초과하기 때문에(212), SLC 메모리 내에 충분한 수의 여분의 위치들이 존재하는지에 대해 결정된다(218). 여분의 위치들은 데이터 처리(handling) 및 하우스키핑(housekeeping)이 메모리 디바이스에서 수행되는 것을 허용하는 것이 바람직하다. 만약 SLC로의 현재 기록 동작이 발생한 이후에 SLC 내에 충분한 여분들이 존재하면, 제어기에 의한 추가의 동작은 불필요하며, LBA는 SLC 메모리에 할당된다. 그러나 만약 LBA의 SLC 메모리로의 현재 할당이 너무 적어서 SLC 메모리 내에 여분의 위치들을 발생하면, 제어기는 SLC 메모리 내에 최소 개수의 여분의 위치들을 유지하기 위해 본 개시물의 다양한 실시예들에 따른 데이터 관리 기능들을 수행할 것이다. 예를 들어, 제어기는 SLC에 현재 할당된 각각의 LBA에 대하여 사용 데이터를 검토할 것이다. SLC 메모리에 현재 할당된 LBA가 그와 연관된 최소한의 사용을 가지는지에 따라, 그 LBA와 연관된 데이터는 MLC 메모리(예를 들어, 다음의 더 높은 밀도의 메모리)로 이동될 것이다(220). LBA들에 대한 사용을 표현하기 위해 시간 스탬프를 사용하는 실시예들에서, SLC 메모리에 할당된 가장 최근에 사용된 LBA는 MLC 메모리로 이동될 것이다. 하나 이상의 실시예들에 따르면, LBA가 특정 시간 주기에 걸쳐 기록 동작을 경험하지 않았다면, 데이터가 더 높은 밀도의 메모리로 이동될 것이다(예를 들어, SLC로부터 MLC로). 예를 들어, 해당 LBA의 시간 스탬프가 LBA가 한 달 이상 기록되지 않았다고 표시하는 경우에 데이터는 MLC(4 레벨) 메모리로부터 MLC(8 레벨) 메모리로 이동될 수 있다. 본 개시물의 다양한 실시예들에 따르면, 다른 기간들이 가능하다.
SLC에 현재 할당된 최소 사용된 LBA와 연관된 데이터의 MLC 메모리(220)로의 이동 동작을 수행함으로써(220), 현재 LBA의 SLC 메모리로의 기록 동작이 종료된 후에 SLC 메모리 내에 충분한 양의 여분의 위치들이 존재해야 한다. 일부 실시예들에 따르면, 현재 SLC 메모리에 할당된 최소 사용된 LBA의 사용이 임의의 양을 초과하는 경우에 제어기는 SLC 메모리로의 기록 동작이 진행되는 것을 막을 수도 있다. 이 상황에서, SLC 메모리에 할당되는 것이 금지된 LBA는 그 대신에 MLC 메모리로 할당될 수 있다. LBA와 연관된 데이터가 SLC로부터 MLC로 이동되거나(220) 그 반대로 이동되면(212), 그 LBA와 연관된 사용 데이터는 적어도 본 개시물의 일 실시예에 따라 증가되지 않는다.
본 개시물의 다양한 실시예들에 따라 MLC 및 SLC 메모리 내부에서 또는 이들 사이에서 LBA들과 연관된 데이터의 이동이 발생하는 동안, 제어기(170)는 또한 메모리 디바이스 상에서 물리적 웨어 레벨링 동작들을 수행할 수 있다. 예를 들어, MLC 메모리에 할당된 LBA는 MLC 메모리 내에 위치된 또다른 PBA에 재할당될 수 있다. 따라서, LBA는 메모리 영역의 동일한 물리적 메모리 셀들에 대한 기록 동작들 모두를 수행하지 않고 메모리(예를 들어, MLC 또는 SLC)의 원하는 영역 내에 남아있게 된다. 유사한 물리적 웨어 레벨링은 메모리의 SLC 영역에 대해서도 수행된다.
도 3 내지 5는 본 개시물의 일 실시예에 따른 데이터 이동 및 기록 동작을 예시한다. 도 3은 메모리 디바이스(300)의 2-방향 인터리빙 실시예를 예시한다. 이 구성은 데이터의 큰 부분들이 2개의 메모리 칩들에 의해 공유되는 것을 허용한다. 그러나, 본 개시물에 따른 메모리 디바이스들은 2-방향 인터리빙 구성들에 제한되지 않는다. 도 3의 메모리 디바이스(300)는 제어기(302), SLC 메모리(306), MLC 메모리(308) 및 SLC 및 MLC 메모리를 제어기(304)에 결합하는 데이터 버스를 가지는 것으로 도시된다. 도 3에 도시된 실시예에서, SLC 메모리(306)는 2개의 플래시 SLC 메모리 집적 회로들(예를 들어, 칩들)(310/312)을 포함한다. 도 3에 도시된 메모리 디바이스(300)의 MLC 메모리(308)는 2개의 플래시 MLC 메모리 칩들(314/316)을 포함한다. 다른 실시예들은 예를 들어, 서로 다른 개수의 SLC 및 MLC 칩들을 갖는다. 도 3에 도시된 메모리 디바이스는 본 개시물의 실시예들에 집중하도록 간략화되었다. 다른 구성요소들은 당업자들에게 공지된 것과 같이 메모리 디바이스(300) 내에 포함될 수 있다.
도 3은 SLC 메모리(306) 내의 위치들(322)과, 그들의 할당된 LBA들 및 각각의 사용 데이터를 도시한다. 도 1에 대해 전술된 것과 같이, 사용 데이터는 LBA와 연관된 위치 내에 저장될 수 있거나 서로 다른 위치(136)에 저장될 수 있다. 도 3의 실시예는 4개의 LBA들이 사전에 SLC 메모리에 할당된 일 실시예를 예시한다. 다른 실시예들은 임의의 주어진 시간에 MLC 메모리에 할당된 LBA들만을 가질 수 있다. 도 3에 도시된 본 실시예에서, 최소 개수의 여분의 SLC 위치들은 2개이다. 그러나, 본 개시물의 실시예들은 2개의 여분의 위치들을 유지하는데 제한되지 않는다.
도 4는 도 2의 블럭(214)에 도시된 것과 같이 LBA가 SLC 메모리에 할당되는 동작을 예시한다. 이 예에서, 새로운 데이터를 위한 공간을 형성하고, SLC 메모리(306) 내에서 요구되는 2개의 여분 위치들을 유지하기 위해 이동 동작이 수행된다. 도 2를 다시 참조하면, 최저 사용을 가지는 LBA와 연관된 데이터는 SLC 메모리(306) 내에 최소 개수의 여분의 위치들을 유지하기 위해 MLC 메모리로 이동된다(220). 이 예에서, 위치(322)로 할당되는, LBA=2(사용=1을 가짐)와 연관된 데이터는 MLC 메모리(308)로 이동된다(418). 도 5는 LBA=7에서의 기록 동작(520)을 예시하며, 연관된 데이터는 SLC 메모리(306)로 기록된다. 기록 동작(520) 및 이동 동작(418)은 임의의 순서로 수행될 수 있다. 상기 실시예들은 이동 동작(418)이 기록 동작(520) 이전에 발생해야 하는 것으로 제한되지 않는다. 도 5에 예시된 것과 같이, 2개의 요구되는 여분의 메모리 위치들 중 하나는 효율적으로 SLC 메모리 내에 재배치된다. 그러나, 기록 동작(520)이 종료하면, 2개의 필요한 여분 위치들은 SLC 메모리(306) 내에 여전히 존재하는 것으로 도시된다. 도 3 내지 5에 도시된 본 개시물의 다양한 실시예들에 따르면, 다수의 더 많은 메모리 위치들 및 LBA들이 가능하다는 것에 주목해야 한다. 추가로, 다양한 실시예들에 따른 이동 동작들은 또한 그 사용이 이동 동작이 요구되는지 결정하기 위해 사용된 LBA와 함께 다수의 LBA들을 이동시키는 것을 포함할 수 있다. 예를 들어, 몇몇 실시예들에 따르면, 만약 메모리의 임의의 메모리 세그먼트가 논리 블럭들의 배수(예를 들어, 4LBAs, 8LBAs, 등)의 액세스들에서 가장 효율적으로 사용되는 구조를 가지면, 다양한 실시예들은 LBA 사용이 단일 LBA들에 의해 추적되는 경우에도 이 다양한 크기들의 LBA들의 그룹들을 이동시킬수 있다. 예를 들어, 만약 LBA=1이 이동될 것으로 결정되면, LBA들 2, 3, 4은 본 개시물의 다양한 실시예들에 따라 동일한 동작 동안 이동될 수도 있다.
도 1을 다시 참조하면, 본 개시물에 따른 실시예들은 프로세서(110)와 같은 호스트와 메모리 디바이스를 결합하기 위해 표준 인터페이스(174)를 가지는 메모리 디바이스(100)를 포함할 수 있다. 하드 디스크 드라이브(HDD)들을 위해 구성된 것과 같은 다양한 유형의 표준 인터페이스들이 있다. 예를 들어, SATA 및 PATA는 통상적인 HDD 인터페이스들이다. USB 및 SD 인터페이스들과 같은 추가적인 표준 비-HDD용 인터페이스 또한 당업계에 존재한다. 상기 및 다른 표준 인터페이스들 및 프로토콜들을 사용하는 본 개시물의 실시예들은 현존하는 프로세서들과, 상기 인터페이스들을 사용하기 위해 이미 구성된 제어기들에 의해 사용될 수 있다.
본 개시물에 따른 일 실시예에서, 인터페이스(174) 및 제어기(170)는 표준 HDD 인터페이스 및 프로토콜을 에뮬레이트(emulate)하도록 구성된다. 일반적으로, HDD들은 캐시 메모리(예를 들어, RAM) 및 회전하는 자기 매체 모두를 포함한다. 일반적인 HDD와 상호작용하는 호스트는 데이터가 HDD 데이터 캐시 내에 또는 자기 매체 위에 저장되어야 하는지 결정할 것이다. 예를 들어, FAT는 종종 호스트에 의해 HDD 데이터 캐시 내에 저장되는데 이는 FAT가 빈번하게 업데이트될 가능성이 있기 때문이다. 업데이트될 가능성이 적은 데이터는 호스트에 의해 자기 매체에 저장된다. 본 개시물의 몇몇 실시예들에 따르면, 호스트(110)는 메모리 디바이스(100)가 일반적인 HDD가 아니며, 따라서 메모리 디바이스(100)와 통신할 때 표준 HDD 명령들을 사용해야 한다는 것을 알지 못한다. 본 개시물의 실시예들에 따르면, 제어기(170)는 호스트로부터 데이터 및 명령들을 수신하여 이에 따라 SLC(132) 및/또는 MLC(134) 메모리 내의 저장을 지시하도록 구성된다. 예를 들어, 호스트가 신용하는 FAT 테이블은 제어기(170)에 의해 SLC 메모리(132) 내에 저장되는 대신에 HDD 데이터 캐시 내에 저장된다. 호스트(110)가 HDD의 자기 매체에 저장하려고 하는 데이터(예를 들어, 덜 빈번하게 업데이트되는 데이터)는 MLC 메모리(134) 내에 저장된다. 본 개시물의 다양한 실시예들에 따른 제어기(170)는 도 2를 참조하여 논의된 것과 같이 사용 테이블(136)을 업데이트하고 LBA들 상에서 동작들을 수행할 수 있다. 예를 들어, 도 2의 결정 블럭(210)에 대하여, MLC 메모리(134)에 할당된 LBA와 연관된 데이터는 LBA에 대한 사용 값이 임의의 특정 값을 초과하면 SLC 메모리(132) (및 SLC 내의 상응하는 위치에 재할당된 LBA)로 이동될 수 있다.
RAM 캐시 메모리 및 회전하는 자기 매체를 가지는 전술된 표준 HDD 인터페이스 및 프로토콜과 유사한 또 다른 HDD 인터페이스 및 프로토콜이 존재한다. 이 인터페이스 및 프로토콜은 T13 기술 위원회에 의해 주장되는 "Non Volatile Cache Command Proposal for ATA8-ACS(ATA8-ACS에 대한 비휘발성 캐시 명령 제안)"에서 설명된다. ATA8-ACS 제안은 전술된 것과 같은 휘발성 캐시 메모리(예를 들어, RAM) 대신에 비휘발성 캐시 메모리 및 회전 매체를 가지는 전통적인 HDD 디바이스와의 인터페이싱을 논의한다. 본 개시물의 다양한 실시예들은 제안된 ATA8-ACS 프로토콜을 사용할 수도 있다. 예를 들어, 호스트(110)는 비휘발성 캐시 명령들의 사용을 통해 ATA8-ACS 프로토콜에 따라 호스트(110)가 비휘발성 캐시 메모리라고 신용하는 것에 데이터가 저장되는 것을 표시할 수 있다. 다양한 실시예들 중 하나 이상의 실시예에 따른 제어기(170)는 ATA8-ACS 명령을 해석하여 데이터를 메모리 디바이스(100)의 SLC(예를 들어, 최저 밀도의) 메모리(132)로 전송한다. 그 대신에, 호스트(110)가 회전하는 자기 매체인 것으로 신용하는 것에 저장되도록 지시하는 데이터는 제어기(170)에 의해 메모리 디바이스(100)의 MLC(예를 들어, 더 높은 밀도의) 메모리(134)로 전송된다. ATA8-ACS 프로토콜에 따르면, 호스트(110)는 호스트가(110) 메모리 디바이스의 비휘발성 캐시 메모리 부분이라고 신용하는 것에 하나 이상의 LBA들을 고정시킬 수 있다. 다양한 실시예들에 따르면, 이 LBA들은 SLC 메모리(132) 또는 본 개시물의 실시예들에 따른 메모리 디바이스(100)의 최저 밀도의 메모리에 고정될 것이다.
본 개시물의 다른 실시예들에서, 호스트(110)는 메모리 디바이스(100)의 실제 특성(예를 들어, 플래시 메모리)을 인식할 수 있다. 이 실시예에서, 호스트는 메모리 디바이스에 대한 사용 테이블을 유지하고, 도 2에 도시되고 전술된 것과 같은 다양한 실시예들의 다양한 동작들을 수행할 것을 메모리 디바이스 제어기(170)에 지시한다. 예를 들어, 호스트(110)는 저장될 데이터의 특성에 기초하여 메모리 디바이스의 SLC 메모리(132) 내에 데이터를 저장할 것을 메모리 디바이스(100)에 지시할 수 있다. 예를 들어, 호스트(110)는 FAT에 대한 빈번한 업데이트의 가능성으로 인해 메모리 디바이스(100)에 대한 FAT가 메모리 디바이스(100)의 SLC 메모리(132) 내에 저장되도록 할당할 수 있다(214). 호스트(110)는 또한 LBA가 빈번하게 사용되지(예를 들어, 기록되지) 않을 가능성으로 인해 데이터가 메모리 디바이스의 MLC 메모리 내에 저장될 것을 지시할 수 있다(206). 저장될 데이터와 함께, 호스트는 또한 메모리 디바이스(100) 내의 데이터의 희망하는 목적지(예를 들어, SLC 또는 MLC)를 표시하는 표시자(예를 들어, 플래그)를 제어기(170)에 전송할 수 있다.
다양한 실시예들에 따르면, 호스트는 모든 LBA들을 SLC 메모리에 할당하거나, 모든 LBA들을 MLC 메모리에 할당하거나, 데이터의 특성에 기초하여 주어진 LBA가 할당될 위치를 동적으로 결정할 수 있다. 예를 들어, 데이터의 특성은 주어진 LBA와 연관될 데이터의 알려진 또는 예상된 사용 빈도를 의미할 수 있다. LBA들이 SLC에 할당되는지, MLC에 할당되는지, 또는 동적으로 할당되는지에 따라, 도 2에 예시된 동작들은 본 개시물의 다양한 실시예들에 따라 LBA들 상에서 수행될 수 있다. 예를 들어, MLC 메모리(134)로의 이동 동작들(220)은 SLC 메모리(132) 내에 충분한 양의 여분의 위치들을 유지(218)하기 위해 발생할 수 있다. 호스트에 의해 이 동작들을 수행하도록 하는 결정은 호스트(110)에 의해 유지되는 것과 같은 사용 테이블 데이터에 기초하여 실행될 수 있다. 호스트(110)는 메모리 디바이스(100) 내에 포함된 SLC 및 MLC 메모리의 양에 관하여 문의할 수도 있다. 본 개시물의 실시예들은 또한 전부 SLC로, 전부 MLC로 또는 SLC 및 MLC 메모리 양자의 조합으로 구성될 수 있는 메모리 디바이스들을 사용할 수 있다. 호스트는 또한 SLC 및 MLC 메모리의 조합으로 구성된 디바이스들 내에서 SLC 및 MLC로 표기된 메모리 사이의 분리에 대하여 문의할 수 있다.
추가적인 실시예들은 메모리 디바이스 제어기(170) 또는 호스트(110)가 사용 테이블(136)을 사용하는 대신에 SLC(132) 메모리를 향해 지시되는 포인터를 유지하는 것을 허용한다. 포인터들은 당업자들에게 공지되어 있다. 이 실시예들에 따르면, 단일 포인터가 사용되며 상기 포인터는 SLC(132) 메모리 공간을 통해 진행한다. SLC 메모리(132) 내에 새로운 위치가 필요할 때, 포인터가 검색되며, 상기 포인터에 의해 참조되는 위치 내의 현재의 SLC 데이터는 다시 맵핑되어 MLC 메모리(134)로 이동된다. 포인터에 의해 참조되는 SLC 위치는 그 후에 SLC 메모리(132) 내에 저장될 새로운 데이터로 오버라이트(overwrite)되며, 상기 포인터는 다음 SLC 메모리(132) 위치로 진행한다. 이 실시예들은 또한 메모리 디바이스 또는 호스트가 SLC 메모리 내에 남아 있는 것이 적절하다고 판단하는 데이터를 SLC(예를 들어, FAT)에 고정할 수 있다.
도 6은 본 개시물의 일 실시예에 따른 적어도 하나의 메모리 디바이스를 가지는 전자 시스템의 기능적인 블럭도이다. 도 6에 예시된 메모리 디바이스(600)는 프로세서(610)에 결합된다. 프로세서(610)는 마이크로 프로세서 또는 일부 다른 유형의 제어 회로일 수 있다. 메모리 디바이스(600) 및 프로세서(610)는 전자 시스템(620)의 일부분을 형성한다. 메모리 디바이스(600)는 본 개시물의 실시예들의 이해를 돕는 메모리 디바이스들의 특징들에 집중하기 위해 간략화되었다.
메모리 디바이스(600)는 로우들 및 컬럼들로 이루어진 뱅크들 내에 배치될 수 있는 메모리 셀들(630)의 어레이를 포함한다. 메모리 어레이(630)는 서로 다른 밀도들을 가지는 메모리의 적어도 2개의 어레이들(632/634)을 포함한다. 예를 들어, 메모리 어레이 세그먼트(632)는 SLC 또는 MLC(4레벨) 메모리일 수 있고, 메모리 어레이 세그먼트(634)는 MLC(8 레벨) 메모리일 수 있다. 하나 이상의 실시예들에 따르면, 이 메모리 셀들은 플래시 메모리 셀들이다. 각각의 어레이(632/634)는 메모리 셀들의 다수의 뱅크들 및 블럭들로 구성될 수 있다.
어드레스 버퍼 회로(640)는 어드레스 입력 접속부들 A0-Ax(642) 상에서 제공되는 어드레스 신호들을 래치(latch)하도록 제공된다. 메모리 어레이(630)를 액세스하기 위해, 어드레스 신호들이 수신되고, 로우 디코더(644) 및 컬럼 디코더(646)에 의해 디코딩된다. 본 발명의 장점에 의해, 어드레스 입력 접속부들의 개수는 메모리 어레이(630)의 구조 및 밀도에 의해 결정된다는 것이 당업자들에 의해 인식될 것이다. 즉, 어드레스들의 개수는 증가된 메모리 셀 개수들 및 증가된 뱅크 및 블럭 개수들에 따라 증가한다.
메모리 디바이스(600)는 감지/데이터 캐시 회로(650)를 사용하여 메모리 어레이 컬럼들 내에서의 전압 또는 전류 변화들을 감지함으로써 메모리 어레이(630) 내의 데이터를 판독한다. 일 실시예에서, 감지/데이터 캐시 회로(650)는 메모리 어레이(630)로부터의 데이터의 로우(row)를 판독하고 래치하도록 결합된다. 데이터 입력 및 출력 버퍼 회로(660)는 다수의 데이터 접속부들(662)을 통한 프로세서(610)와 의 양방향 데이터 통신을 위해 포함된다. 기록 회로(655)는 메모리 어레이(630)에 데이터를 기록하기 위해 제공된다.
제어 회로(670)는 또한 사용 테이블 블럭(660)에 결합되는 것으로 도시된다. 본 개시물의 다양한 실시예들에 따른 사용 테이블(660)은 메모리 어레이(630)의 LBA들의 사용과 관련된 데이터를 저장한다. 사용 테이블 블럭(660)은 도 6에 도시된 것과 같이 휘발성 메모리(674) 및 비휘발성 메모리(676) 모두를 사용하는 별개의 메모리 디바이스일 수 있다. 그러나, 본 개시물의 다양한 실시예들은 이에 제한되지 않는다. 다른 실시예들은 LBA들의 사용 데이터를 저장하기 위해 메모리 어레이(630)를 사용할 수 있다. 사용 데이터는 메모리 어레이(630)의 지정된 위치 내에 상주할 수 있거나 메모리 어레이(630) 내의 LBA에 상응하는 위치에 저장될 수 있다.
제어 회로(670)는 본 개시물의 다양한 실시예들의 특징들을 구현하도록 부분적으로 구성된다. 일 실시예에서, 제어 회로(670)는 상태 머신을 사용할 수 있다. 하나 이상의 실시예들에 따르면, 제어 회로(670), 어드레스 회로(640), I/O 회로(660), 로우 디코딩(644), 기록/소거(655), 컬럼 디코딩(646) 및 감지/데이터 캐시(650) 기능 블럭들은 도 1에 도시된 제어기(170)를 포함할 수 있다. 제어 신호들 및 명령들은 프로세서(610)에 의해 명령 버스(672)를 통해 메모리 디바이스(600)로 전송될 수 있다. 명령 버스(672)는 이산 신호(discrete signal)일 수 있거나 다수의 신호들(예를 들어, 명령 버스)로 구성될 수 있다. 이 명령 신호들(672)은 데이터 판독, 데이터 기록(프로그래밍) 및 소거 동작들을 포함하는 메모리 어레이(630) 상의 동작들을 제어하기 위해 사용된다. 명령 버스(672), 어드레스 버스(642) 및 데이터 버스(662)는 다수의 표준 인터페이스들(678)을 형성하기 위해 모두 결합될 수 있거나 부분적으로 결합될 수 있다. 예를 들면, 메모리 디바이스(600)와 프로세서(610) 사이의 인터페이스(678)는 범용 직렬 버스(USB) 인터페이스일 수 있다. 인터페이스(678)는 또한 다수의 하드 디스크 드라이브들(HDD)과 함께 사용되는 표준 인터페이스일 수 있다. 예를 들어, 인터페이스는 SATA 또는 PATA 인터페이스의 형태를 취할 수 있다. 다른 HDD 인터페이스들은 당업자들에게 공지되어 있다.
결론
본 개시물의 다양한 실시예들은 SLC 및 MLC 메모리 모두를 가지는 하이브리드 메모리 디바이스들 내에 저장된 논리적 블럭 어드레스들의 추적된 사용에 기초하여 논리적 블럭 어드레스들을 관리하기 위한 방법들을 제공한다. 또한 다수의 논리적 블럭 어드레스 관리 동작들을 수행하도록 구성된 장치가 개시되며, 상기 동작들은 하이브리드 메모리 디바이스 내에 저장된 논리적 블럭 어드레스들의 추적된 사용에 응답하여 수행된다.
특정 실시예들이 본 명세서에서 도시되고 설명되었지만, 당업자는 동일한 목적을 달성하기 위해 예측되는 임의의 장비가 도시된 특정 실시예들을 대신할 수 있음을 인식할 것이다. 그 응용은 본 발명의 임의의 대응들 또는 변형들을 커버하기 위한 것이다. 따라서 본 발명은 명백하게 청구항들 및 그 등가물들에 의해서만 제한된다.

Claims (20)

  1. 제 1 밀도를 각각 가지는 메모리 셀들의 제 1 어레이와, 제 2 밀도를 각각 가지는 메모리 셀들의 제 2 어레이를 포함하는 메모리 디바이스에 저장된 데이터를 관리하기 위한 방법으로서,
    상기 메모리 디바이스의 논리적 어드레스와 연관된 사용을 결정하는 단계; 및
    상기 사용에 적어도 부분적으로 기초하여, 메모리 셀들의 상기 제 1 어레이 및 제 2 어레이 중 하나에 상기 논리적 어드레스와 연관된 데이터를 저장하는 단계를 포함하는, 메모리 디바이스에 저장된 데이터를 관리하기 위한 방법.
  2. 청구항 1에 있어서,
    상기 사용은 상기 논리적 어드레스에 대하여 수행되는 다수의 기록 동작들을 포함하는, 메모리 디바이스에 저장된 데이터를 관리하기 위한 방법.
  3. 청구항 1에 있어서,
    상기 제 1 메모리 어레이는 메모리 셀당 제 1 수의 비트들을 저장하도록 구성된 MLC 메모리 셀들을 포함하고, 상기 제 2 메모리 어레이는 메모리 셀당 제 2 수의 비트들을 저장하도록 구성된 MLC 메모리 셀들을 포함하며, 상기 제 2 수는 상기 제 1 수보다 큰, 메모리 디바이스에 저장된 데이터를 관리하기 위한 방법.
  4. 청구항 1에 있어서,
    상기 메모리 디바이스의 사용 테이블 내에 상기 메모리 디바이스의 논리적 어드레스들과 연관된 사용을 저장하는 단계를 더 포함하는, 메모리 디바이스에 저장된 데이터를 관리하기 위한 방법.
  5. 청구항 4에 있어서,
    상기 논리적 어드레스와 연관된 사용을 유지하는 단계를 더 포함하며, 상기 논리적 어드레스와 연관된 사용을 유지하는 단계는 상기 논리적 어드레스에 대하여 수행되는 기록 동작에 응답하여 상기 사용 테이블을 업데이트하는 단계를 포함하는, 메모리 디바이스에 저장된 데이터를 관리하기 위한 방법.
  6. 청구항 4에 있어서,
    상기 사용은 상기 논리적 어드레스에 대하여 수행되는 기록 동작의 가장 최근의 발생에 상응하는 시간 스탬프를 포함하는, 메모리 디바이스에 저장된 데이터를 관리하기 위한 방법.
  7. 청구항 1에 있어서,
    상기 데이터를 저장하는 단계는 논리적 어드레스를, 상기 데이터가 저장될 상기 제 1 메모리 어레이 및 상기 제 2 메모리 어레이 중 하나의 메모리 내의 물리적 위치와 연관시키는 단계를 더 포함하는, 메모리 디바이스에 저장된 데이터를 관리하기 위한 방법.
  8. 청구항 1에 있어서,
    상기 사용을 결정하는 단계는 향후 사용을 예측하는 단계를 포함하는, 메모리 디바이스에 저장된 데이터를 관리하기 위한 방법.
  9. 청구항 1에 있어서,
    상기 제 1 메모리 어레이 및 상기 제 2 메모리 어레이 중 하나에 데이터를 초기에 저장하는 단계를 더 포함하는, 메모리 디바이스에 저장된 데이터를 관리하기 위한 방법.
  10. 청구항 1에 있어서,
    상기 논리적 어드레스와 연관된 사용에 적어도 부분적으로 기초하여, 상기 제 2 메모리 어레이에 저장된 데이터를 상기 제 1 메모리 어레이로 이동시키는 단계를 더 포함하는, 메모리 디바이스에 저장된 데이터를 관리하기 위한 방법.
  11. 청구항 1에 있어서,
    상기 데이터의 사용은 상기 데이터가 상기 메모리 디바이스의 전력이 공급된 이후의 특정 시간 프레임 동안 액세스 되는지에 적어도 부분적으로 기초하는, 메모리 디바이스에 저장된 데이터를 관리하기 위한 방법.
  12. 청구항 1에 있어서,
    상기 논리적 어드레스와 연관된 사용을 결정하는 단계는, 상기 사용이 메모리 내의 논리적 위치와 연관될 데이터의 결정된 특성에 응답하여 적어도 부분적으로 결정되는, 논리적 어드레스와 연관된 사용을 결정하는 단계와, 상기 특성에 적어도 부분적으로 기초하여, 상기 메모리 셀들의 제 1 어레이 및 상기 메모리 셀들의 제 2 어레이 중 하나에 상기 데이터를 저장하는 단계를 더 포함하는, 메모리 디바이스에 저장된 데이터를 관리하기 위한 방법.
  13. 청구항 12에 있어서,
    상기 데이터의 특성은 상기 데이터의 사용 빈도인, 메모리 디바이스에 저장된 데이터를 관리하기 위한 방법.
  14. 제 1 밀도를 각각 가지는 메모리 셀들의 제 1 어레이;
    제 2 밀도를 각각 가지는 메모리 셀들의 제 2 어레이; 및
    메모리 디바이스 내의 논리적 어드레스의 사용 데이터를 결정하고, 상기 사용에 적어도 부분적으로 기초하여, 상기 메모리 셀들의 제 1 어레이 및 제 2 어레이 중 하나에 상기 논리적 어드레스와 연관된 데이터를 저장하도록 구성된 제어 회로를 포함하는 메모리 디바이스.
  15. 청구항 14에 있어서,
    상기 사용 데이터는 상기 논리적 어드레스 상에서 수행되는 다수의 기록 동작들을 포함하는 메모리 디바이스.
  16. 청구항 14에 있어서,
    상기 제어 회로는 상기 메모리 셀들의 제 1 어레이 및 제 2 어레이 상에서 웨어 레벨링(wear leveling) 동작을 수행하도록 추가적으로 구성되는 메모리 디바이스.
  17. 청구항 14에 있어서,
    상기 사용 데이터는 상기 논리적 어드레스 상에서 가장 최근의 기록 동작이 수행된 이래로 경과한 시간이 상기 사용 데이터로부터 결정될 수 있도록 하는 데이터를 포함하는 메모리 디바이스.
  18. 청구항 14에 있어서,
    상기 제어 회로는, 상기 메모리 셀들의 제 1 어레이 또는 상기 메모리 셀들의 제 2 어레이 상에서 선택적으로 기록 동작을 수행하고, 각각의 논리적 어드레스 상에서 수행되는 다수의 기록 동작들에 적어도 부분적으로 기초하여 물리적 저장 위치들에 상기 논리적 어드레스들을 할당하며, 상기 기록 동작들의 횟수가 임계값을 초과하는 경우에 상기 메모리 셀들의 제 1 어레이에 논리적 어드레스들을 재할당하도록 추가적으로 구성되는 메모리 디바이스.
  19. 청구항 14에 있어서,
    상기 제어 회로는 상기 메모리 디바이스의 제어 회로에 결합되는 호스트로부터의 수신된 명령에 적어도 부분적으로 응답하여, 상기 메모리 셀들의 제 1 어레이 또는 상기 메모리 셀들의 제 2 어레이에 데이터를 기록하도록 추가적으로 구성되는 메모리 디바이스.
  20. 청구항 14에 있어서,
    상기 제어 회로는, 상기 메모리 셀들의 제 2 어레이 내의 위치들이 사용가능한 경우에, 최저 횟수의 기록 동작들이 수행되는 논리적 어드레스와 연관된 데이터를 상기 메모리 셀들의 제 2 어레이로 이동시키거나, 특정 기간보다 긴 기간 동안 기록 동작이 수행되지 않은 논리적 어드레스와 연관된 데이터를 상기 메모리 셀들의 제 2 어레이로 이동시킴으로써, 상기 메모리 셀들의 제 1 어레이 내에서 적어도 특정 개수의 여분 위치들을 유지하도록 추가적으로 구성되는 메모리 디바이스.
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