KR20100088076A

KR20100088076A - 박막 트랜지스터, 다결정 산화물 반도체 박막의 제조 방법, 및 박막 트랜지스터의 제조 방법

Info

Publication number: KR20100088076A
Application number: KR1020100006111A
Authority: KR
Inventors: 유키 나라; 겐이치 우메다; 후미히코 모치즈키
Original assignee: 후지필름 가부시키가이샤
Priority date: 2009-01-29
Filing date: 2010-01-22
Publication date: 2010-08-06
Also published as: JP5606682B2; KR101540127B1; JP2010177431A

Abstract

(과제) In 과 Ga 와 Zn 으로 이루어지는 군 중 적어도 하나의 원소를 함유하는 산화물 반도체로 이루어지는 박막이, 높은 TFT 특성을 가질 수 있는 박막 트랜지스터, 다결정 산화물 반도체 박막의 제조 방법, 및 박막 트랜지스터의 제조 방법을 제공한다.
(해결 수단) 제 1 공정으로서, 기판 (12) 상에, IGZO 계의 조성을 갖는 다결정 소결체를 타깃으로 한 기상 성막법을 이용하여, In 과 Ga 와 Zn 으로 이루어지는 군 중 적어도 하나의 원소를 함유하는 비정질 산화물 반도체로 이루어지는 박막 (10A) 을 성막한다. 제 2 공정으로서 비정질 산화물 반도체로 이루어지는 박막 (10A) 을, 전기로에 투입하고, 그 표면 거칠기 Ra 값을 1.5 nm 이하로 하여 유지하면서 다결정화하는 온도 영역 660 ℃ ∼ 840 ℃ 에서 소성한다.

Description

박막 트랜지스터, 다결정 산화물 반도체 박막의 제조 방법, 및 박막 트랜지스터의 제조 방법{THIN FILM TRANSISTOR, METHOD OF MANUFACTURING POLYCRYSTALLINE OXIDE SEMICONDUCTOR THIN FILM, AND METHOD OF MANUFACTURING THIN FILM TRANSISTOR}

본 발명은, 박막 트랜지스터, 다결정 산화물 반도체 박막의 제조 방법, 및 박막 트랜지스터의 제조 방법에 관한 것이다.

최근, 화상 표시 장치 등에 사용하는 투명한 박막 트랜지스터 (이후의 설명에 있어서, TFT 라고 표기하는 경우가 있다) 의 개발이 활발하게 실시되고 있다. 특히, In-Ga-Zn-O 계 (이후의 설명에 있어서, IGZO 라고 표기하는 경우가 있다) 의 TFT 는, 그 광학 밴드 갭의 넓이로부터 활발하게 개발이 실시되고, 비정질의 IGZO 를 활성층으로서 사용한 TFT 에 관해서 다수의 문헌이 있다 (예를 들어, 일본 공개특허공보 2008-53356호 참조).

여기서, TFT 에 있어서, 비정질의 IGZO 가 사용되는 하나의 이유는, 비정질이기 때문에 표면이 평탄한 활성층을 제조할 수 있고, 활성층 표면의 요철을 요인으로 하는 캐리어 트랩에 의한 TFT 특성의 저하 및 품질의 편차를 회피할 수 있는 것에 있다.

한편, TFT 특성의 하나인 캐리어 이동도를 높이기 위해서는, 일반적으로, 비정질의 반도체보다 결정질의 반도체 쪽이 유효하다. 반도체의 일종인 IGZO 에서도, 조성비가 상이하기 때문에 일률적으로는 비교할 수 없지만, 비정질의 InGaZnO₄ 로 이루어지는 박막을 활성층에 사용한 TFT 에서의 캐리어 이동도가 6 ∼ 9 ㎠V^-1S^-1 (on/off 비 10³) 인데 대해, 단결정의 InGaO₃(ZnO)₅ 로 이루어지는 박막을 활성층에 사용한 TFT 에서의 캐리어 이동도는 80 ㎠V^-1S^-1 (on/off 비 10⁶) 정도인 점에서, 비정질보다 결정질의 IGZO 인 것이 캐리어 이동도는 높은 것으로 추인된다. 따라서, TFT 에 있어서, 캐리어 이동도를 높이기 위해서는, 결정질의 IGZO 를 사용하는 편이 유효한 것으로 생각된다 (예를 들어, Nature, Vol.432 2004) 488 페이지, 및, Sience, Vol.300 (2003) 1269 페이지 참조).

그러나, 결정질, 특히 다결정의 IGZO 로 이루어지는 박막을 활성층으로서 사용하면 일본 공개특허공보 2007-73701호에 나타내는 바와 같이, 비정질의 IGZO 로 이루어지는 박막을 활성층으로서 사용한 경우에 비해, 활성층의 표면성은 거칠어지기 쉽고, 활성층 표면의 요철을 요인으로 하는 캐리어 트랩에 의한 TFT 특성의 저하 및 품질의 편차가 발생한다는 문제가 있다.

일본 공개특허공보 2003-41362호에는, 800 ℃ 에서 열처리된 다결정의 In₂O₃ (ZnO)₂₀ 으로 이루어지는 박막이 개시되어 있으나, 그 표면성에 대해서는 개시되어 있지 않다.

본 발명은, In 과 Ga 과 Zn 으로 이루어지는 군 중 적어도 하나의 원소를 함유하는 산화물 반도체로 이루어지는 박막이, 높은 TFT 특성을 가질 수 있는 박막 트랜지스터, 다결정 산화물 반도체 박막의 제조 방법, 및 박막 트랜지스터의 제조 방법을 제공하는 것을 목적으로 한다.

＜1＞ 표면 거칠기 Ra 값이 1.5 nm 이하이고, In 과 Ga 과 Zn 으로 이루어지는 군 중 적어도 하나의 원소를 함유하는 다결정 산화물 반도체로 이루어지는 활성층을 구비하는 것을 특징으로 하는 박막 트랜지스터.

＜2＞ 상기 다결정 산화물 반도체는 In-Ga-Zn-O 계의 투명 산화물인 것을 특징으로 하는 ＜1＞ 에 기재된 박막 트랜지스터.

＜3＞ 상기 다결정 산화물 반도체의 결정화도가 70 % 이상인 것을 특징으로 하는 ＜1＞ 또는 ＜2＞ 에 기재된 박막 트랜지스터.

＜4＞ In 과 Ga 과 Zn 으로 이루어지는 군 중 적어도 하나의 원소를 함유하는 비정질 산화물 반도체의 박막을, 그 표면 거칠기 Ra 값을 1.5 nm 이하로 하여 유지하면서 다결정화하는 온도 영역에서 소성하는 공정을 포함하는 것을 특징으로 하는 다결정 산화물 반도체 박막의 제조 방법.

＜5＞ 상기 다결정화된 박막은 In-Ga-Zn-O 계의 투명 산화물을 함유하는 것을 특징으로 하는 ＜4＞ 에 기재된 다결정 산화물 반도체 박막의 제조 방법.

＜6＞ 상기 온도 영역은, 660 ℃ 이상 840 ℃ 이하인 것을 특징으로 하는 ＜4＞ 또는 ＜5＞ 에 기재된 다결정 산화물 반도체 박막의 제조 방법.

＜7＞ 상기 소성은 산소 분위기 중에서 실시되는 것을 특징으로 하는 ＜4＞ ∼ ＜6＞ 중 어느 하나에 기재된 다결정 산화물 반도체 박막의 제조 방법.

＜8＞ In 과 Ga 과 Zn 으로 이루어지는 군 중 적어도 하나의 원소를 함유하는 비정질 산화물 반도체로 이루어지는 층을, 그 표면 거칠기 Ra 값을 1.5 nm 이하로 하여 유지하면서 다결정화하는 온도 영역에서 소성하여 활성층으로 하는 공정을 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.

＜9＞ 상기 활성층은 In-Ga-Zn-O 계의 투명 산화물을 함유하는 것을 특징으로 하는 ＜8＞ 에 기재된 박막 트랜지스터의 제조 방법.

＜10＞ 상기 온도 영역은, 660 ℃ 이상 840 ℃ 이하인 것을 특징으로 하는 ＜8＞ 또는 ＜9＞ 에 기재된 박막 트랜지스터의 제조 방법.

＜11＞ 상기 소성은 산소를 포함하는 분위기 중에서 실시되는 것을 특징으로 하는 ＜8＞ ∼ ＜10＞ 중 어느 하나에 기재된 박막 트랜지스터의 제조 방법.

본 발명에 의하면, In 과 Ga 과 Zn 으로 이루어지는 군 중 적어도 하나의 원소를 함유하는 산화물 반도체로 이루어지는 박막이, 높은 TFT 특성을 가질 수 있는 박막 트랜지스터, 다결정 산화물 반도체 박막의 제조 방법, 및 박막 트랜지스터의 제조 방법을 제공한다.

도 1 은 본 실시형태에서 제작된 다결정 산화물 반도체 박막의 모식도.
도 2 는 본 실시형태에 관련된 TFT 로서, 역 스태거형 구조의 TFT 의 일례를 나타내는 모식도.
도 3 은 본 실시형태에 관련된 TFT 로서, 스태거형 구조의 TFT 의 일례를 나타내는 모식도.
도 4(a) ∼ 도 4(c) 는, 본 실시형태에 관련된 다결정 산화물 반도체 박막의 제조 방법의 주요 부분 공정도이고, 도 1 에 나타내는 다결정 산화물 반도체 박막의 종단면도.
도 5(a) ∼ 도 5(c) 는, 본 실시형태에 관련된 박막 트랜지스터의 제조 방법의 주요 부분 공정도이고, 도 2 에 나타내는 역 스태거형 TFT 의 종단면도.
도 6(a) ∼ 도 6(c) 는, 본 발명에 관련된 박막 트랜지스터의 제조 방법의 주요 부분 공정도이고, 도 3 에 나타내는 스태거형 TFT 의 종단면도.
도 7 은 본 실시예에 관련된 박막 시료의 X 선 회절 패턴을 나타내는 도면.
도 8 은 표면 거칠기 Ra 의 측정 결과를 나타내는 도면.
도 9 는 최대 높이 Rz 의 측정 결과를 나타내는 도면.
도 10 은 본 실시예에 관련된 박막 시료의 광 투과율의 측정 결과를 나타내는 도면.

이하, 본 발명의 실시형태의 일례를 도면을 참조하여 설명한다.

또한, 실질적으로 동일한 기능을 갖는 것에는, 전체 도면을 통하여 동일한 부호를 부여하여 설명하고, 경우에 따라서는 그 설명을 생략하는 경우가 있다. 또, 본 실시형태에 있어서 투명이란, 가시광에 대해 투명 혹은 반투명인 것을 나타내고, 실질적으로 가시광에 대해 20 % 이상의 광 투과율을 갖는 것을 나타낸다.

또한, 본 실시형태에 있어서 다결정이란, 후술하는 박막의 결정화도가 70 % 이상인 것을 가리키고, 비정질이란, 박막의 결정화도가 70 % 미만인 것을 가리키는 것으로 한다.

도 1 은, 본 실시형태에서 제작된 다결정 산화물 반도체 박막의 모식도이다.

본 실시형태에 관련된 다결정 산화물 반도체 박막 (10) 은 기판 (12) 상에 형성된다.

(박막)

본 발명의 다결정 산화물 반도체 박막 (10) 은 다결정의 IGZO 계의 산화물 반도체를 함유하고 있고, 또한, 그 평탄성이 높은 것이다. 이 때문에, 다결정 산화물 반도체 박막 (10) 은 TFT 의 활성층으로서 사용한 경우, 활성층 표면의 요철을 요인으로 하는 캐리어 트랩에 의한 TFT 특성의 저하 및 품질의 편차를 회피할 수 있다.

또한, 본 실시형태에 관련된 평탄성은, JIS 규격에 있어서 다음 식으로 정의되는 Ra 값으로 표현하고, 이 값이 1.5 nm 이하로서, 바람직하게는 1.0 nm 이하이며, 더욱 바람직하게는 0.8 nm 이하이다. Ra (산술 평균 거칠기) 의 준거 규격은 「JIS B 0601 (1994) (2001년 개정)」 이다.

[수학식 1]

단, Ra 는 원자간력 현미경에 의한 측정값이고, L 은 라인 프로파일의 주사 거리, F(x) 는 측정점 x 의 높이이다. 또, 최대 높이 Rz 도, JIS 규격에서 정의되는 값으로, 주사 범위에 있어서의 최고점과 최저점의 고저차이다. Rz (최대 높이) 의 준거 규격은 「JIS B 0601 (1994) (2001년 개정)」 이다.

다결정 산화물 반도체 박막 (10) 은 다결정의 IGZO 를 주성분으로 하고 있으면 되고, 그 외에 비정질의 IGZO 나 불순물 등을 함유하고 있어도 된다.

IGZO 로는, 예를 들어, In, Ga 및 Zn 중 적어도 하나를 포함하는 산화물 (예를 들어 In-O 계) 이 바람직하고, In, Ga 및 Zn 중 적어도 2 개를 포함하는 산화물 (예를 들어 In-Zn-O 계, In-Ga 계, Ga-Zn-O 계) 이 보다 바람직하며, In, Ga 및 Zn 를 포함하는 산화물이 특히 바람직하다. 특히, 결정 상태에 있어서의 조성이 InGaO₃(ZnO)_m (m 은 6 미만의 자연수) 으로 나타내는 다결정 산화물이 바람직하고, 그 중에서도, InGaZnO₄ 가 보다 바람직하다.

IGZO 는, 비정질 상태 뿐만 아니라, 다결정 상태에 있어서도, 박막 (10) 의 두께에 따른 투명성을 갖고, IGZO 를 함유하는 다결정 산화물 반도체 박막 (10) 은 가시광에 대해 약 80 % 이상의 광 투과율을 갖는다 (도 10 참조).

다결정 산화물 반도체 박막 (10) 의 형상, 구조, 크기 등에 대해서는 특별히 제한은 없고, 박막의 용도, 목적 등에 따라 선택하면 된다.

(기판)

기판 (12) 의 재질은, 후술하는 소성 온도 영역에 대해 내열성을 갖는 것이면 특별히 한정되지는 않고, 무기 재료, 금속 재료, 및 유기 재료 등을 들 수 있다. 본 실시형태에서는, 특히, 내열성이 있는, 예를 들어 YSZ (지르코니아 안정화 이트륨), 유리, 석영, 사파이어, MgO, SiC, ZnO, LiF, CaF₂ 등의 무기 재료를 바람직하게 들 수 있다.

기판 (12) 의 형상, 구조, 크기 등에 대해서는 특별히 제한은 없고, 박막의 용도, 목적 등에 따라 선택하면 된다.

이와 같은 다결정 산화물 반도체 박막 (10) 은 이하와 같은 TFT 의 활성층으로서 바람직하게 적용된다.

(TFT 의 구성)

본 실시형태에 관련된 TFT 는, 적어도, 게이트 전극, 게이트 절연층, 활성층, 소스 전극 및 드레인 전극을 갖고, 게이트 전극에 전압을 인가하여, 활성층에 흐르는 전류를 제어하고, 소스 전극과 드레인 전극간의 전류를 스위칭하는 기능을 갖는 액티브 소자이다.

TFT 구조로는, 역 스태거 구조 (보텀 게이트형이라고도 불린다) 및 스태거 구조 (탑 게이트형이라고도 불린다) 의 어느 양태이어도 된다.

도 2 는, 본 실시형태에 관련된 TFT 로서, 역 스태거형 구조의 TFT 의 일례를 나타내는 모식도이다. TFT (20) 는, 기판 (12) 상에 게이트 전극 (24) 과, 게이트 절연층 (26) 과, 활성층 (28) 을 순서대로 적층하여 갖고, 활성층 (28) 의 표면 상에 소스 전극 (30) 및 드레인 전극 (32) 이 서로 이간되어 설치된 구성이다.

한편, 도 3 은, 본 실시형태에 관련된 TFT 로서, 스태거형 구조의 TFT 의 일례를 나타내는 모식도이다. TFT (40) 는, 기판 (12) 의 표면 상에 활성층 (28) 을 적층하고, 활성층 (28) 상에 소스 전극 (30) 및 드레인 전극 (32) 이 서로 이간되어 설치되고, 추가로 이들 위에 게이트 절연층 (26) 과, 게이트 전극 (24) 을 순서대로 적층한 구성이다.

또한, 본 실시형태에 관련된 TFT 는, 상기 이외에도, 여러가지 구성을 취할 수 있고, 적절히, 활성층 (28) 상에 보호층이나 기판 (12) 상에 절연층 등을 구비하는 구성이어도 된다.

(게이트 전극)

게이트 전극 (24) 은, 전압의 인가에 의해, 소스 전극 (30) 과 드레인 전극 (32) 사이에 흐르는 전류를 제어한다. 게이트 전극 (24) 을 형성하는 재료로는, 예를 들어, Al, Mo, Cr, Ta, Ti, Au, Ag 등의 금속, Al-Nd, APC 등의 합금, 산화 주석, 산화 아연, 산화 인듐, 산화 인듐 주석 (ITO), 산화 아연 인듐 (IZO) 등의 금속 산화물 도전체, 폴리아닐린, 폴리티오펜, 폴리피롤 등의 유기 도전성 화합물, 또는 이들 혼합물을 바람직하게 들 수 있다.

게이트 전극 (24) 의 두께는 10 nm 이상 1000 nm 이하로 하는 것이 바람직하다.

TFT 가 역 스태거형 TFT (20) 인 경우에는, 게이트 전극 (24) 은 활성층 (28) 보다 하측에 형성되기 때문에, 후술하는 바와 같이, 게이트 전극 (24) 도 활성층 (28) 과 함께, 고온 영역에서 소성된다. 이 때문에, 소성의 온도 영역에 대해 내열성을 갖는 것이 바람직하다. 한편, 스태거형 TFT (40) 의 경우에는, 게이트 전극 (24) 은, 활성층 (28) 보다 상측에 형성되기 때문에, 고온 영역에서 소성되지 않는다. 이 때문에, 내열성을 갖는 것이 아니어도 된다.

(게이트 절연층)

게이트 절연층 (26) 을 형성하는 재료로는, 비유전률이 높은 무기 화합물이나 유기 화합물을 들 수 있다.

상기 무기 화합물로는, 산화 규소, 질화 규소, 산화 게르마늄, 질화 게르마늄, 산화 알루미늄, 질화 알루미늄, 산화 이트륨, 산화 탄탈, 산화 하프늄, 산화 질화 규소, 산화 탄화 규소, 질화 탄화 규소, 산화 질화 탄화 규소, 산화 질화 게르마늄, 산화 탄화 게르마늄, 질화 탄화 게르마늄, 산화 질화 탄화 게르마늄, 산화 질화 알루미늄, 산화 탄화 알루미늄, 질화 탄화 알루미늄, 산화 질화 탄화 알루미늄이나 이들 혼합물을 들 수 있다.

상기 유기 화합물로는, 폴리이미드, 폴리아미드, 폴리에스테르, 폴리아크릴레이트, 광 라디칼 중합계, 광 카티온 중합계의 광 경화성 수지, 혹은 아크릴로니트릴 성분을 함유하는 공중합체, 폴리비닐페놀, 폴리비닐알코올, 노볼락 수지, 및 시아노에틸풀루란 등을 들 수 있다. 또, 이들 폴리머 미립자에 무기 산화물을 피복한 입자도 들 수 있다.

게이트 절연층 (26) 의 막두께로는, 30 nm ∼ 3 ㎛ 가 바람직하고, 보다 바람직하게는 50 nm ∼ 1 ㎛ 이다.

TFT 가 역 스태거형 TFT (20) 인 경우에는, 게이트 절연층 (26) 은 활성층 (28) 보다 하측에 형성된다는 점에서, 후술하는 바와 같이, 게이트 절연층 (26) 도 활성층 (28) 과 함께, 고온 영역에서 소성되기 때문에, 이 온도 영역에 대해 내열성을 갖는 것이 바람직하다. 한편, 스태거형 TFT (40) 의 경우에는, 게이트 절연층 (26) 은, 활성층 (28) 보다 상측에 형성되기 때문에, 고온 영역에서 소성되지 않아, 내열성을 갖는 것이 아니어도 된다.

(활성층)

활성층 (28) 은, 상기 서술한 다결정 산화물 반도체 박막 (10) 과 동일한 구성이다.

활성층 (28) 의 두께는, TFT 의 용도, 목적 등에 따라 상이한데, 바람직하게는 10 nm 이상 1 ㎛ 이하, 더욱 바람직하게는 20 nm 이상 500 nm 이하, 특히 바람직하게는 30 nm 이상 200 nm 이하이다.

(소스 전극 및 드레인 전극)

소스 전극 (30) 과 드레인 전극 (32) 은 활성층 (28) 상에 서로 이간되어 형성되어 있다.

소스 전극 (30) 및 드레인 전극 (32) 은, 도전성 재료이면 특별히 한정되지 않고, 예를 들어 백금, 금, 은, 니켈, 크롬, 구리, 철, 주석, 안티몬납, 탄탈, 인듐, 알루미늄, 아연, 마그네슘, 몰리브덴, 이들 금속의 합금, 산화 인듐 주석 (ITO), 산화 아연 인듐 (IZO) 등의 도전성 금속 산화물, 도핑 등으로 도전율을 향상시킨 무기 및 유기 반도체 (실리콘 단결정, 폴리실리콘, 아모르퍼스실리콘, 게르마늄, 그라파이트, 폴리아세틸렌, 폴리파라페닐렌, 폴리티오펜, 폴리피롤, 폴리아닐린, 폴리티에닐렌비닐렌, 폴리파라페닐렌비닐렌 등), 이들 재료의 복합체 등을 들 수 있다. 특히 소스 영역 및 드레인 영역에 사용하는 전극의 재료는, 상기의 재료 중에서도 활성층 (28) 과의 접촉면에 있어서 전기 저항이 적은 것이 바람직하다.

소스 전극 (30) 및 드레인 전극 (32) 의 두께는, 바람직하게는 10 nm 이상 1 ㎛ 이하, 더욱 바람직하게는 30 nm 이상 500 nm 이하, 특히 바람직하게는 50 nm 이상 200 nm 이하이다.

TFT (20, 40) 의 어느 경우도, 소스 전극 (30) 및 드레인 전극 (32) 은, 활성층 (28) 보다 상측에 형성되기 때문에, 고온 영역에서 소성되지 않는다. 이 때문에, 내열성을 갖는 것이 아니어도 된다.

(다결정 산화물 반도체 박막의 제조 방법)

이하, 상기 서술한 다결정 산화물 반도체 박막 (10) 의 제조 방법에 대해 상세하게 설명한다.

도 4(a) ∼ 도 4(c) 는, 본 실시형태에 관련된 다결정 산화물 반도체 박막의 제조 방법의 주요 부분 공정도이고, 도 1 에 나타내는 다결정 산화물 반도체 박막 (10) 의 종단면도이다.

1. 제 1 공정

먼저, 도 4(a) 및 도 4(b) 에 나타내는 바와 같이, 기판 (12) 상에, 공지된 방법, 예를 들어, 스퍼터링법, 펄스 레이저 증착법 (PLD 법) 등의 기상 성막법을 이용하여, In 과 Ga 과 Zn 으로 이루어지는 군 중 적어도 하나의 원소를 함유하는 비정질 산화물 반도체로 이루어지는 박막 (10A) 을 성막한다. 여기서, 스퍼터링법 또는 PLD 법의 타깃으로는, IGZO 계의 조성을 갖는 다결정 소결체를 단독으로 사용해도 되지만, IGZO 계 다결정 소결체와 ZnO 타깃을 동시에 사용해도 되고, IGZO 계 다결정 소결체와 Ga₂O₃ 타깃을 동시에 사용해도 되고, 혹은 In₂O₃ 타깃, Ga₂O₃ 타깃, ZnO 타깃을 동시에 사용해도 된다.

2. 제 2 공정

다음으로, 도 4(b) 에 나타내는 바와 같이, 비정질 산화물 반도체로 이루어지는 박막 (10A) 을, 전기로에 투입하고, 그 표면 거칠기 Ra 값을 1.5 nm 이하로 하여 유지하면서 다결정화하는 온도 영역에서 소성한다. 이 온도 영역은, 660 ℃ 이상 840 ℃ 이하로서, 바람직하게는 667 ℃ 이상 800 ℃ 이하, 특히 바람직하게는 700 ℃ 이상 800 ℃ 이하이다.

상기 소성의 그 밖의 조건으로는, 예를 들어, IGZO 가 산소 결손을 발생시키기 쉽기 때문에 산소 분위기 중에서 소성하는 것이 바람직하다.

이상의 공정을 적용함으로써, 도 4(c) 및 도 1 에 나타내는 바와 같은, 다결정 산화물 반도체 박막 (10) 을 얻을 수 있다.

(역 스태거형 박막 트랜지스터의 제조 방법)

이하, 상기 서술한 역 스태거형 TFT (20) 의 제조 방법에 대해 상세하게 설명한다.

본 실시형태에서는, 활성층 (28) 이외에는 공지된 방법으로 형성하기 때문에, 적절히 설명을 생략한다.

도 5(a) ∼ 도 5(c) 는, 본 실시형태에 관련된 박막 트랜지스터의 제조 방법의 주요 부분 공정도이고, 도 2 에 나타내는 역 스태거형 TFT (20) 의 종단면도이다.

먼저, 도 5(a) 에 나타내는 바와 같이, 이하와 같은 공지된 방법으로 게이트 전극 (24) 및 게이트 절연층 (26) 을 순차적으로 형성한다. 게이트 전극 (24) 의 형성 방법으로는, 예를 들어, 기판 (12) 상에, 상기 서술한 것 중에서 선택한 상기 온도 영역에서 내열성을 갖는 재료로 스퍼터링에 의해 성막한 후, 포토리소그래피에 의해 패터닝된 게이트 전극 (24) 을 형성하는 방법이 있다. 또, 게이트 절연층 (26) 의 형성 방법으로는, 예를 들어, 상기 서술한 것 중에서 선택한 상기 온도 영역에서 내열성을 갖는 재료를 사용하여, 증착법, 스퍼터링법, 이온 플레이팅법 등의 물리적 기상 성장법 (PVD), 다양한 화학적 기상 성장법 (CVD), 도금이나 졸겔법 등의 액상 성장법이 있다.

다음으로, 도 5(b) 에 나타내는 바와 같이, 상기 다결정 산화물 반도체 박막 (10) 의 제조 방법의 제 1 공정과 동일한 방법으로, 게이트 절연층 (26) 상에, In 과 Ga 와 Zn 으로 이루어지는 군 중 적어도 하나의 원소를 함유하는 비정질 산화물 반도체로 이루어지는 층 (28A) 을 형성한다.

그리고, 비정질 산화물 반도체로 이루어지는 층 (28A) 을, 상기 다결정 산화물 반도체 박막 (10) 의 제조 방법의 제 2 공정과 동일한 방법으로 소성한다.

이 결과, 도 5(c) 에 나타내는, 본 실시형태에 관련된 활성층 (28) 을 얻을 수 있다.

마지막으로, 소스 전극 (30) 및 드레인 전극 (32) 을, 게이트 전극 (24) 과 동일한 방법으로, 활성층 (28) 상에 서로 이간시켜 형성하여, 도 2 에 나타내는 바와 같은 TFT (20) 를 얻는다.

(스태거형 박막 트랜지스터의 제조 방법)

이하, 상기 서술한 역 스태거형 TFT (40) 의 제조 방법에 대해 상세하게 설명한다.

도 6(a) ∼ 도 6(c) 는, 본 발명에 관련된 박막 트랜지스터의 제조 방법의 주요 부분 공정도이고, 도 3 에 나타내는 스태거형 TFT (40) 의 종단면도이다.

먼저, 도 6(a) 및 도 6(b) 에 나타내는 바와 같이, 상기 다결정 산화물 반도체 박막 (10) 의 제조 방법의 제 1 공정과 동일한 방법으로, 기판 (12) 상에, In 과 Ga 과 Zn 으로 이루어지는 군 중 적어도 하나의 원소를 함유하는 비정질 산화물 반도체로 이루어지는 층 (28A) 을 형성한다.

이 결과, 도 6(c) 에 나타내는 바와 같은, 본 실시형태에 관련된 활성층 (28) 을 얻을 수 있다.

마지막으로, 소스 전극 (30), 드레인 전극 (32), 게이트 절연층 (26) 및 게이트 전극 (24) 을, 상기와 같은 공지된 방법으로 순차적으로 형성하여, 도 3 에 나타내는 같은 TFT (40) 를 얻는다.

이상, 본 실시형태에 대해 설명했는데, 본 발명은 이 실시형태에 한정되는 것은 아니다.

예를 들어, 상기 제조 공정에는, 형성해야 할 활성층 (28) 에 따라, 포토리소그래피에 의해 소성 전의 층 (28A) 또는 소성 후의 활성층 (28) 을 패터닝하는 공정, 형성해야 할 활성층 (28) 에 대응한 구멍을 갖는 마스크를 개재하여 소정의 위치 및 형상으로 소성 전의 층 (28A) 을 형성하는 공정을 포함해도 된다.

또, TFT (20) 또는 TFT (40) 에 있어서의 상기 제 2 공정의 소성은, 활성층 (28) 상에 소스 전극 및 드레인 전극, 또는, 게이트 절연층 (26) 및 게이트 전극 (24) 을 형성하기 전에 실시하는 경우를 설명했는데, In 과 Ga 와 Zn 으로 이루어지는 군 중 적어도 하나의 원소를 함유하는 비정질 산화물 반도체를 다결정화할 수 있으면 전부를 형성한 후에 실시하도록 해도 된다. 단, 이 경우, 게이트 전극 (24), 게이트 절연층 (26), 소스 전극 (30) 및 드레인 전극 (32) 모두, 상기 온도 영역에서 내열성을 갖도록 형성하는 것이 좋다.

또한, 비정질인 박막 (10A) 및 층 (28A) 을 다결정화하는 방법으로는, 전기로에서 소성하는 것 외에도, 예를 들어 SPC 법 (Solid Phase Crystallization) 이나 RTA 법 (Rapid Thermal Annealing) 등과 같은 수법이 있는데, XeCl 을 사용한 엑시머 레이저 빔을 조사하는 것에 의한 레이저 어닐 (ELA ： Excimer Laser Annealing) 을 실시하면, 기판 온도의 상승이 억제되어, 내열성이 낮은 기판 (12) 을 사용하는 것도 가능해진다.

또한, 활성층 (28) 을 구성하는 IGZO 는, 일반적으로 산소 부정비성 (不定比性) 이 있다. 이 때문에, 본 실시형태에 있어서의 IGZO, 예를 들어 InGaO₃(ZnO)_m 이나 InGaZnO₄ 에는, 산소량이 증감된 것을 포함하고 있어도 된다.

(실시예)

이하, 본 발명에 관련된 실시예에 대해 설명한다.

본 발명에 관련된 다결정 산화물 반도체 박막 (10) 의 실시예를, 도 1 및 도 4 를 사용하여 설명한다. 또한, TFT (20), TFT (40) 의 활성층 (28) 의 실시예에 대해서도 이하 동일하게 되므로 설명을 생략한다.

(다결정 산화물 반도체 박막의 제조)

본 실시예에서는, 상기 서술한 스퍼터링 성막 (제 1 공정) 및 산소 분위기 중에서의 소성 (제 2 공정) 을 거침으로써, IGZO 로 이루어지는 다결정 산화물 반도체 박막 (10) 을 형성하였다.

제 1 공정에서는, 스퍼터링법에 의해, 가로 세로 10 mm 의 유리 기판 (12) 상에, IGZO (In ： Ga ： Zn = 1 ： 1 ： 1) 의 타깃과 ZnO 의 타깃을, 아르곤과 산소의 혼합 가스 (아르곤 약 99 %, 산소 약 1 %) 의 분위기 중, 실온에서 함께 스퍼터하고, 약 150 nm 의 막두께를 가진 IGZO, 즉, In 과 Ga 과 Zn 으로 이루어지는 군 중 적어도 하나의 원소를 함유하는 비정질 산화물 반도체로 이루어지는 박막 (10A) 을 성막하였다. 이 박막 (10A) 의 조성비는, 공지된 형광 X 선 분석법에 의해 확인한 결과 In ： Ga ： Zn = 1.11 ： 0.91 ： 1.00 이었다.

또한, ZnO 의 타깃을 별도로 사용한 것은, IGZO 의 타깃에 의한 ZnO 의 스퍼터 효율의 저하를 보충하기 위함이다. IGZO (In ： Ga ： Zn = 1 ： 1 ： 1) 의 타깃을 단독으로 사용하면, 박막 (10A) 의 조성비는 약 1 ： 0.9 ： 0.7 이 되어, Ga 와 Zn 가 약간 감소된다. 따라서, 바람직하게는 IGZO 와 Ga₂O₃, ZnO 타깃을 함께 스퍼터하거나, In₂O₃, Ga₂O₃, ZnO 타깃을 함께 스퍼터하여 IGZO (In ： Ga ： Zn = 1 ： 1 ： 1) 의 박막 (10A) 을 얻는 것이 좋지만, 본 실시예에서는 IGZO 와 ZnO 타깃을 병용하여, 그것에 따라 얻은 박막 (10A) 을 외관상 InGaZnO₄ (In ： Ga ： Zn = 1 ： 1 ： 1) 의 박막으로서 취급하였다.

한 번의 스퍼터로 8 장의 기판 (12) 에 스퍼터할 수 있기 때문에, 상기 제 1공정을 2 회 반복하여, 10 개의 박막 시료를 얻었다.

제 2 공정에서는, 상기 박막 시료로부터 1 개를 제외하고, 그 밖의 9 개를 전기로에 넣어, 각각을 600 ℃ ∼ 1000 ℃ 사이 (600 ℃, 633 ℃, 667 ℃, 700 ℃, 733 ℃, 767 ℃, 800 ℃, 833 ℃, 900 ℃) 에서 1 시간 소성하였다. 이 전기로 내에는, 소성 중, 유량을 200 sccm (SI 단위계로, 0.338 Pa·㎤/s) 로 조절한 100% 산소 가스를 흘려 보냈다.

이하, 설명의 편의를 위해, 각 시료명을 기재한다.

시료 1 ： 소성 전의 박막, 시료 2 ： 600 ℃ 에서 소성한 박막, 시료 3 ： 633 ℃ 에서 소성한 박막, 시료 4 ： 667 ℃ 에서 소성한 박막, 시료 5 ： 700 ℃ 에서 소성한 박막, 시료 6 ： 733 ℃ 에서 소성한 박막, 시료 7 ： 767 ℃ 에서 소성한 박막, 시료 8 ： 800 ℃ 에서 소성한 박막, 시료 9 ： 833 ℃ 에서 소성한 박막, 시료 10 ： 900 ℃ 에서 소성한 박막

(X 선 회절 측정)

각 박막 시료 1 ∼ 10 에 대해, 측정 장치 Rint-Ultima III (리가쿠사) 을 사용하여 주지된 X 선 회절법에 의해 회절 강도의 측정을 실시하였다.

이 측정 조건은 이하와 같다.

측정 각도 범위 ： 15 deg ∼ 80 deg

스텝 폭 ： 0.01 deg

주사 속도 ： 4 deg/분

도 7 은, 본 실시예에 관련된 박막 시료 1 ∼ 10 의 X 선 회절 패턴을 나타내는 도면이다. 이 회절 패턴은, X 선 회절 측정을 실시하여 얻은 측정 데이터에 대해 스무딩 처리를 한 후의 것이다.

667 ℃ ∼ 900 ℃ 에서 소성한 각 박막 시료 4 ∼ 10 의 회절 패턴은, 공간군 R-3m(166), a 축 격자 상수 = 약 3.295 Å, b 축 격자 상수 = 약 3.295 Å, c 축 격자 상수 = 약 26.070 Å, 축간 각

, β = 90 도, 축간 각 γ = 120 도의 InGaZnO₄ 의 회절 패턴과 대략 일치하고, (101), (104), (10-5), (110) 결정면 등의 지수 부여가 실시되어, 667 ℃ ∼ 900 ℃ 에서 소성한 각 박막 시료 4 ∼ 10 이 IGZO 의 산화물 반도체임을 확인할 수 있었다.

(결정화도의 산출)

다음으로, 상기 회절 패턴에 대해, 해석 소프트 JADE (리가쿠사) 를 사용하여 25 도 ∼ 40 도의 범위에서 다중 피크 분리를 실시하여, 각 시료 1 ∼ 10 의 결정화도를 산출하였다. 이 결정화도는 다음 식으로 나타내어진다.

[수학식 2]

결정화도 (%) = 다결정 피크의 적분 강도/(비결정 피크의 적분 강도+다결정 피크의 적분 강도)×100 … 식(2)

또한, 상기 다결정 피크와 비정질 피크의 구분에 관해서는, 상기 다중 피크 분리에 의해 얻어진 반치폭에 의해 구분할 수 있다. 본 실시예에서는, IGZO 의 (009), (101), (104), (10-5) 결정면의 각도에 위치하는 피크의 반치폭이 2.0 이하인 것을 다결정 피크로 하고, 2.0 이상인 것을 비정질 피크로 하였다.

표 1 은 본 실시예에 관련된 실험 결과를 정리한 것이다.

표 1 에 나타내는 바와 같이, 667 ℃ ∼ 900 ℃ 에서 소성한 박막 시료 4 ∼ 10 은, 결정화도가 70 % 이상이기 때문에, 다결정인 것으로 판단하였다.

한편, 소성 전의 시료 및 600 ℃ ∼ 633 ℃ 에서 소성한 박막 시료 1 ∼ 3 은, 결정화도가 70 % 미만이기 때문에, 비정질인 것으로 판단하였다.

(표면 거칠기 측정)

각 박막 시료에 있어서의 표면 거칠기는, 원자간력 현미경 (AFM, Pacific Nanotechnology 사 제조 Nano-R) 에 의한 각 시료의 가로 세로 3 ㎛ 의 AFM 이미지를 사용하여 측정하였다.

여기서, 「표면 거칠기」란, 구체적으로는 각 시료의 AFM 이미지에 있어서의, 주사 거리 3 ㎛ 의 라인 프로파일 3 개로부터 얻은 표면 거칠기 Ra 의 평균값으로 하였다. 동시에, 동일한 방법으로 최대 높이 Rz 의 측정도 실시하였다. 이하에서는, Ra 의 평균값을 「Ra 평균」으로 하고, Rz 의 평균값을 「Rz 평균」이라고 기재한다.

또한, 최대 높이 Rz 도 JIS 규격에서 정의되는 값이며, 주사 범위에 있어서의 최고점과 최저점의 고저차이다.

도 8 은, 표면 거칠기 Ra 의 측정 결과를 나타내는 도면이다. 또, 도 9 는, 최대 높이 Rz 의 측정 결과를 나타내는 도면이다.

도 8, 도 9 및 표 1 에서, 소성 전의 박막 시료 및 600 ℃ ∼ 800 ℃ 에서 소성한 박막 시료까지는, Ra 평균 (Ra 값도) 이 1.5 nm 이하, 또한, Rz 평균이 8.0 nm 이하로, 모두 비교적 작은 값임을 확인할 수 있었다. 한편, 833 ℃ 이상에서 소성한 시료는, Ra 평균과 Rz 평균이, 모두 급격하게 증대되고 있음을 확인할 수 있었다.

이상의 결과에 기초하여 표 1 을 참조하여, IGZO 계의 비정질 산화물 반도체 박막 (10A) 을 667 ℃ ∼ 833 ℃ 에서 소성함으로써, 당해 박막 (10A) 과 동일한 정도의 표면 거칠기를 갖는 다결정 산화물 반도체 박막 (10), 즉, 당해 박막 (10A) 을, 그 표면 거칠기 Ra 값을 1.5 nm 이하로 하여 유지하면서 다결정화하는 온도 영역에서 소성함으로써, 다결정 산화물 반도체 박막 (10) 을 제작할 수 있음을 알 수 있다.

이 온도 영역에서 소성한 다결정 산화물 반도체 박막 (10) 을 TFT (20) 또는 TFT (40) 의 활성층 (28) 에 사용하면, IGZO 계의 아모르퍼스 TFT 보다 캐리어 이동도가 높고, 또한 채널층의 요철에 의한 수율의 악화를 저감시킬 수 있다.

(투명도)

각 박막 시료의 광 투과율을, 히타치 제작소 (주) 제조의 분광 광도계 U-3310 을 사용하여 측정하였다.

측정 조건은 이하와 같다.

모드 ： 파장 스캔

데이터 모드 ： %T

스캔 범위 ： 240 ∼ 900 nm

스캔 속도 ： 600 nm/분

샘플링 간격 ： 1.00 nm

슬릿 ： 2 nm

포토멀 전압 ： 자동 제어

광원 전환 모드 ： 자동 전환

광원 전환 파장 ： 340.00 nm

도 10 은, 본 실시예에 관련된 박막 시료의 광 투과율의 측정 결과를 나타내는 도면이다.

도 10 및 표 1 에 나타내는 바와 같이, 각 박막 시료는 비정질인지의 여부에 상관없이, 가시광에 대해 약 80 % 이상의 광 투과율을 갖는다는 것을 확인할 수 있었다. 또, 소성 온도를 상승시킴으로써, 저파장측에서 광 투과율을 향상시킬 수 있다는 것으로 알아냈다.

또한, 도 10 및 표 1 에서는, 소성 전의 박막 시료 그리고, 600 ℃, 700 ℃및 800 ℃ 에서 소성한 박막 시료 2, 5, 8 만의 광 투과율의 측정 결과를 나타냈는데, 그 밖의 박막 시료에 대해서도 가시광에 대해 투명하다는 것을 확인하였다.

이와 같은 투명한 다결정 산화물 반도체 박막 (10) 은, 비정질 산화물 반도체 박막 (10A) 과 동일하게, 투명성이 요구되는 TFT (20) 또는 TFT (40) 의 활성층 (28) 에 사용할 수 있고, 다른 재료로 이루어지는 활성층 (28) 보다 유용한 것이 된다.

10 다결정 산화물 반도체 박막
10A 비정질 산화물 반도체 박막
12 기판
20, 40 TFT
24 게이트 전극
26 게이트 절연층
28 활성층
28A 층
30 소스 전극
32 드레인 전극

Claims

표면 거칠기 Ra 값이 1.5 nm 이하이고, In 과 Ga 과 Zn 으로 이루어지는 군 중 적어도 하나의 원소를 함유하는 다결정 산화물 반도체로 이루어지는 활성층을 구비하는 것을 특징으로 하는 박막 트랜지스터.
제 1 항에 있어서,
상기 다결정 산화물 반도체는 In-Ga-Zn-O 계의 투명 산화물인 것을 특징으로 하는 박막 트랜지스터.
제 1 항 또는 제 2 항에 있어서,
상기 다결정 산화물 반도체의 결정화도가 70 % 이상인 것을 특징으로 하는 박막 트랜지스터.
In 과 Ga 과 Zn 으로 이루어지는 군 중 적어도 하나의 원소를 함유하는 비정질 산화물 반도체의 박막을, 그 표면 거칠기 Ra 값을 1.5 nm 이하로 하여 유지하면서 다결정화하는 온도 영역에서 소성하는 공정을 포함하는 것을 특징으로 하는 다결정 산화물 반도체 박막의 제조 방법.
제 4 항에 있어서,
상기 다결정화된 박막은 In-Ga-Zn-O 계의 투명 산화물을 함유하는 것을 특징으로 하는 다결정 산화물 반도체 박막의 제조 방법.
제 4 항 또는 제 5 항에 있어서,
상기 온도 영역은, 660 ℃ 이상 840 ℃ 이하인 것을 특징으로 하는 다결정 산화물 반도체 박막의 제조 방법.
제 4 항 또는 제 5 항에 있어서,
상기 소성은 산소 분위기 중에서 실시되는 것을 특징으로 하는 다결정 산화물 반도체 박막의 제조 방법.
In 과 Ga 과 Zn 으로 이루어지는 군 중 적어도 하나의 원소를 함유하는 비정질 산화물 반도체로 이루어지는 층을, 그 표면 거칠기 Ra 값을 1.5 nm 이하로 하여 유지하면서 다결정화하는 온도 영역에서 소성하여 활성층으로 하는 공정을 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
제 8 항에 있어서,
상기 활성층은 In-Ga-Zn-O 계의 투명 산화물을 함유하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
제 8 항 또는 제 9 항에 있어서,
상기 온도 영역은, 660 ℃ 이상 840 ℃ 이하인 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
제 8 항 또는 제 9 항에 있어서,
상기 소성은 산소를 포함하는 분위기 중에서 실시되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.