KR20100050478A - 컨포멀한 절연층을 사용하는 상보적 금속 피처 형성 방법 - Google Patents
컨포멀한 절연층을 사용하는 상보적 금속 피처 형성 방법 Download PDFInfo
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Abstract
조밀하게 배치된 금속 라인들을 형성하는 방법이 제공된다. 제1의 금속층을 에칭함으로써 제1의세트의 금속 라인들이 형성된다. 상기 제1의 금속 라인들 위에 얇은 유전체층이 컨포멀하게 증착된다. 얇은 유전체층 위에 제2의 금속이 증착되어 상기 제1의 금속 라인들 사이의 간격들을 채운다. 상기 제2의 금속층이 평탄화되어 상기 제1의 금속 라인들 사이에 위치한 제2의 금속 라인들을 형성하고, 실질적으로 평탄한 표면에 얇은 유전체층과 상기 제2의 금속층을 함께 노출한다. 어떤 실시예들에서, 평탄화는 계속하여 상기 제1의 금속 라인들의 위를 덥고 있는 얇은 유전체를 제거하여, 실질적으로 평탄한 표면에 상기 얇은 유전체층으로 분리된 상기 제1의 금속 라인들과 상기 제2의 금속라인들을 함께 노출한다.
Description
본 발명은 차감형(subtractive) 방법 및 다마신(damascene) 방법 둘다를 사용하여 조밀한 피치(pitch)의 금속 피처(feature)를 형성하는 방법에 관한 것이다. 금속층을 에칭하고, 에칭된 표면에 컨포멀한(conformal) 유전체층을 형성하고, 그 다음에 또 하나의 금속층을 증착함으로써, 상보적인(complementary) 금속 패턴들이 형성될 수 있다.
보다 작고 강력한 전자 장치에 대한 요구를 만족시키기 위해, 작은 풋프린트(footprint) 내에서 반도체 장치들 상의 피처 밀도를 증가시키는 방법이 꾸준히 개발되고 있다. 그러나, 일부 실례에서, 이러한 방법들이 진화할 수 있는 정도는 실제적인 고려사항들에 의해 제한될 수 있다. 예를 들어, 도 1은 45nm 공정들에서 하부층에 형성된 종래 기술의 금속 패턴의 단면도이다. 도 1에 도시된 바와 같이, 금속(102)은 공지된 방법에 의해 패턴화되어 하부층(106) 위에 형성될 수 있다. 예를 들어, 통상의 포토리소그래피(photolithographic) 기술들을 사용하여 금속(102)이 증착되고 에칭될 수 있다. 간명하게 설명하기 위해, 예시적인 세밀한 금속 패턴 중 일부만이 단면도에 도시되어 있다. 금속 패턴들은 임의의 수의 피처들 또는 연결 라인(connective lines)들을 형성할 수 있다. 금속 라인들(108 및 110) 사이에 장벽(barrier)을 형성하도록 절연체(104)가 형성될 수 있다. 금속 라인들(108 및 110)의 두께는 대략 45nm일 수 있고, 절연체(104)의 두께는 대략 45nm일 수 있다. 따라서, 상기 피처의 피치(116)는 대략 90nm이다.
종래의 몇몇 실례에서, 보다 조밀하게 배열된 피처들을 수용하기 위해, 피치 감소가 일반적으로 요구된다. 상기에 설명된 종래의 제조 방법들에 있어서, 이는 보다 값비싼 제조 수단으로 이전함을 요구할 것이다. 예를 들어, 보다 값 비싼 포토리소그래피 장비가 필요할 수 있다. 따라서, 제조 비용을 증가시키지 않으면서도 피처 밀도를 증가시키는 방법을 개발하는 것이 바람직할 것이다.
게다가, 라인 두께가 감소함에 따라, 전도 라인들의 금속 부피 또한 감소하고, 따라서 결과적으로 전도 라인의 저항이 증가한다. 따라서, 전도체 라인 두께의 상응하는 감소 없이 증가된 피처 밀도를 제공하는 방법을 개발하는 것이 바람직할 수 있다. 예를 들어, 동일한 영역에 더 넓은 전도체 라인들을 형성하기 위해서는, 이들 사이의 간격을 최소화하는 것이 바람직할 수 있다.
본 발명은 후술하는 청구항에 의해 정해지고, 여기에서 기술되는 어떠한 사항도 청구항들을 제한하는 것으로 인정되지 않아야 한다. 실질적으로, 본 발명은 매우 조밀한 금속 라인들을 형성하는 방법에 관한 것이다.
본 발명의 하나의 태양은, 하부층에 적어도 두 개의 금속층을 증착하는 방법을 제공하고, 상기 방법은, 하부층 위에 제 1 금속층을 증착하는 단계; 상기 제 1 금속층이 마스킹된 제 1 부분과 마스킹되지 않은 제 1 부분을 포함하도록 상기 제 1 금속층을 마스킹하는 단계; 마스킹되지 않은 상기 제 1 부분이 하부층까지 제거되도록 상기 제 1 금속층을 에칭하는 단계; 상기 제 1 금속층 및 상기 하부층 위에 제 1 중간층을 증착하는 단계; 상기 제 1 중간층 위에 제 2 금속층을 증착하는 단계; 및 실질적으로 평탄한 제 1 표면에 상기 제 1 중간층 및 상기 제 2 중간층을 함께 노출하도록(coexpose) 상기 제 2 금속층을 평탄화하는 단계를 포함한다.
본 발명의 또 하나의 태양은, 반도체 장치에 사용하기 위해 하부층 위해 제 1 금속 피처들 및 제 2 금속 피처들을 형성하는 방법을 제공하고, 상기 방법은, 상기 하부층 위에 제 1 금속층을 증착하는 단계; 상기 제 1 금속층이 마스킹된 제 1 부분과 마스킹되지 않은 제 1 부분을 포함하도록 상기 제 1 금속층을 마스킹하는 단계; 마스킹되지 않은 상기 제 1 부분이 상기 하부층까지 제거되도록 상기 제 1 금속층을 에칭하여, 상기 제 1 금속 피처들을 남기는 단계; 상기 제 1 금속층 및 상기 하부층에 컨포멀한 제 1 유전체층을 증착하는 단계; 컨포멀한 상기 제 1 유전체층 위에 제 2 금속층을 증착하는 단계; 및 상기 제 2 금속 피처들을 형성하고 실질적으로(substantially) 평탄한 표면에서 제 2 금속 피처들과 컨포멀한 제 1 유전체가 함께 노출되도록 상기 제 2 금속층을 평탄화하는 단계를 포함한다.
여기에서 설명되는 본 발명의 각 태양들과 실시예들 각각은 단독으로 또는 서로 결합되어 사용될 수 있다.
바람직한 태양 및 실시예는 첨부된 도면을 참조하여 이하에 설명된다.
도 1은 선행 기술의 일례의, 45nm 공정에서 형성되는 금속 패턴을 갖는 하부층의 단면도이다.
도 2는 본 발명의 실시예에 따라 하부층 위에 금속 라인들을 형성하는 방법을 나타내는 흐름도이다.
도 3 내지 도 6은 본 발명의 실시예들에 따른 방법들을 사용하여 하부층 위에 금속 라인들을 형성하는 단계드를 나타내는 단면도들이다.
도 7은 본 발명의 실시예들에 따른 하부층 위의 금속 라인들의 단면도이다.
도 8은 본 발명의 실시예들에 따른 하부층 위의 금속 라인들의 단면도이다.
도 9는 모노리식 3 차원 메모리 어레이에 사용되는 본 발명의 일 실시예에 따라 형성된 금속 라인들의 단면도이다.
도 10A 내지 도 10C는 본 발명의 실시예들에 따른 하부층 위의 금속 라인들의 평면도이다.
도 11은 본 발명의 일 실시예에 따라 제1의 금속 라인 및 제2의 금속 라인 사이의 연결을 나타내는 평면도이다.
도 2는 본 발명의 실시예에 따라 하부층 위에 금속 라인들을 형성하는 방법을 나타내는 흐름도이다.
도 3 내지 도 6은 본 발명의 실시예들에 따른 방법들을 사용하여 하부층 위에 금속 라인들을 형성하는 단계드를 나타내는 단면도들이다.
도 7은 본 발명의 실시예들에 따른 하부층 위의 금속 라인들의 단면도이다.
도 8은 본 발명의 실시예들에 따른 하부층 위의 금속 라인들의 단면도이다.
도 9는 모노리식 3 차원 메모리 어레이에 사용되는 본 발명의 일 실시예에 따라 형성된 금속 라인들의 단면도이다.
도 10A 내지 도 10C는 본 발명의 실시예들에 따른 하부층 위의 금속 라인들의 평면도이다.
도 11은 본 발명의 일 실시예에 따라 제1의 금속 라인 및 제2의 금속 라인 사이의 연결을 나타내는 평면도이다.
이하에서, 첨부된 도면에 나타난 바와 같이 본 발명의 몇 개의 실시예를 참조하여 본 발명을 상세하게 설명한다. 다음의 설명에서, 본 발명의 완전한 이해를 돕기 위해 다수의 특정한 상세한 설명들이 개시된다. 그러나, 당해 기술분야의 당업자에게, 이러한 특정한 상세한 설명들의 일부 또는 전부 없이도 본 발명이 실시될 수 있음이 자명할 것이다. 다른 경우에는, 불필요하게 본 발명을 모호하게 만들지 않도록 하기 위해 공지의 과정 및/또는 구조는 상세히 설명되지 않았다.
도2는 본 발명의 실시예에 따라 하부층 위에 금속 라인들을 형성하는 방법을 나타내는 흐름도이다. 도2는 도3 내지 도8과 관련하여 논의될 것이고, 도3 내지 도8은, 본 발명의 실시예에 따른 방법을 이용하여 아래의 층들에 금속 라인들을 형성하는 단계들을 나타내는 도면들이다. 제 1 단계(202)에서, 제 1 금속이 하부층 위에 증착된다. 도3을 참조하면, 일 실시예에서, 제 1 금속층(302)이 하부층(304) 위에 증착된다. 이해할 수 있는 바와 같이, 본 발명을 벗어남 없이, 여러 가지 공지의 방법들을 사용하여 여러 가지 하부층 성분들(compositions) 위에 여러 가지 적절한 금속 성분이 증착될 수 있다. 하부층(304)은 일반적으로 실리콘 이산화물(dioxide)와 같은 유전체 물질이다. 금속층은 텅스텐(tungsten), 알루미늄(aluminum) 또는 다른 적절한 전도성 물질들일 수 있다. 어떤 실시예에서는, 금속층(302)의 두께는 대략 30nm 이상이다. 다른 실시예에서는, 금속층(302)의 두께는 대략 1000nm 이하이다.
다음으로 단계(204)에서, 여러 가지 공지 방법들을 사용하여 상기 제 1 금속층이 마스킹된다. 일반적으로 마스킹 과정은, 층 위에 예를 들어 포토레지스트(photoresist)와 같은 광감 물질의 세밀한 패턴을 형성하고, 후속하는 에칭 과정이 마스킹된 층의 마스킹되지 않은 부분을 제거한다. 다음 단계(206)에서, 제 1 금속층(302)이 에칭된다. 도 4에 표시된 바와 같이, 에칭 이후의 결과적인 패턴은 일련의 금속 피처들로 이루어진다; 예를 들어 상기 패턴은 트랜치(404)와 같은 트랜치들과 라인(408) 및 라인(410)과 같은 라인들을 포함할 수 있다. 어떤 실시예에서는, 에칭 과정이 하부층(304)까지 진행될 수 있다. 다른 실시예에서, 에칭 과정은 하부층을 지나서까지 진행될 수 있다는 것이 이해될 수 있을 것이다. 에칭 과정은 본 발명을 벗어남 없이 당해 기술분야의 여러 공지의 방법으로 수행될 수 있다.
다음 단계(208)에서, 남아있는 금속층 및 노출된 하부층의 상면 및 측면 위에 유전체가 컨포멀하게 증착될 수 있다. 따라서, 본 발명의 일 실시예에 따라, 도 5에 도시된 바와 같이, 라인들(408 및 410)의 상면 및 측면 위에 접촉하여 그리고 하부층(304)의 노출된 영역 위에 유전체층(504)이 컨포멀하게 증착될 수 있다. 유전체층(504)은 당해 기술분야에 공지된 여러 가지 방식으로 증착될 수 있다. 유전체층(504)이 증착된 이후에, 금속 라인들(408 및 410) 사이의 트랜치(404)에 다음 금속 라인들의 형성이 여전히 가능할 정도로 충분한 너비를 갖도록, 유전체층(504)의 두께가 선택된다. 어떤 실시예에서는, 유전체층(504) 증착 후의 트랜치들(404)의 너비는 제 1 금속 라인들(408 및 410)의 너비와 같거나 거의 같을 수 있다. 분명히, 이는, 유전체층(504) 증착 이전의 트랜치들(404)의 너비가 금속 라인들(408 및 410)의 너비보다 넓어야 함을 요구한다. 어떤 실시예들에서, 확산 장벽 및 접합 층을 형성하도록 유전체가 선택될 수 있다. 어떤 실시예들에서는, Si3N4 또는 SiO2가 유전체층에 대해 사용될 수 있다.
다음 단계(210)에서, 유전체층 위에 제 2 금속이 증착된다. 도 6에 도시된 바와 같이, 제 2 금속층(604)이 유전체층(504) 위에 접촉하여 증착된다. 어떤 실시예들에서는, 상기 제 2 금속층과 상기 제 1 금속층은 실질적으로 유사한 성분이다. 어떤 실시예들에서는, 상기 제 2 금속층과 상기 제 1 금속층이 서로 다르다. 또한, 본 발명의 일실시예에서는 도 6에 도시된 바와 같이, 제 2 금속층(604)은 처음에 마스킹된 제 1 금속층에 상보적인 패턴을 형성한다. 즉, 상기 제 2 금속층은 상기 제 1 금속층에서 에칭된 부분을 채우고, 이는 상기 제 1 금속층에서 처음에 마스킹되지 않은 부분에 대응한다. 증착하기 위해 선택된 금속 성분들은, 어떤 예들에서, 화학적 물리적 특성들을 수용하기 위한 추가적 단계들 또는 수단들을 필요로 할 수 있다. 어떤 실시예들에서는, 본 발명을 벗어남 없이, 구리 또는 알루미늄이 단독으로 또는 결합하여 제 2 금속층으로 사용될 수 있다. 다른 실시예들에서, 제 2 금속층으로 텅스텐이 사용될 수 있다. 제 2 금속층을 증착하기 위해 텅스텐을 사용하는 경우, 유전체층 위에 증착하기 이전에 컨포멀한 접착층을 필요로 할 수 있음이 이해될 것이다. 따라서, 어떤 실시예들에서는, 본 발명을 벗어남 없이, 제 2 금속층(604)이 증착되기 전에 Ti, TiW 또는 TiN(단독으로 또는 결합하여)과 같은 얇은 접착층이 유전체층(504) 위에 컨포멀하게 증착될 수 있다.
또한, 도시된 금속 라인들은 실질적으로 그 두께가 동일하지만, 제 1 금속층 및 제 2 금속층 사이의 용적(volumetric) 차이를 보상하기 위해, 본 발명을 벗어남 없이도, 라인들의 두께가 변할 수 있음이 이해될 것이다. 예를 들어, 상기에 기술한 바와 같이, 유전체층(504) 위에 제 2 금속층(604)으로 텅스텐이 사용되는 경우에, 접착층이 필요할 수 있다. 그러나, TiN 접착층의 사용은 제 1 텅스텐의 금속층에 대해서 제 2 텅스텐 금속층의 용적 차이를 유발할 수 있다. 따라서, 금속 라인들이 유사한 전기적 특성들을 갖기 위해, 본 발명을 벗어남 없이도, 용적 차이를 적절히 보상하도록 금속 라인들(즉, 제2의 금속층)의 너비가 적절히 조절될 수 있다.
또한, 제 1 금속층 또는 제 2 금속층의 선택은, 본 명세서에 설명된 실시예들에 따라, 상기 금속층에 연결된 특정 피처 또는 장치에 대해 최적화될 수 있음이 이해될 것이다. 예를 들어, 어떤 금속-반도체 연결들은 의도하지 않은 쇼트키 디바이스(Schottky device)를 생성할 수 있다. 따라서, 전도체 라인들에 대해 단지 하나의 금속만이 이용가능한 경우, 어떤 장치 구성들은 가능하지 않을 수 있다. 그러나, 본 발명의 방법들은 전도성 라인들을 형성함에 있어 제 2 금속과는 상이한 제 1 금속의 선택을 제공하기 때문에, 그렇지 않으면 가능하지 않을 장치 조합이 얻어질 수 있다. 따라서, 어떤 실시예들에서는 제 1 금속층과 제 2 금속층이 실질적으로 유사한 반면, 다른 실시예들에서는 제 1 금속층과 제 2 금속층이 실질적으로 유사하지 않다.
다음 단계(212)에서, 본 방법은 동일평면(coplanar) 형상(configuration)이 바람직한지 여부를 결정한다. 동일평면 형상은 두 금속층 모두가 같은 측으로부터; 예를 들어 위로부터 접촉될 수 있는 형상이다. 이와 달리, 비-동일평면(non-coplanar) 형상은 각각의 금속층이 위로부터 그리고 아래로부터 독립적으로 접촉될 수 있는 형상이다. 따라서, 상기 방법이 단계(212)에서 동일평면 형상이 필요하다고 결정하면, 상기 방법은 실질적으로 평탄한 표면에서 두개 금속들 모두를 함께 노출하도록 구조물의 표면을 평탄화하는 단계(214)로 진행한다. 본 발명을 벗어남 없이도 당해 기술분야에 알려진 여러 방식으로 평탄화가 수행될 수 있는바, 가령 화학적 기계적 연마(CMP) 및 습식 또는 건식 에칭 방법을 사용하는 전면 에치백(blanket etchback)을 이용하여 평탄화가 수행될 수 있다. 도 7에 표시된 바와 같이, 장치(700)는 본 발명의 일 실시예에 따라 평탄화되어 금속 라인들(408, 708, 및 410)을 노출하는 표면(720)을 포함한다. 또한, 도시된 바와 같이, 평탄화 과정 중에 제거되지 않은 유전체층(504) 부분들 또한 실질적으로 평탄한 표면에 함께 노출되고, 이는 이들 금속 라인들을 서로 절연시키는 역할을 한다. 구조물(700)의 동일한 일측 상의 위치들(730, 740, 및 750)에서, 금속 라인(408, 708, 및 410)들로의 전기적 콘택들이 만들어 질 수 있다. 어떤 실시예들에서, 제 2 금속층의 두께는 평탄화 이후 대략 30nm 이상일 수 있다. 다른 실시예들에서, 제 2 금속층의 두께는 평탄화 이후에 대략 1000nm 이하일 수 있다.
상기 방법이, 단계(212)에서, 동일평면 형상이 필요하지 않다고 결정하면, 상기 방법은 상기 장치의 표면을 평탄화하는 단계(216)로 진행하고, 상기 평탄화 단계는 제 1 금속라인들(410 및 408)을 노출시키지 않도록 유전체(504)에서 멈추고 그리고 유전체를 제거하지 않는다. 본 발명을 벗어남 없이도, 화학적 기계적 연마(CMP) 및 습식 또는 건식 에칭 방법을 사용하는 전면 에치백(blanket etchback)방법과 같은 당해 기술분야에 알려진 여러 방법으로 평탄화가 수행될 수 있다. 도 8에 도시된 바와 같이, 본 발명의 일 실시예에 따라, 장치(800)는 유전체(504) 및 라인(708)을 실질적으로 평탄한 표면에 함께 노출하도록 평탄화된 표면(820)을 포함한다. 어떤 실시예에서, 제 2 금속층의 두께는 평탄화 이후 대략 30nm 이상이다. 다른 실시예들에서, 제 2 금속층의 두께는 평탄화 이후 대략 1000nm 이하이다. 또한, 도시된 바와 같이, 이 실시예에서, 제 1 금속 라인들(408 및 410)은 유전체(504)로 덮인 상태로 남아 있다. 금속 라인(708)으로의 전기적 콘택은 구조물(800) 위의 위치(830)에 만들어 질 수 있고, 반면에, 금속 라인들(408 및 410)으로의 전기적 콘택은 구조물(800) 아래의 위치(840 및 850)에 만들어 질 수 있다.
Herner 등에게 허여된 "High-density three-dimensional memory cell" 라는 명칭의 미국등록특허(등록번호 US 6,952,030)에는, 기판 위에 모노리식적으로 적층형성된 다수의 메모리 레벨들을 포함하는 3차원 모노리식 메모리 어레이가 기술되어 있는바, 상기 미국등록특허는 본 발명에 대한 참조로서 본 명세서에 통합된다. 각 메모리 레벨들은 전도체들 사이에 배치된 수직 방향의 다이오드를 포함한다. 바람직하게는 상기 다이오드는 p-i-n 다이오드이고, 이는 고밀도로 도핑된 p-형 영역을 일 단부에서 가지며, 고밀도로 도핑된 n-형 영역을 다른 단부에서 가지며 그리고 중간부분에서 진성 영역을 갖는다. 도8에 도시된 바와 같이 위 및 아래에서부터 콘택할 수 있는 본 발명의 일 태양에 따라 형성된 전도체들은, 그러한 어레이에 사용될 수 있다. 예를 들어 도9를 참조하면, 제 1 메모리 레벨에 있는 수직 방향의 다이오드(220)는 아래로부터 제 1 금속 라인들(408 및 410)에 전기적으로 콘택할 수 있으며 반면에, 제 2 메모리 레벨에 있는 다이오드(330)는 금속 라인(708)과 같은 제 2 금속 라인들에게 위로부터 전기적으로 콘택할 수 있다.
도 7 또는 도 8 중 어느 하나의 실시예에서, 평탄화 단계 이후, 제 1 금속으로 형성된 실질적으로 평행한 다수의 제 1 금속 라인들은, 제 2 금속으로 형성된 실질적으로 평행한 다수의 제 2 금속 라인들이 사이에 배치된다.
위에서 설명한 바와 같이, 차감형으로 형성된 종래의 금속 라인 패턴들의 경우, 보다 밀집되게 배열된 피처들을 수용하기 위해, 일반적으로 피치의 감소가 요구된다. 피치가 감소함에 따라, 전도체 라인들의 용적 또한 감소하고, 따라서 전도성 라인들의 저항이 증가하는 결과를 유발한다. 아주 좁은 라인들은 정확히 에칭하기가 어렵기 때문에 일반적으로 인접한 라인들 사이의 간격이 너무 좁을 수 없다. 도 1의 선행 기술 예를 참조하면, 유전체(104)의 너비는 금속 라인들(108 및 110)의 너비와 같을 수 있고, 피치는 라인들(108 및 110)의 너비의 두배일 수 있다.
도 7 및 8을 참조하면, 인접한 금속 라인들(408 및 708) 사이의 유전체(504)의 너비는 금속 라인들(408 및 708)의 너비보다 실질적으로 작고, 따라서 피치는 라인들(408 및 708)의 너비의 두 배보다 실질적으로 작아서 증가된 밀도를 가능하게 한다. 그러므로, 일 실시예에서, 대략 250nm 의 피치에 대해, 금속 라인들의 너비는 대략 170-230nm 범위에 있고 유전체의 너비는 대략 20-80nm의 범위에 있다. 다른 실시예에서, 대략 180nm의 피치에 대해, 금속 라인들의 너비는 대략 140-166nm 범위에 있고 유전체의 너비는 대략 14-40nm의 범위에 있다. 다른 실시예에서, 대략 90nm의 피치에 대해, 금속 라인들의 너비는 대략 70-83nm 범위에 있고 유전체의 너비는 대략 7-20nm의 범위에 있다. 또 다른 실시예에서, 대략 72nm의 피치에 대해, 금속 라인들의 너비는 대략 56-67nm 범위에 있고 유전체의 너비는 대략 5-16nm의 범위에 있다. 또 다른 실시예에서, 대략 58nm의 피치에 대해, 금속 라인들의 너비는 대략 45-54nm 범위에 있고 유전체의 너비는 대략 4-13nm의 범위에 있다. 또 다른 실시예에서, 대략 48nm의 피치에 대해, 금속 라인들의 너비는 대략 38-44.5nm 범위에 있고 유전체의 너비는 대략 3.5-10nm의 범위에 있다.
도 10A-C는 본 발명의 실시예들에 따라 하부층 위의 금속 라인들을 나타내는 도면이다. 도 10A는 본 발명의 실시예들에 따라 제조된 반도체 장치(900) 일부의 상면도이다. 또한, 도 10A는 위에서 설명한 바와 같이 도 7의 상면도에 대응한다. 도시된 바와 같이, 다수의 제 1 금속 라인들(406, 408, 및 410)이 유전체층(504)에 의해 주변의 금속(902)으로부터 절연된다. 이해되는 바와 같이, 이러한 형상에서, 제 2 금속 라인들(708 및 706)은 서로 단락되어 있고, 그리고 서로로부터 격리되어야 한다. 도 10B를 참조하면, 제 2 금속(902)의 라인들(708 및 706)을 격리하기 위해 에칭 마스크(920)가 적용될 수 있다. 이 에칭 단계에서, 제 2 금속만 마스킹 및 에칭되거나 제 1 금속 및 제 2 금속 모두 마스킹 및 에칭될 수 있다. 에칭은 적어도 하부층까지 계속될 수 있는바, 상기 하부층 상에는 노출된 모든 표면들 위에 콘포멀한 유전체층이 증착될 수 있다. 본 발명을 벗어남 없이 당해 기술분야에 공지된 임의의 적절한 유전체층이 사용될 수 있다. 어떤 실시예에서, 유전체층으로서 Si3N4 or SiO2가 사용될 수 있다. 상기 장치는 그 뒤에 도 10C에 표시된 바와 같이 실질적으로 평탄한 표면에 금속 라인들을 함께 노출하도록 평탄화될 수 있다. 도시된 바와 같이, 라인들(406, 408, 및 410)과 같은 금속 라인들의 제 1 세트와 라인들(708 및 706)과 같은 금속 라인들의 제 2세트는 유전체(934)에 의해 둘러싸여진다.
도 10A-C는 또한 본 발명이 어떻게 공정 비용을 줄일 수 있는 지를 나타낸다. 전도체들(406, 408, 및 410)은 피치 P로 패턴이 형성된다. 따라서 상기 전도체들의 밀도는 1/P(라인 수/단위 너비)이다. 도 10B에서의 결과는 2/P(라인 수/단위 너비)의 전도체 라인 밀도를 갖는다. 종래 패턴 형성 공정에서, 상기 밀도는 P/2의 피치에서의 패턴 형성을 필요로 할 것이고, 이는 본 발명의 방법을 사용할 때 필요한 것의 두 배의 성능을 갖는 공정 도구들을 필요로할 것이다. 도시된 예에서 추가적인 마스크(920)가 필요하나, 도 10B 상의 마스크(920) 형태의 피치는 2P이다. 따라서, P/2의 피치 성능을 갖는 하나의 패턴 형성 단계를 통상적으로 요구하는 전도체 밀도 P/2는, P 성능을 갖는 하나와 2P 성능을 갖는 하나의 두 패턴 형성 단계에 의해 제조될 수 있다. 패턴 형성 도구들의 비용은 그들의 피치 성능에 크게 의존한다. 따라서 본 발명의 공정은 종래 공정들보다 적은 비용이 들 것으로 예상할 수 있다.
도 11은 본 발명의 실시예에 따라 제 1 금속 라인(1002)과 제 2 금속 라인(708) 사이의 연결(1006) 일례를 나타내는 도면이다. 위에서 설명한 바와 같이, 제 1 세트의 금속 라인들은 제 1 금속층에서 한정될 수 있고, 제 2 세트의 금속 라인들은 제 2 금속층에서 한정될 수 있다. 이해되는 바와 같이, 어떤 실시예에서, 제 1 세트의 금속 라인들의 일부분과 제 2 세트의 금속라인들의 일 부분을 연결하는 것이 바람직할 수 있다. 따라서, 어떤 실시예에서, 비아(via)(1006)가 제 1 금속 라인(1002)을 제 2 금속라인(708)과 연결하도록 형성될 수 있다. 이해될 수 있는 바와 같이, 비아들은 본 발명을 벗어남 없이 당해 기술분야에 공지된 임의의 방식으로 형성될 수 있다.
본 발명이 몇몇의 바람직한 실시예에 관하여 설명되었지만, 본 발명의 범위에 속하는 변형예, 치환예, 균등예들이 있다. 본 발명의 방법들 및 장치들을 구현하는 많은 대안들이 있음에 또한 주의해야 한다. 예를 들어, 도 7 및 8에 대한 참조는 독립적인 공면 및 비공면 실시예들을 개시하지만, 그러한 실시예들은 서로 배타적이지 않고, 어떤 실시예에서는, 본 발명을 벗어남 없이 결합하여 이용될 수 있음을 이해할 수 있을 것이다. 여기에 다양한 예들이 제공되었지만, 이러한 예들은 예시를 위한 것이고 발명을 제한하지 않는 것으로 의도된다. 또한 초록은 편의를 위해 여기에 제공되고 전체 발명을 해석하거나 제한하는데 사용되지 않아야 하고, 전체 발명의 해석 또는 제한은 청구항에 표현된다. 그러므로, 이하에 첨부된 청구항들은 본 발명의 진정한 사상과 범위에 속하는 변형예, 치환예 및 균등예들 포함하는 것으로 해석되어야 한다.
이상의 상세한 설명은 본 발명이 취하는 많은 형태 중 단지 일부를 설명하였다. 이러한 이유로, 상기 상세한 설명은 한정이 아니라 예시의 형태로 의도되었다. 본 발명의 범위를 정의하는 것으로 의도되는 것은 오로지 이하의 청구항들이며, 이는 모든 균등물을 포함한다.
220 : 다이오드 302 : 제 1 금속층
304 : 하부층 404 : 트랜치
408 : 라인 410 : 라인
504 : 유전체층 604 : 제 2 금속층
304 : 하부층 404 : 트랜치
408 : 라인 410 : 라인
504 : 유전체층 604 : 제 2 금속층
Claims (16)
- 하부층 위에 적어도 두개의 금속층들을 증착하는 방법으로서,
상기 하부층 위에 제 1 금속층을 증착하는 단계;
상기 제 1 금속층이 마스킹된 제 1 부분과 마스킹되지 않은 제 1 부분을 포함하도록 제 1 금속층을 마스킹하는 단계;
마스킹되지 않은 상기 제 1 부분이 상기 하부층까지 제거되도록 상기 제 1 금속층을 에칭하는 단계;
상기 제 1 금속층 및 상기 하부층 위에 제 1 중간층을 증착하는 단계;
상기 제 1 중간층 위에 제 2 금속층을 증착하는 단계; 및
실질적으로 평탄한 제 1 표면에서 상기 제 1 중간층 및 상기 제 2 금속층이 함께 노출되도록(coexpose) 상기 제 2 금속층을 평탄화하는 단계
를 포함하는 하부층 위에 적어도 두개의 금속층들을 증착하는 방법. - 제1항에 있어서,
상기 제 1 금속층은, 실질적으로 평탄한 상기 제 1 표면에서 상기 제 2 금속층 및 상기 중간층과 함께 노출되는 것을 특징으로 하는 하부층 위에 적어도 두개의 금속층들을 증착하는 방법. - 제2항에 있어서,
상기 제 1 금속층, 상기 제 2 금속층 및 상기 제 1 중간층이 마스킹된 제 3 부분과 마스킹되지 않은 제 3 부분을 포함하도록, 상기 제 1 금속층, 상기 제 2 금속층 및 상기 제 1 중간층을 마스킹하는 단계;
마스킹되지 않은 상기 제 3 부분을 상기 하부층까지 에칭하는 단계;
에칭된 모든 표면들 위에 제 2 중간층을 증착하는 단계; 및
실질적으로 평탄한 제 2 표면에서 상기 제 2 중간층과 상기 제 1 금속층이 함께 노출되도록 상기 제 2 중간층을 평탄화하는 단계
를 더 포함하는 것을 특징으로 하는 하부층 위에 적어도 두개의 금속층들을 증착하는 방법. - 제4항에 있어서,
상기 제 1 중간층은 Si3N4 또는 SiO2를 포함하거나, 상기 제 2 중간층은 Si3N4 또는 SiO2를 포함하는 것을 특징으로 하는 하부층 위에 적어도 두개의 금속층들을 증착하는 방법. - 제4항에 있어서,
상기 평탄화 단계는 화학적 기계적 연마(CMP) 또는 에치백(etchback)에 의해 수행되는 것을 특징으로 하는 하부층 위에 적어도 두개의 금속층들을 증착하는 방법. - 제4항에 있어서,
상기 제 1 금속층의 일부와 상기 제 2 금속층의 일부를 전기적으로 연결하는 단계
를 더 포함하는 것을 특징으로 하는 하부층 위에 적어도 두개의 금속층들을 증착하는 방법. - 제1항에 있어서,
상기 제 2 금속층과 상기 제 1 중간층이 마스킹된 제 2 부분과 마스킹되지 않은 제 2 부분을 포함하도록, 상기 제 2 금속층과 상기 제 1 중간층을 마스킹하는 단계;
마스킹되지 않은 상기 제 2 부분을 상기 하부층까지 에칭하는 단계;
에칭된 모든 표면들 위에 제 2 중간층을 증착하는 단계; 및
실질적으로 평탄한 제 2 표면에서 상기 제 2 중간층과 상기 제 1 금속층이 함께 노출되도록, 상기 제 2 중간층을 평탄화하는 단계
를 더 포함하는 것을 특징으로 하는 하부층 위에 적어도 두개의 금속층들을 증착하는 방법. - 제7항에 있어서,
상기 제 1 중간층은 Si3N4 또는 SiO2를 포함하거나, 상기 제 2 중간층은 Si3N4 또는 SiO2를 포함하는 것을 특징으로 하는 하부층 위에 적어도 두개의 금속층들을 증착하는 방법. - 제7항에 있어서,
상기 평탄화 단계는 화학적 기계적 연마 또는 에치백에 의해 수행되는 것을 특징으로 하는 하부층 위에 적어도 두개의 금속층들을 증착하는 방법. - 제1항에 있어서,
상기 제 1 금속층 및 상기 제 2 금속층은 실질적으로 동일한 성분(composition)을 갖는 것을 특징으로 하는 하부층 위에 적어도 두개의 금속층들을 증착하는 방법. - 제1항에 있어서,
상기 에칭 단계 이후에, 상기 제 1 금속층은 실질적으로 평행한 복수의 제 1 금속 라인들의 형태인 것을 특징으로 하는 하부층 위에 적어도 두개의 금속층들을 증착하는 방법. - 제1항에 있어서,
상기 평탄화 단계 이후에, 상기 제 2 금속층은 실질적으로 평행한 복수의 제 2 금속 라인들의 형태이고, 상기 제 2 금속 라인들은 제 1 금속 라인들 사이에 배치되는 것을 특징으로 하는 하부층 위에 적어도 두개의 금속층들을 증착하는 방법. - 제1항에 있어서,
상기 제 1 금속층은 텅스텐 및 알루미늄으로 구성된 그룹에서 선택된 성분을 갖는 것을 특징으로 하는 하부층 위에 적어도 두개의 금속층들을 증착하는 방법. - 제1항에 있어서,
상기 제 2 금속층은 텅스텐, 알루미늄 및 구리로 구성된 그룹에서 선택된 성분을 갖는 것을 특징으로 하는 하부층 위에 적어도 두개의 금속층들을 증착하는 방법. - 제14항에 있어서,
상기 제 2 금속층이 텅스텐인 경우, 상기 방법은,
상기 제 1 중간층을 증착한 이후에, 상기 제 1 중간층 위에 컨포멀한(conformal) 제 1 접합층을 증착하는 단계
를 더 포함하는 것을 특징으로 하는 하부층 위에 적어도 두개의 금속층들을 증착하는 방법. - 제15항에 있어서,
컨포멀한 상기 제 1 접합층은 Ti, TiW 및 TiN으로 구성된 그룹에서 선택되는 것을 특징으로 하는 하부층 위에 적어도 두개의 금속층들을 증착하는 방법.
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