KR20100009499A - 포토레지스트의 가장자리부의 버의 형성방법과 어레이 기판의 제조방법 - Google Patents

포토레지스트의 가장자리부의 버의 형성방법과 어레이 기판의 제조방법 Download PDF

Info

Publication number
KR20100009499A
KR20100009499A KR1020090064977A KR20090064977A KR20100009499A KR 20100009499 A KR20100009499 A KR 20100009499A KR 1020090064977 A KR1020090064977 A KR 1020090064977A KR 20090064977 A KR20090064977 A KR 20090064977A KR 20100009499 A KR20100009499 A KR 20100009499A
Authority
KR
South Korea
Prior art keywords
photoresist
region
forming
electrode
substrate
Prior art date
Application number
KR1020090064977A
Other languages
English (en)
Other versions
KR101199937B1 (ko
Inventor
윈요우 쩡
재윤 정
즈 허우
주홍 리우
정훈 이
Original Assignee
베이징 보에 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 베이징 보에 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드 filed Critical 베이징 보에 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드
Publication of KR20100009499A publication Critical patent/KR20100009499A/ko
Application granted granted Critical
Publication of KR101199937B1 publication Critical patent/KR101199937B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/36—Masks having proximity correction features; Preparation thereof, e.g. optical proximity correction [OPC] design processes
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/20—Exposure; Apparatus therefor
    • G03F7/2022—Multi-step exposure, e.g. hybrid; backside exposure; blanket exposure, e.g. for image reversal; edge exposure, e.g. for edge bead removal; corrective exposure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0272—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers for lift-off processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs

Abstract

포토레지스트의 가장자리부의 버의 형성방법과 어레이 기판의 제조방법에 관한 것이다.
해당 어레이 기판의 제조방법은, 기판에 게이트 라인과 게이트 전극 패턴을 형성하는 단계, 데이터 라인, 소스 전극, 드레인 전극, TFT 채널 영역 패턴을 형성하고, 포토레지스트를 남기며, 패시베이션층을 퇴적하고, 박리 공정에 의해 포토레지스트 및 그 위의 패시베이션층을 제거하는 단계, 포토레지스트를 도포하고, 포토레지스트에 산형상의 가장자리부의 버를 형성하며, 투명 도전 박막을 퇴적하고, 박리 공정에 의해 드레인 전극에 직접 접속하는 화소 전극 패턴을 형성한다.

Description

포토레지스트의 가장자리부의 버의 형성방법과 어레이 기판의 제조방법 {Method of forming photoresist burr edge and method of manufacturing array substrate}
본 발명은 포토레지스트의 가장자리부의 버(burr)의 형성방법과 어레이 기판의 제조방법에 관한 것이다.
박막 트랜지스터 액정 디스플레이(Thin Film Transistor Liquid Crystal Display, TFT-LCD라고 약칭)는 부피가 작고 에너지 소비가 적으며 복사가 없는 등의 장점을 가지고, 현재의 평면 디스플레이 시장에서 주도적인 지위를 차지하고 있다. TFT-LCD에서 그 제품의 성능, 수율, 가격은 어레이 기판 및 제조공정 나름이다. TFT-LCD의 가격을 효과적으로 저감하고 수율을 향상시키며 TFT-LCD 어레이 기판의 제조공정을 순차적으로 간단화시키기 위해, 최초의 7회 마스킹(7 masking) 공정에서 슬릿 포토리소그래피 기술에 기초한 4회 마스킹(4 masking) 공정으로 발전하여 현재 3회 마스킹(3 masking) 공정은 연구되고 있는 중이다.
종래기술에 의해 이하와 같은 3회의 마스킹(3 masking) 공정이 제안되었다. 즉, 우선 제1 통상 마스크로 패터닝 공정에 의해 게이트 라인과 게이트 전극을 형성하고, 다음에 제2 그레이톤 반투명 마스크로 패터닝 공정에 의해 데이터 라인, 소스 전극, 드레인 전극, TFT 채널 영역을 형성하며, 마지막으로 제3 통상 마스크로 패터닝 공정에 의해 화소 전극을 형성한다. 해당 기술안의 특징은 제3회째 마스킹 공정에 통상 마스크가 이용되고, 포토리소그래피 공정을 행할 때에 노광 및 현상된 후의 포토레지스트 측벽을 수직형상으로 형성하며, 에칭할 때에 오버 에칭에 의해 패시베이션층의 측벽을 내 오목형상으로 형성함으로써, 그 후에 퇴적되는 투명 도전 박막이 패시베이션층의 측벽에서 파단되는 것을 확보하는 것이다. 실제의 사용에 의해 알 수 있는 바와 같이, 해당 공정에서 비교적 두꺼운 포토레지스트의 도포가 필요하고, 이에 따라 포토레지스트의 가장자리부의 경사각도를 가능한 한 크게 하며, 90도에 가까우면 가까울수록 좋다. 그러나, 그렇게 해도 투명 도전 박막을 포토레지스트의 가장자리부에서 완전히 파단시키는 것은 불가능하고, 비용이 증가할 뿐만 아니라 박리(Lift Off) 공정의 질도 보장할 수 없다. 투명 도전 박막의 점착상황만 있으면 잔류가 발생하기 때문에, TFT-LCD 어레이 기판에서 그것은 박리 공정의 가장 전형적인 결함일 뿐만 아니라, 3회 마스킹 공정에서 가장 극복해야 할 기술 결함이다.
본 발명의 실시예에 있어서, 포토레지스트의 가장자리부의 버의 형성방법이 제출되었다. 해당 방법은 이하의 단계를 구비한다. 즉,
단계 100: 언더라인 레이어(underline layer)에 포토레지스트를 도포한다.
단계 200: 마스크로의 노광 및 현상 처리에 의해, 그 후에 퇴적되는 구조층을 파단시키는 버를 포토레지스트에 형성한다.
본 발명의 실시예에 있어서, 구조 패턴의 형성방법이 더 제출되었다. 해당 방법에는, 상기 포토레지스트의 가장자리부의 버의 형성방법에 의해 가장자리부의 버를 가지는 포토레지스트층을 기판에 형성하는 단계, 해당 기판에 구조층을 퇴적하는 단계, 박리 공정에 의해 포토레지스트층 및 그것에 형성된 구조층을 박리하여 구조 패턴을 형성하는 단계를 구비한다.
본 발명의 실시예에 있어서, 어레이 기판의 제조방법이 더 제출되었다. 해당 방법은 이하의 단계를 구비한다. 즉,
단계 1: 기판에 게이트 라인과 게이트 전극 패턴을 형성한다.
단계 2: 포토리소그래피 공정에 의해 단계 1을 거친 기판에 데이터 라인, 소스 전극, 드레인 전극, TFT 채널 영역 패턴을 형성하고, 포토리소그래피 공정 중의 포토레지스트를 남기며, 해당 기판에 패시베이션층을 퇴적하고, 박리 공정에 의해 해당 포토레지스트 및 그 위의 패시베이션층을 제거한다.
단계 3: 단계 2를 거친 기판에 포토레지스트를 도포하고, 상기 포토레지스트의 가장자리부의 버의 형성방법에 의해 해당 포토레지스트에 산형상의 가장자리부의 버를 형성하며, 투명 도전 박막을 퇴적하고, 박리 공정에 의해 포토레지스트 및 그 위의 투명 도전 박막을 박리하며, 드레인 전극에 직접 접속하는 화소 전극 패턴을 형성한다.
본 발명의 실시예에 있어서, 어레이 기판이 더 제출되었다. 해당 어레이 기판은 게이트 라인, 데이터 라인, 게이트 라인과 데이터 라인에 한정된 화소 영역 내에 배치된 화소 전극, 게이트 라인과 데이터 라인의 교차부에 형성된 박막 트랜지스터를 구비하고, 상기 박막 트랜지스터는 기판에 형성된 게이트 전극, 게이트 전극에 위치하여 기판 전체를 피복하는 게이트 절연층, 게이트 절연층에 형성되어 게이트 전극 상에 위치하는 반도체층 및 도프 반도체층, 도프 반도체층에 위치하는 소스 전극 및 드레인 전극, 데이터 라인, 소스 전극, 드레인 전극 이외의 영역에 형성된 패시베이션층을 구비하며, 상기 소스 전극과 드레인 전극 간의 영역은 박막 트랜지스터의 채널 영역이고, 상기 화소 전극은 드레인 전극에 직접 접속한다.
본 발명의 실시예에 관한 포토레지스트의 가장자리부의 버의 형성방법은 이하의 단계를 구비한다. 즉,
단계 100: 언더라인 레이어(underline layer)에 포토레지스트를 도포한다.
단계 200: 마스크로의 노광 및 현상 처리에 의해, 그 후에 퇴적되는 구조층을 파단시키는 버를 포토레지스트에 형성한다.
본 발명의 상기 실시예에 있어서, 언더라인 레이어(underline layer)는 형성된 구조 패턴, 예를 들면 기판에 형성된 데이터 라인, 소스 전극, 드레인 전극, TFT 채널 영역 패턴을 대표하고, 다른 구조 패턴을 제조할 때 포토레지스트에 형성 된 버는 그 후에 퇴적되는 구조층을 파단시킬 수 있다. 화소 전극 패턴의 제조를 예로서 이하와 같이 설명한다. 포토레지스트에 투명 도전 박막을 퇴적할 때에 포토레지스트에 버가 존재하기 때문에, 퇴적된 투명 도전 박막은 버의 돌기구조의 곳에서 파단되고, 즉 가장자리부의 버 양측의 투명 도전 박막을 접속시키지 않는다. 이렇게 하여 그 후의 박리 공정에 의해 화소 전극 패턴을 형성할 수 있다.
본 발명에 관한 포토레지스트의 가장자리부의 버의 형성방법의 제1 실시예는 이하의 단계를 구비한다. 즉,
단계 210: 언더라인 레이어(underline layer)에 포토레지스트를 도포한다.
단계 211: 하프톤 마스크 또는 그레이톤 마스크에 의해 노광과 현상 처리를 하고, 포토레지스트의 가장자리부의 버가 형성되는 영역에 대응하는 리지형상의 제1 두께 영역, 구조 패턴이 형성되지 않은 영역에 대응하는 제2 두께 영역, 구조 패턴이 형성되는 영역에 대응하는 제3 두께 영역을 포토레지스트에 형성한다.
단계 212: 애싱 공정에 의해 제1 두께 영역의 포토레지스트에 산형상의 가장자리부의 버를 형성하고, 제2 두께 영역의 포토레지스트를 남기며, 제3 두께 영역의 포토레지스트를 완전히 제거한다.
도 1 내지 도 3은 본 발명에 관한 포토레지스트의 가장자리부의 버의 형성방법의 제1 실시예의 개략도이다. 여기서, 포지티브 포토레지스트를 예로 한다.
도 1은 포토레지스트의 가장자리부의 버의 형성방법의 제1 실시예에서 포토레지스트를 도포한 후의 개략도이다. 도 1에 나타내는 바와 같이, 구조 패턴이 형성된 언더라인 레이어(underline layer)(15)에 포토레지스트(10)를 도포한다. 도포 되는 포토레지스트의 두께는 1.8㎛ 내지 2.2㎛이어도 되고, 2㎛이 바람직하다. 도 2는 포토레지스트의 가장자리부의 버의 형성방법의 제1 실시예에서 노광, 현상한 후의 개략도이다. 하프톤 마스크 또는 그레이톤 마스크에 의해 노광을 행하고, 포토레지스트의 가장자리부의 버가 형성되는 영역에 대응하는 미노광영역인 제1 노광영역(포토레지스트의 제1 두께 영역)(T1), 언더라인 레이어(underline layer)에 구조 패턴이 형성되지 않은 영역에 대응하는 소량 노광영역인 제2 노광영역(포토레지스트의 제2 두께 영역)(T2), 언더라인 레이어(underline layer)에 구조 패턴을 형성하는 영역에 대응하는 대량 노광영역인 제3 노광영역(포토레지스트의 제3 두께 영역)(T3)을 포토레지스트에 형성한다. 화소 전극 패턴의 형성을 예로서 이하와 같이 설명한다. 미노광의 제1 노광영역(T1)은 화소 전극 패턴의 가장자리부 영역에 대응하고, 소량 노광의 제2 노광영역(T2)은 화소 전극 패턴이 없는 영역에 대응하며, 대량 노광의 제3 노광영역(T3)은 화소 전극 패턴이 형성되는 영역에 대응한다. 하프톤 마스크 또는 그레이톤 마스크에 대해 미노광의 제1 노광영역(T1)은 하프톤 마스크 또는 그레이톤 마스크의 불투명 영역에 대응하고, 해당 영역의 광투과율은 0%이며, 소량 노광의 제2 노광영역(T2)은 하프톤 마스크 또는 그레이톤 마스크의 소량 광 투과 영역에 대응하고, 해당 영역의 광투과율은 10% 내지 40%이며, 대량 노광의 제3 노광영역(T3)은 하프톤 마스크 또는 그레이톤 마스크의 대량 광 투과 영역에 대응하고, 해당 영역의 광투과율은 60% 내지 90%이다. 도 2에 나타내는 바와 같이, 3개의 노광영역이 형성된 후, 현상 처리에 의해 각 영역의 포토레지스트의 두께는 변화하여, 미노광의 제1 노광영역(T1)의 포토레지스트의 두께는 가장 두 껍고, 소량 노광의 제2 노광영역(T2)의 포토레지스트의 두께는 얇아지며, 대량 노광의 제3 노광영역(T3)의 포토레지스트의 두께는 가장 얇고, 미노광의 제1 노광영역(T1)을 리지형상으로 형성한다. 도포되는 포토레지스트의 두께는 1.8㎛ 내지 2.2㎛이고, 2㎛이 바람직한 경우, 현상 처리 후 제1 노광영역(T1)의 포토레지스트의 두께는 여전히 1.8㎛ 내지 2.2㎛이고, 2㎛이 바람직하며, 제2 노광영역(T2)의 포토레지스트의 두께는 얇아져 1.3㎛ 내지 1.6㎛이고, 1.5㎛이 바람직하며, 제3 노광영역(T3)의 포토레지스트의 두께는 가장 얇아 0.4㎛ 내지 0.6㎛이고, 0.5㎛이 바람직하다.
도 3은 포토레지스트의 가장자리부의 버의 형성방법의 제1 실시예에서 애싱 공정을 거친 후의 개략도이다. 도 3에 나타내는 바와 같이, 애싱 공정을 거쳐 미노광의 제1 노광영역(T1)의 포토레지스트의 두께는 얇아져 산형상의 가장자리부의 버를 형성하고, 소량 노광의 제2 노광영역(T2)의 포토레지스트의 두께는 더 얇아지며, 대량 노광의 제3 노광영역(T3)의 포토레지스트는 완전히 제거된다. 도포되는 포토레지스트의 두께는 1.8㎛ 내지 2.2㎛이고, 2㎛이 바람직한 경우, 애싱 공정 후 제2 노광영역(T2)의 포토레지스트의 두께는 0.9㎛ 내지 1.1㎛이고, 1㎛이 바람직하며, 제3 노광영역(T3)에는 포토레지스트가 없다.
본 발명에 관한 포토레지스트의 가장자리부의 버의 형성방법의 제2 실시예는 이하의 단계를 구비한다. 즉,
단계 220: 언더라인 레이어(underline layer)에 포토레지스트를 도포한다.
단계 221: 통상 마스크로 노광과 현상 처리를 하고, 구조 패턴이 형성되지 않은 영역에 대응하는 완전 보류 영역과, 포토레지스트가 완전히 제거되고, 구조 패턴이 형성되는 영역에 대응하는 완전 제거 영역을 포토레지스트에 형성한다.
단계 222: 이주파 플라즈마체 모드로 상기 포토레지스트에 대해 드라이 에칭을 행하고, 고주파와 저주파의 파워, 에칭 가스의 유량, 가스의 압력, 에칭실의 각 벽의 온도를 조정함으로써, 상기 포토레지스트의 중간 부분에 대한 에칭의 스피드를 빠르게 하고, 양측의 가장자리부에 대한 에칭의 스피드를 느리게 하며, 상기 포토레지스트의 가장자리부에 산형상의 가장자리부의 버를 형성한다.
도 4 내지 도 6a는 본 발명에 관한 포토레지스트의 가장자리부의 버의 형성방법의 제2 실시예의 개략도이다. 여기서, 포지티브 포토레지스트를 예로 한다.
도 4는 포토레지스트의 가장자리부의 버의 형성방법의 제2 실시예에서 포토레지스트를 도포한 후의 개략도이다. 도 4에 나타내는 바와 같이, 구조 패턴이 형성된 언더라인 레이어(underline layer)(15)에 포토레지스트(10)를 도포한다. 도 5는 포토레지스트의 가장자리부의 버의 형성방법의 제2 실시예에서 노광, 현상한 후의 개략도이다. 통상 마스크로 노광을 행하고, 구조 패턴이 형성되지 않은 영역에 대응하는 미노광영역(포토레지스트의 완전 보류 영역)과 구조 패턴이 형성되는 영역에 대응하는 완전 노광 영역(포토레지스트의 완전 제거 영역)을 포토레지스트에 형성한다. 화소 전극 패턴의 형성을 예로서 이하와 같이 설명한다. 미노광영역은 화소 전극 패턴이 없는 영역에 대응하고, 완전 노광 영역은 화소 전극 패턴이 형성된 영역에 대응한다. 도 5에 나타내는 바와 같이, 그 후 현상 처리에 의해 완전 노광 영역의 포토레지스트를 제거한다.
도 6a는 포토레지스트의 가장자리부의 버의 형성방법의 제2 실시예에서 에칭 공정을 거친 후의 개략도이다. 도 6b는 에칭한 후의 포토레지스트의 전자주사현미경(SEM) 사진이다. 도 6a에 나타내는 바와 같이, 드라이 에칭 공정을 거쳐 에칭 공정의 파라미터를 설정함으로써 포토레지스트의 가장자리부에 산형상의 가장자리부의 버를 형성한다. 본 실시예에 있어서, 이주파 플라즈마체 모드(DCCP, Dual Cathode Coupling Plasma)로 상기 포토레지스트에 대해 드라이 에칭을 행하고, 고주파와 저주파의 파워, 에칭 가스의 유량, 가스의 압력, 에칭실의 각 벽의 온도를 조정함으로써, 상기 포토레지스트의 중간 부분에 대한 에칭의 스피드를 빠르게 하고, 양측의 가장자리부에 대한 에칭의 스피드를 느리게 하며, 상기 포토레지스트의 가장자리부에 산형상의 가장자리부의 버를 형성한다. 이 실시예에 있어서 채용된 각 파라미터는, 예를 들면, 하기와 같이 선택할 수 있다. 즉, 에칭 가스로서 CH3F, SF6, O2 또는 이들의 혼합 가스이고, 가스 유속이 50 ~ 3000 sccm의 범위 내이다. 드라이 에칭은 DCCP형이고, 고주파수로서 13.56 MHz보다 더 높은 주파수, 저주파수로서 10 MHz보다 더 낮은 주파수 범위 내에 있다. 에칭 파워의 소스(source)는 1 ∼ 10 kW 범위 내이고, 바이어스(bias)는 1 ∼ 10 kW 범위 내에 있다. 압력강도는 50 ∼ 200 mtorr 범위 내에 있다. 반응실의 천정부, 저부 및 측벽(Top/Bottom/Wall)의 온도는 30 ∼ 80℃의 범위 내에 있다.
상기 실시예에 의해 포토레지스트의 소정 영역에 산형상의 가장자리부의 버를 형성할 수 있고, 해당 가장자리부의 버의 돌기 구조는 그 후에 퇴적되는 구조층을 돌기 부분에서 파단시키며, 즉 가장자리부의 버 양측의 구조층을 접속시키지 않 는다. 추가로 행해지는 포토레지스트의 박리 공정에 있어서, 나머지의 포토레지스트가 박리됨과 동시에 포토레지스트에 퇴적된 구조층도 제거되고, 포토레지스트 이외의 영역에 퇴적된 구조층만이 남겨져 구조 패턴을 형성한다.
본 발명에 있어서 포토레지스트의 가장자리부의 버의 형성방법이 제출되었다. 포토레지스트에 산형상의 가장자리부의 버를 형성함으로써 그 후에 퇴적되는 구조층을 해당 가장자리부의 버의 곳에서 파단시키고, 그 후의 박리 공정과 합하면 원하는 구조 패턴을 형성할 수 있기 때문에, 박리 공정의 질을 효과적으로 확보할 수 있는 신규의 패터닝 방법이다.
실제의 사용중, 본 발명의 실시예에 관한 포토레지스트의 가장자리부의 버의 형성방법은 박리 공정에 응용할 수 있을 뿐만 아니라 임의의 구조 패턴의 형성에 직접 응용할 수도 있고, 폭넓은 응용이 가능하다. 본 발명의 실시예에 관한 구조 패턴의 형성방법은 구체적으로 포토레지스트를 도포하는 단계, 포토레지스트에 산형상의 가장자리부의 버를 형성하는 단계, 구조층을 퇴적하는 단계, 박리 공정에 의해 구조 패턴을 형성하는 단계를 구비한다. 상기 구조 패턴은 게이트 라인과 게이트 전극 패턴이어도 되고, 데이터 라인, 소스 전극, 드레인 전극, TFT 채널 영역 패턴, 또 화소 전극 패턴이어도 된다.
예를 들면, 게이트 라인과 게이트 전극 패턴의 형성과정은 구체적으로 이하와 같다. 기판에 포토레지스트를 도포하고, 본 발명에 관한 포토레지스트의 가장자리부의 버의 형성방법에 의해 포토레지스트에 산형상의 가장자리부의 버를 형성한다. 게이트 라인과 게이트 전극 패턴이 형성되는 영역에는 포토레지스트가 없고, 포토레지스트가 남겨진 영역의 가장자리부는 산형상의 가장자리부의 버이다. 그 후, 게이트 금속 박막을 퇴적하고, 박리 공정에 의해 포토레지스트를 제거함과 동시에 포토레지스트 상의 게이트 금속 박막도 제거되며, 기판에 게이트 라인과 게이트 전극 패턴을 형성한다. 또한, 예를 들면 데이터 라인, 소스 전극, 드레인 전극, TFT 채널 영역 패턴의 형성과정은 구체적으로 이하와 같다. 게이트 라인과 게이트 전극 패턴이 형성되고, 게이트 절연층, 반도체층, 도프 반도체층이 순차적으로 퇴적된 기판에 포토레지스트를 도포하며, 본 발명에 관한 포토레지스트의 가장자리부의 버의 형성방법에 의해 포토레지스트에 산형상의 가장자리부의 버를 형성하고, 데이터 라인, 소스 전극, 드레인 전극, TFT 채널 영역 패턴이 형성되는 영역에는 포토레지스트가 없으며, 포토레지스트가 남겨진 영역의 가장자리부는 산형상의 가장자리부의 버이다. 그 후, 소스·드레인 금속 박막을 퇴적하고, 박리 공정에 의해 포토레지스트를 제거함과 동시에 포토레지스트 상의 소스·드레인 금속 박막도 제거되며, 기판에 데이터 라인, 소스 전극, 드레인 전극, TFT 채널 영역 패턴을 형성한다. 또, 예를 들면 화소 전극 패턴의 형성과정은 구체적으로 이하와 같다. 게이트 전극, 소스 전극, 드레인 전극, 패시베이션층이 형성된 기판에 포토레지스트를 도포하고, 본 발명에 관한 포토레지스트의 가장자리부의 버의 형성방법에 의해 포토레지스트에 산형상의 가장자리부의 버를 형성하며, 화소 전극 패턴이 형성되는 영역에는 포토레지스트가 없고, 포토레지스트가 남겨진 영역의 가장자리부는 산형상의 가장자리부의 버이다. 그 후, 투명 도전 박막을 퇴적하고, 박리 공정에 의해 포토레지스트를 제거함과 동시에 포토레지스트 상의 투명 도전 박막도 제거되며, 기판에 화소 전극 패턴을 형성한다. 또한, 패시베이션층의 비아홀 패턴의 형성에 대해 본 발명에 관한 구조 패턴의 형성방법을 채용해도 되지만, 여기서 그 설명을 생략한다.
본 발명의 실시예에서의 TFT-LCD 어레이 기판의 제조방법은 이하의 단계를 구비한다.
단계 1: 기판에 게이트 라인과 게이트 전극 패턴을 형성한다.
단계 2: 상기 단계 1을 거친 기판에 데이터 라인, 소스 전극, 드레인 전극, TFT 채널 영역 패턴을 형성하고, 포토레지스트를 남기며, 패시베이션층을 퇴적하고, 박리 공정에 의해 포토레지스트 및 그 위의 패시베이션층을 제거한다.
단계 3: 단계 2를 거친 기판에 포토레지스트를 도포하고, 포토레지스트에 산형상의 가장자리부의 버를 형성하며, 투명 도전 박막을 퇴적하고, 박리 공정에 의해 드레인 전극과 직접 접속하는 화소 전극 패턴을 형성한다.
본 발명에 관한 TFT-LCD 어레이 기판의 제조방법의 제1 실시예는 이하의 단계를 구비한다.
단계 11: 기판에 게이트 금속 박막을 퇴적하고, 통상 마스크로 제1회 패터닝 공정에 의해 게이트 라인과 게이트 전극 패턴을 형성한다.
단계 12: 단계 11을 거친 기판에 게이트 절연층, 반도체층, 도프 반도체층, 소스·드레인 금속 박막을 순차적으로 퇴적하고, 하프톤 마스크 또는 그레이톤 마스크로 제2회 패터닝 공정에 의해 데이터 라인, 소스 전극, 드레인 전극, TFT 채널 영역 패턴을 형성한다. 그 후, 소스 전극, 드레인 전극, 데이터 라인 상의 포토레 지스트를 남기고, 기판에 TFT 채널 영역을 피복하는 패시베이션층을 퇴적하며, 박리 공정에 의해 포토레지스트를 제거함과 동시에 포토레지스트에 부착되어 있는 패시베이션층을 제거하고, 소스 전극, 드레인 전극, 데이터 라인을 노출한다.
단계 13: 단계 12를 거친 기판에 포토레지스트를 도포하고, 포토레지스트에 산형상의 가장자리부의 버를 형성하며, 투명 도전 박막을 퇴적하고, 투명 도전 박막을 가장자리부의 버의 곳에서 파단시키며, 박리 공정에 의해 포토레지스트를 제거함과 동시에 포토레지스트에 부착되어 있는 투명 도전 박막을 제거하고, 드레인 전극과 직접 접속하는 화소 전극을 형성한다.
도 7 내지 도 12는 본 발명에 관한 TFT-LCD 어레이 기판의 제조방법의 제1 실시예의 개략도이고, 그것에 의해 제조되는 TFT-LCD 어레이 기판은 예를 들면 NT 모드이다. 이하의 설명에서, 본 발명에서 말하는 패터닝 공정은 포토레지스트의 도포 공정, 포토레지스트의 노광, 현상 공정, 하층의 에칭 공정, 포토레지스트의 박리 공정 등을 구비하고, 상기 포토레지스트에 대해서는 포지티브 포토레지스트를 예로 한다.
도 7은 본 발명에 관한 TFT-LCD 어레이 기판의 제조방법의 제1 실시예에서 제1회 패터닝 공정을 거친 후의 평면도이고, 도 8은 도 7의 A-A방향의 단면도이다. 도 7, 도 8에 나타내는 바와 같이, 자기 제어 스퍼터링법, 열 증발 또는 다른 조막 방법에 의해 기판(1)(예를 들면, 유리 기판 또는 석영 기판)에 게이트 금속 박막을 퇴적하고, 게이트 금속 박막의 재료는 Mo, Al, Mo와 Nd의 합금, W, Cr, Cu 등의 금속 단층막 또는 상기 금속으로 이루어진 다층 박막이어도 된다. 통상 마스크로 제1 회 패터닝 공정에 의해 게이트 금속 박막에 대해 패터닝을 행하고, 기판에 게이트 라인(11)과 게이트 전극 패턴을 형성한다.
도 9는 본 발명에 관한 TFT-LCD 어레이 기판의 제조방법의 제1 실시예에서 제2회 패터닝 공정을 거친 후의 평면도이다. 상기 패턴을 형성한 기판에 우선 화학 기상 증착법 또는 다른 조막 방법에 의해 게이트 절연막(3), 반도체층(4), 도프 반도체층(옴 접촉층)(5)을 순차적으로 퇴적하고, 반도체층(4)과 도프 반도체층(5)은 활성층을 구성한다. 다음에, 자기 제어 스퍼터링법, 열 증발 또는 다른 조막 방법에 의해 소스·드레인 금속 박막을 퇴적하고, 소스·드레인 금속 박막의 재료는 Mo, Al, Mo와 Nd의 합금, W, Cr, Cu 등의 금속 단층막 또는 상기 금속으로 이루어진 다층 박막이어도 된다. 도 10은 본 발명에 관한 TFT-LCD 어레이 기판의 제조방법의 제1 실시예의 제2회 패터닝 공정에서 데이터 라인, 소스 전극, 드레인 전극, TFT 채널 영역 패턴을 형성한 후의 개략도이고, 도 9의 B-B방향의 단면도이다.
하프톤 마스크 또는 그레이톤 마스크로 제2회 패터닝 공정에 의해 반도체층, 도프 반도체층, 소스·드레인 금속 박막에 대해 패터닝을 행하고, 기판에 데이터 라인(12), 소스 전극(6), 드레인 전극(7), TFT 채널 영역 패턴을 형성하며, 게이트 전극(2)에 활성층 패턴이 형성되어 있고, 상기 소스 전극(6)과 드레인 전극(7) 간의 도프 반도체층은 완전히 에칭되며, 반도체층이 노출되고, 다른 영역에서 게이트 절연층(3)이 노출된다. 도 9, 도 10에 나타내는 바와 같이, 그 때 소스 전극(6), 드레인 전극(7), 데이터 라인(12)에 포토레지스트(10)가 남겨져 있다. 상기 하프톤 마스크 또는 그레이톤 마스크로 데이터 라인, 소스 전극, 드레인 전극, TFT 채널 영역 패턴을 형성하는 공정은 이미 현재의 4회 마스킹(4 masking) 공정에서 폭넓게 응용되어 있기 때문에, 여기서 설명을 생략한다.
도 11은 본 발명에 관한 TFT-LCD 어레이 기판의 제조방법의 제1 실시예의 제2회 패터닝 공정에서 패시베이션층을 퇴적한 후의 개략도이고, 도 9의 B-B방향의 단면도이다. 도 11에 나타내는 바와 같이, 소스 전극(6), 드레인 전극(7), 데이터 라인(12)에서의 포토레지스트(10)를 남기고, 박리하지 않으며, 화학 기상 증착법 또는 다른 조막 방법에 의해 TFT 채널 영역을 피복하는 패시베이션층(8)을 직접 퇴적한다.
도 12는 본 발명에 관한 TFT-LCD 어레이 기판의 제조방법의 제1 실시예의 제2회 패터닝 공정에서 포토레지스트를 박리한 후의 개략도이고, 도 9의 B-B방향의 단면도이다. 도 12에 나타내는 바와 같이, 박리 공정에 의해 포토레지스트를 제거함과 동시에 포토레지스트에 부착되어 있는 패시베이션층을 제거하고, 소스 전극, 드레인 전극, 데이터 라인을 노출한다. 또한, 그 후의 박리 공정에서 포토레지스트에 부착되어 있는 패시베이션층을 제거하는 것에 보다 더 잘 기여할 수 있도록, 패시베이션층을 퇴적하기 전에 본 발명에 관한 포토레지스트의 가장자리부의 버의 형성방법에 의해 포토레지스트에 형성된 가장자리부의 버를 채용해도 된다.
도 13은 본 발명에 관한 TFT-LCD 어레이 기판의 제조방법의 제1 실시예에서 제3회 패터닝 공정을 거친 후의 평면도이고, 도 14는 도 13의 C-C방향의 단면도이다. 상기 패턴이 형성된 기판에 두께가 1.8㎛ 내지 2.2㎛인 포토레지스트를 도포하고, 바람직한 두께는 2㎛이다. 하프톤 마스크 또는 그레이톤 마스크로 노광을 행하 고, 포토레지스트의 가장자리부의 버 영역에 대응하는 미노광영역인 제1 노광영역(포토레지스트의 제1 두께 영역), 화소 전극이 없는 영역에 대응하는 소량 노광영역인 제2 노광영역(포토레지스트의 제2 두께 영역), 화소 전극의 소재(所在) 영역에 대응하는 대량 노광영역인 제3 노광영역(포토레지스트의 제3 두께 영역)을 포토레지스트에 형성한다. 하프톤 마스크 또는 그레이톤 마스크에 대해 미노광의 제1 노광영역은 하프톤 마스크 또는 그레이톤 마스크의 불투명 영역에 대응하고, 해당 영역의 광투과율은 0%이며, 소량 노광의 제2 노광영역은 하프톤 마스크 또는 그레이톤 마스크의 소량 광 투과 영역에 대응하고, 해당 영역의 광투과율은 10% 내지 40%이며, 대량 노광의 제3 노광영역은 하프톤 마스크 또는 그레이톤 마스크의 대량 광 투과 영역에 대응하고, 해당 영역의 광투과율은 60% 내지 90%이다. 하프톤 마스크 또는 그레이톤 마스크로의 노광에 의해 3개의 노광영역이 형성된 후, 현상 처리에 의해 제1 노광영역의 포토레지스트의 두께는 가장 두껍고, 그 두께는 여전히 1.8㎛ 내지 2.2㎛이고, 2㎛이 바람직하며, 제2 노광영역의 포토레지스트의 두께는 얇아지며, 그 두께는 1.3㎛ 내지 1.6㎛이고, 1.5㎛이 바람직하며, 제3 노광영역의 포토레지스트의 두께는 가장 얇고, 그 두께는 0.4㎛ 내지 0.6㎛이고, 0.5㎛이 바람직하다. 그 후, 애싱 공정에 의해 제1 노광영역의 포토레지스트에 산형상의 가장자리부의 버를 형성하고, 제2 노광영역에 두께가 0.9㎛ 내지 1.1㎛이고, 바람직한 두께가 1㎛인 포토레지스트를 남기며, 제3 노광영역의 포토레지스트를 완전히 제거한다. 상기 형성된 포토레지스트 패턴으로 두께가 300Å 내지 500Å인 투명 도전막을 퇴적하고, 투명 도전막의 재료는 ITO, IZO 또는 다른 투명 전극 재료이어도 되며, 그 두께에 대해 400Å가 바람직하다. 가장자리부의 버의 돌기 작용에 의해 포토레지스트의 가장자리부의 버에 퇴적된 투명 도전 박막은 돌기 부분에서 파단되고, 즉 양측의 투명 도전 박막을 접속시키지 않는다. 도 13, 도 14에 나타내는 바와 같이, 마지막으로 박리 공정에 의해 포토레지스트를 제거함과 동시에 포토레지스트에 부착되어 있는 투명 도전 박막도 약액에 의해 제거되고, 기판에 화소 전극(13) 패턴을 형성하며, 화소 전극(13)은 드레인 전극(8)에 직접 접속한다.
본 실시예의 제3회 패터닝 공정에서 포토레지스트의 가장자리부의 버의 형성방법에 대해 도 1 내지 도 3에 나타난 실시예의 기술안이 채용되었지만, 실제의 사용에 있어서 본 실시예의 포토레지스트의 가장자리부의 버의 형성방법에 대해 도 4 내지 도 6a에 나타난 실시예의 기술안을 채용해도 되고, 여기서 그 설명을 생략한다. 또, 실제의 필요에 따라 본 실시예의 제1회 패터닝 공정 또는 제2회 패터닝 공정에 있어서, 본 발명에 관한 포토레지스트의 가장자리부의 버의 형성방법의 제1 실시예 또는 제2 실시예의 기술안을 채용해도 된다.
본 발명에 관한 TFT-LCD 어레이 기판의 제조방법의 제2 실시예는 이하의 단계를 구비한다.
단계 21: 기판에 투명 도전 박막과 게이트 금속 박막을 순차적으로 퇴적하고, 하프톤 마스크 또는 그레이톤 마스크로 제1회 패터닝 공정에 의해 게이트 라인, 게이트 전극 패턴, 투명 공공 전극 패턴을 형성한다.
단계 22: 단계 21을 거친 기판에 게이트 절연층, 반도체층, 도프 반도체층, 소스·드레인 금속 박막을 순차적으로 퇴적하고, 하프톤 마스크 또는 그레이톤 마 스크로 제2회 패터닝 공정에 의해 데이터 라인, 소스 전극, 드레인 전극, TFT 채널 영역 패턴을 형성한다. 그 후, 소스 전극, 드레인 전극, 데이터 라인에서의 포토레지스트를 남기고, 기판에 TFT 채널 영역을 피복하는 패시베이션층을 퇴적하며, 박리 공정에 의해 포토레지스트를 제거함과 동시에 포토레지스트에 부착되어 있는 패시베이션층을 제거하고, 소스 전극, 드레인 전극, 데이터 라인을 노출한다.
단계 23: 단계 22를 거친 기판에 포토레지스트를 도포하고, 포토레지스트에 산형상의 가장자리부의 버를 형성하며, 투명 도전 박막을 퇴적하여 가장자리부의 버의 곳에서 파단시키고, 박리 공정에 의해 포토레지스트를 제거함과 동시에 포토레지스트에 부착되어 있는 투명 도전 박막도 제거되며, 드레인 전극에 직접 접속하는 화소 전극을 형성한다.
도 15 내지 도 22는 본 발명에 관한 TFT-LCD 어레이 기판의 제조방법의 제2 실시예의 개략도이고, 제조되는 TFT-LCD 어레이 기판은 예를 들면 FFS모드이다. 해당 실시예에서 포지티브 포토레지스트를 예로 한다.
도 15는 본 발명에 관한 TFT-LCD 어레이 기판의 제조방법의 제2 실시예의 제1회 패터닝 공정에서 투명 도전 박막과 게이트 금속 박막을 퇴적한 후의 개략도이다. 도 15에 나타내는 바와 같이, 우선 기판(1)(예를 들면, 유리 기판 또는 석영 기판)에 투명 도전 박막(21)과 게이트 금속 박막(22)을 퇴적하고, 투명 도전막의 재료는 ITO, IZO 또는 다른 투명 전극 재료이어도 되며, 게이트 금속 박막의 재료는 Mo, Al, Mo와 Nd의 합금, W, Cr, Cu 등의 금속 단층막 또는 상기 금속으로 이루어진 다층 박막이어도 된다. 도 16은 본 발명에 관한 TFT-LCD 어레이 기판의 제조 방법의 제2 실시예의 제1회 패터닝 공정에서 마스킹, 노광, 현상한 후의 개략도이다. 도 16에 나타내는 바와 같이, 기판(1)에 포토레지스트(10)를 도포하고, 하프톤 마스크 또는 그레이톤 마스크에 의해 노광을 행하며, 포토레지스트에 게이트 전극 영역에 대응하는 미노광영역인 제1 노광영역, 투명 공공 전극 영역에 대응하는 부분적 노광영역인 제2 노광영역, 게이트 라인, 게이트 전극, 투명 공공 전극 이외의 영역에 대응하는 완전 노광영역인 제3 노광영역을 형성한다. 현상 처리에 의해 각 영역의 포토레지스트의 두께는 변화하여, 미노광의 제1 노광영역의 포토레지스트의 두께는 가장 두껍고, 부분적 노광의 제2 노광영역의 포토레지스트의 두께는 얇아지며, 완전 노광의 제3 노광영역의 포토레지스트는 완전히 제거된다. 도 17은 본 발명에 관한 TFT-LCD 어레이 기판의 제조방법의 제2 실시예의 제1회 패터닝 공정에서 제1회 에칭한 후의 개략도이다. 도 17에 나타내는 바와 같이, 제1회 에칭에 의해 포토레지스트에 피복되지 않은 영역에서의 투명 도전 박막(21)과 게이트 금속 박막(22)을 에칭한다.
도 18은 본 발명에 관한 TFT-LCD 어레이 기판의 제조방법의 제2 실시예의 제1회 패터닝 공정에서 애싱 공정을 거친 후의 개략도이다. 도 18에 나타내는 바와 같이, 애싱에 의해 부분적 노광영역에서의 포토레지스트는 완전히 제거된다. 도 19는 본 발명에 관한 TFT-LCD 어레이 기판의 제조방법의 제2 실시예의 제1회 패터닝 공정에서 제2회 에칭한 후의 개략도이다. 도 19에 나타내는 바와 같이, 제2회 에칭에 의해 포토레지스트에 피복되지 않은 게이트 금속 박막(22)을 에칭하고, 투명 공공 전극(9) 패턴을 형성한다.
도 20은 본 발명에 관한 TFT-LCD 어레이 기판의 제조방법의 제2 실시예의 제1회 패터닝 공정에서 박리 공정을 거친 후의 개략도이다. 도 20에 나타내는 바와 같이, 마지막으로 박리 공정에 의해 남겨진 포토레지스트를 제거하고, 투명 도전 박막 상에 위치하는 게이트 라인과 게이트 전극(2) 패턴을 형성한다.
도 21은 본 발명에 관한 TFT-LCD 어레이 기판의 제조방법의 제2 실시예에서 제2회 패터닝 공정을 거친 후의 개략도이다. 도 12에 나타내는 바와 같이, 상기 패턴이 형성된 기판에 게이트 절연막(3), 반도체층(4), 도프 반도체층(옴 접촉층)(5), 소스·드레인 금속 박막을 순차적으로 퇴적하고, 하프톤 마스크 또는 그레이톤 마스크로 제2회 패터닝 공정에 의해 반도체층, 도프 반도체층, 소스·드레인 금속 박막에 대해 패터닝을 행하며, 기판에 데이터 라인, 소스 전극(6), 드레인 전극(7), TFT 채널 영역 패턴을 형성하고, 게이트 전극(2)에 활성층 패턴이 형성되어 있으며, 상기 소스 전극(6)과 드레인 전극(7) 간의 도프 반도체층은 완전히 에칭되고, 반도체층이 노출되며, 다른 영역에서 게이트 절연층(3)이 노출된다. 도 21에 나타내는 바와 같이, 소스 전극(6), 드레인 전극(7), 데이터 라인에서의 포토레지스트를 남기고, 박리하지 않으며, 화학 기상 증착법 또는 다른 조막 방법에 의해 TFT 채널 영역을 피복하는 패시베이션층(8)을 직접 퇴적하고, 박리 공정에 의해 포토레지스트를 제거함과 동시에 포토레지스트에 부착되어 있는 패시베이션층을 제거하며, 소스 전극, 드레인 전극, 데이터 라인을 노출한다. 또한, 그 후의 박리 공정에서 포토레지스트에 부착되어 있는 패시베이션층을 제거하는 것에 보다 더 잘 기여할 수 있도록, 패시베이션층을 퇴적하기 전에 본 발명에 관한 포토레지스트의 가 장자리부의 버의 형성방법에 의해 포토레지스트에 형성된 가장자리부의 버를 채용해도 된다.
도 22는 본 발명에 관한 TFT-LCD 어레이 기판의 제조방법의 제2 실시예에서 제3회 패터닝 공정을 거친 후의 개략도이다. 도 22에 나타내는 바와 같이, 포토레지스트를 도포함으로써 포토레지스트의 가장자리부의 버를 형성하고, 포토레지스트 패턴으로 투명 도전 박막을 퇴적하며, 가장자리부의 버의 돌기 작용에 의해 포토레지스트의 가장자리부의 버에 퇴적된 투명 도전 박막은 돌기 부분에서 파단되고, 박리 공정에 의해 포토레지스트를 제거함과 동시에 포토레지스트에 부착되어 있는 투명 도전 박막도 약액에 의해 제거되며, 기판에 드레인 전극(8)에 직접 접속하는 화소 전극(13) 패턴을 형성한다. 본 실시예의 제2회 패터닝 공정과 상기 제1 실시예에서의 제2회 패터닝 공정은 같고, 제3회 패터닝 공정과 상기 제1 실시예에서의 제3회 패터닝 공정은 같기 때문에 그 설명을 생략한다.
도 23 내지 도 25는 본 발명에 관한 TFT-LCD 어레이 기판의 제조방법에서의 박리 효과의 개략도이다. 본 발명에 관한 TFT-LCD 어레이 기판의 제조방법의 기술안의 제3회 패터닝 공정에 의한 화소 전극 패턴의 형성에 있어서, 애싱 공정에서의 플라즈마 에칭 과정은 박리 공정을 보다 더 잘 실현시킬 수 있다. 구체적으로 도 23에 나타내는 바와 같이, 가장자리부의 버를 가지는 포토레지스트를 형성하는 과정에서 포토레지스트의 가장자리부의 버는 플라즈마를 소모하기 때문에, 애싱 공정에서의 플라즈마 에칭에 의해 가장자리부의 버의 하부의 언더라인 레이어(underline layer)(15)를 요철 구조로 형성한다. 도 24에 나타내는 바와 같이, 그 후에 행해지는 투명 도전 박막(21)의 퇴적에 있어서 요철 구조의 작용에 의해 투명 도전 박막은 요철의 곳에서 파단되고, 이렇게 하여 포토레지스트 박리액의 침투에 기여할 수 있음과 동시에 포토레지스트 및 그것에서의 투명 도전 박막의 박리에도 기여할 수 있어 박리 공정의 질을 보장하였다.
본 발명에 있어서 TFT-LCD 어레이 기판의 제조방법이 제출되었다. 우선, 제1회 패터닝 공정에 의해 게이트 라인과 게이트 전극 패턴을 형성한다. 다음에, 하프톤 마스크 또는 그레이톤 마스크로 제2회 패터닝 공정에 의해 데이터 라인, 소스 전극, 드레인 전극, TFT 채널 영역 패턴을 형성하고, 포토레지스트를 박리하지 않으며, 패시베이션층을 퇴적한 후, 박리 공정에 의해 포토레지스트를 제거한다. 마지막으로, 하프톤 마스크 또는 그레이톤 마스크 또는 통상 마스크에 의해 포토레지스트의 가장자리부의 버를 형성하고, 가장자리부의 버가 투명 도전 박막을 파단시키는 기능에 의해 완전한 화소 전극을 형성한다. 본 발명에 있어서 제3회 패터닝 공정에 의해 포토레지스트의 가장자리부의 버를 형성하고, 퇴적된 투명 도전 박막을 가장자리부의 버의 곳에서 파단시키는 것은, 포토레지스트 박리액의 침투에 기여할 수 있음과 동시에 포토레지스트 및 그것에서의 투명 도전 박막의 박리에도 기여할 수 있어 박리 공정의 질을 효과적으로 보장하고, 제조 공정이 간단하며, 신뢰성이 높고, 실제의 생산에서 실현하기 쉬우며, 응용에 큰 잠재력이 있다. 또한, 본 발명에 관한 화소 전극은 드레인 전극에 직접 접속하여 전기적 접속을 강화시킴과 동시에, 대응하는 전극을 피복하여 회로를 효과적으로 보호하여 양품률을 향상시킨다.
도 13, 도 14에 나타내는 바와 같이, 본 발명에 있어서 TFT-LCD 어레이 기판이 더 제출되었다. TFT-LCD 어레이 기판은 기판(1)에 형성된 게이트 라인(11)과 데이터 라인(12)을 구비하고, 서로 절연이며, 또한 직교하는 게이트 라인(11)과 데이터 라인(12)은 몇 개의 화소 영역을 한정하고, 그 교차부에 박막 트랜지스터를 형성하며, 화소 영역에 화소 전극(13)이 형성되고, 박막 트랜지스터는 기판(1)에 형성된 게이트 전극(2), 게이트 전극(2) 상에 위치하여 기판 전체를 피복하는 게이트 절연층(3), 게이트 절연층(3)에 형성되어 게이트 전극(2) 상에 위치하는 반도체층(4) 및 도프 반도체층(5), 도프 반도체층(5) 상에 위치하는 소스 전극(6) 및 드레인 전극(7), 데이터 라인(12), 소스 전극(6), 드레인 전극(7) 이외의 영역에 형성된 패시베이션층(8)을 구비하며, 상기 소스 전극(6)과 드레인 전극(7) 간의 영역은 TFT 채널 영역이고, 상기 패시베이션층(8)의 소재 영역은 소스 전극(6), 드레인 전극(7), 데이터 라인(12)의 표면을 포함하지 않으며, 화소 전극(13)과 드레인 전극(7)은 직접 접속한다. 또한, 게이트 전극(2)과 게이트 라인(11)은 접속하고, 소스 전극(6)과 데이터 라인(12)은 접속하여 본 발명에 관한 TN모드의 TFT-LCD 어레이 기판을 형성한다.
상기 기술안에 기초하여 기판(1)에 형성된 투명 공공 전극(9)을 더 구비할 수도 있고, 동시에 게이트 전극(2)과 게이트 라인(11)의 하방에 투명 도전 박막이 형성되어 있으며, 본 발명에 관한 FFS모드의 TFT-LCD 어레이 기판을 형성한다.
본 발명에 관한 2종 모드의 TFT-LCD 어레이 기판은, 각각 본 발명에 관한 TFT-LCD 어레이 기판의 제조방법의 제1 실시예와 제2 실시예에 의해 형성되는 것이 고, 그 구체적인 구성에 대해 이미 상세하게 설명하였기 때문에 여기서 그 설명을 생략한다.
상기 실시예는 본 발명의 기술안을 설명하는 것이며, 한정하는 것이 아니다. 가장 좋은 실시형태를 참조하여 본 발명을 상세하게 설명하였지만, 당업자가 필요에 따라 다른 재료나 설비 등으로 본 발명을 실현할 수 있다. 즉, 그 정신을 벗어나지 않는 범위 내에서 여러가지의 형태로 실시할 수 있는 것이다.
도 1은 본 발명에 관한 포토레지스트의 가장자리부의 버 형성방법의 제1 실시예에서 포토레지스트를 도포한 후의 개략도이다.
도 2는 본 발명에 관한 포토레지스트의 가장자리부의 버 형성방법의 제1 실시예에서 노광, 현상한 후의 개략도이다.
도 3은 본 발명에 관한 포토레지스트의 가장자리부의 버 형성방법의 제1 실시예에서 애싱 공정을 거친 후의 개략도이다.
도 4는 본 발명에 관한 포토레지스트의 가장자리부의 버 형성방법의 제2 실시예에서 포토레지스트를 도포한 후의 개략도이다.
도 5는 본 발명에 관한 포토레지스트의 가장자리부의 버 형성방법의 제2 실시예에서 노광, 현상한 후의 개략도이다.
도 6a는 본 발명에 관한 포토레지스트의 가장자리부의 버 형성방법의 제2 실시예에서 에칭 공정을 거친 후의 개략도이다. 도 6b는 에칭한 후의 포토레지스트의 전자주사현미경(SEM) 사진이다.
도 7은 본 발명에 관한 TFT-LCD 어레이 기판의 제조방법의 제1 실시예에서 제1회 패터닝 공정을 거친 후의 평면도이다.
도 8은 도 7의 A-A방향의 단면도이다.
도 9는 본 발명에 관한 TFT-LCD 어레이 기판의 제조방법의 제1 실시예에서 제2회 패터닝 공정을 거친 후의 평면도이다.
도 10은 본 발명에 관한 TFT-LCD 어레이 기판의 제조방법의 제1 실시예의 제 2회 패터닝 공정에서 데이터 라인, 소스 전극, 드레인 전극, TFT 채널 영역 패턴을 형성한 후의 개략도이다.
도 11은 본 발명에 관한 TFT-LCD 어레이 기판의 제조방법의 제1 실시예의 제2회 패터닝 공정에서 패시베이션층을 퇴적한 후의 개략도이다.
도 12는 본 발명에 관한 TFT-LCD 어레이 기판의 제조방법의 제1 실시예의 제2회 패터닝 공정에서 포토레지스트를 박리한 후의 개략도이다.
도 13은 본 발명에 관한 TFT-LCD 어레이 기판의 제조방법의 제1 실시예에서 제3회 패터닝 공정을 거친 후의 평면도이다.
도 14는 도 13의 C-C방향의 단면도이다.
도 15는 본 발명에 관한 TFT-LCD 어레이 기판의 제조방법의 제2 실시예의 제1회 패터닝 공정에서 투명 도전 박막과 게이트 금속 박막을 퇴적한 후의 개략도이다.
도 16은 본 발명에 관한 TFT-LCD 어레이 기판의 제조방법의 제2 실시예의 제1회 패터닝 공정에서 마스킹, 노광, 현상한 후의 개략도이다.
도 17은 본 발명에 관한 TFT-LCD 어레이 기판의 제조방법의 제2 실시예의 제1회 패터닝 공정에서 제1회 에칭한 후의 개략도이다.
도 18은 본 발명에 관한 TFT-LCD 어레이 기판의 제조방법의 제2 실시예의 제1회 패터닝 공정에서 애싱 공정을 거친 후의 개략도이다.
도 19는 본 발명에 관한 TFT-LCD 어레이 기판의 제조방법의 제2 실시예의 제1회 패터닝 공정에서 제2회 에칭한 후의 개략도이다.
도 20은 본 발명에 관한 TFT-LCD 어레이 기판의 제조방법의 제2 실시예의 제1회 패터닝 공정에서 박리 공정을 거친 후의 개략도이다.
도 21은 본 발명에 관한 TFT-LCD 어레이 기판의 제조방법의 제2 실시예에서 제2회 패터닝 공정을 거친 후의 개략도이다.
도 22는 본 발명에 관한 TFT-LCD 어레이 기판의 제조방법의 제2 실시예에서 제3회 패터닝 공정을 거친 후의 개략도이다.
도 23 내지 도 25는 본 발명에 관한 TFT-LCD 어레이 기판의 제조방법에서의 박리 효과의 개략도이다.
<부호의 설명>
1: 기판
2: 게이트 라인
3: 게이트 절연층
4: 반도체층
5: 도프 반도체층
6: 소스 전극
7: 드레인 전극
8: 패시베이션층
9: 투명 공공 전극
10: 포토레지스트
11: 게이트 라인
12: 데이터 라인
13: 화소 전극
15: 언더라인 레이어(underline layer)
21: 투명 도전 박막
22: 게이트 금속 박막

Claims (17)

  1. 포토레지스트의 가장자리부의 버(burr)의 형성방법으로서,
    언더라인 레이어(underline layer)에 포토레지스트를 도포하는 단계 100;
    마스크에 의한 노광 및 현상처리에 의해, 그 후에 퇴적되는 구조층을 파단시키는 버를 포토레지스트에 형성하는 단계 200;를 구비하는 것을 특징으로 하는 포토레지스트의 가장자리부의 버의 형성방법.
  2. 제1항에 있어서,
    상기 단계 100에는, 언더라인 레이어(underline layer)에 두께가 1.8㎛ 내지 2.2㎛인 포토레지스트를 도포하는 것을 구비하는 것을 특징으로 하는 포토레지스트의 가장자리부의 버의 형성방법.
  3. 제1항 또는 제2항에 있어서,
    상기 단계 200에는, 하프톤 마스크 또는 그레이톤 마스크에 의해 노광과 현상 처리를 하고, 포토레지스트의 가장자리부의 버가 형성되는 영역에 대응하는 리지형상의 제1 두께 영역, 구조 패턴이 형성되지 않은 영역에 대응하는 제2 두께 영역, 구조 패턴이 형성되는 영역에 대응하는 제3 두께 영역을 포토레지스트에 형성하는 단계 211;
    애싱 공정에 의해 제1 두께 영역의 포토레지스트에 산형상의 가장자리부의 버를 형성하고, 제2 두께 영역의 포토레지스트를 남기며, 제3 두께 영역의 포토레지스트를 완전히 제거하는 단계 212;를 구비하는 것을 특징으로 하는 포토레지스트의 가장자리부의 버의 형성방법.
  4. 제3항에 있어서,
    상기 제1 두께 영역은 하프톤 마스크 또는 그레이톤 마스크의 광투과율이 0%인 영역에 대응하고, 상기 제2 두께 영역은 하프톤 마스크 또는 그레이톤 마스크의 광투과율이 10% 내지 40%인 영역에 대응하며, 상기 제3 두께 영역은 하프톤 마스크 또는 그레이톤 마스크의 광투과율이 60% 내지 90%인 영역에 대응하는 것을 특징으로 하는 포토레지스트의 가장자리부의 버의 형성방법.
  5. 제3항에 있어서,
    상기 단계 211에는, 하프톤 마스크 또는 그레이톤 마스크에 의해 포토레지스트에 대해 노광과 현상 처리를 하고, 포토레지스트의 가장자리부의 버가 형성되는 영역에 대응하는 리지형상의, 두께가 1.8㎛ 내지 2.2㎛인 제1 두께 영역, 구조 패턴이 형성되지 않은 영역에 대응하는, 두께가 1.3㎛ 내지 1.6㎛인 제2 두께 영역, 구조 패턴 영역이 형성되는 영역에 대응하는, 두께가 0.4㎛ 내지 0.6㎛인 제3 두께 영역을 포토레지스트에 형성하는 것을 구비하는 것을 특징으로 하는 포토레지스트의 가장자리부의 버의 형성방법.
  6. 제3항에 있어서,
    상기 단계 212에는, 애싱 공정에 의해 제1 두께 영역의 포토레지스트에 산형상의 가장자리부의 버를 형성하고, 제2 두께 영역의 두께가 0.9㎛ 내지 1.1㎛인 포토레지스트를 남기며, 제3 두께 영역의 포토레지스트를 완전히 제거하는 것을 구비하는 것을 특징으로 하는 포토레지스트의 가장자리부의 버의 형성방법.
  7. 제1항 또는 제2항에 있어서,
    상기 단계 200에는, 통상 마스크로 노광과 현상 처리를 하고, 구조 패턴이 형성되지 않은 영역에 대응하는 완전 보류 영역과, 포토레지스트가 완전히 제거되고, 구조 패턴이 형성되는 영역에 대응하는 완전 제거 영역을 포토레지스트에 형성하는 단계 221;
    이주파 플라즈마체 모드로 상기 포토레지스트에 대해 드라이 에칭을 행하고, 상기 포토레지스트의 중간부분에 대한 에칭의 스피드를 빠르게 하고, 양측의 가장자리부에 대한 에칭의 스피드를 느리게 하며, 상기 포토레지스트의 가장자리부에 산형상의 가장자리부의 버를 형성하는 단계 222;를 구비하는 것을 특징으로 하는 포토레지스트의 가장자리부의 버의 형성방법.
  8. 제1항 내지 제7항 중 어느 한 항에 기재된 포토레지스트의 가장자리부의 버의 형성방법에 의해, 가장자리부의 버를 가지는 포토레지스트를 기판에 형성하는 단계;
    해당 기판에 구조층을 퇴적하는 단계;
    박리 공정에 의해 포토레지스트층 및 그것에 형성된 구조층을 박리하여 구조 패턴을 형성하는 단계;를 구비하는 것을 특징으로 하는 구조 패턴의 형성방법.
  9. 제8항에 있어서,
    상기 구조 패턴은 게이트 라인과 게이트 전극 패턴인 것을 특징으로 하는 구조 패턴의 형성방법.
  10. 제8항에 있어서,
    상기 구조 패턴은 데이터 라인, 소스 전극, 드레인 전극, TFT 채널 영역 패턴인 것을 특징으로 하는 구조 패턴의 형성방법.
  11. 제8항에 있어서,
    상기 구조 패턴은 화소 전극 패턴인 것을 특징으로 하는 구조 패턴의 형성방법.
  12. 기판에 게이트 라인과 게이트 전극 패턴을 형성하는 단계 1;
    포토리소그래피 공정에 의해, 단계 1을 거친 기판에 데이터 라인, 소스 전극, 드레인 전극, TFT 채널 영역 패턴을 형성하고, 포토리소그래피 공정 중의 포토레지스트를 남기며, 해당 기판에 패시베이션층을 퇴적하고, 박리 공정에 의해 포토 레지스트 및 그 위의 패시베이션층을 제거하는 단계 2;
    단계 2를 거친 기판에 포토레지스트를 도포하고, 제1항 내지 제7항 중 어느 한 항에 기재된 포토레지스트의 가장자리부의 버의 형성방법에 의해 해당 포토레지스트에 산형상의 가장자리부의 버를 형성하며, 해당 기판에 투명 도전 박막을 퇴적하고, 박리 공정에 의해 포토레지스트 및 그 위의 투명 도전 박막을 박리하며, 드레인 전극에 직접 접속하는 화소 전극을 형성하는 단계 3;을 구비하는 것을 특징으로 하는 어레이 기판의 제조방법.
  13. 제12항에 있어서,
    상기 단계 1에는, 기판에 게이트 금속 박막을 퇴적하고, 통상 마스크로 제1회 패터닝 공정에 의해 게이트 라인과 게이트 전극 패턴을 형성하는 것을 구비하는 것을 특징으로 하는 어레이 기판의 제조방법.
  14. 제12항에 있어서,
    상기 단계 1에는, 기판에 투명 도전 박막과 게이트 금속 박막을 퇴적하고, 하프톤 마스크 또는 그레이톤 마스크로 제1회 패터닝 공정에 의해 게이트·라인, 게이트 전극, 투명 공공 전극 패턴을 형성하는 것을 구비하는 것을 특징으로 하는 어레이 기판의 제조방법.
  15. 제12항 내지 제14항 중 어느 한 항에 있어서,
    상기 단계 2에는, 단계 1을 거친 기판에 게이트 절연층, 반도체층, 도프 반도체층, 소스·드레인 금속 박막을 차례대로 퇴적하고, 하프톤 마스크 또는 그레이톤 마스크로 제2회 패터닝 공정에 의해 데이터 라인, 소스 전극, 드레인 전극, TFT 채널 영역 패턴을 형성하며, 그 후 소스 전극, 드레인 전극, 데이터 라인에서의 포토레지스트를 남기고, 기판에 TFT 채널 영역을 피복하는 패시베이션층을 퇴적하며, 박리 공정에 의해 포토레지스트를 제거함과 동시에 포토레지스트에 부착되어 있는 패시베이션층을 제거하고, 소스 전극, 드레인 전극, 데이터 라인을 노출하는 것을 구비하는 것을 특징으로 하는 어레이 기판의 제조방법.
  16. 어레이 기판으로서,
    게이트 라인;
    데이터 라인;
    게이트 라인과 데이터 라인에 의해 한정된 화소 영역 내에 배치된 화소 전극;
    게이트 라인과 데이터 라인의 교차부에 형성된 박막 트랜지스터;를 구비하고,
    상기 박막 트랜지스터는 기판에 형성된 게이트 전극, 게이트 전극 상에 위치하여 기판 전체를 피복하는 게이트 절연층, 게이트 절연층에 형성되어 게이트 전극 상에 위치하는 반도체층 및 도프 반도체층, 도프 반도체층 상에 위치하는 소스 전극 및 드레인 전극, 데이터 라인, 소스 전극, 드레인 전극 이외의 영역에 형성된 패시베이션층을 구비하고, 상기 소스 전극과 드레인 전극 간의 영역은 박막 트랜지스터의 채널 영역이며, 상기 화소 전극은 드레인 전극에 직접 접속하는 것을 특징으로 하는 어레이 기판.
  17. 제16항에 있어서,
    상기 기판에 투명 공공 전극이 더 형성되고, 게이트 전극과 게이트 라인의 하방에 투명 도전 박막이 형성된 것을 특징으로 하는 어레이 기판.
KR1020090064977A 2008-07-18 2009-07-16 포토레지스트의 가장자리부의 버의 형성방법과 어레이 기판의 제조방법 KR101199937B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN200810116879A CN101630640B (zh) 2008-07-18 2008-07-18 光刻胶毛刺边缘形成方法和tft-lcd阵列基板制造方法
CN200810116879.0 2008-07-18

Publications (2)

Publication Number Publication Date
KR20100009499A true KR20100009499A (ko) 2010-01-27
KR101199937B1 KR101199937B1 (ko) 2012-11-09

Family

ID=41529505

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090064977A KR101199937B1 (ko) 2008-07-18 2009-07-16 포토레지스트의 가장자리부의 버의 형성방법과 어레이 기판의 제조방법

Country Status (4)

Country Link
US (1) US8298883B2 (ko)
JP (2) JP5512180B2 (ko)
KR (1) KR101199937B1 (ko)
CN (1) CN101630640B (ko)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012038924A (ja) * 2010-08-06 2012-02-23 Sony Corp 半導体装置、表示装置、および電子機器
CN102468231B (zh) * 2010-11-10 2014-03-26 京东方科技集团股份有限公司 阵列基板及其制造方法和有源显示器
US8883572B2 (en) 2011-05-27 2014-11-11 Boe Technology Group Co., Ltd. Manufacturing method of low temperature poly-silicon TFT array substrate
CN102709283B (zh) * 2011-05-27 2015-06-10 京东方科技集团股份有限公司 低温多晶硅薄膜晶体管阵列基板及其制作方法
KR20130062726A (ko) 2011-12-05 2013-06-13 삼성디스플레이 주식회사 박막 트랜지스터 및 이의 제조 방법
CN102709327B (zh) * 2012-05-16 2015-06-10 京东方科技集团股份有限公司 氧化物薄膜晶体管及其制作方法、阵列基板和显示装置
CN103107140B (zh) * 2013-01-28 2016-01-13 京东方科技集团股份有限公司 一种薄膜晶体管阵列基板及其制作方法
CN103137558B (zh) * 2013-02-06 2016-10-05 京东方科技集团股份有限公司 一种tn型阵列基板及其制作方法、显示装置
CN104345581B (zh) * 2013-07-23 2018-07-31 中微半导体设备(上海)有限公司 一种等离子体去除光刻胶的方法
CN105914183B (zh) * 2016-06-22 2019-04-30 深圳市华星光电技术有限公司 Tft基板的制造方法
CN106449407B (zh) * 2016-07-08 2019-05-31 清华大学 环形栅薄膜晶体管及其制备方法
CN106057680B (zh) * 2016-07-08 2019-05-31 清华大学 环形栅薄膜晶体管及其制备方法
CN106684037B (zh) * 2017-03-22 2019-09-24 深圳市华星光电半导体显示技术有限公司 优化4m制程的tft阵列制备方法
CN107068615B (zh) * 2017-05-23 2019-09-17 深圳市华星光电技术有限公司 Tft基板的制作方法
CN108183076B (zh) * 2018-01-12 2020-02-21 上海华虹宏力半导体制造有限公司 一种金属层剥离方法
CN109037238B (zh) * 2018-07-25 2020-10-02 深圳市华星光电技术有限公司 阵列基板及阵列基板的制作方法
WO2020111280A1 (ja) 2018-11-30 2020-06-04 協和キリン株式会社 核酸複合体
KR20230045661A (ko) * 2021-09-27 2023-04-05 삼성전자주식회사 반도체 패키지의 제조 방법
CN114143688B (zh) * 2021-11-08 2024-01-26 歌尔微电子股份有限公司 微机电系统磁传感器的制造方法、磁传感器和电子设备
CN116487502B (zh) * 2023-06-25 2023-09-12 晶能光电股份有限公司 倒装led芯片及其制备方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59171165A (ja) * 1983-03-17 1984-09-27 Nec Corp 電界効果トランジスタの製造方法
JPS6254924A (ja) * 1985-09-03 1987-03-10 Mitsubishi Electric Corp 半導体装置の製造方法
JPS62150229A (ja) * 1985-12-24 1987-07-04 Fujitsu Ltd アクテイブマトリツクス型液晶表示パネルの製造方法
JPS62171143A (ja) * 1986-01-22 1987-07-28 Sumitomo Electric Ind Ltd 多層配線法
JPS636556A (ja) * 1986-06-26 1988-01-12 Sharp Corp 微細パタ−ン形成方法
JP2949706B2 (ja) * 1988-01-22 1999-09-20 ソニー株式会社 レジストパターンの形成方法
JPH02103921A (ja) * 1988-06-07 1990-04-17 Mitsubishi Electric Corp パターン形成方法及びパターン形成用マスク
JP3409574B2 (ja) * 1996-04-17 2003-05-26 ソニー株式会社 はんだボールバンプの形成方法
US5914202A (en) * 1996-06-10 1999-06-22 Sharp Microeletronics Technology, Inc. Method for forming a multi-level reticle
US7760317B2 (en) * 2003-10-14 2010-07-20 Lg Display Co., Ltd. Thin film transistor array substrate and fabricating method thereof, liquid crystal display using the same and fabricating method thereof, and method of inspecting liquid crystal display
US8222155B2 (en) * 2004-06-29 2012-07-17 Lam Research Corporation Selectivity control in a plasma processing system
JP5342731B2 (ja) * 2005-03-25 2013-11-13 エーユー オプトロニクス コーポレイション 液晶表示装置とその製造方法
KR101190045B1 (ko) * 2005-12-21 2012-10-12 엘지디스플레이 주식회사 포토 마스크 및 이를 이용한 액정표시장치용 어레이 기판의제조 방법
CN100462825C (zh) 2005-12-23 2009-02-18 北京京东方光电科技有限公司 一种薄膜晶体管液晶显示器的阵列基板结构及其制造方法
KR100978260B1 (ko) * 2005-12-27 2010-08-26 엘지디스플레이 주식회사 액정표시장치 및 그 제조방법
JP5101059B2 (ja) * 2006-07-28 2012-12-19 東京エレクトロン株式会社 半導体装置の製造方法、半導体装置の製造装置、コンピュータ記憶媒体及び処理レシピが記憶された記憶媒体
US8031312B2 (en) * 2006-11-28 2011-10-04 Lg Display Co., Ltd. Array substrate for liquid crystal display device and method of manufacturing the same
CN100466182C (zh) * 2007-01-04 2009-03-04 北京京东方光电科技有限公司 金属导线、电极及薄膜晶体管阵列基板的制造方法

Also Published As

Publication number Publication date
JP5512180B2 (ja) 2014-06-04
US20100012945A1 (en) 2010-01-21
JP5804538B2 (ja) 2015-11-04
US8298883B2 (en) 2012-10-30
JP2010028122A (ja) 2010-02-04
CN101630640B (zh) 2012-09-26
JP2014179620A (ja) 2014-09-25
KR101199937B1 (ko) 2012-11-09
CN101630640A (zh) 2010-01-20

Similar Documents

Publication Publication Date Title
KR101199937B1 (ko) 포토레지스트의 가장자리부의 버의 형성방법과 어레이 기판의 제조방법
US7948570B2 (en) Thin film transistor array substrate and manufacturing method thereof
US7776662B2 (en) TFT LCD array substrate and manufacturing method thereof
JP5079392B2 (ja) Ｔｆｔ−ｌｃｄアレイ基板構造及びその製造方法
US8735976B2 (en) TFT-LCD array substrate
US8735888B2 (en) TFT-LCD array substrate and manufacturing method thereof
JP5741992B2 (ja) Ｔｆｔ−ｌｃｄアレイ基板及びその製造方法
JP5568317B2 (ja) Ｔｆｔ−ｌｃｄアレイ基板、及びその製造方法
JP2003297850A (ja) 薄膜トランジスタアレイ及びその製造方法並びにこれを用いた液晶表示装置
JP2010271718A (ja) Ｔｆｔ−ｌｃｄアレイ基板およびその製造方法
WO2014194605A1 (zh) 阵列基板、其制造方法及显示装置
WO2015055054A1 (zh) 阵列基板及其制作方法和显示装置
JP2007062358A (ja) 印刷板、印刷板を製造する方法及び印刷板を利用した平板表示装置の製造方法
WO2014005404A1 (zh) 薄膜晶体管的制造方法及阵列基板的制造方法
WO2014131236A1 (zh) 氧化物薄膜晶体管阵列基板及制作方法、显示面板
CN104538348A (zh) 过孔和显示基板的制作方法
WO2015100776A1 (zh) 一种液晶显示器的阵列基板的制造方法
US7125756B2 (en) Method for fabricating liquid crystal display device
CN109037241B (zh) Ltps阵列基板及其制造方法、显示面板
KR20080035045A (ko) 표시 기판의 제조 방법
KR100615437B1 (ko) 배리어층을 가지는 구리 배선의 식각 방법
US7625823B1 (en) Method of patterning a metal layer in a semiconductor device
CN112310120A (zh) 显示面板及显示面板的制备方法
KR20070079350A (ko) 표시 기판의 제조 방법
JP2001159762A (ja) 電極基板の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20151001

Year of fee payment: 4