JPS62150229A - アクテイブマトリツクス型液晶表示パネルの製造方法 - Google Patents
アクテイブマトリツクス型液晶表示パネルの製造方法Info
- Publication number
- JPS62150229A JPS62150229A JP60289376A JP28937685A JPS62150229A JP S62150229 A JPS62150229 A JP S62150229A JP 60289376 A JP60289376 A JP 60289376A JP 28937685 A JP28937685 A JP 28937685A JP S62150229 A JPS62150229 A JP S62150229A
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- Japan
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- film
- bus line
- gate
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136286—Wiring, e.g. gate line, drain line
- G02F1/13629—Multilayer wirings
Landscapes
- Liquid Crystal (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、アクティブマトリックス型液晶表示パネルの
スイッチング素子として用いられ背面露光により形成さ
れる自己整合型薄膜トランジスタの断線、短絡欠陥解消
を目的としたもので、ドレインパスラインを完全な２重
構成とすることにより目的の達成を図っている。
スイッチング素子として用いられ背面露光により形成さ
れる自己整合型薄膜トランジスタの断線、短絡欠陥解消
を目的としたもので、ドレインパスラインを完全な２重
構成とすることにより目的の達成を図っている。
本発明は背面露光により形成される自己整合型薄膜トラ
ンジスタをスイッチング素子として用いるアクティブマ
トリックス型液晶表示パネルに係り、特にドレインパス
ラインの断線、短絡欠陥を解消することのできる製造方
法に関する。
ンジスタをスイッチング素子として用いるアクティブマ
トリックス型液晶表示パネルに係り、特にドレインパス
ラインの断線、短絡欠陥を解消することのできる製造方
法に関する。
液晶表示パネルには、薄膜トランジスタをスイッチング
素子として用いたアクティブマトリックス型のものがあ
る。この薄膜トランジスタとしては、背面露光を用いた
自己整合型のものが広く使用されている。
素子として用いたアクティブマトリックス型のものがあ
る。この薄膜トランジスタとしては、背面露光を用いた
自己整合型のものが広く使用されている。
第３図は従来の方法で製造されたアクティブマトリック
ス型液晶表示パネルの要部断面図で、図中、１はガラス
等の基板、２はゲート電極、３はゲート絶縁層、４は半
導体層、５は絶縁保護膜、６はソース・ドレイン電極、
７は層間絶縁膜、８は２重目ドレインバスライン（コン
タクト電極）である。
ス型液晶表示パネルの要部断面図で、図中、１はガラス
等の基板、２はゲート電極、３はゲート絶縁層、４は半
導体層、５は絶縁保護膜、６はソース・ドレイン電極、
７は層間絶縁膜、８は２重目ドレインバスライン（コン
タクト電極）である。
このような構成の薄膜トランジスタを基板１上に形成す
る手順は次の通りである。
る手順は次の通りである。
薄膜トランジスタの形成に際しては、まず基板ｌ上にゲ
ート電極２を形成し、次にゲート絶縁層３となるＳｉＮ
膜、半導体層４となるａ−３ｉ膜。
ート電極２を形成し、次にゲート絶縁層３となるＳｉＮ
膜、半導体層４となるａ−３ｉ膜。
ＳｉＯ□膜をＰ−ＣＶＤ法（プラズマＣＶＤ法）により
順次形成する。次に、この上にフォトレジスト膜を形成
し、ゲート電極２をマスクとする背面露光、現像を行っ
てゲート電極２上のフォトレジストだけを残す。そして
、この残されたフォトレジストをマスクとしてエツチン
グを行って、該Ｓ ｉ Ｏｚ膜をパターニングする。こ
れにより、絶縁保護膜５が形成される。第４図（ａ）は
この状態を示し、９は残されたフォトレジストである。
順次形成する。次に、この上にフォトレジスト膜を形成
し、ゲート電極２をマスクとする背面露光、現像を行っ
てゲート電極２上のフォトレジストだけを残す。そして
、この残されたフォトレジストをマスクとしてエツチン
グを行って、該Ｓ ｉ Ｏｚ膜をパターニングする。こ
れにより、絶縁保護膜５が形成される。第４図（ａ）は
この状態を示し、９は残されたフォトレジストである。
次に、第４図（ｂ）に示すように、この上にソース・ド
レイン用の金属薄膜１０を蒸着し、第４図（Ｃ１に示す
ようにリフトオフする。これにより、ゲート上及びゲー
トバス上で切れたソース・ドレイン電極６が得られる。
レイン用の金属薄膜１０を蒸着し、第４図（Ｃ１に示す
ようにリフトオフする。これにより、ゲート上及びゲー
トバス上で切れたソース・ドレイン電極６が得られる。
次に、この上に層間絶縁膜７，２重目ドレインバスライ
ン８を形成して薄膜トランジスタが構成される。２重目
ドレインバスライン８は層間絶縁膜７に設けられたスル
ーホール１１を利用してソース・ドレイン電極６にコン
タクトをとって形成され、基板１上に形成された図示し
ない表示電極に接続する。
ン８を形成して薄膜トランジスタが構成される。２重目
ドレインバスライン８は層間絶縁膜７に設けられたスル
ーホール１１を利用してソース・ドレイン電極６にコン
タクトをとって形成され、基板１上に形成された図示し
ない表示電極に接続する。
ところが、このような従来の製造方法では、デー４電極
をマスクとする背面露光により薄膜トランジスタが構成
され、ゲート上及びゲートパスライン上のソース・ドレ
イン用の金属薄膜がリフトオフされるために、ドレイン
バスに２重構造が採用されていてもゲートパスライン上
だけは１重構造となっており、この部分が形成不良とな
ると断線欠陥となり、歩留りが低下するという欠点を有
していた。
をマスクとする背面露光により薄膜トランジスタが構成
され、ゲート上及びゲートパスライン上のソース・ドレ
イン用の金属薄膜がリフトオフされるために、ドレイン
バスに２重構造が採用されていてもゲートパスライン上
だけは１重構造となっており、この部分が形成不良とな
ると断線欠陥となり、歩留りが低下するという欠点を有
していた。
本発明は上述の問題点を解決することのできるアクティ
ブマトリックス型液晶表示パネルの製造方法を提供する
もので、そのための手段として第１図に示す工程を採用
している。
ブマトリックス型液晶表示パネルの製造方法を提供する
もので、そのための手段として第１図に示す工程を採用
している。
すなわち、絶縁保護膜形成時にその上に残っているパタ
ーニング用フォトレジストを除去し、その後再度フォト
レジスト膜形成、背面露光及び補助露光を行って該フォ
トレジスト膜をゲートチャネル部にのみ残るようにパタ
ーニングし、次にその上にソース・ドレイン電極形成用
の金属薄膜を形成した後、リフトオフを行ってソース・
ドレイン電極を形成し、 その後２乗口ドレインパスラインを形成する。
ーニング用フォトレジストを除去し、その後再度フォト
レジスト膜形成、背面露光及び補助露光を行って該フォ
トレジスト膜をゲートチャネル部にのみ残るようにパタ
ーニングし、次にその上にソース・ドレイン電極形成用
の金属薄膜を形成した後、リフトオフを行ってソース・
ドレイン電極を形成し、 その後２乗口ドレインパスラインを形成する。
ソース・ドレイン電極形成時にゲートチャネル部だけが
リフトオフされるため、 ゲートバス上でも２重になった完全な２重ドレインパス
ラインを形成することができる。従って、断線欠陥を減
少させることができる。
リフトオフされるため、 ゲートバス上でも２重になった完全な２重ドレインパス
ラインを形成することができる。従って、断線欠陥を減
少させることができる。
また、ゲートパスラインとドレインパスラインのクロス
オーバ部にはＰ’−ＣＶＤ膜が３層積層されているため
、耐圧が高くかつピンホールレス化され、短絡欠陥を減
少させることができる。
オーバ部にはＰ’−ＣＶＤ膜が３層積層されているため
、耐圧が高くかつピンホールレス化され、短絡欠陥を減
少させることができる。
〔実施例〕
以下、第１図及び第２図に関連して本発明の詳細な説明
する。
する。
本発明では、絶縁保護膜形成時にその上に残っているパ
ターニング用フォトレジストを除去し、再度フォトレジ
スト膜形成、背面露光及び補助露光を行って該フォトレ
ジスト膜をゲートチャネル部にのみ残るようにパターニ
ングする。次にその上にソース・ドレイン電極形成用の
金属薄膜を形成した後、リフトオフを行ってソース・ド
レイン電極を形成し、その後２重囲ドレインパスライン
を形成する。
ターニング用フォトレジストを除去し、再度フォトレジ
スト膜形成、背面露光及び補助露光を行って該フォトレ
ジスト膜をゲートチャネル部にのみ残るようにパターニ
ングする。次にその上にソース・ドレイン電極形成用の
金属薄膜を形成した後、リフトオフを行ってソース・ド
レイン電極を形成し、その後２重囲ドレインパスライン
を形成する。
第２図はこのような本発明の方法により製作されたアク
ティブマトリックス型液晶表示パネルの要部断面をゲー
トパスラインとドレインパスラインのクロスオーバ部に
ついて示したもので、図中、２１はガラス等の基板（パ
ネル基板）、２２はゲート電極、２３はゲート絶縁層、
２４は半導体層、２５は絶縁保護膜、２６はソース・ド
レイン電極、２７は層間絶縁膜、２８は２重目ドレイン
バスライン（コンタクト電極）である。本図に明らかな
ように、ソース・ドレイン（第１層目のドレインパスラ
イン）のパターニングをしたときにゲートハス上がつな
がっており、完全な２重構造のドレインパスラインが構
成される。また、ゲートパスラインとドレインパスライ
ンのクロスオーバ部には、Ｐ−ＣＶＤ膜が３層積層され
ている。 このような構成の薄膜トランジスタを基板２
１上に形成する手順は第１図の工程図に示す通りである
。
ティブマトリックス型液晶表示パネルの要部断面をゲー
トパスラインとドレインパスラインのクロスオーバ部に
ついて示したもので、図中、２１はガラス等の基板（パ
ネル基板）、２２はゲート電極、２３はゲート絶縁層、
２４は半導体層、２５は絶縁保護膜、２６はソース・ド
レイン電極、２７は層間絶縁膜、２８は２重目ドレイン
バスライン（コンタクト電極）である。本図に明らかな
ように、ソース・ドレイン（第１層目のドレインパスラ
イン）のパターニングをしたときにゲートハス上がつな
がっており、完全な２重構造のドレインパスラインが構
成される。また、ゲートパスラインとドレインパスライ
ンのクロスオーバ部には、Ｐ−ＣＶＤ膜が３層積層され
ている。 このような構成の薄膜トランジスタを基板２
１上に形成する手順は第１図の工程図に示す通りである
。
薄膜トランジスタの形成に際しては、まず基板２１上に
ゲート電極２２を形成し、次に、ゲート絶縁層２３とな
るＳｉＮ膜、半導体層２４となるａ−３ｉ膜、５ｉｎ２
膜をＰ−ＣＶＤ法により順次形成する。次に、この上に
フォトレジスト膜を形成し、ゲート電極２２をマスクと
する背面露光。
ゲート電極２２を形成し、次に、ゲート絶縁層２３とな
るＳｉＮ膜、半導体層２４となるａ−３ｉ膜、５ｉｎ２
膜をＰ−ＣＶＤ法により順次形成する。次に、この上に
フォトレジスト膜を形成し、ゲート電極２２をマスクと
する背面露光。
現像を行ってゲート電極２２上のフォトレジストだけを
残す。そして、この残されたフォトレジストをマスクと
してエツチングを行ってＳｉＯ□膜をパターニングし、
これにより絶縁保護膜２５が形成される。第１図（ａｌ
はこの状態を示し、ここまでの手順は従来と同様である
。２９は残されたレジストである。
残す。そして、この残されたフォトレジストをマスクと
してエツチングを行ってＳｉＯ□膜をパターニングし、
これにより絶縁保護膜２５が形成される。第１図（ａｌ
はこの状態を示し、ここまでの手順は従来と同様である
。２９は残されたレジストである。
次に第１図（ｂ）に示すようにレジスト２９を除去する
。
。
次に、この上に再度フォトレジスト膜を形成し、背面露
光、補助露光９現像を行って該フォトレジスト膜をパタ
ーニングする。これにより、第１図（Ｃ）（本図だけは
平面図）に示すように、ゲートチャネル部にのみレジス
ト３０ （斜線記入）が残される。
光、補助露光９現像を行って該フォトレジスト膜をパタ
ーニングする。これにより、第１図（Ｃ）（本図だけは
平面図）に示すように、ゲートチャネル部にのみレジス
ト３０ （斜線記入）が残される。
次に、第１図（ｄ）に示すように、この上にソース・ド
レイン用の金属薄膜３１を蒸着する。２２ａはゲート、
２２ｂはゲートバスである。
レイン用の金属薄膜３１を蒸着する。２２ａはゲート、
２２ｂはゲートバスである。
次に、第１図（ｅ）に示すようにリフトオフを行う。
これにより、ソース・ドレイン電極２６が形成される。
この後、詳細図示を省略するが、従来と同様に、スルー
ホールを存する層間絶縁膜２７を形成し、次に２重相ド
レインパスライン２８を形成して薄膜トランジスタが構
成される。
ホールを存する層間絶縁膜２７を形成し、次に２重相ド
レインパスライン２８を形成して薄膜トランジスタが構
成される。
この場合、第１図（ｅｌの工程でソース・ドレイン電極
２６が形成される際に、金属薄膜３１はゲート上だけ除
去されゲートバス上ではつながっている。従って、２度
目ドレインパスライン２８形成完了時には完全な２重構
造のドレインパスラインが構成される。また、ゲートパ
スラインとドレインパスラインのクロスオーバ部には、
Ｐ−ＣＶＤ膜が３層積層されている。
２６が形成される際に、金属薄膜３１はゲート上だけ除
去されゲートバス上ではつながっている。従って、２度
目ドレインパスライン２８形成完了時には完全な２重構
造のドレインパスラインが構成される。また、ゲートパ
スラインとドレインパスラインのクロスオーバ部には、
Ｐ−ＣＶＤ膜が３層積層されている。
以上述べたように、本発明によれば、ドレインパスライ
ンは完全な２重構造となっており、しかもゲートパスラ
インとラインのクロスオーバ部にはＰ−ＣＶＤ膜が３層
積層されているため、断線欠陥、短絡欠陥を減少させる
ことが可能である。
ンは完全な２重構造となっており、しかもゲートパスラ
インとラインのクロスオーバ部にはＰ−ＣＶＤ膜が３層
積層されているため、断線欠陥、短絡欠陥を減少させる
ことが可能である。
第１図（ａｌ〜（ｅｌは本発明の実施例のパネル製造方
法を示す工程図、 第２図は本発明の方法により製造されたアクティブマト
リックス型液晶表示パネルの要部断面図、第３図は従来
の方法により製造されたアクティブマトリックス型液晶
表示パネルの要部断面図、第４図（ａ）〜（Ｃ１は従来
のパネル製造方法を示す工程図で、 図中、 ２１はパネル基板、 ２２はゲート電極、 ２２ａはゲート、 ２２ｂはゲートバス、 ２３はゲート絶縁層、 ２４は半導体層、 ２５は絶縁保護層、 ２６はソース・ドレイン電極、 ２７は眉間加色縁膜、 ２８は２重目ドレインバスライン（コンタクト電極）、 ２９．３０は残されたレジスト、 ３１は金属薄膜である。
法を示す工程図、 第２図は本発明の方法により製造されたアクティブマト
リックス型液晶表示パネルの要部断面図、第３図は従来
の方法により製造されたアクティブマトリックス型液晶
表示パネルの要部断面図、第４図（ａ）〜（Ｃ１は従来
のパネル製造方法を示す工程図で、 図中、 ２１はパネル基板、 ２２はゲート電極、 ２２ａはゲート、 ２２ｂはゲートバス、 ２３はゲート絶縁層、 ２４は半導体層、 ２５は絶縁保護層、 ２６はソース・ドレイン電極、 ２７は眉間加色縁膜、 ２８は２重目ドレインバスライン（コンタクト電極）、 ２９．３０は残されたレジスト、 ３１は金属薄膜である。
Claims (1)
- 【特許請求の範囲】 パネル基板上にゲート電極を形成し、その上にゲート絶
縁膜、半導体層、絶縁膜を順次形成した後、 前記絶縁膜を、前記ゲート電極をマスクとする背面露光
によりパターニングして絶縁保護膜を形成し、 その後ソース・ドレイン電極及び２重目ドレインバスラ
インを形成してなる自己整合型薄膜トランジスタをスイ
ッチング素子として用いるアクティブマトリックス型液
晶表示パネルの製造方法において、 前記絶縁保護膜形成時にその上に残っているパターニン
グ用フォトレジストを除去した後、再度フォトレジスト
膜形成、背面露光及び補助露光を行って該フォトレジス
ト膜をゲートチャネル部にのみ残るようにパターニング
し、 次にその上にソース・ドレイン電極形成用の金属薄膜を
形成した後、リフトオフを行って前記ソース・ドレイン
電極を形成し、 その後前記２重目ドレインバスラインを形成することを
特徴とするアクティブマトリックス型液晶表示パネルの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60289376A JPS62150229A (ja) | 1985-12-24 | 1985-12-24 | アクテイブマトリツクス型液晶表示パネルの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60289376A JPS62150229A (ja) | 1985-12-24 | 1985-12-24 | アクテイブマトリツクス型液晶表示パネルの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62150229A true JPS62150229A (ja) | 1987-07-04 |
Family
ID=17742406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60289376A Pending JPS62150229A (ja) | 1985-12-24 | 1985-12-24 | アクテイブマトリツクス型液晶表示パネルの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62150229A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014179620A (ja) * | 2008-07-18 | 2014-09-25 | Beijing Boe Optoelectronics Technology Co Ltd | フォトレジストの縁部のバリの形成方法とアレイ基板の製造方法 |
-
1985
- 1985-12-24 JP JP60289376A patent/JPS62150229A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014179620A (ja) * | 2008-07-18 | 2014-09-25 | Beijing Boe Optoelectronics Technology Co Ltd | フォトレジストの縁部のバリの形成方法とアレイ基板の製造方法 |
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