JPH01105575A - 薄膜トランジスタマトリクス - Google Patents
薄膜トランジスタマトリクスInfo
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- JPH01105575A JPH01105575A JP62262427A JP26242787A JPH01105575A JP H01105575 A JPH01105575 A JP H01105575A JP 62262427 A JP62262427 A JP 62262427A JP 26242787 A JP26242787 A JP 26242787A JP H01105575 A JPH01105575 A JP H01105575A
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- electrode
- drain bus
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- 239000010409 thin film Substances 0.000 title claims description 9
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Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明は薄膜トランジスタマ、トリクスに関し、ドレイ
ンバスラインの断線発生を防止することを目的とし、 透明絶縁性基板上に相互に直交する方向に向くとともに
互いに絶縁され、且ろそれぞれ平行に配列された複数本
のゲートバスライン及びドレインバスラインと、該ゲー
トバスラインに接続するゲート電極とドレインバスライ
ンに接続するドレイン電極とを具備し、前記透明絶縁性
基板上にマトリクス状に配設された複数個の薄膜トラン
ジスタとを有するアクティブマトリクスアレイにおいて
、前記ゲートバスラインとドレインバスラインとの交差
部において、前記ドレインバスラインの下層に前記ゲー
トバスラインの両側に位置するドレイン電極間を橋絡す
る透明導電層を具備するよう構成した。
ンバスラインの断線発生を防止することを目的とし、 透明絶縁性基板上に相互に直交する方向に向くとともに
互いに絶縁され、且ろそれぞれ平行に配列された複数本
のゲートバスライン及びドレインバスラインと、該ゲー
トバスラインに接続するゲート電極とドレインバスライ
ンに接続するドレイン電極とを具備し、前記透明絶縁性
基板上にマトリクス状に配設された複数個の薄膜トラン
ジスタとを有するアクティブマトリクスアレイにおいて
、前記ゲートバスラインとドレインバスラインとの交差
部において、前記ドレインバスラインの下層に前記ゲー
トバスラインの両側に位置するドレイン電極間を橋絡す
る透明導電層を具備するよう構成した。
本発明は薄膜トランジスタマトリゲスに関する。
従来のＴＰＴマトリクスの構造を第２図により説明する
。
。
同図において、１は画素電極、２はゲートバスライン、
３はゲート電極、４はソース電極、Ｓはドレイン電極、
６はドレインバスラインである。
３はゲート電極、４はソース電極、Ｓはドレイン電極、
６はドレインバスラインである。
図示の構造では、ドレイン電極５上にメタルＮ（同図の
斜線で示す部分）を形成し、これをドレインバスライン
６としている。従ってドレインバスライン６はゲートバ
スライン２との交差部以外は、ドレイン電極５とメタル
層との二重層をなしている。
斜線で示す部分）を形成し、これをドレインバスライン
６としている。従ってドレインバスライン６はゲートバ
スライン２との交差部以外は、ドレイン電極５とメタル
層との二重層をなしている。
このドレインバスライン６を形成する際に、パターニン
グ不良等によりドレインバスライン６のメタル層に断線
が生じる場合がある。このメタル層の断線が、同図のＡ
部に見られる如く、ドレイン電極５上、即ち二重層の部
分で発生しても、パスラインの断線とはならないが、同
図のＢ部に見られるように、ドレインバスライン６が単
Ｎ構造のゲートバスライン２との交差部で発生すると、
パスラインの断線となってしまう。
グ不良等によりドレインバスライン６のメタル層に断線
が生じる場合がある。このメタル層の断線が、同図のＡ
部に見られる如く、ドレイン電極５上、即ち二重層の部
分で発生しても、パスラインの断線とはならないが、同
図のＢ部に見られるように、ドレインバスライン６が単
Ｎ構造のゲートバスライン２との交差部で発生すると、
パスラインの断線となってしまう。
本発明はドレインバスラインの断線発生を防止すること
を目的とする。
を目的とする。
第１図（ａ）〜（Ｃ）に本発明の構成を示す。同図にお
いて、１は画素電極、２はゲートバスライン、３はゲー
ト電極、４はソース電極、５はドレイン電極、６はドレ
インバスライン、１０はガラス基板のような透明絶縁性
基板である。
いて、１は画素電極、２はゲートバスライン、３はゲー
ト電極、４はソース電極、５はドレイン電極、６はドレ
インバスライン、１０はガラス基板のような透明絶縁性
基板である。
従来はゲートバスライン２との交差部で、上記ドレイン
バスライン６はゲートバスライン２を跨いでドレイン電
極５間を橋絡していたのを、本発明においては、上記交
差部を被覆するポリイミド膜１９のような層間絶縁膜を
介して、ゲートバスライン２上を跨ぐ透明導電層１例え
ば１７０層１６を形成し、その上にアルミニウム（ＡＩ
ｔ）層１８とクロム（Ｃｒ）Ｊｉｉ１７を積層したメタ
ル層からなるドレインバスライン６を形成した構造とす
る。
バスライン６はゲートバスライン２を跨いでドレイン電
極５間を橋絡していたのを、本発明においては、上記交
差部を被覆するポリイミド膜１９のような層間絶縁膜を
介して、ゲートバスライン２上を跨ぐ透明導電層１例え
ば１７０層１６を形成し、その上にアルミニウム（ＡＩ
ｔ）層１８とクロム（Ｃｒ）Ｊｉｉ１７を積層したメタ
ル層からなるドレインバスライン６を形成した構造とす
る。
上記ＩＴＯＦ！１６は、下層のドレイン電極５及び上層
のドレインバスライン６のいずれともオーミック接続し
ているので、ドレインバスライン６は全域にわたって二
重層構造となり、製造工程でたとえどこかで、、１ｉＪ
１８とＣｒＷＪ１７からなるメタル層に断線が生じても
、下層の１７０層１６およびドレイン電極５を通る電流
が存在するので、パスラインの断線とはならない。
のドレインバスライン６のいずれともオーミック接続し
ているので、ドレインバスライン６は全域にわたって二
重層構造となり、製造工程でたとえどこかで、、１ｉＪ
１８とＣｒＷＪ１７からなるメタル層に断線が生じても
、下層の１７０層１６およびドレイン電極５を通る電流
が存在するので、パスラインの断線とはならない。
なお、本発明を実施するに当たり、使用するフォトマス
クのパターンを一部変更することによって、画素電極１
と同時に上記ＩＴＯＦＪ１６を形成することができ、工
程数を増加させる必要はない。
クのパターンを一部変更することによって、画素電極１
と同時に上記ＩＴＯＦＪ１６を形成することができ、工
程数を増加させる必要はない。
以下本発明の一実施例を第１図（ａ）〜（Ｃ）により説
明する。なお同図（ｂ）、 （Ｃ）はそれぞれ、（ａ）
のＣ−Ｃ矢視、Ｄ−Ｄ矢視部を示す要部断面図である。
明する。なお同図（ｂ）、 （Ｃ）はそれぞれ、（ａ）
のＣ−Ｃ矢視、Ｄ−Ｄ矢視部を示す要部断面図である。
まずガラス基板１０上に厚さ約８００人のＴｉ［からな
る、ゲート電極３及びこれに接続するゲートバスライン
２を形成する。
る、ゲート電極３及びこれに接続するゲートバスライン
２を形成する。
次いで、このゲート電極３上を被覆するゲート絶縁膜と
なるＳｉＮ膜（厚さ約３０００人）１１を形成した後、
動作半導体層となるａ−３ｉＦＪ（ＰＪさ約１０００人
）１２、保護層であるＳｉＯ□ （厚さ約３０００人１
図示せず）、密着Ｊｉ（厚さ約３０人１図示せず）を化
学気相成長（Ｐ−σＶＤ）法により形成する。
なるＳｉＮ膜（厚さ約３０００人）１１を形成した後、
動作半導体層となるａ−３ｉＦＪ（ＰＪさ約１０００人
）１２、保護層であるＳｉＯ□ （厚さ約３０００人１
図示せず）、密着Ｊｉ（厚さ約３０人１図示せず）を化
学気相成長（Ｐ−σＶＤ）法により形成する。
次いで、自己整合型トランジスタを形成するためのレジ
ストパターンを形成し、これをマスクとして上記ａ−３
ｉ［（密着Ｆ！ｉ） 、 Ｓ ｉｏ、 Ｊｉをエツチン
グした後、ｎ” ａ−３ｉＮ＜厚さ約３００人）１３、
Ｔｉｊｉ（厚さ約１０００人＞ １４． Ａ、ｌ１ＪＩ
（厚さ約３００人）１５を形成する。
ストパターンを形成し、これをマスクとして上記ａ−３
ｉ［（密着Ｆ！ｉ） 、 Ｓ ｉｏ、 Ｊｉをエツチン
グした後、ｎ” ａ−３ｉＮ＜厚さ約３００人）１３、
Ｔｉｊｉ（厚さ約１０００人＞ １４． Ａ、ｌ１ＪＩ
（厚さ約３００人）１５を形成する。
次いでソース電極４．ドレイン電極５を形成するための
パターンを有するレジスト膜（図示せず）を形成し、こ
れをマスクとして上記／ＩＩＦＪ１５．Ｔ１Ｊｉ１４．
ｎ” ａ −Ｓ １Ｊｉ１３． ａ −Ｓ ｉ
Ｊ！１１２のエツチングを行う。
パターンを有するレジスト膜（図示せず）を形成し、こ
れをマスクとして上記／ＩＩＦＪ１５．Ｔ１Ｊｉ１４．
ｎ” ａ −Ｓ １Ｊｉ１３． ａ −Ｓ ｉ
Ｊ！１１２のエツチングを行う。
次いで、上記レジストを除去した後、眉間絶縁膜のポリ
イミド（１μｍ）１９を形成し、その上にソース電極４
及びドレイン電極５のコンタクト穴部が露出するパター
ンのレジスト膜（図示せず）を形成し、これをマスクと
してガスプラズマエツチングを行い、上記ポリイミド膜
１９のバターニングを行う。
イミド（１μｍ）１９を形成し、その上にソース電極４
及びドレイン電極５のコンタクト穴部が露出するパター
ンのレジスト膜（図示せず）を形成し、これをマスクと
してガスプラズマエツチングを行い、上記ポリイミド膜
１９のバターニングを行う。
次いで透明導電材料であるＩＴＯＦＪを形成し、リフト
オフ法によりこのＩＴＯ７ｉの不要部を除去して、画素
電極１及びドレイン電極５間を橋絡するＩＴＯｊＪ（透
明導電層）１６を形成する。
オフ法によりこのＩＴＯ７ｉの不要部を除去して、画素
電極１及びドレイン電極５間を橋絡するＩＴＯｊＪ（透
明導電層）１６を形成する。
次いで、ＣｒＪｉｆｆｉ１７とその上にＡ１１Ｊ１８を
形成して、ドレインバスライン６を構成するメタル層を
形成する。
形成して、ドレインバスライン６を構成するメタル層を
形成する。
次いで上記メタル層のパターニングを行い、図示した如
く、ドレインバスライン６が全域にわたって二重層構造
を有する薄膜トランジスタ（ＴＰＴ）マトリクスが完成
する。
く、ドレインバスライン６が全域にわたって二重層構造
を有する薄膜トランジスタ（ＴＰＴ）マトリクスが完成
する。
以上により得られた本実施例においては、ゲートバスラ
イン２との交差部においても、ドレインバスライン６は
ＩＴＯＪｉ１６との二′ｍ層となり、上記交差部以外の
区域は従来同様ドレイン電極５と二重層を形成している
。従って、最上層のメタル層がどの部分で断線しても１
．ドレインバスライン６の断線となることはない。
イン２との交差部においても、ドレインバスライン６は
ＩＴＯＪｉ１６との二′ｍ層となり、上記交差部以外の
区域は従来同様ドレイン電極５と二重層を形成している
。従って、最上層のメタル層がどの部分で断線しても１
．ドレインバスライン６の断線となることはない。
なお上記ドレインバスライン６の下層に透明な導電層で
あるＩＴＯＦＪ１６を形成するに際しては、画素電極１
のバターニングを行うためのマスクのパターンを一部変
更するのみでよく、特に新たな工程を設ける必要はなく
、従って工程数に変化はない。
あるＩＴＯＦＪ１６を形成するに際しては、画素電極１
のバターニングを行うためのマスクのパターンを一部変
更するのみでよく、特に新たな工程を設ける必要はなく
、従って工程数に変化はない。
以上説明した如（本発明によれば、ドレインバスライン
のメタルが断線した場合でも、ドレインバスラインは下
層のＩＴＯまたはドレイン電極と二重化されているので
、パスラインの断線となることはなく、製造歩留墓よび
信頼度が向上する。
のメタルが断線した場合でも、ドレインバスラインは下
層のＩＴＯまたはドレイン電極と二重化されているので
、パスラインの断線となることはなく、製造歩留墓よび
信頼度が向上する。
第１図（ａ）〜（Ｃ）は本発明の詳細な説明図、第２図
は従来の薄膜トランジスタマトリクスの問題点説明図で
ある。 図において、１は画素電極、２はゲートバスライン、３
はゲート電極、４はソース電極、５はドレイン電極、６
はドレインバスライン、１０はガラス基板（透明絶縁性
基板）、１６はＩＴＯＦＪ（透明扉１Ｍ、層）、１７は
Ｃｒ層、１８はＡ１層、１９はポリイミド膜（層間絶縁
膜）を示す。 ／＃−亮明１部７ｆ八゛図 第１図
は従来の薄膜トランジスタマトリクスの問題点説明図で
ある。 図において、１は画素電極、２はゲートバスライン、３
はゲート電極、４はソース電極、５はドレイン電極、６
はドレインバスライン、１０はガラス基板（透明絶縁性
基板）、１６はＩＴＯＦＪ（透明扉１Ｍ、層）、１７は
Ｃｒ層、１８はＡ１層、１９はポリイミド膜（層間絶縁
膜）を示す。 ／＃−亮明１部７ｆ八゛図 第１図
Claims (1)
- 【特許請求の範囲】 透明絶縁性基板（１０）上に相互に直交する方向に向
くとともに互いに絶縁され、且つそれぞれ平行に配列さ
れた複数本のゲートバスライン（２）及びドレインバス
ライン（６）と、 該ゲートバスラインに接続するゲート電極（３）とドレ
インバスラインに接続するドレイン電極（５）とを具備
し、前記透明絶縁性基板上にマトリクス状に配設された
複数個の薄膜トランジスタとを有するアクティブマトリ
クスアレイにおいて、前記ゲートバスライン（２）とド
レインバスライン（６）との交差部において、前記ドレ
インバスライン（６）の下層に前記ゲートバスラインの
両側に位置するドレイン電極（５）間を橋絡する透明導
電層（１６）を具備する ことを特徴とする薄膜トランジスタマトリクス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26242787A JP2533137B2 (ja) | 1987-10-16 | 1987-10-16 | 薄膜トランジスタマトリクス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26242787A JP2533137B2 (ja) | 1987-10-16 | 1987-10-16 | 薄膜トランジスタマトリクス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01105575A true JPH01105575A (ja) | 1989-04-24 |
| JP2533137B2 JP2533137B2 (ja) | 1996-09-11 |
Family
ID=17375633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26242787A Expired - Lifetime JP2533137B2 (ja) | 1987-10-16 | 1987-10-16 | 薄膜トランジスタマトリクス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2533137B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5055899A (en) * | 1987-09-09 | 1991-10-08 | Casio Computer Co., Ltd. | Thin film transistor |
| US5166085A (en) * | 1987-09-09 | 1992-11-24 | Casio Computer Co., Ltd. | Method of manufacturing a thin film transistor |
| US5229644A (en) * | 1987-09-09 | 1993-07-20 | Casio Computer Co., Ltd. | Thin film transistor having a transparent electrode and substrate |
| US5327001A (en) * | 1987-09-09 | 1994-07-05 | Casio Computer Co., Ltd. | Thin film transistor array having single light shield layer over transistors and gate and drain lines |
| US5929947A (en) * | 1997-10-08 | 1999-07-27 | Nec Corporation | Liquid crystal display thin film transistor array with redundant film formed over a contact hole and method of fabricating the same |
-
1987
- 1987-10-16 JP JP26242787A patent/JP2533137B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5055899A (en) * | 1987-09-09 | 1991-10-08 | Casio Computer Co., Ltd. | Thin film transistor |
| US5166085A (en) * | 1987-09-09 | 1992-11-24 | Casio Computer Co., Ltd. | Method of manufacturing a thin film transistor |
| US5229644A (en) * | 1987-09-09 | 1993-07-20 | Casio Computer Co., Ltd. | Thin film transistor having a transparent electrode and substrate |
| US5327001A (en) * | 1987-09-09 | 1994-07-05 | Casio Computer Co., Ltd. | Thin film transistor array having single light shield layer over transistors and gate and drain lines |
| US5929947A (en) * | 1997-10-08 | 1999-07-27 | Nec Corporation | Liquid crystal display thin film transistor array with redundant film formed over a contact hole and method of fabricating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2533137B2 (ja) | 1996-09-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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|
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