JP2533137B2 - 薄膜トランジスタマトリクス - Google Patents
薄膜トランジスタマトリクスInfo
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- JP2533137B2 JP2533137B2 JP26242787A JP26242787A JP2533137B2 JP 2533137 B2 JP2533137 B2 JP 2533137B2 JP 26242787 A JP26242787 A JP 26242787A JP 26242787 A JP26242787 A JP 26242787A JP 2533137 B2 JP2533137 B2 JP 2533137B2
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- JP
- Japan
- Prior art keywords
- bus line
- layer
- drain
- thin film
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Description
【発明の詳細な説明】 〔概要〕 本発明は薄膜トランジスタマトリクス関し、 ドレインバスラインの断線発生を防止することを目的と
し、 透明絶縁性基板上に相互に直交する方向に向くととも
に互いに絶縁され、且つそれぞれ平行に配列された複数
本のゲートバスライン及びドレインバスラインと、該ゲ
ートバスラインに接続するゲート電極とドレインバスラ
インに接続するドレイン電極とを具備し、前記透明絶縁
性基板上にマトリクス状に配設された複数個の薄膜トラ
ンジスタとを有するアクティブマトリクスアレイにおい
て、前記ゲートバスラインとドレインバスラインとの交
差部において、前記ドレインバスラインの下層に前記ゲ
ートバスラインの両側に位置するドレイン電極間を橋絡
する透明導電層を具備するよう構成した。
し、 透明絶縁性基板上に相互に直交する方向に向くととも
に互いに絶縁され、且つそれぞれ平行に配列された複数
本のゲートバスライン及びドレインバスラインと、該ゲ
ートバスラインに接続するゲート電極とドレインバスラ
インに接続するドレイン電極とを具備し、前記透明絶縁
性基板上にマトリクス状に配設された複数個の薄膜トラ
ンジスタとを有するアクティブマトリクスアレイにおい
て、前記ゲートバスラインとドレインバスラインとの交
差部において、前記ドレインバスラインの下層に前記ゲ
ートバスラインの両側に位置するドレイン電極間を橋絡
する透明導電層を具備するよう構成した。
本発明は薄膜トランジスタマトリクスに関する。
従来のTFTマトリクスの構造を第２図により説明す
る。
る。
同図において、１は画素電極、２はゲートバスライ
ン、３はゲート電極、４はソース電極、５はドレイン電
極、６はドレインバスラインである。図示の構造では、
ドレイン電極５上にメタル層（同図の斜線で示す部分）
を形成し、これをドレインバスライン６としている。従
ってドレインバスライン６はゲートバスライン２との交
差部以外は、ドレイン電極５とメタル層との二重層をな
している。
ン、３はゲート電極、４はソース電極、５はドレイン電
極、６はドレインバスラインである。図示の構造では、
ドレイン電極５上にメタル層（同図の斜線で示す部分）
を形成し、これをドレインバスライン６としている。従
ってドレインバスライン６はゲートバスライン２との交
差部以外は、ドレイン電極５とメタル層との二重層をな
している。
このドレインバスライン６を形成する際に、パターニ
ング不良等によりドレインバスライン６のメタル層に断
線が生じる場合がある。このメタル層の断線が、同図の
Ａ部に見られる如く、ドレイン電極５上、即ち二重層の
部分で発生しても、バスラインの断線とはならないが、
同図のＢ部に見られるように、ドレインバスライン６が
単層構造のゲートバスライン２との交差部で発生する
と、バスラインの断線となってしまう。
ング不良等によりドレインバスライン６のメタル層に断
線が生じる場合がある。このメタル層の断線が、同図の
Ａ部に見られる如く、ドレイン電極５上、即ち二重層の
部分で発生しても、バスラインの断線とはならないが、
同図のＢ部に見られるように、ドレインバスライン６が
単層構造のゲートバスライン２との交差部で発生する
と、バスラインの断線となってしまう。
本発明はドレインバスラインの断線発生を防止するこ
とを目的とする。
とを目的とする。
第１図（ａ）〜（ｃ）に本発明の構成を示す。同図に
おいて、１は画素電極、２はゲートバスライン、３はゲ
ート電極、４はソース電極、５はドレイン電極、６はド
レインバスライン、10はガラス基板のような透明絶縁基
板である。
おいて、１は画素電極、２はゲートバスライン、３はゲ
ート電極、４はソース電極、５はドレイン電極、６はド
レインバスライン、10はガラス基板のような透明絶縁基
板である。
従来はゲートバスライン２との交差部で、上記ドレイ
ンバスライン６はゲートバスライン２を跨いでドレイン
電極５間を橋絡していたのを、本発明においては、上記
交差部を被覆するポリイミド膜19のような層間絶縁膜を
介して、ゲートバスライン２上を跨ぐ透明導電層，例え
ばITO層16を形成し、その上にアルミニウム（Al）層18
とクロム（Cr）層17を積層したメタル層からなるドレイ
ンバスライン６を形成した構造とする。
ンバスライン６はゲートバスライン２を跨いでドレイン
電極５間を橋絡していたのを、本発明においては、上記
交差部を被覆するポリイミド膜19のような層間絶縁膜を
介して、ゲートバスライン２上を跨ぐ透明導電層，例え
ばITO層16を形成し、その上にアルミニウム（Al）層18
とクロム（Cr）層17を積層したメタル層からなるドレイ
ンバスライン６を形成した構造とする。
上記ITO層16は、下層のドレイン電極５及び上層のド
レインバスライン６のいずれともオーミック接続してい
るので、ドレインバスライン６は全域にわたって二重層
構造となり、製造工程でたとえどこかでAl層18とCr層17
からなるメタル層に断線が生じても、下層のITO層16お
よびドレイン電極５を通る電流が存在するので、バスラ
インの断線とはならない。
レインバスライン６のいずれともオーミック接続してい
るので、ドレインバスライン６は全域にわたって二重層
構造となり、製造工程でたとえどこかでAl層18とCr層17
からなるメタル層に断線が生じても、下層のITO層16お
よびドレイン電極５を通る電流が存在するので、バスラ
インの断線とはならない。
なお、本発明を実施するに当たり、使用するフォトマ
スクのパターンを一部変更することによって、画素電極
１と同時に上記ITO層16を形成することができ、工程数
を増加させる必要はない。
スクのパターンを一部変更することによって、画素電極
１と同時に上記ITO層16を形成することができ、工程数
を増加させる必要はない。
以下本発明の一実施例を第１図（ａ）〜（ｃ）により
説明する。なお同図（ｂ）,c）はそれぞれ、（ａ）のＣ
−Ｃ矢視,D−Ｄ矢視部を示す要部断面図である。
説明する。なお同図（ｂ）,c）はそれぞれ、（ａ）のＣ
−Ｃ矢視,D−Ｄ矢視部を示す要部断面図である。
まずガラス基板10上に厚さ約800ÅのTi層からなる、
ゲート電極３及びこれに接続するゲートバスライン２を
形成する。
ゲート電極３及びこれに接続するゲートバスライン２を
形成する。
次いで、このゲート電極３上を被覆するゲート絶縁膜
となるSiN膜（厚さ約3000Å）11を形成した後、動作半
導体層となるａ−Si層（厚さ約1000Å）12、保護膜であ
るSiO2（厚さ約1000Å，図示せず），密着層（厚さ約30
Å，図示せず）を化学気相成長（Ｐ−CVD）法により形
成する。
となるSiN膜（厚さ約3000Å）11を形成した後、動作半
導体層となるａ−Si層（厚さ約1000Å）12、保護膜であ
るSiO2（厚さ約1000Å，図示せず），密着層（厚さ約30
Å，図示せず）を化学気相成長（Ｐ−CVD）法により形
成する。
次いで、自己整合型トランジスタを形成するためのレ
ジストパターンを形成し、これをマスクとして上記ａ−
Si層（密着層）、SiO2層をエッチングした後、n+ａ−Si
層（厚さ300Å）13,Ti層（厚さ約1000Å）14,Al層（厚
さ約300Å）15を形成する。
ジストパターンを形成し、これをマスクとして上記ａ−
Si層（密着層）、SiO2層をエッチングした後、n+ａ−Si
層（厚さ300Å）13,Ti層（厚さ約1000Å）14,Al層（厚
さ約300Å）15を形成する。
次いでソース電極4,ドレイン電極５を形成するための
パターンを有するレジスト膜（図示せず）を形成し、こ
れをマスクとして上記Al層15,Ti層14,n+ａ−Si層13,a−
Si層12のエッチングを行う。
パターンを有するレジスト膜（図示せず）を形成し、こ
れをマスクとして上記Al層15,Ti層14,n+ａ−Si層13,a−
Si層12のエッチングを行う。
次いで、上記レジストを除去した後、層間絶縁膜のポ
リイミド（１μｍ）19を形成し、その上にソース電極４
及びドレイン電極５のコンタクト穴部が露出するパター
ンのレジスト膜（図示せず）を形成し、これをマスクと
してガスプラズマエッチングを行い、上記ポリイミド膜
19のパターニングを行う。
リイミド（１μｍ）19を形成し、その上にソース電極４
及びドレイン電極５のコンタクト穴部が露出するパター
ンのレジスト膜（図示せず）を形成し、これをマスクと
してガスプラズマエッチングを行い、上記ポリイミド膜
19のパターニングを行う。
次いで透明導電材料であるITO層を形成し、リフトオ
フ法によりこのITO層の不要部を除去して、画素電極１
及びドレイン電極５間を橋絡するITO層（透明導電層）1
6を形成する。
フ法によりこのITO層の不要部を除去して、画素電極１
及びドレイン電極５間を橋絡するITO層（透明導電層）1
6を形成する。
次いで、Cr層17とその上にAl層18を形成して、ドレイ
ンバスライン６を構成するメタル層を形成する。
ンバスライン６を構成するメタル層を形成する。
次いで上記メタル層のパターニングを行い、図示した
如く、ドレインバスライン６が全域にわたって二重層構
造を有する薄膜トランジスタ（TFT）マトリクスが完成
する。
如く、ドレインバスライン６が全域にわたって二重層構
造を有する薄膜トランジスタ（TFT）マトリクスが完成
する。
以上により得られた本実施例においては、ゲートバス
ライン２との交差部においても、ドレインバスライン６
はITO層16との二重層となり、上記交差部以外の区域は
従来同様ドレイン電極５と二重層を形成している。従っ
て、最上層のメタル層がどの部分で断線しても、ドレイ
ンバスライン６の断線となることはない。
ライン２との交差部においても、ドレインバスライン６
はITO層16との二重層となり、上記交差部以外の区域は
従来同様ドレイン電極５と二重層を形成している。従っ
て、最上層のメタル層がどの部分で断線しても、ドレイ
ンバスライン６の断線となることはない。
なお上記ドレインバスライン６の下層に透明な導電層
であるITO層16を形成するに際しては、画素電極１のパ
ターニングを行うためのマスクのパターンを一部変更す
るのみでよく、特に新たな工程を設ける必要はなく、従
って工程数に変化はない。
であるITO層16を形成するに際しては、画素電極１のパ
ターニングを行うためのマスクのパターンを一部変更す
るのみでよく、特に新たな工程を設ける必要はなく、従
って工程数に変化はない。
以上説明した如く本発明によれば、ドレインバスライ
ンのメタルが断線した場合でも、ドレインバスラインは
下層のITOまたはドレイン電極と二重化されているの
で、バスラインの断線となることはなく、製造歩留およ
び信頼度が向上する。
ンのメタルが断線した場合でも、ドレインバスラインは
下層のITOまたはドレイン電極と二重化されているの
で、バスラインの断線となることはなく、製造歩留およ
び信頼度が向上する。
【図面の簡単な説明】 第１図（ａ）〜（ｃ）は本発明の要部構成説明図、 第２図は従来の薄膜トランジスタマトリクスの問題点説
明図である。 図において、１は画素電極、２はゲートバスライン、３
はゲート電極、４はソース電極、５はドレイン電極、６
はドレインバスライン、10はガラス基板（透明絶縁性基
板）、16はITO層（透明導電層）、17はCr層、18はAl
層、19はポリイミド膜（層間絶縁膜）を示す。
明図である。 図において、１は画素電極、２はゲートバスライン、３
はゲート電極、４はソース電極、５はドレイン電極、６
はドレインバスライン、10はガラス基板（透明絶縁性基
板）、16はITO層（透明導電層）、17はCr層、18はAl
層、19はポリイミド膜（層間絶縁膜）を示す。
Claims (1)
- 【請求項１】透明絶縁性基板（10）上に相互に直交する
方向に向くとともに互いに絶縁され、且つそれぞれ平行
に配列された複数本のゲートバスライン（２）及びドレ
インバスライン（６）と、 該ゲートバスラインに接続するゲート電極（３）とドレ
インバスラインに接続するドレイン電極（５）とを具備
し、前記透明絶縁性基板上にマトリクス状に配設された
複数個の薄膜トランジスタとを有するアクティブマトリ
クスアレイにおいて、 前記ゲートバスライン（２）とドレインバスライン
（６）との交差部において、前記ドレインバスライン
（６）の下層に前記ゲートバスラインの両側に位置する
ドレイン電極（５）間を橋絡する透明導電層（16）を具
備する ことを特徴とする薄膜トランジスタマトリクス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26242787A JP2533137B2 (ja) | 1987-10-16 | 1987-10-16 | 薄膜トランジスタマトリクス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26242787A JP2533137B2 (ja) | 1987-10-16 | 1987-10-16 | 薄膜トランジスタマトリクス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01105575A JPH01105575A (ja) | 1989-04-24 |
| JP2533137B2 true JP2533137B2 (ja) | 1996-09-11 |
Family
ID=17375633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26242787A Expired - Lifetime JP2533137B2 (ja) | 1987-10-16 | 1987-10-16 | 薄膜トランジスタマトリクス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2533137B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5327001A (en) * | 1987-09-09 | 1994-07-05 | Casio Computer Co., Ltd. | Thin film transistor array having single light shield layer over transistors and gate and drain lines |
| US5229644A (en) * | 1987-09-09 | 1993-07-20 | Casio Computer Co., Ltd. | Thin film transistor having a transparent electrode and substrate |
| US5032883A (en) * | 1987-09-09 | 1991-07-16 | Casio Computer Co., Ltd. | Thin film transistor and method of manufacturing the same |
| US5166085A (en) * | 1987-09-09 | 1992-11-24 | Casio Computer Co., Ltd. | Method of manufacturing a thin film transistor |
| JP3235540B2 (ja) * | 1997-10-08 | 2001-12-04 | 日本電気株式会社 | 液晶表示装置用薄膜トランジスタアレイおよびその製造方法 |
-
1987
- 1987-10-16 JP JP26242787A patent/JP2533137B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01105575A (ja) | 1989-04-24 |
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Legal Events
| Date | Code | Title | Description |
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