JPH0273331A - 薄膜トランジスタマトリクス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 薄膜トランジスタマトリクスに関し、 眉間絶縁膜のピンホールによるパスライン間の短絡欠陥
の発生を防止し、且つ製造工程を簡単化するを目的とし
、 絶縁性基板上にそれぞれ対応付けて複数個の画素電極と
薄膜トランジスタとをマトリクス状に配列するとともに
、これら薄膜トランジスタのゲート電極に走査信号を供
給する複数本のゲートバスラインを前記マトリクスの行
方向に平行に配設し、且つ、前記各薄膜トランジスタの
ドレイン電極に表示データを供給する複数本のドレイン
バスラインを前記ゲートバスラインと交差してマトリク
スの列方向に平行に配設した構成において、該ドレイン
バスラインが絶縁膜と金属膜との積層膜からなり、前記
ドレインバスラインとドレイン電極との間を、前記画素
電極と同一の透明導電膜からなる、前記ドレイン電極上
から前記ドレインバスライン上に導出された接続電極に
より接続した構成とする。

〔産業上の利用分野〕

本発明は液晶表示装置、エレクトロルミネッセンス等の
駆動に用いる薄膜トランジスタ（Ｔ　Ｐ　Ｔ）マトリク
スに関する。

上記ＴＰＴマトリクスにおいては、そのゲートバスライ
ンとドレインバスラインの交差部は高い信頼性を持つも
のでなければならない。その理由は、そのクロスオーバ
一部でピンホール等による短絡が生じると、それに接続
されたすべてのＴＰＴに正常な電圧が印加不可能となり
、ライン欠陥と称される重大な欠陥となるからである。

またこの交差部の絶縁膜の製造方法は、マトリクス製造
コストの点から簡単である必要がある。

〔従来の技術〕 従来の動作半導体層にアモルファスシリコン（ａ−３ｔ
）を用いた自己整合型のＴＰＴマトリクスの製造工程を
第４Ａ図、第４Ｂ図、第４Ｃ図の（ａ）〜（２）により
説明する。なお上記第４Ｂ図、第４Ｃ図の（ａ）　〜（
ｋ）は第４Ａ図（ａ）〜（ｋ）のＢ−Ｂ矢視部。

Ｃ−Ｃ矢視部を示す要部断面図である。

本発明では、上記第４Ａ図、第４Ｂ図、第４Ｃ図を総称
して第４図と呼ぶことにする。

〔第４図（ａ）参照〕 ガラス基板ｌの上に厚さ約１１００ｎのＣｒ膜２からな
るゲートバスラインＣＢとこれに接続するゲート電極Ｇ
を形成する。

〔第４図（ｂ）参照〕 上記ゲート電極Ｇ及びゲートバスラインＣＢの上層に、
ゲート絶縁膜としてＳｉＮ膜３をおよそ３００ｎｍ、動
作半導体層としてａ−３ｉ層４を約１１００ｎの厚さに
、ガラス基板１の温度が約３００°Ｃにおいてプラズマ
化学気相成長（Ｐ−ＣＶＤ法）により形成する。ＳｉＮ
膜はＳｉＨ，とＮＨ，の混合ガス雰囲気、ａ−３ｉ層は
ＳｉＨ＜のガス雰囲気で形成する。

〔第４図（Ｃ）参照〕 その上層にポジ型のフォトレジスト（例えばマイクロポ
ジット社製ＭＰ−１４００）を塗布し、このレジスト膜
に対してガラス基板１の裏面より紫外線を照射すること
により、ゲートパターン（ゲート電極Ｇおよびこれが接
続するゲートバスラインＧＢの総称とする）と自己整合
したレジスト膜５を形成する。

〔第４図（ｄ）参照〕 この上部に、ＰＨ’ｌを０．５％ドープした５ｉＨ４雰
囲気を用いたＰ−ＣＶＤ法により、ガラス基板１の温度
的１２０°Ｃの条件下で、コンタクト層としてのｎ″ａ
−３ｉ膜６を約３０ｎｍの厚さに形成する。次いでその
上に、Ｔｉ膜７を真空蒸着法にて、凡そ１１００ｎの厚
さに形成する。

〔第４図（ｅ）参照〕 次いでアセトンで処理することにより、ゲートパターン
上部のｎ”ａ−３ｉ膜６とＴｉ膜７をリフトオフする。

これにより、ゲートパターンの直上部に開孔５０が形成
される。

〔第４図（ｆ）参照〕 次いで上記ゲート電極Ｇの直上部とその両側に配設され
るソース電極Ｓ及びドレイン電極りの形成領域を被覆す
るレジスト膜８を形成する。

〔第４図（噂参照〕 上記レジスト膜８をマスクとして、ｃｐ（塩素）系のガ
ス、例えばＣＣＸ４によるプラズマエツチングを行い、
Ｔｉ膜７．ｎ”ａ−３ｉ膜６．ａ−３ｉ膜４の露出部を
エツチング除去して、ソース電極Ｓ及びドレイン電極り
を形成する。その後レジスト膜８を除去する。ＳｉＮ膜
３は本工程終了後も残留している。

〔第４図（ハ）参照〕 層間絶縁膜用のポリイミド膜９を約５００ｎｍの厚さに
形成する。ポリイミドとしては例えばデュポン社製のＰ
Ｉ−２５５５を使用でき、キュア温度は凡そ３００″Ｃ
である。

（第４図０）参照〕 このポリイミド膜９をレジスト膜（図示せず）でマスク
して酸素プラズマエツチングを用いて不要部を除去し、
ゲートバスラインＣＢ上に層間絶縁膜１０を形成する。

［第４図（ｊ）参照］ Ｃｒ膜１１（厚さ約８０ｎｍ）とＡ２膜１２（厚さ約５
００ｎｍ）の積層膜からなるドレインバスライン１３を
形成する。

〔第４図（ト）参照〕 ＩＴＯ膜を成膜し、これをパターニングして画素電極１
２を形成し、ＴＰＴマトリクスの基本工程が終了する。

〔発明が解決しようとする課題］ 上述したように従来のＴＰＴマトリクスの製造方法では
、眉間絶縁膜１０を形成するための工程を必要とするた
め、製造工程が複雑であり、従って製造コストの点で不
利があった。

しかしながら、工程の簡単化を目的としてゲートバスラ
インＣＢ上にあるプラズマＣＶＤ法で形成した膜だけで
眉間絶縁膜を構成した場合には、ピンホールによる短絡
欠陥が発生し易くなるという問題がある。またドレイン
バスラインＤＢとゲートバスラインＣＢとの交差部にお
けるドレインバスラインの断線欠陥も、ＴＰＴマトリク
スの製造歩留を決定する要因である。

本発明は眉間絶縁膜のピンホールによるパスライン間の
短絡発生を防止し、且つ製造工程を簡単化することがで
きる薄膜トランジスタマトリクスを提供することを目的
とする。

〔課題を解決するための手段〕

本発明は第１図（ａ）〜（Ｃ）に示す如（、ドレインバ
スラインＤＢを絶縁膜１１と金属膜１２の多層構造とし
、且つ、画素電極Ｅと同一の透明導電材料膜からなる接
続電極１５をドレイン電極り上から上記ドレインバスラ
インＤＢ上に導出して、両者間を電気的に接続したもの
である。なお、第１図（ｂ）、　（Ｃ）は（ａ）のＢ−
Ｂ矢視部、Ｃ−Ｃ矢視部の要部断面図である。また図に
は金属膜１２としてＣｒ成膜３とＡ！膜１４を用いた例
を示しである。

〔作　用〕

上記構造では、ゲートバスラインＣＢとドレインバスラ
インＤＢとの交差部の眉間絶縁膜１０が、ケート絶縁膜
３とドレインバスラインＤＢを構成する絶縁膜１１との
多層構成となるので、この部分でのピンホールによる短
絡欠陥発生の危険が著しく減少する。このドレインバス
ラインＤＢとドレイン電極りとを接続する接続電極１５
は、画素電極Ｅと同一透明導電材料膜であるので、上記
画素電極Ｅの形成工程で同時に形成できる。従って接続
電極１５形成のための工程を新たに設ける必要はないの
で、従来の眉間絶縁膜形成工程を省略でき、製造工程が
簡単化される。

また上記接続電極１５を、ドレインバスラインＤＢ上全
域に延長して配設することもでき、この場合にはドレイ
ンバスラインＤＢの二重化が図れ、パスライン抵抗をよ
り低下させることが可能であるとともに、パスラインを
冗長構成とすることができることから、パスライン断線
を救済できるため、製造歩留が向上する。

〔実　施　例〕

以下本発明の実施例を図面により説明する。

第２Ａ図、第２Ｂ図、及び第２Ｃ図の（ａ）　〜（ｉ）
は本発明の一実施例をその製造工程とともに示す図で、
第２Ｂ図、及び第２Ｃ図の（ａ）〜（ｉ）は、それぞれ
２人図の（ａ）　〜（ｉ）のＢ−Ｂ矢視部、Ｃ−Ｃ矢視
部の要部断面図である。なお、本明細書においては、上
記第２Ａ図、第２Ｂ図、及び第２Ｃ図を総称して第２図
と呼ぶこととする。

本実施例は従来と異なり、ドレインバスラインＤＢを絶
縁膜１１と金属膜１２の多層構造とし、また画素電極Ｅ
の形成工程において、同時に接続電極１５を形成して、
ドレイン電極りとドレインバスラインＤＢとを接続する
。

〔第２図（ａ）参照〕 透明な絶縁性基板としてのガラス基板１上に、厚さ約１
１００ｎのＣｒ膜を所定のパターンに従って形成して、
ゲート電極Ｇ及びゲートバスラインＧＢを形成する。

〔第２図（ｂ）参照〕 工程（ｂ）ではこの上部にゲート絶縁膜とて厚さ約３０
０　ｎｍのＳｉＮ膜３と、動作半導体層としておよそ１
１００ｎの厚さのａ−３ｉ膜４を、基板温度約３００°
Ｃで化学気相成長（Ｐ−ＣＶＤ）法で形成する。ＳｉＮ
膜３は５ｉＨａとＮＨ３の混合ガス雰囲気、ａ−Ｓｉ膜
４はＳｉＨ４のガス雰囲気を用いて形成できる。

（第２図（Ｃ）参照） 次いでその上層にポジ型のフォトレジスト、例えばマイ
クロポジット社製ＭＰ−１４００フォトレジストを塗布
し、これにガラス基板１の裏面より紫外線を照射するこ
とにより、ゲート電極Ｇと自己整合したレジスト膜５を
形成する。

〔第２図（ｄ）参照〕 次いでその上層に、ＰＨ，を０．５％ドープしたＳｉＨ
４の雰囲気を用いたＰ−ＣＶＤ法により、コンタクト層
としてｎ”ａ−３ｔ膜６を、基板温度凡そ１２０°Ｃで
約３０ｎｍの厚さに形成する。

次いで、Ｔｉ膜７を真空蒸着法にて約１１００ｎの厚さ
に形成する。

〔第２図（ｅ）参照〕 次いで、レジスト膜５をアセトンで処理して、ゲート電
極Ｇ上層のｎ”ａ−Ｓｔ膜６とＴｉ膜７をリフトオフす
る。これにより上記レジスト膜５の除去跡に開孔５０が
形成され、この開孔５ｏ内にはａ−３ｉ膜４表面が露呈
される。

〔第２図（ｆ）参照〕 次いで、ソース電極及びドレイン電極を形成するための
レジスト膜８を形成する。

〔第２図（（２）参照〕 次いで上記レジスト膜８をマスクとして、ｃｉ！。

系のガス、例えばＣＣＺ４を用いてプラズマエ。

チングを行い、Ｔｉ膜７．ｎ”ａ−３ｔ膜６．及びａ−
３ｉ膜４の露出部をエツチング除去する。

ＳｉＮ膜３は本工程終了後も残留する。この後、レジス
ト膜８を除去する。

以上でソース電極Ｓおよびドレイン電極りが形成される
。

〔第２図（ｈ）参照〕 次いで、それぞれ約３００ｎｍ、約８０ｎｍ。

約５００ｎｍの厚さのＳｉＯ膜１１．Ｃｒ成膜３．Ａ℃
膜１４を真空蒸着し、これらをパターニングしてドレイ
ンバスラインＤＢを形成する。本工程のバターニングは
膜厚約３μｍのマイクロポジット社製ＭＰ−１４００フ
ォトレジストを用いてリフトオフ法により行う。

〔第２図（ｉ）参照〕 次いで、透明導電材料のＩＴＯ膜からなる画素電極Ｅを
形成すると同時に、上記ＩＴＯ膜をドレイン電極り上か
らドレインバスライン上全面に導出して、接続電極１５
を形成し、ドレイン電極りとドレインバスラインＤＢと
を接続する。

以上で本実施例のＴＰＴが完成する。

本実施例のＴＰＴは、ゲートバスラインＣＢとドレイン
バスラインＤＢとの交差部には、ゲート絶縁膜のＳｉＮ
膜３と、ドレインバスライン上全面成のためのＳｉＯ膜
１１の２つの絶縁膜からなる層間絶縁膜１０が介在する
こととなる。従ってピンホール等によるパスライン間の
短絡の危険がきわめて少なくなる。

次に本発明の変形例を、第３図（ａ）〜（Ｃ）により説
明する。本変形例は、上記一実施例の接続電極１５をド
レインバスライン上全面に延長した例である。

このように接続電極１５の延長部をドレインバスライン
上全面全域にわたって配設することによって、ドレイン
バスラインＤＢは導電膜が一層追加されたことになり、
ドレインバスラインＤＢの抵抗をさげ、また冗長性を増
大することができる。

しかも本変形例は、画素電極Ｅ及び接続電極１５のバタ
ーニング用のフォトマスクのパターンを変えるのみで実
施でき、一実施例と工程数は同一である。

〔発明の効果］ 以上説明した如く本発明によれば、製造工程の簡単化が
図れ、しかも信頼性の高い眉間絶縁膜が容易に得られる
と同時に、パスライン断線にたいする冗長構成を採るこ
とができるので、製造歩留が向上し、製造コストが低減
する。

【図面の簡単な説明】

第１図は（ａ）〜（Ｃ）は本発明の構成説明図、第２Ａ
図、第２Ｂ図、第２Ｃ図の（ａ）　〜（ｉ）は本発明の
詳細な説明図、 第３図（ａ）〜（Ｃ）は本発明の詳細な説明図、第４Ａ
図、第４Ｂ図、第４Ｃ図の（ａ）〜（２）は従来のＴＰ
Ｔマトリクスの製造方法説明図である。 図において、ｌは絶縁性基板（ガラス基板）、３はゲー
ト絶縁膜（ＳｉＮ膜）、４は動作半導体層（ａ−３ｉ膜
）、１０は層間絶縁膜、１１は絶縁膜（ＳｉＯ膜）、１
２は金属膜、１３はＣｒ膜、１４はＡｌ膜、Ｇはゲート
電掘、Ｓはソース電極、Ｄはドレイン電極、Ｅは画素電
極、ＣＢはゲートハスライン、ＤＢはドレインハスライ
ンを示す。 １ｏ、汝１８Ｉ砲沫頃 ント４６０月＝Ｙオ糞へ寡え９月図 第１図 （ｆ〕 け） （ｆ＋ 第２Ａ図 、＝ｉミメをン≦石）４−＊ミー旌イｙｊｉマｉ明をン
〕（ヤ１１２）第２Ｂ図　　　第２０図 （ｂ） （Ｃ） 不発明妥光例抜明閏 第 図

Claims (1)

1. 【特許請求の範囲】 絶縁性基板（１）上にそれぞれ対応付けて複数個の画素
   電極（Ｅ）と薄膜トランジスタとをマトリクス状に配列
   するとともに、これら薄膜トランジスタのゲート電極（
   Ｇ）に走査信号を供給する複数本のゲートバスライン（
   ＧＢ）を前記マトリクスの行方向に平行に配設し、且つ
   、前記各薄膜トランジスタのドレイン電極（Ｄ）に表示
   データを供給する複数本のドレインバスライン（ＤＢ）
   を前記ゲートバスライン（ＧＢ）と交差してマトリクス
   の列方向に平行に配設した構成において、該ドレインバ
   スライン（ＤＢ）が絶縁膜（１１）と金属膜（１２）と
   の積層膜からなり、 前記ドレインバスライン（ＤＢ）とドレイン電極（Ｄ）
   との間を、前記画素電極（Ｅ）と同一の透明導電膜から
   なる、前記ドレイン電極（Ｄ）上から前記ドレインバス
   ライン（ＤＢ）上に導出された接続電極（１５）により
   接続した ことを特徴とする薄膜トランジスタマトリクス。