JP2001159762A

JP2001159762A - 電極基板の製造方法

Info

Publication number: JP2001159762A
Application number: JP34320599A
Authority: JP
Inventors: Takehiko Ishiu; 武彦石宇
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1999-12-02
Filing date: 1999-12-02
Publication date: 2001-06-12

Abstract

(57)【要約】【課題】電極基板の製造方法を提供する。【解決手段】本発明の電極基板の製造方法は、基板１０
０上に、導電膜１１０を成膜する工程と、前記導電膜１
１０上に、前記導電膜１１０とは異なる薄膜１２０を堆
積する工程と、前記基板１００に、前記薄膜１２０より
も前記導電膜１１０を優先してエッチングするエッチン
グ処理を施す工程と、前記導電膜１１０を所定形状にパ
ターニングする工程と、を備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電極基板の製造方
法に関する。

【０００２】

【従来の技術】近年、液晶表示装置に代表される平面表
示装置は、薄型軽量、低消費電力の利点を活かして各種
分野で利用されている。通常、平面表示装置は、配線の
形成されたアレイ基板と、アレイ基板に対向して配置さ
れる対向基板と、この２枚の基板間に配置される光変調
層と、から構成される。このアレイ基板の配線は、スパ
ッタ法等により、基板表面に導電膜を成膜し、レジスト
を塗布し、所定のパターンに従って露光、現像しエッチ
ングして形成される。この導電膜の成膜で、同一材料の
塊状物が導電膜中に形成されることがあり、この塊状物
が表示不良の原因のひとつになっていることがわかっ
た。塊状物が、平面表示装置用アレイ基板のゲート電
極、走査線を形成するための導電膜形成工程において発
生した場合には、塊状物の径が通常数μｍ〜数十μであ
るので、ゲート電極を被覆する層間絶縁層の膜厚ではこ
の塊状物を被覆できず、ゲート電極の上層に形成される
信号線と接触する。したがって、層間ショートを引き起
こし、それだけアレイ基板の製造歩留を低下させてしま
う。また、ドレイン電極、信号線、画素電極を形成する
ための導電膜成膜工程において塊状物が発生した場合に
は、アレイ基板と対向基板とを組み合わせて平面表示装
置を組み立てた際に、対向基板上の対向電極との電気的
接触により平面表示装置の歩留を低下させてしまう。

【０００３】さらに、平面表示装置の高精細化に対応し
てアレイ基板の導電パターンが微細なパターンである場
合には、同一の導電層内の隣接する導電パターン間に塊
状物によるショートが生じる場合もある。たとえば、塊
状物の厚みの為に、レジストが所定形状通りにパターニ
ングされないのが原因である。

【０００４】

【発明が解決しようとする課題】塊状物の発生には、ス
パッタ成膜時のプロセス変動やスパッタ装置内の発塵、
スパッタターゲットの表面状況などが大きく影響してい
る。しかしながら、これらの変動要因は実際の製造工程
において制御が困難であるため、塊状物の発生を完全に
無くすことは困難である。本発明は上記技術課題に対処
してなされたものであって、成膜不良に基づく歩留まり
低下を改善する電極基板の製造方法を提供することを目
的としている。また、導電膜成膜後の導電膜表面を整調
する電極基板の製造方法を提供することを目的としてい
る。

【０００５】

【課題が解決するための手段】請求項１記載の発明は、
基板上に、導電膜を成膜する工程と、前記導電膜上に、
前記導電膜とは異なる薄膜を堆積する工程と、前記基板
に、前記薄膜よりも前記導電膜を優先してエッチングす
るエッチング処理を施す工程と、前記導電膜を所定形状
にパターニングする工程と、を備えたことを特徴として
いる。この発明によれば、導電膜成膜後の導電膜表面を
整調することができる。また、成膜不良として導電膜上
に塊状物が発生した場合には、塊状物を除去することが
できるので電極基板の製造歩留まりを向上させることが
できる。

【０００６】

【発明の実施の形態】本発明の電極基板の製造方法につ
いて一例を、図面を用いて詳細に説明する。図１(a)〜
(b)は電極基板の製造方法であって、導電膜成膜時に成
膜不良が発生した場合の一例を示す、略断面図である。
まず、基板１００上に導電膜１１０を成膜する。このと
き、導電膜上に成膜不良が発生することがある（図１
(a)）。導電膜１１０の成膜不良が原因で表示不良を起
こす可能性のある基板１００に、成膜した導電膜１１０
とは異なる薄膜１２０を基板１００上に成膜する（図１
（ｂ））。薄膜１２０の膜厚は、導電膜１１０の界面を
選択的に露出するような厚みに制御されので、導電膜成
膜時の成膜不良箇所の導電膜１１０の一部が露出する。
次に、この基板１００表面に、薄膜１２０のエッチング
レートよりも導電膜１１０のエッチングレートが高い条
件にてエッチング処理を施す。例えば、薄膜１２０の材
料を、導電膜１１０よりもエッチングされる速度が遅い
ものを用いて成膜し、導電膜１１０のエッチング液に浸
す。薄膜１２０と導電膜１１０のエッチングレートの違
いから、導電膜１１０が部分的にエッチングされる。薄
膜１２０で覆われた部分はエッチングされず残るが、導
電膜１１０の露出している部分はエッチング液に曝され
るので、導電膜の不良部分が除去される(図１（ｃ）)。
次に、導電膜１１０と薄膜１２０を所定形状にパターニ
ング処理し(図１（ｄ）)、導電パターン１３０を形成し
（図1(e)）、電極基板が得られる。

【０００７】本実施の形態では、エッチングはウェット
エッチングを例示したが、ドライエッチングであっても
よい。以上のようにして、導電膜成膜時の成膜不良に起
因する製造歩留の低下を抑制することができる。また、
表示不良を起こす可能性の有無に関わらず、すべての基
板に対して本発明を実施してもよい。すべての基板に対
して本発明を実施した場合、導電膜成膜が均一になされ
ていれば、薄膜を成膜した後、薄膜もエッチングレート
よりも導電膜のエッチングレートが高い条件にて基板表
面にエッチング処理を施しても、導電膜はエッチングさ
れず、また、薄膜がその膜厚制御により導電膜を選択的
に露出するような導電膜成膜不良がある場合には、余分
な導電膜、つまり不良部分をエッチング除去することに
より、導電膜成膜後の導電膜表面を整調することがで
き、製品品位の良好な電極基板を製造することができ
る。次に、平面表示装置に用いられる電極基板、つまり
アレイ基板を例にとり、本発明を詳細に説明する。

【０００８】（実施例１）図２に、本発明の一実施形態
である平面表示装置の略断面図、図３に電極基板の略平
面図を示す。平面表示装置は、アレイ基板２００と、ア
レイ基板２００に対向配置された対向基板３００と、こ
の２枚の基板間に配置された光変調層４００である液晶
層と、を備えて構成される。アレイ基板と対向基板の主
表面には、配向膜（図示せず）がそれぞれ形成され、液
晶層と隣接している。アレイ基板２００に対向して配置
される対向基板３００は、遮光層３２０と着色層３３０
と対向電極３４０が透明絶縁基板３１０上に配置されて
構成される。アレイ基板２００は、図３に示すように、
ガラス等の透明絶縁基板２１０上にほぼ平行に等間隔に
配置された信号線２５０と、それにほぼ直交し層間絶縁
層を介して信号線２５０と電気的に絶縁されている走査
線２４０と、それらの交点毎に配置されたＴＦＴ２０１
及びこれに接続する画素電極２７０から構成される。こ
こで、アレイ基板２００の製造方法について説明する
と、まず、常圧ＣＶＤあるいは、プラズマＣＶＤによ
り、ガラス等の透明絶縁基板２１０上に絶縁膜２２０と
して窒化膜及び酸化膜を堆積し、その上にアモスファス
シリコン層を膜厚５０ｎｍに堆積する。ここで、全面に
ボロン（Ｂ）等のＰ型不純物をドープしてもよい。

【０００９】次に、アモルファスシリコン層をエキシマ
レーザでアニール処理し、アモルファスシリコン層を多
結晶シリコン層に結晶化させる。さらに、その多結晶シ
リコン層にレジストを塗布し、露光、パターニング、エ
ッチング処理を施し、多結晶シリコン層を所望の形状に
形成する。続いて、多結晶シリコン層２３０を覆って全
面に、ＣＶＤ法により酸化ケイ素ＳｉＯｘを成膜し、ゲ
ート絶縁膜２２１を形成する。このゲート絶縁膜２２１
上に、導電膜、ここではMoW膜を堆積し、フォトリソグ
ラフィー技術を用いて走査線２４０及びゲート電極２４
１パターンを形成する。その後、ゲート電極２４１また
はゲート電極２４１形成時のレジストをマスクとして上
部より例えばドーズ量１×１０¹⁵ｃｍ^-2にて燐イオン
（Ｐ）をドーピングし、多結晶シリコン層２３０に、導
電領域であるソース領域２３１とドレイン領域２３２を
形成する。さらに、ＣＶＤ法などによりこれらの上面全
部を覆うように、層間絶縁層２２２となるＳｉＯｘを成
膜し、層間絶縁層２２２およびゲート絶縁膜２２１を貫
通しソース領域２３１及びドレイン領域２３２に達する
コンタクトホールを設けた後、導電膜１１０、例えばAl
合金膜を成膜する。

【００１０】ここで、成膜パターンの検査を行う。成膜
パターンの検査は、CCDライセンサで取り込んだ画像を
隣接する画素と比べて異なるものを欠陥として判断す
る。導電膜１１０の成膜の際、プロセス条件の変動や、
成膜装置内発塵、ターゲット表面状態の荒れにより、し
ばしば塊状物１が表面に付着することがある。塊状物１
は例えば、大きさが数十μｍに及ぶ。成膜パターン検査
で正常と判定された電極基板２００は信号線２５０の形
成工程にうつる。ここで塊状物１が原因でショートを起
こす可能性のある基板１００をストックしておいて、ま
とめて処理する。成膜パターン検査で発見された塊状物
１のある基板１００は、Al合金とはエッチングレートの
異なる、シリコン酸化膜の薄膜１２０を６０００Å成膜
した。また、薄膜１２０の膜厚は、塊状物１の厚みに比
べて十分薄くなるよう成膜し、例えば、塊状物１は数十
μｍであるのに対し、薄膜１２０は数千Åであって、薄
膜１２０は塊状物１の１０^-1〜１０^-2の厚みとなってお
り、塊状物１発生箇所で導電膜１１０が選択的に露出す
るよう制御される。薄膜１２０は、導電膜１１０よりも
エッチングされる速度が遅いものであれば、他のもので
もよい。例えば、導電膜１１０が本実施例のようにAl合
金の場合は、有機感光樹脂（レジスト）やシリコン窒化
膜などでもよい。薄膜１２０は、正常にAl合金膜が成膜
されている領域はカバレッジし、塊状物１発生個所では
塊状物１が数十μmに及ぶため被膜せず、塊状物１上の
一部が露出して成膜される。

【００１１】次に、この基板１００をAl合金のエッチン
グ液に浸す。エッチング液はここでは、燐酸、硝酸、酢
酸、水の混酸液を用いた。薄膜１２０に導電膜１１０よ
りエッチング速度が遅い材料を選択したため、薄膜１２
０のエッチングレートよりも導電膜１１０のエッチング
レートが高い条件で基板１００表面にエッチング処理を
施すことが可能となる。薄膜１２０で覆われた部分はエ
ッチングされず残るが、塊状物１発生個所の薄膜１２０
が成膜されていない部分はAl合金がエッチング液に曝さ
れるので、導電膜１１０の塊状物１は除去される。この
ため、アレイ基板と対向基板との基板間ショートが抑制
され、また、導電膜のパターニングの前に塊状物が除去
されるため、配線間ショートも抑制することができる。
塊状物１が除去された後、基板にレジストを塗布し、所
定のパターンに従って露光・現像し、導電膜１１０及び
薄膜１２０つまりAl合金膜及びシリコン酸化膜を連続し
てエッチング処理し、信号線２５０、ドレイン電極２６
０を形成する。さらに、基板全面に窒化ケイ素ＳｉＮｘ
の絶縁層２２３を形成し、ドレイン電極２６０上に開口
部を設け、絶縁層２２３上に開口部を介してドレイン電
極２６０に接続し、ＩＴＯ（Indium Tin Oxide）から
なる画素電極２７０を形成し、アレイ基板２００を形成
する。

【００１２】（実施例２）次に、塊状物が発見される検
査が導電膜のパターニングのためのレジストの現像後に
行われる場合について説明する。実施例１と同様にし
て、層間絶縁層２２２を形成した後、層間絶縁層２２２
およびゲート絶縁膜２２１を貫通しソース領域２３１及
びドレイン領域２３２に達するコンタクトホールを設け
た後、導電膜１１０、例えばAl合金膜を成膜する。この
基板上にレジストを塗布し、所定のマスクパターンに従
って、露光・現像する。ここで、配線パターンPEP（Pho
to Engraving Process）検査を行う。この検査は実施
例１の成膜パターン検査と同様であり、配線パターンPE
P検査を行う場合は、成膜パターン検査を省略してもよ
い。塊状物１が基板に付着していると、その部分でレジ
ストの膜厚が厚く形成されてしまう。この状態で露光す
ると、レジストの厚い部分の露光量が足りず、現像した
際、レジスト残りが発生する。このレジスト残りのため
に、所望の導電膜パターンが得られず、パターン不良と
して発見される。ここでパターン不良が原因でショート
を起こす可能性のある基板１００をストックしておい
て、まとめて処理する。また、ショートの可能性がない
と判断された基板については、次工程に進む。ショート
を起こす可能性のある基板については、レジスト残りを
剥離してから、薄膜１２０を基板１００に成膜し、塊状
物１をエッチング除去する工程に入り、実施例１と同様
にして、アレイ基板２００を作成する。

【００１３】以上説明したように、基板上に発生した塊
状物を除去することで、電極基板上のショートを防止で
きる。また、この電極基板が平面表示装置の２枚の電極
基板の一方に用いられるときは、電極基板と対向基板の
電気的接触による歩留まり低下を防止することができ
る。本発明は、信号線形成時の導電膜表面の整調のみに
限定されるわけではなく、例えば走査線等、導電膜の形
成全般に有効である。また、本実施例においては、表示
不良を起こす可能性のある基板をストックしておいて、
まとめて処理する方法について説明したが、すべての基
板に対して本発明を適用してもよい。また、本実施形態
では２枚の透明絶縁基板に表示用パターンとして対向電
極、画素電極をそれぞれ形成した平面表示装置を用いた
が、IPS（In Plane Switching）モードのように一方
の基板に表示用電極パターンとして対向電極、画素電極
を配置した平面表示装置にも適用できる。

【００１４】

【発明の効果】この発明によれば、導電膜成膜表面を整
調し、製造歩留を向上させることができる。

【図面の簡単な説明】

【図１】本発明の一実施例である電極基板の製造方法を
示す電極基板の略断面図である。

【図２】本発明の一実施例である平面表示装置の略断面
図である。

【図３】本発明の一実施例である電極基板の略平面図で
ある。

【符号の説明】

１・・・塊状物１００・・・基板１１０・・・導電膜１２０・・・薄膜

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 29/78 ６１２Ａ

Claims

【特許請求の範囲】

【請求項１】基板上に、導電膜を成膜する工程と、前
記導電膜上に、前記導電膜とは異なる薄膜を成膜する工
程と、前記薄膜のエッチングレートよりも前記導電膜の
エッチングレートが高い条件にて前記基板表面にエッチ
ング処理を施す工程と、前記導電膜を所定形状にパター
ニングする工程と、を備えた電極基板の製造方法。
【請求項２】前記導電膜と前記薄膜とを同時にパター
ニングすることを特徴とする請求項１記載の電極基板の
製造方法。
【請求項３】前記導電膜上に、前記導電膜と同一材料
の塊状物が付着していることを特徴とする請求項１記載
の電極基板の製造方法。
【請求項４】前記薄膜は、前記塊状物の厚みよりも十
分薄い膜厚で堆積されることを特徴とする請求項３記載
の電極基板の製造方法。
【請求項５】前記薄膜は、前記塊状物の一部を露出し
て堆積されることを特徴とする請求項３記載の電極基板
の製造方法。
【請求項６】前記薄膜をシリコン酸化膜とすることを
特徴とする請求項１記載の電極基板の製造方法。
【請求項７】前記薄膜を有機感光樹脂とすることを特
徴とする請求項１記載の電極基板の製造方法。
【請求項８】前記薄膜をシリコン窒化膜とすることを
特徴とする請求項１記載の電極基板の製造方法。