KR20090080486A - 반도체 레이저 소자 및 그 제조 방법 - Google Patents

반도체 레이저 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR20090080486A
KR20090080486A KR1020090004585A KR20090004585A KR20090080486A KR 20090080486 A KR20090080486 A KR 20090080486A KR 1020090004585 A KR1020090004585 A KR 1020090004585A KR 20090004585 A KR20090004585 A KR 20090004585A KR 20090080486 A KR20090080486 A KR 20090080486A
Authority
KR
South Korea
Prior art keywords
semiconductor layer
region
substrate
semiconductor laser
optical waveguide
Prior art date
Application number
KR1020090004585A
Other languages
English (en)
Inventor
료지 히로야마
다이지로 이노우에
야스유끼 베쇼
마사유끼 하따
Original Assignee
산요덴키가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 산요덴키가부시키가이샤 filed Critical 산요덴키가부시키가이샤
Publication of KR20090080486A publication Critical patent/KR20090080486A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/20—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/30—Structure or shape of the active region; Materials used for the active region
    • H01S5/34—Structure or shape of the active region; Materials used for the active region comprising quantum well or superlattice structures, e.g. single quantum well [SQW] lasers, multiple quantum well [MQW] lasers or graded index separate confinement heterostructure [GRINSCH] lasers
    • H01S5/343—Structure or shape of the active region; Materials used for the active region comprising quantum well or superlattice structures, e.g. single quantum well [SQW] lasers, multiple quantum well [MQW] lasers or graded index separate confinement heterostructure [GRINSCH] lasers in AIIIBV compounds, e.g. AlGaAs-laser, InP-based laser
    • H01S5/34333—Structure or shape of the active region; Materials used for the active region comprising quantum well or superlattice structures, e.g. single quantum well [SQW] lasers, multiple quantum well [MQW] lasers or graded index separate confinement heterostructure [GRINSCH] lasers in AIIIBV compounds, e.g. AlGaAs-laser, InP-based laser with a well layer based on Ga(In)N or Ga(In)P, e.g. blue laser
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y20/00—Nanooptics, e.g. quantum optics or photonic crystals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/02—Structural details or components not essential to laser action
    • H01S5/0201—Separation of the wafer into individual elements, e.g. by dicing, cleaving, etching or directly during growth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/02—Structural details or components not essential to laser action
    • H01S5/0201—Separation of the wafer into individual elements, e.g. by dicing, cleaving, etching or directly during growth
    • H01S5/0202—Cleaving
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/02—Structural details or components not essential to laser action
    • H01S5/0201—Separation of the wafer into individual elements, e.g. by dicing, cleaving, etching or directly during growth
    • H01S5/0203—Etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/02—Structural details or components not essential to laser action
    • H01S5/0206—Substrates, e.g. growth, shape, material, removal or bonding
    • H01S5/0207—Substrates having a special shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/04—Processes or apparatus for excitation, e.g. pumping, e.g. by electron beams
    • H01S5/042—Electrical excitation ; Circuits therefor
    • H01S5/0425—Electrodes, e.g. characterised by the structure
    • H01S5/04256—Electrodes, e.g. characterised by the structure characterised by the configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/10—Construction or shape of the optical resonator, e.g. extended or external cavity, coupled cavities, bent-guide, varying width, thickness or composition of the active region
    • H01S5/16—Window-type lasers, i.e. with a region of non-absorbing material between the active region and the reflecting surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/20—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers
    • H01S5/22—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers having a ridge or stripe structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/20—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers
    • H01S5/22—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers having a ridge or stripe structure
    • H01S5/2201—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers having a ridge or stripe structure in a specific crystallographic orientation

Landscapes

  • Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Nanotechnology (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Biophysics (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Semiconductor Lasers (AREA)

Abstract

이 반도체 레이저 소자는, 기판과, 기판의 표면 상에 형성되며, 표면에 평행한 제1 방향으로 연장되는 광 도파로를 갖는 반도체층을 구비하고，광 도파로는, 표면에 평행하고, 또한, 제1 방향과 교차하는 제2 방향에서, 반도체 레이저 소자의 중앙부로부터 한쪽측으로 치우친 영역에 형성되며, 반도체 레이저 소자의 상면에는, 광 도파로의 상기 한쪽측과는 반대측으로서 광 도파로로부터 떨어짐과 함께 제1 방향과 평행하게 연장되는 제1 영역과, 광 도파로의 끝면의 연장선상으로서 광 도파로로부터 떨어짐과 함께 제1 영역과 교차하고, 또한, 제2 방향으로 연장되는 제1 오목부가 형성되고, 제1 영역에서의 반도체층의 두께는, 제1 영역 이외의 영역에서의 반도체층의 두께보다도 작다.
반도체 레이저 소자, 기판, 광 도파로, 벽개, 릿지부

Description

반도체 레이저 소자 및 그 제조 방법{SEMICONDUCTOR LASER DEVICE AND MANUFACTURING METHOD THEREOF}
본 출원은 일본 특허 출원 제2008-010202호(2008년 1월 21일), 반도체 레이저 소자 및 그 제조 방법, 히로야마 료지 등, 일본 특허 출원 제2009-006780 호(2009년 1월 15일), 반도체 레이저 소자 및 그 제조 방법, 히로야마 료지 등에 기초한 것으로서, 그 우선권을 주장하며, 그 전체 내용이 본 명세서에서 참조로서 인용된다.
본 발명은, 반도체 레이저 소자 및 그 제조 방법에 관한 것으로, 특히, 광 도파로가 형성된 반도체층을 구비한 반도체 레이저 소자 및 그 제조 방법에 관한 것이다.
종래, 스트라이프 형상의 광 도파로가 형성된 반도체층을 구비한 질화물계 반도체 레이저 소자가 알려져 있다. 이와 같은 질화물계 반도체 레이저 소자는, 예를 들면, 일본 특허 공개 제2003-17791호 공보에 개시되어 있다.
도 29를 참조하여, 상기 특허 공개 제2003-17791호 공보에 개시된 종래의 질화물계 반도체 레이저 소자(1000)에서는, GaN계 기판(101) 상에, 스트라이프 형상의 광 도파로를 구성하는 릿지부(102a)를 갖는 반도체층(102)이 형성되어 있다. 이 릿지부(102a)는, 질화물계 반도체 레이저 소자의 폭 방향(P 방향)의 중앙부에 형성되어 있다. 반도체층(102) 상에는, p측 전극(103)이 형성되어 있다. 또한，GaN계 기판(101)의 이면 상에는, GaN계 기판(101)과 오믹 접촉하는 n측 전극(104)이 형성되어 있다. 또한，릿지부(102a)와 직교하도록, 벽개면으로 이루어지는 2개의 미러 끝면(105 및 106)이 형성되어 있다. 이 2개의 미러 끝면(105 및 106)에 의해, 공진기 끝면이 구성되어 있다.
또한，GaN계 기판(101), 반도체층(102) 및 p측 전극(103)에는, 벽개 도입용의 홈을 갖는 부(107)가 형성되어 있다. 이 홈을 갖는 부(107)는, 벽개면으로 이루어지는 2개의 미러 끝면(105 및 106)에, 중앙부에 형성된 릿지부(102a)를 사이에 끼워 넣도록, 릿지부(102a)로부터 좌우 양측에, P 방향의 동일한 거리를 두고서, 릿지부(102a)와 직교하는 방향을 따라 형성되어 있다. 즉, 릿지부(102a)에 대하여 좌우 대칭으로 홈을 갖는 부(107)가 형성되어 있다.
또한，이와 같은 질화물계 반도체 레이저 소자에서는, p측 전극(103)에 급전하기 위한 금속선(108)이 p측 전극(103)에 와이어 본딩되어 있다.
여기에서, 종래에는, 금속선(108)은, p측 전극(103)의 중앙부에 와이어 본딩되는 것이 일반적이다. 특히, 질화물계 반도체 레이저 소자의 소형화에 의해 폭 방향(P 방향)의 길이가 작아진 경우에는, 와이어 본딩의 위치 어긋남에 대한 허용 차(마진)를 크게 하기 위해서, 중앙부에 본딩 위치를 맞출 필요가 있다.
그러나, 상기 일본 특허 공개 제2003-17791호 공보의 구조에서는, 릿지부(102a)가 질화물계 반도체 레이저 소자의 중앙부에 형성되어 있기 때문에, 질화물계 반도체 레이저 소자의 폭 방향(P 방향)의 길이가 작아진 경우에, p측 전극(103)에 금속선(108)이 본딩될 때에, 금속선(108)은, 중앙부에 형성된 릿지부(102a)의 바로 위에 본딩된다. 이 때문에, 금속선(108)의 본딩시에 릿지부(102a)(광 도파로)가 손상되어, 레이저 특성이 열화되는 경우가 있다고 하는 문제점이 있다.
또한，일반적으로, 질화물계 반도체 레이저 소자에서는, 반도체층 형성시에 GaN층이 갖는 격자 상수와 AlGaN층이 갖는 격자 상수의 차에 기인하여, 광 도파로가 연장되는 방향 및, 이 방향과 직교하는 방향에 각각 인장 응력이 발생한다. 따라서，상기 일본 특허 공개 제2003-17791호 공보에 개시된 질화물계 반도체 레이저 소자의 구조에서는, 웨이퍼를 바 형상으로 벽개할 때에, 반도체층(102)에 형성된 파선 형상의 홈을 갖는 부(107) 사이에 자발적으로 생기는 마이크로크랙이, 릿지부(102a) 근방에서 광 도파로가 연장되는 방향(도 29의 Q 방향)에 단차가 생기면서 반도체 레이저 소자의 폭 방향(도 29의 P 방향)에 형성되는 경우가 있다. 이 경우, 광 도파로가 연장되는 방향(Q 방향)에 단차를 갖는 마이크로크랙을 기점으로 하여 반도체층(102)이 벽개되기 때문에, 평활한 벽개면(미러 끝면(105 및 106))이 얻어지지 않아, 벽개를 양호하게 행할 수 없다. 따라서，릿지부(102a)(광 도파로)가 손상되는 경우가 있다고 하는 문제점이 있다.
본 발명의 제1 국면에 의한 반도체 레이저 소자는, 기판과, 기판의 표면 상에 형성되며, 표면에 평행한 제1 방향으로 연장되는 광 도파로를 갖는 반도체층을 구비하고，광 도파로는, 표면에 평행하고, 또한, 제1 방향과 교차하는 제2 방향에서, 반도체 레이저 소자의 중앙부로부터 한쪽측으로 치우친 영역에 형성되며, 반도체 레이저 소자의 상면에는, 광 도파로의 상기 한쪽측과는 반대측으로서 광 도파로로부터 떨어짐과 함께 제1 방향과 평행하게 연장되는 제1 영역과, 광 도파로의 끝면의 연장선상으로서 광 도파로로부터 떨어짐과 함께 제1 영역과 교차하고, 또한, 제2 방향으로 연장되는 제1 오목부가 형성되며, 제1 영역에서의 반도체층의 두께는, 제1 영역 이외의 영역에서의 반도체층의 두께보다도 작다.
즉, 본 발명의 제1 국면에 의한 반도체 레이저 소자에서는, 기판과, 기판의 표면 상에 형성되며, 소정의 방향으로 연장되는 광 도파로가 형성된 반도체층을 구비하고，광 도파로는, 반도체층의 중앙부로부터 한쪽측으로 치우친 영역에 형성되며, 광 도파로의 한쪽측과는 반대측의 영역에 소정의 거리를 두고, 광 도파로가 연장되는 소정의 방향과 평행하게 연장되도록, 반도체층측으로부터 제1 오목 형상의 영역이 형성됨과 함께，광 도파로로부터 소정의 거리를 두고서, 광 도파로의 끝면의 연장선상에, 제1 오목 형상의 영역과 교차하고, 또한, 광 도파로가 연장되는 소정의 방향과 교차하는 방향으로 연장되도록, 반도체층측으로부터 제1 오목부가 형성되어 있다.
이 제1 국면에 의한 반도체 레이저 소자에서는, 상기한 바와 같이, 소정의 방향(기판의 표면에 평행한 제1 방향)으로 연장되는 광 도파로는, 기판의 표면에 평행하고, 또한, 제1 방향과 교차하는 제2 방향에서, 반도체 레이저 소자의 중앙부로부터 한쪽측으로 치우친 영역에 형성된다. 이것에 의해，반도체층의 상면측에 급전하기 위해 반도체층의 상면측의 중앙부에 금속선을 본딩하는 경우에, 광 도파로 상에 금속선이 본딩되는 것을 억제할 수 있으므로，본딩시에 광 도파로가 손상되는 것을 억제할 수 있다. 그 결과, 레이저 특성이 열화되는 것을 억제할 수 있다.
또한，이 반도체 레이저 소자에서는, 반도체 레이저 소자의 상면에, 광 도파로가 연장되는 제1 방향과 평행하게 연장되도록 제1 영역이 형성되어 있으며, 제1 영역에서의 반도체층의 두께는, 제1 영역 이외의 영역에서의 반도체층의 두께보다도 작다. 이것에 의해，반도체층은, 제1 영역을 중심으로 하여 제1 영역이 연장되는 방향과 교차하는 제2 방향(반도체 레이저 소자의 폭 방향)으로 분단되므로，반도체층 형성시의 기판과 반도체층의 격자 상수의 차에 기인하여 광 도파로가 연장되는 방향으로 발생하는 인장 응력보다도, 제2 방향(반도체 레이저 소자의 폭 방향)으로 발생하는 인장 응력을 작게 할 수 있다. 이 결과, 제1 영역간에 자발적으로 생기는 마이크로크랙이, 광 도파로가 연장되는 방향으로 단차가 생기면서 형성되는 것이 억제된다. 이것에 의해，복수의 제1 오목부를 따라 벽개가 양호하게 행해져 평활한 벽개면(공진기 끝면)이 얻어지므로, 광 도파로가 손상되는 것을 억제할 수 있다.
또한，이 반도체 레이저 소자에서는, 광 도파로로부터 소정의 거리를 두고, 광 도파로의 끝면의 연장선상에, 제1 영역과 교차함과 함께 광 도파로가 연장되는 제1 방향과 교차하는 제2 방향으로 연장되도록, 반도체층측으로부터 제1 오목부가 형성되어 있다. 즉, 제1 오목부는, 광 도파로의 끝면의 연장선상으로서 광 도파로로부터 떨어진 영역에 형성되어 있다. 이것에 의해，제1 오목부를 광 도파로로부터 떨어진 위치에 형성할 수 있으므로，제1 오목부를 반도체층측으로부터 형성할 때에, 광 도파로가 손상되는 것을 억제할 수 있다. 이것에 의해서도, 소자의 레이저 특성이 열화되는 것을 억제할 수 있다.
본 발명의 제2 국면에 의한 반도체 레이저 소자의 제조 방법은, 기판의 표면 상에, 표면에 평행한 제1 방향으로 연장되는 복수의 광 도파로와, 광 도파로로부터 떨어짐과 함께 복수의 광 도파로와 평행하게 연장되는 제1 영역을 포함하는 반도체층을 형성하는 공정과, 광 도파로로부터 떨어진 영역에, 반도체층의 상면측으로부터, 제1 영역과 교차함과 함께, 표면에 평행하며, 제1 방향과 교차하는 제2 방향으로 연장되는 복수의 제1 오목부를 형성하는 공정과, 복수의 제1 오목부를 따라 벽개를 행하는 공정과, 반도체층을 제1 방향을 따라 분리함으로써 칩을 형성하는 공정을 구비하고，제1 영역에서의 반도체층의 두께는, 제1 영역 이외의 영역에서의 반도체층의 두께보다도 작고, 칩은, 제2 방향에서, 칩의 중앙부로부터 한쪽측으로 치우친 영역에 상기 광 도파로를 갖고 있다.
즉, 본 발명의 제2 국면에 의한 반도체 레이저 소자의 제조 방법에서는, 기판의 표면 상에, 소정의 방향으로 연장되는 복수의 광 도파로와, 복수의 광 도파로와 평행하게 연장되는 제1 오목 형상의 영역을 포함하는 반도체층을 형성하는 공정 과, 복수의 광 도파로간에, 제1 오목 형상의 영역과 교차함과 함께, 광 도파로가 연장되는 소정의 방향과 교차하는 방향으로 연장되도록, 반도체층측으로부터 복수의 벽개 도입용의 제1 오목부를 형성하는 공정과, 복수의 제1 오목부를 따라 벽개를 행하는 공정과, 반도체 레이저 소자가, 반도체층의 중앙부로부터 한쪽측으로 치우친 영역에 광 도파로를 갖도록, 광 도파로가 연장되는 소정의 방향을 따라 분리를 행하는 공정을 구비하고 있다.
이 제2 국면에 의한 반도체 레이저 소자의 제조 방법에서는, 상기한 바와 같이, 반도체 레이저 소자가, 반도체층의 중앙부로부터 폭 방향의 한쪽측으로 치우친 영역에 광 도파로를 갖도록, 분리를 행하는 공정을 설정하고 있다. 즉, 분리를 행하는 공정에 의해 형성되는 칩은, 제2 방향에서, 칩의 중앙부로부터 한쪽측으로 치우친 영역에 광 도파로를 갖고 있다. 이것에 의해，반도체층의 상면측에 급전하기 위해 반도체층의 상면측의 중앙부에 금속선을 본딩하는 경우에, 광 도파로 상에 금속선이 본딩되는 것을 억제할 수 있으므로，본딩시에 광 도파로가 손상되는 것을 억제할 수 있다. 그 결과, 레이저 특성이 열화되는 것을 억제할 수 있다.
또한，이 반도체 레이저 소자의 제조 방법에서는, 복수의 광 도파로와 평행하게 연장되는 제1 영역을 포함하는 반도체층을 형성하는 공정을 구비하고, 제1 영역에서의 상기 반도체층의 두께는, 제1 영역 이외의 영역에서의 반도체층의 두께보다도 작게 형성되어 있다. 이것에 의해，제1 영역에 의해, 반도체층은, 제1 영역을 중심으로 하여 제1 영역이 연장되는 방향과 교차하는 제2 방향(반도체 레이저 소자의 폭 방향)으로 분단되므로，반도체층 형성시에 기판과 반도체층의 격자 상수 의 차에 기인하여 광 도파로가 연장되는 방향으로 발생하는 인장 응력보다도, 제2 방향(반도체 레이저 소자의 폭 방향)으로 발생하는 인장 응력을 작게 할 수 있다. 이 결과, 벽개시에, 제1 오목부간에 자발적으로 생기는 마이크로크랙이, 광 도파로가 연장되는 방향으로 단차가 생기면서 형성되는 것이 억제되므로，벽개가 양호하게 행해져 평활한 벽개면(공진기 끝면으로 되는 광 도파로의 끝면을 포함하는 측면)이 얻어진다. 이것에 의해，광 도파로가 손상되는 것을 억제할 수 있다.
또한，반도체 레이저 소자의 제조 프로세스에서, 기판 상에 반도체층을 적층하고, 광 도파로로부터 소정의 거리만큼 두고 떨어진 위치에 제1 영역을 형성하는 경우, 제1 영역에 의해, 결정 성장층의 흐트러짐(반도체 성장층의 두께의 국소적인 변화) 등이 광 도파로를 형성하는 영역 근방에까지 영향을 주는 것을 억제할 수 있으므로, 소자의 레이저 특성이 열화되는 것을 보다 한층 억제할 수 있다.
또한，이 반도체 레이저 소자의 제조 방법에서는, 복수의 광 도파로간에, 제1 영역과 교차함과 함께, 광 도파로가 연장되는 제1 방향과 교차하는 제2 방향으로 연장되도록, 반도체층측으로부터 복수의 제1 오목부를 형성하는 공정을 구비하고 있다. 즉, 광 도파로로부터 떨어진 영역에, 반도체층의 상면측으로부터, 제1 영역과 교차함과 함께, 기판의 표면에 평행하게 제1 방향과 교차하는 제2 방향으로 연장되는 복수의 제1 오목부를 형성하는 공정을 구비하고 있다. 이것에 의해，제1 오목부를 광 도파로로부터 떨어진 위치에 형성할 수 있으므로, 제1 오목부를 반도체층의 상면측으로부터 형성할 때에, 광 도파로가 손상되는 것을 억제할 수 있다. 이것에 의해서도, 소자의 레이저 특성이 열화되는 것을 억제할 수 있다.
우선，도 1∼도 3을 참조하여, 본 발명의 구체적인 실시 형태를 설명하기 전에, 본 발명의 개념에 대하여 설명한다.
본 발명의 일 실시 형태인 반도체 레이저 소자(100)에는, 도 1에 도시한 바와 같이, 기판(1) 상에, 기판(1)의 중앙부로부터 반도체 레이저 소자(100)의 폭 방향(A 방향, B 방향)의 한쪽측(A 방향측)으로 치우친 영역에 소정의 방향(반도체 레이저 소자(100)의 레이저 출사 방향: C 방향)으로 연장되는 광 도파로를 구성하는 전류 주입 영역(2a)을 갖는 반도체층(2)이 형성되어 있다. 또한，반도체 레이저 소자(100)의 레이저 출사 방향인 C 방향과, 폭 방향인 A 방향(B 방향)은, 각각, 본 발명의 「제1 방향」 및 「제2 방향」의 일례이다. 또한，전류 주입 영역(2a)은, 본 발명의 「광 도파로」의 일례이다. 전류 주입 영역(2a)의 상면 이외의 반도체층(2) 상에는, 전류 블록층(3)이 형성되어 있다. 또한，전류 블록층(3) 상에는, 반도체층(2)의 전류 주입 영역(2a)과 오믹 접촉하는 제1 전극(4)이 형성되어 있다. 또한，기판(1)의 이면 상에는, 기판(1)과 오믹 접촉하는 제2 전극(5)이 형성되어 있다. 또한，전류 주입 영역(2a)(광 도파로)과 직교하도록, 2개의 벽개면(6 및 7)이 형성되어 있다.
또한，반도체층(2), 전류 블록층(3) 및 제1 전극(4)에는, 벽개를 행하기 위한 벽개 도입용 단차(8a 및 8b)가 형성되어 있다. 이 벽개 도입용 단차(8a 및 8b)는, 전류 주입 영역(2a)의 끝면의 연장선상인 벽개면(6 및 7) 상으로서, 전류 주입 영역(2a)의 한쪽측(A 방향측)과는 반대측(B 방향측)의 영역만에, 전류 주입 영 역(2a)(광 도파로)으로부터 소정의 간격을 두고서, 전류 주입 영역(2a)과 직교하는 A 방향(B 방향)을 따라 연장되도록 형성되어 있다. 또한，반도체 레이저 소자(100)의 상면의 전류 주입 영역(2a)의 한쪽측(A 방향측)과는 반대측(B 방향측)의 영역에서, 반도체층(2)에는, 반도체층(2)의 상면측으로부터 기판(1)을 향해서 전류 주입 영역(2a)과 평행한 방향(C 방향)으로 연장되도록 홈부(9)가 형성되어 있다. 또한，홈부(9)는, 벽개 도입용 단차(8a 및 8b)와 교차하도록 형성되어 있다. 또한，제1 전극(4) 및 제2 전극(5)은, 각각, 본 발명의 「제1 전극층」 및 「제2 전극층」의 일례이다. 또한，벽개 도입용 단차(8a 및 8b)는, 본 발명의 「제1 오목부」의 일례이며, 홈부(9)는, 본 발명의 「제1 영역」의 일례이다. 또한，홈부(9)는, 벽개 도입용 단차(8a 및 8b)의 길이 방향(A 방향)의 단부로부터 전류 주입 영역(2a)의 방향으로 비어져 나오지 않도록 형성되는 것이 바람직하다. 이와 같이 홈부(9)와 벽개 도입용 단차(8)를 배치함으로써, 후술하는 도 3에서, A 방향(B 방향)에 인접하는 벽개 도입용 단차(8) 사이에서 용이하게 마이크로크랙(10b)을 형성시킬 수 있다.
이 반도체 레이저 소자(100)에서는, 상기한 바와 같이, 기판(1)의 표면에 평행한 레이저 출사 방향(C 방향)으로 연장되는 광 도파로를 구성하는 전류 주입 영역(2a)은, 반도체층(2)의 중앙부로부터 기판(1)의 표면에 평행하며, 또한, C 방향과 교차하는 반도체 레이저 소자(100)의 폭 방향(A 방향(B 방향))의 한쪽측(A 방향측)으로 치우친 영역에 형성된다. 이것에 의해，반도체층(2)의 상면에 급전하기 위해 반도체층(2)의 상면측의 중앙부에 금속선을 본딩하는 경우에, 광 도파로 상에 금속선이 본딩되는 것을 억제할 수 있으므로，본딩시에 광 도파로가 손상되는 것을 억제할 수 있다. 그 결과, 레이저 특성이 열화되는 것을 억제할 수 있다.
기판(1)은, 질화물을 함유하는 육방정 구조를 갖는 반도체로 이루어짐과 함께，GaN, AlN, InN, BN, TlN, 또는, 이들의 혼정으로 구성되어 있어도 된다. 또한，기판(1)은, n형의 도전성을 갖는 것이어도 되고, p형의 도전성을 갖는 것이어도 된다. 기판(1)의 면 방위에 관해서는, {0001}면, {11-22}면, {11-20}면 또는 {1-100}면 등의 기판을 이용할 수 있다. 이 경우, 벽개면(6 및 7)의 평탄성 및 벽개의 용이성의 관점으로부터, 벽개면(6 및 7)을 {1-100}면, 또는, {0001}면으로 하는 것이 바람직하다.
또한，반도체층(2)은, 적어도 기판(1)과 서로 다른 도전형의 층을 포함하고 있다. 또한，이 반도체층(2)은, 활성층을 포함하고 있어도 된다. 이 경우, 활성층의 기판(1)과 반대측의 면 상에, 기판(1)과 서로 다른 도전형의 층을 갖고 있어도 된다. 또한，활성층은, 밴드갭이 활성층보다도 크고, 서로 다른 도전형의 2개의 층 사이에 끼워져 있어도 된다. 이 경우, 서로 다른 도전형의 2개의 층 중 한쪽이, 기판(1)이어도 된다.
또한，반도체층(2) 중 적어도 1층은, 기판보다도 격자 상수가 작아도 된다. 이 경우, 도 2에 도시한 바와 같이, 반도체층(2) 상에는, 반도체층(2)의 표면에 평행한 방향(A 방향, B 방향 및 C 방향)에 각각 인장 응력이 가해져 있다. 이 광 도파로가 연장되는 방향(C 방향)의 인장 응력이 존재하는 상태를 기초로, 제조 프로세스 시에, 광 도파로가 연장되는 방향과 직교하는 방향(A 방향(B 방향))에, 파선 형상으로 벽개 도입용 단차(8)를 형성함으로써, 서로 인접하는 벽개 도입용 단차(8) 사이에는 마이크로크랙(10)(도 2에서, 파선으로 나타냄)이 생긴다. 그리고, 벽개 도입용 단차(8)를 따라 벽개가 이루어지므로, 벽개 도입용 단차(8)를 형성하지 않는 경우에 비하여 벽개가 양호하게 된다. 그러나, 이 상태에서는, 광 도파로가 연장되는 C 방향에 가해지는 인장 응력과 동일한 크기의 인장 응력이 광 도파로가 연장되는 방향과 직교하는 방향(A 방향(B 방향))에도 생기고 있기 때문에, 도 2에 도시한 바와 같이, 국소적으로 광 도파로가 연장되는 C 방향으로 단차가 생기면서 연장되는 마이크로크랙(10a)(파선으로 나타냄)이 생긴다. 이 경우, 반도체층(2)에는 평활한 벽개면이 형성되지 않는 경우가 있다.
여기에서, 이 반도체 레이저 소자(100)에서는, 도 3에 도시한 바와 같이, 반도체층(2)의 표면에, 전류 주입 영역(2a)이 연장되는 방향(C 방향)과 평행하게 연장되도록 홈부(9)(도 2에서, 태선으로 나타냄)를 형성함으로써, 이 홈부(9)에서의 반도체층(2)의 두께가 홈부(9) 이외의 영역에서의 반도체층(2)의 두께보다도 작아져 있다. 즉, 이 홈부(9)가 반도체층(2)(도 1 참조)을 광 도파로가 연장되는 방향과 직교하는 A 방향(B 방향)으로 분단하도록 구성되어 있다. 이것에 의해，A 방향(B 방향)의 인장 응력이 C 방향의 인장 응력보다도 저감되므로，도 2에 도시한 바와 같은 단차를 갖는 마이크로크랙(10a)의 형성이 해소된다. 이것에 의해，도 3에 도시한 바와 같이, 서로 인접하는 벽개 도입용 단차(8)를 기점으로 하여 A 방향(B 방향)에 직선 형상의 마이크로크랙(10b)(도 2에서, 파선으로 나타냄)이 형성된다. 이 결과, 직선 형상의 마이크로크랙(10b)을 기점으로 하여 반도체층(2)(도 1 참조)이 벽개되므로，반도체층(2)의 벽개성이 보다 양호하게 행해져 평활한 벽개면(6 및 7)이 얻어진다. 이것에 의해，광 도파로가 손상되는 것을 억제할 수 있다.
또한，이 반도체 레이저 소자(100)에서는, 광 도파로를 구성하는 전류 주입 영역(2a)으로부터 소정의 거리를 두고, 광 도파로의 끝면으로 되는 벽개면(6 및 7)의 연장선상에, 홈부(9)와 교차함과 함께 광 도파로가 연장되는 소정의 방향과 교차하는 방향으로 연장되도록, 반도체층(2)측으로부터 벽개 도입용 단차(8a 및 8b)가 형성되어 있다. 즉, 벽개 도입용 단차(8a 및 8b)는, 벽개면(6 및 7)의 연장선상으로서 광 도파로로부터 떨어진 영역에 형성되어 있다. 이것에 의해, 벽개 도입용 단차(8a 및 8b)를, 광 도파로로부터 떨어진 위치에 형성할 수 있으므로, 벽개 도입용 단차(8a 및 8b)를 반도체층(2)의 상면측으로부터 형성할 때에, 광 도파로가 손상되는 것을 억제할 수 있다. 이것에 의해서도, 레이저 특성이 열화되는 것을 억제할 수 있다.
또한，전류 주입 영역(2a)은, 도 1에 도시한 바와 같이, 단면 형상이 볼록 형상의 릿지부에 의해 형성되어 있어도 되고, 볼록 형상의 릿지부를 형성하지 않고 전류 블록층(3)에 C 방향으로 연장되는 개구부(도시 생략)를 형성함과 함께, 개구부를 통해서 개구부에 의해 규정되는 전류 주입 영역(2a)과 제1 전극(4)을 접속하여도 된다.
또한，전류 주입 영역(2a)은, 양호한 벽개면이 얻어지는 면 방위인 {1-100}면과 직교하는 <1-100> 방향(C 방향)을 따라 형성하는 것이 바람직하다.
또한，반도체층(2)은, 질화물을 함유하는 육방정 구조를 갖는 반도체로 이루어짐과 함께，GaN, AlN, InN, BN, TlN, 또는, 이들의 혼정으로 구성되어 있어도 된다. 또한，반도체층(2)을 구성하는 각 층(기판(1)과 서로 다른 도전형의 층, 활성층, 서로 다른 도전형의 2개의 층 등)의 밴드갭은, 그 층을 구성하는 재료나 혼정의 비율을 바꿈으로써, 원하는 값으로 설정할 수 있다.
또한，n형의 기판(1) 및 반도체층(2)의 n형의 층에 도입하는 도우펀트로서는, 탄소, 산소, 실리콘, 황, 게르마늄, 셀레늄 및 텔루륨 등을 이용할 수 있음과 함께，p형의 기판(1) 및 반도체층(2)의 p형의 층에 도입하는 도우펀트로서는, 베릴륨, 마그네슘 및 아연 등을 이용할 수 있다.
또한，전류 블록층(3)은, 전류 주입 영역(2a) 이외의 영역에의 전류의 주입을 저해하기 위한 것이며, 절연물 또는 고저항 재료에 의해 형성할 수 있다. 구체적으로는, 알루미늄, 실리콘, 티탄, 아연, 갈륨, 지르코늄, 인듐 및 하프늄 등의 산화물 또는 질화물을 이용할 수 있다.
또한, 제1 전극(4) 및 제2 전극(5)은, 각각, 전류 주입 영역(2a) 및 기판(1)에 급전하기 위한 오믹 전극이며, 모두 도전성을 갖는 재료로 이루어진다. 제1 전극(4) 및 제2 전극(5)은, 알루미늄, 실리콘, 티탄, 크롬, 니켈, 게르마늄, 로듐, 팔라듐, 은, 인듐, 주석, 백금, 금, 그 합금, 또는, 그들 층을 적층한 다층 구조에 의해 구성하고 있어도 된다. 또한，제1 전극(4) 및 제2 전극(5)은, 벽개면(6 및 7)으로부터 소정의 간격을 두고 형성되어도 된다. 또한，제1 전극(4) 및 제2 전극(5)은, 소자의 측면(광 도파로와 평행한 측면)으로부터 소정의 간격을 두고 형성 되어도 된다.
벽개 도입용 단차(8a 및 8b)는, 벽개를 정상적으로 행하기 위한 오목부이며, 다이아몬드 포인트 등의 선단이 뾰족한 딱딱한 도구를 이용하여, 괘선을 그음으로써 형성하여도 되고, 레이저빔 및 이온 빔 등의 고에너지를 갖는 빔을 원하는 영역에만 조사함으로써, 그 부분의 재료를 증발시켜 형성하여도 된다.
이하, 상기한 본 발명의 개념을 구체화한 실시 형태를 도면에 기초하여 설명한다.
<제1 실시 형태>
우선，도 4 및 도 5를 참조하여, 제1 실시 형태에 따른 GaN계 반도체 레이저 칩(소자)(200)의 구조에 대하여 설명한다. 또한，제1 실시 형태에 따른 GaN계 반도체 레이저 칩(200)은, 400㎚대 반도체 레이저 칩(청자색 레이저 다이오드)이다.
제1 실시 형태에 따른 GaN계 반도체 레이저 칩(200)에서는, 도 4에 도시한 바와 같이, n형 GaN으로 이루어지는 기판(11) 상에, 후술하는 활성층(24)(도 5 참조)을 포함함과 함께，pn 접합을 갖는 반도체층(12)이 형성되어 있다. 이 반도체층(12)은, C 방향으로 스트라이프 형상(가늘고 긴 형상)으로 연장되는 광 도파로를 구성하는 릿지부(12a)를 포함한다. 또한，C 방향은, GaN계 반도체 레이저 칩(200)의 레이저 출사 방향으로서, 본 발명의 「제1 방향」의 일례이다. 또한, 릿지부(12a)는, 본 발명의 「광 도파로」의 일례이다.
또한，GaN계 반도체 레이저 칩(200)은, 릿지부(12a)가 연장되는 C 방향에 평행한 제1 소자 측면(201)과, 제1 소자 측면(201)에 대향하는 C 방향에 평행한 제2 소자 측면(202)을 갖고，C 방향에 직교하는 방향(A 방향(B 방향))에서, A 방향측에 제2 소자 측면(202)이, B 방향측에 제1 소자 측면(201)이, 각각 형성되어 있다. 또한，A 방향(B 방향)은, GaN계 반도체 레이저 칩(200)의 폭 방향으로서, 본 발명의 「제2 방향」의 일례이다.
여기에서, 제1 실시 형태에서는, 도 4에 도시한 바와 같이, GaN계 반도체 레이저 칩(200)의 상면에는, 반도체층(12)측으로부터 릿지부(12a)가 연장되는 방향(C 방향)과 평행한 방향으로 연장되는 홈부(30)가 형성되어 있다. 또한，홈부(30)는, 후술하는 제조 프로세스에서 기판(11)의 표면에 형성된 홈부(11a) 상에 겹치도록 형성되어 있다. 또한，홈부(30)는, GaN계 반도체 레이저 칩(200)의 B 방향측의 끝면(제1 소자 측면(201))으로부터 A 방향에 폭 W0(=약 10㎛)을 가짐과 함께，GaN계 반도체 레이저 칩(200)의 상면으로부터, 기판(11)을 향해서 깊이 D0(=약 5㎛)을 갖도록 형성되어 있다. 또한，홈부(30)는, 본 발명의 「제1 영역」의 일례이다. 또한，도 4에서는 홈부(30)를 구성하는 반도체층(12)의 두께를 약간 과장하여 도시하고 있다. 또한，기판(11)의 표면에 형성된 홈부(11a)는, 본 발명의 「제3 오목부」의 일례이다.
또한，도 4에 도시한 바와 같이, GaN계 반도체 레이저 칩(200)의 A 방향(B 방향)의 길이(폭)는, 약 200㎛로 형성되어 있음과 함께，C 방향의 길이(깊이)는, 약 400㎛로 형성되어 있다. 또한，벽개 방향(릿지부(12a)와 실질적으로 직교하는 방향)(A 방향(B 방향))은, <11-20> 방향이다. 또한，레이저광이 출사되는 면(후술하는 벽개면(17 또는 18))은, M면({1-100}면)이다.
또한，제1 실시 형태에서는, 릿지부(12a)는, GaN계 반도체 레이저 칩(200)의 A 방향(B 방향)의 중앙부(600)(도 4에서, 1점 쇄선으로 나타냄)로부터 한쪽측(A 방향측)에 거리 W1(=약 30㎛)만큼 치우친 영역에 형성되어 있음과 함께，GaN계 반도체 레이저 칩(200)의 한쪽측(A 방향측)의 단부로부터 소정의 거리 W2(=약 70㎛)만큼 내측에 형성되어 있다. 이 릿지부(12a)의 상면 위에는, 릿지부(12a) 측으로부터 순서대로 Pt막 및 Pd막이 적층된 p측 전극(13)이 형성되어 있다. 또한，반도체층(12) 상에는, p측 전극(13)을 피복하도록, 약 300㎚의 두께를 갖는 SiO2막으로 이루어지는 전류 블록층(14)이 형성되어 있다. 이 전류 블록층(14)의 p측 전극(13)의 바로 위의 C 방향의 양단부(후술하는 벽개면(17 및 18)) 근방 이외의 영역에는, 개구부(14a)가 형성되어 있다. 또한，p측 전극(13) 및 전류 블록층(14) 상의 GaN계 반도체 레이저 칩(200)의 끝면(제1 소자 측면(201) 및 제2 소자 측면(202)과, 벽개면(17 및 18)의 4면)으로부터 약 30㎛ 내측의 선에 의해 둘러싸이는 영역에는, p측 전극(13) 및 전류 블록층(14) 측으로부터 순서대로 Ti막 및 Au막이 적층된 p측 패드 전극(15)이 형성되어 있다. 또한，p측 패드 전극(15)은, 본 발명의 「제1 전극층」의 일례이다. 이 p측 패드 전극(15)의 A 방향(B 방향)의 길이(폭)는, 약 140㎛로 형성되어 있음과 함께，C 방향의 길이(깊이)는, 약 340㎛로 형성되어 있다. 또한，GaN계 반도체 레이저 칩(200)의 이면 상에는, 기판(11)측으로부터 순서대로 Ti막, Pt막 및 Au막으로 적층된 n측 전극(16)이 형성되어 있다. 또한，n측 전극(16)은, 본 발명의 「제2 전극층」의 일례이다.
또한，GaN계 반도체 레이저 칩(200)에는, 광 도파로를 구성하는 릿지부(12a)와 직교하도록, 2개의 벽개면(17 및 18)이 형성되어 있다. 이 2개의 벽개면(17 및 18)에 의해, GaN계 반도체 레이저 칩(200)의 공진기 끝면이 구성되어 있다.
또한，제1 실시 형태에서는, 도 4에 도시한 바와 같이, 기판(11), 반도체층(12) 및 전류 블록층(14)에는, 벽개면(17 및 18)의 경계에, GaN계 반도체 레이저 칩(200)의 상면으로부터, 깊이 D1(=약 20㎛)을 갖는 벽개를 행하기 위한 벽개 도입용 단차(19a 및 19b)가 형성되어 있다. 또한，벽개 도입용 단차(19a 및 19b)는, 본 발명의 「제1 오목부」의 일례이다. 이 벽개 도입용 단차(19a 및 19b)는, 릿지부(12a)의 한쪽측(A 방향측)과는 반대측(B 방향측)의 영역만에, 릿지부(12a)(광 도파로)로부터 소정의 간격 W3(약 70㎛ 이상)을 두고, 릿지부(12a)(광 도파로)와 직교하는 방향(A 방향(B 방향))을 따라 각각 형성되어 있다.
구체적으로는，벽개 도입용 단차(19a 및 19b)는, 릿지부(12a)(광 도파로)로부터 B 방향으로 소정의 거리 W3(=약 90㎛)을 두고 GaN계 반도체 레이저 칩(200)의 B 방향의 끝면에 이르기까지 형성되어 있다. 또한，벽개 도입용 단차(19a 및 19b)는, B 방향에 폭 W4(=약 40㎛)를 갖고 있다.
또한，제1 실시 형태에서는, 벽개 도입용 단차(19a 및 19b)는, p측 패드 전극(15)이 형성되어 있지 않은 영역에 형성되어 있다.
또한，제1 실시 형태에서는, 도 4에 도시한 바와 같이, 기판(11) 및 n측 전극(16)의 A 방향 및 B 방향의 단부(기판(11) 및 n측 전극(16)과, 제2 소자 측면(202) 및 제1 소자 측면(201)의 경계 부근)에는, GaN계 반도체 레이저 칩(200)의 이면으로부터, 릿지부(12a)(광 도파로)가 연장되는 방향(C 방향)을 따라, 분리를 행하기 위한 분리 도입용 단차(20a 및 20b)가 각각 형성되어 있다. 또한，분리 도입용 단차(20a 및 20b)는, 본 발명의 「제2 오목부」의 일례이다.
또한，제1 실시 형태에서는, 벽개면(17 및 18)의 홈부(30)와 벽개 도입용 단차(19a(19b))가 교차하는 영역은, 약 25㎛의 깊이 D2를 갖고 있다. 즉, 벽개면(17 및 18)의 제1 소자 측면(201)과의 경계 근방에는, 홈부(30) 및 벽개 도입용 단차(19a(19b))보다도 깊은 오목부가 부분적으로 형성되어 있다.
기판(11) 및 반도체층(12)의 상세 구조로서는, n형 GaN으로 이루어지는 기판(11)은, 산소가 도프되어 있음과 함께，육방정 구조로 이루어진다. 또한, 반도체층(12)은, Ga면의 c면(면 방위(0001))으로 이루어지는 주 표면을 갖고 있다. 또한，반도체층(12)에서는, 도 5에 도시한 바와 같이, 기판(11) 상에 배치됨과 함께，Ge이 도프된 n형 GaN층으로 이루어지는 버퍼층(21)이 형성되어 있다. 이 버퍼층(21) 상에는, n형 Al0.05Ga0.95N으로 이루어지는 n형 클래드층(22)이 형성되어 있다.
또한，n형 클래드층(22) 상에는, 언도프 GaN으로 이루어지는 n측 광 가이드층(23)이 형성되어 있다. 이 n측 광 가이드층(23) 상에는, 다중 양자 웰(MQW) 구조를 갖는 활성층(24)이 형성되어 있다. 이 활성층(24)은, 2개의 언도프 GaN으로 이루어지는 장벽층(도시 생략)과, 3개의 언도프 In0.1Ga0.9N으로 이루어지는 웰층(도시 생략)이 교대로 적층된 구조를 갖는다.
또한，활성층(24) 상에는, 언도프 GaN으로 이루어지는 p측 광 가이드층(25)이 형성되어 있다. 이 p측 광 가이드층(25) 상에는, 언도프 Al0.3Ga0.7N으로 이루어지는 캡층(26)이 형성되어 있다. 이 캡층(26)은, 활성층(24)의 In 원자가 이탈하는 것을 억제함으로써, 활성층(24)의 결정 품질이 열화되는 것을 억제하는 기능을 갖는다.
또한，캡층(26) 상에는, Mg이 도프됨과 함께，p형 Al0.05Ga0.95N으로 이루어지는 p형 클래드층(27)이 형성되어 있다. 이 p형 클래드층(27)은, p형 클래드층(27)의 상면으로부터 소정의 영역이 에칭됨으로써 형성된 약 1.5㎛의 폭을 가짐과 함께 C 방향(도 4 참조)으로 연장되는 볼록부를 갖는다. 또한，p형 클래드층(27)의 볼록부 상에는, 언도프 In0.05Ga0.95N으로 이루어지는 p측 컨택트층(28)이 형성되어 있다. 이들 p형 클래드층(27)의 볼록부와 p측 컨택트층(28)에 의해, 전류 주입 영역으로 됨과 함께，광 도파로로서의 기능을 갖는 릿지부(12a)가 형성되어 있다. 또한，도 5에서는 홈부(30)를 구성하는 반도체층(12)의 각층의 두께를 약간 과장하여 도시하고 있다.
다음으로，도 5∼도 9를 참조하여, 제1 실시 형태에 따른 GaN계 반도체 레이저 칩(200)의 웨이퍼 상태에서의 제조 프로세스(웨이퍼 프로세스)에 대하여 설명한다.
우선，도 6에 도시한 바와 같이, n형 GaN으로 이루어지는 기판(11)의 주 표면에, 약 20㎛의 폭 W5(폭 W0의 약 2배)를 가짐과 함께，약 5㎛의 깊이 D3을 갖는 홈부(11a)를 형성한다. 또한，홈부(11a)는, 도 7에 도시한 바와 같이, A 방향(B 방향)으로, 간격 W6(=약 400㎛)에서, A 방향(B 방향)에 직교하는 C 방향으로 연장되도록 스트라이프 형상으로 형성된다. 또한，홈부(11a)의 형성 공정에서는, 기판(11)의 주 표면 상에, EB 증착법 등에 의해 SiO2막(도시 생략)을 형성한 후, 포토리소그래피와 에칭 기술에 의해 SiO2막에 스트라이프 형상의 개구부를 형성한다. 그 후, SiO2막을 마스크로 하여 RIE 등에 의해 기판(11)에 스트라이프 형상의 홈부(11a)(도 7 참조)를 형성한다. 또한，홈부(11a)는, 본 발명의 「제3 오목부」의 일례이다.
다음으로，SiO2막(도시 생략)을 제거한 후, 도 5 및 도 6에 도시한 바와 같이, MOVPE(Metal Organic Vapor Phase Epitaxy: 유기 금속 기상 성장)를 이용하여, 약 1150℃의 기판 온도에서, 기판(11) 상에, Ge이 도프된 n형 GaN층으로 이루어지는 버퍼층(21), n형 Al0.05Ga0.95N으로 이루어지는 n형 클래드층(22) 및 언도프 GaN으로 이루어지는 n측 광 가이드층(23)을 순차적으로 성장시킨다.
이 후, MOVPE법을 이용하여, 약 850℃의 기판 온도에서, n측 광 가이드층(23) 상에, 3개의 언도프 In0.1Ga0.9N으로 이루어지는 웰층(도시 생략)과, 2개의 언도프 GaN으로 이루어지는 장벽층(도시 생략)을 교대로 성장시킴으로써, 활성층(24)을 형성한다. 계속해서, 활성층(24) 상에, 언도프 GaN으로 이루어지는 p측 광 가이드층(25)과, 언도프 Al0.3Ga0.7N으로 이루어지는 캡층(26)을 순차적으로 형성한다.
이 후, MOVPE법을 이용하여, 약 1150℃의 기판 온도에서, 캡층(26) 상에, Mg이 도프되고, p형 Al0.05Ga0.95N으로 이루어지는 p형 클래드층(27)을 성장시킨다.
다음으로，MOVPE법을 이용하여, 약 850℃의 기판 온도에서, p형 클래드층(27) 상에, 언도프 In0.05Ga0.95N으로 이루어지는 p측 컨택트층(28)을 형성한다.
여기에서, 제1 실시 형태에서는, 도 6에 도시한 바와 같이, 기판(11)에 형성된 홈부(11a) 상에서, 반도체층(12)에는, 홈부(11a) 이외의 주 표면 상과 비교하여 결정 성장층(반도체층(12))의 두께가 매우 얇은 상태로 되는 홈부(30)가 형성된다. 또한，홈부(30)는, 본 발명의 「제1 영역」의 일례이다. 이 경우, 홈부(30)에서, 반도체층(12)이 A 방향(B 방향)으로 분단됨으로써, 홈부(11a)가 연장되는 방향(도 7의 C 방향)과 직교하는 A 방향(B 방향)의 반도체층(12)에 가해지는 인장 응력이 완화된다. 또한，홈부(30)의 근방에서는, 결정 성장층(반도체층(12))이 두껍게 솟아오르도록 형성되어 있으며, 이 부분의 반도체층(12)의 막의 두께나 조성이, 홈부(30)로부터 A 방향(B 방향)으로 떨어진 영역의 반도체층(12)의 막의 두께나 조성과 다르다. 또한，이와 같이 결정 성장이 행해지는 이유는 이하와 같다고 생각된다.
우선，홈부(11a)의 내측면은, n형 GaN으로 이루어지는 기판(11)의 주 표면인 (0001)면과 다른 (11-20)면이므로, 이 면방위의 차이에 의해 결정 성장층(반도체층(12))의 성장 속도가 늦어졌다고 생각된다. 한편，홈부(11a)가 형성되어 있지 않은 홈부(11a) 근방의 기판(11)의 주 표면이나 홈부(11a)의 저부는, 기판(11)의 주 표면과 동일한 (0001)면이므로, 홈부(11a)로부터 충분히 떨어진 영역과 동일하게 반도체층(12)의 결정 성장이 이루어질 것이다. 그러나, 홈부(11a)의 내측면((11-20)면)에 의한 어떠한 영향에 의해, 원래 홈부(11a)의 저부에 공급될 각 구성 원자가 홈부(11a)의 저부에 공급되지 않는 한편，홈부(11a) 근방의 기판(11)의 주 표면 상에 공급된다. 이 결과, 반도체층(12)은, 홈부(11a)의 근방에서 기판(11)의 주 표면 상에 두껍게 성장되므로，도 6에 도시한 바와 같이, 홈부(30)의 내측면의 근방에서는, 결정 성장층(반도체층(12))이 두껍게 솟아오르도록 형성된다고 생각된다.
또한，상기한 바와 같이 홈부(30)가 반도체층(12)을 A 방향(B 방향)으로 분단하기 위해서는, 결정 성장 전의 기판(11)에 형성하는 홈부(11a)의 깊이 D3을, 반도체층(12)의 두께 이상의 두께이도록 형성하는 것이 바람직하다. 또한，이 경우, 홈부(11a)의 폭 W5는, 약 10㎛∼약 30㎛로 되도록 형성하는 것이 바람직하다. 또한，도 7에서는, 기판(11)(도 6 참조)의 홈부(11a) 상에 홈부(30)(해칭 영역)가 형성되어 있는 상태를 나타내고 있다.
그 후, 진공 증착법 및 에칭 기술을 이용하여, 릿지부(12a) 및 p측 전극(13)을 형성한다. 구체적으로는，진공 증착법을 이용하여, p측 컨택트층(28) 상에, p측 컨택트층(28)으로부터 순서대로 Pt막 및 Pd막을 형성한다. 다음으로，에칭 기술을 이용하여, C 방향(도 4 참조)으로 연장되는 레지스트(도시 생략)를 마스크로 하여, Pt막 및 Pd막을 에칭함과 함께，p측 컨택트층(28)과 p형 클래드층(27)의 상면으로부터 소정의 영역을 에칭한다. 이것에 의해，도 5에 도시한 바와 같이, 복 수의 홈부(30)의 각각의 사이에, p측 컨택트층(28) 및 p형 클래드층(27)의 볼록부에 의해 구성되는 약 1.5㎛의 폭을 갖는 2개의 릿지부(12a)와, 각각의 릿지부(12a) 상에 배치되는 p측 전극(13)이 형성된다.
이 때, 제1 실시 형태에서는, 릿지부(12a)(도 7에서, 파선으로 나타냄)는, 도 7에 도시한 바와 같이, 벽개 방향인 <11-20> 방향(A 방향(B 방향))과 실질적으로 직교하는 방향(<1-100> 방향)(C 방향)에 스트라이프 형상(가늘고 긴 형상)으로 연장되도록 형성된다. 또한，릿지부(12a)는, 간격 W6(=약 400㎛)에서 기판(11)에 형성된 홈부(11a)(홈부(30))의 중앙으로부터, A 방향 및 B 방향으로 각각 약 130㎛(=W3+W4) 떨어진 위치에 형성된다. 따라서，릿지부(12a)는, 간격 W7(=약 140㎛) 및 간격 W8(=약 260㎛)의 서로 다른 2개의 간격을 교대로 갖도록 형성된다. 이와 같이 하여, 도 5에 도시한 바와 같이, 버퍼층(21), n형 클래드층(22), n측 광 가이드층(23), 활성층(24), p측 광 가이드층(25), 캡층(26), p형 클래드층(27) 및 p측 컨택트층(28)으로 이루어지는 반도체층(12)이 형성된다.
그 후, 도 8에 도시한 바와 같이, 플라즈마 CVD법을 이용하여, 반도체층(12) 상에, p측 전극(13)을 덮도록, 약 300㎚의 두께를 갖는 SiO2막으로 이루어지는 전류 블록층(14)을 형성한다.
다음으로，에칭 기술을 이용하여, 포토레지스트(도시 생략)를 마스크로 하여, 전류 블록층(14)을 에칭하고, p측 전극(13)의 바로 위의 영역 중 벽개면(17 및 18)으로 되는 영역 이외의 영역 위에 형성된 전류 블록층(14)의 부분에 개구 부(14a)(도 8 참조)를 형성한다. 이것에 의해，p측 전극(13)의 상면이 노출된다.
그 후, 도 9에 도시한 바와 같이, 진공 증착법 및 리프트오프법을 이용하여, 개구부(14a)에 노출되는 p측 전극(13)의 상면 부분 및 전류 블록층(14)의 소정의 영역 상에, p측 전극(13) 및 전류 블록층(14) 측으로부터 순서대로 Ti막 및 Au막을 적층함으로써, p측 패드 전극(15)을 형성한다. 구체적으로는, 전류 블록층(14) 상의 GaN계 반도체 레이저 칩(200)의 끝면(제1 소자 측면(201) 및 제2 소자 측면(202)과, 벽개면(17 및 18)과의 4면)으로 되는 위치(도 4 참조)로부터 약 30㎛ 내측의 선에 의해 둘러싸이는 영역 이외의 영역에, 포토레지스트(도시 생략)를 형성한다. 그리고, 진공 증착법을 이용하여, p측 전극(13) 및 전류 블록층(14) 상에, p측 전극(13) 및 전류 블록층(14)으로부터 순서대로 Ti막 및 Au막을 형성한다. 그 후, 리프트오프법을 이용하여, 포토레지스트(도시 생략)를 제거함으로써, p측 전극(13) 및 전류 블록층(14) 상의 GaN계 반도체 레이저 칩(200)의 끝면(제1 소자 측면(201) 및 제2 소자 측면(202)과, 벽개면(17 및 18)과의 4면)으로 되는 위치(도 4 참조)로부터 약 30㎛ 내측의 선에 의해 둘러싸이는 영역에, p측 패드 전극(15)이 형성된다. 이 때, p측 패드 전극(15)은, p측 패드 전극(15)의 A 방향(B 방향)의 중앙부로부터 한쪽측(A 방향측)과는 반대측(B 방향측)으로 약 30㎛ 치우친 영역에 광 도파로를 구성하는 릿지부(12a)가 배치되도록 형성된다. 또한, 각 p측 패드 전극(15)은, A 방향(B 방향)의 길이(폭)가 약 140㎛로 형성됨과 함께，C 방향의 길이(깊이)가 약 340㎛로 형성된다.
다음으로，기판(11)의 두께가, 예를 들면, 약 100㎛로 될 때까지, 기판(11) 의 이면을 연마한다. 그 후, 도 9에 도시한 바와 같이, 진공 증착법을 이용하여, 기판(11)의 이면 상에, 기판(11) 측으로부터 순서대로 Ti막, Pt막 및 Au막을 적층함으로써, n측 전극(16)을 형성한다. 이와 같이 하여, GaN계 반도체 레이저 칩(200)이 매트릭스 형상으로 배치된 웨이퍼가 완성된다.
다음으로, 도 4, 도 6, 도 7 및 도 9∼도 12를 참조하여, 제1 실시 형태에 따른 GaN계 반도체 레이저 칩(200)의 웨이퍼 프로세스 이후의 제조 프로세스(칩화 프로세스)에 대하여 설명한다.
여기에서, 제1 실시 형태에서는, 도 7에 도시한 바와 같이, 반도체층(12)측으로부터, 스트라이프 형상의 릿지부(12a)가 연장되는 방향(C 방향)을 따라 약 400㎛의 간격(간격 W6에 상당함)을 두고, 다이아몬드 포인트 또는 레이저광 등을 이용하여 릿지부(12a)와 직교하는 방향(A 방향 및 B 방향)으로 연장되는 벽개 도입용 오목부(19)를 형성한다. 그 때, 벽개 도입용 오목부(19)는, 홈부(30)와 직교함과 함께 홈부(30)의 중심 위치로부터 A 방향 및 B 방향으로 각각 약 40㎛(도 4의 W4에 상당함)씩 연장되도록 형성된다. 또한，벽개 도입용 단차(19a 및 19b)는, 본 발명의 「제1 오목부」의 일례이다. 이 때, 벽개 도입용 오목부(19)를 p측 패드 전극(15)이 형성되어 있지 않은 영역에 형성하므로, 다이아몬드 포인트 또는 레이저광 등에 의해 형성할 때에 금속 쓰레기 등이 발생하는 것을 억제하는 것이 가능하다. 이것에 의해，p측층(p측 광 가이드층(25), 캡층(26), p형 클래드층(27), p측 컨택트층(28), p측 전극(13) 및 p측 패드 전극(15))과, n측층(n측 전극(16), 기판(11), 버퍼층(21), n형 클래드층(22) 및 n측 광 가이드층(23)) 사이에서, 금속 쓰레기 등에 의해 전기적으로 단락하는 것을 억제하는 것이 가능하다.
또한，제1 실시 형태에서는, 벽개 도입용 오목부(19)는, 릿지부(12a)로부터 A 방향 또는 B 방향으로 약 70㎛ 이내인 영역에는 형성되지 않고, 벽개 도입용 오목부(19)의 A 방향(B 방향)의 중앙부가, 인접하는 릿지부(12a)(광 도파로)로부터 거리 W3+W4(=90+40=약 130㎛)씩 두고 형성된다. 이것에 의해，벽개 도입용 오목부(19)와 릿지부(12a)의 거리가 작아지는 것을 억제하는 것이 가능해지므로，벽개 도입용 오목부(19)를 형성할 때에 릿지부(12a)가 손상되는 것을 억제하는 것이 가능하게 된다. 또한，벽개 도입용 오목부(19)는, 홈부(30)와 교차하고 있지 않은 영역에서는 깊이 D1(=약 20㎛)을 가짐과 함께, 홈부(30)와 교차하는 영역에서는 깊이 D2(=약 25㎛)를 갖도록 형성된다. 즉, 홈부(30)는, GaN계 반도체 레이저 칩(200)의 상면으로부터, 기판(11), 반도체층(12) 및 전류 블록층(14)에 형성되고, 홈부(30)의 저부에는, 기판(11)이 노출되어 있다. 또한，웨이퍼가 벽개되기 전의 상태에서는, 벽개 도입용 오목부(19)는 홈 형상으로 형성되어 있다.
이 상태에서, 도 10에 도시한 바와 같이, 웨이퍼의 상면(기판(11)에 대하여 반도체층(12)이 형성된 면)측이 열리도록 기판(11)의 하면(이면)측을 지점으로 하여 하중을 인가함으로써, 웨이퍼를, 벽개 도입용 오목부(19)의 위치에서 A 방향(B 방향)(도 9 참조)을 따라 벽개한다. 이것에 의해, 웨이퍼는, 도 11에 도시한 바와 같이, GaN계 반도체 레이저 칩(200)이 A 방향(B 방향)에 1열로 배치된 바 상태로 형성된다. 이 때, 웨이퍼는, 상면측이 열리도록 기판(11)의 하면측을 지점으로 하여 벽개되므로，반도체층(12)의 릿지부(12a)에 하중이 걸리는 것을 억제하는 것이 가능하다. 이것에 의해, 반도체층(12)의 릿지부(12a)가 기계적으로 손상되는 것을 억제하는 것이 가능해지므로，레이저 특성이 열화되는 것을 억제하는 것이 가능하다.
다음으로，도 11 및 도 12에 도시한 바와 같이, 바 상태로 벽개된 웨이퍼의 기판(11)의 이면으로부터, 약 200㎛의 간격에서, 스트라이프 형상의 릿지부(12a)가 연장되는 방향(C 방향)(도 11 참조)으로 다이아몬드 포인트 또는 레이저광 등을 이용하여 분리 도입용 오목부(20)를 형성한다. 이 때, 분리 도입용 오목부(20)는, 1개 걸러, 기판(11)의 두께 방향에서 홈부(30)(도 7 참조)에 대향하는 영역에 형성된다. 이것에 의해，서로 다른 2개의 간격을 교대로 갖는 릿지부(12a) 중，작은 쪽의 간격 W7을 갖는 인접하는 릿지부(12a) 사이의 중앙부에 대향하는 영역에도 분리 도입용 오목부(20)가 형성된다. 그 결과, 각 릿지부(12a)의 양측의 약 70㎛ 및 약 130㎛ 떨어진 위치에 대향하는 영역에, 분리 도입용 오목부(20)가 각각 배치된다. 또한，분리 도입용 오목부(20)는, GaN계 반도체 레이저 칩(200)의 이면측으로부터, 기판(11) 및 n측 전극(16)에 형성된다. GaN계 반도체 레이저 칩(200)에서는, 분리 도입용 오목부(20)를 릿지부(12a)로부터 기판(11)에 대하여, 두께 방향(상하 방향)만이 아니라 폭 방향에도 소정의 거리를 두고 형성하는 것이 가능해지므로，분리 도입용 오목부(20)를 형성할 때에 릿지부(12a)가 손상되는 것을 억제하는 것이 가능하게 된다. 또한，서로 대향하는 홈부(30)와 분리 도입용 오목부(20)에 의해 두께가 작아진 기판(11)의 부분에서는, 홈부(30)와 대향하지 않은 분리 도입용 오목부(20)의 부분보다도 용이하게 웨이퍼의 분리를 행하는 것이 가능하게 된 다. 또한，바 상태로 벽개된 웨이퍼가 분리되기 전의 상태에서는, 분리 도입용 오목부(20)는, 홈 형상으로 형성되어 있다. 또한，분리 도입용 오목부(20)는, 본 발명의 「제2 오목부」의 일례이다.
이 상태에서, 도 12에 도시한 바와 같이, GaN계 반도체 레이저 칩(200)의 하면(이면)측이 열리도록 반도체층(12)측(상면측)을 지점으로 하여 하중을 인가함으로써, 바 상태의 웨이퍼를, 분리 도입용 오목부(20)의 위치에서 C 방향(도 11 참조)을 따라 분리한다. 이것에 의해，바 상태의 웨이퍼가, 도 4에 도시한 바와 같이, 약 200㎛의 A 방향(B 방향)의 길이(폭) 및 약 400㎛의 C 방향의 길이(깊이)를 갖는 GaN계 반도체 레이저 칩(200(200a))으로 분할되어, GaN계 반도체 레이저 칩(200)이 다수 제조된다.
또한，제1 실시 형태에서는, 분리 도입용 오목부(20)를 대칭축으로 하여 A 방향(B 방향)에 대칭한 형상을 갖는 GaN계 반도체 레이저 칩(200 및 200a)의 2개의 칩이 얻어진다.
제1 실시 형태에서는, 상기한 바와 같이, C 방향에 스트라이프 형상(가늘고 긴 형상)으로 연장되는 광 도파로를 구성하는 릿지부(12a)는, 반도체층(12)의 C 방향에 직교하는 A 방향(B 방향)의 중앙부로부터 한쪽측(A 방향측)으로 거리 W1(=약 30㎛)만큼 치우친 영역에 형성된다. 이것에 의해，반도체층(12)의 상면에 급전하기 위해 반도체층(12)의 상면의 중앙부에 금속선을 본딩하는 경우에, 광 도파로를 구성하는 릿지부(12a) 상에 금속선이 본딩되는 것을 억제할 수 있으므로，본딩시에 광 도파로를 구성하는 릿지부(12a)가 손상되는 것을 억제할 수 있다. 그 결과, 레 이저 특성이 열화되는 것을 억제할 수 있다.
또한，제1 실시 형태에서는, 반도체층(12)의 표면에, 릿지부(12a)가 연장되는 C 방향과 평행하게 연장되도록, 홈부(30)가 형성되어 있으며, 이 홈부(30)에서의 반도체층(12)의 두께가 홈부(30) 이외의 영역에서의 반도체층(12)의 두께보다도 작아져 있으므로, 홈부(30)에 의해, 반도체층(12)은, 홈부(30)를 중심으로 하여 홈부(30)가 연장되는 방향(C 방향)과 직교하는 방향(A 방향(B 방향))으로 분단된다. 이것에 의해，반도체층 형성시에 기판(11)(GaN)과 반도체층(12)(AlGaN)의 격자 상수의 차에 기인하여 릿지부(12a)가 연장되는 C 방향에 발생하는 인장 응력보다도, C 방향과 직교하는 A 방향(B 방향)(공진기 끝면이 연장되는 방향)에 발생하는 인장 응력을 작게 할 수 있다. 이 결과, 서로 인접하는 벽개 도입용 오목부(19) 사이에 자발적으로 생기는 마이크로크랙이, C 방향에 단차가 생기면서 형성되는 것이 억제되므로，복수의 벽개 도입용 오목부(19)를 따라 벽개가 양호하게 행해져 평활한 벽개면(17 및 18)(공진기 끝면)이 얻어진다. 이것에 의해，광 도파로를 구성하는 릿지부(12a)가 손상되는 것을 억제할 수 있다.
또한，GaN계 반도체 레이저 칩(200)의 제조 프로세스에서, 미리 기판(11)의 주 표면에 형성한 오목 형상의 홈부(11a)를 덮으면서 기판(11) 상에 반도체층(12)을 적층하여 홈부(30)를 형성하는 경우, 홈부(30)를, 릿지부(12a)(광 도파로)를 형성하는 영역 근방으로부터 소정의 거리만큼 떨어져 형성함으로써, 홈부(30)에 의해 생기는 결정 성장층의 흐트러짐이 릿지부(12a)에 영향을 주는 것을 억제할 수 있으므로，소자의 레이저 특성이 열화되는 것을 보다 한층 억제할 수 있다.
또한，제1 실시 형태에서는, 릿지부(12a)의 한쪽측과는 반대측(B 방향측)의 영역만에, 반도체층(12)측(상측)으로부터 벽개 도입용 단차(19a 및 19b)(벽개 도입용 오목부(19))를 형성함과 함께，릿지부(12a)의 한쪽측(A 방향측)의 영역에는 벽개 도입용 단차(19a 및 19b)(벽개 도입용 오목부(19))를 형성하지 않음으로써, 벽개 도입용 단차(19a 및 19b)(벽개 도입용 오목부(19))를, 광 도파로를 구성하는 릿지부(12a)로부터 떨어진 위치에 형성할 수 있으므로，벽개 도입용 단차(19a 및 19b)(벽개 도입용 오목부(19))를 반도체층(12)측(상측)으로부터 형성할 때에, 광 도파로를 구성하는 릿지부(12a)가 손상되는 것을 억제할 수 있다. 이것에 의해서도, 레이저 특성이 열화되는 것을 억제할 수 있다.
또한，제1 실시 형태에서는, p측 패드 전극(15)을, 벽개 도입용 단차(19a 및 19b)(벽개 도입용 오목부(19))로부터 각각 약 30㎛ 내측의 선에 의해 둘러싸이는 영역에 형성함으로써, p측 패드 전극(15)과 벽개 도입용 단차(19a 및 19b)가 약 30㎛의 간격을 두고 형성되어 있기 때문에, p측 패드 전극(15)을 구성하는 도전성의 재료가 비산한 경우이더라도, 벽개 도입용 단차(19a 및 19b)에 부착되는 것에 기인하여 리크 전류가 증가되는 것을 억제할 수 있다.
또한，제1 실시 형태에서는, 기판(11)의 이면에, C 방향으로 연장되는 분리 도입용 단차(20a 및 20b)가 형성되어 있으므로, 분리 도입용 단차(20a 및 20b)가 형성되는 부분의 기판(11)의 두께가 얇아지는 만큼，제조 프로세스에서의 소자 분리시에, 분리 도입용 단차(20a 및 20b)가 형성된 부분에서 C 방향을 따라 용이하게 웨이퍼의 분리(칩화)를 행할 수 있다.
또한，제1 실시 형태에서는, 분리 도입용 단차(20b)를, 홈부(30)와 대향하는 위치의 기판(11)의 이면에 형성함으로써, 기판(11)의 두께를 홈부(30)와 분리 도입용 단차(20b)에 의해 더 얇게 할 수 있으므로，C 방향을 따라, 보다 용이하게 웨이퍼의 분리를 행할 수 있다.
또한，제1 실시 형태에서는, 기판(11)의 표면 상의 홈부(30)와 대향하는 영역에, 제1 방향(C 방향)에 평행하게 연장되는 홈부(11a)가 형성되어 있으므로, 홈부(11a)의 부분에서, C 방향을 따라 용이하게 기판(11)을 분할할 수 있다. 또한，홈부(11a) 상에 형성되는 반도체층(12)의 두께, 즉, 홈부(30)에서의 반도체층(12)의 두께를 다른 영역에 형성되는 반도체층(12)의 두께보다 작게 할 수 있으므로，홈부(11a) 상의 홈부(30)에서, 반도체층(12)의 A 방향(B 방향)으로의 분단을 용이하게 행할 수 있다.
또한，제1 실시 형태에서는, 홈부(11a)의 깊이 D3(=약 5㎛)이, 반도체층(12)의 두께보다도 크게 형성됨으로써, 반도체층(12)을 A 방향(B 방향)으로 분단하기 위한 홈부(30)를, 기판(11)의 표면 상에 결정 성장하는 반도체층(12)에 용이하게 형성할 수 있다.
또한，제1 실시 형태에서는, 홈부(30)를, 반도체층(12)의 표면으로부터 기판(11)의 일부까지 도달하도록 구성함으로써, 소자 분리시에, 홈부(30)에 의해 두께가 작아진 기판(11)의 부분에서 용이하게 분리(칩화)할 수 있다.
또한，제1 실시 형태에서는, 홈부(30)를, 릿지부(12a)가 연장되는 방향(C 방향)과 직교하는 방향(A 방향)의 폭이 윗쪽을 향해서 크게 되도록 형성함으로써, 바 상태의 웨이퍼의 하면(기판(11)의 이면)측이 열리도록 소자 분리를 행할 때, 분리에 의해 절곡되려고 하는 반도체층(12)의 단부끼리(홈부(30)의 내측면)가 접촉하기 어려워지므로, 소자 분리시에 반도체층(12)이 손상되는 것을 억제할 수 있다.
또한，제1 실시 형태에서는, 벽개 도입용 단차(19a 및 19b)를, 릿지부(12a)가 연장되는 방향과 직교하는 방향(A 방향(B 방향))의 폭이 윗쪽을 향해서 크게 되도록 형성함으로써, 벽개 도입용 단차(19a 및 19b)의 단부를 레이저 조사 등에 의해 형성할 때의 에너지가, 벽개 도입용 단차(19a 및 19b)의 저부를 레이저 조사 등에 의해 형성할 때의 에너지보다도 작게 할 수 있으므로，벽개 도입용 단차(19a 및 19b)의 단부에 가까운 릿지부(12a)에의 열 영향을 억제할 수 있음과 함께，릿지부(12a)의 열화를 억제할 수 있다.
또한，제1 실시 형태에서는, 홈부(30) 및 벽개 도입용 단차(19a(19b))를, 홈부(30)와 벽개 도입용 단차(19a(19b))가 교차하는 영역의 깊이 D2(=약 25㎛)가, 홈부(30)와 벽개 도입용 단차(19a(19b))가 교차하지 않는 영역에서의 홈부(30)의 깊이 D0(=약 5㎛) 및 벽개 도입용 단차(19a(19b))의 깊이 D1(=약 20㎛)보다도 크게 형성함으로써, 제조 프로세스에서 웨이퍼를 바 상태로 벽개할 때에, 기판(11)의 내부까지 보다 깊게 형성된 벽개 도입용 오목부(19)를 기점으로 하여 벽개되므로，평활한 벽개면(17 및 18)(공진기 끝면)을 보다 용이하게 얻을 수 있다.
또한，제1 실시 형태에서는, 분리 도입용 단차(20a 및 20b)를, 릿지부(12a)(광 도파로)의 벽개면(17)으로부터 벽개면(18)까지의 길이와 실질적으로 동일한 길이를 갖도록 형성함으로써, 소자 분리에 의해 GaN계 반도체 레이저 칩(200)을 형성할 때에, 분리 도입용 단차(20a 및 20b)가 연장되는 C 방향으로 웨이퍼의 분리를 확실하게 행할 수 있다.
또한，제1 실시 형태에서는, 분리 도입용 단차(20a 및 20b)를, n측 전극(16)과 기판(11)에 형성함으로써 분리 도입용 단차(20a(20b))가 n측 전극(16)의 하면으로부터 기판(11)의 일부까지 도달하도록 구성함으로써, 제조 프로세스에서의 소자 분리시에, 분리 도입용 단차(20a(20b))에 의해 두께가 작아진 기판(11)의 부분에서 용이하게 분리(칩화)할 수 있다.
또한，제1 실시 형태에서는, 기판(11) 및 반도체층(12)을, GaN 등의 질화물계 반도체에 의해 구성함으로써, 광 도파로가 손상되는 것이 억제되고, 또한, 레이저 특성이 열화되는 것이 억제된 GaN계 반도체 레이저 칩(200)을 형성할 수 있다.
또한，제1 실시 형태의 제조 프로세스에서는, GaN계 반도체 레이저 칩(200)이, 반도체층(12)의 중앙부로부터 폭 방향의 한쪽측(A 방향측)으로 치우친 영역에 광 도파로를 갖도록, 분리(칩화)하는 공정을 설정하고 있다. 즉, 분리를 행하는 공정에 의해 형성되는 반도체층(12)의 제1 소자 측면(201)과 제2 소자 측면(202) 사이에 위치하는 광 도파로를 구성하는 릿지부(12a)는, 반도체층(12)의 중앙부로부터 제2 소자 측면(202)측으로 치우친 영역에 배치된다. 이것에 의해，반도체층(12)의 상면측에 급전하기 위해 반도체층(12)의 상면측의 중앙부에 금속선을 본딩하는 경우에, 광 도파로를 구성하는 릿지부(12a) 상에 금속선이 본딩되는 것을 억제할 수 있으므로，본딩시에 광 도파로를 구성하는 릿지부(12a)가 손상되는 것을 억제할 수 있다. 그 결과, 레이저 특성이 열화되는 것을 억제할 수 있다.
또한，제1 실시 형태의 제조 프로세스에서는, 복수의 광 도파로(릿지부(12a))와 평행하게 연장되는 홈부(30)를 포함하는 반도체층(12)을 형성하는 공정을 구비하고，이 홈부(30)에서의 반도체층(12)의 두께는, 홈부(30) 이외의 영역에서의 반도체층(12)의 두께보다도 작게 형성되어 있다. 이것에 의해，홈부(30)에 의해, 반도체층(12)은, 홈부(30)를 중심으로 하여 홈부(30)가 연장되는 방향(C 방향)과 직교하는 방향(반도체 레이저 소자의 폭 방향)으로 분단된다. 이것에 의해，반도체층 형성시에 기판(11)과 반도체층(12)의 격자 상수의 차에 기인하여 광 도파로가 연장되는 방향(C 방향)에 발생하는 인장 응력보다도, 이 방향과 직교하는 방향(반도체 레이저 소자의 폭 방향)에 발생하는 인장 응력을 작게 할 수 있다. 이 결과, 벽개 시에, 벽개 도입용 오목부(19) 사이에 자발적으로 생기는 마이크로크랙이, 광 도파로가 연장되는 방향으로 단차가 생기면서 형성되는 것이 억제되므로，벽개가 양호하게 행해져 평활한 벽개면(17 및 l8)(공진기 끝면으로 되는 광 도파로의 끝면을 포함하는 측면)이 얻어진다. 이것에 의해，광 도파로를 구성하는 릿지부(12a)가 손상되는 것을 억제할 수 있다.
또한，제1 실시 형태의 제조 프로세스에서, 기판(11) 상에 반도체층(12)을 적층하여, 광 도파로로부터 소정의 거리만큼 두고 떨어진 위치에 홈부(30)를 형성하는 경우, 홈부(30)를, 릿지부(12a)(광 도파로)를 형성하는 영역 근방으로부터 소정의 거리만큼 떨어져 형성함으로써, 홈부(30)에 의해 생기는 결정 성장층의 흐트러짐이 릿지부(12a)에 영향을 주는 것을 억제할 수 있으므로，소자의 레이저 특성이 열화되는 것을 보다 한층 억제할 수 있다.
또한，제1 실시 형태의 제조 프로세스에서는, 복수의 광 도파로(릿지부(12a)) 사이에, 홈부(30)와 교차함과 함께, 광 도파로가 연장되는 소정의 방향(기판(11)의 표면에 평행한 제1 방향(C 방향)과 직교하는 방향(A 방향(B 방향))으로 연장되도록, 반도체층(12)측으로부터 복수의 벽개 도입용 오목부(19)를 형성하는 공정을 구비하고 있다. 즉, 복수의 광 도파로간의 반도체층(12)의 표면으로서 광 도파로로부터 떨어진 영역에, 홈부(30)와 교차함과 함께, 제1 방향(C 방향)과 직교하는 방향(A 방향(B 방향))으로 연장되는 복수의 벽개 도입용 오목부(19)를 형성하는 공정을 구비하고 있다. 이것에 의해，벽개 도입용 오목부(19)를 광 도파로로부터 떨어진 위치에 형성할 수 있으므로，벽개 도입용 오목부(19)를 반도체층(12)측으로부터 형성할 때에, 광 도파로를 구성하는 릿지부(12a)가 손상되는 것을 억제할 수 있다. 이것에 의해서도, 소자의 레이저 특성이 열화되는 것을 억제할 수 있다.
또한，제1 실시 형태의 제조 프로세스에서는, 반도체층(12)을 형성하는 공정이, 서로 다른 2개의 간격 W7 및 W8을 교대로 갖는 복수의 릿지부(12a)(광 도파로)와, 이 2개의 간격 중 큰 간격 W8(=약 260㎛)을 갖는 인접하는 릿지부(12a)(광 도파로) 사이에 위치하는 홈부(30)를 형성하는 공정을 포함함으로써, 분리(칩화)를 행하는 공정에 의해 형성되는 반도체층(12)의 제1 소자 측면(201)과 제2 소자 측면(202) 사이에 위치하는 릿지부(12a)(광 도파로)를, 반도체층(12)의 중앙부로부터 제2 소자 측면(202)측으로 치우친 영역에 용이하게 배치할 수 있다.
또한，제1 실시 형태의 제조 프로세스에서는, 분리(칩화)를 행하는 공정을, 홈부(30)를 따라 행함으로써, 웨이퍼는, 릿지부(12a)(광 도파로)가 형성된 위치로부터 떨어진 홈부(30)를 따라 분리되므로，소자 분리시에 릿지부(12a)가 손상되는 것을 용이하게 억제할 수 있다.
또한，제1 실시 형태의 제조 프로세스에서는, 분리(칩화)를 행하는 공정에 앞서서, 기판(11)의 표면과 반대측의 이면측에 제1 방향(C 방향)에 평행하게 연장되는 분리 도입용 오목부(20)를 형성하는 공정을 행함으로써, 기판(11)을 사이에 두고 서로 대향하는 홈부(30)와 분리 도입용 오목부(20)에 의해 두께가 작아진 기판(11)의 부분에서 C 방향을 따라 확실하게 소자 분리(칩화)를 행할 수 있다.
또한，제1 실시 형태의 제조 프로세스에서는, 분리 도입용 오목부(20)를, 홈부(30)와 대향하는 영역에 형성함과 함께，분리(칩화)를 행하는 공정을, 홈부(30) 및 분리 도입용 오목부(20)를 따라 행함으로써, 기판(11)의 두께를 홈부(30)와 분리 도입용 오목부(20)에 의해 더 얇게 할 수 있으므로，C 방향을 따라, 보다 용이하게 웨이퍼의 분리를 행할 수 있다.
또한，제1 실시 형태의 제조 프로세스에서는, 분리(칩화)를 행하는 공정이, 릿지부(12a)(광 도파로)가 형성된 한쪽측(A 방향측)과는 반대측(B 방향측)의 영역에, 벽개 도입용 단차(19a(19b))를 갖도록 분리를 행하는 공정을 포함함으로써, 벽개 도입용 단차(19a(19b))가 릿지부(12a)(광 도파로)가 배치된 영역으로부터 B 방향측으로 멀어지게 된 상태에서 GaN계 반도체 레이저 칩(200)이 얻어진다. 이 결과, 벽개 도입용 단차(19a(19b))의 평면적인 위치를 관찰함으로써, 릿지부(12a)가 손상되지 않도록 금속선의 본딩 위치를 결정할 수 있다.
또한，벽개 도입용 단차(19a(19b))를 릿지부(12a)(광 도파로)로부터 떨어진 위치에 형성할 수 있으므로，벽개 도입용 단차(19a(19b))를 반도체층(12)측으로부터 형성할 때에, 릿지부(12a)(광 도파로)가 손상되는 것을 억제할 수 있다. 이것에 의해서도, 레이저 특성이 열화되는 것을 억제할 수 있다. 또한，벽개 도입용 단차(19a(19b))를 갖는 부분의 영역만큼 GaN계 반도체 레이저 칩(200)의 사이즈가 커지므로, 제조 프로세스에서의 소자의 취급을 용이하게 행할 수 있다.
또한，제1 실시 형태의 제조 프로세스에서는, 반도체층(12)을 형성하는 공정이, 기판(11)의 표면 상에 제1 방향(C 방향)에 평행하게 연장되는 오목 형상의 홈부(11a)를 형성하는 공정과, 홈부(11a)가 형성된 기판(11)의 표면 상에 반도체층(12)을 결정 성장시키는 공정을 포함함으로써, 홈부(11a) 상에 퇴적하는 반도체층(12)과 홈부(11a) 이외의 기판(11)의 표면 상에 퇴적하는 반도체층(12)의 결정 성장 속도를 제어할 수 있으므로，홈부(11a) 상에 반도체층(12)을 A 방향(B 방향)으로 분단하는 반도체층(12)으로 이루어지는 홈부(30)를 용이하게 형성할 수 있다.
또한，제1 실시 형태의 제조 프로세스에서는, 반도체층(12)을 결정 성장시키는 공정이, 홈부(11a)의 깊이 D3(=약 5㎛)보다 작은 두께를 갖는 반도체층(12)을 결정 성장시키는 공정을 포함함으로써, 홈부(11a) 상에 퇴적하는 반도체층(12)의 결정 성장 속도와, 홈부(11a) 이외의 기판(11)의 표면 상에 퇴적하는 반도체층(12)의 결정 성장 속도의 차를 보다 현저하게 할 수 있으므로, 홈부(11a) 상에 반도체층(12)으로 이루어지는 홈부(30)를 확실하게 형성할 수 있다.
<제1 실시 형태의 제1 변형예>
도 13을 참조하여, 이 제1 실시 형태의 제1 변형예에서는, 상기 제1 실시 형태와 달리, 기판(11)까지 달하지 않는 깊이를 갖는 벽개 도입용 단차(19c 및 19d)가 반도체층(12)에 형성되어 있는 경우에 대하여 설명한다. 또한，벽개 도입용 단차(19c 및 19d)는, 본 발명의 「제1 오목부」의 일례이다.
여기에서, 제1 실시 형태의 제1 변형예에 따른 GaN계 반도체 레이저 칩(소자)(205)에서는, 도 13에 도시한 바와 같이, 반도체층(12) 및 전류 블록층(14)에는, 벽개면(17 및 18)의 경계에, GaN계 반도체 레이저 칩(205)의 상면으로부터, 깊이 D11(=약 15㎛)을 갖는 벽개를 행하기 위한 벽개 도입용 단차(19c 및 19d)가 형성되어 있다. 즉, GaN계 반도체 레이저 칩(205)의 칩화 프로세스에서, 벽개 도입용 단차(19c 및 19d)는, 홈부(30)와 교차하고 있지 않는 영역에서는 저부가 기판(11)까지 도달하지 않도록 형성됨과 함께，홈부(30)와 교차하는 영역에서는 깊이 D21(=약 20㎛)을 갖도록 형성된다.
또한，제1 실시 형태의 제1 변형예에 따른 GaN계 반도체 레이저 칩(205)의 그 밖의 구조 및 제조 프로세스는, 상기 제1 실시 형태와 마찬가지이므로, 효과에 대해서도 상기 제1 실시 형태와 마찬가지이다.
<제1 실시 형태의 제2 변형예>
도 12, 도 14 및 도 15를 참조하여, 이 제1 실시 형태의 제2 변형예에서는, 상기 제1 실시 형태의 제조 프로세스와 달리，1개의 홈부(30)와 대향하는 위치의 분리 도입용 오목부(20)로부터 A 방향(B 방향)에 인접하는 분리 도입용 오목부(20)까지의 사이에서, 3개의 GaN계 반도체 레이저 칩(소자)(210, 210a 및 210b)을 소자 분리하여 얻은 경우에 대하여 설명한다.
이 제1 실시 형태의 제2 변형예에 따른 GaN계 반도체 레이저 칩에서는, 도 14에 도시한 바와 같이, 상기 제1 실시 형태와 마찬가지의 소자 구조를 갖는 GaN계 반도체 레이저 칩(210(210a)) 외에，1개의 GaN계 반도체 레이저 칩(210b)이 얻어지도록 구성되어 있다. 또한，GaN계 반도체 레이저 칩(210b)의 릿지부(12a)는, 소자의 중앙부로부터 한쪽측(B 방향측)으로 치우친 영역에 형성되어 있다. 또한，GaN계 반도체 레이저 칩(210b)의 반도체층 구조는, GaN계 반도체 레이저 칩(210)과 마찬가지이다.
즉, 제1 실시 형태의 제2 변형예에 따른 제조 프로세스에서는, 도 15에 도시한 바와 같이, 웨이퍼 프로세스에서, <11-20> 방향(A 방향(B 방향))에 인접하는 홈부(30)(사선부) 사이에, <1-100> 방향(C 방향)에 스트라이프 형상으로 연장되는 3개의 릿지부(12a)를 형성한다. 또한，3개의 릿지부(12a)는, 간격 W20에서 기판(11)에 형성된 홈부(11a)(홈부(30))의 중앙으로부터, 간격 W21, W22 및 W23의 순서대로 A 방향 및 B 방향으로 각각 거리를 두고 형성된다. 따라서，홈부(30)를 사이에 두고 A 방향(B 방향)에 인접하는 2개의 릿지부(12a)는, 인접하는 릿지부(12a) 사이의 3개의 간격 중 최대의 간격(W24(=W21+W21))을 갖도록 형성된다. 또한，서로 인접하는 릿지부(12a) 사이의 간격의 크기는, W24>W23>W22의 순으로 작아지도록 형성된다.
또한，바 형상 벽개 후의 칩화 프로세스에서는, 홈부(30)와 대향하는 위치에 분리 도입용 오목부(20)를 형성하는 것 외에, 간격 W22의 영역의 인접하는 p측 패 드 전극(15) 사이 및 간격 W23의 영역의 인접하는 p측 패드 전극(15) 사이에, 각각, C 방향으로 연장되는 분리 도입용 오목부(220)(2개소)를 형성한 후, 도 12에 도시한 칩화의 방법과 마찬가지의 방법에 의해, GaN계 반도체 레이저 칩(210a, 210b 및 210)의 순으로 각 칩을 얻는다.
<제1 실시 형태의 제3 변형예>
도 12, 도 16 및 도 17을 참조하여, 이 제1 실시 형태의 제3 변형예에서는, 상기 제1 실시 형태의 제2 변형예와 달리，1개의 홈부(30)와 대향하는 위치의 분리 도입용 오목부(20)로부터 A 방향(B 방향)에 인접하는 분리 도입용 오목부(20)까지의 사이에서, 4개의 GaN계 반도체 레이저 칩(소자)(210, 210a, 210b 및 210c)를 소자 분리하여 얻은 경우에 대하여 설명한다.
제1 실시 형태의 제3 변형예에 따른 GaN계 반도체 레이저 칩에서는, 도 16에 도시한 바와 같이, 상기 제1 실시 형태와 마찬가지의 소자 구조를 갖는 GaN계 반도체 레이저 칩(210(210a)) 외에，2개의 GaN계 반도체 레이저 칩(210b 및 210c)이 얻어지도록 구성되어 있다. 또한，GaN계 반도체 레이저 칩(210c)의 반도체층 구조는, GaN계 반도체 레이저 칩(210b)과 마찬가지이다.
즉, 제1 실시 형태의 제3 변형예에 따른 제조 프로세스에서는, 도 17에 도시한 바와 같이, 웨이퍼 프로세스에서, <11-20> 방향에 인접하는 홈부(30)의 사이에, <1-100> 방향에 스트라이프 형상으로 연장되는 4개의 릿지부(12a)를 형성한다. 또한，4개의 릿지부(12a)는, 간격 W30에서 기판(11)에 형성된 홈부(11a)(홈부(30))의 중앙으로부터, 간격 W31, W32, W33 및 W32의 순으로 A 방향 및 B 방향으로 각각 떨 어져서 형성된다. 따라서，홈부(30)를 사이에 두고 A 방향(B 방향)에 인접하는 2개의 릿지부(12a)는, 인접하는 릿지부(12a) 사이의 간격 중의 최대의 간격(W34(=W31+W31))을 갖도록 형성된다. 또한，서로 인접하는 릿지부(12a) 사이의 간격의 크기는, W34≥W33>W32의 순으로 작아지도록 형성된다.
또한，바 형상 벽개 후의 칩화 프로세스에서는, 홈부(30)와 대향하는 위치에 분리 도입용 오목부(20)를 형성하는 것 외에, 간격 W32의 영역의 인접하는 p측 패드 전극(15) 사이 및 간격 W33의 영역의 인접하는 p측 패드 전극(15) 사이에, 각각, C 방향으로 연장되는 분리 도입용 오목부(220)(3개소)를 형성한 후, 도 12에 도시한 칩화의 방법과 마찬가지의 방법에 의해, GaN계 반도체 레이저 칩(210a, 210c, 210b 및 210)의 순으로 각 칩을 얻는다.
또한，상기 제1 실시 형태의 제2 변형예 및 제3 변형예의 효과는, 상기 제1 실시 형태와 마찬가지이다.
<제2 실시 형태>
우선，도 18을 참조하여, 이 제2 실시 형태에서는, 상기 제1 실시 형태와 달리, 직선 형상의 결정 결함이 많은 영역을 갖는 n형 GaN으로 이루어지는 기판(41)을 이용하여, GaN계 반도체 레이저 칩(250)을 형성하는 경우에 대하여 설명한다. 또한，제2 실시 형태에서 이용하는 n형 GaN으로 이루어지는 기판(41)은, 소정의 영역에 직선 형상으로 결정 결함을 집중하여 형성함으로써, 그 이외의 넓은 영역의 결정 결함을 저감시킨 기판이다.
이 제2 실시 형태에 따른 GaN계 반도체 레이저 칩(소자)(250)에서는, 도 18 에 도시한 바와 같이, 상기 제1 실시 형태와 마찬가지로，n형 GaN으로 이루어지는 기판(41) 상에, C 방향에 스트라이프 형상(가늘고 긴 형상)으로 연장되는 광 도파로를 구성하는 릿지부(42a)를 포함하는 반도체층(42)이 형성되어 있다. 또한，릿지부(42a)는, 본 발명의 「광 도파로」의 일례이다.
여기에서, 제2 실시 형태에서는, 기판(41) 및 반도체층(42)의 B 방향측의 단부 근방에는, 결정 결함이 많은 영역(60)이 형성되어 있다. 또한，도 18에 도시한 바와 같이, 기판(41) 상에는, 영역(60)을 포함하도록, 반도체층(42)측으로부터 릿지부(42a)가 연장되는 방향(C 방향)과 평행한 방향으로 연장되는 홈부(70)가 형성되어 있다. 또한，홈부(70)는, 후술하는 제조 프로세스에서 기판(41)의 표면에 형성된 홈부(41a) 상에 겹치도록 형성되어 있다. 또한，홈부(70)는, 본 발명의 「제1 영역」의 일례, 홈부(41a)는, 본 발명의 「제3 오목부」의 일례이다. 또한，도 18에서는 홈부(70)를 구성하는 반도체층(42)의 두께를 약간 과장하여 도시하고 있다.
또한，광 도파로를 구성하는 릿지부(42a)와 직교하도록, GaN계 반도체 레이저 칩(250)의 공진기 끝면을 구성하는 2개의 벽개면(47 및 48)이 형성되어 있다.
또한，기판(41), 반도체층(42) 및 전류 블록층(44)에는, 상기 제1 실시 형태와 마찬가지로，GaN계 반도체 레이저 칩(250)의 B 방향측의 단부까지 연장되도록, 약 60㎛의 A 방향(B 방향)의 길이를 갖는 벽개 도입용 단차(49a 및 49b)가 형성되어 있다. 또한，벽개 도입용 단차(49a 및 49b)는, 본 발명의 「제1 오목부」의 일례이다.
또한，제2 실시 형태에서는, 기판(41) 및 n측 전극(16)에는, 상기 제1 실시 형태와 마찬가지로，GaN계 반도체 레이저 칩(250)의 이면측으로부터, 릿지부(42a)가 연장되는 방향(C 방향)을 따라, 분리를 행하기 위한 분리 도입용 단차(50a 및 50b)가 각각 형성되어 있다. 또한，분리 도입용 단차(50a 및 50b)는, 본 발명의 「제2 오목부」의 일례이다. 또한，제2 실시 형태의 그 밖의 구조는, 상기 제1 실시 형태와 마찬가지이다.
다음으로，도 18 및 도 19를 참조하여, 제2 실시 형태에 따른 GaN계 반도체 레이저 칩(250)의 웨이퍼 상태에서의 제조 프로세스(웨이퍼 프로세스)에 대하여 설명한다.
우선，도 18에 도시한 바와 같이, 상기 제1 실시 형태와 마찬가지의 프로세스를 이용하여, 에칭 기술에 의해 n형 GaN으로 이루어지는 기판(41)의 주 표면에, 약 40㎛의 폭(홈폭)을 가짐과 함께，약 5㎛의 깊이를 갖는 C 방향으로 연장되는 홈부(41a)를 형성한다. 이 때, 제2 실시 형태에서는, 기판(41)의 결정 결함이 많은 영역(60)을 포함하도록 홈부(41a)를 형성한다.
그 후, 기판(41) 상에, p측 컨택트층(도시 생략)까지를 형성한다. 이 경우, 제2 실시 형태에서는, 도 19에 도시한 바와 같이, 기판(41)의 결정 결함이 많은 영역(60) 상에 형성되는 반도체층(42)의 영역도, 결정 결함이 많은 영역(60)으로 된다. 또한，도 19에서는, 결정 결함이 많은 영역(60)을 포함하도록 반도체층(42)의 홈부(70)(해칭 영역)가 형성되는 모습을 나타내고 있다.
그리고, 상기 제1 실시 형태와 마찬가지의 프로세스를 이용하여, 릿지 부(42a) 및 p측 전극(13)을 형성한다. 이 때, 도 19에 도시한 바와 같이, 소정의 간격 W9(=약 140㎛) 및 간격 W10(=약 260㎛)의 서로 다른 2개의 간격을 교대로 갖도록, 복수의 릿지부(42a)를 형성한다.
또한，제2 실시 형태에서는, 도 19에 도시한 바와 같이, 기판(41) 및 반도체층(42)의 결정 결함이 많은 영역(60)이, 서로 다른 2개의 간격 중 큰 간격 W10(=약 260㎛)을 갖는 릿지부(42a)(광 도파로) 사이의 중간 위치에 배치되도록, 릿지부(42a)(광 도파로)를 형성한다. 또한，제2 실시 형태의 그 밖의 웨이퍼 상태에서의 제조 프로세스(웨이퍼 프로세스) 및 웨이퍼 프로세스 후의 칩화 프로세스 등은, 상기 제1 실시 형태의 제조 프로세스와 마찬가지이다. 이와 같이 하여, 약 200㎛의 소자 폭 및 약 400㎛의 C 방향의 길이를 갖는 GaN계 반도체 레이저 칩(250 및 250a)(도 18 참조)이 다수 제조된다.
제2 실시 형태의 제조 프로세스에서는, 상기한 바와 같이, 서로 다른 2개의 간격 W9 및 W10 중 큰 간격 W10(=약 260㎛)을 갖는 인접하는 릿지부(42a) 사이의 중간 위치에, 기판(41) 및 반도체층(42)의 결정 결함이 많은 영역(60)이 위치하도록, 복수의 릿지부(42a)를 형성함으로써, 릿지부(42a)를, 기판(41) 및 반도체층(22)의 결정 결함이 많은 영역(60)으로부터 떨어진 위치에 형성할 수 있으므로，기판(41) 및 반도체층(42)의 결정 결함이, 광 도파로를 구성하는 릿지부(42a)에 전파되는 것을 억제할 수 있다. 이것에 의해，GaN계 반도체 레이저 칩(250)의 신뢰성이 저하되는 것을 억제할 수 있다.
또한，제2 실시 형태에서는, 기판(41)의 결정 결함이 많은 영역(60)의 상부 영역에, 릿지부(42a)가 연장되는 C 방향과 평행하게 연장되도록, 반도체층(42)측으로부터 홈부(70)가 형성되어 있으며, 이 홈부(70)에서의 반도체층(42)의 두께가 홈부(70) 이외의 영역에서의 반도체층(42)의 두께보다도 작아져 있으므로, 홈부(70)에 의해, 반도체층(42)은, 홈부(70)를 중심으로 하여 홈부(70)가 연장되는 방향(C 방향)과 직교하는 방향(A 방향(B 방향))으로 분단된다. 이것에 의해，반도체층 형성시에 기판(41)(GaN)과 반도체층(42)(AlGaN)의 격자 상수의 차에 기인하여 릿지부(42a)가 연장되는 C 방향에 발생하는 인장 응력보다도, C 방향과 직교하는 A 방향(B 방향)에 발생하는 인장 응력을 작게 할 수 있다. 이 결과, 서로 인접하는 벽개 도입용 오목부(49) 사이에 자발적으로 생기는 마이크로크랙이, C 방향에 단차가 생기면서 형성되는 것이 억제되므로，복수의 벽개 도입용 오목부(49)를 따라 벽개가 양호하게 행해져 평활한 벽개면(47 및 48)(공진기 끝면)이 얻어진다. 이것에 의해，광 도파로를 구성하는 릿지부(42a)가 손상되는 것을 억제할 수 있다. 또한，제2 실시 형태의 그 밖의 효과는, 상기 제1 실시 형태와 마찬가지이다.
<제2 실시 형태의 변형예>
도 20을 참조하여, 이 제2 실시 형태의 변형예에서는, 상기 제2 실시 형태와 달리, 2개의 홈부(71)가, 기판(41)의 결정 결함이 많은 영역(60)의 양단을 둘러싸도록 반도체층(42)에 형성되는 경우에 대하여 설명한다.
여기에서, 제2 실시 형태의 변형예에서의 GaN계 반도체 레이저 칩(소자)(260(260a))의 제조 프로세스에서는, 도 20에 도시한 바와 같이, n형 GaN으로 이루어지는 기판(41)의 결정 결함이 많은 영역(60)의 양단을 둘러싸도록 기판(41) 에 C 방향으로 연장되는 2개의 홈부(41b)를 형성한다. 또한，홈부(41b)는, 본 발명의 「제3 오목부」의 일례이다.
그 후, 제2 실시 형태와 마찬가지로，기판(41) 상에 p측 컨택트층(도시 생략)까지를 형성한다. 이것에 의해，도 20에 도시한 바와 같이, 기판(41)의 결정 결함이 많은 영역(60)의 양단을 둘러싸도록, 반도체층(42)에 2개의 홈부(71)가 형성된다. 또한，이 경우, 2개의 홈부(71)가, 벽개 도입용 오목부(49)의 길이 방향(A 방향(B 방향))의 단부로부터, 각각 릿지부(42a)의 방향으로 비어져 나오지 않도록 형성되는 것이 바람직하다. 또한，홈부(71)는, 본 발명의 「제1 영역」의 일례이다.
또한，제2 실시 형태의 변형예의 그 밖의 구조 및 제조 프로세스는, 상기 제2 실시 형태와 마찬가지이다.
이 제2 실시 형태의 변형예와 같이 구성하여도, C 방향(도 20 참조)으로 연장되는 2개의 홈부(71)에서의 반도체층(42)의 두께가 홈부(71) 이외의 영역에서의 반도체층(42)의 두께보다도 작아져 있다. 이것에 의해，홈부(71)에 의해, 반도체층(42)에 발생하는 C 방향과 직교하는 A 방향(B 방향)의 인장 응력을 완화할 수 있으므로，서로 인접하는 벽개 도입용 오목부(49) 사이에, 국소적인 단차 형상을 가지면서 마이크로크랙이 발생하는 것을 억제할 수 있다. 이것에 의해 양호한 벽개성이 얻어지므로, 평활한 벽개면(47 및 48)(공진기 끝면)을 형성할 수 있다. 또한，제2 실시 형태의 변형예의 그 밖의 효과는, 상기 제2 실시 형태와 마찬가지이다.
<제3 실시 형태>
도 21∼도 23을 참조하여, 이 제3 실시 형태에서는, 상기 제2 실시 형태와 달리, 반도체층(42)을 결정 성장시키기 전의 n형 GaN으로 이루어지는 기판(41) 상에, 결정 성장을 저해하는 작용을 갖는 SiO2 등으로 이루어지는 선택 성장용의 스트라이프 마스크(80)를 형성함으로써, 반도체층(42)에 홈부(81)를 형성하는 경우에 대하여 설명한다.
이 제3 실시 형태에 따른 GaN계 반도체 레이저 칩(소자)(300(300a))에서는, 도 21에 도시한 바와 같이, 상기 제2 실시 형태와 마찬가지로，기판(41) 상에, C 방향에 스트라이프 형상(가늘고 긴 형상)으로 연장되는 광 도파로를 구성하는 릿지부(42a)를 포함하는 반도체층(42)이 형성되어 있다.
여기에서, 제3 실시 형태에서는, 기판(41) 상에는, 반도체층(42)의 측면과 기판(41)의 상면에 의해, 릿지부(42a)가 연장되는 방향(C 방향)과 평행한 방향으로 연장되는 홈부(81)가 형성되어 있다. 또한，홈부(81)는, GaN계 반도체 레이저 칩(300)의 B 방향측의 끝면으로부터 A 방향으로 폭 W0(=약 10㎛)을 가짐과 함께，GaN계 반도체 레이저 칩(300)의 상면으로부터, 기판(41)을 향해서 깊이 D0(=약 5㎛)을 갖도록 형성되어 있다. 또한，홈부(81)는, 본 발명의 「제1 영역」의 일례이다. 또한，제2 실시 형태와는 달리，홈부(81)와 대향하는 기판(41)의 표면에는, 홈부는 형성되어 있지 않다.
또한，제3 실시 형태에서는, SiO2으로 이루어지는 전류 블록층(44)의 상면 상의 소정의 영역을 피복하도록 p측 전극(13) 및 p측 패드 전극(15)이 형성되어 있 다. 또한，제3 실시 형태의 그 밖의 구조는, 상기 제2 실시 형태와 마찬가지이다.
또한，제3 실시 형태에서의 GaN계 반도체 레이저 칩(300)의 제조 프로세스에서는, 도 22에 도시한 바와 같이, 우선, 평탄한 기판(41) 상에, 결정 성장을 저해하는 작용을 갖는 SiO2 등으로 이루어지는 선택 성장용의 스트라이프 마스크(80)를 릿지부(42a)가 연장되는 방향(도 21의 C 방향)에 소정의 두께로 형성한다. 그 때, 선택 성장용의 스트라이프 마스크(80)는, 기판(41)의 결정 결함이 많은 영역(60)의 상면을 덮도록 형성된다.
그 후, 도 22에 도시한 바와 같이, 버퍼층(21) 및 n형 클래드층(22)의 순으로 순차적으로 반도체층을 적층함으로써 반도체층(42)을 형성한다. 그 때, p형 클래드층(27) 상에 p측 컨택트층(28)을 형성한 후에, p측 컨택트층(28) 상의 소정의 영역에 C 방향(도 21 참조)으로 연장되도록 릿지부 형성용의 SiO2 마스크(82)를 형성한다. 그리고, 에칭 기술을 이용하여, C 방향으로 연장되는 SiO2마스크(82)를 마스크로 하여, p측 컨택트층(28)과 p형 클래드층(27)의 상면으로부터 소정의 영역을 에칭한다. 이것에 의해，p측 컨택트층(28) 및 p형 클래드층(27)의 볼록부에 의해 구성되는 약 1.5㎛의 폭을 갖는 릿지부(42a)가 형성된다.
다음으로，도 23에 도시한 바와 같이, 불화수소산 등에 의한 웨트 에칭에 의해, 선택 성장용의 스트라이프 마스크(80) 및 SiO2 마스크(82)를 제거한다. 그 후, 플라즈마 CVD법을 이용하여, 선택 성장용의 스트라이프 마스크(80)가 제거된 기 판(41) 및 반도체층(42)을 피복하도록, 약 300㎚의 두께를 갖는 SiO2막으로 이루어지는 전류 블록층(44)을 다시 형성한다. 이것에 의해，A 방향(B 방향)에 인접하는 반도체층(42) 사이에 C 방향(도 21 참조)으로 연장되는 홈부(81)가 형성된다. 그리고, 에칭 기술을 이용하여, 릿지부(42a) 상부의 전류 블록층(44)을 제거한 후, 도 23에 도시한 바와 같이, 진공 증착법을 이용하여, 릿지부(42a)의 상부 및 전류 블록층(44)의 상면의 소정의 영역을 피복하도록 p측 전극(13) 및 p측 패드 전극(15)을 순차적으로 형성한다.
또한，제3 실시 형태에 따른 GaN계 반도체 레이저 칩(300)의 제조 프로세스(상기 이외의 웨이퍼 프로세스 및 칩화 프로세스)는, 상기 제2 실시 형태의 제조 프로세스와 마찬가지이다.
이 제3 실시 형태와 같이 구성함으로써, C 방향(도 21 참조)으로 연장되는 홈부(81)에는 반도체층(42)이 형성되어 있지 않고, 이 홈부(81)에서의 반도체층(42)의 두께를 제로로 할 수 있다. 이것에 의해，반도체층(42)는, 홈부(81)를 중심으로 하여 홈부(81)가 연장되는 방향(C 방향)과 직교하는 방향(A 방향(B 방향))으로 완전하게 분단된다. 그 결과, 반도체층(42)에 발생하는 C 방향과 직교하는 A 방향(B 방향)의 인장 응력을 보다 한층, 완화할 수 있으므로, 서로 인접하는 벽개 도입용 오목부(49) 사이에, 국소적인 단차 형상을 가지면서 마이크로크랙이 발생하는 것을 더 억제할 수 있다. 이것에 의해 양호한 벽개성이 얻어지므로, 평활한 벽개면(47 및 48)(공진기 끝면)을 형성할 수 있다. 또한，제3 실시 형태의 그 밖의 효과는, 상기 제2 실시 형태와 마찬가지이다.
<제4 실시 형태>
도 24∼도 26을 참조하여, 이 제4 실시 형태에서는, 상기 제1 실시 형태와 달리, GaN계 반도체 레이저 칩(소자)(400(400a))의 웨이퍼 프로세스 이후의 제조 프로세스(칩화 프로세스)에서, 벽개면(17(18))으로부터 본 단면 형상이, 사다리꼴 형상을 갖는 벽개 도입용 오목부(99)(벽개 도입용 단차(99a) 및 99b)를 형성하는 경우에 대하여 설명한다.
여기에서, 제4 실시 형태에서는, 도 24에 도시한 바와 같이, GaN계 반도체 레이저 칩(400)의 상면에, 깊이 D4(=약 50㎛)를 가짐과 함께，벽개면(17(18))으로부터 본 단면 형상이, 사다리꼴 형상을 갖도록 벽개 도입용 단차(99a 및 99b)(벽개 도입용 오목부(99))가 형성되어 있다. 즉, 도 24에 도시한 바와 같이, 벽개 도입용 단차(99a 및 99b)는, 내측면이 반도체층(12) 측으로부터 비스듬히 아래 방향을 향해서 형성됨과 함께，n형 GaN으로 이루어지는 기판(91)에 달하는 위치(깊이)에서 평탄한 저부를 갖도록 형성되어 있다. 또한, 벽개 도입용 오목부(99), 벽개 도입용 단차(99a 및 99b)는, 각각, 본 발명의 「제1 오목부」의 일례이다.
또한，도 25에 도시한 바와 같이, 벽개 도입용 단차(99a 및 99b)를 포함하는 벽개면(17 및 18)의 일부 영역에는, 릿지부(12a)가 연장되는 방향(C 방향)에 단차부(17a 및 18a)가 형성되어 있다. 즉, 벽개 도입용 단차(99a 및 99b)는, 평면적으로 보아(GaN계 반도체 레이저 칩(400)의 상면측으로부터 보아), 릿지부(12a)가 연장되는 방향(C 방향)에도, 벽개면(17 및 18)의 일부에 단차부(17a 및 18a)를 갖도 록 하는 형상으로 형성되어 있어도 된다.
또한，제4 실시 형태의 그 밖의 구조는, 상기 제1 실시 형태와 마찬가지이다. 또한，제4 실시 형태에 따른 GaN계 반도체 레이저 칩(400)의 제조 프로세스(웨이퍼 프로세스 및 칩화 프로세스)는, 상기 제1 실시 형태의 제조 프로세스와 마찬가지이다.
제4 실시 형태에서는, 상기한 바와 같이, 사다리꼴 형상을 갖는 벽개 도입용 오목부(99)(도 26 참조)를 형성함으로써, 벽개 도입용 오목부(99)의 단부를 형성할 때의 에너지가, 벽개 도입용 오목부(99)의 저부를 형성할 때의 에너지보다도 작기 때문에, 벽개 도입용 오목부(99)의 단부에 가까운 릿지부(12a)(도 24 참조)에의 악영향이 억제됨과 함께，릿지부(12a)의 열화를 억제할 수 있다. 이 결과, 벽개 도입용 오목부(99)의 길이 방향의 길이 L0(도 26 참조)을 보다 길게 형성할 수 있다. 또한，벽개 도입용 오목부(99)(도 26 참조)의 좌우의 사면부(내측면)의 각도 θ는, 약 30°∼약 60°의 범위에서 형성되는 것이 적정하며, 반도체 레이저 칩의 두께가 약 100㎛∼약 150㎛의 범위에서는, 벽개 도입용 오목부(99)의 깊이 D4(도 26 참조)는, 약 20㎛∼약 60㎛의 범위에서 형성되는 경우에 레이저 특성이 양호한 소자를 얻을 수 있었다.
또한，도 25에 도시한 바와 같이, 벽개면(17 및 18)의 일부에 단차부(17a 및 18a)를 갖도록 구성함으로써, 예를 들면, 벽개 후의 바 형상 소자에서, 반도체 레이저 칩의 출사측 끝면 및 반사측 끝면에, 끝면 코트막(단층막 또는 다층막으로 이루어지는 절연막)(도 25에 파선으로 나타냄)을 형성한 경우에, 끝면 코트막이 박리 되는 것을 억제할 수 있다. 즉, 완전한 평탄면으로 이루어지는 출사측 끝면(반사측 끝면)에 박막을 형성한 경우, 일부의 영역에 발생한 박리가 광범위하게 넓어지는 한편，상기한 바와 같이, 벽개면(17 및 18)의 일부에 단차부(17a 및 18a)가 형성되는 경우에는, 박막이 단차부(17a 및 18a)에도 강고하게 밀착하기 때문에, 끝면 코트막의 박리가 인접하는 반도체 레이저 칩에 전파되는 것을 저지할 수 있다.
또한，이와 같은 단차부(17a 및 18a)가 형성됨으로써, 바 형상 벽개시의 기계적인 스트레스나, 반도체 레이저 칩으로 하여 작동할 때의 열적 스트레스 등에 의해, 끝면 코트막(도 25에서, 파선으로 나타냄)이 박리되는 것을 억제할 수 있다.
또한，이와 같은 단차부(17a 및 18a)의 요철(도 25의 C 방향의 단차부의 깊이)에 대해서는, 끝면 코트막과의 밀착성의 관점으로부터, 끝면 코트막의 두께의 최소값(예를 들면, 약 50㎚)과 동일한 정도의 두께 이상이 바람직하다. 한편，단차부(17a 및 18a)의 요철이 지나치게 커지면, 공진기 길이 어긋남이 생기는 경우가 있기 때문에, 예를 들면, 반도체 레이저 칩을 광 픽업 장치에 실장하여 사용하는 것을 고려하면，공진기 길이의 변동의 허용 범위로부터 약 5㎚ 이하로 하는 것이 바람직하다. 또한，제4 실시 형태의 그 밖의 효과는, 상기 제1 실시 형태와 마찬가지이다.
<제5 실시 형태>
도 27 및 도 28을 참조하여, 이 제5 실시 형태에서는, 상기 제1 실시 형태와 달리, n형 GaN으로 이루어지는 기판(511)까지 달하지 않는 깊이를 갖는 홈부(530)가 반도체층(12)에 형성되어 있음과 함께，홈부(530)에 대응하는 기판(511)의 표면 에 홈부가 형성되어 있지 않은 경우에 대하여 설명한다. 또한, 홈부(530)는, 본 발명의 「제1 영역」의 일례이다.
여기에서, 제5 실시 형태에 따른 GaN계 반도체 레이저 칩(소자)(500)에서는, 도 27에 도시한 바와 같이, 반도체층(12)에, 릿지부(12a)가 연장되는 방향(C 방향)과 평행한 방향으로 연장되는 홈부(530)가 형성되어 있다. 또한, 홈부(530)는, GaN계 반도체 레이저 칩(500)(반도체층(12))의 B 방향측의 끝면으로부터 A 방향으로 폭 W0(=약 10㎛)을 가짐과 함께，GaN계 반도체 레이저 칩(500)의 상면으로부터, 반도체층(12)을 향해서 깊이 D5(=약 3㎛)를 갖도록 형성되어 있다.
즉, 제5 실시 형태의 제조 프로세스에서는, 도 28에 도시한 바와 같이, 웨이퍼 프로세스에서, 우선，평탄한 기판(511)의 주 표면 상에 반도체층(12)을 결정 성장시킨 후, 드라이 에칭 등에 의해 p측 컨택트층(28)으로부터 n형 클래드층(22)의 일부까지를 에칭하여 홈부(530)를 형성한다. 그리고, 홈부(530)의 저부 및 측면부를 덮도록 전류 블록층(14)(도 27 참조)을 형성한다.
또한，n형 GaN 기판(5l1), 반도체층(12) 및 전류 블록층(14)에는, 상기 제1 실시 형태와 마찬가지로，GaN계 반도체 레이저 칩(500)의 B 방향측의 단부까지 연장되도록, 약 60㎛의 A 방향(B 방향)의 길이를 갖는 벽개 도입용 단차(519a 및 519b)가 형성되어 있다(도 27 참조). 또한，벽개 도입용 단차(519a 및 519b)는, 본 발명의 「제1 오목부」의 일례이다.
또한，제5 실시 형태에 따른 GaN계 반도체 레이저 칩(500)의 그 밖의 구조 및 제조 프로세스는, 상기 제1 실시 형태와 마찬가지이다. 또한，제5 실시 형태의 그 밖의 효과는, 상기 제1 실시 형태와 마찬가지이다.
또한，금회 개시된 실시 형태 및 그 변형예는, 모든 점에서 예시로서 제한적인 것은 아니라고 생각되어야 한다. 본 발명의 범위는, 상기한 실시 형태 및 그 변형예의 설명이 아니라 특허청구범위에 의해 개시되고, 특허청구범위와 균등한 의미 및 범위 내에서의 모든 변경이 더 포함된다.
예를 들면, 상기 제1 실시 형태∼제5 실시 형태에서는, GaN계 반도체 레이저 칩에 본 발명을 적용하는 예를 나타내었지만, 본 발명은 이것에 한하지 않고, GaN계 이외의 반도체 레이저 소자에도 적용 가능하다.
또한，상기 제1 실시 형태∼제5 실시 형태에서는, 릿지부(광 도파로)를, GaN계 반도체 레이저 칩(n형 GaN 기판)의 중앙부로부터 한쪽측으로 거리 W1(=약 30㎛) 치우친 영역에 형성한 예에 대하여 설명하였지만, 본 발명은 이것에 한하지 않고, 릿지부를, GaN계 반도체 레이저 칩의 중앙부로부터 한쪽측으로 약 30㎛ 이외의 길이만큼 치우친 영역에 형성하여도 된다. 이 경우, 릿지부를, GaN계 반도체 레이저 칩의 중앙부로부터 한쪽측으로 약 20㎛ 이상 치우친 영역에 형성하는 것이 바람직하다. 이와 같이 구성하면, 일반적으로 이용되는 약 30㎛의 직경을 갖는 금속선을, GaN계 반도체 레이저 칩의 중심부에 본딩한 경우에도, 릿지부 상에 금속선이 본딩되는 것을 억제할 수 있으므로, 본딩 시에 릿지부(광 도파로)가 손상되는 것을 억제할 수 있다.
또한，상기 제1 실시 형태∼제5 실시 형태에서는, 벽개 도입용 단차를, 기판, 반도체층 및 전류 블록층에 형성한 예에 대하여 나타내었지만, 본 발명은 이것 에 한하지 않고, 벽개 도입용 단차를, 기판에는 형성하지 않고, 반도체층 및 전류 블록층에만 형성하여도 된다.
또한，상기 제1 실시 형태∼제5 실시 형태에서는, GaN계 반도체 레이저 칩의 웨이퍼 프로세스 이후의 제조 프로세스(칩화 프로세스)에서, 벽개 도입용 오목부를, 벽개 도입용 오목부의 중앙부가, 인접하는 릿지부(광 도파로) 사이의 중간 위치에 배치되도록 형성한 예에 대하여 설명하였지만, 본 발명은 이것에 한하지 않고, 벽개 도입용 오목부를, 벽개 도입용 오목부의 중앙부가, 인접하는 릿지부(광 도파로) 사이의 중간 위치 이외의 위치에 형성하여도 된다. 이 경우, 벽개 도입용 오목부를, 릿지부(광 도파로)로부터 소정의 간격을 두고 형성하면 된다.
또한，상기 제2 실시 형태에서는, 결정 결함이 많은 영역(60)이 직선 형상으로 형성된 n형 GaN으로 이루어지는 기판(41)을 이용한 예에 대하여 나타내었지만, 본 발명은 이것에 한하지 않고, 결정 결함이 많은 영역이 직선 형상 이외의, 예를 들면, 메쉬 형상으로 형성된 n형 GaN으로 이루어지는 기판을 이용하여도 된다.
또한, 상기 제1 실시 형태 및 제2 실시 형태의 제조 프로세스에서는, 반도체층(12)의 결정 성장 전에 미리 기판(11(41))에 홈부(11a(41a))를 형성함으로써, 결정 성장 후의 반도체층(12(42))에, 홈부(30(70))가 형성되는 예에 대하여 나타내었지만, 본 발명은 이것에 한하지 않고, 평탄한 기판 상에 반도체층(12)을 성장시킨 후에 반도체층(12)측으로부터 홈부(제1 영역)를 형성하도록 하여도 된다. 이 제조 프로세스의 경우도 마찬가지로, 결정 성장 후에 형성되는 홈부는, 벽개 도입용 오목부(제1 오목부)의 길이 방향으로부터 릿지부(12a)(42a)의 방향으로 비어져 나오 지 않도록 형성되는 것이 바람직하다. 이 변형예와 같이 구성하여도, 반도체층(12)에 발생하는 홈부(제1 영역)와 직교하는 방향의 인장 응력을 완화할 수 있으므로，서로 인접하는 벽개 도입용 오목부(제1 오목부) 사이에 국소적인 단차가 생기면서 마이크로크랙이 형성되는 것을 억제할 수 있다. 이것에 의해 양호한 벽개성이 얻어지므로, 평활한 벽개면(공진기 끝면)을 형성할 수 있다.
또한, 상기 제1 실시 형태의 제2 변형예 및 제3 변형예에서는, 각 레이저 소자의 A 방향(B 방향)의 폭(W21, W22, W23)이 서로 다르도록 복수의 GaN계 반도체 레이저 칩을 형성한 예에 대하여 나타내었지만, 본 발명은 이것에 한하지 않고, 각 레이저 소자의 A 방향(B 방향)의 폭이 서로 동일하게 되도록 복수의 GaN계 반도체 레이저 칩을 형성하여도 된다.
또한，상기 제4 실시 형태에서는, 벽개면(17 및 18)의 일부에 단차부(17a 및 18a)를 갖도록 구성한 예에 대하여 나타내었지만, 본 발명은 이것에 한하지 않고, 상기한 바와 같은 벽개면의 일부에 형성되는 단차부를, 상기 제4 실시 형태 이외의 상기 제1 실시 형태∼제3 실시 형태에서의 GaN계 반도체 레이저 칩의 벽개면에 형성하도록 하여도 된다.
또한，상기 제1 실시 형태의 제2 변형예 및 제3 변형예에서는, 각 홈부(30) 사이에서 3개 또는 4개의 GaN계 반도체 레이저 칩을 얻는 예에 대하여 나타내었지만, 본 발명은 이것에 한하지 않고, 5개 이상의 GaN계 반도체 레이저 칩을 얻도록 소자 분리하여도 된다. 마찬가지로, 상기 제2 실시 형태∼제5 실시 형태 및 제2 실시 형태의 변경예에서도, 각 홈부(70, 71, 81, 30 및 530) 사이에서, 3개 이상의 GaN계 반도체 레이저 칩을 얻도록 소자 분리하여도 된다.
도 1은, 본 발명의 개념을 설명하기 위한 사시도.
도 2는, 본 발명의 개념을 설명하기 위한 평면도.
도 3은, 본 발명의 개념을 설명하기 위한 평면도.
도 4는, 본 발명의 제1 실시 형태에 따른 GaN계 반도체 레이저 칩의 구조를 나타낸 사시도.
도 5는, 도 4에 도시한 GaN계 반도체 레이저 칩의 반도체층의 상세 구조를 나타낸 단면도.
도 6은, 도 4에 도시한 제1 실시 형태에 따른 GaN계 반도체 레이저 칩의 웨이퍼 상태에서의 제조 프로세스(웨이퍼 프로세스)를 설명하기 위한 단면도.
도 7은, 도 4에 도시한 제1 실시 형태에 따른 GaN계 반도체 레이저 칩의 웨이퍼 상태에서의 제조 프로세스(웨이퍼 프로세스)를 설명하기 위한 평면도.
도 8은, 도 4에 도시한 제1 실시 형태에 따른 GaN계 반도체 레이저 칩의 웨이퍼 상태에서의 제조 프로세스(웨이퍼 프로세스)를 설명하기 위한 사시도.
도 9는, 도 4에 도시한 제1 실시 형태에 따른 GaN계 반도체 레이저 칩의 웨이퍼 상태에서의 제조 프로세스(웨이퍼 프로세스)를 설명하기 위한 사시도.
도 10은, 도 4에 도시한 제1 실시 형태에 따른 GaN계 반도체 레이저 칩의 웨이퍼 프로세스 이후의 제조 프로세스(칩화 프로세스)를 설명하기 위한 단면도.
도 11은, 도 4에 도시한 제1 실시 형태에 따른 GaN계 반도체 레이저 칩의 웨이퍼 프로세스 이후의 제조 프로세스(칩화 프로세스)를 설명하기 위한 평면도.
도 12는, 도 4에 도시한 제1 실시 형태에 따른 GaN계 반도체 레이저 칩의 웨이퍼 프로세스 이후의 제조 프로세스(칩화 프로세스)를 설명하기 위한 단면도.
도 13은, 본 발명의 제1 실시 형태의 제1 변형예에 따른 GaN계 반도체 레이저 칩의 구조를 나타낸 사시도.
도 14는, 본 발명의 제1 실시 형태의 제2 변형예에 따른 GaN계 반도체 레이저 칩의 구조를 나타낸 사시도.
도 15는, 도 14에 도시한 제1 실시 형태의 제2 변형예에 따른 GaN계 반도체 레이저 칩의 제조 프로세스(웨이퍼 프로세스)를 설명하기 위한 평면도.
도 16은, 본 발명의 제1 실시 형태의 제3 변형예에 따른 GaN계 반도체 레이저 칩의 구조를 나타낸 사시도.
도 17은, 도 16에 도시한 제1 실시 형태의 제3 변형예에 따른 GaN계 반도체 레이저 칩의 제조 프로세스(웨이퍼 프로세스)를 설명하기 위한 평면도.
도 18은, 본 발명의 제2 실시 형태에 따른 GaN계 반도체 레이저 칩의 구조를 나타낸 사시도.
도 19는, 도 18에 도시한 제2 실시 형태에 따른 GaN계 반도체 레이저 칩의 제조 프로세스(웨이퍼 프로세스)를 설명하기 위한 평면도.
도 20은, 본 발명의 제2 실시 형태의 변형예에 따른 GaN계 반도체 레이저 칩의 제조 프로세스(웨이퍼 프로세스)를 설명하기 위한 평면도.
도 21은, 본 발명의 제3 실시 형태에 따른 GaN계 반도체 레이저 칩의 구조를 나타낸 사시도.
도 22는, 도 21에 도시한 제3 실시 형태에 따른 GaN계 반도체 레이저 칩의 제조 프로세스(웨이퍼 프로세스)를 설명하기 위한 단면도.
도 23은, 도 21에 도시한 제3 실시 형태에 따른 GaN계 반도체 레이저 칩의 제조 프로세스(웨이퍼 프로세스)를 설명하기 위한 단면도.
도 24는, 본 발명의 제4 실시 형태에 따른 GaN계 반도체 레이저 칩의 구조를 나타낸 사시도.
도 25는, 도 24에 도시한 제4 실시 형태에 따른 GaN계 반도체 레이저 칩의 구조를 나타낸 평면도.
도 26은, 도 24에 도시한 제4 실시 형태에 따른 GaN계 반도체 레이저 칩의 제조 프로세스에 의해 형성된 벽개 도입용 오목부 주변의 확대 단면도.
도 27은, 본 발명의 제5 실시 형태에 따른 GaN계 반도체 레이저 칩의 구조를 나타낸 사시도.
도 28은, 도 27에 도시한 제5 실시 형태에 따른 GaN계 반도체 레이저 칩의 제조 프로세스(웨이퍼 프로세스)를 설명하기 위한 단면도.
도 29는, 일본 특허 공개 제2003-17791호 공보에 개시된 종래의 스트라이프 형상의 광 도파로가 형성된 반도체층을 구비한 질화물계 반도체 레이저 소자의 구조를 나타낸 사시도.

Claims (20)

  1. 기판과,
    상기 기판의 표면 상에 형성되며, 상기 표면에 평행한 제1 방향으로 연장되는 광 도파로를 갖는 반도체층을 구비하고,
    상기 광 도파로는, 상기 표면에 평행하고, 또한, 상기 제1 방향과 교차하는 제2 방향에서, 상기 반도체 레이저 소자의 중앙부로부터 한쪽측으로 치우친 영역에 형성되며,
    상기 반도체 레이저 소자의 상면에는, 상기 광 도파로의 상기 한쪽측과는 반대측으로서 상기 광 도파로로부터 떨어짐과 함께 상기 제1 방향과 평행하게 연장되는 제1 영역과, 상기 광 도파로의 끝면의 연장선상으로서 상기 광 도파로로부터 떨어짐과 함께 상기 제1 영역과 교차하고, 또한, 상기 제2 방향으로 연장되는 제1 오목부가 형성되며,
    상기 제1 영역에서의 상기 반도체층의 두께는, 상기 제1 영역 이외의 영역에서의 상기 반도체층의 두께보다도 작은 반도체 레이저 소자.
  2. 제1항에 있어서,
    상기 제1 영역에서의 상기 반도체층의 두께는, 실질적으로 제로인 반도체 레이저 소자.
  3. 제1항에 있어서,
    상기 제1 영역은, 상기 기판 및 상기 반도체층 중 적어도 어느 한쪽의 결정 결함이 많은 영역에 형성되어 있는 반도체 레이저 소자.
  4. 제1항에 있어서,
    상기 반도체층의 표면 상에 형성된 제1 전극층을 더 구비하고,
    상기 제1전극층은, 상기 제1 오목부로부터 떨어져 형성되어 있는 반도체 레이저 소자.
  5. 제1항에 있어서,
    상기 기판의 표면과 반대측의 이면에는, 상기 제1 방향으로 연장되는 제2 오목부가 형성되어 있는 반도체 레이저 소자.
  6. 제5항에 있어서,
    상기 제2 오목부는, 상기 제1 영역과 대향하는 위치에 형성되어 있는 반도체 레이저 소자.
  7. 제1항에 있어서,
    상기 기판의 표면과 반대측의 이면에 형성된 제2 전극층을 더 구비하는 반도체 레이저 소자.
  8. 제1항에 있어서,
    상기 기판의 표면 상의 상기 제1 영역과 대향하는 영역에는, 상기 제1 방향에 평행하게 연장되는 제3 오목부가 형성되어 있는 반도체 레이저 소자.
  9. 제8항에 있어서,
    상기 제3 오목부의 깊이는, 상기 제1 영역 이외의 영역에서의 상기 반도체층의 두께보다도 큰 반도체 레이저 소자.
  10. 제1항에 있어서,
    상기 기판 및 상기 반도체층은, 질화물계 반도체로 이루어지는 반도체 레이저 소자.
  11. 기판의 표면 상에, 상기 표면에 평행한 제1 방향으로 연장되는 복수의 광 도파로와, 상기 광 도파로로부터 떨어짐과 함께 상기 복수의 광 도파로와 평행하게 연장되는 제1 영역을 포함하는 반도체층을 형성하는 공정과,
    상기 광 도파로로부터 떨어진 영역에, 상기 반도체층의 상면측으로부터, 상기 제1 영역과 교차함과 함께, 상기 표면에 평행하며, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 복수의 제1 오목부를 형성하는 공정과,
    상기 복수의 제1 오목부를 따라 벽개를 행하는 공정과,
    상기 반도체층을 상기 제1 방향을 따라 분리함으로써 칩을 형성하는 공정
    을 구비하고,
    상기 제1 영역에서의 상기 반도체층의 두께는, 상기 제1 영역 이외의 영역에서의 상기 반도체층의 두께보다도 작고,
    상기 칩은, 상기 제2 방향에서, 상기 칩의 중앙부로부터 한쪽측으로 치우친 영역에 상기 광 도파로를 갖고 있는 반도체 레이저 소자의 제조 방법.
  12. 제11항에 있어서,
    상기 제1 영역에서의 상기 반도체층의 두께는, 실질적으로 제로인 반도체 레이저 소자의 제조 방법.
  13. 제11항에 있어서,
    상기 반도체층을 형성하는 공정은, 서로 다른 복수의 간격을 갖는 상기 복수의 광 도파로와, 상기 서로 다른 복수의 간격 중 가장 큰 간격을 갖는 인접하는 상기 광 도파로간에 위치하는 상기 제1 영역을 형성하는 공정을 포함하는 반도체 레이저 소자의 제조 방법.
  14. 제11항에 있어서,
    상기 반도체층을 형성하는 공정은, 상기 서로 다른 복수의 간격 중 가장 큰 간격을 갖는 인접하는 상기 광 도파로간에, 상기 기판 및 상기 반도체층 중 적어도 어느 한쪽의 결정 결함이 많은 영역이 위치하도록, 상기 반도체층을 형성하는 공정을 포함하는 반도체 레이저 소자의 제조 방법.
  15. 제11항에 있어서,
    상기 칩을 형성하는 공정은, 상기 제1 영역을 따라 상기 반도체층을 분리함으로써 행해지는 반도체 레이저 소자의 제조 방법.
  16. 제11항에 있어서,
    상기 칩을 형성하는 공정에 앞서서, 상기 기판의 표면과 반대측의 이면측에 상기 제1 방향에 평행하게 연장되는 제2 오목부를 형성하는 공정을 더 구비하는 반도체 레이저 소자의 제조 방법.
  17. 제16항에 있어서,
    상기 제2 오목부는, 상기 제1 영역과 대향하는 영역에 형성되고,
    상기 칩을 형성하는 공정은, 상기 제1 영역 및 상기 제2 오목부를 따라 상기 반도체층을 분리함으로써 행해지는 반도체 레이저 소자의 제조 방법.
  18. 제11항에 있어서,
    상기 칩을 형성하는 공정은, 상기 광 도파로의 상기 한쪽측과는 반대측의 영역에, 상기 제1 오목부를 갖도록 분리를 행하는 공정을 포함하는 반도체 레이저 소 자의 제조 방법.
  19. 제11항에 있어서,
    상기 반도체층을 형성하는 공정은, 상기 기판의 표면 상에 상기 제1 방향에 평행하게 연장되는 제3 오목부를 형성하는 공정과, 상기 제3 오목부가 형성된 상기 기판의 표면 상에 상기 반도체층을 결정 성장시키는 공정을 포함하는 반도체 레이저 소자의 제조 방법.
  20. 제19항에 있어서,
    상기 반도체층을 결정 성장시키는 공정은, 상기 제3 오목부의 깊이보다도 작은 두께를 갖는 상기 반도체층을 결정 성장시키는 공정을 포함하는 반도체 레이저 소자의 제조 방법.
KR1020090004585A 2008-01-21 2009-01-20 반도체 레이저 소자 및 그 제조 방법 KR20090080486A (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2008010202 2008-01-21
JPJP-P-2008-010202 2008-01-21
JP2009006780A JP2009200478A (ja) 2008-01-21 2009-01-15 半導体レーザ素子およびその製造方法
JPJP-P-2009-006780 2009-01-15

Publications (1)

Publication Number Publication Date
KR20090080486A true KR20090080486A (ko) 2009-07-24

Family

ID=40876477

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090004585A KR20090080486A (ko) 2008-01-21 2009-01-20 반도체 레이저 소자 및 그 제조 방법

Country Status (4)

Country Link
US (2) US7903709B2 (ko)
JP (1) JP2009200478A (ko)
KR (1) KR20090080486A (ko)
CN (1) CN101499621B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020111287A1 (ko) * 2018-11-26 2020-06-04 (주)오이솔루션 레이저 소자 및 그 제조방법

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010137511A1 (ja) * 2009-05-25 2010-12-02 三洋電機株式会社 窒化物系半導体レーザ素子の製造方法
JP4924681B2 (ja) 2009-09-10 2012-04-25 住友電気工業株式会社 Ｉｉｉ族窒化物半導体レーザ素子、及びｉｉｉ族窒化物半導体レーザ素子を作製する方法
JP5397136B2 (ja) * 2009-09-30 2014-01-22 住友電気工業株式会社 Ｉｉｉ族窒化物半導体レーザ素子、及びｉｉｉ族窒化物半導体レーザ素子を作製する方法
JP4793489B2 (ja) * 2009-12-01 2011-10-12 住友電気工業株式会社 Ｉｉｉ族窒化物半導体レーザ素子を作製する方法
DE102009058345B4 (de) * 2009-12-15 2021-05-12 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Halbleiterlaser
JP5206734B2 (ja) * 2010-06-08 2013-06-12 住友電気工業株式会社 Ｉｉｉ族窒化物半導体レーザ素子を作製する方法
DE102010056054A1 (de) * 2010-12-23 2012-06-28 Osram Opto Semiconductors Gmbh Verfahren zum Herstellen einer Mehrzahl von Laserbarren, Laserbarren und Laserdiode
JP5961989B2 (ja) * 2011-12-02 2016-08-03 日亜化学工業株式会社 半導体レーザ素子及びその製造方法
JP6155770B2 (ja) * 2013-03-29 2017-07-05 富士通株式会社 光素子及び光モジュール
DE102014112902A1 (de) * 2014-09-08 2016-03-10 Osram Opto Semiconductors Gmbh Verfahren zum Herstellen eines Laserchips
DE102015119146A1 (de) * 2015-11-06 2017-05-11 Osram Opto Semiconductors Gmbh Halbleiterlaser und Verfahren zum Herstellen eines Halbleiterlasers sowie Wafer
JP6636357B2 (ja) * 2016-02-23 2020-01-29 スタンレー電気株式会社 半導体発光素子及びその製造方法
US20210281050A1 (en) * 2016-07-26 2021-09-09 Sony Semiconductor Solutions Corporation Semiconductor light-emitting element and method of manufacturing semiconductor light-emitting element
JP6932345B2 (ja) * 2017-03-27 2021-09-08 学校法人 名城大学 半導体多層膜反射鏡及び垂直共振器型発光素子
DE102017117135A1 (de) 2017-07-28 2019-01-31 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung einer Mehrzahl von Laserdioden und Laserdiode
DE102017117136B4 (de) 2017-07-28 2022-09-22 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zur Herstellung einer Mehrzahl von Laserdioden und Laserdiode
WO2019026953A1 (ja) * 2017-08-04 2019-02-07 パナソニックＩｐマネジメント株式会社 半導体発光素子の製造方法及び半導体発光素子
CN107910748A (zh) * 2017-10-30 2018-04-13 深圳瑞波光电子有限公司 半导体激光器巴条、半导体激光器单管及其制备方法
JP2019125738A (ja) * 2018-01-18 2019-07-25 シャープ株式会社 半導体レーザ素子、その製造方法および発光装置
CN111902913A (zh) * 2018-03-29 2020-11-06 三菱电机株式会社 半导体装置的制造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59232475A (ja) * 1983-06-15 1984-12-27 Hitachi Ltd 半導体素子の製造方法
JPH04262589A (ja) 1991-02-15 1992-09-17 Nec Kagoshima Ltd 光半導体装置の製造方法
JPH0864906A (ja) * 1994-08-24 1996-03-08 Nippon Telegr & Teleph Corp <Ntt> 半導体装置の製法
ID16181A (id) * 1995-12-25 1997-09-11 Sony Corp Alat semi konduktor dengan permukaan terbelah
US6486068B2 (en) * 1998-01-08 2002-11-26 Toyoda Gosei Co., Ltd. Method for manufacturing group III nitride compound semiconductor laser diodes
JP3822976B2 (ja) * 1998-03-06 2006-09-20 ソニー株式会社 半導体装置およびその製造方法
WO2001095446A1 (fr) * 2000-06-08 2001-12-13 Nichia Corporation Dispositif de laser a semi-conducteur et son procede de fabrication
JP2002246679A (ja) * 2001-02-14 2002-08-30 Sony Corp 半導体レーザ素子およびその製造方法
JP2003017791A (ja) * 2001-07-03 2003-01-17 Sharp Corp 窒化物半導体素子及びこの窒化物半導体素子の製造方法
US6977953B2 (en) * 2001-07-27 2005-12-20 Sanyo Electric Co., Ltd. Nitride-based semiconductor light-emitting device and method of fabricating the same
JP4504610B2 (ja) * 2002-03-01 2010-07-14 株式会社日立製作所 リッジ型半導体レーザ素子
JP4472278B2 (ja) * 2003-06-26 2010-06-02 三菱電機株式会社 半導体レーザ素子
JP4201725B2 (ja) * 2004-02-20 2008-12-24 シャープ株式会社 窒化物半導体発光素子の製造方法
JP5013661B2 (ja) * 2004-03-31 2012-08-29 三洋電機株式会社 窒化物系半導体素子の製造方法及び窒化物系半導体素子
JP2005322786A (ja) * 2004-05-10 2005-11-17 Sharp Corp 窒化物半導体素子及びその製造方法
JP2006286703A (ja) * 2005-03-31 2006-10-19 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物半導体素子の製造方法
JP2006287137A (ja) 2005-04-05 2006-10-19 Sharp Corp 窒化物半導体レーザ素子およびその製造方法
JP4917031B2 (ja) * 2005-06-16 2012-04-18 シャープ株式会社 窒化物半導体レーザ装置およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020111287A1 (ko) * 2018-11-26 2020-06-04 (주)오이솔루션 레이저 소자 및 그 제조방법

Also Published As

Publication number Publication date
US20090185594A1 (en) 2009-07-23
CN101499621B (zh) 2013-05-22
US8193016B2 (en) 2012-06-05
US20110104839A1 (en) 2011-05-05
JP2009200478A (ja) 2009-09-03
CN101499621A (zh) 2009-08-05
US7903709B2 (en) 2011-03-08

Similar Documents

Publication Publication Date Title
KR20090080486A (ko) 반도체 레이저 소자 및 그 제조 방법
JP4948307B2 (ja) 半導体レーザ素子およびその製造方法
EP2276124B1 (en) Semiconductor laser device
US8062959B2 (en) Method of manufacturing semiconductor element
JP5245904B2 (ja) 半導体レーザ素子の製造方法
KR101375433B1 (ko) 질화물 반도체 레이저 소자의 제조 방법 및 질화물 반도체레이저 소자
WO2002103868A1 (fr) Element laser a semi-conducteurs a faisceaux multiples
JP2009123939A (ja) 窒化物系半導体素子およびその製造方法
US7183585B2 (en) Semiconductor device and a method for the manufacture thereof
US8406264B2 (en) Nitride semiconductor laser element
US20110013659A1 (en) Semiconductor laser device and method of manufacturing the same
JP4959644B2 (ja) 半導体レーザ素子、半導体ウェハおよび半導体レーザ素子の製造方法
JP5079613B2 (ja) 窒化物系半導体レーザ素子およびその製造方法
JP3771333B2 (ja) 半導体レーザ素子及びその製造方法
US20080247439A1 (en) Semiconductor Laser Device and Method for Fabrication Thereof
JP5277762B2 (ja) 窒化物半導体レーザ素子の製造方法及び窒化物半導体レーザ素子
JP2008311547A (ja) 半導体レーザ素子及び製造方法
WO2023238923A1 (ja) 半導体レーザデバイスの製造方法および製造装置
WO2023190336A1 (ja) 発光素子並びにその製造方法および製造装置
JP5505379B2 (ja) 半導体レーザ装置
JP4964026B2 (ja) 窒化物系半導体レーザ素子の作製方法
JP2009295693A (ja) 窒化物半導体発光素子の作製方法

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid