JPS59232475A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPS59232475A JPS59232475A JP58105840A JP10584083A JPS59232475A JP S59232475 A JPS59232475 A JP S59232475A JP 58105840 A JP58105840 A JP 58105840A JP 10584083 A JP10584083 A JP 10584083A JP S59232475 A JPS59232475 A JP S59232475A
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体レーザ素子製造技術に関する。
オーディオディスク、ビデオディスク、ｆ通信等におけ
る発光ふとして、たとえば１９８１年９月１４日付発行
の日経エレクトロニクス誌１３８〜１５１頁にも記載さ
れているように各種構造の半導体レーザ素子が開発され
ている。これら半導体レーザ素子（チップ）は、化合物
半導体基板の主面に順次所望材質からなる成長層（エピ
タキシャル層）を形成した後、電極等を設けたウエノ１
を格子状に分断することによっ℃製造される。チップは
成長層の一部である活性層が光導波路（共振器）となり
、チップの１対の端面のミラー面からレーザ光を発振す
る。前記ミラー面はその用語からもわかるようにレーザ
光を発振するためには鏡面である必要があり、結晶の骨
間面が利用されている。このため、チップ化に際しては
、ウェハの一端部にダイヤモンドツール等で外力を加え
、結晶の骨間面に沿って定間隔に骨間用傷を入れた後、
外部より曲げ応力を加え骨間を行ない、短冊状の分断片
を形成する。その後前記伸開線に直交する方向に定間隔
で、ダイヤモンドツール等によってスクライブ（引掛き
傷）を入れてスクライブに沿ってクラッキング（分断）
を行ないチップ化する。
る発光ふとして、たとえば１９８１年９月１４日付発行
の日経エレクトロニクス誌１３８〜１５１頁にも記載さ
れているように各種構造の半導体レーザ素子が開発され
ている。これら半導体レーザ素子（チップ）は、化合物
半導体基板の主面に順次所望材質からなる成長層（エピ
タキシャル層）を形成した後、電極等を設けたウエノ１
を格子状に分断することによっ℃製造される。チップは
成長層の一部である活性層が光導波路（共振器）となり
、チップの１対の端面のミラー面からレーザ光を発振す
る。前記ミラー面はその用語からもわかるようにレーザ
光を発振するためには鏡面である必要があり、結晶の骨
間面が利用されている。このため、チップ化に際しては
、ウェハの一端部にダイヤモンドツール等で外力を加え
、結晶の骨間面に沿って定間隔に骨間用傷を入れた後、
外部より曲げ応力を加え骨間を行ない、短冊状の分断片
を形成する。その後前記伸開線に直交する方向に定間隔
で、ダイヤモンドツール等によってスクライブ（引掛き
傷）を入れてスクライブに沿ってクラッキング（分断）
を行ないチップ化する。
しかし、このようなチップ製造方法はチップの光学特性
を乱したり、あるいはチ！ノブの劣化を米たしたりする
ことがあることが本発明者によっ℃あきらかとされた。
を乱したり、あるいはチ！ノブの劣化を米たしたりする
ことがあることが本発明者によっ℃あきらかとされた。
すなわち、前記チップ化手法にあっては、スクライブの
引っ掛きによってウェハ表層部の絶縁膜（Ｓｉｎ２膜）
や、化合物半導体からなる成長層の一部が削り取られる
ため、削り屑および引つ掛きに基く破損による欠けが発
生する。そし又、これらの削り屑（以下欠は屑も含む）
は時として分割形成されたチップの周面に付着する。削
り屑がチップのミラー面に臨むようにして付着すると、
発振されたレーザ光が遮蔽され、光学的特性が乱される
。また、結晶層がチップのＰＮ接合に掛って接触すると
、ショート不良が生じ、チップの劣化を来たしてしまう
。また、スクライプ時の機械的ダメージによって、チッ
プの能動領域が破損し、特性劣化を生じる。
引っ掛きによってウェハ表層部の絶縁膜（Ｓｉｎ２膜）
や、化合物半導体からなる成長層の一部が削り取られる
ため、削り屑および引つ掛きに基く破損による欠けが発
生する。そし又、これらの削り屑（以下欠は屑も含む）
は時として分割形成されたチップの周面に付着する。削
り屑がチップのミラー面に臨むようにして付着すると、
発振されたレーザ光が遮蔽され、光学的特性が乱される
。また、結晶層がチップのＰＮ接合に掛って接触すると
、ショート不良が生じ、チップの劣化を来たしてしまう
。また、スクライプ時の機械的ダメージによって、チッ
プの能動領域が破損し、特性劣化を生じる。
さらに、電極はＡｕ系材質からなることから延性に富む
。このため、ウェハを分断する際電極か延びて破断した
り、剥離したりし、同様にショート不良、耐圧劣化の原
因となり、品質低下９歩留低下を引き起す。
。このため、ウェハを分断する際電極か延びて破断した
り、剥離したりし、同様にショート不良、耐圧劣化の原
因となり、品質低下９歩留低下を引き起す。
〔発明の目的〕
本発明の目的はウェハをチッピングして半導体ンーザ累
子を製造する技術におい℃、チ・ラビング時に半導体レ
ーザ素子の局面が汚染されて品質低下や特性劣化が生じ
たりしないような半導体レーザ素子の製造技術を提供す
ることにある。
子を製造する技術におい℃、チ・ラビング時に半導体レ
ーザ素子の局面が汚染されて品質低下や特性劣化が生じ
たりしないような半導体レーザ素子の製造技術を提供す
ることにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明ずれば、下記のとおりである。
を簡単に説明ずれば、下記のとおりである。
すなわち、本発明はウェハの少ノｒくとも一面に結晶の
所定骨間面に直交する方向に沿うタラノキング用（クラ
ック用）溝を定間隔に設げた後、前記ウェハの一端部に
外力を加えて前記骨間面に沿って定間隔にクラックから
なる骨間を行ない短冊状の分断片とする。さらにこれら
分断片を前記クラッキング用溝に沿って分断させて半導
体レーザ素子を製造することにより、骨間時には外力に
よって襞開線（クラック）が走ることと、短冊状分断片
の分断にあたっても応力集中によるクラッキングによる
ブこめ、切削屑や割れ欠は片を発生させろことなくチッ
プ化ができ、チンピング時のチップ周面の切削屑等によ
る付着汚染は防止でき、品質向上２歩留向上が達成でき
る。
所定骨間面に直交する方向に沿うタラノキング用（クラ
ック用）溝を定間隔に設げた後、前記ウェハの一端部に
外力を加えて前記骨間面に沿って定間隔にクラックから
なる骨間を行ない短冊状の分断片とする。さらにこれら
分断片を前記クラッキング用溝に沿って分断させて半導
体レーザ素子を製造することにより、骨間時には外力に
よって襞開線（クラック）が走ることと、短冊状分断片
の分断にあたっても応力集中によるクラッキングによる
ブこめ、切削屑や割れ欠は片を発生させろことなくチッ
プ化ができ、チンピング時のチップ周面の切削屑等によ
る付着汚染は防止でき、品質向上２歩留向上が達成でき
る。
〔実施例１〕
第１図は本発明の一実施例による半導体レーザ素子の製
造方法を示すフローチャート、第２図（ａ）〜（Ｃ）は
同じく概念的な斜視図である。この実施例では特に限定
はされないが公知である埋込みへテロ（ＢＨ）構造の半
導体レーザ素子（チップ）を製造する例を示す。
造方法を示すフローチャート、第２図（ａ）〜（Ｃ）は
同じく概念的な斜視図である。この実施例では特に限定
はされないが公知である埋込みへテロ（ＢＨ）構造の半
導体レーザ素子（チップ）を製造する例を示す。
この実施例では第２図（ａ）に示すようにストライブ状
に平行に多む（図では４条）のＢＨ槽構造形成したウェ
ハ１を用意する。また、このウェハ１は長波長用チップ
形成のために、ＩｎＧａＡｓＰ系の化合物半導体で形成
されている。なお、レーザ光を発振するための活性層２
はウェハ１の主面（図では上面）からむμｍの深式の位
置に設けられ、数μ＋ｎ ＜７）幅でストライブ状に延
在している。ここで、このようなウェハ１の＃遣方法に
ついて簡単に説明しておく。すなわち、最初に１００μ
ｍ程度の厚さのｎ形のＩｕＰからなる基板３を用意した
後、エピタキシャル法にてその主面にｎ形りラッド層４
．活性層２．ｐ形りラッド層５を順次形成する。その後
、ストライブ状に平行にエツチング溝を多数形成し、逆
メサ状のストライプ部６を形成する。このストライプ部
６は結晶の骨開面に沿うようにあらかじめ設けられる。
に平行に多む（図では４条）のＢＨ槽構造形成したウェ
ハ１を用意する。また、このウェハ１は長波長用チップ
形成のために、ＩｎＧａＡｓＰ系の化合物半導体で形成
されている。なお、レーザ光を発振するための活性層２
はウェハ１の主面（図では上面）からむμｍの深式の位
置に設けられ、数μ＋ｎ ＜７）幅でストライブ状に延
在している。ここで、このようなウェハ１の＃遣方法に
ついて簡単に説明しておく。すなわち、最初に１００μ
ｍ程度の厚さのｎ形のＩｕＰからなる基板３を用意した
後、エピタキシャル法にてその主面にｎ形りラッド層４
．活性層２．ｐ形りラッド層５を順次形成する。その後
、ストライブ状に平行にエツチング溝を多数形成し、逆
メサ状のストライプ部６を形成する。このストライプ部
６は結晶の骨開面に沿うようにあらかじめ設けられる。
また、このエツチングはｎ形りラッド層４の途中深嘔迄
達するように行なわれ、活性層２０幅はこのストライプ
部６の形成によって規定される。つぎに、エピタキシャ
ル法によってウェハ１の主面のエツチング溝部分にはｐ
形のブロックＦ５７＋ ｎ形の埋込層８が成長形成さ
れる。
達するように行なわれ、活性層２０幅はこのストライプ
部６の形成によって規定される。つぎに、エピタキシャ
ル法によってウェハ１の主面のエツチング溝部分にはｐ
形のブロックＦ５７＋ ｎ形の埋込層８が成長形成さ
れる。
このようにして形成されたウェハ１に対して、第２図（
ａ）に示すように、その土面（エピタキシャルによって
多層の成長層を有する側の面）ＶＣ部分的に絶縁膜（Ｓ
ｉｎ、膜）９を形成する。また、ｐ形りラッド層５の途
中深さ迄に特に図示はしないがＺｎが拡散されてｐ形の
コンタクト領域が形成される。
ａ）に示すように、その土面（エピタキシャルによって
多層の成長層を有する側の面）ＶＣ部分的に絶縁膜（Ｓ
ｉｎ、膜）９を形成する。また、ｐ形りラッド層５の途
中深さ迄に特に図示はしないがＺｎが拡散されてｐ形の
コンタクト領域が形成される。
つぎに、第２図（ｂｌに示すように、ウェハ１の主面に
ｎ形電極１０、裏面にｎ形電極１１が蒸着によって形成
される。ｎ形電極１０はたとえば０ｒ−ＡＬＩを重ねた
構造となり、ｎ形電極１１はＡｕＧｃＮｉ−Ｐｄ−Ａｕ
を順次重ねた構造となっている。また、両電極１０．１
１はストライプ部６とストライプ部６との中間部分で不
連続となっている。また、ｎ形電極１０は絶縁膜９上に
載り、直接埋込層８に接触していないようになり、ショ
ートしないようになっている。前記両電極のバターニン
グはたとえばエツチングで行なう。す１！わち、表面の
Ａｕは短時間処理（十〇分）ができることからヨウ素ヨ
ウ化アンモン液等をエッチャントとする湿式エツチング
で行ブ、Ｃい、他のものはスノ（・ツタエツチングで部
分除去する。
ｎ形電極１０、裏面にｎ形電極１１が蒸着によって形成
される。ｎ形電極１０はたとえば０ｒ−ＡＬＩを重ねた
構造となり、ｎ形電極１１はＡｕＧｃＮｉ−Ｐｄ−Ａｕ
を順次重ねた構造となっている。また、両電極１０．１
１はストライプ部６とストライプ部６との中間部分で不
連続となっている。また、ｎ形電極１０は絶縁膜９上に
載り、直接埋込層８に接触していないようになり、ショ
ートしないようになっている。前記両電極のバターニン
グはたとえばエツチングで行なう。す１！わち、表面の
Ａｕは短時間処理（十〇分）ができることからヨウ素ヨ
ウ化アンモン液等をエッチャントとする湿式エツチング
で行ブ、Ｃい、他のものはスノ（・ツタエツチングで部
分除去する。
つぎに、ウェハ１の裏面（図でし１下面）に■溝からな
るクラッキング用（クラック用）溝１２を設ける。この
クラッキング用溝１２は露出する基板部分に設けられ、
骨間面と＠父する方向、すなわちストライプ部６の延在
する方向に沿って設けられる。このクラッキング用溝１
２はブロムメタノールをエッチャントとする常用のエツ
チングによって形成する。また、このクラッキング用溝
１２は後述するように曲げ荷重の印７ＪＴ］による応力
集中によって溝底で破断するようにさせるためＶ字断面
でかつ深く設けられる。ただし、ウェハ１の取扱時に割
れないような強歴は要求される。したがって、クラッキ
ング用溝１２の深さはこれらの条件のもとに適宜決定す
る。
るクラッキング用（クラック用）溝１２を設ける。この
クラッキング用溝１２は露出する基板部分に設けられ、
骨間面と＠父する方向、すなわちストライプ部６の延在
する方向に沿って設けられる。このクラッキング用溝１
２はブロムメタノールをエッチャントとする常用のエツ
チングによって形成する。また、このクラッキング用溝
１２は後述するように曲げ荷重の印７ＪＴ］による応力
集中によって溝底で破断するようにさせるためＶ字断面
でかつ深く設けられる。ただし、ウェハ１の取扱時に割
れないような強歴は要求される。したがって、クラッキ
ング用溝１２の深さはこれらの条件のもとに適宜決定す
る。
つぎに、第２図（ｂ）に示すように、ウェハ１の一側端
に定間隔（たとえば３００μｍ間隔）にダイヤモンドツ
ール等で外力を加え、二点鎖緑で示１−ように、結晶の
骨間面に沿ってクラックから’Ａ ６臂開を行なった後
、分断片とする。また、ウェハ１に順次外力を加えて各
クラッキング用溝１２で完全にクラック嘔ぜて第２図（
Ｃ）に示すような半導体レーザ素子（チップ）】４を形
成する。
に定間隔（たとえば３００μｍ間隔）にダイヤモンドツ
ール等で外力を加え、二点鎖緑で示１−ように、結晶の
骨間面に沿ってクラックから’Ａ ６臂開を行なった後
、分断片とする。また、ウェハ１に順次外力を加えて各
クラッキング用溝１２で完全にクラック嘔ぜて第２図（
Ｃ）に示すような半導体レーザ素子（チップ）】４を形
成する。
このようなチッピングにあっては、ウェハ１に外力を加
えて割ることによってテップ１４を形成するため、従来
リスクライビングのような引っ掛きによる削り屑は発生
しない。また、ウェハ１はあらかじめ設けられた５１１
ｊｌ線１３ ：＋３−よびクラッキング用溝１２で応力
集中の結果別れることから、欠は等を生じることなく割
れる。また、前記クラッキング用溝】２はエツチングで
形成されるため、形成時に絶縁膜９や化合物半導体等か
らなる微細粉が発生したりしない。また、りη量線１３
を走らせる際にも、外力はウェハ１の一側端邪に部分的
にしか加えられないため、微細粉の発生は極めて少ない
。烙らに、両電極１０．１１は伸開線】３に直交する方
向の分断録に沿う部分には存在し７ｒい。このため、チ
ッピングに際して両電極１ｏ。
えて割ることによってテップ１４を形成するため、従来
リスクライビングのような引っ掛きによる削り屑は発生
しない。また、ウェハ１はあらかじめ設けられた５１１
ｊｌ線１３ ：＋３−よびクラッキング用溝１２で応力
集中の結果別れることから、欠は等を生じることなく割
れる。また、前記クラッキング用溝】２はエツチングで
形成されるため、形成時に絶縁膜９や化合物半導体等か
らなる微細粉が発生したりしない。また、りη量線１３
を走らせる際にも、外力はウェハ１の一側端邪に部分的
にしか加えられないため、微細粉の発生は極めて少ない
。烙らに、両電極１０．１１は伸開線】３に直交する方
向の分断録に沿う部分には存在し７ｒい。このため、チ
ッピングに際して両電極１ｏ。
１１が分断時に展延しながら分断これる部分は骨間面に
位置する部分だけとなることから、ＭＬ極部分の剥離も
少な（ブｊる。これらの結果から、チッピング後にチッ
プ１４の周面が絶縁膜、化合物半導体ｙｍ極を構成する
各材質の微小片（微細粉）で汚染されることはほとんど
な（なり、これら汚染に基くレーザ元遮蔽による光学叩
特性の低丁、ショート不艮による特性劣化は防止できる
ことになる。
位置する部分だけとなることから、ＭＬ極部分の剥離も
少な（ブｊる。これらの結果から、チッピング後にチッ
プ１４の周面が絶縁膜、化合物半導体ｙｍ極を構成する
各材質の微小片（微細粉）で汚染されることはほとんど
な（なり、これら汚染に基くレーザ元遮蔽による光学叩
特性の低丁、ショート不艮による特性劣化は防止できる
ことになる。
また、従来のチッピングに際しては、ダイヤモンドツー
ルでウェハに機械的ダメージを加えることから、ダメー
ジが大きい場合にはチップの能動領域をも破損すること
もあり、歩留の低下が見られたが、この実施例では、こ
のような機械的ダメージの発生は起きないため、このよ
うな観点における歩留の低下をも抑えることができる。
ルでウェハに機械的ダメージを加えることから、ダメー
ジが大きい場合にはチップの能動領域をも破損すること
もあり、歩留の低下が見られたが、この実施例では、こ
のような機械的ダメージの発生は起きないため、このよ
うな観点における歩留の低下をも抑えることができる。
〔実施例２〕
第３図は本発明による実施例２を示すフローチャートで
ある。この実施例では、ＢＨ構造形成。
ある。この実施例では、ＢＨ構造形成。
酸化膜形成後にウェハにクラック用溝を設け、その後、
電極形成を行ない、前記実施例と同様なヨ二段によって
、骨間線形成、クラック用溝によるクラッキング、伸開
線によるクランキングを行１．仁ってチッピングを行な
うようにしても、前記実施例と同様な効果を得ることが
できる。
電極形成を行ない、前記実施例と同様なヨ二段によって
、骨間線形成、クラック用溝によるクラッキング、伸開
線によるクランキングを行１．仁ってチッピングを行な
うようにしても、前記実施例と同様な効果を得ることが
できる。
〔実施例３〕
第４図は本発明の実施例３によるチップを示す斜視図で
ある。この実施例ではウェハの裏面だけでなく、主面側
にもクラック用溝を設けておき、チッピングを行なう例
を示すものである。この例では、骨間面に＠ダする方向
のウェハの分断は、ウェハの主面および裏面にそれぞれ
対面するクランク用溝が設けられているため、クラック
がよりし易く、クラッキング時にクラックに基く微細粉
の発生防止がより完全となる。したがって、この実施例
は前記実施例と同様な効果を得ることができる。
ある。この実施例ではウェハの裏面だけでなく、主面側
にもクラック用溝を設けておき、チッピングを行なう例
を示すものである。この例では、骨間面に＠ダする方向
のウェハの分断は、ウェハの主面および裏面にそれぞれ
対面するクランク用溝が設けられているため、クラック
がよりし易く、クラッキング時にクラックに基く微細粉
の発生防止がより完全となる。したがって、この実施例
は前記実施例と同様な効果を得ることができる。
（１）、本発明はウェハな縦横Ｖ、分断（−で半導体レ
ーザ素子を形成する際、その形成時分断時に分断部分か
ら分断に伴ブよう微細粉が生じないため、半導体レーザ
素子の周面が汚染さ几ることはない。この結果、ｙＣ学
的特性の低下および電気的ショートに基く特性劣化は生
じブ工くなる。
ーザ素子を形成する際、その形成時分断時に分断部分か
ら分断に伴ブよう微細粉が生じないため、半導体レーザ
素子の周面が汚染さ几ることはない。この結果、ｙＣ学
的特性の低下および電気的ショートに基く特性劣化は生
じブ工くなる。
（２）、本発明はウェハな縦横に分断して半導体レーザ
素子を形成する除、クランク用溝および骨間線部分でウ
ェハの分断化を図るため、従来のようなスクライブ時に
受けるような大きな機械的ダメージは殆んど生じない。
素子を形成する除、クランク用溝および骨間線部分でウ
ェハの分断化を図るため、従来のようなスクライブ時に
受けるような大きな機械的ダメージは殆んど生じない。
この結果、半導体レーザ素子のアクティブ領域の損傷も
起きず、歩留の低下も生じない。
起きず、歩留の低下も生じない。
（３）、上記（１）および（２）によって、半導体レー
ザ素子形成時の不良発生が抑止でき、品質の優れ１こ半
導体レーザ素子を歩留がよく生産できるため、生産コス
トの軽減化をも図ることができる。
ザ素子形成時の不良発生が抑止でき、品質の優れ１こ半
導体レーザ素子を歩留がよく生産できるため、生産コス
トの軽減化をも図ることができる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明し、だが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で塊々変更
可能であることはいうまでもｌ、ぐい。
具体的に説明し、だが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で塊々変更
可能であることはいうまでもｌ、ぐい。
たとえば、ウェハ骨間線を走らせた後に、襞間線部分で
ウェハをクラックさせて分断し、短冊状の分断片を形成
した後、分断片の両側面の骨間面に５ｉ０２． Ｓｉ、
Ｎ４等からなる保設膜を形成し、ンーザ発振時の活性層
端面の発熱による劣化を防止するようにし、その後、分
断片をクラック用溝で分断してチップとするようにして
もよい。このような方法では１ｕＰを基板とする長波長
用半導体レーザ素子は使用時の発熱によって、活性層（
共振器）端面が劣化することはないのでそれほど重要で
ないかも知れないが、共振器端面が劣化し易い（） ａ
Ａ ＩＩ Ａ、 ｓ系の半導体Ｖ−ザ素子の製造にあっ
ては効果的である。
ウェハをクラックさせて分断し、短冊状の分断片を形成
した後、分断片の両側面の骨間面に５ｉ０２． Ｓｉ、
Ｎ４等からなる保設膜を形成し、ンーザ発振時の活性層
端面の発熱による劣化を防止するようにし、その後、分
断片をクラック用溝で分断してチップとするようにして
もよい。このような方法では１ｕＰを基板とする長波長
用半導体レーザ素子は使用時の発熱によって、活性層（
共振器）端面が劣化することはないのでそれほど重要で
ないかも知れないが、共振器端面が劣化し易い（） ａ
Ａ ＩＩ Ａ、 ｓ系の半導体Ｖ−ザ素子の製造にあっ
ては効果的である。
以」−の説明では主として本発明者によってな芒れた発
明をその背景となった利用分野である半導体レーザ素子
形成技術に適用］−フこ場合ＩＣついて説明したが、そ
れに限定されろものではブよく、たとえば、シリコンの
ウエノ・を基にして形成する各種半導体赤子（チップ）
の製造においても同様に適用でき、チップの汚染防出が
図れる。この１祭、多くのチップは半導体レーザ素子と
異つ℃破断面（周面）は必ずしも襞間（でよる鏡面を必
要としない。そこで、チップ化に先立つクラック用溝σ
）形成にあっては、ウェハの主面および裏面の両面に設
Ｈ′てもよい。この場合は、さらにチ・ノブ化時の外力
は小てくでき、チップの損傷防止化に効果な奏する。
明をその背景となった利用分野である半導体レーザ素子
形成技術に適用］−フこ場合ＩＣついて説明したが、そ
れに限定されろものではブよく、たとえば、シリコンの
ウエノ・を基にして形成する各種半導体赤子（チップ）
の製造においても同様に適用でき、チップの汚染防出が
図れる。この１祭、多くのチップは半導体レーザ素子と
異つ℃破断面（周面）は必ずしも襞間（でよる鏡面を必
要としない。そこで、チップ化に先立つクラック用溝σ
）形成にあっては、ウェハの主面および裏面の両面に設
Ｈ′てもよい。この場合は、さらにチ・ノブ化時の外力
は小てくでき、チップの損傷防止化に効果な奏する。
第１図は本発明の実施例１による半導体レーザ素子の製
造方法を示すフローチャート、第２図（ａ）〜（Ｃ）は
同じく斜視図、第３図は本発明の実施例２による半導体
Ｖ−ザ素子の製造方法を示すフローチャート、第４図は
本発明の実施例３によル半導体し−サ素子を示す斜視図
である。 １・・・ウェハ、２・・・活性層、３・・・基板、４・
・・ｎ形りラッド層、５・・・ｐ形りラッド層、６・・
・ストライプ部、７・・・ブロック層、８・・・埋込層
、９・・・絶縁膜（Ｓｉｎ２膜）、１０ ・ｐ形電極、
１１−ｎ形電極、１２・・・クラッキング用溝（クラ、
ツク用溝）、１３・・・璧開線、１４・・・半導体レー
ザ素子（チップ）。
造方法を示すフローチャート、第２図（ａ）〜（Ｃ）は
同じく斜視図、第３図は本発明の実施例２による半導体
Ｖ−ザ素子の製造方法を示すフローチャート、第４図は
本発明の実施例３によル半導体し−サ素子を示す斜視図
である。 １・・・ウェハ、２・・・活性層、３・・・基板、４・
・・ｎ形りラッド層、５・・・ｐ形りラッド層、６・・
・ストライプ部、７・・・ブロック層、８・・・埋込層
、９・・・絶縁膜（Ｓｉｎ２膜）、１０ ・ｐ形電極、
１１−ｎ形電極、１２・・・クラッキング用溝（クラ、
ツク用溝）、１３・・・璧開線、１４・・・半導体レー
ザ素子（チップ）。
Claims (1)
- １６ ウェハを縦横方向に分断して矩形の半導体素子
を製造する方法において、前記分断工程前にウェハの少
なくとも一面に少フエくとも一方向に沿う分断線に沿っ
てクラッキング用溝を設けておくことを特徴とする半導
体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58105840A JPS59232475A (ja) | 1983-06-15 | 1983-06-15 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58105840A JPS59232475A (ja) | 1983-06-15 | 1983-06-15 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59232475A true JPS59232475A (ja) | 1984-12-27 |
Family
ID=14418215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58105840A Pending JPS59232475A (ja) | 1983-06-15 | 1983-06-15 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59232475A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4910166A (en) * | 1989-01-17 | 1990-03-20 | General Electric Company | Method for partially coating laser diode facets |
| JP2009200478A (ja) * | 2008-01-21 | 2009-09-03 | Sanyo Electric Co Ltd | 半導体レーザ素子およびその製造方法 |
-
1983
- 1983-06-15 JP JP58105840A patent/JPS59232475A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4910166A (en) * | 1989-01-17 | 1990-03-20 | General Electric Company | Method for partially coating laser diode facets |
| JP2009200478A (ja) * | 2008-01-21 | 2009-09-03 | Sanyo Electric Co Ltd | 半導体レーザ素子およびその製造方法 |
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