KR20090012268A - 수직형 발광 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 수직형 발광 소자에 관한 것으로 특히, 발광 소자의 발광 효율과 신뢰성을 향상시키고, 양산성을 향상시킬 수 있는 수직형 발광 소자 및 그 제조방법에 관한 것이다. 이러한 본 발명은, 기판 상에 반도체층 형성하는 단계와; 상기 반도체층 상에 제1전극을 형성하는 단계와; 상기 제1전극 상에 지지층을 형성하는 단계와; 상기 기판과 상기 반도체층 사이의 계면에 스트레스성 음파의 발생시킴으로써 상기 기판을 상기 반도체층으로부터 분리하는 단계와; 상기 기판이 분리되어 드러난 반도체층 상에 제2전극을 형성하는 단계를 포함하여 구성되는 것이 바람직하다.
발광 소자, 수직형, 광결정, 음파, 패시베이션.

Description

수직형 발광 소자 및 그 제조방법{Light emitting diode having vertical topology and method of making the same}
본 발명은 수직형 발광 소자에 관한 것으로 특히, 발광 소자의 발광 효율과 신뢰성을 향상시키고, 양산성을 향상시킬 수 있는 수직형 발광 소자 및 그 제조방법에 관한 것이다.
발광 다이오드(Light Emitting Diode: LED)는 전류를 빛으로 변환시키는 잘 알려진 반도체 발광 소자로서, 1962년 GaAsP 화합물 반도체를 이용한 적색 LED가 상품화 된 것을 시작으로 GaP:N 계열의 녹색 LED와 함께 정보 통신기기를 비롯한 전자장치의 표시 화상용 광원으로 이용되어 왔다.
이러한 LED에 의해 방출되는 광의 파장은 LED를 제조하는데 사용되는 반도체 재료에 따른다. 이는 방출된 광의 파장이 가전자대(valence band) 전자들과 전도대(conduction band) 전자들 사이의 에너지 차를 나타내는 반도체 재료의 밴드갭(band-gap)에 따르기 때문이다.
질화 갈륨 화합물 반도체(Gallium Nitride: GaN)는 높은 열적 안정성과 폭넓은 밴드갭(0.8 ~ 6.2 eV)을 가지고 있어, LED를 포함한 고출력 전자부품 소자 개발 분야에서 많은 주목을 받아왔다.
이에 대한 이유 중 하나는 GaN이 타 원소들(인듐(In), 알루미늄(Al) 등)과 조합되어 녹색, 청색 및 백색광을 방출하는 반도체 층들을 제조할 수 있기 때문이다.
이와 같이 방출 파장을 조절할 수 있기 때문에 특정 장치 특성에 맞추어 재료의 특징들에 맞출 수 있다. 예를 들어, GaN를 이용하여 광기록에 유익한 청색 LED와 백열등을 대치할 수 있는 백색 LED를 만들 수 있다.
이러한 GaN 계열 물질의 이점들로 인해, GaN 계열의 LED 시장이 급속히 성장하고 있다. 따라서 1994년에 상업적으로 도입한 이래로 GaN 계열의 광전자장치 기술도 급격히 발달하였다.
이와 같이, Ⅲ/V족 질화물 반도체 물질을 이용한 LED의 제작 기술은 90년대 중반 이후 많은 발전을 했다. 특히 성장 방법과 구조에 대한 이해가 진전됨에 따라 LED의 특성, 즉 휘도, 출력, 구동 전압, 정전기 특성 등뿐만 아니라 신뢰성에서도 상당한 개선이 이루어졌다.
상기와 같은, GaN 계열 물질의 소자 기술의 급속한 발전에도 불구하고, GaN 소자의 제작에는 비용이 큰 단점을 지닌다. 이는 GaN 박막(epitaxial layers)을 성장시키고 연이어 완성된 GaN 계열의 소자들을 절단하는 어려움과 관련된다.
GaN 계열의 소자들은 일반적으로 사파이어(Al2O3) 기판 상에 제조된다. 이는 사파이어 웨이퍼가 GaN 계열의 장치들을 대량 생산하는데 적합한 크기로 상용으로 이용가능하고, 비교적 고품질의 GaN 박막 성장을 지지하며, 광범위한 온도처리 능 력 때문이다.
또한, 사파이어는 화학적으로 그리고 열적으로 안정적이며, 고온 제조공정을 가능하게 하는 고융점을 가지고, 높은 결합 에너지(122.4 Kcal/mole)와 높은 유전상수를 갖는다. 화학적으로, 사파이어는 결정성 알루미늄 산화물(Al2O3)이다.
한편, 사파이어는 절연체이기 때문에 사용한 사파이어 기판(또는 다른 절연체 기판)을 사용하는 경우 이용 가능한 LED 소자의 형태는, 실제로, 수평(lateral) 또는 수직(vertical) 구조로 제한된다.
상기 수평구조에서는, LED로의 전류를 주입하는데 사용되는 금속 접점(contact)은 상단면에(또는 기판의 동일면상에) 모두 위치한다. 반면, 수직구조에서는 한 금속 접점은 상단면상에 있고, 다른 접점은 사파이어(절연) 기판이 제거된 후 하단면상에 위치된다.
또한, LED 칩을 제조한 이후에 이 칩을 열전도도가 우수한 실리콘 웨이퍼나 세라믹 기판 등의 서브마운트에 뒤집어 부착시키는 플립칩 본딩 방식도 많이 이용되고 있다.
그러나 상기와 같은 수평구조나 플립칩 방식은, 사파이어 기판의 열전도도가 약 27 W/mK로서 열저항이 매우 크기 때문에 열방출 효율에 있어서 문제가 되며, 상기 플립칩 방식은 많은 단계의 포토 리소그래피 공정을 필요로 하여 제작 공정이 복잡한 단점이 있었다.
한편, 수직구조에서는, 사파이어 기판을 이른바, 레이저 리프트 오프 공정에 의하여 제거하고 전극을 제작하는 것을 특징으로 한다.
이와 같은 레이저 리프트 오프 공정은 제작 공정이 획기적으로 줄어들고, 발광 특성이 우수한 장점이 있으나, 이와 같은 종래의 레이저 리프트 오프 공정은 레이저 조사시 사파이어 기판과 LED 구조 사이에 발생하는 열적 스트레스에 의하여 LED 결정 구조에 손상이 발생한다.
또한, 레이저 조사시 Ga와 분리되어 방출되는 N2 가스는 LED 구조를 통과하게 되어 LED 결정구조에 손상이 발생하기 때문에 수율이 현저히 감소하여 양산화가 어려운 문제점이 있었다.
본 발명의 기술적 과제는 상술한 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 수직형 발광 소자의 제조에 있어서 필수적으로 요구되는 사파이어 기판과 GaN 계열의 반도체층을 분리하는 공정에 있어서, 기판 분리를 효율적으로 할 수 있을 뿐만 아니라 구조적인 안정성까지 확보할 수 있어서, 기판이 분리된 반도체층 구조의 특성 및 신뢰성에 높은 기여를 할 뿐만 아니라, 안정된 분리 수율을 크게 향상시킴으로써 생산성을 크게 향상시킬 수 있다.
또한 다양한 광추출 향상 구조를 도입함으로써, 소자의 발광 특성 및 광 패턴 조절까지 가능하며, 광추출 효율을 크게 향상시킬 수 있는 수직형 발광 소자 및 그 제조 방법을 제공하는 것이다.
상기 기술적 과제를 이루기 위한 제1관점으로서, 본 발명은, 기판 상에 반도체층 형성하는 단계와; 상기 반도체층 상에 제1전극을 형성하는 단계와; 상기 제1전극 상에 지지층을 형성하는 단계와; 상기 기판과 상기 반도체층 사이의 계면에 스트레스성 음파를 발생시킴으로써 상기 기판을 상기 반도체층으로부터 분리하는 단계와; 상기 기판이 분리되어 드러난 반도체층 상에 제2전극을 형성하는 단계를 포함하여 구성되는 것이 바람직하다.
상기 기술적 과제를 이루기 위한 제2관점으로서, 본 발명은, 복수의 반도체층과; 상기 반도체층의 제1면과 상에 위치하는 제1전극과; 상기 제1전극의 적어도 어느 일부와 상기 반도체층의 적어도 한 면 이상에 위치하는 패시베이션층과; 상기 제1전극과 패시베이션층의 일부 또는 전체 위에 위치하는 적어도 한 층 이상의 결합금속과; 상기 반도체층의 제2면 상에 형성되는 제2전극과; 상기 제1전극 상에 위치하는 지지층을 포함하여 구성되는 것이 바람직하다.
상기 기술적 과제를 이루기 위한 제3관점으로서, 본 발명은, 복수의 반도체층과; 상기 반도체층의 제1면 상에 위치하며, 적어도 두 층 이상으로 구성되는 제1전극과; 상기 반도체층의 제2면의 적어도 일부분에 형성되는 광추출구조와; 상기 반도체층의 제2면에 위치하는 제2전극과; 상기 제1전극 상에 위치하는 지지층을 포함하여 구성되는 것이 바람직하다.
상기 기술적 과제를 이루기 위한 제4관점으로서, 본 발명은, 복수의 반도체층과; 상기 반도체층의 제1면 상에 위치하는 투명 전도성 산화물(TCO)층과; 상기 투명 전도성 산화물층 상에 위치하는 반사 전극과; 상기 반사 전극 상에 위치하는 지지층과; 상기 반도체층의 제2면 상에 위치하는 제2전극을 포함하여 구성되는 것이 바람직하다.
상기 기술적 과제를 이루기 위한 제5관점으로서, 본 발명은, 복수의 반도체층과; 상기 반도체층의 적어도 한 면 이상에 위치하는 패시베이션층과; 상기 반도체층과 패시베이션층의 일부 또는 전체 위에 위치하며, 상기 반도체층과 오믹접촉되고, 금속 또는 반도체의 결합을 위한 결합금속이 일체로 형성된 제1전극과; 상기 반도체층의 제2면 상에 형성되는 제2전극과; 상기 제1전극 상에 위치하는 지지층을 포함하여 구성되는 것이 바람직하다.
도 1 내지 도 37은 본 발명의 제1실시예의 각 제조단계를 나타내는 단면도이다.
도 38 내지 도 53은 본 발명의 제2실시예의 각 제조단계를 나타내는 단면도이다.
도 54는 본 발명의 제3실시예를 나타내는 단면도이다.
도 55는 본 발명의 제4실시예를 나타내는 단면도이다.
도 56은 본 발명의 제5실시예를 나타내는 단면도이다.
도 57 내지 도 61은 본 발명의 광추출구조의 예를 나타내는 개략도이다.
도 62와 도 63은 광추출구조에 따른 광추출효율을 나타내는 그래프이다.
도 64는 사각형 격자구조를 갖는 광추출구조의 발광을 나타내는 사진이다.
도 65는 유사결정 격자구조를 갖는 광추출구조의 발광을 나타내는 사진이다.
도 66은 아키미디안 격자구조의 단위도형을 나타내는 개략도이다.
도 67은 12각 유사결정 격자구조의 단위도형을 나타내는 개략도이다.
도 68은 본 발명의 제6실시예를 나타내는 단면도이다.
도 69 및 도 70은 본 발명의 반사형 전극의 두께에 따른 반사도를 나타내는 그래프이다.
본 발명이 여러 가지 수정 및 변형을 허용하면서도, 그 특정 실시예들이 도면들로 예시되어 나타내어지며, 이하에서 상세히 설명될 것이다. 그러나 본 발명을 개시된 특별한 형태로 한정하려는 의도는 아니며, 오히려 본 발명은 청구항들에 의해 정의된 본 발명의 사상과 합치되는 모든 수정, 균등 및 대용을 포함한다.
동일한 참조번호는 도면의 설명을 통하여 동일한 요소를 나타낸다. 도면들에서 층들 및 영역들의 치수는 명료성을 위해 과장되어있다.
층, 영역 또는 기판과 같은 요소가 다른 구성요소 "상(on)"에 존재하는 것으로 언급될 때, 이것은 직접적으로 다른 요소 상에 존재하거나 또는 그 사이에 중간 요소가 존재할 수도 있다는 것을 이해할 수 있을 것이다. 표면과 같은 구성 요소의 일부가 '내부(inner)'라고 표현된다면 이것은 그 요소의 다른 부분들보다도 소자의 외측으로부터 더 멀리 있다는 것을 의미한다고 이해할 수 있을 것이다.
이러한 용어들은 도면들에서 묘사된 방향에 더하여 소자의 다른 방향들을 포함하려는 의도라는 것을 이해할 수 있을 것이다. 마지막으로 '직접(directly)'라는 용어는 중간에 개입되는 어떠한 요소가 없다는 것을 의미한다. 여기에서 사용되는 바와 같이 '및/또는'이라는 용어는 기록된 관련 항목 중의 하나 또는 그 이상의 어느 조합 및 모든 조합을 포함한다.
비록 제1, 제2 등의 용어가 여러 가지 요소들, 성분들, 영역들, 층들 및/또는 지역들을 설명하기 위해 사용될 수 있지만, 이러한 요소들, 성분들, 영역들, 층들 및/또는 지역들은 이러한 용어에 의해 한정되어서는 안 된다는 것을 이해할 것이다.
본 발명의 실시예들은 예를 들어, 사파이어(Al2O3)계 기판과 같은 비도전성 기판 상에 형성된 질화갈륨(GaN)계 발광 소자(LED)를 참조하여 설명될 것이다. 그러나 본 발명은 이러한 구조에 한정되는 것은 아니다.
본 발명의 실시예들은 도전성 기판을 포함하여 다른 기판을 사용할 수 있다. 따라서 GaP 기판 상의 AlGaInP 발광 소자, SiC 기판상의 GaN 발광 소자, 사파이어 기판 상의 SiC 다이오드, 및/또는 GaN, SiC, AlN, ZnO 및/또는 다른 기판 상의 질화물계 발광 소자 등의 조합이 포함될 수 있다. 더구나 본 발명은 활성층 영역은 발광 소자 영역의 사용에 한정되는 것은 아니다. 또한 활성층 영역의 다른 형태들이 본 발명의 일부 실시예들에 따라서 사용될 수도 있다.
[반도체 박막 구조]
도 1에 도시되어 있는 바와 같이, 기판(100) 상에 통상의 반도체 공정 기술, 예를 들면 MOCVD(Metal Oxide Chemical Vapor Deposition) 또는 MBE(Molecular Beam Epitaxy) 등과 같은 방법에 의하여, 복수의 질화물계 반도체층(200)이 형성된다.
이러한 반도체층(200)은 질화갈륨(GaN)과 같은 동종 기판(10)에 형성될 수 있고, 사파이어(Al2O3), 실리콘(Si), 실리콘 카바이드(SiC) 등의 이종 기판(10) 위에 형성될 수도 있다. 이하, 상기 사파이어 기판(100)에 반도체층(200)을 형성하는 경우를 예로 설명한다.
상기 반도체층(200)은 기판(100) 상에 제1전도성 반도체층(210), 활성층(220), 및 제2전도성 반도체층(230)이 순차적으로 형성된다. 이때, 상기 제1전도성 반도체층(210)은 n-형 GaN 반도체층이고, 제2전도성 반도체층(230)은 p-형 GaN 반도체층일 수 있다. 또한, 경우에 따라 그 반대로 형성될 수도 있다.
[001] 방향 결정 구조를 갖는 사파이어 기판(100) 상에 질화물로 이루어지는 박막을 성장시킬 경우 격자 부정합에 의하여 박막의 품질이 저하될 수 있으므로, 먼저, 사파이어 기판(100) 상에 버퍼층(110)을 형성하고, 이 버퍼층(110) 위에 상 기 복수의 GaN 반도체층(200)을 형성하는 것이 바람직하다.
이때, 이러한 버퍼층(110)은 기판(100) 상에 핵(seed) 역할을 하며 저온에서 성장되는 제1버퍼층과, 이 제1버퍼층 위에 형성되며 도핑되지 않는 GaN 반도체층으로 이루어지는 제2버퍼층으로 구성될 수 있다(도시되지 않음).
또한, 상기 제1버퍼층은 InxAl1-xN 또는 InxAl1-xN/GaN 초격자층으로 이루어질 수 있다.
상기 활성층(220)은 InGaN/GaN 양자우물(quantum well: QW) 구조를 이룰 수 있다. 그 외에 AlGaN, AlInGaN 등의 물질도 활성층(220)으로 이용될 수 있음은 물론이다. 이러한 활성층(220)에서는 추후 형성될 전극을 통하여 전계를 인가하였을 때, 전자(electron)-정공(hole) 쌍의 결합에 의하여 빛이 발생하게 된다.
또한, 이러한 활성층(220)은 휘도 향상을 위하여 상술한 양자우물 구조(QW)가 복수로 형성되어 다중 양자우물(multi quantum well: MQW) 구조를 이룰 수 있다.
이와 같이, 상기 기판(100) 상에는 GaN 버퍼층(110), 제1전도성 반도체층(210), 다중 양자우물 구조를 갖는 InGaN/GaN/AlGaInN 활성층(220), 및 제2전도성 반도체층(230)을 포함하는 일련의 GaN 반도체층(200)을 순차적으로 형성시킨다.
이때, 통상적으로 사파이어 기판(100)은 약 330 내지 430 ㎛의 두께를 갖으며 상기 일련의 GaN 계열의 반도체층(200)은 그 전체 두께가 약 10 ㎛ 이하이다.
한편, 경우에 따라, 상기 제2전도성 반도체층(230) 상에는, 도 2와 같이, 전 류확산층(240)이 형성될 수 있다. 이러한 전류확산층(240)은 InxGa1-xN 층 또는 InxGa1-xN/GaN 초격자층이 이용될 수 있다.
이러한 전류확산층(240)은 캐리어 이동을 향상시켜 전류 흐름을 원활하게 하는 역할을 할 수 있으며, CTEL(Current Transport Enhanced Layer)층이라고도 한다.
[Trench 식각]
이어서, 도 3에서 도시되는 바와 같이, 건식 식각법을 이용하여 추후 칩이 완성되었을 때 분리되기 위한 칩 분리영역에 상기 일련의 GaN 계열의 반도체층(200)을 관통하여 기판(100)의 표면 부분까지 식각하여 다수의 트렌치(trench: 300)를 형성한다.
상기 일련의 GaN 계열의 반도체층(200)과 사파이어 기판(100)은 그 경도가 강하기 때문에 RIE(Reactive Ion Etching) 방식, 특히 ICP RIE(Inductively Coupled Plasma Reactive Ion Etching) 방식에 의해 트렌치(300)를 형성하는 것이 바람직하다.
이러한 트렌치(300) 형성을 위하여 감광막(미도시)을 스핀 코팅에 의해 GaN 계열의 반도체층(200) 상에 도포하고, 이후 도포된 감광막의 선택적 노광 및 현상 공정을 거쳐 감광막 패턴(미도시)을 형성한다. 이렇게 형성된 감광막 패턴을 식각 마스크로 이용하여 ICP RIE 방식에 의해 GaN 계열의 반도체층(300) 및 사파이어 기 판(100)의 표면 부분까지 식각함으로써 트렌치(300)를 형성하게 된다.
상기 공정에 있어서 마스크는 포토 레지스트(Photo-Resist: PR)을 사용하기도 하고, 금속 마스크를 사용하기도 한다. 이러한 금속 마스크로는 Cr, Ni, 또는 Au 등을 사용할 수 있다.
[1차 Ohmic/반사전극 구조]
이후에는, 도 4에 도시되어 있는 바와 같이, 상기 트렌치(300) 형성에 의하여 개별 분리된 반도체층(200) 상부에는 제1전극(410)이 형성된다.
이러한 제1전극(410)으로는 도 5에서와 같이, 투명전극(411)과 반사전극(412)으로 이루어질 수 있다.
즉, 오믹 특성을 확보하기 위하여 투명 전도성 산화물(Transparent Conductive Oxide: TCO)을 이용하여 투명전극(411)을 형성할 수 있다. 즉, 이러한 투명전극(411)은 오믹전극으로 이용될 수 있다.
이때, 이러한 투명전극(411)이 이용되는 경우에는 상술한 전류확산층(240) 상에 투명 전도성 산화물(TCO)을 이용하여 투명전극(411)을 형성하는 것이 보다 유리할 수 있다.
이러한 구조에서, 전류확산층(240)의 일함수는 제2전도성 반도체층(230)을 이루는 p-형 GaN 반도체층의 일함수보다 작고, 투명전극(411)의 일함수보다 클 수 있다.
또한, 상기 전류확산층(240)과 제2전도성 반도체층(230)의 일함수 범위는 일 부 영역에서 중첩될 수도 있고, 상기 제2전도성 반도체층(230)과 투명전극(411)의 일함수 또한 일부 영역에서 중첩될 수도 있다.
이러한 투명전극(411)을 이루는 투명 전도성 산화물로는 ITO(Indium-Tin -Oxide) 층이 이용될 수 있으며, 기타 IZO(Indium-Zinc-Oxide), AZO(Aluminum-Zinc -Oxide), MZO(Magnesium-Zinc-Oxide), 또는 GZO(Gallium-Zinc-Oxide) 등의 물질이 이용될 수도 있다.
이와 같은 투명전극(411) 상에는 상술한 바와 같이, 반사형 전극(412)이 형성될 수 있다. 이러한 전극 구조의 장점은 반사도를 높일 수 있다는 점이다.
이러한 반사형 전극(412)은 알루미늄(Al), 은(Ag)과 같은 물질로 형성될 수 있고, 추후, 지지층이 형성될 경우에 결합금속으로도 이용될 수 있는 물질을 이용할 수도 있다.
이후, 상기 제1전극(410)이 형성된 반도체층(200) 사이의 트렌치(300) 영역에는 도 6에서와 같이, 패시베이션(Passivation)층(510)이 형성된다.
[Passivation 구조]
이러한 패시베이션층(510)은 개별 분리되는 반도체층(200) 및 칩을 보호하고, 누설 전류를 억제하며, 추후 이루어지는 기판(100) 분리 공정시 반도체층(200)에 가해지는 충격을 완화하면서 칩 분리가 용이하게 할 수 있다.
이와 같은 패시베이션층(510)을 이루는 물질로는 SiO2, SU-8(Epoxy 계열 PR), WPR(아크릴계열 PR), SOG, 폴리아미드(Polyimide) 등이 사용될 수 있고, 물질의 경도, 탄성계수, 투과율, 물질간 결합(Adhesion)을 고려하여 선택될 수 있다. 상기 언급 물질을 단일로 사용할 수 있고 복수로 조합하여 사용할 수도 있다.
이러한 패시베이션층(510)을 이루는 물질의 기계적 물성 특성을 보면, 하기의 표 1 및 표 2에서 보는 바와 같이, SiO2가 Tensile Strength나 탄성 계수 값이 타 물질에 비해 우수하여 칩 분리공정시 발생하는 스트레스(Stress)에 가장 잘 견디는 것으로 나타나고 있고, 사파이어(Sapphire) 기판(100)과의 결합력(Adhesion)도 SU-8 물질보다는 낮은 값을 보여주고 있어서 스트레스 전파(Stress Release) 과정에서 칩에 가해지는 충격이 적을 수 있음을 알 수 있다.
Figure 112008084702980-PCT00001
Figure 112008084702980-PCT00002
이러한 물질은 도 6과 같은 구조에 적용되어 발광 소자를 제작하는데 유리하게 작용될 수 있다. 다만 SiO2 단독으로 사용할 경우에는 칩 분리공정시 발생되는 스트레스에 기인한 미세 틈을 통하여 누설 전류가 증가할 수도 있다. 이를 개선하기 위하여 SiO2와 SU-8을 병행한 패시베이션층(510) 구조가 이용될 수도 있다.
이러한 패시베이션층(510)은 제1전극(410)의 적어도 일부면과 반도체층(200)의 적어도 일면 이상을 덮도록 형성한다. 예를 들어, 제1전극(410)이 투명전극(411)과 반사형 전극(412)으로 이루어지는 경우에는, 이들 투명전극(411) 및 반사형 전극(412)의 적어도 일부 면과 반도체층(200)의 측면을 덮도록 형성한다.
또한, 상기 투명전극(411)의 어느 일부와 반도체층(200)의 측면을 덮은 패시베이션층(510)을 형성한 후, 상기 투명전극(411) 위에 반사형 전극(412)을 형성할 수도 있다.
이때, 상기 반사형 전극(412)은 다음과 같이, 복수의 층으로 이루어질 수 있다. 즉, 제1금속층(도시되지 않음)과, 이 제1금속층 상에 위치하는 확산방지층과, 이러한 확산방지층 상에 위치하는 제2금속층으로 이루어질 수 있다.
이러한 제1금속층으로는 Ni, W, Ti, Pt, Au, Pd, Cu, Al, Cr 및 Ag 중 어느 하나 또는 둘 이상의 합금을 이용할 수 있고, 상기 확산방지층(Diffusion barrier Layer)으로 Ni, W, Ti, Pt 등의 층을 이용할 수 있으며, 상기 제2금속층은 Au 층 또는 Cu 층을 이용할 수 있다.
또한, 이러한 제1금속층과, 확산방지층, 및 제2금속층은 합금을 이루어 하나의 층으로 형성될 수도 있다.
한편, 이러한 투명전극(411)과 반사형 전극(412) 사이에는 결합층(adhesion layer; 도시되지 않음)이 위치할 수 있고, 이러한 결합층으로는 Ni, W, Cr 등이 이용될 수 있다.
또한, 제1전극(410)으로서, 오믹 특성과 반사도 특성을 함께 적용할 수 있는 일체형 전극을 이용할 수도 있다. 이러한 일체형 전극으로는 Ni, W, Ti, Pt, Au, Pd, Cu, Al, Cr 및 Ag 중 어느 하나 또는 둘 이상의 합금으로 형성할 수 있다.
한편, 상기 제1전극(410)은 다음과 같이, 복수의 층으로 이루어질 수 있다. 즉, 먼저, 제1금속층(도시되지 않음)으로 이루어질 수 있는데, Ni, W, Ti, Pt, Au, Pd, Cu, Al, Cr 및 Ag 중 어느 하나 또는 둘 이상의 합금을 이용할 수 있다.
이러한 제1금속층의 상부에는 확산방지층(Diffusion Barrier Layer)으로 Ni, W, Ti, Pt 등의 층을 사용하고, 그 상부에는 주로 제2금속층으로서 Au 층 또는 Cu 층을 이용할 수 있다.
또한, 이러한 제1금속층과, 확산방지층, 및 제2금속층은 합금을 이루어 하나의 층으로 형성될 수도 있다.
이후 오믹 특성 확보를 위하여 열처리를 할 수 있으며, 이러한 열처리 온도는 300 내지 700 ℃ 사이일 수 있고, 분위기 Gas로 N2, O2를 사용할 수 있다.
이러한 제2금속층은 결합금속(seed metal)으로 이용될 수 있고, 한편, 별도의 결합금속이 적용될 수도 있다.
이후, 도 7에서와 같이, 제1전극(410)과 패시베이션층(510)의 일부 또는 전체를 덮는 적어도 한 층 이상의 결합금속(420)을 형성할 수도 있다.
이러한 결합금속(420)은 추후 도금이나 웨이퍼 본딩과 같은 방법으로 지지층을 형성하기 위한 것으로서, Cu, Au, Sn, In, 및 Ag 중 어느 하나 또는 둘 이상의 합금 또는 둘 이상의 적층으로 형성할 수 있다.
이와 같은 결합금속(420)은 도금과 같은 방법으로 지지층을 형성하기 위한 금속(seed metal)으로 이용되거나, 별도의 웨이퍼를 부착하기 위한 본딩금속(bonding metal)일 수도 있다.
[PR Post 구조]
이어서, 도 8에서 도시하는 바와 같이, 패시베이션층(510)이 형성된 칩 분리영역의 상측에, 즉, 이 경우에는 상기 결합금속(420)의 상측에 칩 분리가 용이하도록 PR 포스트(610)를 형성한다.
이러한 PR 포스트(610)의 역할은 칩 분리를 위하여 비교적 두꺼운 포토 레지스트(Photo-Resist: PR)를 원하는 구조로 만드는 것이다. 이러한 PR 포스트(610)의 높이는 작게는 20 내지 30 ㎛에서 크게 150 ㎛ 정도이고, 그 폭은 10 ㎛에서 수십 ㎛ 범위에 이를 수 있다. 이러한 PR 포스트(610)는 레이저 스크라이빙(Laser Scribing)을 이용한 칩 분리시에도 유리하게 사용될 수 있다.
즉, 이러한 PR 포스트(610)는 PR 물질을 이용하여 각 칩 분리영역에 장벽을 형성하는 구조로 볼 수도 있다.
[1차 도금]
이와 같이 형성된 PR 포스트(610) 상측에, 도 9 내지 도 11에서 도시하는 바와 같이, 도금과 같은 방식으로 지지층(700)을 형성한다.
이러한 지지층(700)은 전체가 일체로 형성될 수도 있으나, 도 9 내지 도 11과 같이, 분리되어 형성될 수 있다.
즉, 상기 PR 포스트(610)와 같거나 작은 높이로 제1지지층(710)이 먼저 형성될 수 있다. 이러한 제1지지층(710)은 PR 포스트(610) 두께보다 약 5 ㎛ 이하 정도의 높이를 가지도록 형성될 수 있다.
이러한 지지층(700)의 두께는 최종 칩의 두께를 고려하여 설정하여 형성할 수 있고, 이때, 제1지지층(710)의 두께는 50 ~ 150 ㎛의 범위 값을 갖는다.
[ESL; etch stop layer]
이러한 제1지지층(710) 위에는 도 10에서와 같이, 식각저지층(Etch stop layer: 720)을 형성한다. 이러한 식각저지층(720)은 제1지지층(710)의 상단부에 PR 포스트(610)가 돌출된 영역을 포함하여 전체적으로 금속층을 형성하는 것이다.
이는 최종 칩 분리시 추후에 식각저지층(720) 상측에 형성되는 제2지지층(730)을 제거하는 경우에 균일하게 식각하여 최종 칩 단에서 균일한 두께의 칩을 얻을 수 있다.
통상, 상기 제1지지층(710) 또는 제2지지층(730)은 구리(Cu)를 이용하여 형성되고, 식각저지층(720)은 이러한 Cu 식각제에 내식각성을 지니는 금속 성분을 활용할 수 있고, Cr, Ni, 또는 Au 등을 각각 이용하거나 합금을 이루어 이용할 수 있다.
[2차 도금]
도 11에서와 같이, 식각저지층(720) 상에는 제2지지층(730)이 형성되며, 이러한 제2지지층(730)의 두께는 대략 50 내지 150 ㎛ 범위 내로 형성한다. 이러한 제2지지층(730)은 추후 칩 분리과정에서 Cu 전용 식각제를 이용하여 제거하게 되고 이 제2지지층(730)의 역할은 기판(100) 분리시 지지층으로써 칩 핸들링에 안정적인 구조를 이루도록 하는 것이다. 이러한 제2지지층(730)은 도금에 의하여 형성될 수 있다.
[LLO; laser lift off]
이후, 도 12에서 도시하는 바와 같이, 기판(100) 분리과정에 의하여 기판(100)이 분리된다. 이러한 기판(100) 분리과정은 레이저를 이용하여, 이른바 레이저 리프트 오프(Laser Lift-Off: LLO) 과정에 의하여 이루어질 수 있다.
상기 기판(100)을 반도체층(200)으로부터 분리하는 공정은 사파이어 기판(100)과 GaN 계열의 반도체층(200) 사이에 스트레스성 음파(acoustic stress wave)를 발생시킴으로써 즉각적으로 수행될 수 있다.
이러한 기판(100)의 분리과정은 다음과 같은 과정에 의하여 이루어진다. 즉, 사파이어 기판(100)을 통해 사파이어 기판(100)과 GaN 계열의 반도체층(200) 사이의 계면에 248 nm의 파장을 갖는 KrF 엑시머 레이저 빔 또는 193 nm의 파장을 갖는 ArF 엑시머 레이저 빔을 조사한다.
상기 파장의 빛은 사파이어 기판(100)에 의해서는 흡수되지 않지만 GaN 계열의 반도체층(200)에는 흡수되기 때문에, 사파이어 기판(100)을 통과한 레이저 빔은 반도체층(200)에 흡수되어 급속히 가열된다.
이렇게 가열된 GaN 계열의 반도체층(200)은 융해된 후, 고압 및 고온의 표면 플라즈마(surface plasma)를 발생시키기 시작한다. 이러한 플라즈마 발생 현상은 사파이어 기판(100)과 반도체층(200) 사이의 계면에서만 국한되어 나타난다.
이어서, 반도체층(200)이 융해되어 발생한 플라즈마는 그 주변으로 급속히 팽창하게 된다. 이러한 플라즈마의 급속한 팽창은 기판(100)과 반도체층(200) 사이의 계면 부근에 스트레스성 음파(acoustic stress wave)를 발생시키게 된다.
이와 같이, 상기 계면에서 발생한 이러한 스트레스성 음파는 사파이어 기판(100)과 반도체층(200)에 대하여 서로 반대 방향으로 물리적 힘을 가하는 작용을 하게 되고, 따라서, 기판(100)과 GaN 계열의 반도체층(200)의 분리가 즉각적으로 이루어지게 된다.
이하에서는, 도 13 내지 도 16을 참조하여 사파이어 기판(100)과 GaN 계열의 반도체층(200)의 분리에 대해 보다 상세히 살펴보도록 한다.
도 13 내지 도 16은 본 발명의 방법에 따라 사파이어 기판(100)과 GaN 계열의 층들(200)이 분리되는 과정을 나타낸다. 설명의 편의를 위하여 사파이어 기판(100)과 GaN 계열의 반도체층(200) 만이 보이도록 도시하였다.
먼저, 도 13에 도시되어 있는 바와 같이 사파이어 기판(100)을 통해 사파이어 기판(100)과 GaN 계열의 반도체층(200) 사이의 계면에 248 nm의 파장을 갖는 KrF 엑시머 레이저 빔 또는 193 nm의 파장을 갖는 ArF 엑시머 레이저 빔을 조사한다.
타겟 계면에 조사되는 레이저 빔 스팟(spot)에서 레이저 빔의 에너지 밀도가 균일하게 분포되도록 하기 위하여 빔 균일제(beam homogenizer: 도시되지 않음)를 레이저 광원(도시되지 않음)과 사파이어 기판(100) 사이에 위치시킨 상태에서 레이저 빔을 조사하는 것이 바람직하다.
이와 같이 빔 균일제를 사용할 경우 레이저 빔의 에너지 밀도의 균일도는 약 95% 이상을 나타낸다. 상기 파장의 빛은 사파이어 기판(100)에 의해서는 흡수되지 않지만 GaN 계열의 반도체층(200)에 의해서는 흡수되기 때문에, 사파이어 기판(100)을 통과한 레이저 빔은 이 사파이어 기판(100)과 GaN 계열의 반도체층(200) 사이의 계면에서 GaN 계열의 반도체층(200)에 의해 흡수된다. 따라서 이 GaN 계열의 반도체층(200)은 레이저 빔의 에너지를 흡수함으로써 급속히 가열된다.
이렇게 가열된 GaN 계열의 반도체층(200)은 융해된 후, 도 14에 도시되어 있는 바와 같이, 고압 및 고온의 표면 플라즈마(surface plasma)를 발생시키기 시작한다. 이러한 플라즈마 발생 현상은 사파이어 기판(100)과 GaN 계열의 반도체층(200) 사이의 계면에서만 국한되어 나타난다.
이어서, 도 15에 도시되어 있는 바와 같이, GaN 계열의 반도체층(200)이 융해되어 발생한 플라즈마는 그 주변으로 급속히 팽창하게 된다. 이러한 플라즈마의 급속한 팽창은 사파이어 기판(100)과 GaN 계열의 반도체층(200) 사이의 계면 부근에 스트레스성 음파(acoustic stress wave)를 발생시키게 된다.
상기 계면에서 발생한 이러한 스트레스성 음파는 사파이어 기판(100)과 GaN 계열의 반도체층(200)에 대하여 서로 반대 방향으로 물리적 힘을 가하는 작용을 한다. 따라서 도 16에 도시되어 있는 바와 같이, 사파이어 기판(100)과 GaN 계열의 반도체층(200)의 분리가 즉각적으로 이루어지게 된다.
또한, 레이저 빔을 조사할 때 시간의 경과에 따라 사파이어 기판(100)과 GaN 계열의 반도체층(200) 사이의 계면에서 발생하는 압력의 변화를 알아보는 실험을 하였다. 도 17은 통상의 피조 필름 센서(piezo film sensor: 750)를 사용하여 레이저 빔 조사에 의해 발생되는 압력(pressure)을 측정한 실험 장치를 개략적으로 나타낸 것이고, 도 18은 그 측정 결과를 나타낸 그래프이다.
도 17에 도시되어 있는 바와 같이, 에폭시 수지(760)를 이용하여 피조 필름 센서(750)를 GaN 계열의 반도체층(200) 상에 부착하였다. 단일 펄스의 레이저를 조사함에 따라 발생되는 음파의 압력이 피조 필름 센서(750)에 의해 검출되고, 센서(750)로부터 출력되는 전기적 신호를 모니터하기 위하여 오실로스코프(770)를 피조 필름 센서(750)에 연결하였다. 레이저로는 248 nm의 파장을 갖는 KrF 엑시머 레이저가 사용되었으며 에너지 밀도는 0.9 J/cm2이었다. 상기 센서(750)에 의해 감지된 음파의 압력은 13× 10-3 V/N의 변환 상수를 사용하여 전기적 신호로 변환되어 출력되었다.
도 18의 그래프에 나타난 바와 같이, 최대치의 신호는 약 15 ㎲ 부근에서 검출되었으며, 첫 번째 주요 피크의 기간은 약 30 ㎲이었고 이 후 그 크기가 급격히 쇠퇴한 몇 개의 피크가 나타났다.
그래프의 첫 번째 피크에 1, 2, 3, 및 4로 표시된 구간은 도 13, 14, 15, 및 16에 각각 대응한다. 즉, 1로 표시된 시점은 사파이어 기판(100)과 GaN 계열의 반도체층(200) 사이의 계면에 레이저 빔이 조사되는 단계이고, 2로 표시된 시점은 레이저 빔의 조사로 인해 계면에 위치한 GaN 계열의 반도체층(200) 부분이 융해된 후 플라즈마가 발생하는 단계이며, 3으로 표시된 시점은 발생된 플라즈마가 급격히 팽창하여 스트레스성 음파를 발생시키는 단계이고, 4로 표시된 시점은 스트레스성 음파에 의해 사파이어 기판(100)이 GaN 계열의 반도체층(200)과 즉각적으로 분리되는 단계이다.
첫 번째 피크의 기간은 약 30 ㎲이었다. 따라서 상기 그래프는 사파이어 기판(100)과 GaN 계열의 반도체층(200) 사이의 계면에서 발생하는 스트레스성 음파에 의해 사파이어 기판(100)이 GaN 계열의 반도체층(200)으로부터 분리되는 시간이 약 30 ㎲에 불과함을 잘 설명하여 주고 있다.
한편, 레이저 빔의 에너지 밀도가 스트레스성 음파의 발생에 미치는 영향을 알아보기 위하여 에너지 밀도에 변화를 주면서 248 nm의 레이저 에너지 빔과 193 nm의 레이저 에너지 빔을 각각 조사하고 스트레스성 음파에 의해 발생되는 스트레스의 최고치를 측정하였다. 도 19는 248 nm 및 193 nm의 레이저 빔 각각에 대하여 에너지 밀도에 따른 음파 스트레스를 나타낸 그래프이다.
도 19의 그래프에 나타난 바와 같이, 248 nm의 레이저 빔의 경우 0.50 J/cm2 이하의 에너지 밀도에서는 음파 스트레스가 매우 약하거나 거의 감지되지 않았으며, 248 nm 및 193 nm의 레이저 빔 모두에 대해 0.60 J/cm2 미만의 에너지 밀도의 경우 사파이어 기판을 즉각적으로 분리할 수 없었다.
즉, GaN 계열의 반도체층(200)이 융해된 후 플라즈마가 발생하는 현상이 나타나는 임계 에너지 밀도는 약 0.30 J/cm2 정도이기 때문에 조사되는 레이저가 0.30 J/cm2 이상의 에너지 밀도를 가질 경우 사파이어 기판의 분리 자체는 가능할지 모르나 0.60 J/cm2 미만에서는 즉각적인 분리를 기대할 수 없음을 알 수 있다.
따라서 사파이어 기판(100)을 GaN 계열의 반도체층(200)으로부터 분리할 때 스트레스성 음파라는 기계적 또는 물리적 힘을 이용하기 위해서는 최소한 0.50 J/cm2 이상의 에너지 밀도를 레이저가 가져야 하며, 사파이어 기판(100)의 즉각적인 분리를 위해서는 레이저가 0.60 J/cm2 이상의 에너지 밀도를 가지는 것이 바람직하다.
한편, 도 19의 그래프에 나타나 있는 바와 같이, 동일 조건에서 193 nm의 레이저 빔에 비해 248 nm의 레이저 빔의 경우 음파 스트레스가 월등히 높게 측정되었는데 이는 레이저 빔이 사파이어 기판을 통과할 때 248 nm의 레이저 빔에 비해 192 nm의 레이저 빔의 손실이 더 크기 때문이다.
450 ㎛의 두께를 갖는 사파이어 기판(100)을 투과할 때 발생되는 손실을 측정한 결과 248 nm의 레이저 빔의 경우 약 15%의 손실이 발생한 데 비하여 193 nm의 레이저 빔의 경우 그 손실률이 약 22%에 달했다.
위에서 살펴본 바와 같이, 사파이어 기판(100)과 GaN 계열의 반도체층(200) 사이의 계면에서 발생한 스트레스성 음파는 레이저 빔 스팟 영역 내의 GaN 층에 높은 충격을 가하게 된다.
도 20은 1.0 J/cm2의 에너지 밀도를 갖는 248 nm의 레이저 빔이 일체형의(monolithic) GaN 층과 사파이어 기판 사이의 계면에 조사되었을 때 발생한 스트레스성 음파에 의해 가해진 충격을 나타내는 SEM(scanning electron microscopy) 사진이다.
화살표 a는 사각형의 빔 스팟 가장자리 부근에서 발생한 GaN 계열의 반도체층(200)의 손상을 가리키고, 화살표 b는 계면에서 전개되는 스트레스성 음파의 궤적을 가리킨다. 즉, 도 20의 사진이 가리키는 바와 같이, 조사되는 레이저 빔이 지나치게 높은 에너지 밀도를 가질 경우 스트레스성 음파로 인한 높은 충격으로 인해 GaN 층에 손상이 발생할 수도 있다.
따라서 사파이어 기판(100)을 즉각적으로 분리시킴과 동시에 GaN 계열 반도체층(200)의 손상을 방지하기 위해서는 조사되는 레이저 빔의 에너지 밀도의 최적화가 요구된다.
이와 같이, 레이저 빔의 최적의 에너지 밀도를 구하기 위하여 일체형의(monolithic) GaN 층과 사파이어 기판 사이의 계면에 조사되는 레이저 빔의 에너지 밀도가 각각 0.75 J/cm2, 0.80 J/cm2, 0.85 J/cm2, 0.90 J/cm2, 0.95 J/cm2, 및 1.00 J/cm2인 경우에 발생되는 GaN 계열의 반도체층(200)의 손상을 관찰한 결과, 도 21 내지 26의 SEM 사진을 얻을 수 있었다.
도 21 내지 26에서 알 수 있는 바와 같이, 일체형의 GaN 층과 사파이어 기판을 분리하는 경우 조사되는 레이저 빔의 에너지 밀도가 0.75 J/cm2인 경우에는 발생하는 손상이 경미하나, 0.75 J/cm2를 초과할 경우 에너지 밀도가 높아짐에 따라 GaN 계열 반도체층의 손상이 점점 더 심해짐을 알 수 있다. 따라서 일체형의 GaN 층과 사파이어 기판을 분리할 때 최적의 레이저 빔 에너지 밀도의 범위는 0.60 내지 0.75 J/cm2이다.
선택적으로, 본 발명의 바람직한 실시예에서 이미 언급한 바와 같이 GaN 계열의 반도체층에 트렌치를 형성할 때, 이 GaN 계열의 반도체층을 통과하여 사파이어 기판에 이르거나 기판의 일부분까지 파고들어가는 트렌치를 형성함으로써 사파이어 기판과 GaN 계열 반도체층 사이의 계면에서 발생하는 스트레스성 음파의 측방향 전파를 차단할 수 있다.
따라서 보다 광범위한 범위의 에너지 밀도 영역에서 GaN 층의 손상을 방지할 수 있게 되는데, 1.10 J/cm2까지의 높은 에너지 밀도까지도 GaN 층에 손상이 전혀 발생하지 않는 것을 관측할 수 있었다. 따라서 위와 같은 트렌치가 형성되어 있는 경우 바람직한 레이저 빔의 에너지 밀도는 0.60 내지 1.1 J/cm2이다.
이상과 같은 과정에 의하여 사파이어 기판(100)이 제거되면 도 27과 같은 구조가 되고, 이후, GaN 계열의 반도체층(200) 중에서 버퍼층(110)은 식각에 의하여 제거되고, 결국 도 28과 같은 구조가 남게 된다.
이와 같이, 기판(100)과 버퍼층(110)이 제거된 상태에서는 반도체층(200) 중에서 n-형의 제1전도성 반도체층(210)이 드러나게 되고, 이와 같이 드러난 면에는 제2전극(810)이 형성된다. 이러한 제2전극은 이 경우에는 n-형 전극이 될 수 있으며, 제2전도성 반도체층(210)과 오믹 접촉이 가능한 오믹전극이 된다.
[표면 광추출 구조]
상술한 바와 같이, 기판(100)을 제거하여 드러난 제1전도성 반도체층(210)에는, 도 29에서와 같이, 광추출구조(900)를 형성하여, 발광 소자에서 발생된 빛의 광추출 효율을 더욱 향상시킬 수 있다.
이러한 광추출구조(900)를 형성하는 방법은 다음과 같은 3가지가 이용될 수 있다.
첫번째로는 기판(100) 상에 버퍼층(110)과 반도체층(200)을 성장할 때, 도 30에서와 같이, 기판(100) 자체에 굴곡(120)이 있는 구조를 도입하여 버퍼층(110)과 반도체층(200)을 형성하는 것이다. 도 31에서는 이와 같이 형성된 굴곡(120) 패턴의 일례를 나타내고 있다.
이와 같이, 굴곡(120)이 형성된 기판(100)에 버퍼층(110)과 반도체층(200)을 형성하면, 기판(100) 분리과정 이후, 제1전도성 반도체층(210)의 표면에 굴곡(120)이 드러나게 되어, 광추출구조(900)가 이루어지는 것이다.
두번째로는 상기 드러난 제1전도성 반도체층(210) 표면을 화학적으로 식각하여 광추출구조(900)를 형성할 수 있으며, 도 32는 이와 같이 식각 과정에서 형성된 광추출구조(900)를 나타내고 있다.
세번째로는 미세 패턴을 형성하고 식각 공정을 통하여 광결정을 형성함으로써 광추출구조(900)를 형성할 수 있다. 도 33에서는 이와 같은 광결정 구조에 의한 광추출구조(900)를 나타낸다.
이와 같이, 광추출구조(900)가 형성된 후에는 상기 제2지지층(730)이 식각에 의하여 제거된다. 이때, 상술한 바와 같이, 상기 식각저지층(720)은 제2지지층(730)의 식각제에 대하여 내식각성이 있으므로, 식각저지층(720)은 식각되지 않고 도 34와 같은 구조가 된다.
이후에 도 35에서와 같이, 별도의 식각 과정에 의하여 상기 식각저지층(720)도 제거되고 나면, PR 포스트(610)가 드러나게 되고, 이러한 PR 포스트(610)도 제거된 후에 도 36과 같은 구조를 이루게 된다.
도 36에서 도시하는 바와 같이, 상술한 과정에서 PR 포스트(610)가 제거된 상태에서는 결합금속(420)과 패시베이션층(510)에 의하여 각 칩 분리영역이 이어져있는 상태가 되며, 이러한 구조는 테이프 팽창과 같은 방법에 의하여 용이하게 분리될 수 있다. 도 37에서는 이와 같은 과정에 의하여 최종 분리된 칩의 상태를 도시하고 있다.
[Passivation open 구조]
상술한 구조는 칩 분리영역에 형성되는 트렌치(300)에 패시베이션층(510)이 채워지는 구조에 대하여 설명하였으나, 기판(100) 분리과정과 칩 분리 과정의 효율성에 따라서 상기 트렌치(300)에 형성되는 패시베이션 구조를 달리 형성할 수 있다.
즉, 기판(100)에 반도체층(200)을 형성하고, 이와 같이 반도체층(200)이 형성된 상태에서 칩 분리영역에 트렌치(300)를 형성하고, 상기 반도체층(200) 상에 제1전극(410)을 형성한 상태에서, 상기 트렌치(300) 영역에 도 38에서 도시하는 바와 같이, 트렌치(300) 일부를 채우는 패시베이션막(520)이 형성되는 것이다.
상술한 기판(100)에 반도체층(200)과 트렌치(300) 및 제1전극(410)이 형성되는 과정은 상기 실시예와 동일하다.
이러한 구조는 포토 레지스트(Photo-Resist)를 이용하여 각 칩 간의 트렌치(300) 영역을 전부 채워서 패시베이션하는 것이 아니라 칩 주위만 패시베이션하는 패시베이션막(520)이 형성되고, 나머지 부위는 개구되도록 개구부(521)가 형성되는 것이다.
이와 같이, 패시베이션막(520)에 개구부(521)를 형성하면 이러한 패시베이션막(520)과 기판(100)과의 접착력이 저하되어, 패시베이션 물질을 하나의 물질(SU-8 or WPR등의 PR 계열)로 형성할 수 있고, 기판(100) 분리시 발생하는 스트레스를 칩 분리영역에서 해소하는 역할을 하여, 결국 칩에 가해지는 기계적인 손상을 줄여서 안정된 소자 특성을 얻을 수 있게 할 수 있다.
실제로, SU-8과 같은 물질을 트렌치(300)에 전부 채운 상태에서 레이저 리프트 오프(LLO)를 수행하면 SU-8과 사파이어 기판(100) 면간의 결합 특성이 커서 LLO시 발생하는 스트레스를 효과적으로 해소하지 못하게 되어, 칩에 충격이 전달되어, 크랙(Crack)이 발생하거나, 또는 칩이 깨지거나(Chip break), 박막이 들뜨는 박리 등의 현상이 발생하게 된다.
따라서 개구부(521)를 가지는 패시베이션막(520)으로 패시베이션을 수행하는 구조로 형성하면서 일부 영역만이 사파이어 기판(100) 상에 부착되어 있는 구조는, LLO시 기판(100)과 쉽게 분리될 수 있다.
[Trench Fill 구조]
이와 같이, 트렌치(300)의 일부분에 패시베이션막(520)이 형성되므로, 도 38에서와 같이, 칩 분리영역에 형성된 트렌치(300)에는 공간이 형성되는데, 이때, 도 39에서와 같이, 이러한 공간의 적어도 일부에 금속층(530)을 채우면 이러한 금속층(530)은 LLO시에 발생하는 스트레스를 추가로 해소하는 역할을 할 수 있다.
이러한 금속층(530)을 형성하는 구조는 LLO시 스트레스 해소의 역할과 칩 분리 용이하도록 하기 위하여 적용된 구조이다. 이러한 금속층(530)은 도 39에서와 같이, 패시베이션막(520)이 형성된 트렌치(300)의 일부 영역에 채워질 수 있고, 또한 전체 영역에 채워질 수도 있다.
이러한 금속층(530)은 제1전극(410)이 형성 된 후 결합금속(420)이 형성되기 전에 형성되며, 즉, 도 40에서와 같이, 이러한 금속층(530)이 형성된 이후에 결합금속(420)이 형성된다.
이러한 금속층(530)은 Ni, Ag, Au, Cr, 또는 Cu 등이 사용되거나 또는 이들 금속의 조합으로 이루어질 수 있다.
이와 같이, 결합금속(420)이 형성된 후에는 도 41에서와 같이, 상기 칩 분리영역에 PR 포스트(620)가 형성되고, 이후, 이 PR 포스트(620) 사이의 영역에는 도 42와 같이, 제1지지층(740)이 형성된다.
이때, 상술한 실시예와 달리, 상기 제1지지층(740)은 상기 결합금속(420)의 상측을 덮어서 지지하며, 따라서 상기 반도체층(200)을 덮는 동시에 반도체층(200)의 측면부위도 함께 덮어 지지하는 테두리부(741)가 형성되어, 보다 효과적으로 칩을 지지할 수 있다.
이후에는, 도 43 및 도 44에서와 같이, 상기 제1지지층(740) 위에 식각저지층(720)과 제2지지층(730)이 차례로 형성된다. 이러한 과정은 상기 실시예와 동일하다.
또한, 이와 같이 형성된 구조에서, 도 45에서와 같이, 기판(100)이 제거되고, 이후 버퍼층(110)도 함께 제거되며, 이때, 상기 패시베이션막(520)을 보호하는 보호층(540)이 추가로 형성되어, 도 46과 같은 구조를 이루게 된다.
이후, 도 47 내지 도 50에서 도시되는 과정에 의하여, 상기 기판(100)이 제거되어 드러난 제1전도성 반도체층(210) 위에 광추출구조(900)와 제2전극(830)이 형성된다.
이러한 과정은 먼저, 도 47에서와 같이, 제2전극(830) 형성을 위한 마스크(820)를 형성한 상태에서, 도 48에서 도시된 바와 같이, 광추출구조(900)를 형성한다. 이러한 광추출구조(900)는 상술한 바와 같다. 즉, 상기 제1전도성 반도체층(210) 면을 처리하여 광추출구조(900)를 형성할 수 있고, 또한 기판(100)에 굴곡구조를 형성한 상태에서 반도체층(200)을 형성하여 광추출구조(900)를 형성할 수도 있다.
이후, 도 49에서와 같이, 상기 마스크(820)는 제거되고, 도 50에서와 같이, 전극물질로 제2전극(830)을 형성한다.
이와 같은 과정에서 제2전극(830)이 형성된 이후에는, 도 51 및 도 52에서 도시하는 바와 같이, 제2지지층(730)과 식각저지층(720)을 순차적으로 제거한 후에 PR 포스트(620)를 제거하면 도 52와 같은 상태가 된다.
이후, 테이프 팽창과 같은 방법에 의하여 칩을 개개의 칩으로 분리하여 도 53과 같은 구조를 이루는 것이다.
한편, 상술한 제조 과정에서 기판 및 칩 분리과정과 관련된 패시베이션과 PR 포스트와 관련된 구조는 다양한 예로 구성될 수 있다.
즉, 도 54에서와 같이, 패시베이션막(520)을 이용하여 반도체층(200) 사이의 트렌치 영역을 일부 채우고, 이 패시베이션막(520)과 반도체층(200)의 상측에 반사형 결합금속(440)을 형성할 수 있다.
이러한 반사형 결합금속(440)은 복수의 층으로 이루어질 수 있다. 즉, 먼저, 제1금속층(도시되지 않음)으로 이루어질 수 있는데, Ni, W, Ti, Pt, Au, Pd, Cu, Al, Cr 및 Ag 중 어느 하나 또는 둘 이상의 합금을 이용할 수 있다.
이러한 제1금속층의 상부에는 확산방지층(Diffusion Barrier Layer)으로 Ni, W, Ti, Pt 등의 층을 사용하고, 그 상부에는 주로 제2금속층으로서 Au 층 또는 Cu 층을 이용할 수 있다.
또한, 이러한 제1금속층과, 확산방지층, 및 제2금속층은 합금을 이루어 하나의 층으로 형성될 수도 있다.
이와 같이, 반사형 결합금속(440)이 형성되는 경우에는, 상기 제1전극(410)은 투명전극일 수 있으며, 이러한 투명전극은 투명 전도성 산화물(Transparent Conductive Oxide: TCO)로 이루어질 수 있다.
또한, 이러한 투명 전도성 산화물로는 ITO(Indium-Tin-Oxide), IZO(Indium- Zinc-Oxide), AZO(Aluminum-Zinc-Oxide), MZO(Magnesium-Zinc-Oxide), 또는 GZO (Gallium-Zinc-Oxide) 등의 물질이 이용될 수 있다.
이와 같은 과정에서 형성된 패시베이션막(520) 사이의 채널영역(631)의 상측에 PR 포스트(630)를 형성할 수 있고, 이러한 구조는 칩과 칩의 분리과정이 보다 용이할 수 있다.
도 55에서는 상기 반도체층(200) 사이에 형성된 트렌치에 먼저 PR 포스트(640)를 형성한 후에 패시베이션층(550)을 형성한 실시예를 나타내고 있다.
이와 같이, 패시베이션층(550)을 형성한 후에 결합금속 및 반사형 전극(440)을 형성하며, 이후의 과정은 상술한 바와 동일하다.
또한, 도 56에서와 같이, 지지층(700)을 단일층으로 형성할 수도 있다. 즉, 트렌치 영역에는 먼저 패시베이션막(520)을 형성하고, 이 패시베이션막(520)을 채우는 패시베이션층(560)을 형성하여, 이중의 패시베이션 구조를 형성한다.
이후, 이러한 패시베이션층(560)을 덮는 결합금속 및 반사형 전극(450)을 형성하고, 이 후에 PR 포스트(610)와 단일층의 지지층(700)을 형성한 구조를 이용할 수 있는 것이다.
한편, 상기된 다양한 구조에서 테이프 팽창에 의한 칩 분리과정 외에도 레이저 스크라이빙(Laser scribing)을 이용하여 칩을 분리할 수 있다. 즉, 266nm 또는 355nm의 파장을 갖는 레이저를 트렌치(300)측에 조사하여 칩을 분리할 수 있다.
이때, 레이저는 상기 지지층(700)측에서 트렌치(300)측 방향으로 조사될 수 있고, 또한 이러한 레이저는 기판이 제거되어 드러난 면에서 트렌치(300) 방향으로 조사될 수 있으며, 양방향에서 조사될 수 있음은 물론이다.
이때, LLO 공정에 의해 드러난 제1전도성 반도체층(210)의 면을 PR, 산화물(Oxide)을 이용하여 보호할 수 있다.
또한, 레이저 조사 후 완전한 분리가 이뤄지지 않으면 추가적인 칩 브레이킹(chip breaking) 방법을 이용하여 칩을 분리한다.
[광추출구조 보충]
이하, 상술한 과정에서 제조된 발광 소자 칩의 광추출효율을 광추출구조(900)와 관련하여 설명한다.
도 57 내지 도 61은 상기 광추출구조(900)를 이루는 홀(910) 패턴의 여러 가지 예를 나타낸다.
즉, 상술한 광추출구조(900)는 광결정(Photonic Crystal: PC) 구조를 이루게 되며, 이러한 광결정 구조의 예는, 도 57과 같은 사각형 격자구조(Square Lattice), 도 58과 같은 삼각형 격자구조(Triangular Lattice), 도 59와 같은 아키미디안형(Archimedean Like) 격자구조, 도 60과 같은 12각형 유사결정(12-fold Quasicrystal), 및 도 61과 같은 랜덤구조(Random Structure) 등이 있다.
이러한 광결정 구조는 홀(910)과 홀(910) 사이의 간격, 즉, 주기를 A라 할 때, 홀(910)의 지름이 0.1 A 내지 0.9 A 사이의 값을 가질 수 있고, 홀(910)의 깊이는 0.1 ㎛부터 GaN 계열 반도체층(200)의 제1전도성 반도체층(210), 즉 본 실시예에서는 n-형 반도체층의 두께까지의 값을 가질 수 있으며 이는 대략 5 ㎛에 해당한다.
보다 바람직하게는, 이와 같은 광결정 구조는 상기 패턴을 형성하는 단위 형상, 즉 홀(910) 사이의 간격이 발광하는 빛의 파장의 0.8배이고, 홀(910)의 반경이 상기 홀(910) 사이의 간격의 0.25배 정도인 것이 바람직하며, 질화물계 발광 소자에 적용될 경우, 홀(910) 사이의 간격, 즉 주기는 0.2 내지 2 ㎛인 것이 바람직하다.
본 발명의 발광 소자에 상술한 각 광결정 구조의 예를 적용하여 측정한 광추출효율이 도 62 및 도 63에 나타나 있다.
도 62에서 보는 바와 같이, 아키미디안형(Archimedean) 격자구조와 유사결정(Quasicrystal) 구조는 광결정 구조가 없을 때와, 도 58와 같은 삼각형 격자구조에 비하여 광추출 효율이 우수함을 알 수 있다.
또한, 도 63에서 도시하는 바와 같이, 이러한 아키미디안형(Archimedean) 격자구조와 유사결정(Quasicrystal) 구조는 사각형 격자구조, 삼각형 격자구조, 및 랜덤구조에 비하여 우수한 광추출 효율을 나타냄을 보여준다.
따라서 광추출구조(900)로서는 상기 아키미디안형(Archimedean) 격자구조와 유사결정(Quasicrystal) 구조를 적용하는 것이 유리하다.
도 64와 도 65에서는 각각 사각형 격자구조의 광결정을 갖는 발광 소자와 유사결정 구조를 갖는 발광 소자의 발광면을 나타내고 있다.
사각형 격자구조인 경우에는 여러 개의 빔 스폿이 나타나는 것을 알 수 있고, 광의 탈출각도는 보는 방향에 의존한다. 반면, 유사결정 구조는 단일 스폿이 나타나며, 가우시안(Gaussian) 빔 프로파일을 나타낸다.
상술한 아키미디안형(Archimedean) 격자구조와 유사결정(Quasicrystal) 구조의 특성은 도 66 및 도 67에 도시된다.
먼저, 도 66과 같은 아키미디안형(Archimedean-like) 격자구조는 엄밀한 의미에서 삼각형 격자 구조의 일종이다. 다만, 차이점은 결정을 이루는 기본도형(unit-cell: 920) 내에 포함 되어 있는 홀(910)의 개수가 1개가 아니라 19개임을 알 수 있다.
이때, 이들 19개의 홀(910) 중에서 이웃하는 기본도형(920)과 공유하는 홀(910)을 고려하면 13개의 홀(910)이 하나의 기본도형(920)에 포함된다.
이와 같은 격자구조는 광범위하게 바라보았을 때는, 6각 대칭성을 유지하지만, 기본도형(920)의 최외각 부분에 12개의 홀(910)이 위치한다는 사실로 인해 12각 대칭성의 성질이 동시에 나타난다. 또한, 이러한 아키미디안형 격자구조는 병진대칭성을 가진다.
이는, 발광 소자와 같이 빛의 모든 입사각에 대해 동등한(isotropic) 성질을 필요로 하는 응용 분야에 잘 활용될 수 있다.
또한, 도 67과 같은 12각 유사결정(dodecagonal quasicrystal)은 기본도형(920)이 19개의 홀(910)로 이루어진 것에서는 아키미디안형 격자구조와 동일하지만, 병진대칭성이 성립하지 않고, 각 기본도형(920)이 회전하면서 배치된다는 점에서 차이점이 있다.
그러나 이들 두 구조는 푸리에 공간(Fourier space) 상에서의 모습이 매우 유사하기 때문에 빛의 회절과 관련한 여러 가지 성질 등에서 매우 유사한 특성을 나타낸다.
이러한 유사결정 내의 홀(910)의 위치는 2차원 평면을 정삼각형과 정사각형으로 채워 나갈 때, 각 도형들의 꼭지점에 해당되며, 이와 같이, 정삼각형과 정사각형으로 채우는 방식과 조각에 해당하는 도형의 종류에 따라 다양한 형태의 유사결정의 구현이 가능하다.
[통합전극/반사전극]
한편, 상술한 제조 과정에서, 도 68과 같이, GaN 계열 반도체층(200)과, 이러한 반도체층(200) 사이에 형성되는 패시베이션층(510)의 전체 또는 일부 위에 하나의 통합전극(430)이 형성될 수 있다.
이러한 통합전극(430)은 하나의 금속 또는 여러 금속의 합금으로 형성되어, 상기 반도체층(200)과 오믹 접촉이 가능하며, 반사형 전극 및 결합금속으로서의 기능을 포함할 수 있다.
이러한 통합전극(430)을 이용하면 간단한 구조를 이룰 수 있으며, 이러한 통합전극(430) 상에는 지지층이 형성될 수 있다.
한편, 상술한 여러 실시예에 이용되는 반사형 전극은, 상술한 바와 같이, Ag 또는 Al이 이용될 수 있으며, 이러한 반사형 전극의 두께에 따른 반사도를 설명하면 다음과 같다.
이와 같은 반사도는 반사형 전극이 GaN 반도체층과 Ni 사이에 위치한 경우의 반사도를 나타내고 있다.
이러한 GaN 반도체층과, Ni 및 반사형 전극인 Ag 및 Al의 굴절률(n), 파수(wave number; k), 및 표면깊이(skin depth; α-1)는 표 3에서와 같다. 여기서 표면깊이는 전자기장의 진폭이 e-1로 감소할 때까지 침투할 수 있는 거리이다.
GaN Ag Al Ni
n 2.46 0.04 0.62 1.73
k 0 2.66 5.34 2.95
α-1 13.5nm 6.7nm
이러한 반사형 전극의 두께에 따른 반사도는 도 69 및 도 70에 도시된 바와 같이, 일정 두께를 넘어서는 경우에 반사도가 점차 포화(saturation)되는 경향을 보인다.
즉, 도 69에서는 Ag의 경우의 반사도를 나타내고 있으며, 두께가 30 nm(300 Å)를 넘는 경우에 반사도가 80% 이상 커지는 것을 알 수 있다.
또한, 도 70에서와 같이, Al의 반사도는 그 두께가 15 nm(150 Å) 이상인 경우에 대략 80% 이상 커지는 것을 알 수 있다.
이와 같은 Al 또는 Ag로 형성되는 반사형 전극의 반사도의 경향성을 고려할 때, 반사형 전극의 두께는 100 Å 이상이라면 대략 70% 이상의 반사도를 보이게 된다.
이와 같이, 이러한 반사형 전극의 두께가 증가할수록 높은 반사도를 가질 수 있으나, 이러한 반사도는 점차 포화되므로, 그 두께는 100 Å 이상이면 충분하며, 전체 발광 소자의 두께를 고려할 때, 대략 500 nm(5000 Å)까지의 두께를 이룰 수 있으며, 그 이상의 두께로 형성하는 것도 가능함은 물론이다.
상기 실시예는 본 발명의 기술적 사상을 구체적으로 설명하기 위한 일례로서, 본 발명은 상기 실시예에 한정되지 않으며, 다양한 형태의 변형이 가능하고, 이러한 기술적 사상의 여러 실시 형태는 모두 본 발명의 보호범위에 속함은 당연하다.
이상과 같은 본 발명은 효과가 있는 것이다.
첫째, 본 발명의 수직형 발광 다이오드의 제조 방법에 따르면, 수직형 발광 소자의 제조에 있어 필수적으로 요구되는 사파이어 기판과 GaN 계열의 층을 분리하는 공정에 있어서 기판 분리를 효율적으로 수행할 수 있다.
둘째, 상기와 같은 기판 분리 과정에서 구조적인 안정성까지 확보할 수 있어서 기판이 분리된 반도체층의 특성 및 신뢰성 향상에 높은 기여를 할 수 있다.
셋째, 이와 같이, 특성 및 신뢰성 향상에 의하여 안정된 분리 수율이 크게 향상되어 생산성을 크게 향상 시킬 수 있다.
넷째, 다양한 광추출 향상 구조를 도입함으로써, 소자의 발광 특성을 최대화 할 수 있다.

Claims (33)

  1. 기판 상에 반도체층 형성하는 단계와;
    상기 반도체층 상에 제1전극을 형성하는 단계와;
    상기 제1전극 상에 지지층을 형성하는 단계와;
    상기 기판과 상기 반도체층 사이의 계면에 스트레스성 음파를 발생시킴으로써 상기 기판을 상기 반도체층으로부터 분리하는 단계와;
    상기 기판이 분리되어 드러난 반도체층 상에 제2전극을 형성하는 단계를 포함하여 구성되는 것을 특징으로 하는 수직형 발광 소자의 제조방법.
  2. 제 1항에 있어서, 상기 반도체층 형성하는 단계와 제1전극을 형성하는 단계 사이에는, 상기 반도체층의 칩 분리영역을 식각하여 트렌치를 형성하는 단계를 더 포함하는 것을 특징으로 하는 수직형 발광 소자의 제조방법.
  3. 제 1항에 있어서, 상기 제1전극을 형성하는 단계는, Ni, W, Ti, Pt, Au, Pd, Cu, Al, Cr 및 Ag 중 하나 또는 둘 이상의 합금으로 형성하는 것을 특징으로 하는 수직형 발광 소자의 제조방법.
  4. 제 1항에 있어서, 상기 제1전극을 형성하는 단계는,
    투명전극을 형성하는 단계와;
    상기 투명전극 상에 반사형 전극을 형성하는 단계를 포함하여 구성되는 것을 특징으로 하는 수직형 발광 소자의 제조방법.
  5. 복수의 반도체층과;
    상기 반도체층의 제1면과 상에 위치하는 제1전극과;
    상기 제1전극의 적어도 어느 일부와 상기 반도체층의 적어도 한 면 이상에 위치하는 패시베이션층과;
    상기 제1전극과 패시베이션층의 일부 또는 전체 위에 위치하는 적어도 한 층 이상의 결합금속과;
    상기 반도체층의 제2면 상에 형성되는 제2전극과;
    상기 제1전극 상에 위치하는 지지층을 포함하여 구성되는 것을 특징으로 하는 수직형 발광 소자.
  6. 제 5항에 있어서, 상기 패시베이션층과 결합금속 사이에는 금속층이 위치하는 것을 특징으로 하는 수직형 발광 소자.
  7. 제 5항에 있어서, 복수의 반도체층은,
    n-형 반도체층과;
    상기 n-형 반도체층 상에 위치하는 활성층과;
    상기 활성층 상에 위치하는 p-형 반도체층을 포함하여 구성되는 것을 특징으 로 하는 수직형 발광 소자.
  8. 제 5항에 있어서, 상기 p-형 반도체층 상에는, InGaN 층 또는 InGaN/GaN 초격자층으로 이루어지는 전류확산층을 더 포함하는 것을 특징으로 하는 수직형 발광 소자.
  9. 제 5항에 있어서, 상기 제1전극은,
    상기 반도체층과 전기적으로 연결되는 제1금속층과;
    상기 제1금속층 상에 위치하는 확산방지층과;
    상기 확산방지층 상에 위치하는 제2금속층 포함하여 구성되는 것을 특징으로 하는 수직형 발광 소자.
  10. 제 9항에 있어서, 상기 제1금속층, 확산방지층, 및 제2금속층은 합금을 이루어 하나의 층으로 형성되는 것을 특징으로 하는 수직형 발광 소자.
  11. 제 5항에 있어서, 상기 제1전극은,
    상기 반도체층과 전기적으로 연결되는 투명 전도성 산화물층(투명전극)과;
    상기 투명 전도성 산화물층(투명전극) 상에 형성된 반사형 전극을 포함하여 구성되는 것을 특징으로 하는 수직형 발광 소자.
  12. 제 11항에 있어서, 상기 반사형 전극은, Ag 또는 Al로 형성된 것을 특징으로 하는 수직형 발광 소자.
  13. 제 11항에 있어서, 상기 반사형 전극의 두께는 100 Å 이상인 것을 특징으로 하는 수직형 발광 소자.
  14. 제 11항에 있어서, 상기 반사형 전극은,
    상기 반도체층과 전기적으로 연결되는 제1금속층과;
    상기 제1금속층 상에 위치하는 확산방지층과;
    상기 확산방지층 상에 위치하는 제2금속층 포함하여 구성되는 것을 특징으로 하는 수직형 발광 소자.
  15. 제 14항에 있어서, 상기 제1금속층, 확산방지층, 및 제2금속층은 합금을 이루어 하나의 층으로 형성되는 것을 특징으로 하는 수직형 발광 소자.
  16. 제 5항에 있어서, 상기 결합금속은,
    상기 제1전극과 전기적으로 연결되는 제1금속층과;
    상기 제1금속층 상에 위치하는 확산방지층과;
    상기 확산방지층 상에 위치하는 제2금속층 포함하여 구성되는 것을 특징으로 하는 수직형 발광 소자.
  17. 제 16항에 있어서, 상기 제1금속층, 확산방지층, 및 제2금속층은 합금을 이루어 하나의 층으로 형성되는 것을 특징으로 하는 수직형 발광 소자.
  18. 제 5항에 있어서, 상기 제1전극은, 투명전극인 것을 특징으로 하는 수직형 발광 소자.
  19. 제 5항에 있어서, 상기 반도체층의 제2면에는, 광추출구조가 형성된 것을 특징으로 하는 수직형 발광 소자.
  20. 제 19항에 있어서, 상기 광추출구조는, 광결정 패턴인 것을 특징으로 하는 수직형 발광 소자.
  21. 제 20항에 있어서, 상기 광결정 패턴의 주기는, 0.2 내지 2 ㎛인 것을 특징으로 하는 수직형 발광 소자.
  22. 제 20항에 있어서, 상기 패턴은,
    6각(60도) 또는 12각(30도) 회전 대칭을 가지는 다수의 홀 패턴인 것을 특징으로 하는 수직형 발광 소자.
  23. 제 22항에 있어서, 상기 홀 패턴은, 19개 홀로 이루어지는 기본도형으로 이루어지며, 상기 19개 중에서 6개를 이웃과 공유하는 홀 패턴인 것을 특징으로 하는 수직형 발광 소자.
  24. 제 23항에 있어서, 상기 기본도형을 이루는 19개의 홀은, 중앙에 1개, 그 주변에 6개, 총 7개가 서로 동일 간격을 이루고, 상기 7개의 외곽에 서로 동일 간격으로 12개가 배치되는 것을 특징으로 하는 수직형 발광 소자.
  25. 제 20항에 있어서, 상기 패턴은 병진 대칭성을 가지는 것을 특징으로 하는 수직형 발광 소자.
  26. 제 5항에 있어서, 상기 제1전극에 접촉하여 상기 반도체층을 지지하며, 상기 반도체층의 측면을 지지하는 테두리부가 형성되는 지지층을 더 포함하여 구성되는 것을 특징으로 하는 수직형 발광 소자.
  27. 제 5항에 있어서, 상기 패시베이션층은, 실리콘 산화물, 포토 레지스트, SOG, 폴리아미드(Polyimide) 중 적어도 어느 하나로 형성된 것을 특징으로 하는 수직형 발광 소자.
  28. 복수의 반도체층과;
    상기 반도체층의 제1면 상에 위치하며, 적어도 두 층 이상으로 구성되는 제1전극과;
    상기 반도체층의 제2면의 적어도 일부분에 형성되는 광추출구조와;
    상기 반도체층의 제2면에 위치하는 제2전극과;
    상기 제1전극 상에 위치하는 지지층을 포함하여 구성되는 것을 특징으로 하는 수직형 발광 소자.
  29. 제 28항에 있어서, 상기 반도체층의 제1면과 상기 제1전극 사이에는 전류확산층을 더 포함하는 것을 특징으로 하는 수직형 발광 소자.
  30. 제 28항에 있어서, 상기 광추출구조는, 다수의 홀 패턴을 갖는 광결정 구조이고, 상기 광결정의 주기를 A라 할 때, 상기 홀의 지름이 0.1 A 내지 0.9 A 사이이고, 상기 홀의 깊이는 0.1 ㎛ 내지 상기 복수의 반도체층의 제2면에 위치하는 반도체층의 두께 사이인 것을 특징으로 하는 수직형 발광 소자.
  31. 복수의 반도체층과;
    상기 반도체층의 제1면 상에 위치하는 투명 전도성 산화물(TCO)층과;
    상기 투명 전도성 산화물층 상에 위치하는 반사 전극과;
    상기 반사 전극 상에 위치하는 지지층과;
    상기 반도체층의 제2면 상에 위치하는 제2전극을 포함하여 구성되는 것을 특 징으로 하는 수직형 발광 소자.
  32. 제 31항에 있어서, 상기 반도체층과 투명 전도성 산화물층 사이에는, InGaN 층 또는 InGaN/GaN 초격자층으로 이루어지는 전류확산층을 더 포함하는 것을 특징으로 하는 수직형 발광 소자.
  33. 복수의 반도체층과;
    상기 반도체층의 적어도 한 면 이상에 위치하는 패시베이션층과;
    상기 반도체층과 패시베이션층의 일부 또는 전체 위에 위치하며, 상기 반도체층과 오믹접촉되는 오믹전극과, 금속 또는 반도체의 결합을 위한 결합금속이 일체로 형성된 제1전극과;
    상기 반도체층의 제2면 상에 형성되는 제2전극과;
    상기 제1전극 상에 위치하는 지지층을 포함하여 구성되는 것을 특징으로 하는 수직형 발광 소자.
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