KR20070106436A - 반도체장치 및 그 제조방법 - Google Patents

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야수유키 아라이
요시타카 모리야
카즈코 이케다
요시푸미 타나다
슈헤이 타카하시
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    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/13—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body combined with thin-film or thick-film passive components

Abstract

본 반도체장치는 반도체층과, 반도체층의 단부를 덮는 게이트 전극과, 그 반도체층 및 게이트 전극을 절연하는 절연층을 가진다. 반도체층의 단부 및 게이트 전극이 겹치는 영역을 절연하는 절연층의 막 두께가, 반도체층의 중앙부를 덮는 절연층의 막 두께보다 두껍다.
반도체, 게이트 전극, 절연, 막 두께

Description

반도체장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
도 1a 내지 1c는 본 발명에 따른 반도체장치의 주요한 구성을 설명하기 위한 평면도 및 단면도다.
도 2a 내지 2c는 본 발명에 따른 반도체장치의 주요한 구성을 설명하기 위한 평면도 및 단면도다.
도 3a 내지 3c는 본 발명에 따른 반도체장치의 주요한 구성을 설명하기 위한 단면도다.
도 4a 내지 4f는 본 발명에 따른 반도체장치의 제조 공정을 설명하기 위한 단면도다.
도 5a 내지 5f는 본 발명에 따른 반도체장치의 제조 공정을 설명하기 위한 단면도다.
도 6a 내지 6f는 본 발명에 따른 반도체장치의 제조 공정을 설명하기 위한 단면도다.
도 7a 내지 7i는 본 발명에 따른 반도체장치의 제조 공정을 설명하기 위한 단면도다.
도 8a 내지 8i는 본 발명에 따른 반도체장치의 제조 공정을 설명하기 위한 단면도다.
도 9a 내지 9i는 본 발명에 따른 반도체장치의 제조 공정을 설명하기 위한 단면도다.
도 10a 내지 10g는 본 발명에 따른 반도체장치의 제조 공정을 설명하기 위한 단면도다.
도 11a 내지 11c는 본 발명에 따른 반도체장치의 제조 공정을 설명하기 위한 단면도다.
도 12a 내지 12c는 본 발명에 따른 반도체장치의 제조 공정을 설명하기 위한 단면도다.
도 13a 내지 13c는 본 발명에 따른 반도체장치의 주요한 구성을 설명하기 위한 단면도다.
도 14a 내지 14c는 본 발명에 따른 반도체장치의 주요한 구성을 설명하기 위한 단면도다.
도 15a 내지 15d는 본 발명에 따른 반도체장치의 주요한 구성을 설명하기 위한 단면도다.
도 16은 불휘발성 메모리 셀 어레이의 등가회로의 일례를 도시한 도면이다.
도 17은 NOR형 불휘발성 메모리 셀 어레이의 등가회로의 일례를 도시한 도면이다.
도 18은 NAND형 불휘발성 메모리 셀 어레이의 등가회로의 일례를 도시한 도 면이다.
도 19a 및 19b는 NAND형 불휘발성 메모리의 기록 동작을 설명하는 도면이다.
도 20a 및 20b는 NAND형 불휘발성 메모리의 소거 및 판독 동작을 설명하는 도면이다.
도 21은 전하가 축적된 "0"의 경우와 전하가 소거된 "1"의 경우에 있어서의 불휘발성 메모리의 역치전압의 변화를 도시한 도면이다.
도 22는 불휘발성 반도체 기억장치의 회로 블럭도의 일례를 도시한 도면이다.
도 23은 플라스마 처리장치의 구성을 설명하는 도면이다.
도 24a 내지 24d는 종래 예를 설명하는 평면도 및 단면도다.
도 25a 내지 25c는 본 발명에 따른 반도체장치의 제조 공정을 설명하기 위한 단면도다.
도 26a 내지 26c는 본 발명에 따른 반도체장치의 제조 공정을 설명하기 위한 단면도다.
도 27a 내지 27c는 본 발명에 따른 반도체장치의 제조 공정을 설명하기 위한 단면도다.
도 28a 내지 28d는 본 발명에 따른 반도체장치의 제조 공정을 설명하기 위한 평면도다.
도 29a 및 29b는 본 발명에 따른 반도체장치의 주요한 구성을 설명하기 위한 평면도 및 단면도다.
도 30a 내지 30c는 본 발명에 따른 반도체장치의 제조 공정의 일례를 설명하기 위한 단면도다.
도 31a 및 31b는 본 발명에 따른 반도체장치의 제조 공정의 일례를 설명하기 위한 단면도다.
도 32는 본 발명에 따른 반도체장치의 윗면의 일례를 도시한 도면이다.
도 33a 및 33b는 본 발명에 따른 반도체장치의 일례를 설명하기 위한 단면도다.
도 34는 본 발명에 따른 반도체장치의 일례를 설명하기 위한 도면이다.
도 35a 및 35b는 본 발명에 따른 반도체장치의 일례를 설명하기 위한 평면도 및 단면도다.
도 36a 및 36b는 본 발명에 따른 반도체장치의 사용 형태의 일례를 도시한 도면이다.
도 37a 내지 37e는 본 발명에 따른 반도체장치의 사용 형태의 일례를 도시한 도면이다.
도 38a 내지 38c는 계산에 사용하는 박막 트랜지스터의 구조를 도시한 도면이다.
도 39는 계산으로부터 구한 박막 트랜지스터의 전류-전압 특성을 도시한 도면이다.
도 40은 도 39에 나타내는 전류-전압 특성의 기울기를 도시한 도면이다.
도 41a 및 41b는 본 발명에 따른 반도체장치의 일례를 설명하기 위한 단면도 다.
도 42a 및 42b는 본 발명에 따른 반도체장치의 박막 트랜지스터의 전류-전압 특성을 도시한 도면이다.
[기술분야]
본 발명은, 반도체장치 및 그 제조방법에 관한 것으로, 특히 다른 반도체소자의 반도체층이 분리된 반도체장치 및 그 제조방법에 관한 것이다.
[배경기술]
반도체층이 분리된 반도체소자의 대표적인 예로서, 도 24a 내지 24d에 일반적인 박막 트랜지스터의 평면도 및 단면도를 나타낸다. 도 24a는, 박막 트랜지스터의 평면도를 나타내고, 도 24b는 도 24a의 A1-B1의 단면도를 나타내고, 도 24c는 도 24b의 A2-B2의 단면도를 나타내고, 도 24d는 도 24c의 반도체층(32)의 단부(25)의 확대도를 나타낸다. 도 24b 내지 24d에 나타낸 바와 같이, 박막 트랜지스터에는, 기판(30) 위에, 하지막으로서 기능하는 절연층(31)이 형성되고, 절연층(31) 위에, 채널 형성 영역(32a), 소스 영역 및 드레인 영역으로서 기능하는 불순물영역(32b, 32c)을 가지는 반도체층(32)이 형성되고, 반도체층(32) 및 절연층(31) 위에 게이트 절연막으로서 기능하는 절연층(33)이 형성되고, 절연층(33) 위에 게이트 전극으로서 기능하는 도전층(34)이 형성된다.
도 24a 내지 24d에 나타낸 박막 트랜지스터를 제조하는 공정에 있어서, 선택적으로 에칭된 반도체층(32) 위에 게이트 절연막으로서 기능하는 절연층(33)을 형성할 경우, 반도체층(32)의 단부(25)에서 절연층(33)의 피복성이 저하된다. 절연층(33)에 있어서 막 두께가 얇아진 부분에는, 게이트 전압의 전기장 강도가 강해지고, 게이트 전압에 대한 스트레스가 강해지므로, 박막 트랜지스터의 내압이나 신뢰성에 악영향을 주었다.
또한 반도체층(32)의 단부(25)에는, 기판 및 각 박막의 응력이 집중되므로, 소자 특성의 변동을 일으키는 문제가 있었다.
반도체층(32)의 단부의 단차에 기인하는 게이트 절연막의 피복성의 저하를 개선하는 수단으로서, 활성층의 단부를 테이퍼 형상으로 하는 수단이 이용되었다(특허문헌 1: 일본국 공개특허공보 특개 2005-167207호).
한편, 고속 동작을 필요로 하는 회로를 구성하는 박막 트랜지스터에서는, 채널 길이가 짧고, 게이트 절연막의 막 두께가 얇은 것이 바람직하다. 따라서, 게이트 절연막의 막 두께는, 수십 나노미터로 막 두께가 얇다.
그러나, 반도체층의 단부를 테이퍼 형상으로 하더라도, 전계나 응력의 집중은 여전히 문제가 되고 있다. 특히, 게이트 절연막의 막 두께를 수십 나노미터로 얇게 하는 경우, 이 문제가 현저하다.
본원 발명은 이러한 과제를 해결하기 위한 기술로서, 게이트 절연막의 막 두께가 얇아진 부분, 다시 말해, 단차부에 의한 반도체소자 특성에의 영향을 저감하고, 반도체소자의 신뢰성을 향상시키는 것을 목적으로 한다. 또한 그러한 반도체소자를 가지는 반도체장치를 실현하기 위한 제조방법을 제공하는 것도 과제로 한다.
본 발명의 일 형태는, 반도체층과, 반도체층의 단부를 덮는 게이트 전극과, 그 반도체층 및 게이트 전극을 절연하는 절연층을 가지는 반도체장치로서, 반도체층의 단부 및 게이트 전극이 겹치는 영역을 절연하는 절연층의 막 두께가, 반도체층의 중앙부를 덮는 절연층의 막 두께보다 두꺼운 것을 특징으로 한다.
본 발명의 또 다른 일 형태는, 기판 위에 형성되는 하지막으로서 기능하는 절연층과, 상기 절연층 위에 형성되는 반도체층과, 하지막으로서 기능하는 절연층 및 반도체층을 덮는 게이트 절연막으로서 기능하는 절연층을 가지는 반도체장치로서, 반도체층의 단부는 상기 기판의 표면에 대해서 제1 각도로 경사지고, 하지막으로서 기능하는 절연층은 기판의 표면에 대해서 제2 각도로 경사지며, 제2 각도는 상기 제1 각도보다 작은 것을 특징으로 한다. 다시 말해, 반도체층의 측면의 경사 각도와 하지막으로서 기능하는 절연층의 경사 각도가 작아져서 경사가 서서히 감소하는 것을 특징으로 한다.
제1 각도는 10도 이상 40도 이하이며, 상기 제2 각도는 5도 이상 15도 이하인 것이 바람직하다.
본 발명의 또 다른 일 형태는, 반도체층과, 반도체층의 단부를 덮는 게이트 전극과, 그 반도체층 및 게이트 전극을 절연하는 절연층을 가지는 반도체장치로서, 그 반도체층 및 게이트 전극을 절연하는 절연층은, 반도체층의 중앙부보다 반도체층의 단부에서 두꺼워지도록 형성하는 것을 특징으로 한다.
본 발명의 반도체장치에 있어서, 반도체층은 복수 형성되고, 복수의 반도체층은 각각 분리되어 있다.
[실시예]
본 발명의 실시의 형태 및 실시예에 대해서, 도면을 참조해서 이하에 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 일탈하는 않는 한 그 형태 및 상세한 내용을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해된다. 따라서, 본 발명이 이하에 나타내는 실시예의 기재 내용에 한정해서 해석되는 것은 아니다. 이때, 이하에 설명하는 본 발명의 구성에 있어서, 동일한 부분을 가리키는 부호는 다른 도면 사이에서 공통으로 사용하는 경우가 있다.
(실시의 형태 1)
본 실시의 형태에서는, 반도체층의 단부에 있어서의 게이트 절연막의 피복성 저하로 인한 게이트 전압의 리크 전류를 억제할 수 있는 반도체소자의 구조 및 제조방법을 제공한다. 여기에서는, 반도체소자로서 박막 트랜지스터를 사용해서 설명한다.
도 1a 내지 1c는 본 발명에 따른 반도체장치의 주요한 구성을 설명하기 위한 평면도 및 단면도다. 도 1a는, 특히 박막 트랜지스터의 주요부의 평면도를 나타내고, 도 1b는 도 1a의 A1-B1의 단면도를 나타내고, 도 1c는 도 1a의 A2-B2의 단면도를 나타낸다. 이 박막 트랜지스터는, 절연 표면을 가지는 기판(30) 위에 형성된다. 절연 표면을 가지는 기판(30)으로는, 유리기판, 석영기판, 사파이어 기판, 세라믹 기판, 표면에 절연층이 형성된 금속기판 등을 사용할 수 있다.
절연 표면을 가지는 기판(30) 위에 반도체층(32)이 형성되어 있다. 기판(30)과 반도체층(32) 사이에는, 하지막으로서 기능하는 절연층(31)을 형성해도 된다. 이 절연층(31)은, 기판(30)으로부터 반도체층(32)으로 알칼리금속 등의 불순물이 확산되어 반도체층(32)이 오염되는 것을 방지하는 것이며, 블록킹층으로서 적절히 설치하면 된다.
절연층(31)으로는, 산화규소, 질화규소, 산소와 질소를 함유한 규소(산질화규소) 등의 절연재료를 사용해서 형성한다. 예를 들면, 절연층(31)을 이층구조로 할 경우, 첫 번째 층의 절연층으로서 산소보다 질소를 더 함유한 산질화규소층을 형성하고, 두 번째 층의 절연층으로서 질소보다 산소를 더 함유한 산질화규소층을 형성하면 된다. 또는, 첫 번째 층의 절연층으로서 질화규소층을 형성하고, 두 번째 층의 절연층으로서 산화규소층을 형성해도 된다.
반도체층(32)은, 단결정 반도체 또는 다결정 반도체로 형성된 것을 사용하는 것이 바람직하다. 반도체 재료로서, 실리콘이 바람직하다. 또한, 실리콘 게르마늄 반도체를 사용할 수도 있다. 또한 소자 분리의 목적으로, 절연 표면 위에 섬 형상 의 반도체층을 형성하고, 상기 반도체층 위에 한 개 또는 복수의 불휘발성 메모리 소자 또는 박막 트랜지스터를 형성하는 것이 바람직하다.
이렇게, 절연 표면 위에 형성되는 반도체층을 섬 형상으로 분리 형성함으로써, 동일 기판 위에 복수의 박막 트랜지스터와 주변회로를 형성한 경우에도, 효과적으로 소자 분리를 실행할 수 있다. 즉, 10V ~ 20V 정도의 전압으로 기록이나 소거를 행할 필요가 있는 메모리 소자 어레이와, 3V ~ 7V 정도의 전압으로 동작해서 데이터의 입출력이나 명령의 제어를 주로 행하는 주변회로를 동일 기판 위에 형성한 경우에도, 각 소자에 인가하는 전압의 차이로 인한 상호 간섭을 방지할 수 있다.
반도체층(32)에는 p형 불순물이 주입되어도 된다. p형 불순물로서, 예를 들면, 붕소가 사용되고, 5×1015atoms/cm3 ~ 1×1016atoms/cm3 정도의 농도로 첨가될 수 있다. 이는, 트랜지스터의 역치전압을 제어하기 위한 것으로, 채널 형성 영역에 첨가됨으로써, 유효하게 작용한다. 채널 형성 영역은, 후술하는 게이트 전극으로서 기능하는 도전층(34)과 대략 일치하는 영역에 형성되며, 반도체층(32)의 한 쌍의 불순물영역(32b, 32c) 사이에 위치한다.
한 쌍의 불순물영역(32b, 32c)은 불휘발성 메모리 소자에 있어서 소스 영역 및 드레인 영역으로서 기능하는 영역이다. 한 쌍의 불순물영역(32b, 32c)은 n형 불순물인 인 혹은 비소를 약 1021atoms/cm3의 피크 농도로 첨가함으로써, 형성된다.
또한 반도체층(32)에 저농도 불순물영역(32d, 32e)을 형성해도 된다. 저농도 불순물영역(32d, 32e)을 설치함으로써, 드레인 단부의 전계를 완화하고, 기록 및 소거의 반복으로 인한 열화를 억제할 수 있다.
반도체층(32) 위에는, 반도체층의 단부를 덮는 절연층(36), 게이트 절연막으로서 기능하는 절연층(33), 게이트 전극으로서 기능하는 도전층(34)이 형성된다.
반도체층의 단부를 덮는 절연층(36)은, 반도체층(32)의 단부 및 게이트 전극으로서 기능하는 도전층(34)이 단락되는 것을 방지하기 위해서 설치한다. 따라서, 반도체층(32)의 단부 및 게이트 전극으로서 기능하는 도전층(34)이 중첩되는 영역에 있어서, 반도체층(32) 위에 형성되는 것이 바람직하다.
도 1a에 있어서, 파선은 절연층(36)의 단부를 나타내고, 파선의 내측에는 절연층(36)이 형성되지 않는다. 파선의 외측에 절연층(36)이 형성되어 반도체층(32)의 단부를 덮는다. 다시 말해, 절연층(36)은 반도체층(32) 위에 개구부를 가진다.
반도체층의 단부를 덮는 절연층(36)은, 반도체층(32)의 단부 및 게이트 전극으로서 기능하는 도전층(34)이 단락되는 것을 방지하기 위해서 설치하는 것이므로, 반도체층(32)의 단부 및 게이트 전극으로서 기능하는 도전층(34)이 중첩되는 영역에 형성되면 된다.
대표적으로는, 도 2a 내지 2c에 나타낸 바와 같이, 반도체층(32)의 단부 및 게이트 전극으로서 기능하는 도전층(34)이 중첩되는 영역에 절연층(39a, 39b)이 형성되면 된다. 다시 말해, 절연층(39a, 39b)은, 기판 위에 불연속적으로 형성된 불연속층이다. 따라서, 도 2b에 나타낸 바와 같이, 도 2a의 A1-B1의 단면에서는 절연층(39a, 39b)이 형성되어 있지 않고, 도 2c의 A2-B2의 단면에 나타낸 바와 같이, 반도체층(32)의 단부에 있어서 게이트 전극으로서 기능하는 도전층(34)이 형성된 영역에만 절연층(39a, 39b)이 형성된다.
게이트 전극의 채널 길이방향에 있어서의 절연층(39a, 39b)의 길이는 3μm 이상 10μm 이하, 바람직하게는 3μm 이상 5μm 이하다.
이렇게, 반도체층의 단부를 덮는 절연층(36), 또는 절연층(39a, 39b)을 형성함으로써, 반도체층(32)의 단부 및 게이트 전극으로서 기능하는 도전층(34)이 단락되는 것을 방지할 수 있다. 특히, 게이트 절연막으로서 기능하는 절연막의 막 두께가 수 나노미터 내지 수십 나노미터 정도로 얇고, 막 두께가 반도체층의 막 두께보다 얇은 경우에 특히 효과적이다. 또한 반도체층(32) 위에 형성된 절연층을 에칭에 의해 모두 제거한 경우에, 반도체층(32)의 단부와 절연층(31)이 접하는 부분에 있어서의 절연층(31)에 오목부가 형성되는 경우도 있다. 그러나, 절연층(36), 또는 절연층(39a, 39b)을 형성함으로써, 그 오목부를 절연층으로 충전할 수 있다. 따라서, 게이트 절연막으로서 기능하는 절연층 등을 형성한 경우에, 피복 불량 등을 저감할 수 있다. 이것들의 결과, 이후에 형성되는 반도체소자의 신뢰성을 향상시킬 수 있다.
절연층(36, 39a, 39b)은, 산화규소, 질화알루미늄, 질화규소, 산화규소와 질화규소의 적층구조, 산화규소와 질화알루미늄의 적층구조 등으로 형성한다.
다음으로, 절연층(36, 39a, 39b)의 단부의 단면형상에 대해서, 도 1a 내지 1c 및 도 3a 내지 3c를 참조하여 설명한다. 여기에서는, 대표 예로서 절연층(36)을 사용해서 나타내지만, 절연층(39a, 39b)에도 적절히 적용할 수 있다.
도 1b에 나타낸 바와 같이, 절연층(36)의 단부의 측면은, 반도체층(32)의 표면에 대해서 수직이나 거의 수직, 바람직하게는 85° 이상 95° 이하로 할 수 있다. 절연층(36)의 단부의 측면이 반도체층(32)의 표면에 대해서 수직인 경우, 반도체층(32)의 단부를 덮기 위한 마스크 조정의 마진을 작게 할 수 있고, 반도체층의 면적을 작게 할 수도 있다. 다시 말해, 고집적화가 가능하다.
또는 도 3a에 나타낸 바와 같이, 절연층(36)의 단부(36a)는 반도체층(32)의 표면에 대해서 테이퍼 형상, 바람직하게는 30° 이상 85°미만, 더 바람직하게는 45° 이상 60° 이하의 경사를 가지는 형상으로 할 수 있다. 절연층(36)의 단부(36a)를 테이퍼 형상으로 함으로써, 후술하는 게이트 절연막으로서 기능하는 절연층이, 반도체층의 단부를 덮는 절연층(36)을 덮는 피복성을 향상시킬 수 있다. 다시 말해, 반도체층 및 게이트 전극 사이의 리크 전류를 억제할 수 있다.
또는 도 3b에 나타낸 바와 같이, 반도체층(32)의 측면(32f)이 테이퍼 형상, 바람직하게는 30° 이상 85°미만, 더 바람직하게는 45° 이상 60° 이하의 경사를 가지는 형상인 경우, 절연층(36)의 측면(36b)이 반도체층(32)의 측면(32f)에 위치해도 된다. 절연층(36)의 측면(36b)이 반도체층(32)의 측면(32f)에 위치함으로써, 후술하는 게이트 절연막의 요철을 저감할 있어, 피복성을 높일 수 있다. 다시 말해, 반도체층 및 게이트 전극 사이의 리크 전류를 억제할 수 있다.
또한, 반도체층(32)의 윗면과 측면으로 이루어지는 모서리 위에 절연층(36)의 측면과 단부가 형성되어도 된다. 이 경우, 절연층(36)이 반도체층을 덮는 면적은 작고, 기생 박막 트랜지스터를 형성하지 않더라도, 반도체층 및 게이트 전극 사 이의 리크 전류를 억제할 수 있다.
또한, 반도체층(32)의 표면 및 절연층(36)의 표면은 평평해도 된다. 이 경우, 이후에 형성하는 게이트 절연막으로서 기능하는 절연층에 의해 반도체층(32)을 덮는 피복률을 향상시킬 수 있다. 또한 기생 박막 트랜지스터를 형성하지 않더라도, 반도체층 및 게이트 전극 사이의 리크 전류를 억제할 수 있다.
게이트 절연막으로서 기능하는 절연층(33)은 산화규소 혹은 산화규소와 질화규소의 적층구조 등으로 형성한다. 절연층(33)은, 플라스마 CVD법이나 감압 CVD법에 의해 절연층을 퇴적함으로써, 형성해도 된다. 또는, 바람직하게는 플라스마 처리에 의한 고상 산화 혹은 고상 질화로 형성하면 된다. 반도체층(대표적으로는, 실리콘층)을, 플라스마 처리에 의해 산화 또는 질화함으로써 형성한 절연층은, 치밀하고 절연 내압이 높으며 신뢰성이 뛰어나기 때문이다.
플라스마 처리에 의한 고상 산화처리 혹은 고상 질화처리로서, 마이크로파(대표적으로는, 2.45GHz)로 여기되고, 전자밀도가 1×1011cm-3 이상 1×1013cm-3 이하이고, 전자온도가 0.5eV 이상 1.5eV 이하인 플라즈마를 이용하는 것이 바람직하다. 이는, 고상 산화처리 혹은 고상 질화처리에 있어서, 500도 이하의 온도에서는 치밀한 절연층을 형성할 수 있고 실용적인 반응속도를 얻을 수 있기 때문이다.
플라스마 처리에 의해 반도체층(32)의 표면을 산화하는 경우에는, 산소분위기 하(예를 들면, 산소(O2) 또는 일산화이질소(N2O)와 희가스(He, Ne, Ar, Kr, Xe의 적어도 하나를 포함한다) 분위기 하, 혹은 산소 또는 일산화이질소와 수소(H2)와 희 가스 분위기 하)에서 행한다. 플라스마 처리에 의해 질화하는 경우에는, 질소분위기 하(예를 들면, 질소(N2)와 희가스(He, Ne, Ar, Kr, Xe의 적어도 하나를 포함한다) 분위기 하, 질소와 수소와 희가스 분위기 하, 혹은 NH3과 희가스 분위기 하)에서 플라스마 처리를 행한다. 희가스로는, 예를 들면, Ar를 사용할 수 있다. 또한 Ar와 Kr를 혼합한 가스를 사용해도 된다.
도 23에 플라스마 처리를 행하기 위한 장치의 구성 예를 게시한다. 이 플라스마 처리장치는, 기판(210)을 배치하기 위한 지지대(280)와, 가스를 도입하기 위한 가스 공급부(276), 가스를 배기하기 위해 진공펌프에 접속하는 배기구(278), 안테나(272), 유전체판(274), 플라즈마 발생용 마이크로파를 공급하는 마이크로파 공급부(284)를 가지고 있다. 또한 지지대(280)에 온도제어부(282)를 설치함으로써, 기판(210)의 온도를 제어할 수도 있다.
이하에, 플라스마 처리에 관하여 설명한다. 이때, 플라스마 처리는, 반도체 기판, 절연층, 도전층에 대한 산화처리, 질화처리, 산질화처리, 수소화처리, 표면개질처리를 포함한다. 이들 처리는, 그 목적에 따라, 가스 공급부(276)로부터 공급하는 가스를 선택하면 된다.
산화처리 혹은 질화처리를 행하기 위해서는 아래와 같이 하면 된다. 우선, 처리 실내를 진공으로 하고, 가스 공급부(276)로부터 산소 또는 질소를 포함한 플라스마 처리용 가스를 도입한다. 기판(210)은 온도제어부(282)에 의해 실온 혹은 100도 내지 550도로 가열한다. 이때, 기판(210)과 유전체판(274) 사이의 간격은, 20nm 내지 80mm(바람직하게는 20nm 내지 60mm) 정도다. 다음으로, 마이크로파 공급부(284)로부터 안테나(272)에 마이크로파를 공급한다. 그리고 마이크로파를 안테나(272)로부터 유전체판(274)을 통해 처리 실내에 도입함으로써, 플라즈마(286)를 생성한다. 마이크로파의 도입에 의해 플라즈마의 여기를 행하면, 저전자온도(3eV 이하, 바람직하게는 1.5eV 이하)로 고전자밀도(1×1011cm-3 이상)의 플라즈마를 생성할 수 있다. 이 고밀도 플라즈마에 의해 생성된 산소 라디칼(OH라디칼을 포함하는 경우도 있다), 또는 질소 라디칼(NH라디칼을 포함하는 경우도 있다), 또는 산소 라디칼과 질소 라디칼 모두에 의해, 반도체 기판의 표면을 산화 또는 질화할 수 있다. 플라스마 처리용 가스에 아르곤 등의 희가스를 혼합시키면, 희가스의 여기종에 의해 산소 라디칼이나 질소 라디칼을 효율적으로 생성할 수 있다. 이 방법은, 플라즈마에 의해 여기된 활성 라디칼을 효과적으로 사용함으로써, 500도 이하의 저온에서 고상반응에 의한 산화, 질화에 이용할 수 있다.
도 23에 나타낸 장치를 사용한 고밀도 플라스마 처리에 의해 형성되는 적합한 절연층(33)의 일례는 다음과 같다. 산화 분위기 하의 플라스마 처리에 의해 반도체층(32) 위에 3nm 내지 6nm의 두께로 산화규소층을 형성하고, 그 후 질소분위기 하에서 그 산화규소층의 표면을 질화 플라즈마로 처리하여 질소 플라스마 처리층을 형성한다. 구체적으로는, 우선, 산소분위기 하에서의 플라스마 처리에 의해 반도체층(32) 위에 3nm 내지 6nm의 두께로 산화규소층을 형성한다. 그 후에 계속해서 질소분위기 하에서 플라스마 처리를 함으로써, 산화규소층의 표면 또는 표면 근방에 질소농도가 높은 질소 플라스마 처리층을 형성한다. 여기에서, "표면 근방"이란, 산화규소층의 표면으로부터 대략 0.5nm 내지 1.5nm의 깊이를 말한다. 예를 들면, 질소분위기 하에서 플라스마 처리를 행함으로써, 산화규소층의 표면으로부터 개략 1nm의 깊이에 질소를 20 내지 50원자％의 비율로 함유한 구조가 얻어진다.
반도체층(32)의 대표적인 예인 규소층의 표면을 플라스마 처리에 의해 산화함으로써, 계면에 변형 없는 치밀한 산화층을 형성할 수 있다. 또한 그 산화층을 플라스마 처리로 질화함으로써, 표층부의 산소를 질소로 치환해서 질화층을 형성하면, 더욱 치밀화할 수 있다. 이로써, 내압이 높은 절연층을 형성할 수 있다.
어떤 경우든, 상기와 같은 플라스마 처리에 의한 고상 산화처리 혹은 고상 질화처리를 이용함으로써, 내열온도가 700도 이하인 유리기판을 사용해도, 950도 내지 1050도에서 형성되는 열산화막과 동등한 절연층을 얻을 수 있다. 즉, 반도체소자, 특히 박막 트랜지스터나 불휘발성 기억소자의 게이트 절연막으로서 기능하는 절연층으로서 신뢰성 높은 절연층을 형성할 수 있다.
게이트 전극으로서 기능하는 도전층(34)은 탄탈(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 크롬(Cr), 니오브(Nb) 등으로부터 선택된 금속, 또는 이들 금속을 주성분으로 하는 합금재료 혹은 화합물재료로 형성하는 것이 바람직하다. 또는, 인 등의 불순물원소를 첨가한 다결정 실리콘을 사용할 수 있다. 또한 일층 또는 복수 층의 금속질화물층과 상기 금속층을 포함하는 적층구조로 도전층(34)을 형성해도 된다. 금속질화물로는, 질화 텅스텐, 질화 몰리브덴, 질화티타늄을 사용할 수 있다. 금속질화물층을 설치함으로써, 금속층의 밀착성을 향상시킬 수 있고, 층의 박리를 방지할 수 있다.
또한, 도 3c에 나타낸 바와 같이, 반도체층(32) 위에 게이트 절연막으로서 기능하는 절연층(33)을 형성하고, 게이트 절연막으로서 기능하는 절연층(33) 위에 반도체층(32)의 단부를 엎는 절연층(38)을 형성해도 된다.
절연층(38)에 있어서도, 도 1a 내지 1c에 나타내는 절연층(36)과 마찬가지로, 반도체층(32)의 단부를 완전히 덮도록 설치되어도 된다. 또는, 도 2에 나타내는 절연층(39a, 39b)과 마찬가지로, 반도체층(32)의 단부 및 게이트 전극으로서 기능하는 도전층(34)이 중첩되는 영역에 절연층(38)을 형성해도 된다. 또한 절연층(38)의 단부의 형상 및 배치는, 도 1b에 나타낸 바와 같이, 수직형으로 해도 되고, 도 3a에 나타낸 바와 같이, 테이퍼형으로 해도 된다. 또는, 도 3b에 나타낸 바와 같이, 반도체층(32)의 측면 위에 절연층(38)의 단부가 위치해도 된다.
또한, 상기 반도체층의 단부를 덮는 절연층으로, SOI(Si-On-Insulator) 기판을 사용할 수도 있다. SOI기판으로서, 경면연마 웨이퍼에 산소 이온을 주입한 후, 고온 어닐링함으로써, 표면으로부터 일정한 깊이에 산화층을 형성하여, 표면층에 생긴 결함을 소멸시켜서 만들어진 소위 SIMOX(Separation by Implanted Oxygen) 기판을 사용해도 된다.
반도체 기판이 n형인 경우에는 p형 불순물이 주입된 p웰이 형성된다. p형 불순물로서, 예를 들면, 붕소가 사용되고, 5×1015atoms/cm-3 내지 1×1016atoms/cm-3 정도의 농도로 첨가된다. p웰을 형성함으로써, 이 영역에 n채널형의 트랜지스터를 형성할 수 있다. 또한 p웰에 첨가하는 p형 불순물은, 트랜지스터의 역치전압을 제어하는 작용도 한다. 반도체 기판에 형성되는 채널 형성 영역은, 후술하는 게이트와 대략 일치하는 영역에 형성되며, 반도체 기판에 형성되는 한 쌍의 불순물영역 사이에 위치한다.
다음으로, 도 1a 내지 1c, 도 2a 내지 2c, 도 3a 내지 3c에 나타내는 박막 트랜지스터의 제조 공정에 대해서 이하에 설명한다.
도 4a에 나타낸 바와 같이, 기판(30) 위에 절연층(31)을 형성하고, 절연층(31) 위에 반도체층(32)을 형성하고, 반도체층(32) 위에 절연층(40)을 형성하고, 절연층(40) 위에 마스크(41)를 형성한다.
절연층(31)은 CVD법, 스퍼터링법, 도포법 등을 이용하여, 산화규소, 질화규소, 산소와 질소를 함유한 규소(산질화규소) 등의 절연재료를 사용해서 형성한다.
반도체층(32)은, 스퍼터링법, 플라스마 CVD법 혹은 감압 CVD법에 의해 기판(30)의 전체 면에 형성한 반도체층을 결정화한 후, 선택적으로 에칭하여, 단결정 반도체 또는 다결정 반도체로 형성할 수 있다. 반도체막의 결정화법으로서는, 레이저 결정화법, 순간 열어닐(RTA) 또는 어닐로를 사용한 열처리에 의한 결정화법, 결정화를 촉진하는 금속 원소를 사용하는 결정화법 또는 이들 방법을 조합해서 행하는 방법을 채용할 수 있다. 반도체층(32)은, 두께 10nm 이상 150nm 이하, 바람직하게는 30nm 이상 100nm 이하, 더 바람직하게는 50nm 이상 80nm 이하로 형성한다.
절연층(40)은, CVD법, 스퍼터링법, 도포법 등을 이용하여, 산화규소, 질화규소, 산소와 질소를 함유한 규소(산질화규소) 등의 절연재료를 사용해서 형성한다.
마스크(41)는, 적어도 이후에 형성되는 게이트 전극으로 덮이는 반도체층(32)의 단부를 덮는 영역에 형성한다. 또는, 마스크(41)는, 반도체층(32)의 단부를 덮는 영역에 형성한다. 마스크(41)는, 포토리소그래피 공정에 의해 레지스트를 노광 현상해서 형성한다. 또한 액적토출법에 의해 선택적으로 조성물을 토출하여, 마스크(41)를 형성해도 된다.
다음으로, 도 4b에 나타낸 바와 같이, 마스크(41)를 사용해서 절연층(40)을 에칭해서 절연층(36)을 형성한다. 이때, 반도체층(32)의 일부가 노출된다. 다음으로, 절연층(36) 및 반도체층(32)의 노출부 위에 게이트 절연막으로서 기능하는 절연층(33)을 형성한다.
게이트 절연막으로서 기능하는 절연층(33)은 산화규소 혹은 산화규소와 질화규소의 적층구조 등으로 형성한다. 절연층(33)은, 플라스마 CVD법이나 감압 CVD법에 의해 절연층을 퇴적함으로써, 형성해도 된다. 또한 상기 도 23에 나타낸 장치를 사용한 플라스마 처리에 의한 고상 산화 혹은 고상 질화로 형성해도 된다. 반도체층(대표적으로는 실리콘층)을, 플라스마 처리에 의해 산화 또는 질화함으로써 형성한 절연층은, 치밀하고 절연 내압이 높으며 신뢰성이 뛰어나기 때문이다.
다음으로, 도 4c에 나타낸 바와 같이, 게이트 절연막으로서 기능하는 절연층(33) 위에 게이트 전극으로서 기능하는 도전층(34)을 형성한다. 또한 반도체층(32)에, 게이트 전극과 중첩되는 채널 형성 영역(32a), 고농도 불순물영역(32b, 32c), 저농도 불순물영역(32d, 32e)을 형성한다.
도전층(34)은, 스퍼터링법, 증착법, 잉크젯법, CVD법 등을 이용하여, 탄 탈(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 크롬(Cr), 니오브(Nb) 등으로부터 선택된 금속, 또는 이들 금속을 주성분으로 하는 합금재료 혹은 화합물재료로 형성하는 것이 바람직하다. 도전층(34)의 두께는 100nm 이상 1000nm 이하, 바람직하게는 200nm 이상 800nm 이하, 더 바람직하게는 300nm 이상 500nm 이하로 한다.
반도체층(32)에, 게이트 전극 또는 마스크를 사용해서 선택적으로 불순물을 첨가하여, 게이트 전극과 중첩되는 채널 형성 영역(32a), 고농도 불순물영역(32b, 32c), 저농도 불순물영역(32d, 32e)을 형성한다.
다음으로, 도 4a 내지 4c와 다른 공정을 이용한 형태에 대해서, 도 4d 내지 4f를 참조하여 설명한다.
도 4d에 나타낸 바와 같이, 기판(30) 위에 절연층(31)을 형성하고, 절연층(31) 위에 반도체층(32)을 형성한다. 다음으로, 반도체층(32) 위에 게이트 절연막으로서 기능하는 절연층(33)을 형성한 후, 절연층(40)을 형성하고, 절연층(40) 위에 마스크(41)를 형성한다.
다음으로, 도 4e에 나타낸 바와 같이, 마스크(41)를 사용해서 절연층(40)을 에칭해서 절연층(36)을 형성한다. 여기에서는, 절연층(33)을 에칭하지 않고, 절연층(40)만을 선택적으로 에칭할 수 있도록 절연층(33, 40)을 적절히 선택할 필요가 있다. 다시 말해, 절연층(40)으로는, 절연층(33)보다 밀도가 높고 에칭 레이트가 높은 막을 형성한다. 이러한 막은 원료 가스의 유량이나 전압의 값을 변화시켜서 형성할 수 있다. 또한 절연층(33) 및 절연층(40)을 다른 재료로 형성하고, 절연층(40)만을 선택적으로 에칭할 수 있는 에칭제를 사용해서 절연층(40)을 에칭하여, 절연층(36)을 형성해도 된다.
이 후, 도 3c와 유사한 방법으로, 게이트 전극으로서 기능하는 도전층(34)을 형성하고, 반도체층(32)에, 게이트 전극과 중첩되는 채널 형성 영역(32a), 고농도 불순물영역(32b, 32c), 저농도 불순물영역(32d, 32e)을 형성한다.
이상과 같이 반도체층 및 게이트 전극 사이에 흐르는 리크 전류가 억제되는 박막 트랜지스터를 제조할 수 있다.
도 4a에 있어서는, 절연층(40)을 박막 성막법에 의해 형성했지만, 도 5a에 나타낸 바와 같이, 도포법에 의해 절연층(46)을 형성한 후, 도 4b 및 4c와 유사한 공정에 의해, 절연층(48)을 형성해도 된다.
절연층(46)은 에폭시수지, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조시클로부텐, 아크릴수지 등의 유기재료 또는 실록산수지 등의 실록산 재료로 이루어지는 단층 또는 적층구조로 설치할 수 있다. 여기에서, 실록산 재료는, Si-O-Si결합을 포함한 재료에 해당한다. 실록산은, 실리콘(Si)과 산소(O)의 결합으로 골격구조가 구성된다. 치환기로서, 적어도 수소를 포함한 유기기(예를 들면, 알킬기, 방향족 탄화수소)를 사용할 수 있다. 또한 치환기로서, 플루오르기를 사용할 수도 있다. 또는 치환기로서, 적어도 수소를 포함한 유기기와, 플루오르기를 사용해도 된다.
이러한 공정에 의해 형성된 절연층은, 기판 전체에서 요철이 적으므로, 절연층(33)에의 요철의 영향이 적고, 절연층(33)의 막 두께를 얇게 해도, 피복률을 유지할 수 있다.
또는, 도 5d에 나타낸 바와 같이, 반도체층(32) 위에 게이트 절연막으로서 기능하는 절연층(33)을 형성한 후, 절연층(46)을 형성하고, 절연층(46) 위에 마스크(47)를 형성해도 된다. 그 후, 도 5e에 나타낸 바와 같이, 마스크(47)를 사용해서 절연층(46)을 에칭하여, 반도체층(32)의 단부를 절연층(33)을 사이에 두고 덮는 절연층(48)을 형성해도 된다.
상기와 다른 공정을 이용한 반도체장치의 제조 공정에 대해서, 도 6a 내지 6f 및, 도 7a 내지 7i를 참조하여 설명한다.
도 6a에 나타낸 바와 같이, 기판(30) 위에 절연층(31)을 형성하고, 절연층(31) 위에 반도체층(32)을 형성한다. 다음으로, 반도체층(32) 위에 마스크(44)를 형성한 후, 마스크(44), 반도체층(32), 절연층(31) 위에 절연층을 형성한다. 여기에서는, 마스크(44)가 단면상에서 아랫변보다 윗변의 길이가 긴 사다리꼴(이하, 이 형태를 역사다리꼴이라고 한다)이 되도록 형성한다. 그렇게 함으로써, 그 위에 절연층을 형성한 경우, 마스크 위에 형성되는 절연층(45)을 형성할 수 있고, 마스크의 주변, 구체적으로는 노출되어 있는 반도체층(32) 및 절연층(31) 위에 절연층(36)을 형성할 수 있다.
다음으로, 도 6b에 나타낸 바와 같이, 마스크(44)를 제거함으로써, 마스크(44) 위에 형성된 절연층(45)도 제거한다. 이 결과, 반도체층(32)의 단부를 덮는 절연층(36)만을 남길 수 있다.
그 후, 반도체층(32) 및 절연층(36) 위에 게이트 절연막으로서 기능하는 절연층(33)을 형성하고, 도 6c에 나타낸 바와 같이, 게이트 절연막으로서 기능하는 절연층(33) 위에 게이트 전극으로서 기능하는 도전층(34)을 형성한다. 또한 반도체층(32)에, 게이트 전극과 중첩되는 채널 형성 영역(32a), 고농도 불순물영역(32b, 32c), 저농도 불순물영역(32d, 32e)을 형성한다.
다음으로, 도 6a 내지 6c와 다른 공정을 이용한 형태에 대해서, 도 6d 내지 6f를 참조하여 설명한다.
도 6d에 나타낸 바와 같이, 기판(30) 위에 절연층(31)을 형성하고, 절연층(31) 위에 반도체층(32)을 형성한다. 다음으로, 반도체층(32) 위에 게이트 절연막으로서 기능하는 절연층(33)을 형성한 후, 절연층(33) 위에 역사다리꼴 형상의 마스크(44)를 형성하고, 역사다리꼴 형상의 마스크(44), 반도체층(32), 및 절연층(33) 위에 절연층(36)을 형성한다.
다음으로, 도 6e에 나타낸 바와 같이, 마스크(44)를 제거함으로써, 마스크(44) 위에 형성된 절연층(45)도 제거한다. 이 결과, 반도체층(32)의 단부를 덮는 절연층(36)만을 남길 수 있다.
이 후, 도 6c와 같은 방법으로, 게이트 전극으로서 기능하는 도전층(34)을 형성하고, 반도체층(32)에, 게이트 전극과 중첩되는 채널 형성 영역(32a), 고농도 불순물영역(32b, 32c), 저농도 불순물영역(32d, 32e)을 형성한다.
이상과 같이 반도체층 및 게이트 전극 사이에 흐르는 리크 전류를 억제한 박막 트랜지스터를 제조할 수 있다.
도 6a 내지 6f에 있어서는, 절연층(36, 45)을 박막 성막법에 의해 형성했지만, 도 7a에 나타낸 바와 같이, 반도체층(32) 위에 마스크(50)를 형성하고, 마스 크(50) 및 반도체층(32) 위에, 도포법에 의해 절연층(51)을 형성한 경우, 도 7b에 나타낸 바와 같이, 절연층(51) 및 마스크(50)를 등방적으로 에칭하여, 에칭된 절연층(53) 및 에칭된 마스크(52)를 형성한다. 도 7b에 있어서, 파선(50a)은 에칭되기 전의 마스크(50)를 나타내고, 파선(51a)은 에칭되기 전의 절연층(51)을 나타낸다.
다음으로, 도 7c에 나타낸 바와 같이, 에칭된 마스크(52)를 제거함으로써, 반도체층(32)의 단부를 덮는 절연층(53)을 형성할 수 있다. 이러한 공정에 의해 형성된 절연층(53)은, 기판 전체에 걸쳐 요철이 적으므로, 절연층(33)에의 요철의 영향이 적다. 따라서, 절연층(33)의 막 두께를 얇게 해도, 피복률을 유지할 수 있다.
또는, 도 7f에 나타낸 바와 같이, 반도체층(32) 위에 게이트 절연막으로서 기능하는 절연층(33)을 형성한 후, 절연층(33) 위에 마스크(50)를 형성하고, 마스크(50) 및 절연층(33) 위에, 도포법에 의해 절연층(51)을 형성한다.
다음으로, 도 7g에 나타낸 바와 같이, 절연층(51) 및 마스크(50)를 등방적으로 에칭하여, 에칭된 절연층(53) 및 에칭된 마스크(52)를 형성한다.
다음으로, 도 7h에 나타낸 바와 같이, 에칭된 마스크(52)를 제거함으로써, 반도체층(32)의 단부를 절연층(33)을 사이에 두고 덮는 절연층(53)을 형성할 수 있다. 이러한 공정에 의해 형성된 절연층(53)은, 기판 전체에 걸쳐서 요철이 적고, 이후에 형성되는 게이트 전극으로서 기능하는 도전층(34)에의 요철의 영향이 적다. 따라서, 절연층(33)의 막 두께를 얇게 해도, 피복률을 유지할 수 있다.
상기와는 다른 공정을 이용한 반도체장치의 제조 공정에 대해서, 도 8a 내지 8i 및 도 9a 내지 9i를 참조하여 설명한다. 도 8a 내지 8i 및 도 9a 내지 9i에서 는, 반도체층을 형성할 때의 마스크를 사용하여, 반도체층의 단부를 덮는 절연층을 형성하는 공정에 관하여 설명한다. 이하에 설명하는 제조 공정은, 도 4a 내지 4f, 도 5a 내지 5f, 도 6a 내지 6f, 도 7a 내지 7i와 비교하여, 마스크를 형성하는 포토마스크의 매수를 한 장 줄일 수 있으므로, 스루풋을 향상시킬 수 있다. 또한 포토마스크를 사용한 마스크 얼라인먼트의 공정 수가 적어지므로, 얼라인먼트의 차이에 의한 수율의 저하를 저감할 수 있다.
도 8a 내지 8i를 참조하여, 이면 노광을 이용하고 반도체층을 마스크로 사용해서, 반도체층의 단부를 덮는 절연층을 형성하기 위한 공정에 관하여 설명한다.
도 8a에 나타낸 바와 같이, 기판(30) 위에 절연층(31)을 형성하고, 절연층(31) 위에 반도체층(32)을 형성한다. 다음으로, 반도체층(32) 위에 절연층(40)을 형성한 후, 레지스트(58)를 형성한다.
여기에서는, 기판(30), 절연층(31) 및 절연층(40)은 후에 레지스트(58)를 노광하기 위한 빛을 투과시키는 재료를 사용해서 형성한다. 다시 말해, 투광성을 가지는 기판을 사용한다.
다음으로, 기판(30) 측으로부터 레지스트(58)에 빛(54)을 조사하여, 레지스트(58)의 일부를 노광한다. 여기에서는, 빛(54)으로서, 반도체층(32)에 흡수되고, 기판(30), 절연층(31), 절연층(40)을 투과하고, 레지스트(58)를 노광하는 빛을 사용한다. 여기에서는, 반도체층을 마스크로 사용해서 레지스트(58)를 노광하므로, 반도체층에 흡수될 수 있는 파장 350nm 이상의 빛, 대표적으로는 i선(365nm), g선(436nm) 또는 h선(405nm)을 사용하면 된다. 또한, 광량을 높이면, 빛이 반도체 층(32)의 뒤쪽에 유입되고, 반도체층(32) 위의 레지스트도 노광할 수 있다.
노광한 레지스트를 현상하여, 도 8b에 나타내는 마스크(60)를 형성한다. 다음으로, 마스크(60)를 사용해서 절연층(40)을 에칭하고, 도 8c에 나타낸 바와 같이, 반도체층(32)의 단부를 덮는 절연층(36)을 형성할 수 있다.
그 후, 도 8d에 나타낸 바와 같이, 반도체층(32) 및 절연층(36) 위에 게이트 절연막으로서 기능하는 절연층(33)을 형성한다. 또한 반도체층(32)에, 게이트 전극과 중첩되는 채널 형성 영역(32a), 고농도 불순물영역(32b, 32c), 저농도 불순물영역(32d, 32e)을 형성한다.
다음으로, 도 8a 내지 8e와 다른 공정을 이용한 형태에 대해서, 도 8f 내지 8i를 참조하여 설명한다.
도 8f에 나타낸 바와 같이, 기판(30) 위에 절연층(31)을 형성하고, 절연층(31) 위에 반도체층(32)을 형성한다. 다음으로, 반도체층(32) 위에 게이트 절연막으로서 기능하는 절연층(33)을 형성하고, 절연층(33) 위에 절연층(40)을 형성한다. 그 후, 레지스트(58)를 형성한다. 다음으로, 기판(30) 측으로부터 레지스트(58)에 빛(54)을 조사하고, 레지스트(58)의 일부를 노광한다.
노광한 레지스트를 현상하여, 도 8g에 나타내는 마스크(60)를 형성한다. 다음으로, 마스크(60)를 사용해서 절연층(40)만을 에칭함으로써, 도 8h에 나타낸 바와 같이, 반도체층(32)의 단부를 절연층(33)을 사이에 두고 덮는 절연층(36)을 형성할 수 있다.
이 후, 도 8e와 같은 방법으로, 도 8i에 나타낸 바와 같이, 게이트 전극으로 서 기능하는 도전층(34)을 형성하고, 반도체층(32)에, 게이트 전극과 중첩되는 채널 형성 영역(32a), 고농도 불순물영역(32b, 32c), 저농도 불순물영역(32d, 32e)을 형성한다.
이상과 같이 반도체층 및 게이트 전극 사이에 흐르는 리크 전류를 억제한 박막 트랜지스터를 제조할 수 있다.
다음으로, 반도체층을 형성하는 마스크를 사용하여, 반도체층의 단부를 덮는 절연층을 형성하는 공정에 대해서 도 9a 내지 9i를 참조하여 설명한다.
도 9a에 나타낸 바와 같이, 기판(30) 위에 절연층(31)을 형성하고, 절연층(31) 위에 반도체층(59)을 형성한다. 다음으로, 반도체층(59) 위에 마스크(60)를 형성한다.
다음으로, 도 9b에 나타낸 바와 같이, 반도체층(59)을 마스크(60)를 사용해서 에칭하여, 반도체층(32)을 형성한다.
다음으로, 도 9c에 나타낸 바와 같이, 마스크(60)를 에칭 또는 애싱해서 마스크(60)의 형상을 약간 작게 해서 마스크(61)를 형성한 후, 마스크(61)의 표면을 발액 처리한다. 여기에서는, 발액 처리로서, 마스크(61)의 표면을 불소 플라즈마로 처리한다. 여기에서는 마스크(61)를 형성한 후, 마스크(61) 표면을 발액 처리하지만, 그 대신에 잉크젯법을 이용해서 발액성 조성물을 적하해서 반도체층(32) 위에 발액성 조성물을 형성해도 된다. 파선(60a)은, 애싱되기 전의 마스크(60)를 나타낸다.
발액성 조성물의 일례로서, 불화탄소쇄를 가지는 유기수지(불소계 수지)를 사용할 수 있다. 불소계 수지로서, 폴리테트라플루오르에틸렌(PTFE;사불화 에틸렌 수지), 퍼플루오르알콕시 알칸(PFA;사불화 에틸렌 퍼플루오르알킬비닐에테르 공중합 수지), 퍼플루오르에틸렌프로필렌 코폴리머(PFEP;사불화 에틸렌-육불화 프로필렌 공중합 수지), 에틸렌-테트라플루오르에틸렌 코폴리머(ETFE;사불화 에틸렌-에틸렌 공중합 수지), 폴리비닐리덴 플루오라이드(PVDF;불화비닐리덴 수지), 폴리클로로트리플루오르에틸렌(PCTFE;삼불화 염화 에틸렌 수지), 에틸렌-클로로트리플루오르에틸렌 코폴리머(ECTFE;삼불화 염화 에틸렌-에틸렌 공중합 수지), 폴리테트라플루오르에틸렌-퍼플루오르디옥솔 폴리머(TFE-PDD), 폴리비닐 플루오라이드(PVF;불화비닐 수지) 등을 사용할 수 있다.
발액성 조성물의 일례로는, Rn-Si-X(4-n)(n=1, 2, 3)의 화학식으로 나타내는 유기 실란을 들 수 있다. 여기에서, R는, 플루오르 알킬기나 알킬기 등의 비교적 불활성인 기를 포함한 것이다. 또한 X는 할로겐, 메톡시기, 에톡시기 또는 아세톡시기 등, 기질 표면의 수산기 혹은 흡착수와 축합반응에 의해 결합할 수 있는 가수분해기를 나타낸다.
유기 실란의 일례로서, R로서 플루오르 알킬기를 가지는 플루오르알킬실란(이하, FAS라고 한다)을 사용할 수 있다. FAS의 R는, (CF3)(CF2)x(CH2)y(x: 0 이상 10 이하의 정수, y: 0 이상 4 이하의 정수)로 나타내는 구조를 가진다. 복수 개의 R 또는 X가 Si에 결합하는 경우에는, R 또는 X는 각각 모두 같아도 되고, 달라도 된다. 대표적인 FAS로는, 헵타데카플루오로테트라히드로데실트리에톡시실란, 헵타 데카플루오로테트라히드로데실트리클로로실란, 트리데카플루오로테트라히드로옥틸트리클로로실란, 트리플루오로프로필트리메톡시실란 등의 플루오르알킬실란(FAS)을 들 수 있다.
유기 실란의 또 다른 일례로서, R에 알킬기를 가지는 알콕시실란을 사용할 수 있다. 알콕시실란으로는, 탄소수 2 ~ 30의 알콕시실란이 바람직하다. 대표적으로는, 에틸트리에톡시실란, 프로필트리에톡시실란, 옥틸트리에톡시실란, 데실트리에톡시실란, 옥타데실트리에톡시실란(ODS), 에이코실트리에톡시실란, 트리아콘틸트리에톡시실란을 들 수 있다. 특히, 장쇄 알킬기를 가지는 실란 화합물은, 습윤도를 낮출 수 있으므로 바람직하다.
다음으로, 도포법 또는 인쇄법에 의해 절연층(62)을 형성한다. 여기에서는, 절연재료를 포함한 조성물을 도포 또는 인쇄하고, 건조 및 소성을 행해서 절연층(62)을 형성한다. 절연층(62)의 재료는, 도 5a 내지 5d에 나타내는 절연층(46)과 같은 재료를 적절히 사용할 수 있다.
다음으로, 마스크(61)를 제거하여, 반도체층(32)의 단부를 덮는 절연층(62)을 형성할 수 있다.
이 후, 도 9d에 나타낸 바와 같이, 반도체층(32) 및 절연층(36) 위에 게이트 절연막으로서 기능하는 절연층(33)을 형성하고, 게이트 절연막으로서 기능하는 절연층(33) 위에 게이트 전극으로서 기능하는 도전층(34)을 형성한다. 또한 반도체층(32)에, 게이트 전극과 중첩되는 채널 형성 영역(32a), 고농도 불순물영역(32b, 32c), 저농도 불순물영역(32d, 32e)을 형성한다.
절연층(62)은, 기판 표면에 대해서 위로 볼록한 형상으로 되어 있지만, 도 9e에 나타낸 바와 같이, 기판 표면에 대해서 아래로 볼록한 형상의 절연층(63)을 형성해도 된다. 이들, 절연층(62, 63)의 형상은, 절연층(62, 63)을 형성하는 조성물의 농도, 점도 등에 따라 적절히 형성할 수 있다.
다음으로, 도 9a 내지 9e와 다른 공정을 이용한 형태에 대해서, 도 9f 내지 9i를 참조하여 설명한다.
도 9f에 나타낸 바와 같이, 기판(30) 위에 절연층(31)을 형성하고, 절연층(31) 위에 반도체층(59)을 형성한다. 다음으로, 반도체층(59) 위에, 게이트 절연막으로서 기능하는 절연층(33)을 형성한 후, 절연층(33) 위에 마스크(60)를 형성한다.
다음으로, 도 9g에 나타낸 바와 같이, 반도체층(59) 및 절연층(33)을 마스크(60)를 사용해서 에칭하여, 반도체층(32) 및 절연층(33c)을 형성한다.
다음으로, 도 9h에 나타낸 바와 같이, 마스크(60)를 에칭 또는 애싱해서 마스크(60)의 형상을 약간 작게 해서 마스크(61)를 형성한 후, 마스크(61)의 표면을 발액 처리하여, 발액층(61a)을 형성한다. 다음으로, 도포법 또는 인쇄법에 의해, 반도체층(32)의 단부를 절연층(33c)를 사이에 두고 덮는 절연층(62)을 형성한다. 다음으로, 마스크(61)를 제거한다.
이 후, 도 9e와 유사한 방법으로, 게이트 전극으로서 기능하는 도전층(34)을 형성하고, 반도체층(32)에, 게이트 전극과 중첩되는 채널 형성 영역(32a), 고농도 불순물영역(32b, 32c), 저농도 불순물영역(32d, 32e)을 형성한다.
이상과 같이 반도체층 및 게이트 전극 사이에 흐르는 리크 전류를 억제한 박막 트랜지스터를 제조할 수 있다.
다음으로, 마스크를 사용하지 않고, 반도체층의 단부를 덮는 절연층을 형성하는 공정에 대해서 도 10a 내지 10g 및 도 11a 내지 11c를 참조하여 설명한다.
도 10a에 나타낸 바와 같이, 기판(30) 위에 절연층(31)을 형성하고, 절연층(31) 위에 반도체층(32)을 형성한다. 다음으로, 반도체층(32)의 양 측면과 기판(30) 위에 절연층(55)을 형성한다. 여기에서는, 절연층을 형성하는 재료를 가지는 조성물을 잉크젯법 또는 인쇄법에 의해 선택적으로 형성함으로써, 반도체층(32)의 단부를 덮는 절연층(55)을 형성할 수 있다.
다음으로, 도 10b에 나타낸 바와 같이, 반도체층(32) 및 절연층(55) 위에 게이트 절연막으로서 기능하는 절연층(33)을 형성한다.
다음으로, 도 10c에 나타낸 바와 같이, 게이트 절연막으로서 기능하는 절연층(33) 위에 게이트 전극으로서 기능하는 도전층(34)을 형성한다. 또한 반도체층(32)에, 게이트 전극과 중첩되는 채널 형성 영역(32a), 고농도 불순물영역(32b, 32c), 저농도 불순물영역(32d, 32e)을 형성한다.
절연층(55)은, 기판 표면에 대해서 위로 볼록한 형상으로 되어 있지만, 도 10d에 나타낸 바와 같이, 기판(30) 표면에 대해서 아래로 볼록한 형상의 절연층(56)을 형성해도 된다. 이들, 절연층(55, 56)의 형상은, 절연층(55, 56)을 형성하는 조성물의 농도, 점도 등에 따라 적절히 형성할 수 있다.
다음으로, 도 10a 내지 10d와 다른 공정을 이용한 형태에 대해서, 도 10e 내 지 10g를 참조하여 설명한다.
도 10e에 나타낸 바와 같이, 기판(30) 위에 절연층(31)을 형성하고, 절연층(31) 위에 반도체층(32)을 형성한다. 다음으로, 반도체층(32) 위에, 게이트 절연막으로서 기능하는 절연층(33)을 형성한 후, 반도체층(32)의 양 측면과 기판(30) 위에 절연층(55)을 형성한다.
이 후, 도 10d와 같은 방법으로, 게이트 전극으로서 기능하는 도전층(34)을 형성하고, 반도체층(32)에, 게이트 전극과 중첩되는 채널 형성 영역(32a), 고농도 불순물영역(32b, 32c), 저농도 불순물영역(32d, 32e)을 형성한다.
절연층(55)은, 기판 표면에 대해서 위로 볼록한 형상으로 되어 있지만, 도 10g에 나타낸 바와 같이, 기판(30) 표면에 대해서 아래로 볼록한 형상의 절연층(56)을 형성해도 된다.
이상과 같이 반도체층 및 게이트 전극 사이에 흐르는 리크 전류를 억제한 박막 트랜지스터를 제조할 수 있다.
상기와는 다른 공정으로 마스크를 사용하지 않고 반도체층의 단부를 덮는 절연층을 형성하는 공정에 대해서, 도 11a 내지 11c를 참조하여 설명한다.
도 11a에 나타낸 바와 같이, 기판(30) 위에 절연층(31)을 형성하고, 절연층(31) 위에 반도체층(32)을 형성한다. 여기에서, 반도체층(32)의 단부는, 수직으로 하거나 기판(30)에 대해 85° 이상 95° 이하로 하는 것이 바람직하다. 이렇게 함으로써, 이후에 형성하는 절연층(69)을 수율 좋게 형성할 수 있다. 다음으로, 반도체층(32) 위에 절연층(40)을 형성한다. 여기에서는, 절연층(40)의 막 두께는 반 도체층(32)의 막 두께의 1.5 ~ 3배로 하는 것이 바람직하다. 절연층(40)은, 플라스마 CVD법으로 산화규소, 산질화규소를 사용해서 형성한다.
다음으로, 절연층(40)을, 수직방향을 주체로 한 이방성 에칭에 의해 선택적으로 에칭하여, 도 11b에 나타낸 바와 같은 반도체층(32)의 측면에 접하는 절연층(69)을 형성할 수 있다. 이 방법에 의해, 반도체층(32)의 측면 및 윗면으로 이루어진 모서리는 덮지 않으면서, 반도체층(32)의 측면 및 절연층(31)으로 이루어진 모서리를 덮는 절연층(69)을 형성할 수 있다.
다음으로, 도 11b에 나타낸 바와 같이, 반도체층(32) 및 절연층(69) 위에 게이트 절연막으로서 기능하는 절연층(33)을 형성한다.
다음으로, 도 11c에 나타낸 바와 같이, 게이트 절연막으로서 기능하는 절연층(33) 위에 게이트 전극으로서 기능하는 도전층(34)을 형성한다. 또한 반도체층(32)에, 게이트 전극과 중첩되는 채널 형성 영역(32a), 고농도 불순물영역(32b, 32c), 저농도 불순물영역(32d, 32e)을 형성한다.
이때, 저농도 불순물영역(32d, 32e)은 필요에 따라 설치하면 된다.
이상과 같이 반도체층 및 게이트 전극 사이에 흐르는 리크 전류를 억제한 박막 트랜지스터를 제조할 수 있다.
(실시의 형태 2)
본 실시의 형태에서는, 반도체층의 단부에 있어서의 게이트 절연막의 피복성 저하로 인한 게이트 전압의 리크 전류를 억제할 수 있는 반도체소자의 구조 및 제조방법을 제공한다. 여기에서는, 반도체소자로서 박막 트랜지스터를 사용해서 나타 낸다.
도 12a는 본 발명에 따른 반도체장치의 주요 구성을 설명하기 위한 단면도다. 도 12a는, 특히 박막 트랜지스터의 단면도를 나타내고, 도 12b 및 12c는 도 12a의 제조 공정에 있어서, 특히 반도체층의 단부(67)의 확대도를 나타낸다.
이 박막 트랜지스터는, 절연 표면을 가지는 기판(30) 위에 형성된다. 또한 기판(30) 및 박막 트랜지스터 사이에 절연층(31)이 형성되어 있다. 박막 트랜지스터는 반도체층(66), 게이트 절연막으로서 기능하는 절연층(33), 게이트 전극으로서 기능하는 도전층(34)으로 구성된다. 또한, 반도체층(66)은 채널 형성 영역(32a), 고농도 불순물영역(32b, 32c), 저농도 불순물영역(32d, 32e)으로 구성된다.
본 실시의 형태에 나타내는 반도체층(66)은, 측면 이외의 영역에 있어서, 제1 막 두께 영역(66a), 및 제1 막 두께보다 두꺼운 제2 막 두께 영역(66b)을 가지는 것을 특징으로 한다. 또한 게이트 절연막으로서 기능하는 절연층(33)에 있어서, 제3 막 두께 영역(33a), 및 제3 막 두께보다 얇은 제4 막 두께 영역(33b)을 가지는 것을 특징으로 한다. 이때, 반도체층(66)의 제1 막 두께 영역(66a) 및 절연층(33)의 제3 막 두께 영역(33a)은, 반도체층(66)의 측면에 접하고 있다. 이렇게 반도체층(66)의 측면 부근에 충분히 절연층의 막 두께를 확보할 수 있으므로, 반도체층(66) 및 게이트 전극으로서 기능하는 도전층(34) 사이에 있어서 리크 전류의 발생을 억제할 수 있다.
다음으로, 본 실시의 형태에서 나타내는 반도체층 및 절연층의 형성 방법에 대해서 도 12b 및 12c를 참조하여 설명한다.
도 12b에 나타낸 바와 같이, 기판(30) 위에 절연층(31)을 형성하고, 절연층(31) 위에 반도체층(66)을 형성한다. 여기에서, 반도체층(66)의 측면은, 30° 이상 85°미만, 더 바람직하게는 45° 이상 60° 이하의 경사를 가지는 형상으로 하는 것이 바람직하다. 이렇게 함으로써, 이후에 반도체층(66)의 측면에 플라즈마를 효율적으로 조사할 수 있고, 반도체층(66)의 측면 부근의 절연층의 막 두께를 두껍게 할 수 있다. 다음으로, 반도체층(32) 위에 절연층(33)을 형성한다.
다음으로, 절연층(33) 위에 마스크(68)를 형성한다. 마스크(68)는 반도체층의 채널 형성 영역이 되는 부분을 덮도록 형성하는 것이 바람직하다. 다음으로, 반도체층(66)의 일부에, 실시의 형태 1 및 도 23에 나타낸 바와 같은 장치를 사용한 고밀도 플라스마 처리에 의해, 반도체층(66)의 일부를 고상 산화 또는 고상 질화해서 절연층을 형성한다. 이러한 플라스마 처리에 의해 산화 또는 질화함으로써 형성한 절연층은, 내압이 높고 치밀하며 신뢰성이 우수하다.
그 결과, 도 12c에 나타낸 바와 같이, 반도체층의 일부, 특히 반도체층의 측면에 접하는 영역(66a)은 막 두께가 얇아지고, 그 부분을 덮는 절연층의 막 두께는 두꺼워진다. 이때, 파선(66c)은, 고밀도 플라스마 처리 이전의 반도체층을 나타낸다.
또한, 마스크(68)를 사용해서 반도체층(66)에 인 또는 보론을 첨가한 후, 도 12b에 나타낸 바와 같이, 플라스마 처리함으로써, 반도체층(66)의 산화 속도가 촉진된다. 따라서, 반도체층(66)의 측면에 접하는 영역에서는, 반도체층(66)의 막 두께가 얇아지는 것과 함께, 그 영역을 덮는 절연층(33)의 막 두께가 두꺼워진다.
이렇게 반도체층(66)의 측면 부근에서 충분히 절연층의 막 두께를 확보할 수 있으므로, 반도체층(66) 및 게이트 전극으로서 기능하는 도전층(34) 사이에 있어서 리크 전류의 발생을 억제할 수 있다.
(실시의 형태 3)
본 실시의 형태에서는, 반도체층의 단부에 있어서의 게이트 절연막의 피복성 저하로 인한 게이트 전압의 리크 전류를 억제할 수 있는 반도체소자의 구조 및 제조방법을 제공한다. 여기에서는, 반도체소자로서 박막 트랜지스터를 사용해서 나타낸다.
도 13a에는 본 발명에 따른 반도체장치의 주요 구성을 설명하기 위한 단면도다. 도 13a는, 특히 박막 트랜지스터의 단면도를 나타내고, 도 13b 및 13c는 도 13a의 반도체층의 단부(64)의 확대도를 나타낸다. 이 박막 트랜지스터는, 절연 표면을 가지는 기판(30) 위에 제조된다. 또한 기판(30) 및 박막 트랜지스터 사이에 절연층(31)이 형성되어 있다. 박막 트랜지스터는 반도체층(32), 게이트 절연막으로서 기능하는 절연층(33), 게이트 전극으로서 기능하는 도전층(34)으로 구성된다. 또한 반도체층(32)은 채널 형성 영역(32a), 고농도 불순물영역(32b, 32c), 저농도 불순물영역(32d, 32e)으로 구성된다.
도 13b에 나타낸 바와 같이, 반도체층(32)의 단부는, 기판에 평행한 면에 대하여 θ1의 각도로 경사하고, 하지막으로서 기능하는 절연층(31)의 표면에 있어서, 반도체층(32)에 접하는 면에 있어서는, 기판에 평행한 면에 대하여 θ2의 각도로 경사진다. θ1은 10도 이상 40도 이하이며, θ2는 5도 이상 15도 이하다. 이렇게, 반도체층(32)의 단부의 경사각도보다, 하지막으로서 기능하는 절연층(31)의 표면의 경사각도가 작으면, 반도체층(32)과 절연층(31)의 계면이 완만해져, 반도체층(32) 및 절연층(31) 위에 형성되는 게이트 절연막으로서 기능하는 절연층(33)의 피복률을 향상시킬 수 있다. 따라서, 반도체층(32)과 게이트 전극 사이에서 리크 전류가 발생하는 것을 방지할 수 있다.
또한 도 13c에 나타낸 바와 같이, 하지막으로서 기능하는 절연층(31)의 표면이 기판 표면에 대해서 아래로 볼록한 형상으로 해도 된다. 이러한 형상으로 해도 반도체층(32)과 절연층(31)의 계면이 완만해져, 반도체층(32) 및 절연층(31) 위에 형성되는 게이트 절연막으로서 기능하는 절연층(33)의 피복률을 향상시킬 수 있다. 따라서, 반도체층(32) 및 게이트 전극과 사이에서 리크 전류가 발생하는 것을 방지할 수 있다.
(실시의 형태 4)
본 실시의 형태에서는, 상기 실시의 형태에서 나타낸 바와 같은 게이트 전극 및 반도체층 사이에서 리크 전류를 저감할 수 있는 구조를 적용한 반도체소자의 일례에 대해서 나타낸다. 본 실시의 형태에서는, 실시의 형태 1에 나타내는 구조를 적용한 예를 게시하지만, 실시의 형태 2 및 3을 적절히 적용할 수 있다.
도 14a 내지 14c에, 게이트 전극 및 반도체층 사이에서 리크 전류를 저감할 수 있는 구조를 적용한 박막 트랜지스터의 구조를 나타낸다.
도 14a에 나타낸 바와 같이, 게이트 전극으로서 기능하는 도전층(34)의 측면에 스페이서(35)가 형성되어도 된다. 또한 이 스페이서(35)를 이용하여, 게이트 전 극으로서 기능하는 도전층(34)의 채널 길이 방향의 양단에 저농도 불순물영역(32d, 32e)을 형성할 수 있다. 이 저농도 불순물영역(32d, 32e)은 저농도 드레인(LDD)으로서 기능한다. 저농도 불순물영역(32d, 32e)을 설치함으로써, 드레인 단부의 전계를 완화하고, 기록 및 소거의 반복으로 인한 열화를 억제할 수 있다.
스페이서(35)는, 절연층(33) 및 도전층(34) 위에, CVD법, 스퍼터링법 등에 의해, 도전층(34)의 두께의 1.5 ~ 3배의 두께의 절연층을 형성한 후, 이방성 에칭에 의해 절연층을 에칭함으로써, 선택적으로 도전층(34)의 측면에 형성할 수 있다.
또는 도 14b에 나타낸 바와 같이, 게이트 전극으로서 기능하는 도전층이 적층구조이며, 하나의 도전층이 다른 하나의 도전층보다 큰 구조로 해도 된다. 다시 말해, 적층하는 도전층 중 하나가 외측으로 돌출한 형상으로 해도 된다. 여기에서는, 게이트 절연막으로서 기능하는 절연층(33)에 접하는 측의 도전층(80)이, 그 위에 형성되는 도전층(81)보다 면적이 큰 예를 나타낸다. 이때, 이 형상에 한정되지 않고, 도전층(80)이 작고 도전층(81)이 커도 된다. 도전층(80)에 있어서 도전층(81)의 외측에 형성되는 영역은, 저농도 불순물영역(32d, 32e)과 절연층(33)을 사이에 두고 중첩된다. 게이트 전극으로서 기능하는 도전층(80, 81)을 이러한 형상으로 함으로써, 도전층(80)에 있어서 도전층(81)의 외측에 형성되는 영역을 통과시켜 반도체층에 불순물을 첨가할 수 있다. 다시 말해, 불순물을 첨가하는 공정에 의해 반도체층(32)에 있어서, 채널 형성 영역(32a), 고농도 불순물영역(32b, 32c), 및 저농도 불순물영역(32d, 32e)을 동시에 형성할 수 있다. 따라서, 스루풋을 향상시킬 수 있다.
또한 도 14c에 나타낸 바와 같이, 게이트 전극으로서 기능하는 도전층(82)이 반도체층(32)의 저농도 불순물영역(32d, 32e)을 덮는 구조로 해도 된다. 이러한 구조의 박막 트랜지스터는, 게이트 전극으로서 기능하는 도전층(82)을 형성하기 전에, 저농도의 불순물을 반도체층(32)에 첨가하고, 저농도 불순물영역(32d, 32e)을 형성한 후, 게이트 전극으로서 기능하는 도전층(82)을 형성한다. 다음으로, 도전층(82)을 마스크로 사용해서 반도체층(32)에 불순물을 고농도로 첨가한다. 이런 식으로, 박막 트랜지스터를 형성할 수 있다.
또는, 도면에는 나타내지 않았지만 반도체층(32)에 저농도 불순물영역을 가지지 않고, 채널 형성 영역(32a), 및 고농도 불순물영역(32b, 32c)으로 구성되는 단일 드레인 구조의 박막 트랜지스터로 할 수 있다. 이러한 박막 트랜지스터는, 저농도 불순물영역을 형성하는 공정이 필요 없으므로, 스루풋을 향상시킬 수 있다.
다음으로, 도 15a 내지 15d를 참조하여, 게이트 전극 및 반도체층 사이에 리크 전류를 저감할 수 있는 구조를 적용한 불휘발성 기억소자의 구조에 대해 설명한다.
도 15a에 나타내는 불휘발성 기억소자는, 반도체층(32) 위에 터널 산화막으로서 기능하는 절연층(83)이 형성되고, 절연층(83) 위에 전하축적층(84), 컨트롤 절연막으로서 기능하는 절연층(85), 게이트 전극으로서 기능하는 도전층(86)이 형성된다. 또한, 전하축적층(84)의 단부와 게이트 전극으로서 기능하는 도전층(86)의 단부가 정렬되어 있다. 또한, 이 불휘발성 기억소자는 반도체층(32)이 저농도 불순물영역을 가지지 않고, 채널 형성 영역(32a), 및 고농도 불순물영역(32b, 32c)으로 구성되는 단일 드레인 구조다. 이러한 불휘발성 기억소자는, 저농도 불순물영역을 형성하는 공정이 필요 없으므로, 스루풋을 향상시킬 수 있다.
터널 산화막으로서 기능하는 절연층(83)은, 전하축적층(84)에 전하를 주입하기 위한 터널 절연층으로서 사용한다. 절연층(83)은, 실시의 형태 1에 나타내는 게이트 절연막으로서 기능하는 절연층(33)과 같은 재료 및 방법으로 형성할 수 있다. 대표적으로는, 절연층(83)은 산화규소, 혹은 산화규소와 질화규소의 적층구조 등으로 형성할 수 있다. 또는, 반도체층(32)의 표면을, 도 23에 나타내는 장치에 의해 고밀도 플라스마 처리해서 반도체층(32)의 표면을 산화해서 절연층을 형성해도 된다. 또는, 플라스마 CVD법에 의해 산화규소를 사용해서 절연층을 형성한 후, 도 23에 나타내는 장치에 의해 플라스마 처리하고, 산화 또는 질화함으로써 절연층을 형성해도 된다. 이 경우, 산화규소의 표면을 질화할 때에는, 산화규소층의 표면 또는 표면 근방에 질소농도가 높은 질소 플라스마 처리층이 설치된다. 여기에서, "표면 근방"이란, 산화규소층의 표면으로부터 개략 0.5nm 내지 1.5nm의 깊이를 말한다. 예를 들면, 질소분위기 하에서 플라스마 처리를 행함으로써, 산화규소층(16a)의 표면으로부터 개략 1nm의 깊이에 질소를 20 ~ 50원자％의 비율로 함유한 구조가 된다.
후술하는 전하축적층이 도전층 또는 반도체층으로 형성되는 플로팅 게이트인 경우, 절연층(83)은 3nm 내지 6nm의 두께로 형성하는 것이 바람직하다. 예를 들면, 게이트 길이를 600nm로 하는 경우, 절연층(83)은 3nm 내지 6nm의 두께로 형성할 수 있다. 또는, 후술하는 전하축적층을 절연층으로 형성하는 경우, 절연층(83)은 1nm 내지 10nm, 바람직하게는 1nm 내지 5nm의 두께로 형성하는 것이 바람직하다. 예를 들면, 게이트 길이를 600nm로 할 경우, 절연층(83)은 1nm 내지 3nm의 두께로 형성할 수 있다.
전하축적층(84)은 반도체 재료 또는 도전성 재료의 층 또는 입자로 형성한 부유 게이트로 할 수 있다. 반도체 재료에는, 실리콘, 실리콘 게르마늄 등이 있다. 실리콘을 사용할 경우, 아모포스 실리콘이나 폴리실리콘을 사용할 수 있다. 또한, 인이 도프된 폴리실리콘을 사용할 수 있다. 도전성 재료로는, 탄탈(Ta), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W)으로부터 선택된 원소, 상기 원소를 주성분으로 하는 합금, 상기 원소를 조합한 합금막(대표적으로는 Mo-W합금막, Mo-Ta합금막), 혹은 도전성을 부여한 규소막을 사용할 수 있다. 이러한 재료로 이루어지는 도전층의 하부에는 질화탄탈(TaN), 질화 텅스텐(WN), 질화티타늄(TiN)막, 질화 몰리브덴(MoN) 등의 질화물, 텅스텐 실리사이드, 티타늄 실리사이드, 몰리브덴 실리사이드 등의 실리사이드를 형성해도 된다. 또한, 상기 반도체 재료끼리, 도전성 재료끼리, 또는 반도체 재료 및 도전성 재료의 적층구조로 해도 된다. 예를 들면, 실리콘층 및 게르마늄층의 적층구조로 해도 된다.
또는, 전하축적층(84)은 전하를 보유하는 트랩을 갖는 절연층으로서 형성할 수도 있다. 이러한 재료의 대표적인 예로서, 대표적으로는 실리콘 화합물, 게르마늄 화합물이 있다. 실리콘 화합물에는, 질화규소, 산질화규소, 수소가 첨가된 산질화규소 등이 있다. 게르마늄 화합물에는, 질화 게르마늄, 산소가 첨가된 질화 게르마늄, 질소가 첨가된 산화게르마늄, 산소 및 수소가 첨가된 질화 게르마늄, 질소 및 수소가 첨가된 산화게르마늄 등의 게르마늄 화합물 등이 있다.
컨트롤 절연막으로서 기능하는 절연층(85)은, 산화규소, 질화규소, 산질화규소, 산화알류미늄 등의 단층 혹은 복수 층을, 감압 CVD법이나 플라스마 CVD법 등으로 형성한다. 절연층(85)의 두께는 1nm 내지 20nm, 바람직하게는 5nm 내지 10nm가 되도록 형성한다. 예를 들면, 질화규소층을 3nm의 두께로 퇴적하고, 산화규소층의 두께를 5nm의 두께로 퇴적한 것을 사용할 수 있다.
게이트 전극으로서 기능하는 도전층(86)에는, 실시의 형태에 나타내는 게이트 전극으로서 기능하는 도전층(34)의 재료 및 제조방법을 적절히 이용할 수 있다.
또한 도 15b에 나타낸 바와 같이, 전하축적층(84), 컨트롤 절연막으로서 기능하는 절연층(85), 및 게이트 전극으로서 기능하는 도전층(86)의 측면에 마스크(87)가 형성되어도 된다. 이때, 마스크(87)는, 터널 산화막으로서 기능하는 절연층(83), 전하축적층(84), 컨트롤 절연막으로서 기능하는 절연층(85), 및 게이트 전극으로서 기능하는 도전층(86)의 측면에 형성되어도 된다. 또한, 마스크(87)는 저농도 불순물영역(32d, 32e)과 절연층(83)을 사이에 두고 중첩된다.
또한, 도 15c에 나타낸 바와 같이, 전하축적층(89)이 게이트 전극으로서 기능하는 도전층(86)에 비해 큰 구조로 해도 된다. 다시 말해, 전하축적층(89)이 외측으로 돌출된 형상으로 해도 된다. 전하축적층(89)에 있어서 도전층(86)의 외측에 형성되는 영역은, 저농도 불순물영역(32d, 32e)과 절연층(33)을 사이에 두고 중첩된다. 전하축적층(89) 및 게이트 전극으로서 기능하는 도전층(86)을 이러한 형상으로 함으로써, 전하축적층(89)에 있어서 도전층(86)의 외측에 형성되는 영역을 통과 해서 반도체층에 불순물을 첨가할 수 있다. 다시 말해, 불순물을 첨가하는 공정에 의해 반도체층(32)에 있어서, 채널 형성 영역(32a), 고농도 불순물영역(32b, 32c), 및 저농도 불순물영역(32d, 32e)을 동시에 형성할 수 있다. 따라서, 스루풋을 향상시킬 수 있다.
또한 도 15d에 나타낸 바와 같이, 전하축적층(91)이 작고 게이트 전극으로서 기능하는 도전층(93)이 커도 된다. 이러한 구조의 박막 트랜지스터는, 게이트 전극으로서 기능하는 도전층(93)을 형성하기 전에, 저농도의 불순물을 반도체층(32)에 첨가하고, 저농도 불순물영역(32d, 32e)을 형성한 후, 게이트 전극으로서 기능하는 도전층(93)을 형성한다. 다음으로, 도전층(93)을 마스크로 사용해서 반도체층(32)에 불순물을 고농도로 첨가한다. 이런 식으로, 박막 트랜지스터가 형성된다.
이러한 불휘발성 메모리 소자를 사용하여, 여러 가지 형태의 불휘발성 반도체 기억장치를 얻을 수 있다. 도 16에 불휘발성 메모리 셀 어레이의 등가회로의 일례를 게시한다. 1비트의 정보를 기억하는 메모리 셀 MS01은, 선택 트랜지스터 S01과 불휘발성 메모리 소자 M01로 구성되어 있다. 선택 트랜지스터 S01은, 비트선 BL0과 불휘발성 메모리 소자 M01 사이에 직렬에 배치되고, 그 게이트는 워드선 W1에 접속되어 있다. 불휘발성 메모리 소자 M01의 게이트는 워드선 W11에 접속되어 있다. 불휘발성 메모리 소자 M01에 데이터를 기록할 때는, 워드선 W1과 비트선 BL0을 H레벨, BL1을 L레벨로 설정하고, 워드선 W11에 고전압을 인가하면, 상기한 바와 같이 전하축적층에 전하가 축적된다. 데이터를 소거할 경우에는, 워드선 W1과 비트선 BL0을 H레벨로 설정하고, 워드선 W11에 음의 고전압을 인가하면 된다.
이 메모리 셀 MS01에 있어서, 선택 트랜지스터 S01과 불휘발성 메모리 소자 M01을 각각, 절연 표면에 섬 형상으로 분리해서 형성된 반도체층으로 형성함으로써, 소자 분리 영역을 특별히 설치하지 않아도, 다른 선택 트랜지스터 혹은 불휘발성 메모리 소자와의 간섭을 방지할 수 있다. 또한, 메모리 셀 MS01 내의 선택 트랜지스터 S01과 불휘발성 메모리 소자 M01은 모두 n채널형이므로, 이 둘을 하나의 섬 형상으로 분리한 반도체층으로 형성함으로써, 이 두 개의 소자를 접속하는 배선을 생략할 수 있다.
도 17은, 비트선에 불휘발성 메모리 소자를 직접 접속한 NOR형 등가회로를 나타낸다. 이 메모리 셀 어레이는, 워드선 WL과 비트선 BL이 서로 교차하도록 설치하고, 각 교차부에 불휘발성 메모리 소자를 배치한다. NOR형의 경우, 각각의 불휘발성 메모리 소자의 드레인을 비트선 BL에 접속한다. 소스선 SL에는 불휘발성 메모리 소자의 소스가 공통으로 접속된다.
이 경우에도 이 메모리 셀 MS01에 있어서, 불휘발성 메모리 소자 M01을 절연 표면에 섬 형상으로 분리해서 형성된 반도체층으로 형성함으로써, 소자 분리 영역을 특별히 설치하지 않아도, 다른 불휘발성 메모리 소자와의 간섭을 방지할 수 있다. 또한 복수의 불휘발성 메모리 소자(예를 들면, 도 17에 나타내는 M01 ~ M23)를 하나의 블록으로서 취급하고, 이들 불휘발성 메모리 소자를 하나의 섬 형상으로 분리한 반도체층으로 형성함으로써, 블록 단위로 소거 동작을 행할 수 있다.
NOR형의 동작은, 예를 들면, 다음과 같다. 데이터 기록시에는, 소스선 SL을 0V로 설정하고, 데이터를 기록하기 위해서 선택된 워드선 WL에 고전압을 인가하고, 비트선 BL에는 데이터 "0"과 "1"에 따른 각각의 전위를 공급한다. 예를 들면, "0"과 "1"에 해당하는 각각의 H레벨, L레벨의 전위를 비트선 BL에 부여한다. "0" 데이터를 기록하기 위해, H레벨이 주어진 각각의 불휘발성 메모리 소자에는, 드레인 근방에서 핫 일렉트론이 발생하고, 이것이 부유 게이트에 주입된다. "1" 데이터의 경우 이러한 전자주입은 발생하지 않는다.
"0" 데이터가 주어진 메모리 셀에서는, 드레인과 소스 사이의 강한 가로방향 전계에 의해, 드레인의 근방에서 핫 일렉트론이 생성되고, 이것이 전하축적층에 주입된다. 전하축적층에 전자가 주입되어서 역치전압이 높아진 상태가 "0"이다. "1" 데이터의 경우에는, 핫 일렉트론이 생성되지 않고, 전하축적층에 전자가 주입되지 않음으로써, 역치전압이 낮은 상태, 즉 소거 상태가 유지된다.
데이터를 소거할 때에는, 소스선 SL에 10V 정도의 양의 전압을 인가하고, 비트선 BL은 부유 상태로 설정한다. 그리고 워드선 WL에 음의 고전압을 인가해서(각각의 제어 게이트에 음의 고전압을 인가해서), 전하축적층으로부터 전자를 추출한다. 이에 따라, 데이터 "1"의 소거 상태가 된다.
데이터를 판독할 때에는, 소스선 SL을 0V로, 비트선 BL을 0.8V 정도로 설정하고, 선택된 워드선 W에, 데이터 "0"과 "1"의 역치의 중간값으로 설정된 판독 전압을 공급하여, 불휘발성 메모리 소자의 전류 인입의 유무를, 비트선 BL에 접속되는 센스 앰프로 판정함으로써 실행한다.
도 18은, NAND형 메모리 셀 어레이의 등가회로를 나타낸다. 비트선 BL에는, 복수의 불휘발성 메모리 소자를 직렬로 접속한 NAND셀 NS1이 접속되어 있다. 복수 의 NAND셀이 모여서 블록 BLK1을 구성하고 있다. 도 18에서 나타내는 블록 BLK1의 워드선은 32개다(워드선 WL0 ~ WL31). 블록 BLK1의 동일 행에 위치하는 불휘발성 메모리 소자에는, 이 행에 대응하는 워드선이 공통으로 접속되어 있다.
이 경우, 선택 트랜지스터 S1, S2와 불휘발성 메모리 소자 M0 ~ M31이 직렬로 접속되어 있으므로, 이것들을 하나의 그룹으로서 하나의 반도체층으로 형성해도 된다. 그렇게 함으로써, 불휘발성 메모리 소자를 연결하는 배선을 생략할 수 있으므로, 집적화를 꾀할 수 있다. 또한 인접하는 NAND셀과의 분리를 용이하게 행할 수 있다. 또한 선택 트랜지스터 S1, S2의 반도체층과 NAND셀 NS1의 반도체층을 분리해서 형성해도 된다. 불휘발성 메모리 소자 M0 ~ M31의 전하축적층으로부터 전하를 추출하는 소거 동작을 행할 때에, 그 NAND셀의 소거 동작을 동시에 행할 수 있다. 또한 하나의 워드선에 공통으로 접속하는 불휘발성 메모리 소자(예를 들면, M30의 행)를 하나의 반도체층으로 형성해도 된다.
기록 동작은 NAND셀 NS1이 소거 상태, 즉 NAND셀 NS1의 각 불휘발성 메모리 소자의 역치가 음의 전압의 상태로 된 후 실행된다. 기록은, 소스선 SL측의 메모리 소자 M0로부터 순차적으로 행한다. 메모리 소자 M0에의 기록을 예로 들어 설명하면 대략 이하와 같다.
도 19a에 나타낸 바와 같이, "0" 기록을 할 경우, 선택 게이트선 SG2에 예를 들면, Vcc(전원전압)을 인가해서 선택 트랜지스터 S2를 온 상태로 하고 비트선 BL0을 0V(접지 전압)로 한다. 선택 게이트선 SG1은 0V로 하여, 선택 트랜지스터 S1은 오프 상태로 한다. 다음으로, 메모리 셀 M0의 워드선 WL0을 고전압 Vpgm(20V 정도) 으로 하고 그 이외의 워드선을 중간전압 Vpass(10V 정도)로 한다. 비트선 BL의 전압은 0V이므로, 선택된 메모리 셀 M0의 채널 형성 영역의 전위는 0V가 된다. 워드선 W0과 채널 형성 영역 사이의 전위차가 크므로, 메모리 셀 M0의 전하축적층에는 상기한 바와 같이 FN터널 전류에 의해 전자가 주입된다. 이에 따라 메모리 셀 M0의 역치전압은 양의 상태("0"이 기록된 상태)가 된다.
"1" 기록의 경우에는, 도 19b에 나타낸 바와 같이, 비트선 BL을 예를 들면, Vcc(전원전압)로 한다. 선택 게이트선 SG2의 전압이 Vcc이므로, Vcc-Vth(Vth는 선택 트랜지스터 S2의 역치전압)이 되면, 선택 트랜지스터 S2이 컷오프된다. 따라서, 메모리 셀 M0의 채널 형성 영역은 플로팅 상태가 된다. 다음으로, 워드선 W0에 고전압 Vpgm(20V), 그 이외의 워드선에 중간전압 Vpass(10V)의 전압을 인가하면, 각 워드선과 채널 형성 영역 사이의 용량 커플링에 의해, 채널 형성 영역의 전압이 Vcc-Vth로부터 상승하여 예를 들면, 8V 정도가 된다. 채널 형성 영역의 전압이 고전압으로 상승하므로, "0"의 기록의 경우와 달리, 워드선 W0과 채널 형성 영역 사이의 전위차가 작다. 따라서, 메모리 셀 M0의 부유 게이트에는, FN터널 전류에 의한 전자주입이 발생하지 않는다. 이런 식으로, 메모리 셀 M0의 역치가 음인 상태("1"이 기록된 상태)로 유지된다.
소거 동작을 실행하는 경우에는, 도 20a에 나타낸 바와 같이, 선택된 블록 내의 모든 워드선에 음의 고전압(Vers)을 인가한다. 비트선 BL, 소스선 SL을 플로팅 상태로 한다. 이에 따라, 블록의 모든 메모리 셀에 있어서 부유 게이트 내의 전자가 터널 전류에 의해 반도체층으로 방출된다. 이 결과, 이 각각의 메모리 셀의 역치전압이 음방향으로 시프트한다.
도 20b에 나타내는 판독 동작에서는, 판독이 선택이 된 메모리 셀 M0의 워드선 W0에 전압 Vr(예를 들면, 0V)을 설정하고, 비선택된 메모리 셀의 워드선 WL1 내지 WL31 및 선택 게이트선 SG1, SG2을 전원전압보다 약간 높은 판독 시작용 중간전압 Vread로 설정한다. 즉, 도 21에 나타낸 바와 같이, 선택 메모리 소자 이외의 메모리 소자는 트랜스퍼 트랜지스터로서 기능한다. 이에 따라, 판독이 선택이 된 메모리 셀 M0을 통해 전류가 흐르는지 여부를 검출한다. 즉, 메모리 셀 M30에 기억된 데이터가 "0"인 경우, 메모리 셀 M0은 오프 상태이므로, 비트선 BL은 방전하지 않는다. 한편, "1"인 경우, 메모리 셀 M0은 온 상태가 되므로, 비트선 BL은 방전한다.
도 22는, 상기 기억소자를 가지는 불휘발성 반도체 기억장치의 회로 블럭도의 일례를 나타낸다. 불휘발성 반도체 기억장치는, 메모리 셀 어레이(252)와 주변회로(254)가 동일한 기판 위에 형성되어 있다. 메모리 셀 어레이(252)는, 도 16, 도 17, 도 18에서 나타낸 바와 동일한 구성을 가진다. 주변회로(254)의 구성은 아래와 같다.
워드선 선택을 위한 로우 디코더(262)와, 비트선 선택을 위한 컬럼 디코더(264)가, 메모리 셀 어레이(252)의 주위에 설치된다. 어드레스는, 어드레스 버퍼(256)를 통해 컨트롤 회로(258)에 보내지고, 내부 로우 어드레스 신호 및 내부 컬럼 어드레스 신호가 각각 로우 디코더(262) 및 컬럼 디코더(264)에 전송된다.
데이터 기록 및 소거시에는, 전원전위를 승압한 전위가 사용된다. 따라서, 컨트롤 회로(258)에 의해 동작 모드에 따라 제어되는 승압회로(260)가 설치된다. 승압회로(260)의 출력은 로우 디코더(262)나 컬럼 디코더(264)를 통해, 워드선 WL이나 비트선 BL에 공급된다. 센스 앰프(266)에는 컬럼 디코더(264)로부터 출력된 데이터가 입력된다. 센스 앰프(266)에 의해 판독된 데이터는, 데이터 버퍼(268)에 보유되고, 컨트롤 회로(258)로부터의 제어에 의해, 데이터가 랜덤 액세스되고, 데이터 입출력 버퍼(270)를 통해 출력되게 되어 있다. 기록 데이터는, 데이터 입출력 버퍼(270)를 통해 데이터 버퍼(268)에 일단 보유되고, 컨트롤 회로(258)의 제어에 의해 컬럼 디코더(264)에 전송된다.
이렇게, 불휘발성 반도체 기억장치에서는, 메모리 셀 어레이(252)에 있어서, 전원전위와는 다른 전위를 사용할 필요가 있다. 따라서, 적어도 메모리 셀 어레이(252)와 주변회로(254)는, 전기적으로 서로 분리되는 것이 바람직하다. 이 경우, 이하에 설명하는 실시예와 같이, 불휘발성 메모리 소자 및 주변회로의 트랜지스터를 절연 표면에 형성한 반도체층으로 형성함으로써, 용이하게 절연 분리를 할 수 있다. 이렇게, 오동작을 방지하고, 소비 전력이 낮은 불휘발성 반도체 기억장치를 얻을 수 있다.
이하, 본 발명에 따른 불휘발성 반도체 기억장치에 대해서, 실시예에 더 상세히 설명한다. 이하에 설명하는 본 발명의 구성에 있어서, 동일한 요소를 가리키는 부호는 다른 도면 사이에서 공통으로 사용하고, 그 경우에 있어서의 반복된 설명은 생략하는 경우가 있다.
(실시예 1)
본 실시예에서는, 반도체장치로서 불휘발성 기억소자를 가지는 불휘발성 반도체 기억장치의 일례에 관해서 도면을 참조해서 설명한다. 또한, 여기에서는, 불휘발성 반도체 기억장치에 있어서, 메모리부를 구성하는 불휘발성 메모리 소자와, 그 메모리부와 동일한 기판 위에 설치되어 메모리부의 제어 등을 행하는 로직부를 구성하는 트랜지스터 등의 소자를 동시에 형성하는 경우에 대해 나타낸다.
우선, 본 실시예에서 나타내는 불휘발성 반도체 기억장치에 있어서의 메모리부의 모식도를 도 16에 나타낸다.
본 실시예에 나타내는 메모리부에는, 제어용 트랜지스터 S와 불휘발성 메모리 소자 M을 가지는 메모리 셀이 복수 개 설치되어 있다. 도 16에서는, 제어용 트랜지스터 S01과 불휘발성 메모리 소자 M01이 하나의 메모리 셀이 형성되어 있다. 마찬가지로, 제어용 트랜지스터 S02와 불휘발성 메모리 소자 M02, 제어용 트랜지스터 S03과 불휘발성 메모리 소자 M03, 제어용 트랜지스터 S11과 불휘발성 메모리 소자 M11, 제어용 트랜지스터 S12와 불휘발성 메모리 소자 M12, 제어용 트랜지스터 S13과 불휘발성 메모리 소자 M13이 메모리 셀에 포함된다.
제어용 트랜지스터 S01의 게이트 전극은 워드선 W1에 접속되고, 소스 또는 드레인의 한쪽은 비트선 BL0에 접속되고, 그 다른 한쪽은 불휘발성 메모리 소자 M01의 소스 또는 드레인에 접속되어 있다. 또한 불휘발성 메모리 소자 M01의 게이트 전극은 워드선 W11에 접속되고, 소스 또는 드레인의 한쪽은 제어용 트랜지스터 S01의 소스 또는 드레인에 접속되고, 그 다른 한쪽은 소스선 SL에 접속되어 있다.
이때, 메모리부에 설치되는 제어용 트랜지스터는, 로직부에 설치되는 트랜지 스터에 비해 구동전압이 높으므로, 메모리부에 설치하는 트랜지스터와 로직부에 설치하는 트랜지스터의 게이트 절연막 등을 다른 두께로 형성하는 것이 바람직하다. 예를 들면, 구동전압이 낮고 역치전압의 편차를 작게 하고자 하는 경우에는 게이트 절연막이 얇은 박막 트랜지스터를 설치하는 것이 바람직하고, 반면 구동전압이 높고 게이트 절연막의 내압성이 요구되는 경우에는 게이트 절연막이 두꺼운 박막 트랜지스터를 설치하는 것이 바람직하다.
따라서, 본 실시예에서는, 구동전압이 낮고 역치전압의 편차를 작게 하고자 하는 로직부의 트랜지스터에는 두께가 얇은 절연층을 형성하고, 구동전압이 높고 게이트 절연막의 내압성이 요구되는 메모리부의 트랜지스터에는 두께가 두꺼운 절연층을 형성하는 경우에 관해서 이하에 도면을 참조해서 설명한다. 이때, 도 28a 내지 28d는 평면도를 나타내고, 도 25a 내지 25c, 도 26a 내지 26c, 도 27a 내지 27c는 도 28a 내지 28d에 있어서의 A-B간, C-D간, E-F간 및 G-H간의 단면도를 나타낸다. 또한 A-B간 및 C-D간은 로직부에 설치되는 박막 트랜지스터를 나타내고, E-F간은 메모리부에 설치되는 불휘발성 메모리 소자를 나타내고, G-H간은 메모리부에 설치되는 박막 트랜지스터를 나타낸다. 또한 본 실시예에서는, A-B간에 설치하는 박막 트랜지스터를 p채널형, C-D간, G-H간에 설치하는 박막 트랜지스터를 n채널형, E-F간에 설정되는 불휘발성 메모리 소자를 MONOS형으로 하고 불휘발성 메모리 소자의 전하의 축적을 전자로 행할 경우에 관해서 설명하지만, 본 발명의 불휘발성 반도체장치가 이것에 한정되는 것이 아니다.
우선, 기판(100) 위에 제1 절연층(102)을 사이에 두고 섬 형상의 반도체 층(104, 106, 108)을 형성하고, 그 섬 형상의 반도체층(104, 106, 108)을 덮도록 제2 절연층(111)을 형성한다. 다음으로, 제1 절연층(111) 위에 마스크(114)를 형성한다(도 25a, 도 28a 참조).
여기에서는, 기판(100)으로서 유리기판을 사용한다. 또한 제1 절연층(102)으로는, 플라스마 CVD법에 의해 두께 50nm의 질소 함유량이 산소 함유량보다 높은 산질화규소층을 형성한 후, 두께 100nm의 산소 함유량이 질소 함유량보다 높은 산질화규소층을 형성한다.
다음으로, 제1 절연층(102) 위에 플라스마 CVD법에 의해 두께 10nm 이상 150nm 이하, 바람직하게는 30nm 이상 100nm 이하, 더 바람직하게는 50nm 이상 80nm 이하의 반도체층을 형성한다. 여기에서는, 두께 66nm의 아모포스 실리콘층을 성막하고, 500도에서 1시간, 이 후 550도에서 4시간 가열해서 아모포스 실리콘층에 포함되는 수소를 제거한다. 그 후, 스캔 스피드가 35cm/초인 레이저광을 조사해서 아모포스 실리콘을 결정화해서 폴리실리콘층을 형성한다. 여기에서는, 레이저광의 광원으로서 LD여기의 연속발진(CW) 레이저(YVO4의 제2 고조파(파장: 532nm))를 사용한다. 다음으로, 폴리실리콘층의 표면에 레이저광의 조사에 의해 형성된 산화막을 제거한 후, 새롭게 폴리실리콘층 위에 과산화수소수를 사용해서 산화막을 형성하고, 그 위에 레지스트를 도포한다. 그리고 포토리소그래피 공정에 의해 레지스트를 노광 및 현상해서 마스크를 형성한다. 그 후, 폴리실리콘층에 1×1017 내지 3×1017cm-3의 보론(B)을 도핑하여, 이후에 형성되는 박막 트랜지스터의 역치전압을 제어한다. 다음으로, 마스크를 사용해서 폴리실리콘층을 에칭하여, 폴리실리콘로 형성되는 반도체층(104, 106, 108)을 형성한다. 이때, 유량비가 4 : 15인 SF6 및 산소를 에칭 가스로 사용한다.
다음으로, 마스크를 제거한 후, 제2 절연층(111)으로서, 유량비 1 : 800인 실란 및 일산화이질소(N2O)를 원료로 한 플라스마 CVD법에 의해, 두께 40nm의 산소 함유량이 질소 함유량보다 많은 산질화규소층을 형성한다. 다음으로, 제2 절연층(111) 위에 레지스트를 도포한 후, 포토리소그래피 공정에 의해 레지스트를 노광 현상해서 마스크(114)를 형성한다.
다음으로, 마스크(114)를 사용해서 불화수소산과 불화암모늄과 계면활성제의 혼합물을 에칭제로 사용해서 제2 절연층(111)을 웨트 에칭하여 제3 절연층(112)을 형성한다.
이때, 반도체층(108)의 위쪽에 형성된 제3 절연층(112)은, 후에 형성되는 박막 트랜지스터에 있어서 게이트 절연막으로서 기능한다. 또한 게이트 절연막의 막 두께가 얇은 박막 트랜지스터에 있어서, 제3 절연층(112)은 반도체층(104, 106, 108)의 단부를 덮으므로, 반도체층 및 게이트 전극에 발생하는 리크 전류를 저감할 수 있다.
다음으로, 반도체층(104, 106, 108) 위에, 두께 1 내지 10nm, 바람직하게는 1 내지 5nm인 제4 절연층(116, 118, 120)을 각각 형성한다(도 25b 참조).
여기에서는, 반도체층(104, 106, 108)에, 기판온도 400도, 압력 110Pa, 아르 곤, 산소, 및, 수소를 사용해서 고밀도 플라스마 처리를 행하여, 그 반도체층(104, 106, 108)을 산화처리함으로써, 그 반도체층(104, 106, 108) 위에 각각 산화층을 제4 절연층(116, 118, 120)으로서 형성한다. 이때, 이때의 가스의 유량비를, 아르곤 : 산소 : 수소 = 180 : 1 : 1로 한다. 또는, 제4 절연층(116, 118, 120)은, CVD법이나 스퍼터링법에 의해 산화규소층 또는 질화규소층을 형성해도 되고, CVD법이나 스퍼터링법으로 형성한 상기 층에 고밀도 플라스마 처리에 의해, 산화처리 또는 질화처리를 행해도 된다. 또한 고밀도 플라스마 처리에 의해 반도체층(104, 106, 108)에 산화처리를 행한 후에, 다시 고밀도 플라스마 처리를 행함으로써, 질화처리를 행해도 된다. 이 경우, 반도체층(104, 106, 108)에 접해서 산화규소층이 형성되고, 그 산화규소층의 표면 또는 표면 근방에 질소 플라스마 처리층이 형성된다. 질소 플라스마 처리층은, 산화규소층의 표면으로부터 대략 1nm의 깊이에 질소를 20 ~ 50원자％의 비율로 함유시킨 구조로 한다. 질소 플라스마 처리층에는, 산소와 질소를 함유한 규소(산질화규소)가 형성되어 있다.
본 실시예에 있어서, 메모리부에 설치된 반도체층(108) 위에 형성되는 제4 절연층(120)은, 후에 형성되는 불휘발성 메모리 소자에서, 터널 산화막으로서 기능한다. 따라서, 제4 절연층(120)의 두께가 얇을수록, 터널 전류가 흐르기 쉽고, 메모리로서 고속 동작이 가능해 진다. 또한 제4 절연층(120)의 두께가 얇을수록, 후에 형성되는 전하축적층에 저전압으로 전하를 축적시킬 수 있어, 불휘발성 반도체 기억장치의 소비 전력을 저감할 수 있다. 따라서, 제4 절연층(116, 118, 120)은, 두께를 얇게(예를 들면, 10nm 이하) 형성하는 것이 바람직하다.
일반적으로, 반도체층 위에 절연층을 얇게 형성하는 방법으로서 열산화법이 있다. 그러나, 기판(100)으로서 유리기판 등의 융점이 충분히 높지 않은 기판을 사용할 경우에는, 열산화법에 의해 제4 절연층(116, 118, 120)을 형성하는 것은 대단히 곤란하다. 또한 CVD법이나 스퍼터링법에 의해 형성한 절연층은, 층의 내부에 결함을 포함하고 있으므로 막질이 충분하지 않고, 두께를 얇게 형성한 경우에는 핀홀 등의 결함이 생기는 문제가 있다. 따라서, 본 실시예에서 나타낸 바와 같이, 고밀도 플라스마 처리에 의해 제4 절연층(116, 118, 120)을 형성함으로써, CVD법이나 스퍼터링법 등에 의해 형성한 절연층보다 치밀한 절연층을 형성할 수 있다. 또한 CVD법이나 스퍼터링법에 의해 절연층을 형성하는 경우에는, 반도체층의 단부의 피복이 충분하지 않고, 후에 제2 절연층(120) 위에 형성되는 도전층 등과 반도체층에 리크가 발생할 경우가 있다. 그렇지만, 여기에서는, 반도체층의 단부를 제3 절연층(112)으로 덮고, 고밀도 플라스마 처리를 더 실행하여, 치밀한 제4 절연층을 형성하므로, 반도체층(104, 106, 108)의 단부를 제3 절연층(112) 및 제4 절연층(116, 118, 120)으로 충분하게 피복할 수 있다. 그 결과, 메모리로서 고속 동작이나 전하 보유 특성을 향상시킬 수 있다.
다음으로, 제1 절연층(112), 제2 절연층(116, 118, 120)을 덮도록 전하축적층(122)을 형성한다(도 25c 참조). 전하축적층(122)은, 막 내에 전하를 트랩하는 결함을 가지는 절연층, 또는 도전성 입자 또는 실리콘 등의 반도체입자를 포함한 절연층으로 형성할 수 있다. 여기에서는, 실란, 암모니아, 일산화이질소, 수소를 사용한 플라스마 CVD법에 의해 질소 함유량이 산소 함유량보다 높은 산질화규소층 을 형성한다. 이때의 유량비를 실란 : 암모니아 : 일산화이질소 : 수소 = 1 : 10 : 2 : 40으로 한다. 산질화규소층 대신에, 질화 게르마늄, 산소가 첨가된 질화 게르마늄, 질소가 첨가된 산화게르마늄, 산소 및 수소가 첨가된 질화 게르마늄, 질소 및 수소가 첨가된 산화게르마늄 등의 게르마늄 화합물로 전하축적층을 형성해도 된다. 질화 게르마늄, 산소가 첨가된 질화 게르마늄, 질소가 첨가된 산화게르마늄, 산소 및 수소가 첨가된 질화 게르마늄, 질소 및 수소가 첨가된 산화게르마늄 등의 게르마늄화합물을 전하축적층에 사용할 경우, 게르마늄 원소를 포함한 분위기 내(예를 들면, GeH4 및 N2, GeH4 및 NH3, GeH4 및 N2O 등을 포함한 분위기)에서 플라스마 CVD법을 이용함으로써, 전하축적층을 형성할 수 있다. 또는, 산화게르마늄을 암모니아 분위기에서 가열하여 얻어진 소결체를 증착하여 질화게르마늄을 사용한 전하축적층을 형성할 수 있다. 또한 GeH4 및 H2, GeH4과 SiH4 및 H2 등을 포함한 분위기에서 플라스마 CVD법을 실행함으로써, 게르마늄 입자나 실리콘 게르마늄 입자를 형성할 수 있다.
여기에서는, MONOS(Metal-Oxide-Nitride-Oxide Semiconductor)형 불휘발성 기억소자를 형성하기 위해서, 전하축적층(122)으로서 산질화규소층을 형성했다. 그러나, SAMOS형 불휘발성 기억소자를 형성하기 위해서는, 50nm의 아모포스 실리콘층을 플라스마 CVD법에 의해 형성한 후, 레이저광을 조사해서 폴리실리콘층을 형성해도 된다. 또한 전하축적층(122)으로서 두께 30nm의 텅스텐층을 스퍼터링법에 의해 형성해도 된다. 또한 전하축적층(122)으로서 플라스마 CVD법에 의해, 게르마늄층이 나 실리콘 게르마늄층을 형성해도 된다.
다음으로, 반도체층(104, 106) 위에 형성된 제2 절연층(116, 118), 전하축적층(122)과, 반도체층(108) 위에 형성된 전하축적층(122)을 선택적으로 제거하여, 반도체층(108) 위에 형성된, 제2 절연층(120)과 전하축적층(122)을 잔존시킨다. 여기에서는, 메모리부에 설치된 반도체층(108)을 선택적으로 레지스트(124)로 덮고, 레지스트(124)로 덮어져 있지 않은 제2 절연층(116, 118)과 전하축적층(122)을 에칭함으로써, 선택적으로 제거한다(도 26a 참조). 이때, 도 26a에서는 전하축적층(122)을 에칭해서 선택적으로 제거함으로써, 전하축적층(122)의 일부를 잔존시키고, 전하축적층(126)을 형성하는 예를 게시하고 있다.
다음으로, 반도체층(104, 106), 반도체층(108)의 위쪽에 형성된 전하축적층(126), 반도체층(108)을 덮도록 제5 절연층(128)을 형성한다(도 26b 참조).
제5 절연층(128)은, CVD법이나 스퍼터링법 등을 이용하여, 산화규소, 질화규소, 산질화규소 등의 절연재료를 사용해서 단층 또는 적층해서 형성한다. 여기에서는, 제5 절연층(128)으로서, 유량비 1 : 800의 실란 및 일산화이질소(N2O)를 원료로 한 플라스마 CVD법에 의해, 두께 1 내지 20nm의 산소 함유량이 질소 함유량보다 많은 산질화규소층을 형성한다.
반도체층(108)의 위쪽에 형성된 제5 절연층(128)은, 후에 완성되는 불휘발성 메모리 소자에 있어서 컨트롤 절연층으로서 기능하고, 반도체층(104, 106) 위에 형성된 제5 절연층(128)은, 후에 완성되는 트랜지스터에 있어서 게이트 절연막으로서 기능한다.
다음으로, 반도체층(104, 106, 108)의 위쪽에 형성된 제5 절연층(128)을 덮도록 두께는 100nm 이상 1000nm 이하, 바람직하게는 200nm 이상 800nm 이하, 바람직하게는 300nm 이상 500nm 이하인 도전층(134, 136, 138, 140)을 형성한다(도 26c, 도 28b 참조). 여기에서는, 도전층으로서, 두께 30nm의 질화탄탈층과 두께 270nm의 텅스텐층을 적층한 후, 마스크를 사용해서 상기 적층한 도전층을 선택적으로 에칭하여, 각각 두께 30nm의 질화탄탈층과 두께 270nm의 텅스텐층으로 형성되는 도전층(134, 136, 138, 140)을 형성한다. 또한, 메모리부에 설치된 반도체층(108)의 위쪽에 형성되는 도전층(138)은, 후에 형성되는 불휘발성 메모리 소자에 있어서 제어 게이트로서 기능하고, 도전층(134, 136, 140)은, 후에 완성되는 트랜지스터에 있어서 게이트 전극으로서 기능한다.
다음으로, 포토리소그래피 공정에 의해, 반도체층(104)을 덮도록 마스크(142)를 선택적으로 형성하고, 그 마스크(142), 도전층(136, 138, 140)을 마스크로 사용해서 반도체층(106, 108)에 불순물원소를 도입함으로써, 불순물영역을 형성한다(도 27a 참조). 여기에서는, 불순물원소로서, 인(P)을 사용한다. 여기에서는, 피크 농도로 1021atoms/cm3의 인(P)을 반도체층에 첨가한다.
여기에서, 불휘발성 기억소자의 확대도를 도 29a 및 29b에 나타낸다. 도 29a는 메모리부의 불휘발성 기억소자의 평면도를 나타내고, 도 29b는 도 29a의 A-B의 단면도다. 도 29b에 나타낸 바와 같이, 반도체층에 있어서 절연층(112)으로 덮이는 영역에는 불순물이 첨가되지 않도록 하는 것이 바람직하다. 영역(126a)에 있어서는, 전하축적층(126) 및 반도체층 사이에 형성되고, 터널 산화막으로서 기능하는 절연층은 절연층(120)이다. 한편, 영역(126b)에 있어서는, 전하축적층(126) 및 반도체층 사이에 형성되고, 터널 산화막으로서 기능하는 절연층은 절연층(112)이다. 따라서, 영역(126b)에 있어서의 전하 터널 산화막으로서 기능하는 절연층의 막 두께가 다르면, 전하축적층에의 전자의 주입 및 방출이 변동되고, 불휘발성 기억소자의 특성이 저하된다. 따라서, 메모리부의 반도체층에 있어서, 반도체층의 단부를 덮는 절연층으로 덮이는 영역에는, 불순물을 도핑하지 않는 것이 바람직하다.
도 27a에 있어서는, 불순물원소를 도입함으로써, 반도체층(106)에 소스 영역 또는 드레인 영역을 형성하는 불순물영역(146)과 채널 형성 영역(144)이 형성된다. 또한 반도체층(108)에는, 소스 영역 또는 드레인 영역을 형성하는 불순물영역(150)과 채널 형성 영역(148)이 형성된다. 또한 반도체층(108)에는, 소스 영역 또는 드레인 영역을 형성하는 불순물영역(154)과 채널 형성 영역(152)이 형성된다.
다음으로, 반도체층(106, 108)을 덮도록 레지스트(156)를 선택적으로 형성하고, 그 레지스트(156), 도전층(134)을 마스크로 사용해서 반도체층(104)에 불순물원소를 도입함으로써, 불순물영역을 형성한다(도 27b, 도 27c 참조). 불순물원소로서는, n형을 부여하는 불순물원소 또는 p형을 부여하는 불순물원소를 사용한다. 여기에서는, 도 27a에서 반도체층(106, 108)에 도입한 불순물원소와 다른 도전형을 가지는 불순물원소(예를 들면, 보론(B))를 도입한다. 여기에서는, 피크 농도로 1021atoms/cm3의 보론(B)을 반도체층에 첨가한다. 그 결과, 소스 영역 또는 드레인 영역을 형성하는 불순물영역(160)과 채널 형성 영역(158)이 형성된다.
다음으로, 제3 절연층(128), 도전층(134, 136, 138, 140)을 덮도록 절연층(162)을 형성하고, 가열해서 반도체층의 불순물을 활성화한다. 그리고, 그 절연층(162) 위에 반도체층(104, 106, 108)에 각각 형성된 불순물영역(146, 150, 154, 160)과 전기적으로 접속하는 도전층(164)을 형성한다(도 27c, 도 28d 참조).
절연층(162)은, CVD법이나 스퍼터링법 등에 의해, 산화규소, 질화규소, 산질화규소등의 산소 또는 질소를 가지는 절연층이나 DLC(다이아몬드 라이크 카본) 등의 탄소를 포함한 층, 에폭시, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조시클로부텐, 아크릴 등의 유기재료 또는 실록산 수지 등의 실록산 재료로 이루어지는 단층 또는 적층구조로 설치할 수 있다. 또한, 실록산 재료는, Si-O-Si결합을 포함한 재료에 해당한다. 실록산은, 실리콘(Si)과 산소(O)의 결합으로 골격구조가 구성된다. 치환기로서, 적어도 수소를 포함한 유기기(예를 들면, 알킬기, 방향족 탄화수소)를 사용할 수 있다. 치환기로서, 플루오르기를 사용할 수도 있다. 또는 치환기로서, 적어도 수소를 포함한 유기기와, 플루오르기를 사용해도 된다.
여기에서는, 절연층(162)으로서, 실란 및 일산화이질소를 사용한 플라스마 CVD법에 의해 50nm의 산소 함유량이 질소 함유량보다 많은 산질화규소층을 형성하고, 실란, 암모니아, 수소, 및 일산화이질소를 사용한 플라스마 CVD법에 의해 100nm의 질소 함유량이 산소 함유량보다 많은 산질화규소층을 형성하고, 실란 및 일산화이질소를 사용한 플라스마 CVD법에 의해 두께 600nm의 산소 함유량이 질소 함유량보다 많은 산질화규소층을 형성한다.
반도체층의 불순물을 활성화하기 위해, 여기에서는 질소분위기에서 550도로 4시간 동안 가열한다.
도전층(164)은, CVD법이나 스퍼터링법 등에 의해, 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈(Ta), 몰리브덴(Mo), 니켈(Ni), 백금(Pt), 구리(Cu), 금(Au), 은(Ag), 망간(Mn), 네오디뮴(Nd), 탄소(C), 실리콘(Si)으로부터 선택된 원소, 또는 이것들의 원소를 주성분으로 하는 합금재료 혹은 화합물재료로, 단층 또는 적층으로 형성한다. 알루미늄을 주성분으로 하는 합금재료는, 예를 들면, 알루미늄을 주성분으로 하고 니켈을 포함한 재료, 또는, 알루미늄을 주성분으로 하고 니켈과, 탄소와 규소 중 하나 또는 그들 모두를 포함한 합금재료에 해당한다. 도전층(164)은, 예를 들면, 배리어층과 알루미늄 실리콘(Al-Si)층과 배리어층의 적층구조, 배리어층과 알루미늄 실리콘(Al-Si)층과 질화티타늄(TiN)층과 배리어층의 적층구조를 채용하면 된다. 이때, 배리어층은, 티타늄, 티타늄의 질화물, 몰리브덴, 또는 몰리브덴의 질화물로 이루어진 박막에 해당한다. 알루미늄이나 알루미늄 실리콘은 저항치가 낮고, 저렴하므로, 도전층(164)을 형성하는 재료로서 가장 적합하다. 또한 상층과 하층의 배리어층을 설치하면, 알루미늄이나 알루미늄 실리콘의 힐록의 발생을 방지할 수 있다. 또한 환원성이 높은 원소인 티타늄으로 이루어진 배리어층을 형성하면, 결정질 반도체층 위에 얇은 자연 산화막이 되어 있어도, 이 자연 산화막을 환원할 수 있고, 결정질 반도체층과 양호한 콘택트를 취할 수 있다.
여기에서는, CHF3 및 He를 사용한 드라이에칭에 의해 절연층을 선택적으로 에칭해서 개구부를 형성하고, 반도체층의 불순물영역(146, 150, 154, 160)의 일부를 노출한다. 다음으로, 스퍼터링법에 의해 두께 60nm의 티타늄층, 두께 40nm의 질화티타늄층, 두께 300nm의 알루미늄층, 두께 100nm의 층을 적층한다. 그 후, 포토리소그래피 공정에 의해 형성된 마스크를 사용해서 에칭하여, 도전층(164)을 형성한다.
본 실시예에서는, 메모리부에 형성되는 불휘발성 메모리 소자의 컨트롤 절연막으로서 기능하는 절연층과 로직부에 형성되는 박막 트랜지스터의 게이트 절연막을 동시에 형성하는 예(도 26b)에 대해 나타냈지만 이것에 한정되지 않는다. 예를 들면, 절연층을 도 30a 내지 30c에 나타낸 바와 같이 형성해도 된다. 이하에, 구체적으로 설명한다.
우선, 도 25c의 상태까지 유사하게 형성한 후, 전하축적층(122) 위에 제3 절연층(128)을 형성한다(도 30a). 다음으로, 반도체층(108)을 덮도록 레지스트(124)를 선택적으로 형성한 후, 반도체층(104, 106, 108) 위쪽에 형성된 전하축적층(122)과 제3 절연층(128)을 선택적으로 제거함으로써, 전하축적층(126)과 절연층(127)을 형성한다(도 30b). 그 후에 노출된 반도체층(104, 106)의 표면에 게이트 절연막으로서 기능하는 절연층(168, 170)을 형성한다(도 30c). 절연층(168, 170)은, 제2 절연층(116, 118, 120)의 형성에 대해 설명한 바와 같이, 고밀도 플라스마 처리를 이용해서 형성해도 되고, CVD법이나 스퍼터링법에 의해 형성할 수 있다.
도 30a 내지 30c에 나타낸 바와 같이, 로직부에 형성되는 박막 트랜지스터의 게이트 절연막과 메모리부에 형성되는 불휘발성 메모리 소자의 컨트롤 절연막을 다른 두께나 재료로 형성할 수도 있다.
또한 본 실시예에서 나타낸 공정에 있어서, 게이트 전극으로서 기능하는 도전층(134, 136, 138, 140)의 측면에 접하도록 절연층(172)(사이드월이라고도 한다)을 형성해도 된다(도 31a 및 31b 참조). 반도체층(104, 106, 108)에 절연층(172)을 마스크로 사용해서 불순물원소를 도입함으로써, 그 반도체층(104, 106, 108)에 각각 LDD서 기능하는 저농도 불순물영역(180, 174, 176, 178)을 형성할 수 있다.
이때, 절연층(172)은, 반도체층(104)과 직접 접하도록 형성해도 되고(도 31a 참조), 그 절연층(172)의 아래쪽에 다른 절연층이나 전하축적층이 설치된 구조로 해도 된다(도 31b 참조).
또한 본 실시예에서는, 메모리부에 설치된 반도체층(108)과 도전층(138)이 교차하는 부분에 선택적으로 전하축적층(126)을 설치한 구조를 나타냈지만, 이것에 한정되지 않는다. 예를 들면, 반도체층(108)의 위쪽 전체 면에 전하축적층(126)을 설치한 구성으로 해도 된다. 불휘발성 메모리 소자에 있어서, 채널 길이를 L, 채널 폭을 W로 할 때, 전하축적층(126)은 채널 길이 L 및 채널 폭 W보다 크도록 형성해도 되고, 채널 길이 L과 채널 폭 W 중 어느 한쪽보다 크도록 형성해도 되고, 채널 길이 L 및 채널 폭 W보다 작도록(전하축적층(126)이 항상 반도체층(108) 위에 설치된 상태) 형성해도 된다.
본 실시예는, 본 명세서에서 서술하는 실시의 형태, 또는 또 다른 실시예와 조합해서 행할 수 있다.
(실시예 2)
본 실시예에서는, 상기 실시예 1에 나타낸 구조에 있어서, 하나의 섬 형상의 반도체층에 복수의 불휘발성 메모리 소자를 설치한 경우에 관해서 도면을 참조해서 설명한다. 이때, 상기 실시예와 동일한 것을 가리킬 경우에는 동일한 부호를 사용함고 그 설명은 생략한다. 또한, 도 32는 평면도를 나타내고, 도 33a 및 33b는 도 32에 있어서의 E-F간, G-H간의 단면도를 각각 나타낸다.
본 실시예에 나타내는 불휘발성 반도체 기억장치는, 비트선 BL0, BL1에 각각 전기적으로 접속된 섬 형상의 반도체층(200a, 200b)이 설치되어 있고, 섬 형상의 반도체층(200a, 200b)에 각각 복수의 불휘발성 메모리 소자가 설치된다(도 32, 도 33a 및 33b 참조). 구체적으로는, 반도체층(200a)에 있어서, 선택 트랜지스터 S01, S02 사이에 복수의 불휘발성 메모리 소자 M0···M30, M31을 가지는 NAND셀(202a)이 설치된다. 또한 반도체층(200b)에 있어서도, 선택 트랜지스터 사이에 복수의 불휘발성 메모리 소자를 가지는 NAND셀(202b)이 설치된다. 또한 반도체층(200a, 200b)을 분리해서 설치함으로써, 인접하는 NAND셀(202a)과 NAND셀(202b)을 절연 분리할 수 있게 된다.
또한 하나의 섬 형상의 반도체층에 복수의 불휘발성 메모리 소자를 설치함으로써, 보다 불휘발성 메모리 소자의 집적화가 가능해지고, 대용량 불휘발성 반도체 기억장치를 형성할 수 있다.
본 실시예는, 본 명세서에서 서술하는 실시의 형태, 또는 또 다른 실시예와 조합해서 행할 수 있다.
(실시예 3)
본 실시예에서는, 비접촉으로 데이터의 입출력이 가능한 반도체장치의 적용예에 관해서 도면을 참조해서 이하에 설명한다. 비접촉으로 데이터의 입출력이 가능한 반도체장치는 RFID태그, ID태그, IC태그, IC칩, RF태그, 무선 태그, 전자 태그 또는 무선 칩이라고도 불린다.
도 34에 나타낸 바와 같이, 반도체장치(800)는, 비접촉으로 데이터를 교신하는 기능을 가지고, 고주파회로(810), 전원회로(820), 리셋 회로(830), 클록 발생 회로(840), 데이터 복조 회로(850), 데이터 변조 회로(860), 다른 회로의 제어를 행하는 제어회로(870), 기억 회로(880) 및 안테나(890)를 포함한다. 고주파회로(810)는 안테나(890)로부터 신호를 수신하고, 데이터 변조 회로(860)로부터 수신한 신호를 안테나(890)에 출력하는 회로다. 전원회로(820)는 수신 신호로부터 전원전위를 생성하는 회로다. 리셋 회로(830)는 리셋 신호를 생성하는 회로다. 클록 발생 회로(840)는 안테나(890)로부터 입력된 수신 신호를 기초로 각종 클록 신호를 생성하는 회로다. 데이터 복조 회로(850)는 수신 신호를 복조해서 제어회로(870)에 출력하는 회로다. 데이터 변조 회로(860)는 제어회로(870)로부터 수신한 신호를 변조하는 회로다. 제어회로(870)에는, 예를 들면, 코드 추출 회로(910), 코드 판정 회로(920), CRC 판정 회로(930) 및 출력 유닛 회로(940)가 설치된다. 이때, 코드 추출 회로(910)는 제어회로(870)로 전송된 명령에 포함되는 복수의 코드를 각각 추출하는 회로이며, 코드 판정 회로(920)는 추출된 코드와 레퍼런스에 해당하는 코드 를 비교해서 명령의 내용을 판정하는 회로이며, CRC 판정 회로(930)는 판정된 코드에 근거하여 송신 에러 등의 유무를 검출하는 회로다.
다음으로, 전술한 반도체장치의 동작의 일례에 관하여 설명한다. 우선, 안테나(890)에 의해 무선신호가 수신된다. 무선신호는 고주파회로(810)를 통해 전원회로(820)에 전송되고, 고전원전위(이하, VDD라고 한다)가 생성된다. VDD는 반도체장치(800)에 포함되는 각 회로에 공급된다. 또한, 고주파회로(810)를 통해 데이터 복조 회로(850)에 보내진 신호는 복조된다(이하, 복조 신호라고 한다). 또한, 고주파회로(810)를 거쳐 리셋 회로(830)를 통해 전송된 신호 및 클록 발생 회로(840)를 통해 전송된 복조 신호는 제어회로(870)에 보내진다. 제어회로(870)에 보내진 신호는, 코드 추출 회로(910), 코드 판정 회로(920) 및 CRC 판정 회로(930) 등에 의해 해석된다. 그리고, 해석된 신호에 따라, 기억 회로(880) 내에 기억되어 있는 반도체장치의 정보가 출력된다. 출력된 반도체장치의 정보는 출력 유닛 회로(940)를 통해 부호화된다. 또한, 부호화된 반도체장치(800)의 정보는 데이터 변조 회로(860)를 통해, 안테나(890)에 의해 무선신호로서 송신된다. 이때, 반도체장치(800)를 구성하는 복수의 회로에 있어서, 저전원전위(이하, VSS)는 공통이므로, VSS는 GND로 설정할 수 있다. 또한 상기 반도체소자, 대표적으로는 박막 트랜지스터를 사용해서 고주파회로(810), 전원회로(820), 리셋 회로(830), 클록 발생 회로(840), 데이터 복조 회로(850), 데이터 변조 회로(860), 다른 회로의 제어를 행하는 제어회로(870), 기억 회로(880) 등을 형성할 수 있다. 또한 상기 불휘발성 반도체 기억장치를 기억 회로(880)에 적용할 수 있다. 본 발명의 반도체장치에서는, 구동전압을 낮출 수 있으므로, 비접촉으로 먼 거리에서 데이터를 교신할 수 있다.
이렇게, 리더/라이터로부터 반도체장치(800)에 신호를 보내고, 그 반도체장치(800)로부터 보내져 온 신호를 리더/라이터로 수신함으로써, 반도체장치의 데이터를 판독할 수 있다.
또한 반도체장치(800)는, 각 회로에의 전원전압의 공급을 전원(배터리)을 탑재하지 않고 전자파에 의해 실행하는 타입으로 해도 되고, 전원(배터리)을 탑재해서 전자파와 전원(배터리)에 의해 각 회로에 전원전압을 공급하는 타입으로 해도 된다.
다음으로, 상기 반도체장치의 구조의 일례에 관해서 도면을 참조하여 설명한다. 본 실시예의 반도체장치의 평면도를 도 35a에, 도 35a에 있어서의 선 X-Y의 단면도를 도 35b에 나타낸다.
도 35a에 나타낸 바와 같이, 기판(400) 위에 반도체장치에는 기억 회로(404), 집적회로부(421), 안테나(431)가 설치된다. 이때, 도 35a 및 35b에 나타내는 기억 회로(404)는 도 34에 나타내는 기억 회로(880)에 해당하고, 집적회로부(421)는 도 34에 나타내는 고주파회로(810), 전원회로(820), 리셋 회로(830), 클록 발생 회로(840), 데이터 복조 회로(850), 데이터 변조 회로(860), 및 제어회로(870)에 해당하고, 안테나(431)는 도 34에 나타내는 안테나(890)에 해당한다. 또한 상기 실시예에 나타낸 박막 트랜지스터를 사용하여, 기억 회로(404), 집적회로부(421)를 형성할 수 있다. 또한 상기 불휘발성 기억장치를 사용해서 기억 회로(404)를 형성할 수 있다.
도 35b에 나타낸 바와 같이, 반도체장치에는, 소자형성층(403)이 기판(400, 401) 사이에 개재되어 있다. 또한 소자형성층(403)과 기판(400, 401)은 각각, 접착재(402, 405)에 의해 부착되어 있다. 또한 소자형성층(403)에는, 절연층(453), 불휘발성 기억소자(440), 트랜지스터(441, 442)가 형성된다. 불휘발성 기억소자(440), 트랜지스터(441, 442) 위에 절연층(454)이 형성되고, 절연층(454)에는 배선이 형성된다. 절연층(454) 및 배선 위에 안테나(431)가 형성되고, 안테나(431) 및 절연층(455) 위에 절연층(432)이 형성된다. 안테나(431)는, 절연층(455)에 형성되는 개구부에 있어서, 절연층(454) 위에 형성되는 배선(456)과 접속된다. 배선(456)은 집적회로의 일부인 고주파회로에 접속된다. 기억 회로(404)에는 불휘발성 기억소자(440), 트랜지스터(441)를 포함하고, 집적회로부(421)에는 트랜지스터(442)를 포함하는 예를 게시했지만, 기타 저항소자, 용량소자, 정류소자 등도 포함한다.
본 실시예에서는, 절연층(455)에 폴리이미드층을 사용해서 형성하고, 도전층에 티타늄 막, 알루미늄 막, 및 티타늄 막이 적층된 도전층을 사용하고, 안테나(431)에 인쇄법에 의해 형성된 은합금층을 각각 사용하고 있다. 절연층(432)은 안테나(431)의 요철을 완화하기 위해 형성하고, 도포법에 의해 조성물을 도포하고, 건조·소성을 해서 형성하는 것이 바람직하다. 여기에서는, 절연층(432)으로서, 에폭시 수지층을 사용해서 형성한다. 기판(400, 401)에 PEN필름을 사용하고, 접착재(402, 405)에 열가소성수지를 사용한다.
이때, 안테나는, 기억 회로와 겹치도록 형성해도 되고, 기억 회로와 겹치지 않고 주위에 설치하는 구조로 해도 된다. 안테나가 기억 회로와 겹치는 경우, 전체 면이 겹쳐도 되고, 부분적으로 겹쳐도 된다. 안테나부와 기억 회로가 서로 겹치면, 안테나가 교신할 때에 신호에 실려 있는 노이즈 등이나, 전자유도에 의해 발생하는 기전력의 변동 등의 영향으로 인한, 반도체장치의 동작 불량을 저감할 수 있어, 신뢰성이 향상된다. 또한 반도체장치를 소형화할 수도 있다.
또한 전술한 비접촉 데이터의 입출력이 가능한 반도체장치에 있어서의 신호의 전송 방식은, 전자결합방식, 전자유도방식 또는 마이크로파방식 등을 이용할 수 있다. 전송 방식은, 실시자가 사용 용도를 고려해서 적절히 선택하면 되고, 전송 방식에 따라 최적의 안테나를 설치하면 된다.
예를 들면, 반도체장치에 있어서의 신호의 전송 방식으로서, 전자결합방식 또는 전자유도방식(예를 들면, 13.56MHz)을 적용할 경우에는, 자계밀도의 변화에 의한 전자유도를 이용하므로, 안테나로서 기능하는 도전층을 원형(예를 들면, 루프 안테나)이나 나선형(예를 들면, 스파이럴 안테나)으로 형성한다.
반도체장치에 있어서의 신호의 전송 방식으로서, 마이크로파방식(예를 들면, UHF대(860 ~ 960MHz), 2.45GHz 등)을 적용할 경우에는, 신호의 전송에 사용하는 전자파의 파장을 고려해서 안테나로서 기능하는 도전층의 길이 등의 형상을 적절히 설정하면 된다. 예를 들면, 안테나로서 기능하는 도전층을 선형(예를 들면, 다이폴 안테나), 평탄한 형상(예를 들면, 패치 안테나) 또는 리본형 등으로 형성할 수 있다. 또한 안테나로서 기능하는 도전층의 형상은 선형에 한정되지 않고, 전자파의 파장을 고려해서 곡선형이나 에스자 형상 또는 이것들을 조합한 형상으로 형성해도 된다.
안테나로서 기능하는 도전층은, CVD법, 스퍼터링법, 스크린 인쇄나 그라비아 인쇄 등의 인쇄법, 액적토출법, 디스펜서법, 도금법 등을 이용하여, 도전성 재료로 형성한다. 도전성 재료는, 알루미늄(Al), 티타늄(Ti), 은(Ag), 구리(Cu), 금(Au), 백금(Pt), 니켈(Ni), 팔라듐(Pd), 탄탈(Ta), 몰리브덴(Mo)으로부터 선택된 원소, 또는 이들 원소를 주성분으로 하는 합금재료 혹은 화합물재료로, 단층구조 또는 적층구조로 형성한다.
예를 들면, 스크린인쇄법을 이용해서 안테나로서 기능하는 도전층을 형성할 경우에는, 입경이 수nm 내지 수십μm인 도전체 입자를 유기수지에 용해 또는 분산시킨 도전성 페이스트를 선택적으로 인쇄하고, 건조·소성함으로써, 설치할 수 있다. 도전체 입자로는, 은(Ag), 금(Au), 구리(Cu), 니켈(Ni), 백금(Pt), 팔라듐(Pd), 탄탈(Ta), 몰리브덴(Mo) 및 티타늄(Ti) 등 중 어느 하나 이상의 금속입자나 할로겐화은의 미립자, 또는 분산성 나노 입자를 사용할 수 있다. 또한 도전성 페이스트에 포함되는 유기수지로는, 금속입자의 바인더, 용매, 분산제 및 피복재로서 기능하는 유기수지로부터 선택된 하나 또는 복수를 사용할 수 있다. 대표적으로는, 에폭시 수지, 규소수지 등의 유기수지를 들 수 있다. 또한 전술한 재료 이외에도, 세라믹이나 페라이트 등을 안테나에 적용해도 된다.
또한 전자결합방식 또는 전자유도방식을 적용할 경우로서, 안테나를 구비한 반도체장치를 금속에 접해서 설치할 경우에는, 그 반도체장치와 금속 사이에 투자율을 구비한 자성재료를 설치하는 것이 바람직하다. 안테나를 구비한 반도체장치를 금속에 접해서 설치할 경우에는, 자계의 변화에 따라 금속에 와전류가 흐르고, 그 와전류에 의해 발생하는 반자계에 의해, 자계의 변화가 약화되어 통신 거리가 저하된다. 그 때문에 반도체장치와 금속 사이에 투자율을 구비한 재료를 설치함으로써, 금속의 와전류를 억제해 통신 거리의 저하를 억제할 수 있다. 이때, 자성재료로는, 높은 투자율을 가지고 고주파 손실이 적은 페라이트나 금속 박막을 사용할 수 있다.
본 실시예에서는, 소자형성층에 있어서 트랜지스터 등의 반도체소자와 안테나로서 기능하는 도전층을 직접 형성한 반도체장치를 나타냈지만, 본 발명이 이것에 한정되는 것은 아니다. 예를 들면, 반도체소자와 안테나로서 기능하는 도전층을 다른 기판 위에 설치한 후에, 전기적으로 접속하도록 접착하여 형성해도 된다.
본 발명에 의해, 반도체층 및 게이트 전극 사이의 리크 전류를 억제한 소자를 사용한 신뢰성 높은 반도체장치를 제조할 수 있다.
다음으로, 비접촉으로 데이터의 입출력이 가능한 반도체장치의 사용 형태의 일례에 관하여 설명한다. 표시부(3210)를 포함한 휴대 단말의 측면에는, 리더/라이터(3200)가 설치되고, 물품(3220)의 측면에는 반도체장치(3230)가 설치된다(도 36a). 물품(3220)에 포함되는 반도체장치(3230) 위에 리더/라이터(3200)를 고정하면, 표시부(3210)에 물품 원재료나 원산지, 각 생산 공정의 검사 결과나 유통 과정의 이력 등, 또한 상품의 설명 등의 상품에 관한 정보가 표시된다. 또한 상품(3260)을 벨트 컨베이어로 반송할 때에, 리더/라이터(3240)와, 상품(3260)에 설치된 반도체장치(3250)를 사용하여, 상기 상품(3260)의 검품을 행할 수 있다(도 36b). 이렇게, 시스템에 반도체장치를 활용함으로써, 정보를 간단히 취득할 수 있고, 고기능화와 고부가가치화를 실현할 수 있다.
또한 본 발명의 불휘발성 반도체 기억장치는, 메모리를 구비한 모든 분야의 전자기기에 사용할 수 있다. 예를 들면, 본 발명의 불휘발성 반도체 기억장치를 적용한 전자기기로서, 비디오 카메라, 디지털 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 네비게이션 시스템, 음향재생장치(카 오디오, 오디오 컴포넌트시스템 등), 컴퓨터, 게임 기기, 휴대 정보단말(모바일 컴퓨터, 휴대전화, 휴대형 게임기 또는 전자서적 등), 기록 매체를 구비한 화상재생장치(구체적으로는 DVD(digital versatile disc) 등의 기록 매체를 재생하고, 그 화상을 표시할 수 있는 디스플레이를 구비한 장치) 등을 들 수 있다. 그들 전자기기의 구체적인 예를 도 37a 내지 37e에 나타낸다.
도 37a, 37b는, 디지털 카메라를 나타낸다. 도 37b는, 도 37a의 뒤쪽을 도시한 도면이다. 이 디지털 카메라는, 케이싱(2111), 표시부(2112), 렌즈(2113), 조작키(2114), 셔터(2115) 등을 가진다. 또한 착탈 가능한 불휘발성 메모리(2116)를 구비하고, 그 디지털 카메라로 촬영한 데이터를 메모리(2116)에 기억시키는 구성으로 되어 있다. 본 발명을 사용해서 형성된 불휘발성 반도체 기억장치는 그 메모리(2116)에 적용할 수 있다.
도 37c는, 휴대전화를 나타내며, 이는 휴대 단말의 대표적인 일례다. 이 휴대전화는 케이싱(2121), 표시부(2122), 조작키(2123) 등을 포함한다. 또한 휴대전화는, 착탈 가능한 불휘발성의 메모리(2125)를 구비하고 있어, 그 휴대전화의 전화 번호 등의 데이터, 영상, 음악 데이터 등을 메모리(2125)에 기억시켜 재생할 수 있다. 본 발명을 이용해서 형성한 불휘발성 반도체 기억장치는 그 메모리(2125)에 적용할 수 있다.
도 37d는, 디지털 플레이어를 나타내며, 이는 오디오 장치의 대표적인 일례다. 도 37d에 나타내는 디지털 플레이어는, 본체(2130), 표시부(2131), 메모리부(2132), 조작부(2133), 이어폰(2134) 등을 포함한다. 또한, 이어폰(2134) 대신에 헤드폰이나 무선식 이어폰을 사용할 수 있다. 메모리부(2132)에는, 본 발명을 이용해서 형성된 불휘발성 반도체 기억장치를 사용할 수 있다. 예를 들면, 기록 용량이 20 내지 200기가바이트(GB)인 NAND형 불휘발성 메모리를 사용하고, 조작부(2133)를 조작함으로써, 영상이나 음성(음악)을 기록, 재생할 수 있다. 이때, 표시부(2131)는 흑색 배경에 백색 문자를 표시함으로써, 소비 전력을 줄일 수 있다. 이는 휴대형 오디오 장치에 있어서 특히 효과적이다. 메모리부(2132)에 설치된 불휘발성 반도체 기억장치는, 착탈 가능한 구성으로 해도 된다.
도 37e은, 전자 북(전자 페이퍼라고도 한다)을 나타낸다. 이 전자 북은, 본체(2141), 표시부(2142), 조작키(2143), 메모리부(2144)를 포함한다. 모뎀은 본체(2141)에 내장되어 있어도 되고, 무선으로 정보를 송수신할 수 있는 구성으로 해도 된다. 메모리부(2144)에는, 본 발명을 이용해서 형성한 불휘발성 반도체 기억장치를 사용할 수 있다. 예를 들면, 기록 용량이 20 내지 200기가바이트(GB)인 NAND형 불휘발성 메모리를 사용하고, 조작키(2143)를 조작함으로써, 영상이나 음성(음악)을 기록, 재생할 수 있다. 메모리부(2144)에 설치된 불휘발성 반도체 기억장치 는, 착탈 가능한 구성으로 해도 된다.
이상과 같이, 본 발명의 불휘발성 반도체 기억장치의 적용 범위는 상당히 넓으며, 메모리를 가지는 모든 분야의 전자기기에 사용할 수 있다.
(실시예 4)
본 실시예에서는, 실시예 1에 나타내는 바와 같은 리크 전류를 억제할 수 있는 반도체소자에 있어서, 제2 절연층(36)의 최적의 막 두께를 계산에 의해 검증(시뮤레이션)한 결과에 대해서 이하에 나타낸다. 본 실시예에서는, 반도체소자로서 박막 트랜지스터를 사용했다.
우선, 박막 트랜지스터의 제2 절연층(36)의 최적의 막 두께를 계산에 의해 검증(시뮤레이션)한 결과에 대해서 나타낸다. 계산에는, 이산화된 메쉬상(「Devise-3D」로 Mesh의 작성)으로, 디바이스 방정식((1) 캐리어의 연속방정식, (2) 포아송 방정식)을 반복법을 이용해서 푼다. 계산에는, 일본 시노프시스 가부시키 가이샤의 「Dessis-3D」를 사용한다.
계산에 사용한 p채널형 박막 트랜지스터의 구조를 도 38a 내지 38c에 나타낸다. 도 38a는, 박막 트랜지스터의 평면도다. 박막 트랜지스터의 채널 폭을 3.5μm, 채널 길이를 1.5μm로 한다. 반도체층, 게이트 절연막으로서 기능하는 절연층(33)(이하, 제1 절연층(33)이라고 한다), 및 반도체층의 단부를 덮는 절연층(36)(이하, 제2 절연층(36)이라고 한다)이 겹치는 영역(이하, FOx영역(37)이라고 한다)의 폭을 1μm, 게이트 전극으로서 기능하는 도전층(34) 및 개구부의 거리를 1μm, 개구부 및 FOx영역(37)의 거리를 1μm로 한다. 또한 개구부, 즉 반도체층의 소스 영역 및 드레인 영역으로서 기능하는 불순물영역(32b, 32c)에는 보론이 도핑되고, 보론의 활성화율을 10%로 하고, 시트저항을 500Ω, 보론의 농도를 4.87×1019/cm3으로 했다.
도 38b는, 도 38a의 A1-B1의 단면도이며, 도 38c는, 도 38a의 A2-B2의 단면도다. 반도체층의 두께를 66nm로 하고, 제1 절연층(33)의 두께를 20nm로 하고, 게이트 전극으로서 기능하는 도전층(34)의 두께를 400nm로 한다. 제2 절연층(36)의 두께를 0nm, 20nm, 40nmm, 60nm, 70nm, 80nm, 및 100nm로 설정했을 때의 박막 트랜지스터의 전류-전압 특성을 계산에 의해 검증했다. 그 결과를 도 39에 나타낸다. 도 39에 있어서는, × 표시는 제2 절연층(36)의 막 두께를 0nm로 한 경우의 전류-전압 특성, 검은 삼각형 표시는 제2 절연층(36)의 막 두께를 20nm로 한 경우의 전류-전압 특성, 검은 마름모 표시는 제2 절연층(36)의 막 두께를 40nm로 한 경우의 전류-전압 특성, 검은 원형 표시는 제2 절연층(36)의 막 두께를 60nm로 한 경우의 전류-전압 특성, 검은 사각형 표시는 제2 절연층(36)의 막 두께를 70nm로 한 경우의 전류-전압 특성, 흰 원형 표시는 제2 절연층(36)의 막 두께를 80nm로 한 경우의 전류-전압 특성, 흰 사각형 표시는 제2 절연층(36)의 막 두께를 100nm로 한 경우의 전류-전압 특성을 나타낸다.
도 39로부터, 제2 절연층(36)의 막 두께를 두껍게 하면, 킹크가 생긴다는 것을 알 수 있었다.
여기에서, 전류-전압 특성에 있어서 킹크가 발생하는 원인에 대해서, 이하에 설명한다. 반도체층, 제1 절연층(33), 및 제2 절연층(36)이 겹치는 영역(FOx영역(37))은, 반도체층(32), 제1 절연층(33), 제2 절연층(36), 및 게이트 전극으로서 기능하는 도전층(34)으로 이루어진 기생 MOS트랜지스터가 된다. 기생 MOS트랜지스터에서는, 게이트 절연막으로서 기능하는 제1 절연층의 막 두께(여기에서는, 제1 절연층(33) 및 제2 절연층(36)의 합)가 두꺼워진다. 또한 기생 MOS트랜지스터의 채널 길이는 짧다. 따라서, 기생 MOS트랜지스터에는 단채널효과로 인해 낮은 임계치(Vth)로 전류가 흐르게 된다. 그 전류전압 및 일반적인 박막 트랜지스터(게이트 절연막으로서 기능하는 절연층은 제1 절연층(33)뿐인 박막 트랜지스터)의 전류-전압 특성이 조합되면, 킹크가 형성된다.
다음으로, 박막 트랜지스터의 전류-전압 특성에 킹크가 생기기 시작하는 제2 절연층(36)의 막 두께를 계산으로 검증했다. 여기에서는, 전압이 -1.6 내지 -0.8V인 범위(49)에 있어서의 전류-전압 특성을 나타내는 곡선의 기울기(Δlog(Id)/ΔlogVg)를 도 40에 나타낸다. 기울기를 1계 미분한 기울기(즉, 전류-전압 특성을 나타내는 곡선을 2계 미분한 값)의 부호가 변화되는 부분(여기에서는, 양의 값으로부터 음의 값으로 변화되는 부분)에서, 도 39에 나타내는 전류-전압 특성의 곡선에, 킹크가 생긴다고 할 수 있다.
여기에서는, 도 40에 나타낸 바와 같이, 제2 절연층(36)의 두께가 80nm 및 100nm인 경우, 전류-전압 특성을 나타내는 곡선을 2계 미분한 값이 양의 값으로부터 음의 값으로 변화된 것을 알 수 있다. 이로부터, 제2 절연층(36)의 두께를 70nm 이하로 하면, 전류-전압 특성에 킹크가 생성되지 않는다는 것을 알았다.
또한 반도체층(32) 위에 제1 절연층(33)을 형성하기 전에, 반도체층(32) 표면에 형성된 산화물층을 제거하는 공정이 있다. 반도체층(32)의 표면에 형성되어 있는 산화물층은, 대기중의 산소에 반도체층(32)이 접촉해서 산화되어 형성된 자연 산화막이다. 그 산화물층을 제거할 때, 도 41a에 나타낸 바와 같이, 반도체층(32)의 하지막으로서 형성된 절연층(31)도 제거되고, 함몰부(37)가 형성된다. 그 후, 제1 절연층(33)을 형성하면, 반도체층(32) 및 함몰부(37)의 단차를 완전히 덮을 수 없고, 제1 절연층(33)이 부분적으로 절단된다는 문제가 있다. 이러한 제1 절연층(33) 위에 게이트 전극을 형성하면, 반도체층(32) 및 게이트 전극층 사이에서 리크 전류가 발생한다.
이 때문에, 제2 절연층(36)의 두께는 절연층(31)의 함몰부를 덮을 수 있을 정도로 두꺼울 필요가 있다. 그 함몰부의 깊이가 5nm 정도이므로, 제2 절연층(36)의 두께도 5nm 이상인 것이 바람직하다.
상기 이유로, 박막 트랜지스터의 리크 전류를 억제하면서, 전류-전압 특성을 유지할 수 있는 제2 절연층(36)의 막 두께는 5nm 이상 70nm 이하가 바람직하다. 이때의 제1 절연층(36)의 막 두께는 20nm이다.
또한, 반도체층(32) 위에는, 막 두께가 다른 절연층이 형성되어 있고, 막 두께가 얇은 영역(즉, 제1 절연층(33)이 형성되는 영역)의 두께를 t1로 설정하고, 막 두께가 두꺼운 영역(즉, 제1 절연층(33) 및 제2 절연층(36)이 형성되는 영역)의 두께를 t2로 설정한다. 이때, 상기 전류-전압 특성에 킹크가 생기지 않을 때의 제1 절연층(33) 및 제2 절연층(36)의 두께의 계산 결과에 따하, 막 두께가 두꺼운 영역 의 두께 t2는, t1의 1.2 이상 4.5배 이하인 것이 바람직하다.
또한, 상기 계산 결과에 따라, 반도체층(32) 위의 막 두께가 얇은 절연층(즉, 제1 절연층(33))의 두께를 3nm 이상 30nm 이하로 하고, 반도체층(32) 위의 막 두께가 두꺼운 절연층(즉, 제1 절연층(33) 및 제2 절연층(36)의 적층)의 두께를 3.6nm 이상 135nm 이하, 더 바람직하게는 5nm 이상 135nm 이하로 하는 것이 바람직하다. 제1 절연층(33)의 두께를 3nm보다 얇게 하면, 두께의 편차가 생기고, 반도체층(32) 및 게이트 전극에서 리크 전류가 발생한다. 한편, 제1 절연층(33)의 두께를 30nm보다 두껍게 하면, 고속 동작이 가능한 박막 트랜지스터를 제조하기 곤란해진다. 이때의 박막 트랜지스터의 채널 길이는 0.1 ~ 3μm, 바람직하게는 0.1 ~ 1.5μm로 한다. 또한 박막 트랜지스터의 S값은 50 ~ 120mV/dec, 바람직하게는 60 ~ 100mV/dec로 한다. 이러한 구조로 함으로써, 리크 전류가 억제되고, 고속 동작이 가능한 박막 트랜지스터를 제조할 수 있다.
(실시예 5)
다음으로, 제2 절연층(36)의 막 두께를 50nm 또는 150nm로 해서 제조한 n채널형 박막 트랜지스터 및 p채널형 박막 트랜지스터의 전류-전압 특성의 측정 결과에 대해서, 이하에 나타낸다.
우선, 박막 트랜지스터의 제조 공정에 대해서, 도 4a 내지 4f를 참조하여 설명한다. 기판(30) 위에 하지막으로서 기능하는 절연층(31)을 형성하고, 절연층(31) 위에 반도체층(32)을 형성했다. 기판으로는, 두께 0.7mm의 AN100(아사히 유리사 제품)을 사용했다. 절연층(31)으로는, 플라스마 CVD법에 의해 두께 50nm의 질화산화 규소층을 형성한 후, 두께 100nm의 산화질화규소층을 형성했다. 반도체층(32)으로는, 플라스마 CVD법에 의해 두께 66nm의 아모포스 규소층을 형성하고, 노에서 500도로 1시간 가열해서 아모포스 규소층의 탈수소화를 행한 후, 아모포스 규소층에 레이저광을 조사하여, 결정성 규소층을 형성했다. 이때의 레이저광의 조사 조건으로는, 레이저 발진기로서 Nd:YVO4의 제2 고조파를 사용했다. 다음으로, 포토리소그래피 공정으로 형성한 레지스트 마스크를 사용해서 결정성 규소층을 선택적으로 에칭해서, 반도체층(32)을 형성했다.
다음으로, 반도체층(32) 위에 절연층(40)으로서 플라스마 CVD법에 의해 두께 50nm 또는 150nm의 산화질화규소층을 성막한 후, 포토리소그래피 공정으로 형성한 레지스트 마스크를 사용해서 산화질화규소층을 선택적으로 에칭함으로써, 제2 절연층(36)을 형성했다.
다음으로, 반도체층(32) 및 제2 절연층(36) 위에 제1 절연층(33)을 형성했다. 여기에서는, 제1 절연층(33)으로서, 플라스마 CVD법에 의해 두께 20nm의 산화질화규소층을 형성했다.
다음으로, 게이트 전극으로서 기능하는 도전층(34)을 형성했다. 여기에서는, 스퍼터링법으로 두께 30nm의 질화탄탈층을 형성한 후, 두께 170nm 또는 370nm의 텅스텐층을 형성하고, 포토리소그래피 공정으로 형성한 레지스트 마스크를 사용해서 선택적으로 질화탄탈층 및 텅스텐층을 에칭함으로써, 게이트 전극으로서 기능하는 도전층(34)을 형성했다. 이때, 이후에 n채널형 박막 트랜지스터가 되는 게이트 전 극은, 두께 30nm의 질화탄탈 및 두께 370nm의 텅스텐층의 적층이고, 이후에 p채널형 박막 트랜지스터가 되는 게이트 전극은 두께 30nm의 질화탄탈 및 두께 170nm의 텅스텐층의 적층이다.
다음으로, 게이트 전극으로서 기능하는 도전층(34)을 마스크로 사용해서 반도체층(32)에 불순물을 첨가함으로써, 소스 영역 및 드레인 영역을 형성했다. 여기에서는, 이후에 n채널형 박막 트랜지스터가 되는 반도체층에 인을 이온 도프법에 의해 첨가한다. 이때의 이온 도프법의 조건으로서, 가속 전압 20kV, 도즈량 3.4×1015/cm2로 했다. 또한 이후에 p채널형 박막 트랜지스터가 되는 반도체층에 보론을 이온 도프법에 의해 첨가한다. 이때의 이온 도프법의 조건으로서, 가속 전압 15kV, 도즈량 3.4×1015/cm2로 했다.
다음으로, 제1 절연층(33) 및 게이트 전극으로서 기능하는 도전층(34) 위에 층간 절연층을 형성한다. 층간 절연층으로는, 플라스마 CVD법에 의해 두께 100nm의 질화산화규소층을 형성한 후, 두께 600nm의 산화질화규소층을 형성한다. 그 후, 가열해서 반도체층(32)을 수소화한다.
다음으로, 층간 절연층 및 제1 절연층(33)을 에칭해서 개구부를 형성하고, 반도체층(32)의 소스 영역 및 드레인 영역을 각각 부분적으로 노출한다. 다음으로, 스퍼터링법에 의해 두께 100nm의 티타늄층, 두께 300nm의 알루미늄층, 및 두께 100nm의 티타늄층을 적층한다. 그 후, 포토리소그래피 공정에 의해 형성한 레지스트 마스크를 사용해서 선택적으로 에칭함으로써, 티타늄층, 알루미늄층, 및 티타늄 층이 적층된 배선을 형성한다. 이상의 공정에 의해, 제2 절연층(36)의 두께가 50nm인 n채널형 박막 트랜지스터와 p채널형 박막 트랜지스터, 및 제2 절연층(36)의 두께가 150nm인 n채널형 박막 트랜지스터와 p채널형 박막 트랜지스터를 형성했다.
n채널형 박막 트랜지스터의 전류-전압 특성을 도 42a에 나타낸다. 실선은 제2 절연층(36)의 두께가 50nm인 박막 트랜지스터의 측정 결과이며, 파선은 제2 절연층(36)의 두께가 150nm인 박막 트랜지스터의 측정 결과를 나타낸다. 또한 실선 및 파선(42a)은 Vd(드레인 전압)를 1V로 한 경우의 측정 결과를 나타내고, 실선 및 파선(42b)은 Vd를 3V로 한 경우의 측정 결과를 나타낸다.
도 42a에 나타낸 바와 같이, 제2 절연층(36)의 두께가 50nm인 경우에는, 박막 트랜지스터의 전류-전압 특성을 나타내는 곡선에 킹크가 나타나지 않지만, 제2 절연층(36)의 두께가 150nm인 경우에는, 박막 트랜지스터의 전류-전압 특성을 나타내는 곡선에 킹크가 관찰된다.
p채널형 박막 트랜지스터의 전류-전압 특성을 도 42b에 나타낸다. 실선은 제2 절연층(36)의 두께가 50nm인 박막 트랜지스터의 측정 결과이며, 파선은 제2 절연층(36)의 두께가 150nm인 박막 트랜지스터의 측정 결과를 나타낸다. 또한, 실선 및 파선(43a)은 Vd(드레인 전압)을 -1V로 한 경우의 측정 결과이고, 실선 및 파선(43b)은 Vd를 -3V로 한 경우의 측정 결과다.
도 42b에 나타낸 바와 같이, 제2 절연층(36)의 두께가 50nm인 경우에는, 박막 트랜지스터의 전류-전압 특성을 나타내는 곡선에 킹크가 나타나지 않지만, 제2 절연층(36)의 두께가 150nm인 경우에는, 박막 트랜지스터의 전류-전압 특성을 나타 내는 곡선에 약간의 킹크가 관찰된다.
따라서, 반도체층의 단부를 덮는 절연층(제2 절연층)의 두께를 실시예 4의 계산에 의해 구한 범위 이내로 설정하면, 킹크가 없는 전류-전압 특성을 가지는 박막 트랜지스터를 제조할 수 있다.
본 출원은 2006년 4월 28일에 일본 특허청에 출원된 일본 특개 no. 2006-126670, 및 2006년 9월 20일에 일본 특허청에 출원된 일본 특개 no. 2006-254205에 기초하는 것으로, 그 모든 내용은 여기에 참조로 인용된다.
반도체층과, 반도체층의 단부를 덮는 게이트 전극과, 그 반도체층 및 게이트 전극을 절연하는 절연층을 가지는 반도체장치로서, 반도체층의 단부 및 게이트 전극이 겹치는 영역을 절연하는 절연층의 막 두께를, 반도체층의 중앙부를 덮는 절연층의 막 두께보다 두껍게 함으로써, 반도체층의 단부 및 게이트 전극이 단락되는 것을 방지할 수 있다. 특히, 게이트 절연막으로서 기능하는 절연막의 막 두께가 수 나노미터 내지 수십 나노미터 정도로 얇고, 그 막 두께가 반도체층의 막 두께보다 얇은 경우에 특히 효과적이다.
또한 반도체층 위에 형성된 절연층을 에칭해서 제거하는 경우, 반도체층의 단부와 하지막으로서 기능하는 절연층이 접하는 절연층의 부분에 오목부가 형성되는 경우가 있다. 그러나, 반도체층의 단부를 덮는 영역에 막 두께가 두꺼운 절연층을 형성함으로써, 그 오목부를 절연층으로 충전할 수 있다. 이런 식으로, 게이트 절연막으로서 기능하는 절연층 등을 형성한 경우에, 피복 불량 등을 저감할 수 있다. 이러한 결과, 후에 형성되는 반도체소자의 신뢰성을 향상시킬 수 있다.

Claims (28)

  1. 절연 표면에 형성된 반도체층과,
    반도체층 위에 형성된 게이트 전극과,
    상기 반도체층 및 상기 게이트 전극 사이에 설치된 절연층을 포함하는 반도체장치로서,
    상기 절연층은 제1 막 두께를 가지는 제1 영역, 및 상기 제1 막 두께보다 두꺼운 제2 막 두께를 가지는 제2 영역을 포함하고,
    상기 제2 막 두께를 가지는 제2 영역은, 상기 게이트 전극과 중첩된 상기 반도체층의 단부를 덮는 반도체장치.
  2. 제 1항에 있어서,
    상기 제2 막 두께는 상기 제1 막 두께의 1.2 이상 4.5배 이하인 반도체장치.
  3. 제 1항에 있어서,
    상기 제1 막 두께는 3nm 이상 30nm 이하이며, 상기 제2 막 두께는 3.6nm 이상 135nm 이하인 반도체장치.
  4. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 게이트 전극으로 덮이는 상기 반도체층의 제3 영역은 제3 막 두께를 가지고, 상기 반도체층의 단부는 상기 제3 막 두께보다 얇은 제4 막 두께를 가지는 반도체장치.
  5. 절연 표면에 형성된 반도체층과,
    상기 반도체층 위에 형성된 게이트 전극과,
    상기 반도체층 및 상기 게이트 전극 사이에 형성된 게이트 절연막과,
    상기 게이트 전극과 상기 반도체층의 단부가 중첩된 영역에 형성된 절연층을 포함한 반도체장치.
  6. 제 5항에 있어서,
    상기 절연층은, 상기 반도체층 및 상기 게이트 절연막 사이에 개재된 반도체장치.
  7. 제 5항에 있어서,
    상기 절연층은, 상기 게이트 절연막 및 상기 게이트 전극 사이에 개재된 반도체장치.
  8. 제 5항에 있어서,
    상기 절연층은, 상기 반도체층 위에 개구부를 가지는 반도체장치.
  9. 제 5항에 있어서,
    상기 절연층은, 불연속층인 반도체장치.
  10. 제 9항에 있어서,
    상기 절연층의 길이는, 상기 게이트 전극의 게이트 길이 방향으로 3μm 이상 10μm 이하인 반도체장치.
  11. 제 5항에 있어서,
    상기 게이트 절연막의 막 두께는 20nm이며, 상기 절연층의 막 두께는 5nm 이상 70nm 이하인 반도체장치.
  12. 제 5항에 있어서,
    상기 절연층의 단부의 측면은 상기 절연 표면에 대해 수직인 반도체장치.
  13. 제 5항에 있어서,
    상기 절연층의 단부의 측면은 상기 절연 표면에 대해 경사진 반도체장치.
  14. 제 5항에 있어서,
    상기 절연층의 단부는, 상기 반도체층의 경사진 측면 위에 위치한 반도체장치.
  15. 기판 위에 형성된 절연층과,
    상기 절연층 위에 형성된 반도체층과,
    상기 반도체층 위에 형성된 게이트 절연막과,
    상기 게이트 절연막 위에 형성된 게이트 전극을 포함한 반도체장치로서,
    상기 반도체층의 단부는 상기 기판의 표면에 대해 제1 각도로 경사지고, 상 기 절연층의 단부는 상기 기판의 표면에 대해 제2 각도로 경사지고,
    상기 제2 각도는 상기 제1 각도보다 작은 반도체장치.
  16. 제 15항에 있어서,
    상기 제1 각도는 10도 이상 40도 이하이며, 상기 제2 각도는 5도 이상 15도 이하인 반도체장치.
  17. 절연 표면에 반도체층을 형성하는 단계와,
    상기 반도체층 위에 제1 절연층을 형성하는 단계와,
    상기 제1 절연층 위에 마스크를 형성한 후, 상기 제1 절연층을 선택적으로 제거해서 상기 반도체층의 단부를 덮는 제2 절연층을 형성하는 단계와,
    상기 반도체층의 노출부 및 상기 제2 절연층 위에 게이트 절연막으로서 기능하는 제3 절연층을 형성하는 단계와,
    상기 제3 절연층 위에 게이트 전극으로서 기능하는 도전층을 형성하는 단계를 포함하는 반도체장치의 제조방법.
  18. 절연 표면에 반도체층을 형성하는 단계와,
    상기 반도체층 위에 게이트 절연막으로서 기능하는 제1 절연층을 형성하는 단계와,
    상기 제1 절연층 위에 제2 절연층을 형성하는 단계와,
    상기 제2 절연층 위에 마스크를 형성하는 단계와,
    상기 마스크를 형성한 후, 상기 제2 절연층을 제거해서 상기 반도체층의 단부를 덮는 제3 절연층을 형성하는 단계와,
    상기 제1 절연층 위에 게이트 전극으로서 기능하는 도전층을 형성하는 단계를 포함하는 반도체장치의 제조방법.
  19. 절연 표면에 반도체층을 형성하는 단계와,
    상기 반도체층 위에 아랫변보다 윗변의 길이가 긴 사다리꼴 형상의 마스크를 형성하는 단계와,
    각각의 상기 반도체층 및 상기 사다리꼴 형상의 마스크 위에 제1 절연층을 형성하는 단계와,
    상기 제1 절연층을 형성한 후, 상기 사다리꼴 형상의 마스크를 제거해서 상기 반도체층의 단부를 덮는 제2 절연층을 형성하는 단계와,
    상기 제2 절연층 및 상기 반도체층의 노출부 위에 게이트 절연막으로서 기능하는 제3 절연층을 형성하는 단계와,
    상기 제3 절연층 위에 게이트 전극으로서 기능하는 도전층을 형성하는 단계 를 포함하는 반도체장치의 제조방법.
  20. 절연 표면에 반도체층을 형성하는 단계와,
    상기 반도체층 위에 게이트 절연막으로서 기능하는 제1 절연층을 형성하는 단계와,
    상기 제1 절연층 위에 아랫변보다 윗변의 길이가 긴 사다리꼴 형상의 마스크를 형성하는 단계와,
    각각의 상기 제1 절연층 및 상기 사다리꼴 형상의 마스크 위에 제2 절연층을 형성하는 단계와,
    상기 제2 절연층을 형성한 후, 상기 사다리꼴 형상의 마스크를 제거해서 상기 반도체층의 단부를 덮는 제3 절연층을 형성하는 단계와,
    상기 제2 절연층 위에 게이트 전극으로서 기능하는 도전층을 형성하는 단계를 포함하는 반도체장치의 제조방법.
  21. 절연 표면에 반도체층을 형성하는 단계와,
    상기 반도체층 위에 마스크를 형성하는 단계와,
    상기 반도체층 및 상기 마스크 위에 제1 절연층을 형성하는 단계와,
    상기 마스크 및 상기 제1 절연층을 부분적으로 제거하는 단계와,
    상기 마스크 및 상기 제1 절연층을 부분적으로 제거한 후, 상기 마스크의 잔류 부분을 제거해서 상기 반도체층의 단부를 덮는 제2 절연층을 형성하는 단계와,
    상기 제2 절연층 및 상기 반도체층의 노출부 위에 게이트 절연막으로서 기능하는 제3 절연층을 형성하는 단계와,
    상기 제3 절연층 위에 게이트 전극으로서 기능하는 도전층을 형성하는 단계를 포함하는 반도체장치의 제조방법.
  22. 절연 표면에 반도체층을 형성하는 단계와,
    상기 반도체층 위에 게이트 절연막으로서 기능하는 제1 절연층을 형성하는 단계와,
    상기 제1 절연층 위에 마스크를 형성하는 단계와,
    상기 제1 절연층 및 상기 마스크 위에 제2 절연층을 형성하는 단계와,
    상기 마스크 및 상기 제1 절연층을 부분적으로 제거하는 단계와,
    상기 마스크의 잔류 부분을 제거해서 상기 반도체층의 단부를 덮는 제3 절연층을 형성하는 단계를 포함하는 반도체장치의 제조방법.
  23. 투광성을 가지는 기판 위에 반도체층을 형성하는 단계와,
    상기 반도체층 위에 제1 절연층을 형성하는 단계와,
    상기 제1 절연층 위에 레지스트를 도포하는 단계와,
    상기 제1 절연층 위에 레지스트를 도포한 후, 상기 반도체층을 마스크로 사용해서 상기 투광성을 가지는 기판을 통해 상기 레지스트에 빛을 조사해서 상기 레지스트를 노광하는 단계와,
    상기 노광된 레지스트를 현상해서 상기 제1 절연층 위에 마스크를 형성하는 단계와,
    상기 마스크를 사용해서 상기 제1 절연층을 에칭해서 상기 반도체층의 단부를 덮는 제2 절연층을 형성하는 단계와,
    상기 제2 절연층 및 상기 반도체층의 노출부 위에 게이트 절연막으로서 기능하는 제3 절연층을 형성하는 단계와,
    상기 제3 절연층 위에 게이트 전극으로서 기능하는 도전층을 형성하는 단계를 포함하는 반도체장치의 제조방법.
  24. 투광성을 가지는 기판 위에 반도체층을 형성하는 단계와,
    상기 반도체층 위에 게이트 절연막으로서 기능하는 제1 절연층을 형성하는 단계와,
    상기 제1 절연층 위에 제2 절연층을 형성하는 단계와,
    상기 제2 절연층 위에 레지스트를 도포하는 단계와,
    상기 레지스트를 도포한 후, 상기 반도체층을 마스크로 사용해서 상기 투광 성을 가지는 기판을 통해 상기 레지스트에 빛을 조사해서 상기 레지스트를 노광하는 단계와,
    상기 노광된 레지스트를 현상해서 상기 제2 절연층 위에 마스크를 형성하는 단계와,
    상기 마스크를 사용해서 상기 제2 절연층을 에칭해서 상기 반도체층의 단부를 덮는 제3 절연층을 형성하는 단계와,
    상기 제1 절연층 위에 게이트 전극으로서 기능하는 도전층을 형성하는 단계를 포함하는 반도체장치의 제조방법.
  25. 절연 표면에 제1 반도체층을 형성하는 단계와,
    상기 제1 반도체층 위에 마스크를 형성하는 단계와,
    상기 마스크를 사용해서 상기 제1 반도체층을 에칭해서 제2 반도체층을 형성하는 단계와,
    상기 마스크의 표면을 발액 처리하는 단계와,
    상기 발액 처리를 실행한 후, 상기 제2 반도체층의 일부를 덮는 제1 절연층을 형성하는 단계와,
    상기 마스크를 제거하는 단계와,
    상기 마스크를 제거한 후, 상기 제1 절연층 및 상기 반도체층을 덮는 게이트 절연막으로서 기능하는 제2 절연층을 형성하는 단계와,
    상기 제2 절연층 위에 게이트 전극으로서 기능하는 도전층을 형성하는 단계를 포함하는 반도체장치의 제조방법.
  26. 절연 표면에 제1 반도체층을 형성하는 단계와,
    상기 제1 반도체층 위에 게이트 절연막으로서 기능하는 제1 절연층을 형성하는 단계와,
    상기 제1 절연층 위에 마스크를 형성하는 단계와,
    상기 마스크를 사용해서 상기 제1 절연층 및 상기 제1 반도체층을 에칭해서 제2 절연층 및 제2 반도체층을 형성하는 단계와,
    상기 마스크의 표면을 발액 처리하는 단계와,
    상기 발액 처리를 실행한 후, 상기 제2 반도체층의 일부를 덮는 제3 절연층을 형성하는 단계와,
    상기 마스크를 제거하는 단계와,
    상기 마스크를 제거한 후, 상기 제2 절연층 위에 게이트 전극으로서 기능하는 도전층을 형성하는 단계를 포함하는 반도체장치의 제조방법.
  27. 절연 표면에 반도체층을 형성하는 단계와,
    상기 반도체층 위에 제1 절연층을 형성하는 단계와,
    상기 제1 절연층을 이방성 에칭하여 상기 반도체층의 측면에 접하는 제2 절연층을 형성하는 단계와,
    상기 제2 절연층 및 상기 반도체층을 덮는 게이트 절연막으로서 기능하는 제3 절연층을 형성하는 단계와,
    상기 제3 절연층 위에 게이트 전극으로서 기능하는 도전층을 형성하는 단계를 포함하는 반도체장치의 제조방법.
  28. 절연 표면에 반도체층을 형성하는 단계와,
    상기 반도체층 위에 제1 절연층을 형성하는 단계와,
    상기 제1 절연층 위에 마스크를 형성하는 단계와,
    상기 마스크를 형성한 후, 고밀도 플라스마 처리에 의해 상기 반도체층의 단부의 일부를 산화하는 단계와,
    상기 마스크를 제거하는 단계와,
    상기 마스크를 제거한 후, 상기 제1 절연층 위에 게이트 전극으로서 기능하는 도전층을 형성하는 단계를 포함하는 반도체장치의 제조방법.
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