KR20070085374A - 반도체 장치의 제조 및 분리 방법 - Google Patents

반도체 장치의 제조 및 분리 방법 Download PDF

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Abstract

본 발명은, (a) 지지 구조체에 부착된 반도체 구조체를 부분적으로 형성하는 단계로서, 부분적으로 형성된 반도체 구조체는 복수의 부분적으로 형성된 장치들을 포함하며, 부분적으로 형성된 장치들은 하나 이상의 연결층에 의해 서로 부착되어 있는, 반도체 구조체를 부분적으로 형성하는 단계; (b) 부분적으로 형성된 장치들의 적어도 일부 위에 부분적인 마스크층을 형성하는 단계; (c) 연결층을 에칭하여 장치들을 분리하는 단계; 및 (d) 부분적인 마스크층을 제거하는 단계를 포함하는, 반도체 구조체의 제조 및 분리 방법을 제공한다. 본 발명은 종래 기술 보다 수율이 높다는 이점이 있다. 또한, 보다 저가의 장비를 사용하여 장치들을 분리할 수 있다. 단위 시간당 그리고 달러당 장치들의 제조율이 증대된다.
마스크층, 연결층, 에칭, 반도체 구조체, 패시베이션층

Description

반도체 장치의 제조 및 분리 방법{METHOD FOR FABRICATING AND SEPARATING SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치의 제조 및 분리 방법에 관한 것이다. 구체적으로, 본 발명은 다이싱 (dicing) 또는 스크라이빙 (scribing) 하지 않고 반도체 장치를 분리하는 것을 기재하고 있으며, 특히 광전자 어플리케이션를 위한 반도체 장치의 제조 방법에 관한 것이다.
종래, 반도체 장치의 제조 및 분리 기술은, 층들을 증착하여 웨이퍼 기판 상에 다수의 반도체 장치를 형성한 후 기계적인 기법을 사용하여 개별 장치들을 분리하는 것을 포함한다. 이러한 분리는 대표적으로 기판을 다이싱 또는 스크라이빙함으로써 개별적인 장치들을 분리하여 수행된다. 다이싱은 대표적으로 다이아몬드 톱, 다이아몬드 스크라이버 또는 레이저에 의해 행해지며, 이는 매우 고가의 기계에 의해 수행되는 시간 소모적인 프로세스이다. 종래 기술에는 프로세스 수율 문제, 장치 성능 문제 및 프로세싱 비용 문제를 포함하는 여러가지 공지된 문제점들이 있다.
도 1의 (a) 내지 (c)는 종래 기술에 따른 종래의 반도체 장치 분리 기술을 도시하고 있다. 도 1의 (a)는 기계적인 다이싱에 의한 분리 기술을 도시하고 있다. 도 1의 (b)는 기계적인 스크라이빙에 의한 분리 기술을 도시하고 있다. 도 1의 (c)는 레이저 스크라이빙에 의한 분리 기술을 도시하고 있다.
1. 프로세스 수율 문제
종래의 다이싱 방법, 스크라이빙 방법, 및 레이저 스크라이빙 방법과 같은 기계적인 장치 분리 방법에 따르면, 각 개별 장치는 선택된 방법에 의해 장치들 사이에서 그리드 라인 또는 스트리트 라인 (street line) 을 따라 컷팅함으로써 분리된다. 이는 각 스트리트 라인이 한번에 하나씩 순차적으로 커팅되기 때문에 느린 프로세스이다.
프로세스 수율 문제는 사파이어 상의 GaN 또는 SiC 상의 GaN 재료와 같은 경질 기판 재료를 갖는 반도체 장치에 대해 더욱 중요해진다. 또한, 분리 수율은 기판 그라인딩 및 폴리싱에 의해 생성된 임의의 크랙 또는 결함에 의해 크게 영향을 받는다. 커팅 라인이 결함이 있는 영역을 통과할 경우, 장치 분리 수율은 매우 낮아진다.
따라서, 장치 분리는 전체 반도체 장치 제조 프로세스들 중에서 가장 지루하고 낮은 수율의 프로세스라고 알려져 있다. 실용상, GaN계 반도체를 제조하기 위한 백엔드 프로세스 수율은 50% 미만만큼 낮고, 프론트엔드 제조 프로세스 수율은 대표적으로 90% 이상의 범위내에 있다.
2. 장치 성능 문제
다이싱 및 스크라이빙의 물리적인 연마 작용으로 인해, 장치 분리 이후의 장치 성능은 상당히 열화될 수도 있다. 예컨대, 광이 방출하는 LED 장치 측벽은 장치 분리동안 연마 커팅 작용에 의해 손상될 수도 있으며, 이는 장치 분리 이후에 광 출력 감소의 주요 원인이 된다.
레이저 스크라이빙의 경우, 장치 분리는 고강도 레이저 빔에 의해 기판 재료를 용융시킴으로써 달성된다. 따라서, 용융된 기판 재료가 장치 측벽에 축적되는 경우가 있으며, 이는 또한 LED 장치의 광 출력을 저하시키게 된다.
3. 프로세싱 비용 문제
웨이퍼마다 대략 10,000∼12,000 장치를 갖는 GaN/사파이어 LED 장치에 대한 평균 다이 분리 프로세싱 시간은, 종래의 분리 방법에 의하면 대략 40분 내지 1시간이다. 이는, 하나의 장치 분리 기계가 24 시간/하루 동작할 경우, 매일 24 내지 36개의 웨이퍼 (700∼1,000개의 웨이퍼/월)만을 취급할 수 있다. 상업적으로 소망하는 공장 생산량을 달성하기 위해서는, 다수의 기계 및 상당한 중요 장비 투자가 필요하다.
또한, 다이싱 기계용 다이아몬드 커팅 휠 및 스크라이빙 기계용 다이아몬드 팁은 매우 고가의 소모품이기 때문에, 종래의 다이 분리 프로세스에 관련된 소모품 비용이 상당하다.
레이저 스크라이빙의 경우, 주요 소모품은 레이저원이다. 일정한 레이저 빔 에너지를 유지하기 위해서는, 레이저원 가스가 정기적으로 재충전되어야만 한다. 레이저원은 레이저 스크라이빙 시스템에서 가장 고가의 구성요소 중 하나이다.
장치를 제조한 후 분리하는 기술에 있어서 신뢰성 있고, 경제적이며 그리고 일관되게 높은 장치 특성을 조장하는 개선된 기술이 필요하다.
본 발명은 반도체 장치를 제조한 후 분리하는 개선된 기술을 제공하며, 구체적으로 광전자 및 전자 반도체 장치를 제조하는 방법에 관한 것이다.
반도체 구조체를 제조하고 분리하는 하나의 대표적인 방법은, (a) 지지 구조체에 부착된 반도체 구조체를 부분적으로 형성하는 단계로서, 상기 부분적으로 형성된 반도체 구조체는 복수의 부분적으로 형성된 장치들을 포함하며, 상기 부분적으로 형성된 장치들은 하나 이상의 연결층에 의해 서로 부착되어 있는, 상기 반도체 구조체를 부분적으로 형성하는 단계; (b) 상기 부분적으로 형성된 장치들의 적어도 일부 위에 부분적인 마스크층을 형성하는 단계; (c) 상기 연결층을 에칭하여 상기 장치들을 분리하는 단계; 및 (d) 상기 부분적인 마스크층을 제거하는 단계를 포함한다.
반도체 구조체를 제조하고 분리하는 다른 대표적인 방법은, (a) 지지 구조체에 부착된 반도체 구조체를 부분적으로 형성하는 단계로서, 상기 부분적으로 형성된 반도체 구조체는 복수의 부분적으로 형성된 장치들을 포함하는, 상기 반도체 구조체를 부분적으로 형성하는 단계; (b) 상기 부분적으로 형성된 반도체 구조체의 표면 위에 마스크층을 형성하는 단계로서, 상기 마스크층은 상기 장치들 각각이 형성되기에 바람직한 개구부를 남기는 그리드 패턴으로 형성되는, 상기 마스크층을 형성하는 단계; (c) 상기 마스크층에 의해 상기 표면이 덮이지 않는 상기 개구부에서 상기 부분적으로 형성된 반도체 구조체 위에 금속층을 증착하는 단계; (d) 상기 반도체 구조체의 형성을 완료하는 단계; (e) 상기 마스크층을 제거하는 단계; 및 (f) 상기 마스크층이 제거된 부위에 인접한 장치들을 분리하는 단계를 포함한다.
본 발명의 이점은 종래의 기술에 비해 보다 높은 수율을 가진다. 또한, 보다 저가의 장비를 사용하여 장치들을 분리할 수 있다. 결과적으로, 단위 시간당 그리고 달러당 장치들의 생산이 증대된다.
본 발명의 이점은 다음과 같다.
1. 프로세스 수율. 신규한 장치 분리 프로세스는 상호연결된 장치를 분리하기 위해 재료들을 제거하는데 임의의 물리적인 연마 작용 또는 가열을 필요로 하지 않는다. 다수의 적층된 웨이퍼를 프로세싱 화학약품에 담금으로써 다수의 웨이퍼를 한번에 분리할 수 있다. 따라서, 처리될 웨이퍼의 수에 제한이 없다. 장치 분리 프로세스 수율은 95% 만큼 높게 얻어질 수 있다.
2. 장치 성능. 신규한 프로세스가 화학적인 프로세스이기 때문에, 장치 분리 이후의 장치 열화가 없다. 본 발명은 또한 화학적인 어닐링에 의해 드라이 에칭 프로세스 동안 생긴 응력를 감소시킬 수도 있다.
3. 비용. 본 발명은 고가의 주요 장비 투자를 필요로 하지 않으며, 저가의 화학약품 침지 (chemical bath) 에 따라 저가의 스트립 또는 에칭 화학약품만이 필요하다. 이러한 신규한 다이 분리 방법을 사용함으로써, 종래의 방법에 비해 스루풋 (throughput) 이 몇배 증가되고, 종래의 방법에 비해 웨이퍼당 프로세스 비용이 몇배 줄어드는 것으로 평가된다.
본 발명에 대하여 다음의 도면을 참조하여 설명한다.
도 1의 (a) 내지 (c)는 종래기술에 따른 종래의 장치 분리 기술을 도시한다.
도 2는 본 발명의 실시형태에 따른 방법을 수행하기 위한 단계들을 나타낸 플로우차트를 도시한다.
도 3은 본 발명의 실시형태에 따라 사파이어 기판 상에 성장된 에피텍셜 웨이퍼를 포함하는 부분적으로 형성된 반도체 구조체를 도시한다.
도 4는 본 발명의 실시형태에 따라 금속층이 위에 증착된 부분적으로 형성된 반도체 구조체를 도시한다.
도 5는 본 발명의 실시형태에 따라 구멍 뚫린 웨이퍼 캐리어에 부착된 부분적으로 형성된 반도체 구조체를 도시한다.
도 6은 본 발명의 실시형태에 따라 부분적으로 형성된 반도체 구조체로부터 사파이어 기판을 제거하기 위해 레이저 리프트오프 (laser lift-off) 를 수행하는 기술을 도시한다.
도 7은 본 발명의 실시형태에 따라 부분적으로 형성된 반도체 구조체로부터 사파이어 기판을 제거하기 위해 레이저 리프트오프를 수행하는 기술을 도시하고, 또한 레이저 리프트오프 이후에 GaN 표면 상의 Ga 액적 (drop) 을 도시한다.
도 8은 본 발명의 실시형태에 따른 부분적으로 형성된 반도체 구조체의 GaN LED 층을 처리하는 기술을 도시한다.
도 9는 본 발명의 실시형태에 따른 부분적으로 형성된 반도체 구조체를 도시한다.
도 10은 본 발명의 실시형태에 따라 콘택트 패드가 위에 부착된 부분적으로 형성된 반도체 구조체를 도시한다.
도 11은 본 발명의 실시형태에 따른 부분적으로 형성된 반도체 구조체의 장치 분리를 위한 기술을 도시한다.
도 12는 본 발명의 실시형태에 따른 부분적으로 형성된 반도체 구조체의 패시베이션 (passivation) 증착을 위한 기술을 도시한다.
도 13은 본 발명의 실시형태에 따른 부분적으로 형성된 반도체 구조체의 포토레지스트 마스킹을 위한 기술을 도시한다.
도 14는 본 발명의 실시형태에 따른 장치들을 분리하여 지지 테이프 상에 그 장치들을 지지하기 위한 기술을 도시한다.
도 15는 본 발명의 실시형태에 따른 복수의 분리된 장치들을 도시한다.
도 16은 본 발명의 실시형태에 따른 완료된 최종 장치를 도시한다.
도 17은 본 발명의 실시형태에 따른 방법을 수행하기 위한 단계들을 나타낸 플로우차트를 도시한다.
도 18은 본 발명의 실시형태에 따른 부분적으로 형성된 반도체 구조체에 의해 사용되는 마스킹층을 도시한다.
도 19는 본 발명의 실시형태에 따라 사파이어 기판에 성장된 에피텍셜 웨이퍼를 포함하는 부분적으로 형성된 반도체 구조체 및 마스크층 패터닝을 도시한다.
도 20은 본 발명의 실시형태에 따라 금속층이 위에 증착된 부분적으로 형성된 반도체 구조체를 도시한다.
도 21은 본 발명의 실시형태에 따라 구멍 뚫린 웨이퍼 캐리어에 부착된 부분적으로 형성된 반도체 구조체를 도시한다.
도 22는 본 발명의 실시형태에 따라 부분적으로 형성된 반도체 구조체로부터 사파이어 기판을 제거하기 위해 레이저 리프트오프를 수행하는 기술을 도시한다.
도 23은 본 발명의 실시형태에 따라 부분적으로 형성된 반도체 구조체로부터 사파이어 기판을 제거하기 위해 레이저 리프트오프를 수행하는 기술을 도시하고, 또한 레이저 리프트오프 이후에 GaN 표면 상의 Ga 액적을 도시한다.
도 24는 본 발명의 실시형태에 따라 부분적으로 형성된 반도체 구조체의 GaN LED 층을 처리하는 기술을 도시한다.
도 25는 본 발명의 실시형태에 따른 부분적으로 형성된 반도체 구조체를 도시한다.
도 26은 본 발명의 실시형태에 따라 콘택트 패드가 위에 부착된 부분적으로 형성된 반도체 구조체를 도시한다.
도 27은 본 발명의 실시형태에 따라 부분적으로 형성된 반도체 구조체의 장치 격리를 위한 기술을 도시한다.
도 28은 본 발명의 실시형태에 따라 부분적으로 형성된 반도체 구조체의 패시베이션 증착을 위한 기술을 도시한다.
도 29는 본 발명의 실시형태에 따라 부분적으로 형성된 반도체 구조체의 Au 증간층 에칭을 위한 기술을 도시한다.
도 30은 본 발명의 실시형태에 따라 장치들을 분리하여 그 장치들을 지지 테 이프 상에 지지하기 위한 기술을 도시한다.
도 31은 본 발명의 실시형태에 따른 복수의 완료된 장치들을 도시한다.
도 32는 본 발명의 실시형태에 따른 완료된 장치를 도시한다.
이하, 본 발명에 대하여 특정 장치 구조체 및 실시형태들을 참조하여 설명한다. 당업자들은 그 기재내용이 설명을 위함이며 본 발명을 실시하기 위한 최상의 모드를 제공하기 위함인 것을 인식할 것이다. 본 발명을 실시하기 위한 최상의 모드를 제공하기 위해 다수의 프로세스 파라미터들이 기재되어 있지만, 이들 파라미터들 역시 변경 가능하다. 예컨대, 대표적인 실시형태로서 광전자 반도체 장치를 형성하는 것에 대해 설명되어 있지만, 본 발명은 다른 반도체 장치를 형성하는데도 적용 가능하다. 다른 예로서, 여기에 2가지 방법이 상세하게 설명되어 있다. 그 방법들은 많은 공통 단계들을 공유하며 그외 단계들이 다르다. 제1 실시형태의 설명는 제조 세부사항을 제공하며, 이는 제2 실시형태에도 동일하게 적용된다.
도면들은 기계적 지지 및 전기전도성을 위해 금속 기판을 형성하기 위한 금속 증착 프로세스 및 원래의 기판을 제거하기 위한 레이저 리프트오프 (LLO; laser lift-off) 프로세스를 이용하여 수직형 구조체 GaN계 LED를 제조하기 위한 과정을 도시하고 있다 여기에 설명된 제조방법들은 LED에 한정되지 않고 임의의 장치 구조체들, 특히 레이저 다이오드 (LD), 헤테로접합 바이폴라 트랜지스터 (HBT), 고전자이동도 트랜지스터 (HEMT; High Electron Mobility Transistor)와 같은, 절연 또는 반도체 기판 상에 성장된 GaN계 에피텍셜 박막을 포함하는 것들에도 적용 가능하다.
도 2는 본 발명의 실시형태에 따른 방법을 수행하기 위한 단계들을 나타낸 플로우차트를 도시한다. 이 프로세스는 부분적으로 형성된 반도체 구조체를 마스킹하는 단계, 구조체를 도금하는 단계, 및 그후 마스킹을 제거하여 장치들을 분리하는 단계를 포함한다. 여기에 기술된 단계들은 도 3 내지 도 16을 참조하여 상세하게 설명된다.
도 3은 본 발명의 실시형태에 따라 사파이어 기판 (502) 상에 성장된 에피텍셜 웨이퍼를 포함하는 부분적으로 형성된 반도체 구조체를 도시한다. 도 3에 도시된 바와 같이, 금속 유기 화학 기상 증착 (MOCVD), 분자빔 에피텍시 (MBE) 또는 기상 에피텍시 (VPE) 등과 같은 적절한 에피텍셜 성장 장치에 의해 사파이어 기판 (502) 상에 GaN계 LED 구조체 (504) 가 성장된다. 본 발명은 구조체를 제조하는데 있어서 채용되는 부가적인 버퍼층을 예상한다.
에피텍셜 성장 이후, 전자빔 증착 또는 스퍼터링과 같은 박막 증착법을 이용하여 p-콘택트 금속 (506) 의 박층이 증착된다. p-콘택트 금속은 Ni/Au, Pd/Ni/Au, Ni/Pd/Au, Pd/Ir/Au 또는 Pd/Pt/Au 중 하나 이상을 포함할 수 있다. 대표적인 박막 금속층 두께는 각각 Ni/Au에 대해 10nm Ni 및 20nm, Pd/Ni/Au에 대해 10nm Pd, 20nm Ni 및 30nm Au, Pd/Ir/Au에 대해 10nm Pd, 20nm Ir 및 30nm Au, Ni/Pd/Au에 대해 20nm Ni, 20nm Pd 및 100nm Au, Pd/Pt/Au에 대해 10nm Pd, 20nm Pt 및 30nm Au 이다. 모든 p-콘택트 금속들은 Ni 함유 콘택트들에 대해 산소 분위기에서 500℃에서 2분간 로 (furnace) 내에서 어닐링되지만, 니켈 비함유 금속 콘택트들은 질소 분위기하에서 어닐링된다.
p-콘택트 금속 박막과 Au 중간층 (510) 사이에 접착을 강화하기 위해서 접착층 (508) 이 또한 증착된다. 접착층은 전자빔 증발기에 의해 p-콘택트 금속 박막 상에 이시튜 증착된 Ti 또는 Cr을 이용하여 생성된다. 막 두께는 대략 30∼50nm이다. 두껍고 연질의 금속막 지지체 (∼50㎛) 와 함께 매우 얇고 경질의 GaN 에피층 (5㎛ 미만) 을 갖는 수직형 구조체 장치를 제조하기 위해서는, 이들 사이에 중간층을 형성하여 GaN 에피층과 금속층 사이의 계면에 생긴 압축 응력을 감소시키는 것이 유용하다. 진공 챔버로부터 웨이퍼를 제거하지 않고 전자빔 증발기를 사용하여 Ti 또는 Cr 표면상에 연속적으로 대략 0.7∼1㎛ 두께의 금 (Au) 박막을 증착한다. 인시튜 연속층 증착은 산화 또는 오염을 방지하는데 유용하며, 이는 Ti 또는 Cr 층과 Au 층 간의 양호한 박막 접착을 성립하는데 유용하다.
도 4는 본 발명의 실시형태에 따라 금속층이 위에 증착된 부분적으로 형성된 반도체 구조체를 도시한다. 전기도금법 또는 무전해도금법을 이용하여 두꺼운 금속 지지층 (512, 514) 을 증착한다. 전기도금법 또는 무전해도금법은 다른 증착방법들에 비해 빠르고 저가의 증착방법이기 때문에 사용된다. 이는 비용 효율 면에서 수직형 광 장치들의 대량생산에 특히 유용하다. 금속 지지층의 주된 기능은 지지층이 연결층에 얇은 GaN 에피층에 대한 양호한 강성 기계적 지지체를 제공할 뿐만 아니라, 양호한 전기전도성 및 방열 (heat dissipation) 을 제공한다는 점이다. 이러한 요구조건을 만족시키기 위해, Au/Cr 또는 Au/Ti 접착층 상에 단계적인 Gu 합금 층을 증착한다.
도 4를 참조하면, 본 발명의 일 양태에 있어서, 얇은 진공증착된 Au 층과 Cu 합금층 사이의 양호한 접착을 촉진시키기 위해 Cu 합금층 이전에 Cu 스트라이크층 (strike layer) 을 포함하는 2층의 Cu 층을 증착한다. 초기에, 두꺼운 금속층 증착에 의해 생긴 응력을 점차적으로 낮추기 위해 황산염계 연질 구리층을 도금한다. 초기의 연질 Cu 층 두께는 10㎛ 이하로 설정되어 있다. 도금 속도는 3∼5㎛/h 로 설정되어 농후하고 균일한 Cu 도금층을 형성한다. 느린 도금속도를 선택하는 다른 이유는 지지 웨이퍼 캐리어로부터 웨이퍼를 디본딩 (de-bonding) 한 후에 웨이퍼 휨을 방지하기 위해서이다. GaN 에피텍셜 층 (504) 과 구리층 (512) 사이의 계면에 생긴 압축 응력으로 인해, 지지 캐리어로부터 웨이퍼를 디본딩한 후에 웨이퍼가 휘어지는 경향이 있다. 느린 속도의 도금 이외에, 전기도금 용액에 유기계 첨가제를 첨가하여 술포네이트계 도금용액을 사용한다. 또한, 저온 (5℃) 에서 전기도금을 수행함으로써 응력 생성을 최소화한다.
일 양태에 있어서, 연질 Cu 층 다음에, 구조적인 강성을 제공하기 위해 경질 Cu 층을 도금한다. 경질 Cu 도금의 도금 속도는 약 15㎛/h이다. Cu 합금 도금에 대해서는, Cu 지지층의 기계적 강도 및 전기전도성을 향상시키기 위해 주석 (Sn) 및 철 (Fe) 을 함유하는 금속합금 도금 용액을 Cu 황산염 용액과 혼합한다. Cu 합금 지지층의 총 두께는 50∼60㎛이다. Cu 합금 도금 종료시에, 0.3㎛ 두께의 Au 층 (514) 을 전기도금하여 산화로부터 Cu 합금층을 보호한다. 이는 Au 보호층 (514) 은 수직형 장치의 패키징을 위해 다이 본딩 및 와이어 본딩 프로 세스 동안 사용되는 금속계 에폭시와 개별 다이 간의 양호한 접착을 촉진하는데 유용하다.
전기도금에 의해 두꺼운 Cu 금속 지지체를 형성한 후, 사파이어 표면을 처리한다. 이는 사파이어 표면의 균일한 거칠기를 생성하는 기계적 폴리싱을 포함한다. 사파이어 표면 거칠기는 레이저 리프트된 GaN 표면의 최종 표면 형태 및 레이저 빔 에너지 밀도를 제어하는데 유용하다. 레이저 빔 에너지 밀도는 사파이어 표면의 표면 거칠기에 밀접하게 의존한다. 레이저 리프트오프 (LLO) 프로세스에 대해 거친 사파이어 표면이 사용될 경우 낮은 레이저 빔 에너지를 사용한다. 그러나, 표면 형태가 레이저 리프트오프 이후에 GaN 표면을 복제하기 때문에, 표면이 거칠 경우, 레이저 리프트된 표면은 거칠게 보인다. 한편, 폴리싱된 표면을 사용할 경우, 보다 높은 레이저 빔 에너지를 사용한다. 레이저 리프트된 GaN 표면의 표면 형태는 폴리싱된 사파이어 표면의 표면 형태와 유사하다. 그러나, 보다 높은 레이저 빔은 통상 과잉의 레이저 빔 에너지로 인해 크랙 발생의 원인이 된다. 양호한 레이저 리프트오프 결과 및 GaN 표면 형태를 얻기 위해, 사파이어 표면의 표면 거칠기는 RMS (root mean square; 제곱평균제곱근) 값으로 대략 10∼20Å 이 선택된다.
도 5는 본 발명의 실시형태에 따라 구멍 뚫린 웨이퍼 캐리어 (516) 에 부착된 부분적으로 형성된 반도체 구조체를 도시한다. 일 양태에 있어서, 구멍 뚫린 웨이퍼 캐리어 (516) 는 작은 구멍을 갖는 스테인리스강으로 구성된다. 금속 웨이퍼 캐리어를 사용하는데는 2가지 이유가 있다. 첫째, 사파이어 기판을 제거한 후 두꺼운 금속 기판에 부착된 매우 얇은 에피층은 휘어지는 경향이 있고, 이는 마스크 정렬, 드라이 에칭, 박막 증착 및 웨이퍼 프로빙 (wafer probing) 과 같은, 레이저 리프트된 웨이퍼의 연속적인 프로세싱에 있어서 큰 어려움을 발생시키기 때문에, 레이저 리프트오프 이후에 GaN 에피 웨이퍼의 평탄도를 유지하는데 유용하다. 두번째, 웨이퍼 프로빙 및 다이 격리 에칭 프로세스들 동안 양호한 전기전도성 및 열전도성을 제공한다. 금속 웨이퍼 캐리어를 사용함으로써, 후공정을 위해 캐리어로부터 웨이퍼를 제거할 필요가 없다. 또한, 구멍 뚫린 웨이퍼 캐리어는 본딩 프로세스 동안 구멍을 통해 공기 기포가 쉽게 탈출할 수 있기 때문에 기포가 없는 웨이퍼 본딩을 제공한다. 사파이어/GaN/Cu/Au 웨이퍼와 웨이퍼 캐리어 간의 용이한 디본딩 프로세스를 촉진하며, 이는 디본딩 프로세스 동안 구멍을 통해 용제가 용이하게 침투하기 때문이다. 구멍 뚫린 웨이퍼 캐리어를 사용함으로써, 전체 프로세스가 용이하며 신뢰성 있게 되며, 이는 수직형 장치들의 제조에 대한 높은 제조 수율로 이어진다. 일례로, 웨이퍼 캐리어 (516) 의 두께는 1/16 인치이며, 직경은 2.5 인치이다. 구멍의 총 개수는 21개이며, 관통 구멍 직경은 20/1000 인치이다. 웨이퍼 캐리어 표면은 전기폴리싱되어 거울상 평평한 표면을 형성함으로써 접착제로 균일하게 본딩시켜 웨이퍼 평탄도를 유지시킨다.
사파이어/GaN/Cu/Au와 구멍 뚫린 웨이퍼 캐리어를 본딩하기 위해 은계 전도성 접착제를 사용한다. 웨이퍼 프로빙 및 다이 격리 에칭 프로세스에 대해 양호한 전기전도성 및 열전도성을 제공하기 위해 전도성 접착제를 사용한다. 대 표적인 실시형태에 있어서, 은계 전도성 열가소성 에폭시 접착제를 사용한다. 열가소성 에폭시는 우수한 접착 강도 및 양호한 내열성을 가지는 것으로 공지되어 있다. 열가소성 에폭시의 다른 이점은 아세톤과 같은 용제내에 용해 가능하다는 것이며, 이는 디본딩 프로세스에 대해 유용하다.
본 실시형태에서는, 시트형 열가소성 에폭시를 채용하는데, 이는 시트형 열가소성 에폭시의 막 두께가 수계 접착제의 막 두께에 비해 보다 균일하기 때문이다. 수계 접착제의 스핀코팅은 일반적으로 웨이퍼의 중심 영역보다 웨이퍼 가장자리 측에 보다 두꺼운 막 형성으로 이어지기 때문에, 이전의 본딩 프로세스 실험에서 수계 접착제는 두께 균일성이 고르지 않고 기포 형성이 얻어지는 경우가 있었다. 이는 다중 스피닝에 의해 두꺼운 접착층을 얻기 위한 수계 접착제의 매우 공통된 현상이다. 열가소성 에폭시의 본딩을 위해, 두꺼운 금속 지지체 (512, 514) 와 구멍 뚫린 웨이퍼 캐리어 (516) 사이에 127㎛ 두께의 시트형 열가소성 에폭시가 끼워진다. 열간 등방 가압 (hot iso-static press) 에서 온도는 200℃ 미만으로 유지되며 압력은 10∼15psi로 설정된다. 본딩 시간은 1분 미만이다. 이러한 짧은 본딩 시간은, 보통 접착제의 완전한 경화를 위해 6시간 이상의 경화시간을 필요로 하는 수계 접착제에 비하여 이점을 가진다. 짧은 본딩 프로세스 시간은 또한 수직형 장치 제조의 생산성을 크게 향상시킨다.
도 6을 참조하면, 248nm KrF 자외선 (UV) 엑시머 레이저 (펄스 지속시간 38ns) 를 사용하여 레이저 리프트오프를 수행한다. 이러한 파장을 선택하는 이유는, 이 레이저가 사파이어를 통해 유리하게 투과되지만 GaN 엑피텍셜층에 흡수될 수 있어서 GaN/사파이어 계면에서 GaN을 금속성 Ga 및 기체상 질소 (N2) 로 분해하기 위함이다. 레이저 빔 사이즈는 7mm×7mm 정사각형 빔으로 선택되며, 600∼1,200 mJ/㎠ 사이의 빔 전력밀도를 가진다. 레이저 빔 에너지 밀도는 사파이어 기판 표면의 표면 거칠기에 의존한다는 제안설이 또한 있다. 레이저 리프트오프 이후에 평탄한 GaN 표면을 얻기 위해, 기계적으로 폴리싱된 사파이어 기판의 RMS 값 10∼20Å에 대하여 800 mJ/㎠를 초과하는 빔 에너지를 사용하였다.
사파이어 기판의 표면 거칠기는 레이저 리프트오프 이후에 평탄한 GaN 표면을 얻기 위한 중요한 프로세스 파라미터이다. 레이저 리프트오프 동안 폴리싱되지 않은 사파이어 표면을 사용할 경우, GaN 표면은 거칠며, 따라서 최종 장치를 형성한 후 거친 표면의 열악한 반사성으로 인해 LED 장치의 열악한 광 출력이 얻어진다. 그러나, 폴리싱된 표면을 사용할 경우, 평탄한 GaN 표면을 얻을 수 있기 때문에, 보다 높은 광 출력을 얻을 수 있다. 그러나, 레이저 빔이 폴리싱된 사파이어 표면상에서 국지화되어 있기 때문에, 보다 낮은 레이저 빔 에너지를 가진 영역에 비해서 보다 높은 레이저 빔 전력이 조사된 영역은 GaN 표면상에 크래킹을 초래할 수 있다. 따라서, 높은 수율의 레이저 리프트오프 프로세스와 높은 장치 성능을 동시에 얻기 위해서는 사파이어 웨이퍼의 최적 표면 거칠기를 선택하는 것이 유용하다. 종래 기술에 따르면, 폴리싱된 사파이어 표면 상의 균일한 레이저 빔 분포를 얻기 위해서 샌드 블라스팅 (sand blasting) 이 흔히 사용되지만, 샌드 블라스팅은 동일한 표면 거칠기를 계속적으로 얻기 위한 반복성이 없으며 신 뢰성이 떨어진다. 본 발명에 있어서, 사파이어 표면 상의 균일한 레이저 빔 에너지 분포를 얻기 위해 248nm UV 레이저에 대해 투명한 재료로 구성된 확산 매체 (552) 가 레이저 빔과 사파이어 기판 사이에 배치되며, 이로써 레이저 리프트오프 프로세스 수율을 향상시킨다. 확산 매체의 RMS 표면 거칠기는 30㎛ 미만으로 설정되며, 확산기 (diffuser) 로서 사파이어를 사용하였다.
도 7을 참조하면, 레이저 리프트오프 이후에, 레이저 리프트오프 동안 GaN의 분해로부터 과잉의 Ga 액적 (503) 이 얻어지며, 이를 HCl 용액 (HCl:H2O=1:1, 실온) 으로 세정하거나 HCl 증기를 사용하여 30초간 끓인다. 실온에서 Ga이 용융되기 때문에, 레이저 리프트오프 동안 Ga이 액체 상태로 형성되며; 따라서 염소계 산성 용액으로 세정될 수 있다.
도 8은 레이저 리프트오프 이후의 부분적으로 형성된 반도체 구조체를 도시한다. n형 GaN 에피텍셜층을 노광하기 위해, 임의의 버퍼층 (예컨대, GaN, AlN, InN, InGaN 및 AlGaN) 을 드라이 에칭에 의해, 유리하게 유도결합 반응성 이온 에칭 (ICP RIE; inductively coupled reactive ion etching) 을 사용하여 제거한다. 노광된 n-GaN 표면을 더 에칭함으로써 자동적으로 평평한 표면을 만들고, n-GaN 표면에 대해 ICP 폴리싱을 또한 수행한다. 평탄하고 평평한 n-GaN 표면을 얻는 것은 낮은 저항의 금속 콘택트를 형성하는데 특히 유용하다. 평평한 n-GaN 표면 형태를 형성하기 위해 ICP RIE 프로세스에 있어서 염소계 기체 혼합물이 특히 유효하다. 이러한 표면 평탄화 프로세스에 대한 ICP 에칭 조건은 다 음과 같다:
● 총 유량: 100 sccm
● 자계 강도: 15 gauss
● 기판 온도: 70℃
● 기체 혼합물: 100% Cl2
● 전력/바이어스전압: 600W/-300V
● 동작 압력: 30mTorr
ICP 폴리싱 이후에 얻어지는 표면 거칠기는 RMS 값으로 10Å 미만이다.
도 9를 참조하면, GaN 표면 평탄화 이후에, 본 발명의 일 양태에 있어서, GaN 표면을 더 에칭함으로써 구면 렌즈형상 표면 형태를 형성한다. GaN과 공기 간의 굴절률 차이로 인해, GaN 표면이 평평할 경우에 GaN 반도체 활성층으로부터 생성된 광자 (photon) 가 반도체 재료로 다시 반사된다. 이 내부적인 반사로 인해 열악한 광 추출이 얻어져서, 반도체 활성층에서 다량의 광자가 발생되더라도 장치의 광 출력을 저하시킬 수도 있다. 따라서, 스넬의 법칙에 의한 광자의 탈출 각도를 감소시키기 위해 텍스쳐링된 표면 형태를 갖는 GaN 표면을 제작하는 것이 유리하다. 구면 렌즈 형상이 다른 표면 텍스쳐링된 형태에 비해 가장 유효하다고 알려져 있다. ICP RIE는 에칭 조건을 조절함으로써 GaN 표면의 구면 렌즈를 제조하는데 유효하게 사용된다. 구면 렌즈의 피쳐 사이즈는 ICP 에칭 이후 직경이 대략 1∼5㎛이다. 표면 텍스쳐링 프로세스에 대한 ICP 에칭 조건은 다음과 같다:
● 총 유량: 100 sccm
● 자계 강도: 15 gauss
● 기판 온도: 70℃
● 기체 혼합물: 30%BCl3/60%C12/10%Ar
● 전력/바이어스전압: 600W/-300V
● 동작 압력: 30mTorr
n-GaN 표면의 접촉영역은 표면 텍스쳐링 에칭 프로세스 동안 보호되는 것이, 평평한 n-GaN 표면을 유지하여 양호한 금속 콘택트를 형성하기 위해 더욱 유용하다. 6㎛ 두께의 포토레지스트 (PR) 막을 사용하여 ICP 에칭 이전에 n-콘택트 영역을 마스킹한다. ICP 에칭 이후에 PR 제거기 또는 아세톤을 사용하여 PR 마스크를 제거한다.
도 10을 참조하면, 수직형 장치의 전류 확산을 향상시키기 위해, n-GaN LED 표면 (504) 상에 n형 ITO 투명 콘택트 (530) 를 형성한다. 이 도면은 ITO층과의 파도모양의 GaN층 계면을 도시하고 있다. ITO 분해는 10wt% SnO2/90wt% In2O3이며, 전자빔 증발기 또는 스퍼터링 시스템을 사용하여 실온에서 약 75∼200nm 두께의 ITO막의 층을 증착한다. 튜브 로 (tube furnance) 내에서 N2 분위기하에서 5분간 ITO 막 증착 이후에 어닐링을 수행한다. 어닐링 온도는 300℃∼500℃ 에서 변한다. ITO 막의 최소 저항률은 어닐링 온도 350℃ 에서 N2 분위기하에서 약 10-4Ωcm이다. 460nm에서 투과율은 동일한 어닐링 온도에서 95% 이상이다.
ITO 투명 콘택트 형성 이후에, n-ITO 표면 상에 Ti 및 Al을 포함하는 n-콘택트 (540) 를 형성한다. 다수의 콘택트가 형성되기 때문에, 540a, 540b, 540c 등이라고 부호를 붙였다. 장치의 중심 대신에 장치의 코너에 n-콘택트를 형성한다는 점에 주의한다. 통상, 중심 콘택트가 그 대칭 위치로 인해 가장 유효한 전류경로이기 때문에 수직형 구조체 장치의 경우에 금속 콘택트가 중심에 형성된다. 그러나, 종래의 수직형 구조체 장치와는 다르게, n형 금속 콘택트 아래에 이미 형성된 ITO 투명 콘택트 때문에 이 신규한 수직형 구조체 장치에서는 장치의 코너에 콘택트를 형성할 수 있다. 코너에 금속 콘택트를 배치함으로써, 장치 패키징 이후에 본딩 패드 또는 본딩 와이어로부터의 섀도우 효과 (shadowing effect) 가 없으며, 섀도우 효과는 장치의 중심에 불투명한 금속 콘택트가 위치하고 있는 경우이다. 따라서, 이 신규한 장치 설계로 인해 보다 높은 광 출력을 얻을 수 있다. n-콘택트 (540) 는 Ti 및 Al을 포함한다. n-콘택트 금속의 두께는 각각 Ti에 대해 5nm, Al에 대해 200nm이다. n-콘택트 금속층과 패드 금속 간의 양호한 접착을 달성하기 위해, 접착층으로서 Al의 최상부에 20nm Cr이 증착된다. 패드 금속 증착을 위해, 진공을 파괴하지 않고 전자빔 증발 챔버내에서 연속하여 Cr의 최상부에 1㎛ 두께의 금을 증착한다. 오믹 콘택트를 형성하기 위해, 로 내에서 250℃에서 10분간 N2 주변 분위기하에서 n-콘택트 금속을 어 닐링한다.
도 11은 장치 격리를 위한 기술을 도시한다. GaN 표면을 세정한 후, MICP (magnetized inductively coupled plasma; 자화된 유도 결합 플라즈마) 드라이 에칭법에 의해 개별 장치를 격리시킨다. MICP는 다른 드라이 에칭법에 비해 에칭 속도를 가속화시킬 수 있다. 이는 에칭 프로세스 동안 포토레지스트 소성을 방지하는데 특히 유용하다. MICP는 종래의 ICP에 비해 약 2배의 에칭속도를 제공한다. 금속 기판이 금속 또는 산화물 마스크들을 제거하기 위해 도입된 화학약품들에 의해 손상될 수도 있기 때문에 금속 지지체를 갖는 수직형 장치들의 프로세싱에 대해 빠른 에칭속도가 제의되고 있다. 따라서, 다이 격리 에칭을 위한 포토레지스트 마스크를 사용하기 위해, 빠른 에칭법이 유용하다. 격리 트렌치 (isolation trench) 치수는 30㎛ 너비 및 3.5㎛ 깊이를 가진다. 장치 격리를 위한 MICP 드라이 에칭 조건은 다음과 같다:
● 총 유량: 100 sccm
● 자계 강도: 15 gauss
● 기판 온도: 70℃
● 기체 혼합물: 40%BCl3/40%C12/20%Ar
● 전력/바이어스전압: 600W/-300V
● 동작 압력: 30mTorr
● 에칭 깊이: 3.5㎛
● 에칭 마스크: 포토레지스트 (AZ9262) (두께: 24㎛)
도 12는 본 발명의 실시형태에 따른 부분적으로 형성된 반도체 구조체의 패시베이션 증착을 위한 기술을 도시한다. 패시베이션 층 (536) 을 증착하여, 외부의 위험 환경으로부터 장치를 보호하고 패시베이션 층과 GaN 간의 굴절률을 조절함으로써 광 출력을 증가시킨다. 일 양태에 있어서, 수직형 장치는 SiO2 박막에 의해 보호막이 입혀진다. 그 막은 PECVD (플라즈마 보조 화학 기상 증착) 에 의해 250℃에서 증착된다. 막 두께는 최적의 반사율 및 투명도를 위해 80nm로 유지된다.
도 13에 도시된 바와 같이, 에칭법에 의해 분리되는 장치는 SiO2 패시베이션층 (536) 위의 포토레지스트 (PR) 막 (538) 에 의해 더욱 보호된다. PR에 의해 장치를 더욱 보호하는 이유는, 장치를 분리하기 위해 사용되는 염소계 Cu 에천트가 ITO층뿐만 아니라 SiO2 패시베이션층을 손상시키는 경우가 있어서, 장치 분리 이후에 장치를 열화시킬 수도 있기 때문이다. 사용된 PR 두께는 6㎛이다. 이 PR층은 또한 BOE (SiO2 에천트) 용액에 의한 Au 패드 개방 화학 프로세스 동안 영향을 받지 않는다.
도 14에 도시된 바와 같이, 패시베이션층 증착 및 PR 코팅 이후에, 용제를 사용하여 GaN/금속 지지 웨이퍼로부터 구멍 뚫린 지지체 웨이퍼 캐리어를 제거한다. 아세톤에 0.5∼1시간동안 GaN/금속 웨이퍼를 침지하여 구멍 뚫린 지지 웨이퍼 캐리어로부터 전도성 접착제층을 용해시킴으로써 디본딩 프로세스를 수행한 다. 분리된 GaN/금속 웨이퍼를 또한 초음파 세정기내에서 이소프로판올에 의해 침지시켜 세정한다. GaN 장치 표면을 린스 또는 드라이어를 사용하여 DI 워터에 의해 더 세정한다. 마스크 스트립 또는 에칭 프로세스 중 어느 하나를 수행하기 위해, 디본딩된 웨이퍼를 강성 내부식성 금속 또는 플라스틱 링 상에 장착된 폴리머계 지지막 (550) 에 부착한다. 일 양태에 있어서, 본 발명에서는 표준 청색 지지 테이프 또는 UV 지지막을 사용한다.
도 15는 본 발명의 실시형태에 따른 복수의 완료된 장치들을 도시한다.
도 16은 본 발명의 실시형태에 따른 완료된 장치를 도시한다.
도 17은 본 발명의 실시형태에 따른 방법을 수행하기 위한 단계들을 나타낸 플로우차트를 도시한다. 일반적으로, 이 실시형태는 증착 이후에 금속층을 마스킹함으로써 수행될 수 있다. 이 경우, 단계들은 지지 구조체에 부착된 반도체 구조체를 부분적으로 형성하는 단계를 포함하며, 부분적으로 형성된 반도체 구조체는 복수의 부분적으로 형성된 장치들을 포함한다. 부분적으로 형성된 반도체 구조체 위에 금속층을 증착한다. 반도체 구조체의 형성을 완료한다. 금속층의 표면 위에 마스크층을 형성하고, 마스크층은 장치들 각각이 서로 분리되기에 바람직한 레인 (lane) 을 남기는 복수의 직사각형 형태로 형성된다. 레인이 위치하는 금속층을 제거하고, 마스크층은 직사각형 아래의 금속층을 보호한다. 금속층이 제거된 부위에 인접한 장치들을 분리한다. 그리고, 장치들로부터 마스크층을 제거한다. 이 방법은 또한 프로세스의 어떤 단계들 사이에 웨이퍼 캐리어에 금속층을 고정하는 단계를 포함할 수 있다. 여기에 기재된 단계들은 도 18 내지 도 32를 참조하여 더욱 상세하게 설명한다. 도 17은 도 2의 플로우차트와 공통인 단계들을 다수 포함하므로, 상술한 설명이 도 17의 플로우차트에 기재된 다수의 단계들에 적용 가능하다.
도 18은 본 발명의 실시형태에 따른 부분적으로 형성된 반도체 구조체에 의해 사용되는 부분적인 마스크층 (520) 을 도시한다. 예시적인 패턴은 반도체 장치들이 되는 영역들을 노광하는 일련의 그리드 라인들 또는 스트리트 라인들 (또는 레인들) 이다. 마스킹층은 장치들이 구성 후 분리될 수도 있도록 구성됨에 따라 장치들간의 분리를 제공한다.
도 19는 본 발명의 실시형태에 따라 사파이어 기판 상에 성장된 에피텍셜 웨이퍼를 포함하는 부분적으로 형성된 반도체 구조체를 도시한다. 사전패터닝 분리법 (pre-patterning separation method) 에 의해 분리되는 반도체 장치에 대하여, 도 19에 도시된 바와 같이 Au 중간층 증착 이후에 Au 표면상에 마스크 패턴을 형성한다. 마스크층은, 장치들 각각이 형성되기에 바람직한 개구부를 남기는 그리드 패턴으로 형성되었다. 일 양태에 있어서, 전체 표면에 걸쳐서 균일한 마스크층을 배치하고 마스크에서 원하지 않는 부분을 노광하고 세정함으로써 마스크를 준비한다. 종래의 스핀코팅 박막 포토레지스트 리소그래피법 (10㎛이하) 에 비하여, GaN/p-금속/Cr 또는 Ti/Au층 아래에 두꺼운 금속 지지막 (>50㎛) 을 형성하기 위해 드라이 막 적층형 후막 포토레지스트 (>50㎛) 를 사용한다. 후막 포토레지스트 적층체는 가열 및 압력에 의해 Au 중간층 표면에 적용된다. 50㎛ 폭의 장치 스트리트 폭을 갖는 마스크 패턴을 사용하여 포토리소그래피 프로세스를 수행한다. 패터닝 및 현상 이후에, Au 표면 상에 메시 구조의 포토레지스트 후막의 네트워크를 형성한다. 이 프로세스는 30㎛ 폭 및 30㎛ 높이 만큼 작은 장치 갭 및 장치 높이를 갖는 장치를 커버할 수 있다. 이 후막 포토레지스트는 장치 제조 프로세스의 종료시까지 남는다.
도 20은 본 발명의 실시형태에 따라 금속층이 위에 증착된 부분적으로 형성된 반도체 구조체를 도시한다. 제조 단계들은 도 4를 참조하여 설명한 것과 유사하다.
도 21은 본 발명의 실시형태에 따라 구멍 뚫린 웨이퍼 캐리어에 부착된 부분적으로 형성된 반도체 구조체를 도시한다. 제조 단계들은 도 5를 참조하여 설명한 것과 유사하다.
도 22는 본 발명의 실시형태에 따라 부분적으로 형성된 반도체 구조체로부터 사파이어 기판을 제거하기 위해 레이저 리프트오프를 수행하는 기술을 도시한다. 제조 단계들은 도 6을 참조하여 설명한 것과 유사하다.
도 23은 본 발명의 실시형태에 따라 부분적으로 형성된 반도체 구조체로부터 사파이어 기판을 제거하기 위해 레이저 리프트오프를 수행하는 기술을 도시하고, 또한 레이저 리프트오프 이후 GaN 표면 상의 Ga 액적을 도시한다. 제조 단계들은 도 7을 참조하여 설명한 것과 유사하다.
도 24는 본 발명의 실시형태에 따라 부분적으로 형성된 반도체 구조체의 GaN LED 층을 처리하는 기술을 도시한다. 제조 단계들은 도 8을 참조하여 설명한 것과 유사하다.
도 25는 본 발명의 실시형태에 따른 부분적으로 형성된 반도체 구조체를 도시한다. 제조 단계들은 도 9를 참조하여 설명한 것과 유사하다.
도 26은 본 발명의 실시형태에 따라 콘택트 패드가 위에 부착된 부분적으로 형성된 반도체 구조체를 도시한다. 제조 단계들은 도 10을 참조하여 설명한 것과 유사하다.
도 27은 본 발명의 실시형태에 따라 부분적으로 형성된 반도체 구조체의 장치 격리를 위한 기술을 도시한다. 제조 단계들은 도 11을 참조하여 설명한 것과 유사하다.
도 28은 본 발명의 실시형태에 따라 부분적으로 형성된 반도체 구조체의 패시베이션 증착을 위한 기술을 도시한다. 제조 단계들은 도 12를 참조하여 설명한 것과 유사하다.
패터닝법은 에칭법의 도 13에 도시된 바와 같이 포토레지스트층을 증착하는 단계를 포함하지 않는다. 이는 패터닝법에서 설명된 장치 분리 단계들은 금속층들 (510, 512, 514) 을 에칭하기보다는 장치들간의 패턴 (520) 을 제거하는 것에 관련되기 때문이다.
도 29는 본 발명의 실시형태에 따라 부분적으로 형성된 반도체 구조체의 Au 중간층 에칭을 도시한다. 장치 격리 에칭 동안 또는 염화칼륨과 같은 특정 금 에칭 화학약품을 사용하는 것 중 어느 하나에 의해 Au 중간층 (510) 을 제거한다. Au 중간층이 스트리트를 따라 제거되면, 그후 남은 마스크 (520) 를 세정함으로써 장치들을 분리할 수 있다.
도 30은 본 발명의 실시형태에 따라 장치들을 분리하여 그 장치들을 지지 테이프 상에 지지하기 위한 기술을 도시한다. 이 도면은 복수의 직사각형 금속부분을 남기고 금속층으로부터 스트립 또는 제거되는 원래의 포토레지스트 마스크 (520) 를 도시하고 있으며, 복수의 직사각형 금속부분은 원래의 포토레지스트 마스크를 제거한 후 지지 테이프 상에 지지된 개별 장치들이다. 지지 테이프는 스트립 화학약품에 불활성이다. 이로써, 장치들을 거의 또는 전혀 손상시키지 않고 용이하게 분리할 수 있다.
도 31은 본 발명의 실시형태에 따른 복수의 완료된 장치들을 도시한다.
도 32는 본 발명의 실시형태에 따른 완료된 장치를 도시한다.
본 발명은 종래 기술 보다 수율이 높다는 이점이 있다. 또한, 보다 저가의 장비를 사용하여 장치들을 용이하게 분리할 수 있다. 단위 시간당 그리고 달러당 장치들의 제조율이 증대된다.
이상, 본 발명의 대표적인 실시형태 및 최상의 모드에 대하여 설명하였지만, 다음의 청구범위들에 의해 정의되는 본 발명의 주제 및 범위를 벗어나지 않는 한 상술한 실시형태는 다양하게 변형 및 변화될 수 있다.

Claims (27)

  1. (a) 지지 구조체에 부착된 반도체 구조체를 부분적으로 형성하는 단계로서, 상기 부분적으로 형성된 반도체 구조체는 복수의 부분적으로 형성된 장치들을 포함하며, 상기 부분적으로 형성된 장치들은 하나 이상의 연결층에 의해 서로 부착되어 있는, 상기 반도체 구조체를 부분적으로 형성하는 단계;
    (b) 상기 부분적으로 형성된 장치들의 적어도 일부 위에 부분적인 마스크층을 형성하는 단계;
    (c) 상기 연결층을 에칭하여 상기 장치들을 분리하는 단계; 및
    (d) 상기 부분적인 마스크층을 제거하는 단계를 포함하는, 반도체 구조체의 제조 및 분리 방법.
  2. 제 1 항에 있어서,
    상기 단계 (a)와 (b) 사이에 상기 부분적으로 형성된 장치들의 적어도 일부 상에 산화물 패시베이션층을 증착하는 단계를 더 포함하는, 반도체 구조체의 제조 및 분리 방법.
  3. 제 1 항에 있어서,
    상기 단계 (a)는, 상기 장치들 위에 장치 마스크층을 형성하는 단계, 상기 하나 이상의 연결층까지 상기 장치들 사이의 반도체 구조체를 부분적으로 에칭하는 단계, 및 상기 장치 마스크를 제거하는 단계를 포함하는, 반도체 구조체의 제조 및 분리 방법.
  4. 제 1 항에 있어서,
    상기 장치들의 GaN층을 그 위에 파도 모양을 생성하도록 처리하는 단계를 더 포함하는, 반도체 구조체의 제조 및 분리 방법.
  5. 제 1 항에 있어서,
    다이 팽창 및 연속적인 패키징 프로세스들에 적합하고 베이스 에칭 화학약품에 대해 불활성인 폴리머계 지지막 상에 상기 장치들을 개별적으로 장착하는 단계를 더 포함하는, 반도체 구조체의 제조 및 분리 방법.
  6. 제 5 항에 있어서,
    상기 반도체 장치들을 화학적 에칭하기 전에 폴리머층 및 화학적 불활성 산화물층에 의해 보호하는, 반도체 구조체의 제조 및 분리 방법.
  7. 제 6 항에 있어서,
    장치 분리 프로세스 이후에 상기 산화물층은 상기 장치 표면상에 남아 있지만, 상기 폴리머 보호층은 스트립되는, 반도체 구조체의 제조 및 분리 방법.
  8. 제 5 항에 있어서,
    상기 에칭 화학약품은 염소를 포함하는 용액인, 반도체 구조체의 제조 및 분리 방법.
  9. 제 6 항에 있어서,
    에칭법은 에칭 용액에 화학적 제트 스프레이법 (chemical jet spray) 또는 침지법 중 어느 하나인, 반도체 구조체의 제조 및 분리 방법.
  10. 제 6 항에 있어서,
    염화칼륨과 같은 금 에천트에 의해 Au 층을 에칭할 수 있는, 반도체 구조체의 제조 및 분리 방법.
  11. (a) 지지 구조체에 부착된 반도체 구조체를 부분적으로 형성하는 단계로서, 상기 부분적으로 형성된 반도체 구조체는 복수의 부분적으로 형성된 장치들을 포함하는, 상기 반도체 구조체를 부분적으로 형성하는 단계;
    (b) 상기 부분적으로 형성된 반도체 구조체의 표면 위에 금속층을 증착하는 단계;
    (c) 상기 반도체 구조체의 형성을 완료하는 단계;
    (d) 상기 금속층의 표면 위에 마스크층을 형성하는 단계로서, 상기 마스크층은 상기 장치들 각각이 서로 분리되기에 바람직한 레인 (lane) 을 남기는 복수의 직사각형들로 형성되는, 상기 마스크층을 형성하는 단계;
    (e) 상기 레인이 위치하고 있는 상기 금속층을 제거하는 단계로서, 상기 마스크층은 상기 직사각형들 아래의 상기 금속층을 보호하는, 상기 금속층을 제거하는 단계;
    (f) 상기 금속층이 제거된 부위에 인접한 장치들을 분리하는 단계; 및
    (g) 상기 장치들로부터 상기 마스크층을 제거하는 단계를 포함하는, 반도체 장치의 제조 방법.
  12. 제 11 항에 있어서,
    상기 단계 (b)와 (c) 사이에 상기 금속층을 웨이퍼 캐리어에 고정하는 단계 및 상기 단계 (c)와 (d) 사이에 상기 웨이퍼 캐리어로부터 상기 금속층을 제거하는 단계를 더 포함하는, 반도체 장치의 제조 방법.
  13. (a) 지지 구조체에 부착된 반도체 구조체를 부분적으로 형성하는 단계로서, 상기 부분적으로 형성된 반도체 구조체는 복수의 부분적으로 형성된 장치들을 포함하는, 상기 반도체 구조체를 부분적으로 형성하는 단계;
    (b) 상기 부분적으로 형성된 반도체 구조체의 표면 위에 부분적인 마스크층을 형성하는 단계로서, 상기 부분적인 마스크층은 상기 장치들 각각이 형성되기에 바람직한 개구부를 남기는 그리드 패턴으로 형성되는, 상기 부분적인 마스크층을 형성하는 단계;
    (c) 상기 부분적인 마스크층에 의해 상기 표면이 덮이지 않는 상기 개구부에서 상기 부분적으로 형성된 반도체 구조체 위에 금속층을 증착하는 단계;
    (d) 상기 반도체 구조체의 형성을 완료하는 단계;
    (e) 상기 부분적인 마스크층을 제거하는 단계; 및
    (f) 상기 부분적인 마스크층이 제거된 부위에 인접한 장치들을 분리하는 단계를 포함하는, 반도체 구조체의 제조 및 분리 방법.
  14. 제 13 항에 있어서,
    상기 단계 (c)와 (d) 사이에 상기 금속층을 웨이퍼 캐리어에 고정하는 단계 및 상기 단계 (d)와 (e) 사이에 상기 웨이퍼 캐리어로부터 상기 금속층을 제거하는 단계를 더 포함하는, 반도체 구조체의 제조 및 분리 방법.
  15. 제 13 항에 있어서,
    상기 단계 (d)와 (e) 사이에 상기 부분적으로 형성된 장치들의 적어도 일부 상에 산화물 패시베이션층을 증착하는 단계를 더 포함하는, 반도체 구조체의 제조 및 분리 방법.
  16. 제 13 항에 있어서,
    상기 단계 (d)는, 상기 장치들 위에 장치 마스크층을 형성하는 단계, 상기 부분적인 마스크층까지 상기 장치들 사이의 상기 반도체 구조체를 부분적으로 에칭 하는 단계 및 상기 장치 마스크를 제거하는 단계를 포함하는, 반도체 구조체의 제조 및 분리 방법.
  17. 제 13 항에 있어서,
    상기 장치들의 GaN층을 그 위에 파도 모양을 생성하도록 처리하는 단계를 더 포함하는, 반도체 구조체의 제조 및 분리 방법.
  18. 제 13 항에 있어서,
    다이 팽창 및 연속적인 패키징 프로세스들에 적합하고 베이스 에칭 화학약품에 대해 불활성인 폴리머계 지지막 상에 상기 장치들을 개별적으로 장착하는 단계를 더 포함하는, 반도체 구조체의 제조 및 분리 방법.
  19. 제 17 항에 있어서,
    상기 반도체 장치들을 화학적 에칭하기 전에 화학적 불활성 산화물층에 의해 보호하는, 반도체 구조체의 제조 및 분리 방법.
  20. 제 17 항에 있어서,
    상기 스트립 화학약품은 (OH)- 함유 화학약품과 같은 염소계 산성 화학약품을 포함하는 용액인, 반도체 구조체의 제조 및 분리 방법.
  21. 제 18 항에 있어서,
    상기 에칭법은 에칭 용액에 화학적 제트 스프레이법 또는 침지법 중 어느 하나인, 반도체 구조체의 제조 및 분리 방법.
  22. 제 18 항에 있어서,
    염화칼륨과 같은 금 에천트에 의해 Au 층을 에칭할 수 있는, 반도체 구조체의 제조 및 분리 방법.
  23. 제 1 항에 기재된 반도체 구조체의 제조 및 분리 방법에 의해 제조된, 반도체 장치.
  24. 제 11 항에 기재된 반도체 장치의 제조 방법에 의해 제조된, 반도체 장치.
  25. 제 13 항에 기재된 반도체 구조체의 제조 및 분리 방법에 의해 제조된, 반도체 장치.
  26. (a) 지지 구조체에 부착된 반도체 구조체를 부분적으로 형성하는 단계로서, 상기 부분적으로 형성된 반도체 구조체는 복수의 부분적으로 형성된 장치들을 포함하며, 상기 부분적으로 형성된 장치들은 하나 이상의 연결층에 의해 서로 부착되어 있는, 상기 반도체 구조체를 부분적으로 형성하는 단계;
    (b) 상기 부분적으로 형성된 장치들의 적어도 일부 위에 부분적인 마스크층을 형성하는 단계;
    (c) 상기 연결층을 에칭하여 상기 장치들을 분리하는 단계; 및
    (d) 상기 부분적인 마스크층을 제거하는 단계를 포함하는, 방법에 의해 제조된, 반도체 장치.
  27. (a) 지지 구조체에 부착된 반도체 구조체를 부분적으로 형성하는 단계로서, 상기 부분적으로 형성된 반도체 구조체는 복수의 부분적으로 형성된 장치들을 포함하는, 상기 반도체 구조체를 부분적으로 형성하는 단계;
    (b) 상기 부분적으로 형성된 반도체 구조체의 표면 위에 부분적인 마스크층을 형성하는 단계로서, 상기 부분적인 마스크층은 상기 장치들 각각이 형성되기에 바람직한 개구부를 남기는 그리드 패턴으로 형성되는, 상기 부분적인 마스크층을 형성하는 단계;
    (c) 상기 부분적인 마스크층에 의해 상기 표면이 덮이지 않는 상기 개구부에서 상기 부분적으로 형성된 반도체 구조체 위에 금속층을 증착하는 단계;
    (d) 상기 반도체 구조체의 형성을 완료하는 단계;
    (e) 상기 부분적인 마스크층을 제거하는 단계; 및
    (f) 상기 부분적인 마스크층이 제거된 부위에 인접한 장치들을 분리하는 단계를 포함하는, 방법에 의해 제조된, 반도체 장치.
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