KR20080064611A - 금속층 상에 형성된 금속 산화물의 식각 방법 - Google Patents

금속층 상에 형성된 금속 산화물의 식각 방법 Download PDF

Info

Publication number
KR20080064611A
KR20080064611A KR1020070001702A KR20070001702A KR20080064611A KR 20080064611 A KR20080064611 A KR 20080064611A KR 1020070001702 A KR1020070001702 A KR 1020070001702A KR 20070001702 A KR20070001702 A KR 20070001702A KR 20080064611 A KR20080064611 A KR 20080064611A
Authority
KR
South Korea
Prior art keywords
metal oxide
etching
metal
layer
oxide layer
Prior art date
Application number
KR1020070001702A
Other languages
English (en)
Inventor
정석재
황순원
이정현
김연희
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020070001702A priority Critical patent/KR20080064611A/ko
Priority to US11/987,738 priority patent/US20080164238A1/en
Publication of KR20080064611A publication Critical patent/KR20080064611A/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23GCLEANING OR DE-GREASING OF METALLIC MATERIAL BY CHEMICAL METHODS OTHER THAN ELECTROLYSIS
    • C23G5/00Cleaning or de-greasing metallic material by other methods; Apparatus for cleaning or de-greasing metallic material with organic solvents
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32Gas-filled discharge tubes
    • H01J37/32009Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082Radio frequency generated discharge
    • H01J37/321Radio frequency generated discharge the radio frequency energy being inductively coupled to the plasma
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40Capacitors
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011Manufacture or treatment of multistable switching devices
    • H10N70/061Patterning of the switching material
    • H10N70/063Patterning of the switching material by etching of pre-deposited switching material layers, e.g. lithography
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20Multistable switching devices, e.g. memristors
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801Constructional details of multistable switching devices
    • H10N70/821Device geometry
    • H10N70/826Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801Constructional details of multistable switching devices
    • H10N70/881Switching materials
    • H10N70/883Oxides or nitrides
    • H10N70/8833Binary metal oxides, e.g. TaOx

Abstract

본 발명은 금속층 상에 형성된 금속 산화물 식각 방법에 관한 것이다. (가) 금속층, 상기 금속층 상에 형성된 금속 산화층 및 상기 금속 산화층 상에 패턴이 형성된 포토 레지스트가 형성된 시편을 마련하여 반응 챔버 내에 장착하는 단계; (나) 상기 포토 레지스트에 의해 노출된 상기 금속 산화층을 Cl2 가스를 포함하는 유도결합형 플라즈마 공정에 의해 식각하는 제 1식각 단계; 및 (다) 상기 금속 산화층의 식각 영역에 존재하는 잔유물을 BCl3 가스를 포함하는 유도결합형 플라즈마 공정에 의해 식각하는 제 2식각 단계;를 포함하는 금속층 상에 형성된 금속 산화물의 식각 방법을 제공한다.

Description

금속층 상에 형성된 금속 산화물의 식각 방법{Etching Method of Metal Oxide on Metal layer}
도 1a 내지 도 1c는 종래 기술에 의한 금속 전극 상에 형성된 산화물의 식각 공정을 나타낸 단면도이다.
도 2a 내지 도 2c는 본 발명의 실시예에 의한 금속층 상에 형성된 산화물의 식각 방법을 나타낸 단면도이다.
도 3a 및 도 3b는 도 2b에 나타낸 1차 식각 공정 후의 시편 표면을 찍은 SEM(scanning electron microscope) 이미지이다.
도 4a 및 도 4b는 도 2c에 나타낸 2차 식각 공정 후의 시편 표면을 찍은 SEM(scanning electron microscope) 이미지이다.
도 5는 유도결합형 플라즈마 공정 챔버를 개략적으로 나타낸 단면도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
11, 21... 금속 전극 12, 22... 금속 산화층
13... 포토 레지스트 14, 24... 잔유물
15... 혼합층 51... 공정 챔버
52... 가스 공급부 53... 시편
54... 기판 안착부 55... 메인 파워
56... 바이어스 인가부
1. 발명의 분야
본 발명은 금속 산화물의 식각 방법에 관한 것으로 보다 상세하게는 유도 결합형 플라즈마 공정을 이용하여 금속 전극 상에 형성된 금속 산화물 식각 시 잔유물을 남기지 않고 제거할 수 있는 금속층 상에 형성된 금속 산화물 식각 방법에 관한 것이다.
2. 관련 기술의 설명
반도체 소제 제조 기술은 박막의 증착 공정 및 식각 공정을 포함한다. 반도체 캐패시터나 저항성 메모리 소자의 제조 공정에서는 전극 상에 산화층을 형성하고 산화층을 식각하는 공정이 일반적으로 행해진다. 최근 귀금속 전극(noble metal electrode) 상에 전이 금속 산화물을 형성시킨 저항성 메모리 소자(resistive memory device)에 관한 연구가 행해지면서, 금속 전극 상에 형성된 금속 산화물 식각 공정의 중요성이 강조되고 있다.
일반적으로 금속 박막은 용이하게 식각하기 쉽지 않으며, 특히 금속 산화물 박막의 경우 식각 공정 시 식각 가스와의 반응성이 낮아 식각 공정이 이루어지기 어려운 문제점이 있다. 종래에는 Ar 가스의 이온 빔을 대상 물질에 조사하여 식각하는 이온 밀링(ion milling) 공정이 행해졌다. 그러나, 이온 밀리 공정은 식각이 끝난 뒤, 피식각 물질이 박막 측면에 재증착되어 부산물을 남기게 되며, 원치 않는 깊이까지 식각하여 undercut을 유발하고, 측면 식각 형상의 불량으로 인한 박막에 손상을 유발하는 문제점이 있다.
최근 RIE(reactive ion etching : 반응성 이온 에칭)를 이용하여 금속전극 상에 형성된 금속 산화층의 식각이 시도되고 있다. 그러나, 잔유물 형성을 방지할 수 있는 휘발성 있는 식각 잔유물을 생성하기 어렵다. 따라서, 이를 극복하기 위해서는 섭씨 약 300도 이상의 고온에서 식각을 수행해야 하는데, 이는 잔존한 박막 및 이를 포함하는 반도체 소자에 열적 결함(thermal damage)을 발생시키는 문제점이 있다.
도 1a 내지 도 1c는 종래 기술에 의한 금속 전극 상에 형성된 산화물의 식각 공정을 나타낸 단면도이다.
도 1a를 참조하면, Pt와 같은 귀금속(noble metal)으로 형성된 전극(11) 상에 NiO와 같은 금속 산화층(12)이 형성되어 있다. 금속 산화층(12) 상에 포토 레지스트(photoresist)(13)를 위치시키고, RIE와 같은 건식 식각 공정을 이용하여 노출된 금속 산화물(12) 영역을 식각한다.
도 1b를 참조하면, 포토 레지스트가 형성되지 않은 영역의 금속 산화층(12)은 식각되어 전극(11)이 일부 노출된다. 이 때, 식각된 영역의 금속 산화층(12)의 산소 원자(O)가 전극(11) 물질과 결합하여 형성된 잔유물(14)이 전극(11) 상에 형성된다. 잔유물(14)을 제거하기 위하여 O2 애쉬(ashing) 공정을 실시하지만, 큰 효 과가 없다.
도 1c를 참조하면, 전극(11) 상에 금속 산화층(12)을 형성하는 경우, 전극(11)과 금속 산화층(12)이 반응(intermixing)하여 새로운 물질로 형성된 혼합층(15)이 형성될 수 있다. 예를 들어 전극(11)이 Pt이며, 금속 산화층(12)이 NiO인 경우 혼합층(15)은 NiO + Pt로 형성될 수 있다. 도 1b의 잔유물(14)은 혼합층(15)의 존재에 의해 생성될 수 있으며, 특히 섭씨 약 300도 이상의 온도에서 진행되는 RIE 공정의 경우 혼합층(15)의 형성 및 소자의 열화 현상을 가속화 할 수 있다.
본 발명은 종래 기술의 문제점을 해결하기 위한 것으로, 금속층 상에 형성된 금속 산화물을 식각하는 경우, 저온에서 깨끗한 측면 및 단면을 얻을 수 있는 새로운 식각 방법을 제공하는 것을 목적으로 한다.
상기 기술적 과제를 달성하기 위하여, 본 발명에서는 반도체 소자의 식각 방법에 있어서,
(가) 금속층, 상기 금속층 상에 형성된 금속 산화층 및 상기 금속 산화층 상에 패턴이 형성된 포토 레지스트가 형성된 시편을 마련하여 반응 챔버 내에 장착하는 단계;
(나) 상기 포토 레지스트에 의해 노출된 상기 금속 산화층을 Cl2 가스를 포 함하는 유도결합형 플라즈마 공정에 의해 식각하는 제 1식각 단계; 및
(다) 상기 금속 산화층의 식각 영역에 존재하는 잔유물을 BCl3 가스를 포함하는 유도결합형 플라즈마 공정에 의해 식각하는 제 2식각 단계;를 포함하는 금속층 상에 형성된 금속 산화물의 식각 방법을 제공한다.
본 발명에 있어서, 상기 금속층은 Pt, Rh, Au 또는 Ta 등의 귀금속으로 형성된 것을 특징으로 한다.
본 발명에 있어서, 상기 금속 산화층은 NiO, CuO, NbO, TiO, ZrO, ZnO 또는 IrO로 형성된 것을 특징으로 한다.
본 발명에 있어서, 상기 제 1식각 단계 및 상기 제 2식각 단계는 섭씨 0 도 내지 100 도에서 이루어지는 것을 특징으로 한다.
본 발명에 있어서, 상기 제 1식각 단계의 Cl2의 가스 분압은 40 내지 70%인 것을 특징으로 한다.
본 발명에 있어서, 상기 제 2식각 단계의 BCl3의 가스 분압은 40 내지 70%인 것을 특징으로 한다.
이하, 본 발명의 실시예에 의한 금속층 상에 형성된 금속 산화물의 식각 방법에 대해 상세하게 설명하고자 한다. 이 과정에서 도면에 도시된 층이나 각 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것임을 명심하여야 한다.
도 2a 내지 도 2c는 본 발명의 실시예에 의한 금속층 상에 형성된 금속 산화물의 식각 방법을 나타낸 단면도이다. 본 발명의 실시예에 의한 금속층 상에 형성 된 금속 산화물 전극의 식각 방법은 유도결합형 플라즈마(induced coupled plasma : ICP) 공정을 이용한 것을 특징으로 한다.
도 2a를 참조하면, 금속층, 예를 들어 금속으로 형성된 전극(21) 상에 금속 산화층(22)이 형성되어 있으며, 금속 산화층(22) 상에는 마스크인 포토 레지스트(23)가 형성되어 있다. 포토 레지스트(23)는 금속 산화층(22)에 원하는 패턴 형성을 위한 것이다. 전극(21)은 반도체 소자의 전극으로 사용되는 Pt, Rh, Au 또는 Ta 등의 귀금속(noble metal)으로 형성한 것이다. 금속 산화층(22)은 비휘발성 메모리 소자에 사용되는 NiO, CuO, NbO, TiO, ZrO, ZnO 또는 IrO로 형성한다.
도 5는 유도결합형 플라즈마 공정 챔버를 개략적으로 나타낸 단면도이다. 상술한 바와 같이 형성된 시편(53)을 유도결합형 플라즈마 공정 챔버(51)의 기판 장착부(54) 상에 장착한다. 공정 챔버(51) 내에 식각용 플라즈마 발생을 위하여 가스 공급부(52)를 통하여 Cl2 및 Ar과 같은 분위기 가스를 공급한다. 공정 챔버(51) 내의 압력을 조절하면서 메인 파워(55)를 통하여 전압을 인가함으로써 공정 챔버 내에 플라즈마를 발생시킨다.
도 2b 및 도 5를 참조하면, 노출된 금속 산화층(22)을 1차 식각 공정에 의해 제거한다. 1차 식각 공정은 Cl2 가스 및 Ar과 같은 분위기 가스 등의 조합에 의해 실시한다. 여기서, Cl2 가스 분압은 40 내지 70%인 상태에서 플라즈마를 발생시킨다. 플라즈마를 발생시킨 후, 시편(53) 방향으로 바이어스 인가부(56)를 통하여 바이어스를 조절하면서 금속 산화층(22)을 식각한다. 1차 식각 공정에 의해 식각된 금속 산화층(22)의 측면 영역은 식각 부산물의 재증착이 없는 깨끗한 수직 단면 형태로 형성된다. 반면, 노출된 전극(21) 상면에서는 잔유물(24)이 형성된다. 잔유물(24)은 전극(21) 및 금속 산화층(22) 형성 물질이 결합하여 형성된 것이다.
도 2c 및 도 5를 참조하면, 전극(21) 상의 잔유물(24)을 제거하기 위하여 2차 식각 공정을 실시한다. 먼저, 공정 챔버(51) 내의 가스를 외부로 배출한 뒤, BCl3 가스 및 기타 분위기 가스 등을 공정 챔버(51) 내에 주입한다. 일반적인 분위기 가스인 Ar 또는 N2을 사용할 수 있다. 2차 식각 공정에서는 BCl3 분압을 40 내지 70%로 유지하여 전극(21) 상의 잔유물을 제거하는 것이 바람직하다. 그리고, 공정 챔버(51) 내의 압력을 조절하면서 메인 파워(55)를 통하여 전압을 인가함으로써 플라즈마를 발생시킨다. 식각 공정에서, 라디칼의 양과 이온 밀도를 높이기 위해 분압을 적절히 조절함으로써 식각 부산물이 전극(21) 상에 형성된 잔유물(24)을 제거할 수 있다. BCl3의 Cl-는 잔유물(24)의 식각을 진행하면서, B3+는 잔유물(24)의 성분인 산소(O)와 결합하여 기상 상태로 제거됨으로써 잔유물(24)은 제거된다.
본 발명의 실시예에 의한 금속층 상에 형성된 금속 산화물의 식각 방법의 공정 온도는 섭씨 0도 내지 100도의 저온인 것을 특징으로 한다. 상술한 바와 같은 제 1식각 공정 및 제 2식각 공정은 상온에서 진행할 수 있다.
본 발명자는 NiO 금속 산화층 및 Pt 전극으로 형성된 시편에 대해 상술한 방법에 의해 식각 공정을 실시하였다. 공정 중의 시편 표면에 대한 SEM(scanning electron microscope : 주사 전자 현미경) 이미지를 도 3a, 도 3b, 도 4a 및 도 4b 에 나타내었다.
먼저, 기판 상에 Pt를 약 50nm 두께로 증착하여 금속 전극(21)을 형성하였다. 그리고, Pt 상에 NiO 박막을 약 100nm 두께로 증착하여 금속 산화층(22)을 형성하였다. 그리고, 금속 산화층(22) 상에 금속 산화층(22) 식각을 위한 마스크로 i-Line 스테퍼(stepper)를 이용하여 리소그래피 공정을 수행하여 패턴이 형성된 포토 레지스트(23)를 형성하였다. 그리고, 시편을 공정 챔버 내에 장착한 뒤, Cl2 플라즈마를 발생시켜 1차 식각 공정을 수행하여 노출된 금속 산화층(22)을 식각하였다. 이 때, 공정 챔버 내의 압력은 20mTorr이었으며, 인가 바이어스는 100W 였다.
도 3a 및 도 3b는 NiO/Pt 시편에 대해 도 2b에 나타낸 1차 식각 공정 후의 시편 표면을 찍은 이미지이다. 도 3a 및 도 3b를 참조하면, 금속 산화층(22)의 식각 단면은 깨끗하게 식각되었으나, 전극(21) 표면에 돌기형 잔유물(24)이 형성된 것을 알 수 있다. 분석 결과 잔유물(24)은 전극(21) 물질인 Pt의 산화물(Pt + O)였다.
Pt 산화물로 형성된 잔유물(24)을 제거하기 위하여 도 2c와 같은 2차 식각 공정을 진행하였다. BCl3과 분위기 가스(Ar+N2)를 공정 챔버 내에 공급하고 플라즈마를 발생시킨 후, 잔유물(24) 제거를 위한 식각 공정을 진행하였다. 도 4a 및 도 4b는 도 2c에 나타낸 2차 식각 공정 후의 시편 표면을 찍은 SEM(scanning electron microscope) 이미지이다. 도 4a 및 도 4b를 참조하면, 전극(21) 상의 잔유물은 모두 제거되어 매우 깨끗한 전극(21) 표면이 나타난 것을 알 수 있다. BCl3의 Cl 성 분이 잔유물(24)을 식각하면서, B 성분이 산소와 결합하여 전극(21)과 분리된 가스 상태로 존재하는 것으로 판단된다.
상술한 바와 같은 1차 식각 공정 및 2차 식각 공정은 모두 상온(섭씨 25도)에서 진행하였기 때문에, 반도체 소자에 대해 열적 영향을 미치지 않음을 알 수 있다. 결과적으로 Cl2 가스를 이용한 1차 식각 공정에 의해 금속 산화물을 제거하고, BCl3 가스를 이용한 2차 식각 공정에 의해 금속 전극 상에 형성된 금속 산화물 식각 공정으로 반도체 소자에 악영향을 최소화하면서 매우 깨끗한 식각 단면을 얻을 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 따라서, 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
본 발명에 의하면 다음과 같은 효과가 있다.
첫째, 금속 전극 상에 형성된 금속 산화물 식각시 발생하는 잔유물을 효과적으로 제거할 수 있어 매우 깨끗한 식각 단면을 얻을 수 있다.
둘째, 종래의 식각 방법에 비해 상대적으로 저온에서 식각 공정을 실시함으로써 반도체 소자에 대한 열적 데미지를 최소화할 수 있다.
셋째, 잔유물 및 열적 데미지를 최소화 함으로써 반도체 소자 자체의 신뢰성 을 크게 향상시킬 수 있다.

Claims (6)

  1. 금속층 상에 형성된 금속 산화물의 식각 방법에 있어서,
    (가) 금속층, 상기 금속층 상에 형성된 금속 산화층 및 상기 금속 산화층 상에 패턴이 형성된 포토 레지스트가 형성된 시편을 마련하여 반응 챔버 내에 장착하는 단계;
    (나) 상기 포토 레지스트에 의해 노출된 상기 금속 산화층을 Cl2 가스를 포함하는 유도결합형 플라즈마 공정에 의해 식각하는 제 1식각 단계; 및
    (다) 상기 금속 산화층의 식각 영역에 존재하는 잔유물을 BCl3 가스를 포함하는 유도결합형 플라즈마 공정에 의해 식각하는 제 2식각 단계;를 포함하는 것을 특징으로 하는 금속층 상에 형성된 금속 산화물의 식각 방법.
  2. 제 1항에 있어서,
    상기 금속층은 Pt, Rh, Au 또는 Ta 등의 귀금속으로 형성된 것을 특징으로 하는 금속층 상에 형성된 금속 산화물의 식각 방법.
  3. 제 1항에 있어서,
    상기 금속 산화층은 NiO, CuO, NbO, TiO, ZrO, ZnO 또는 IrO로 형성된 것을 특징으로 하는 금속층 상에 형성된 금속 산화물의 식각 방법.
  4. 제 1항에 있어서,
    상기 제 1식각 단계 및 상기 제 2식각 단계는 섭씨 0 도 내지 100 도에서 이루어지는 것을 특징으로 하는 금속층 상에 형성된 금속 산화물의 시각 방법.
  5. 제 1항 내지 제 4항 중 어느 한 항에 있어서,
    상기 제 1식각 단계의 Cl2의 가스 분압은 40 내지 70%인 것을 특징으로 하는 금속층 상에 형성된 금속 산화물의 식각 방법.
  6. 제 1항 내지 제 4항 중 어느 한 항에 있어서,
    상기 제 2식각 단계의 BCl3의 가스 분압은 40 내지 70%인 것을 특징으로 하는 금속층 상에 형성된 금속 산화물의 식각 방법.
KR1020070001702A 2007-01-05 2007-01-05 금속층 상에 형성된 금속 산화물의 식각 방법 KR20080064611A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020070001702A KR20080064611A (ko) 2007-01-05 2007-01-05 금속층 상에 형성된 금속 산화물의 식각 방법
US11/987,738 US20080164238A1 (en) 2007-01-05 2007-12-04 Method of etching a metal oxide layer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070001702A KR20080064611A (ko) 2007-01-05 2007-01-05 금속층 상에 형성된 금속 산화물의 식각 방법

Publications (1)

Publication Number Publication Date
KR20080064611A true KR20080064611A (ko) 2008-07-09

Family

ID=39593375

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070001702A KR20080064611A (ko) 2007-01-05 2007-01-05 금속층 상에 형성된 금속 산화물의 식각 방법

Country Status (2)

Country Link
US (1) US20080164238A1 (ko)
KR (1) KR20080064611A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140063308A (ko) * 2012-11-16 2014-05-27 엘지디스플레이 주식회사 액정표시 장치용 어레이 기판의 제조 방법

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023250363A1 (en) * 2022-06-21 2023-12-28 Nutech Ventures Titanium alloy powder reconditioning for 3d additive manufacturing

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4663963B2 (ja) * 2003-02-17 2011-04-06 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI389334B (zh) * 2004-11-15 2013-03-11 Verticle Inc 製造及分離半導體裝置之方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140063308A (ko) * 2012-11-16 2014-05-27 엘지디스플레이 주식회사 액정표시 장치용 어레이 기판의 제조 방법

Also Published As

Publication number Publication date
US20080164238A1 (en) 2008-07-10

Similar Documents

Publication Publication Date Title
TWI425567B (zh) Semiconductor device manufacturing method and memory medium
TW201705269A (zh) 藉由雙頻率電容耦合式電漿利用極紫外線光阻劑之溝槽與孔的圖案化
TWI248127B (en) Method for removing photoresist and etch residues
TWI226086B (en) Two stage etching of silicon nitride to form a nitride spacer
TW200905726A (en) Halogen-free amorphous carbon mask etch having high selectivity to photoresist
JP3165047B2 (ja) ポリサイド膜のドライエッチング方法
TW561508B (en) Methods and apparatus for etching metal layers on substrates
JP2006528418A (ja) 基板からフォトレジストを除去する方法
TWI404140B (zh) 乾蝕刻方法
KR20080064611A (ko) 금속층 상에 형성된 금속 산화물의 식각 방법
CN102446724B (zh) 一种制作栅极的方法
JP4585612B2 (ja) 抵抗変化素子の製造法
JP4755963B2 (ja) 半導体装置の製造方法
JP5924941B2 (ja) プラズマ処理方法
JP2012068579A (ja) フォトマスクのクリーニング方法及びフォトマスクのクリーニング装置
JPWO2012086169A1 (ja) 誘電体デバイスの製造方法及びアッシング方法
TW201901896A (zh) 半導體元件以及其製造方法
JP5350174B2 (ja) プラズマエッチング方法
JP2010062212A (ja) 半導体装置の製造方法
JP2005129946A (ja) ハードマスクのポストプラズマ洗浄プロセス
Nguyen Directional Nanoscale Silicon Etching using SF6 and O2 Plasma
TWI249202B (en) Dielectric etching method to prevent photoresist damage and bird&#39;s beak
JPH07130712A (ja) Ptを主成分とする合金のエッチング方法
JP2011100822A (ja) 半導体素子加工方法
KR100329759B1 (ko) 강유전체 캐패시터 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E601 Decision to refuse application