KR20070030807A - 고유전율(ｋ) 유전체가 있는 ＣＭＯＳ 소자 제조에서 문턱전압을 제어하는 장벽층의 선택적인 구현 - Google Patents

고유전율(ｋ) 유전체가 있는 ＣＭＯＳ 소자 제조에서 문턱전압을 제어하는 장벽층의 선택적인 구현 Download PDF

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Abstract

개선된 문턱전압 및 평탄 대역 전압 안정성을 갖는 CMOS 구조를 형성하는 방법 및 그에 의해 생산된 소자가 개시된다. 본 방법은 nFET 영역 및 pFET 영역을 갖는 반도체 기판을 제공하는 단계, pFET 영역으로부터 절연 중간층을 제거하지 않고 nFET 영역으로부터 절연 중간층을 제거하는 단계, 및 pFET 영역에 적어도 하나의 게이트 적층을 그리고 nFET 영역에 적어도 하나의 게이트 적층을 제공하는 단계를 포함한다. 절연 중간층은 AlN 또는 AlOxNy가 될 수 있다. 고유전율(k) 유전체는 HfO2, 하프늄 실리케이트 또는 산화질화 하프늄 실리콘이 될 수 있다. 절연 중간층은 HCl/H2O2 과산화 용액을 포함하는 습식 에칭에 의해 nFET 영역으로부터 제거될 수 있다.
CMOS, 고유전율, 문턱 전압, 절연 중간층

Description

고유전율(ｋ) 유전체가 있는 ＣＭＯＳ 소자 제조에서 문턱 전압을 제어하는 장벽층의 선택적인 구현{SELECTIVE IMPLEMENTATION OF BARRIER LAYERS TO ACHIEVE THRESHOLD VOLTAGE CONTROL IN CMOS DEVICE FABRICATION WITH HIGH k DIELECTRICS}
본 발명은 일반적으로 반도체 소자에 관한 것이며, 더욱 상세하게는 nFET 및 pFET 소자 영역을 포함하는 CMOS(complementary metal oxide semicondector) 구조에 관한 것이고, 상기 구조는 nFET 소자 영역 내에 절연 중간층(insulating interlayer)을 포함시키지 않고 pFET 소자 영역의 적어도 하나의 pFET 소자에 있는 게이트 도전체(gate conductor)와 고유전율(k) 게이트 유전체 사이에 절연 중간층을 포함하며, 상기 절연 중간층은 nFET 소자 영역 내에 있는 소자들의 문턱 전압(threshold voltage; Vt) 및 평탄 대역 전압(flatband voltage; Vfb)에 실질적으로 영향을 미치지 않고 pFET 소자들의 문턱 전압(Vt)과 평탄 대역 전압(Vfb)을 안정화한다.
표준 실리콘 CMOS 기술에서, p형 전계 효과 트랜지스터(p-type field effect transistor; pFET)는, 이산화실리콘 또는 산화질화실리콘 게이트 산화층 상부에 증착되는 게이트 도전체로서 붕소{또는 다른 수용체(acceptor)}가 도핑된 p형 폴리실 리콘층을 사용한다. 게이트 전압이 상기 폴리실리콘층을 통해 인가되어 게이트 산화층 아래의 n형 실리콘에 반전 채널(inversion channel)을 생성한다.
적절하게 작동하는 pFET에 있어서, 폴리실리콘(poly-Si) 게이트 도전체에 약한 음(negative)의 전압이 인가될 때 반전이 발생하기 시작해야 한다. 이는 도 1에 도시된 바와 같이 게이트 적층(stack) 구조에 대한 대역 정렬(band alignment)의 결과로 나타난다. 특히, 도 1은 제로(0) 게이트 바이어스(bias)에서 일반적인 pFET 내의 폴리실리콘/게이트 산화물 게이트 적층을 가로지르는 대략적인 대역 정렬을 도시한다. 도 1에서, Ec, Ev 및 Ef는 각각 실리콘 내의 전도대 경계(conduction band edge), 가전자대 경계(valence band edge) 및 페르미 준위(Fermi level)이다. 폴리실리콘/게이트 산화물/n형 실리콘 적층은, (기판 도핑에 따라) 약 0V에서 반전으로 스윙(swing)하고 약 +1V에서 축적(accumulation)으로 스윙하는 축전기를 형성한다. 따라서 반전이 발생하기 시작하는 전압으로 해석될 수 있는 문턱 전압(Vt)은 약 0V이며, 축전기가 축적으로 스윙하기 시작하는 전압인 평탄 대역 전압(Vfb)은 약 +1V이다. 문턱 전압(Vt)과 평탄 대역 전압(Vfb)의 정확한 값은 실리콘 기판 내의 도핑 수준에 좌우되며, 적절한 기판 도핑 수준을 선택함으로써 다소 변할 수 있다.
장래의 기술에서는, 이산화실리콘 또는 산화질화실리콘 유전체는 더 높은 유전 상수를 갖는 게이트 물질로 대체될 것이다. 이러한 물질은, 유전 상수가 4.0보다 더 크고 바람직하게는 약 7.0보다 더 큰 절연 물질을 나타내는 "고유전율(k)"이 라는 용어를 사용하여 "고유전율(k)" 물질로 알려져 있다. 여기에 언급되는 유전 상수는 별다른 상세사항이 없는 한 진공에 관한 것이다. 다양한 가능성으로서, 산화하프늄, 하프늄 실리케이트, 또는 산화질화하프늄실리콘이 고온에서의 훌륭한 열적 안정성으로 인해 종래의 게이트 유전체에 대한 가장 적당한 대체 후보가 될 수 있다.
불행하게도, 산화하프늄 또는 하프늄 실리케이트와 같은 유전체를 사용하여 p형 전계 효과 트랜지스터가 제조될 경우, 소자의 평탄 대역 전압(Vfb)이 약 +1V에 가까운 이상적인 위치에서 약 0±300mV로 변동된다는 것은 잘 알려져있는 문제점이다. 평탄 대역 전압(Vfb)에서의 이와 같은 변동은 VLSI Technology Digest of Technical Papers에서의 2003년 심포지엄에서 "Fermi Level Pinning at the Poly-Si/Metal Oxide Interface"라는 제목으로 C.Hobbs 등이 발표한 바 있다. 결론적으로, 소자의 문턱 전압(Vt)은 약 -1V로 변동된다. 이와 같은 문턱 전압(Vt) 변동은 하프늄(Hf) 기반의 게이트 산화층과 폴리실리콘층 간의 밀접한 상호작용의 결과로 생각된다. 한가지 추측 모델(예컨대, 상기 문서 참조)은 상기 상호작용이 폴리실리콘-게이트 산화물 계면에서 실리콘 대역 갭(gap) 내의 상태들 중 밀도에서의 증가를 유발시켜, 페르미 준위 피닝(fermi level pinning)을 유도한다는 것이다. 따라서 문턱 전압(Vt)이 "올바른" 위치에 있지 않으며, 즉, 문턱 전압(Vt)이 사용가능한 CMOS(complementary metal oxide semiconductor) 기술에 있어서는 지나치게 높다.
고유전율(k) 게이트 유전체를 포함함에 기인한 문턱 전압(Vt) 변동은, 고유전율(k) 유전체(HfSiO)와 폴리실리콘 게이트 도전체 사이에 있는 질화알루미늄(AlN)과 같은 얇은(5 내지 15Å) 절연 중간층을 사용하여 상당히 제어될 수 있다. 도 2는, 참조번호 1로 표시된 바와 같은 2.5㎚ 두께인 SiO2 유전층(제어)을 포함하는 pFET 소자의 전기용량(capacitence) 대 전압 플롯(plot), 참조번호 2로 표시된 바와 같은 1.0㎚ SiO2 유전층 상부에 3.0㎚ HfSiO 고유전율(k) 유전체를 포함하는 pFET 소자의 전기용량 대 전압 플롯, 및 참조번호 3으로 표시된 바와 같은 1.0㎚ SiO2 유전층 상부에 있는 3.0㎚ HfSiO 고유전율(k) 유전체 상부에 AlN 절연 중간층을 포함하는 pFET 소자의 전기용량 대 전압 플롯을 도시한다.
계속하여 도 2를 참조하면, 1.0㎚ SiO2 유전층 상부에 3.0㎚ HfSiO 고유전율(k) 유전체가 있는 pFET에 대한 전기용량 대 전압 플롯을, 1.0㎚ SiO2 유전층 상부에 있는 3.0㎚ HfSiO 고유전율(k) 유전체 상부에 AlN 절연 중간층을 포함하는 pFET 소자에 대한 전기용량 대 전압 플롯과 비교하면, AlN 절연 중간층을 포함하는 pFER 소자의 평탄 대역 전압(Vfb)과 문턱 전압(Vt)에서 약 400mV 만큼 양(+)의 방향으로 변동됨이 드러나며, 문턱 전압(Vt)과 평탄 대역 전압(Vfb)은 그들의 동작값(operating value)으로 변동된다.
그러나, 출원인은 nFET 소자에서 폴리실리콘 게이트 도전체와 고유전율(k) 유전체 사이에 AlN 절연 중간층이 존재함으로 인해, 불리하게도 도 3에 도시된 바 와 같이 양의 문턱 전압(Vt) 변동이라는 결과가 야기된다고 판단했다. 도 3은 참조번호 1'로 표시된 바와 같은 2.5㎚ 두께인 SiO2 유전층(제어)을 포함하는 nFET 소자에 대한 전기용량 대 전압 곡선, 참조번호 2'로 표시된 바와 같은 1.0㎚ SiO2 유전층 상부에 3.0㎚ HfSiO 고유전율(k) 유전체를 포함하는 nFET 소자에 대한 전기용량 대 전압 곡선, 및 참조번호 3'으로 표시된 바와 같은 1.0㎚ SiO2 유전층 상부에 있는 3.0㎚ HfSiO 고유전율(k) 유전체 상부에 AlN 절연 중간층을 포함하는 nFET 소자의 전기용량 대 전압 곡선을 도시한다.
1.0㎚ SiO2 유전층 상부에 있는 3.0㎚ HfSiO 고유전율(k) 유전체 상부에 AlN 절연 중간층을 포함하는 nFET 소자에 대한 전기용량 대 전압 플롯을, 2.5㎚ 두께인 SiO2 유전층(제어)을 포함하는 nFET 소자에 대한 전기용량 대 전압 플롯과 비교하면, 2.5㎚ 두께인 SiO2 유전층(제어)을 포함하는 nFET 소자에 대한 전기용량 대 전압 플롯으로부터 약 400mV만큼 문턱 전압(Vt)이 양의 방향으로 이동함이 드러난다. nFET 소자 내에 AlN 절연 중간층을 포함함으로 인한 문턱 전압(Vt)의 양의 변동은 AlN 절연 중간층이 없는 pFET 소자의 문턱 전압(Vt)에서의 음의 변동과 마찬가지로 바람직하지 않은 특징이다.
하부 nFET 소자 영역 표면을 훼손시키거나 pFET 소자 영역으로부터 AlN 절연층을 제거하지 않고 nFET 소자 영역으로부터 AlN 절연층을 제거하는 종래의 방법은 알려져 있지 않다. KOH와 같은 종래의 식각제(etchant) 또는 건식 반응성 에칭 기술은 하부 고유전율(k) 유전체에 나쁜 영향을 미치기 때문에 바람직하지 않다.
문턱 전압(Vt) 및 평탄 대역 전압(Vfb) 변동 제어에 대한 전술한 문제의 관점에서, nFET 및 pFET 소자 모두에 대해 동시에 문턱 및 평탄 대역 전압(Vt, Vfb)을 안정화할 수 있는 고유전율(k) 게이트 유전체 CMOS 기술을 개발하는 것은 거의 불가능했다. 그로 인해, 고유전율(k) 유전체를 포함하는 게이트 적층을 포함하는 nFET 및 pFET 소자 모두에 대해 문턱 전압(Vt) 및 평탄 대역 전압(Vfb)을 안정화할 수 있는 방법 및 구조가 요구된다.
본 발명의 목적은 nFET 및 pFET 소자 모두에 대한 문턱 전압(Vt) 및 평탄 대역 전압(Vfb)을 안정화하는 CMOS 구조를 제공하는 것이다. 본 발명의 또다른 목적은 예컨대 AlN과 같은 절연 중간층이 pFET 소자에만 존재하는 CMOS 구조를 제공하는 것이며, 상기 절연 중간층은 nFET 소자의 문턱 전압 및 평탄 대역 전압의 안정성을 악화시키지 않고 pFET 소자의 문턱 전압(Vt) 및 평탄 대역 전압(Vfb)을 안정화한다.
본 발명은 고유전율(k) 유전체와 게이트 도전체 사이에 절연 중간층을 제공함으로써 pFET 소자 내의 문턱 전압(Vt) 및 평탄 대역 전압(Vfb)을 유리하게 안정화하며, 절연 중간층은 공간을 분리함으로써 고유전율(k) 게이트 유전체와 게이트 도전체 간의 상호작용을 방지한다. nFET 소자 내에 절연 중간층을 포함함에 기인한 문턱(Vt) 및 평탄 대역 전압(Vfb) 변동은, nFET 소자를 에칭하거나 pFET 소자 영역으로부터 절연 중간층을 제거하지 않고 nFET 소자로부터 절연 중간층을 제거함으로써 안정화될 수 있다. 대체로, 고유전율(k) 유전체 pFET 및 nFET 소자를 포함하는 CMOS 구조를 제공하는 본 발명의 방법은 다음의 단계들을 포함한다.
제1 소자 영역 및 제2 소자 영역을 포함하는 반도체 기판을 제공하는 단계;
상기 제1 소자 영역 및 상기 제2 소자 영역을 포함하는 상기 반도체 기판 상부에 유전체 적층(stack)을 형성하는 단계 - 상기 유전체 적층은 고유전율(k) 유전체 상부에 절연 중간층을 포함함 -;
상기 제2 소자 영역으로부터 상기 절연 중간층을 제거하지 않고 상기 제1 소자 영역으로부터 상기 절연 중간층을 제거하는 단계;
상기 제2 소자 영역 내의 상기 절연 중간층 및 상기 제1 소자 영역 내의 상기 고유전율(k) 유전체 상부에 게이트 도전체를 형성하는 단계; 및
상기 제2 소자 영역 내의 적어도 하나의 게이트 적층과 상기 제1 소자 영역 내의 적어도 하나의 게이트 적층을 제공하기 위하여 상기 게이트 도전체, 상기 절연 중간층 및 상기 고유전율(k) 유전체를 에칭하는 단계.
본 발명에 따르면, 제1 소자 영역은 nFET 소자가 형성되는 영역이며, 제2 소자 영역은 pFET 소자가 형성되는 영역이다. 본 발명에서 사용되는 절연 중간층은, 공간을 분리함으로써 고유전율(k) 게이트 유전체와 게이트 도전체 간의 상호작용을 방지할 수 있는 임의의 절연 물질이다. 또한, 본 발명에서 사용되는 절연 중간층은, 충분히 높은 유전 상수(약 4.0 또는 그 이상)를 가지며, 그 결과 절연 중간층이 추가되면서 {직렬 커패시턴스 효과(series capacitance effect)로 인해} 게이트 전기용량의 감소가 최소화된다. 본 발명의 절연 중간층은 실질적으로 하부의 고유전율(k) 게이트 유전체와 비반응성이며, 따라서 실리사이드(silicide)를 형성하는 고유전율(k) 게이트 유전체와 반응하지 않는다. 본 발명의 절연 중간층은 또한 상부의 게이트 도전체와도 비반응성이다.
본 발명의 절연 중간층의 또다른 특징적인 성질은 절연 중간층이 화학적으로 안정적이며 그 결과 실리콘이 그것을 감소시킬 수 없다는 점이다. 본 발명의 절연 중간층에서 약간 해리가 발생할 수 있는 경우에, 본 발명의 절연 중간층은 실리콘에 있어서 n형 도펀트(dopant)가 되지 않아야 한다. 그보다는, 본 발명의 절연 중간층은 p형 도펀트 또는 중성 도펀트가 될 수 있으며, 그 결과 소자 성능이 불리한 영향을 받지 않는다. 또한, 본 발명에 사용되는 중간 절연층은 고온(표준 CMOS 처리에서 일반적으로 약 1000℃)에서 견딜 수 있는 내화성(refractory) 화합물이어야 한다.
전술한 기준을 만족하며 따라서 본 발명의 절연 중간층으로 사용되는 절연 물질들에는 임의의 절연 질화 금속, 즉 그 안에 산소를 선택적으로 포함할 수 있는 물질을 함유하는 질화 금속이 포함된다. 중간 절연층의 예에는 질화알루미늄(AlN), 산화질화알루미늄 (AlOxNy), 질화붕소(BN), 산화질화붕소(BOxNy), 질화갈륨(GaN), 산화질화갈륨(GaON), 질화인듐(InN), 산화질화인듐(InON), 및 그들의 혼합물이 포함되지만 이에 제한되는 것은 아니다. 절연 중간층은 고유전율(k) 유전체 및 게이트 도전체 사이에 위치한 얇은 중간층이다. 일반적으로, 절연 중간층은 약 1 내지 약 25Å 범위의 두께를 가지며, 더 일반적으로는 약 2 내지 15Å의 두께를 가진다. 절연 중간층은 증착 또는 열적 성장에 의해 형성된다. 증착에는 도금(plating), 스퍼터링, 원자층 화학기상증착(atomic layer chemical vapor deposition; ALCVD), 또는 금속 유기 화학기상증착(metal organic chemical vapor deposition; MOCVD)이 포함된다.
고유전율(k) 유전체는 4.0보다 크고, 바람직하게는 7.0보다 더 큰 유전 상수를 갖는 임의의 유전 물질을 포함한다. 본 발명의 아주 바람직한 실시예에서는, 고유전율(k) 유전체는 HfO2, 하프늄 실리케이트 또는 산화질화하프늄실리콘을 포함한다. 고유전율(k) 유전체는 증착 또는 열적 성장에 의해 형성된다. 열적 성장에는 산화, 질화, 및/또는 산화질화가 포함될 수 있다. 증착에는 화학기상증착(CVD), 플라즈마 강화 화학기상증착(PECVD), 금속 유기 화학기상증착(MOCVD), 고밀도 화학기상능착(HDCVD), 도금, 스퍼터링, 증발(evaporation), 및/또는 화학 용액 증착(chemical solution deposition)이 포함될 수 있다.
제2 소자 영역으로부터 절연 중간층을 제거하지 않고 제1 소자 영역으로부터 절연 중간층을 제거하는 것은 제2 소자 영역 상부에 블록 마스크를 형성하는 단계 -제1 소자 영역은 노출됨-, 및 제1 소자영역으로부터 절연 중간층을 에칭하는 단계를 포함한다. 절연 중간층은 제2 소자 영역 내에 위치한 블록 마스크와 제1 소자 영역 내의 절연 중간층 아래에 위치한 고유전율(k) 유전체의 부분을 실질적으로 에칭하지 않고 절연 중간층을 제거하는 에칭 화학물질에 의해 에칭될 수 있다.
본 발명의 또다른 측면은 상기 방법에 의해 제공되는 CMOS 구조이다. 광범위하게는, 본 발명은 다음을 포함하는 CMOS 구조를 제공한다:
제1 소자 영역 및 제2 소자 영역을 포함하는 반도체 기판;
상기 제1 소자 영역은 제1 고유전율(k) 게이트 유전체 및 제1 게이트 도전체를 포함하는 적어도 하나의 제1 게이트 적층을 포함하며,
상기 제2 소자 영역은 제2 고유전율(k) 유전체, 상기 고유전율(k) 게이트 상부에 절연 중간층. 및 상기 절연층 상부에 제2 게이트 도전체를 포함하는 적어도 하나의 제2 게이트를 포함하며, 상기 절연 중간층은 상기 제1 소자 영역 문턱 전압과 평탄 대역 전압을 변경시키지 않고 상기 제2 소자 영역 문턱 전압 및 평탄 대역 전압을 안정화할 수 있다.
도 1은 제로(0) 게이트 바이어스(bias), Vg=0V에서 일반적인 pFET 내의 종래 기술의 게이트 적층을 가로지르는 대략적인 대역 정렬을 도시한 도면. Ec 및 Ev는 실리콘 기판 및 폴리실리콘 게이트 내에서 각각 전도 및 가전자대 경계를 나타낸다. Ef는 제로 게이트 바이어스에서 실리콘 기판 내 및 폴리실리콘 기판 내의 페르미 준위 위치(점선)을 나타낸다.
도 2는 세가지 종류의 pFET 소자에 대한 전기용량-전압 곡선을 도시한 그래프. 전기용량 전압 곡선에는, 1㎚ SiO2 유전층 상의 3㎚ HfSiO 고유전율(k) 유전체 상에 AlN 문턱 절연 중간층을 포함하는 pFET, 1㎚ SiO2 유전층 상에 3㎚ HfSiO 고유전율(k) 유전체를 포함하는 pFET, 및 2.5㎚ 두께의 SiO2 유전층을 포함하는 pFET에 대한 플롯이 포함된다.
도 3은 3가지 종류의 nFET 소자들에 대한 전기용령-전압 곡선을 도시한 그래프. 전기용량 전압 곡선에는, 1㎚ SiO2 유전층 상의 3㎚ HfSiO 고유전율(k) 유전체 상에 AlN 문턱 절연 중간층을 포함하는 nFET, 1㎚ SiO2 유전층 상에 3㎚ HfSiO 고유전율(k) 유전체를 포함하는 nFET, 및 2.5㎚ 두께의 SiO2 유전층을 포함하는 nFET에 대한 플롯이 포함된다.
도 4는 고유전율(k) 게이트 유전체 및 폴리실리콘 게이트 도전체 사이의 절연 중간층을 안정화하는 문턱 전압(Vt)을 포함하는 pFET 소자와, 본 발명의 선택적인 에칭 공정을 사용하여 절연 중간층이 제거된 nFET 소자를 포함하는 (단면도를 통해 본) 본 발명의 CMOS 구조의 도면.
도 5 내지 8은 도 4에 도시된 CMOS 구조를 제공하는 본 발명의 방법의 단계들의 (단면도를 통해 본 ) 도면.
도 9는 nFET 소자로부터 절연 중간층이 제거된 본 발명의 CMOS 구조의 전기용량 전압 지표를 나타내는 플롯.
도 10은 본 발명의 선택적인 에칭 공정에 따른 AlN 물질을 나타내는 XPS 스펙트럼.
nFET 소자 내에 절연 중간층을 포함하지 않고 적어도 하나의 pFET 소자의 게이트 도전체와 고유전율(k) 게이트 절연체 사이에 절연 중간층(예컨대 AlN 중간층)을 포함하는 CMOS 구조 - 절연 중간층의 위치는 pFET 및 nFET 소자 모두에 대한 문턱 전압(Vt)과 평탄 대역 전압(Vfb)을 안정화함 - 와, 상기 구조를 제조하는 방법을 제공하는 본 발명이 더 자세하게 설명될 것이다. "절연 중간층"이라는 용어는 질화 금속 및 산화질화 금속 물질을 포함할 수 있는 질화 금속 함유 중간층을 나타낸다.
도 4를 참조하면, 도 4는 본 발명의 CMOS 구조(10)를 나타내는 (단면을 통해 본) 도식적인 표현이다. 특히, CMOS 구조(10)는 분리 영역(isolation region; 30)에 의해 분리되는 pFET 소자 영역(15)과 nFET 소자 영역(25)을 갖는 반도체 기판(12)을 포함한다. 도면에는 기판(12) 상에 단지 두개의 전계 효과 트랜지스터(field effect transistor; FET)만이 존재하는 것으로 도시되지만, 본 발명의 범위 내에서 복수의 FET들도 존재한다.
pFET 소자 영역(15)은 p형 소스/드레인 영역(13)을 갖는 적어도 하나의 pFET을 포함한다. 각각의 pFET은 고유전율(k) 유전체(20) 상부에 있는 절연 중간층(22) 상부에 게이트 도전체(24)를 갖는 게이트 영역(18)을 포함한다. 적어도 한 세트의 측벽 스페이서(sidewall spacer; 6)가 게이트 도전체(24)에 인접하여 위치한다.
nFET 소자 영역(25)은 n형 소스/드레인 영역(14)을 갖는 적어도 하나의 nFET을 포함한다. 각각의 nFET는 고유전율(k) 유전체(20) 상부에 게이트 도전체(24)를 포함하는 게이트 영역(18)을 더 포함하며, 게이트 도전체(24)에 적어도 한 세트의 측벽 스페이서(6)가 인접한다.
도 4에 도시된 구조의 한 측면은 nFET 소자들 내의 문턱 전압(Vt)과 평탄 대역 전압(Vfb)dmf 변동시키지 않고 pFET 소자들 내에서 문턱 전압(Vt)과 평탄 대역 전압(Vfb)을 안정화하기 위해 절연 중간층(22)이 위치하며, 그에 따라 적절한 문턱 및 평탄 대역 전압을 갖는 CMOS 트랜지스터 제조에 대한 해결책을 제시한다.
본 발명에 사용되는 절연 중간층(22)은, (i) 공간을 분리함으로써 고유전율(k) 게이트 유전체(20)와 게이트 도전체(24) 사이의 상호작용을 방지할 수 있는 특징, (ii) 상기 중간층이 추가되기 때문에 충분히 높은 유전 상수(약 4.0 또는 그 이상)를 가지며, 그 결과 (직렬 커패시턴스 효과로 인해) 게이트 전기용량의 감소가 최소화되는 특징, (iii) 근처의 계면층 내에 p형 도펀트의 공급을 제공하여 pFET 소자 영역(15) 내의 게이트 도전체(24)의 근처의 계면 Si-함유 물질의 p형 동작을 확보하기 위해 적어도 부분적으로 해리될 수 있는 특징, (iv) 고유전율(k) 게이트 유전체(20)에서부터 게이트 도전체(24)까지 원자의 외부확산(outdiffusion)을 방지할 수 있는 특징, 및 (v) 게이트 도전체(24) 아래의 산화를 방지할 수 있는 특 징 중 적어도 하나를 갖는다.
절연 중간층(22)의 예에는, 질화알루미늄(AlN), 산화질화알루미늄 (AlOxNy), 질화붕소(BN), 산화질화붕소(BOxNy), 질화갈륨(GaN), 산화질화갈륨(GaON), 질화인듐(InN), 산화질화인듐(InON), 및 그들의 혼합물이 포함된다. 상당히 바람직한 실시예에서는, 절연 중간층(22)은 AlN이다. 도 4에 도시된 구조의 다양한 구성요소들과 이를 형성하는데에 사용될 수 있는 공정이 도 5 내지 8을 참조하여 더 상세하게 설명될 것이다.
도 5를 참조하면, 초기 공정 단계 중에, 절연 중간층(22)과 고유전율(k) 유전체(20)의 블랭킷층(blanket layer)이 반도체 기판(12)의 표면 상에 형성된다. 본 발명에 따르면, 고유전율(k) 유전체(20)는 절연 중간층(22)과 반도체 기판(12) 사이에 위치한다.
본 발명에 사용되는 반도체 기판(12)은 Si, Ge, SiGe, SiC, SiGeC, Ga, GaAs, InAs, InP 및 그밖의 모든 III/V 또는 II/VI 화합물 반도체를 포함하는 임의의 반도체 물질을 포함하지만 이에 제한되는 것은 아니다. 반도체 기판(12)에는 또한 Si/SiGe, 실리콘-온-절연체(SOI) 또는 SiGe-온-절연체(SGOI)와 같은 층상(layered) 구조인 반도체 또는 유기 반도체가 포함된다. 본 발명의 몇몇 실시예에서, 반도체 기판(12)은 Si-함유 반도체 물질, 즉 실리콘을 포함하는 반도체로 구성되는 것이 바람직하다. 반도체 기판(12)은 도핑되거나, 도핑되지 않거나, 또는 도핑된 영역과 도핑되지 않은 영역을 그 안에 포함할 수 있다.
반도체 기판(12)는 또한 제1 도핑(n 또는 p) 영역, 및 제2 도핑된(n 또는 p) 영역을 포함할 수 있다. 명확성을 위해, 본 발명의 도면에는 도핑된 영역이 특별히 도시되지는 않는다. 제1 도핑 영역과 제2 도핑 영역은 동일할 수 있으며, 또는 상이한 도전성 및/또는 도핑 농도를 가질 수 있다. 상기 도핑 영역들은 "웰(wells)"로 알려져 있다.
그 다음에 일반적으로 반도체 기판(12) 내에 적어도 하나의 분리 영역(30)이 형성된다. 분리 영역(30)은 트렌치(trench) 분리 영역 또는 필드 산화(field oxide) 분리 영역일 수 있다. 트렌치 분리 영역은 본 기술분야의 당업자에게 잘 알려진 종래의 트렌치 고립 공정을 이용하여 형성된다. 예컨대, 리소그래피, 에칭 및 트렌치 유전체로 트렌치를 충전하는 것이 트렌치 분리 영역 형성에 사용될 수 있다. 선택적으로, 트렌치 충전에 앞서 라이너(liner)가 트렌치 내에 형성될 수 있으며, 트렌치 충전 후에 조밀화(densification) 단계가 수행될 수 있고, 또한 트렌치 충전 이후에 평탄화 공정이 이루어질 수 있다. 소위 실리콘의 국부 산화 공정을 이용하여 필드 산화물이 형성될 수 있다. 적어도 하나의 분리 영역은 근처의 게이트 영역들 사이에 근처의 게이트가 반대되는 도전성을 가질 때 일반적으로 필요한 고립을 제공함을 유념하라. 근처의 게이트 영역들은 동일한 도전성(즉, 모두 n 또는 p형)을 가질 수 있으며, 또는 대안적으로는 상이한 도전성(즉, 하나는 n형, 다른 하나는 p형)을 가질 수 있다.
반도체 기판(12) 내에 적어도 하나의 분리 영역(30)을 형성한 후에, 고유전율(k) 게이트 유전체(20)가 구조의 표면 상에 형성된다. 고유전율(k) 게이트 유전 체는 예컨대 산화, 질화 또는 산화질화와 같은 열적 성장 공정에 의해 형성될 수 있다. 대안적으로는, 고유전율(k) 게이트 유전체(20)는 예컨대 화학 기상 증착(CVD), 플라즈마 CVD(plasma-assisted CVD), 금속유기 화학 기상 증착(MOCVD), 원자층 증착(atomic layer deposition; ALD), 증발, 반응성 스퍼터링, 화학 용액 증착 및 이와 유사한 다른 증착 공정과 같은 증착 공정에 의해 형성될 수 있다. 고유전율(k) 게이트 유전체(20)는 또한 상기 공정들의 임의의 조합을 이용하여 형성될 수도 있다.
고유전율(k) 게이트 유전체(20)는 약 4.0보다 큰, 바람직하게는 7.0보다 큰 유전 상수를 갖는 절연 물질로 구성된다. 특히, 본 발명에 사용되는 고유전율(k) 게이트 유전체(20)는 산화물, 질화물, 산화질화물 및/또는 메탈 실리케이트와 실화 금속 실리케이트를 포함하는 실리케이트를 포함하지만 이에 제한되는 것은 아니다. 일실시예에서, 예컨대 HfO2, ZrO2, Al2O3, TiO2, La2O3, SrTiO3, LaAlO3, Y2O3 및 그들의 혼합물과 같은 산화물로 구성되는 것이 바람직하다. 고유전율(k) 유전체(20)의 상당히 바람직한 예에는 HfO2, 하프늄 실리케이트 및 산화질화 하프늄 실리콘이 포함된다.
고유전율(k) 게이트 유전체(20)의 물리적인 두께는 다양할 수 있지만, 일반적으로 고유전율(k) 게이트 유전체(20)는 약 0.5 내지 약 10㎚의 두께를 가지며, 더 일반적으로는 약 0.5 내지 약 3㎚의 두께를 가진다. 상기 유전체는 기판 상에 먼저 증착된 산화실리콘 또는 산화질화실리콘의 얇은(약 0.1 내지 약 1.5㎚) 층 상 에 증착될 수 있다.
본 발명의 일실시예에서, 고유전율(k) 유전체는 본 기술분야의 당업자에게 알려진 블록 마스크를 사용하여 기판의 부분에 선택적으로 증착될 수 있다. 상기 실시예에서, 기판의 제1 부분은 nFET와 같은 제1 소자 유형에 대해 제1 고유전율(k) 유전체를 제공하기 위해 처리될 수 있으며, 기판의 제2 부분은 pFET와 같은 제2 소자 유형에 대해 제2 고유전율(k) 유전체를 제공하기 위해 처리될 수 있다.
이후, 절연 중간층(22)이 고유전율(k) 게이트 유전체(20)의 블랭킷층 상부에 형성된다. 본 발명의 절연 중간층(22)은 고유전율(k) 게이트 유전체(20)와 후속적으로 형성되는 게이트 도전체(24) 사이의 상호 작용을 방지하는 화학적 중간층이다. 본 발명의 절연 중간층(22)은 아래에 놓인 고유전율(k) 유전체(20)와 실질적으로 비반응성(도펀트 소스로 작용할 때는 약간 또는 부분적으로 분해가 있을 수 있음)이므로, 고유전율(k) 유전체(20)와 반응하여 실리사이드(silicide)를 형성하지 않는다. 본 발명의 절연 중간층(22)의 다른 특징은 실리콘이 본 발명의 절연 중간층(22)을 감소시킬 수 없다는 점이다. 본 발명의 중간층(22)의 일부 해리가 발생하는 경우에는, 소자 성능이 불리하게 영향받지 않도록 본 발명의 중간층(22)은 p형 도펀트 또는 중성 도펀트이어야 한다. 바람직하게는, p형 도펀트는 nFET 소자가 후속적으로 형성되는 소자 부분으로 해리되지 않는다. 또한, 본 발명에서 사용되는 절연 중간층(22)은 (표준 CMOS 공정에서 일반적으로 약 1000℃의) 고온을 견딜 수 있는 내화성 화합물이어야 한다.
전술한 기준을 만족하여 본 발명의 절연 중간층(22)으로서 사용되는 절연 물 질은 선택적으로 산소를 포함할 수 있는 임의의 절연 금속 질화물을 포함한다. 절연 중간층의 예에는 질화알루미늄(AlN), 산화질화알루미늄(AlOxNy), 질화보론(BN), 산화질화보론(BOxNy), 질화갈륨(GaN), 산화질화갈륨(GaON), 질화인듐(InN), 산화인듐(InON) 및 이들의 조합이 포함되나, 이에 한정되지는 않는다. 본 발명의 바람직한 일 실시예에 따르면, 절연 중간층(22)은 AlN 또는 AlOxNy이다. 절연 중간층(22)은 일반적으로 약 1 내지 약 25 Å, 더 일반적으로는 약 2 내지 약 15 Å의 두께를 가지는 얇은 층이다.
절연 중간층(22)은, 예컨대 화학 기상 증착(CVD), 플라즈마 CVD(plasma-assisted CVD), 알루미늄 및 질소 베이스 전구체를 사용하는 원자층 증착(ALD), 금속이 질소(선택적으로 여기된 종일 수 있음)와 선택적으로 산소 원자 또는 분자의 환경 또는 빔을 따라 증발되는 분자 빔 증착 또는 물리 기상 증착, 유기 금속 화학 기상 증착(MOCVD), 원자층 증착, 스퍼터링 등과 같은 다양한 증착 공정에 의해 형성될 수 있다. 대안적으로는, 절연 중간층(22)은 이전에 증착된 절연 금속층의 열 질화 또는 산화질화에 의해 형성될 수 있다. 대안적으로는, 먼저 금속 질화물을 증착하고, 산화질화물을 생성하기 위해 적절한 산소 환경에서 부분적으로 산화함으로써 금속의 산화질화물이 생성될 수 있다.
절연 중간층(22)을 형성하는 바람직한 일 방법은 저항성 가열된(resistively heated) 표준 Al 증발원(effusion cell)으로부터 Al을 고진공 하에서 증발시키고, 상용 무선 주파수(RF) 원자 질소 또는 질소 및 산소 소스로부터 질소, 또는 산소 및 질소 빔을 사용하는 것이다. 질소만의 증착의 경우에는, 단일 RF 질소 소스면 충분하다. 산화질화물의 경우에는, 산소의 제2 RF 소스가 사용될 수 있다. 대안적으로는, 산소는 RF 소스 없이 단순히 분자 빔으로서 가해질 수 있다. 고진공 하에서의 증발 공정은, 예컨대 미국 특허 제6,541,079호에서 설명된다. 증발 공정 동안 증발원은 일반적으로 약 1000℃ 내지 1200℃의 온도를 가진다. 증발 공정은 일반적으로 약 1 내지 3 sccm의 유량(flow rate)과 약 200 내지 450W의 전력을 가지는 RF 소스를 사용하여 수행된다. 이러한 수치들은 전술한 범위로부터 문제없이 넓게 변화될 수 있다. 증착 동안 기판 온도는 일반적으로 150℃ 내지 650℃로 유지된다. 또한, 증착 온도도 전술한 범위 밖으로 변화될 수 있다. 베이스 진공 챔버 압력은 일반적으로 약 5×10-10 내지 2×10-9 torr이다.
동일한 것을 형성하는데 사용되는 기술임에도 불구하고, 본 발명에서 형성되는 절연 중간층(22)은 고유전율(k) 게이트 유전체(20) 상부에 존재하는 연속적이고 균일한 층이다. "연속적"은 절연 중간층이 내부에 실질적인 균열(break) 및/또는 공극(void)을 함유하지 않음을 의미하고, "균일"은 절연 중간층(22)이 구조 전체적으로 증착된 대로 거의 동일한 두께를 가짐을 의미한다. 절연 중간층(22)은 비결정질(amorphous)일 수 있으며, 이는 소정의 결정 구조를 결여할 수 있음을 의미한다. 절연 중간층(22)은 동일한 것을 형성하는데 사용되는 기술에서와 마찬가지로 사용되는 물질에 따라 비결정질 외의 다른 상(phase)에 존재할 수 있다.
도 6을 참조하면, 절연 중간층(22)의 형성 이후, pFET이 후속적으로 형성되 는 기판(12)의 부분을 보호하는 블록 마스크(50)가 형성된다. 기판의 이 부분은 이하에서 pFET 소자 영역(15)으로 언급된다. 블록 마스크에 의해 보호되지 않는 기판의 노출된 부분은 nFET 소자를 제공하도록 후속적으로 처리되며, 이하에서 nFET 소자 영역(25)으로 언급된다.
블록 마스크(50)는 통상적인 소프트 및/또는 하드마스크 물질을 포함할 수 있으며, 증착, 포토리소그래피(photolithography) 및 에칭을 사용하여 형성될 수 있다. 바람직한 일 실시예에 따르면, 블록 마스크(50)는 포토레지스트(photoresist)를 포함한다. 포토레지스트 블록 마스크(50)는 포토레지스트층을 기판(12) 표면에 가하고, 포토레지스트층을 방사 패턴으로 노출시킨 후, 통상적인 레지스트 현상제를 이용하여 패턴을 포토레지스트층으로 현상함으로써 생성될 수 있다.
대안적으로는, 블록 마스크(50)는 하드마스크 물질일 수 있다. 하드마스크 물질은 화학 기상 증착(CVD) 및 관련된 방법에 의해 증착될 수 있는 유전체 시스템을 포함한다. 일반적으로, 하드마스크 합성물에는 산화실리콘, 탄화실리콘, 질화실리콘, 탄화질화실리콘 등이 포함된다. 또한, 실세퀴옥산(silsequioxane), 실록산(siloxane), 및 BPSG(boron phosphate silicate glass)를 포함하나 이에 한정되지는 않는 스핀-온(spin-on) 유전체가 하드마스크 물질로서 이용될 수 있다. 하드마스크 물질을 포함하는 블록 마스크(50)는 하드마스크 물질 층을 블랭킷 증착하고, 하드마스크 물질 층 상부에 패턴화된 포토레지스트를 제공하고, pFET 소자 영역(15)을 보호하는 블록 마스크(50)를 제공하도록 하드마스크 물질 층을 에칭함으 로써 형성될 수 있으며, 에칭은 nFET 소자 영역(25)의 표면과 패턴화된 포토레지스트에 대하여 높은 선택도(selectivity)를 가지는 에칭 작용을 포함한다.
다시 도 6을 참조하면, 다음 공정 단계에서, 절연 중간층(22)의 노출된 부분이 고도 선택적 에칭 공정(highly selective etch process)을 사용하여 nFET 소자 영역(25)으로부터 제거된다. 이러한 고도 선택적 에칭은 바람직하게는 pFET 소자 영역(15)을 보호하는 블록 마스크(50) 또는 아래에 놓인 고유전율(k) 유전체(20)를 실질적으로 에칭하지 않고 nFET 소자 영역(25)으로부터 절연 중간층(22)의 노출된 부분을 제거하는 에칭 작용을 포함한다.
바람직하게는, 아래에 놓인 고유전율(k) 유전체(20) 또는 블록 마스크(50)를 실질적으로 에칭하지 않고, 습식 에칭이 nFET 소자 영역(25)으로부터 절연 중간층(22)을 제거한다. 바람직한 일 실시예에 따르면, 이러한 에칭 작용은 아래에 놓인 하프늄 실리케이트 고유전율(k) 유전체(20)를 실질적으로 에칭하지 않고, AlN 절연 중간층(22)을 제거한다.
종래의 에칭 방법은 아래에 놓인 고유전율(k) 유전체(20)를 에칭하지 않고서 선택적으로 AlN을 제거할 수 없다. 예를 들어, KOH와 같은 습식 에칭제, 또는 RIE와 같은 건식 에칭 기술은 아래에 놓인 고유전율(k) 유전체(20)에 해로운 영향을 미친다.
본 발명의 바람직한 일 실시예에 따르면, 습식 에칭 작용은 HCl과 과산화수소의 용액을 포함하며, 바람직한 농도는 3:1 HCl:H2O2이다. HCl/과산화수소 용액에 더하여, 다른 무기산 및 산화제가 에칭 작용이 고유전율(k) 유전체(20)를 공격하지 않는 한 동일한 결과를 생성할 수 있음이 제안된다. 산화제에는 과산화물, 질산염, 아질산염, 과염소산염, 염소산염, 아염소산염, 차아염소산염, 중크롬산염, 과망간산염, 과황산염 또는 이들의 조합이 포함될 수 있다. 무기산에는 황산, 인산 또는 이들의 조합이 포함될 수 있다. 에칭 속도는 에칭 작용의 pH에 의해 영향을 받을 수 있다. 에칭 작용의 pH는 약 1 내지 약 8일 수 있으며, 바람직하게는 약 2 내지 약 6, 가장 바람직하게는 약 2.8일 수 있다. 에칭 합성물은 발열 반응 동안 혼합될 수 있다. 습식 에칭은 산소 함유 환경에서 수행될 수 있으며, 상온 또는 높은 온도에서 수행될 수 있다. 바람직하게는, 에칭 온도는 15℃ 내지 80℃이다. 에칭 후, 블록 마스크(50)는 화학적 분리(chemical strip)를 사용하여 제거되며, 기판(12)은 탈이온수(deionized water)로 헹구어지고 N2 환경에서 건조된다.
도 7을 참조하면, 다음 공정 단계에서, 적어도 하나의 게이트 도전체(24)가 pFET 소자 영역(15)과 nFET 소자 영역(25)에 형성된다. 게이트 도전체(24)는 당업자에게 공지된 임의의 도전성 물질을 포함할 수 있다. 예를 들어, 게이트 도전체 물질은 폴리실리콘을 포함할 수 있으나, SiGe, SiGeC, 금속 실리사이드, 금속 질화물, 금속(예컨대, W, Ir, Re, Ru, Ti, Ta, Hf, Mo, Nb, Ni, Al), 또는 이들의 조합으로 구성될 수도 있다. 적어도 하나의 게이트 도전체는 화학 기상 증착(CVD), 플라즈마 강화 화학 기상 증착(PECVD), 고밀도 화학 기상 증착(HDCVD), 도금(plating), 스퍼터링, 증발 또는 화학 용액 증착(chemical solution deposition) 을 사용하여 증착될 수 있다.
pFET 소자 영역(15)과 nFET 소자 영역(25)에 형성되는 게이트 도전체(24)는 동일한 물질이거나 상이한 물질일 수 있다. 게이트 영역(24)이 상이한 물질을 포함하는 실시예에서는, 블록 마스크가 pFET 소자 영역(15)과 nFET 소자 영역(25)의 게이트 도전체(24) 물질을 선택적으로 처리하는데 이용될 수 있다.
게이트 도전체가 Si 함유 물질을 포함하는 본 발명의 일 실시예에서는, Si 함유 물질의 블랭킷층이, 물리 기상 증착, CVD 또는 증발을 포함하나 이에 한정되지는 않는 공지된 증착 공정을 이용하여, nFET 소자 영역(25) 내의 고유전율(k) 유전체(20) 및 pFET 소자 영역(15) 내의 절연 중간층(22) 상에 형성된다.
게이트 도전체(24)를 형성하는데 사용되는 Si 함유 물질은 단결정질, 다결정질 또는 비결정질 형태인 Si 또는 SiGe 합금층을 포함한다. 또한, 전술한 Si 함유 물질의 조합도 예상된다. Si 함유 물질의 블랭킷층은 도핑되거나 도핑되지 않을 수 있다. 도핑된 경우, 동일한 것을 형성하는데 인-시튜(in-situ) 도핑 증착 공정이 이용될 수 있다.
대안적으로, 도핑된 Si 함유 층이 증착, 이온 주입 및 어닐링(annealing)에 의해 형성될 수 있다. Si 함유 층의 도핑은 형성된 게이트 도전체(24)의 일함수를 이동시킬 것이다. 도펀트 이온의 예에는 As, P, B, Sb, Bi, In, Al, Ga, 또는 이들의 혼합물이 포함되며, 바람직하게는 P이다. 본 발명의 이 점에서 증착된 Si 함유 층의 두께, 즉 높이는 사용된 증착 공정에 따라 변할 수 있다. 일반적으로, Si 함유 층은 약 20 내지 약 180 ㎚, 더 일반적으로는 약 40 내지 약 150 ㎚의 수직 두께를 가진다.
게이트 도전체 물질의 블랭킷층의 증착 후에, 예컨대 물리 기상 증착 또는 화학 기상 증착과 같은 증착 공정을 이용하여 유전체 캡층(cap layer)(도시되지 않음)이 게이트 도전체 물질의 블랭킷층 상부에 형성될 수 있다. 유전체 캡층은 산화물, 질화물, 산화질화물 또는 이들의 임의의 조합일 수 있다. 유전체 캡층의 두께, 즉 높이는 약 20 내지 약 180㎚, 더 일반적으로는 약 30 내지 약 140㎚이다.
이후, 유전체 캡(존재하는 경우), 블랭킷 게이트 도전체 층, 및 선택적으로 절연 중간층(22) 및 pFET 소자 영역(15) 내의 고유전율(k) 게이트 유전체(20) 및 nFET 소자 영역(25) 내의 고유전율(k) 게이트 유전체는 리소그래피와 에칭에 의해 패턴화되어 nFET 및 pFET 소자 영역(15, 25) 내에 적어도 하나의 패턴화된 게이트 적층(stack)(18)을 제공한다. 복수의 패턴화된 게이트 적층(18)이 형성될 때, 게이트 적층(18)은 동일한 치수, 즉 길이를 가지거나, 소자 성능을 개선하기 위한 가변 치수를 가질 수 있다. 본 발명의 이 점에서의 각각의 패턴화된 게이트 적층(18)은 적어도 하나의 게이트 도전체(24)를 포함한다.
리소그래피 단계는 블랭킷층 구조의 상부 표면에 포토레지스트를 가하는 단계, 포토레지스트를 원하는 방사 패턴으로 노출하는 단계 및 통상적인 레지스트 현상제를 이용하여 노출된 포토레지스트를 현상하는 단계를 포함한다. 이후, 포토레지스트 내 패턴은 하나 이상의 건식 에칭 단계를 이용하여 구조로 전달된다. 일부 실시예들에 따르면, 패턴화된 포토레지스트는 패턴이 블랭킷층 구조의 층들 중 하나로 전달된 후에 제거될 수 있다. 다른 실시예들에 따르면, 패턴화된 포토레지스 트는 에칭이 완료된 후에 제거된다.
본 발명에서 패턴화된 게이트 적층을 형성하는데 사용될 수 있는 적절한 건식 에칭 공정에는 반응성 이온 에칭, 이온 빔 에칭, 플라즈마 에칭 또는 레이저 제거(ablation)가 포함되나, 이에 한정되지는 않는다. 사용되는 건식 에칭 공정은 일반적으로 nFET 소자 영역(25) 내의 고유전율(k) 유전체(20)와 pFET 소자 영역(15) 내의 절연 중간층(22)에 대하여 선택적이나, 언제나 그러한 것은 아니다. 따라서, 이러한 에칭 단계는 고유전율(k) 유전체(20)와 절연 중간층(22)의 노출된 일부를 일반적으로 제거하지 않는다. 그러나, 일부 실시예들에 따르면, 이러한 에칭 단계는 이전에 에칭된 게이트 도전체(24)에 의해 보호되지 않는 절연 중간층(22)과 고유전율(k) 유전체(20)의 부분을 제거하는데 사용될 수 있다.
도 8을 참조하면, 적어도 한 세트의 스페이서(6)가 일반적으로 각각의 패턴화된 게이트 적층(18)의 노출된 측벽 상에 형성되나, 언제나 그러한 것은 아니다. 적어도 한 세트의 스페이서(6)는 산화물, 질화물, 산화질화물 및/또는 이들의 임의의 조합과 같은 절연체로 구성된다. 적어도 한 세트의 스페이서(6)는 증착 및 에칭에 의해 형성된다.
적어도 하나의 스페이서(6)의 폭은 (후속적으로 형성될) 소스 및 드레인 실리사이드 접촉부가 게이트 적층의 에지 아래로 침식하지 않도록 충분히 넓어야 한다. 일반적으로, 소스/드레인 실리사이드는, 적어도 하나의 스페이서가 바닥에서부터 측정되는 경우 약 20 내지 약 80 ㎚의 폭을 가질 때, 게이트 적층의 에지 아래로 침식하지 않는다.
또한, 본 발명의 이 점에서, 게이트 적층(18)은 동일한 것을 열 산화, 질화 또는 산화질화 공정을 거치게 함으로써 패시베이션(passivation) 될 수 있다. 패시베이션 단계는 게이트 적층에 대한 패시베이션 물질의 얇은 층을 형성한다. 이러한 단계는 이전의 스페이서 형성 단계 대신에, 또는 스페이서 형성 단계와 함게 사용될 수 있다. 스페이서 형성 단계와 함께 사용되는 때에는, 스페이서 형성이 게이트 적층 패시베이션 공정 이후에 일어난다.
이후, (스페이서가 있거나 또는 스페이서 없이) 소스/드레인 확산 영역(13, 14)이 기판에 형성된다. 소스/드레인 확산 영역(13, 14)은 이온 주입 및 어닐링 단계를 이용하여 형성된다. p형 소스/드레인 확산 영역(13)은 pFET 소자 영역(15) 내에 형성되고 n형 소스/드레인 확산 영역(14)은 nFET 소자 영역(25) 내에 형성된다. 어닐링 단계는 이전의 주입 단계에 의해 주입된 도펀트를 활성화하는 기능을 한다. 이온 주입 및 어닐링에 대한 조건들은 당업자에게 공지되어 있다.
또한, 소스/드레인 확산 영역(13, 14)은 확장 주입 영역(extension implant region)을 포함할 수 있는데, 이는 해당 소스/드레인 확산 영역에서와 동일한 도펀트 유형을 가지는 통상적인 확장 주입을 사용하는 소스/드레인 주입 이전에 형성된다. 확장 주입 이후에는 활성화 어닐링이 뒤따르거나, 대안적으로 확장 주입 및 소스/드레인 주입 동안 주입된 도펀트들이 동일한 활성화 어닐링 사이클을 사용하여 활성화될 수 있다. 또한, 헤일로 주입(halo implant)도 예상된다.
이후, 이전에 제거되지 않은 경우, 고도 선택적 화학 에칭 공정을 이용하여, 고유전율(k) 유전체(20)의 노출된 부분이 nFET 소자 영역(25)으로부터 제거되고 고 유전율(k) 유전체(20)와 절연 중간층(22)의 노출된 부분이 pFET 소자 영역(25)으로부터 제거된다. 이러한 에칭 단계는 반도체 기판(12)의 상부 표면 상에서 중단된다. 절연 중간층(22)과 고유전율(k) 유전체(20)의 노출된 부분을 제거하는데 임의의 화학적 에칭제가 사용될 수 있으나, 일 실시예에서는 묽은 플루오르화 수소산(dilute hydrofluoric acid; DHF)이 사용된다.
전술한 실시예들 및 다양한 조합들 중에서, 본 발명의 특히 바람직한 CMOS 구조는 고유전율(k) 게이트 유전체(20)가 HfO2, 하프늄 실리케이트 또는 하프늄 실리콘 산화질화물로 구성되고 절연 중간층(22)이 선택적으로 일부 산소를 포함할 수 있는 AlN으로 구성되는 것이다. 특히 바람직한 구조의 기타 변경 및 치환도 예상되며, 배제되지 않아야 한다.
금속 상호 접속부를 구비한 BEOL(back-end-of-the-line) 상호 접속 레벨의 형성 및 실리사이드화된 접촉부(소스/드레인 및 게이트)의 형성과 같은 추가적인 CMOS 처리는 당업자에게 공지된 처리 단계들을 이용하여 형성될 수 있다.
이하의 예들은 본 발명의 절연 중간층(22)이 pFET 소자 내에만 위치하고 nFET 소자로부터는 제거된 CMOS 구조의 중요성을 증명하기 위해 예시의 목적으로 제공된다.
예 1
이 예에서는, Hf 산화물 또는 실리케이트 층(고유전율(k) 유전체)이 nFET 소자 영역을 pFET 소자 영역으로부터 분리하는 분리 영역으로 미리 패턴화된 실리콘 기판 상에 성장된다. Hf 산화물 및 실리케이트는 유기 금속 화학 기상 증착(MOCVD) 및 원자층 화학 기상 증착(ALCVD)을 사용하여 증착된다. Hf 산화물 및 실리케이트 층의 두께는 약 2㎚ 내지 약 4㎚의 범위 내이며, 실리케이트의 조성은 대체로 y/(x+y)가 약 0.2 내지 0.3인 HfxSiyO4이다. 이러한 산화물은 0.3㎚ 내지 1.2㎚ 두께의 산화실리콘 또는 산화질화실리콘 코팅을 가지는 n형 실리콘 웨이퍼 상에 증착된다. 이러한 산화실리콘 또는 산화질화실리콘 코팅의 존재는 선택적이다.
Hf 산화물 및 실리케이트의 증착 후, 웨이퍼는 질화알루미늄 증착(절연 중간층)을 위한 초고진공 증착 챔버 내에 로드된다. 질화알루미늄은 저항성 가열된 표준 Al 증발원으로부터 Al을 증발시키고, 상용 무선 주파수 원자 질소 소스로부터 질소 빔을 사용하여 증착된다. 증발원은 동작하는 동안 1000℃ 내지 1200℃의 온도를 가진다. 원자 질소 소스는 약 200 내지 450W의 범위와 1 내지 3 sccm의 질소 유량으로 동작한다. 기판 온도는 증착 동안 150℃ 내지 650℃로 유지된다. 베이스 진공 챔버 압력은 약 5×10-10 내지 2×10-9 torr이다. AlN 증착 동안, 압력은 1×10-5 torr 범위까지 상승한다. AlN 층은 약 0.5㎚ 내지 약 2.0㎚ 범위의 두께로 증착된다.
이후, 기판이 꺼내지고 외부 열이 공급되지 않은 채로 AlN 층을 제거하도록 HCl:H2O2 과산화물 용액으로 에칭된다. 이 에칭제 용액의 농도는 1 비율(part) 이 상의 HCl과 1.5 비율 이상의 H2O2를 포함하며, 산성 용액이 제공된다. 바람직한 농도는 3:1 HCl:H2O2를 포함한다. 전술한 바와 같이, 농도의 선택에 기인하는 pH는 에칭 속도에 영향을 미칠 것임을 주의하여야 한다. 에칭 후에, 기판은 탈이온수로 헹구어지고 N2 환경에서 건조되어 Hf 산화물 표면을 가지는 기판을 제공한다.
다음으로, 표준 공정을 사용하는 화학 기상 증착을 사용하여 비정질 실리콘 층(게이트 컨덕터 층)이 약 150nm의 두께로 기판 표면 상부에 증착된다. 다음으로, 다시 표준 반도체 공정 절차를 따라 비정질 실리콘 층은 약 950℃부터 약 1000℃까지에서 어닐링되어 활성화되는 인 및 도펀트로 이온 주입된다. 일부 경우에, 기체 어닐의 형성은 SiO2/Si(100) 인터페이스 상태 패시베이션에 대해 수행된다.
다음으로, NMOS 테스트 축전기들은 화학기상증착을 사용하고 약 20x20 평방 미크론 단위의 패드 모양을 정의하기 위한 에칭을 통해 상기 구조들로부터 형성된다. nMOS 테스트 축전기 구조는 인(phosphorus) 도핑된 폴리실리콘층, 약 2nm에서 약 4nm까지 범위의 두께를 갖는 Hf 실리케이트 또는 HfO2 층, 약 0.3nm에서 약 1.2nm까지의 범위의 두께를 갖는 SiO2 또는 SiON 층, 및 실리콘(100) 기판을 포함하는 구조를 제공하기 위해, 위에서 설명된 방법을 사용하여 에칭되어 AlN 층을 제거한다. AlN 층이 통합되거나 에칭되지 않았던 폴리실리콘/Hf 실리케이트 또는 HfO2/SiON nMOS 제어 축전기가 비교를 위해 제공된다.
도 9에 도시된 바와 같이 축전기들이 전기적으로 테스트되어 전기용량 대 전 압 플롯을 제공한다. 게이트 유전체로서 Hf 실리케이트 또는 HfO2를 갖고, 그 위에 증착되고 본 발명의 선택적 에칭에 의해 제거되는 AlN층을 갖는 nMOS 테스트 축전기에 대한 전기용량-전압 곡선이 참조번호(55)에 의해 표시된다. 축전기들에 대한 전기용량 전압 곡선에서 평탄대역 전압(Vfb)은 트랜지스터들에서의 문턱 전압(Vt)과 동일하다.
도 9를 참조하면, 테스트 축전기들의 평탄대역 전압(Vfb)과 제어 축전기들을 비교하면 테스트 축전기들의 평탄대역 전압(Vfb)이 제어 축전기들의 70mV 이내에 있음을 알 수 있다. 그러므로, AlN이 소자의 평탄대역 전압(Vfb)의 실질적인 저하없이 테스트 축전기들의 표면으로부터 제거될 수 있기 때문에, 본 발명의 에칭액은 아래에 놓인 Hf 실리케이트 또는 HfO2 고유전율(k) 유전체를 에칭한다거나 Hf 실리케이트 또는 HfO2 고유전율(k) 유전체의 전기적 성질에 불리한 영향을 주지 않고 AlN을 유리하게 제거할 수 있다.
이제 도 10을 참조하면, 하프늄 실리케이트 표면으로부터 15분간 3:1 비율의 HCL:H2O2 용액을 포함하는 에칭액에 의해 에칭된 전면(blanket) AlN막의 XPS 스펙트럼이 제공된다. 도 10을 참조하면, HCl/과산화물 에칭된 표면이 도면부호(75)에 의해 나타나 있고, AlN 제어 표면의 XPS 표면이 도면부호(80)에 의해 나타나 있다. 도 10에 도시된 XPS 스펙트럼에 나타난 바와 같이, AlN 제어 표면에서 탐지되는 Al 2P 피크가 HCl/과산화물 용액에 의해 하프늄 표면으로부터 에칭된 AlN막에서는 존 재하지 않는다. 하프늄 실리케이트에 대한 선택성은 엘립소메트리(ellipsometry) 측정을 사용하여 확인될 수 있으며 하프늄 실리케이트막의 두께이는 변화가 없음을 보여준다.
본 발명이 바람직한 실시예들과 관련하여 특히 도시되고 설명되었으나, 당업자라면 본 발명의 사상과 범위에서 벗어나지 않고 전술한 것과 형태 및 세부사항에 있어서 다른 변경들이 이루어질 수 있음을 이해할 것이다. 그러므로 본 발명은 설명되고 도시되는 정확한 형태 및 세부사항에 한정되는 것이 아니고, 첨부된 청구항의 범위 내에 있는 것으로 의도된다.

Claims (54)

  1. 상보성 금속 산화물 반도체(CMOS) 구조로서,
    제1 소자 영역 및 제2 소자 영역을 갖는 반도체 기판을 포함하고,
    상기 제1 소자 영역은 제1 고유전율(k) 게이트 유전체 및 제1 게이트 컨덕터를 포함하는 적어도 하나의 제1 게이트 적층(stack)을 포함하고,
    상기 제2 소자 영역은 제2 고유전율(k) 게이트 유전체, 상기 제2 고유전율(k) 게이트 유전체 상부의 절연 중간층, 및 상기 절연 중간층 상부의 제2 게이트 컨덕터를 포함하는 적어도 하나의 제2 게이트 적층을 포함하고, 상기 절연 중간층은 상기 제1 소자 영역 문턱전압 및 평탄 대역 전압의 쉬프트(shift) 없이 상기 제2 소자 영역 문턱전압 및 평탄 대역 전압을 안정화시킬 수 있는 CMOS 구조.
  2. 제1항에 있어서,
    상기 제1 소자 영역은 nFET 소자를 포함하고, 상기 제2 소자 영역은 pFET 소자를 포함하는 CMOS 구조.
  3. 제1항에 있어서,
    상기 반도체 기판은 Si, Ge, SiGe, SiC, SiGeC, Ga, Gas, InAs, InP, 다른 Ⅲ/Ⅴ이나 Ⅱ/Ⅵ 화합물 반도체, 유기 반도체 또는 층상(layered) 반도체를 포함하는 CMOS 구조.
  4. 제1항에 있어서,
    상기 반도체 기판은 Si, SiGe, 실리콘-온-절연체 또는 실리콘 게르마늄-온-절연체를 포함하는 CMOS 구조.
  5. 제1항에 있어서,
    상기 제1 소자 영역은 상기 적어도 하나의 제1 게이트 적층에 인접한 상기 기판의 n형 도핑된 소스/드레인 영역을 더 포함하고,
    상기 제2 소자 영역은 상기 적어도 하나의 제2 게이트 적층에 인접한 상기 기판의 p형 도핑된 소스/드레인 영역을 더 포함하는 CMOS 구조.
  6. 제1항에 있어서,
    상기 제1 고유전율(k) 게이트 유전체 및 상기 제2 고유전율(k) 게이트 유전체는 동일한 물질을 포함하는 CMOS 구조.
  7. 제1항에 있어서,
    상기 제1 고유전율(k) 게이트 유전체 및 상기 제2 고유전율(k) 게이트 유전체는 상이한 물질을 포함하는 CMOS 구조.
  8. 제1항에 있어서,
    상기 제1 고유전율(k) 게이트 유전체 및 상기 제2 고유전율(k) 게이트 유전체는 산화물, 질화물, 산화질화물 또는 실리케이트를 포함하는 CMOS 구조.
  9. 제1항에 있어서,
    상기 제1 고유전율(k) 게이트 유전체 및 상기 제2 고유전율(k) 게이트 유전체는 HfO2, ZrO2, Al2O3, TiO2, La2O3, SrTiO3, LaAlO3, Y2O3, SiO2, 질화된 SiO2, 실리케이트, 질화물 또는 질화된 실리케이트를 포함하는 CMOS 구조.
  10. 제1항에 있어서,
    상기 절연 중간층은 절연 금속 질화물을 포함하는 CMOS 구조.
  11. 제10항에 있어서,
    상기 절연 금속 질화물은 산소를 더 포함하는 CMOS 구조.
  12. 제1항에 있어서,
    상기 절연 중간층은 질화알루미늄(AlN), 산화질화알루미늄(AlOxNy), 질화붕소(BN), 산화질화붕소(BOxNy), 질화갈륨(GaN), 산화질화갈륨(GaON), 질화인듐(InN), 산화질화인듐(InON) 또는 이들의 조합을 포함하는 CMOS 구조.
  13. 제1항에 있어서,
    상기 절연 중간층은 AlN 또는 AlOxNy를 포함하는 CMOS 구조.
  14. 제1항에 있어서,
    상기 절연 중간층은 약 1Å에서 약 25Å까지의 두께를 갖는 CMOS 구조.
  15. 제1항에 있어서,
    상기 제1 게이트 컨덕터 및 상기 제2 게이트 컨덕터는 동일한 물질을 포함하는 CMOS 구조.
  16. 제1항에 있어서,
    상기 제1 게이트 컨덕터 및 상기 제2 게이트 컨덕터는 상이한 물질을 포함하는 CMOS 구조.
  17. 제1항에 있어서,
    상기 제1 게이트 컨덕터 및 상기 제2 게이트 컨덕터는 Si, Ge, SiGe, SiGeC, W, Ir, Re, Ru, Ti, Ta, Hf, Mo, Nb, Ni, Al, 금속 실리사이드(silicides), 금속성 질화물(metallic nitrides) 또는 이들의 조합을 포함하는 CMOS 구조.
  18. 제1항에 있어서,
    상기 제2 게이트 컨덕터는 적어도 붕소로 도핑된 폴리실리콘을 포함하고,
    상기 제1 게이트 컨덕터는 적어도 인으로 도핑된 폴리실리콘을 포함하는 CMOS 구조.
  19. 상보성 금속 산화물 반도체(CMOS) 구조로서,
    nFET 소자 영역 및 pFET 소자 영역을 포함하는 반도체 기판;
    상기 nFET 소자 영역 내의 적어도 하나의 nFET 소자 - 상기 적어도 하나의 nFET 소자는 nFET 소자 채널 및 상기 nFET 소자 채널 상부의 적어도 하나의 제1 게이트 적층에 의해 분리되는 n형 소스 및 드레인 영역을 포함하고, 상기 적어도 하나의 게이트 적층은 하프늄 함유 고율전율(k) 게이트 유전체 및 게이트 컨덕터를 포함함 - ; 및
    상기 pFET 소자 영역 내의 적어도 하나의 pFET 소자 - 상기 적어도 하나의 pFET 소자는 pFET 소자 채널 및 상기 pFET 소자 채널 상부의 적어도 하나의 제2 게이트 적층에 의해 분리되는 p형 소스 및 드레인 영역을 포함하고, 상기 적어도 하나의 제2 게이트 적층은 하프늄 함유 고유전율(k) 게이트 유전체, 알루미늄 질화물 함유 절연 중간막 및 게이트 컨덕터를 포함하며, 상기 알루미늄 질화물 함유 절연 중간층은 상기 하프늄 함유 고율전율(k) 게이트 유전체 및 상기 게이트 컨덕터 사이에 위치하는 CMOS 구조.
  20. 제19항에 있어서,
    상기 반도체 기판은 Si, Ge, SiGe, SiC, SiGeC, Si-온-절연체, SiGe-온-절연체, Ga, Gas, InAs, InP, 다른 Ⅲ/Ⅴ이나 Ⅱ/Ⅵ 화합물 반도체, 유기 반도체 또는 적층 반도체를 포함하는 CMOS 구조.
  21. 제19항에 있어서,
    상기 알루미늄 질화물 함유 절연 중간층은 산소를 더 포함하는 CMOS 구조.
  22. 제19항에 있어서,
    상기 하프늄 함유 고유전율(k) 게이트 유전체는 HfO2, 하프늄 실리케이트 또는 산화질화 하프늄 실리콘인 CMOS 구조.
  23. 제19항에 있어서,
    상기 알루미늄 질화물 함유 절연 중간층은 약 1Å에서 약 25Å까지의 두께를 갖는 CMOS 구조.
  24. 제19항에 있어서,
    상기 제1 게이트 컨덕터 및 상기 제2 게이트 컨덕터는 동일한 물질을 포함하는 CMOS 구조.
  25. 제19항에 있어서,
    상기 제1 게이트 컨덕터 및 상기 제2 게이트 컨덕터는 상이한 물질을 포함하는 CMOS 구조.
  26. 제19항에 있어서,
    상기 제1 게이트 컨덕터 및 상기 제2 게이트 컨덕터는 Si, Ge, SiGe, SiGeC, W, Ir, Re, Ru, Ti, Ta, Hf, Mo, Nb, Ni, Al, 금속 실리사이드, 금속성 질화물 또는 이들의 조합을 포함하는 CMOS 구조.
  27. 제19항에 있어서,
    상기 제2 게이트 컨덕터는 적어도 붕소로 도핑된 폴리실리콘을 포함하고,
    상기 제1 게이트 컨덕터는 적어도 인으로 도핑된 폴리실리콘을 포함하는 CMOS 구조.
  28. 개선된 문턱전압 및 평탄 대역 전압 안정성을 갖는 상보성 금속 산화물 반도체(CMOS) 구조를 형성하는 방법으로서,
    제1 소자 영역 및 제2 소자 영역을 갖는 반도체 기판을 제공하는 단계;
    상기 제1 소자 영역 및 상기 제2 소자 영역을 포함하는 상기 반도체 기판 상부에 유전체 적층 - 상기 유전체 적층은 고유전율(k) 유전체 상부에 절연 중간층을 포함함 - 을 형성하는 단계;
    상기 제2 소자 영역으로부터 상기 절연 중간층을 제거하지 않고 상기 제1 소자 영역으로부터 상기 절연 중간층을 제거하는 단계;
    상기 제2 소자 영역의 상기 절연 중간층 및 상기 제1 소자 영역의 상기 고유전율(k) 유전체 상부에 게이트 컨덕터를 형성하는 단계; 및
    상기 제2 소자 영역에 적어도 하나의 게이트 적층 및 상기 제1 소자 영역에 적어도 하나의 게이트 적층을 제공하기 위하여 상기 게이트 컨덕터, 상기 절연 중간층 및 상기 고유전율(k) 유전체를 에칭하는 단계
    를 포함하는 방법.
  29. 제28항에 있어서,
    상기 절연 중간층은 절연 금속 질화물을 포함하는 방법.
  30. 제29항에 있어서,
    상기 절연 금속 질화물은 산소를 더 포함하는 방법.
  31. 제28항에 있어서,
    상기 절연 중간층은 질화알루미늄(AlN), 산화질화알루미늄(AlOxNy), 질화붕소(BN), 산화질화붕소(BOxNy), 질화갈륨(GaN), 산화질화갈륨(GaON), 질화인듐(InN), 산화질화인듐(InON) 또는 이들의 조합을 포함하는 방법.
  32. 제28항에 있어서,
    상기 절연 중간층은 AlN 또는 AlOxNy를 포함하는 방법.
  33. 제28항에 있어서,
    상기 고유전율(k) 유전체는 HfO2, 하프늄 실리케이트 또는 산화질화 하프늄 실리콘을 포함하는 방법.
  34. 제28항에 있어서,
    상기 절연 중간층은 증착 또는 열 성장(thermal growing)에 의해 형성되는 방법.
  35. 제34항에 있어서,
    상기 증착은 도금(plating), 스퍼터링(sputtering), 원자층 화학기상증착(ALCVD) 또는 금속 유기 화학기상증착(MOCVD)을 포함하는 방법.
  36. 제28항에 있어서,
    상기 고유전율(k) 유전체는 증착 또는 열 성장에 의해 형성되는 방법.
  37. 제36항에 있어서,
    상기 증착은 화학기상증착(CVD), 플라즈마-인핸스드 CVD(PECVD), 금속 유기 화학기상증착(MOCVD), 고밀도 화학기상증착(HDCVD), 도금, 스퍼터링, 기화(evaporation) 또는 화학 용액 증착을 포함하는 방법.
  38. 제36항에 있어서,
    상기 열 성장은 산화, 질화 또는 산화질화(oxynitridation)를 포함하는 방법.
  39. 제28항에 있어서,
    상기 게이트 컨덕터는 Si, Ge, SiGe, SiGeC, W, Ir, Re, Ru, Ti, Ta, Hf, Mo, Nb, Ni, Al, 금속 실리사이드, 금속성 질화물 또는 이들의 조합을 포함하는 방법.
  40. 제28항에 있어서,
    상기 제2 소자 영역으로부터 상기 절연 중간층을 제거하지 않고 상기 제1 소자 영역으로부터 상기 절연 중간층을 제거하는 단계는,
    상기 제2 소자 영역 상부에 블록(block) 마스크를 형성하는 단계 - 상기 제1 소자 영역은 노출됨 - ; 및
    상기 제1 소자 영역으로부터 상기 절연 중간층을 에칭하는 단계 - 상기 에칭하는 단계는 상기 제1 소자 영역의 상기 블록 마스크 및 상기 고유전율(k) 유전체를 실질적으로 에칭하지 않고 상기 절연 중간층을 제거하는 에칭액을 포함함 -
    를 포함하는 방법.
  41. 제40항에 있어서, 상기 블록 마스크는 패터닝된 포토레지스트 층을 포함하는 방법.
  42. 제41항에 있어서,
    상기 블록 마스크를 형성하는 단계는,
    상기 반도체 기판 상부에 포토레지스트 층을 전면 증착(blanket deposition)하는 단계;
    상기 포토레지스트 층을 방사(radiation) 패턴에 노출시키는 단계; 및
    상기 제2 소자 영역 위에 놓이는 상기 블록 마스크를 제공하기 위해 상기 패턴을 상기 포토레지스트 층으로 현상하는(develop) 단계
    를 포함하는 방법.
  43. 제40항에 있어서,
    상기 블록 마스크는 산화실리콘, 탄화실리콘, 질화실리콘, 탄화질화실리콘, 실스퀴록산(silsequioxanes), 실록산(siloxanes) 및 BPSG(boron phosphate silicate glass)로 구성된 그룹에서 선택되는 유전체를 포함하는 방법.
  44. 제40항에 있어서,
    상기 에칭액은 HCl 및 산화제를 포함하는 습식 에칭인 방법.
  45. 제44항에 있어서,
    상기 에칭액은 약 1에서 약 7까지의 pH 범위를 갖는 방법.
  46. 제45항에 있어서,
    상기 에칭액은 약 2에서 약 6까지의 pH 범위를 갖는 방법.
  47. 제44항에 있어서,
    상기 에칭액은 3:1의 HCl/H2O2 과산화 용액을 포함하는 방법.
  48. 반도체 구조를 형성하는 방법으로서,
    반도체 기판을 제공하는 단계;
    하프늄 실리케이트 층 상부에 알루미늄 질화물 함유 절연층을 포함하는 상기 반도체 기판 상부에 유전체 적층을 형성하는 단계; 및
    상기 하프늄 실리케이트 층을 실질적으로 에칭하지 않고 상기 알루미늄 질화 물 함유 절연층을 선택적으로 에칭하는 단계
    를 포함하는 방법.
  49. 제48항에 있어서,
    상기 에칭하는 단계는 HCl 및 산화제를 포함하는 습식 에칭을 포함하는 방법.
  50. 제49항에 있어서,
    상기 에칭액은 약 1에서 약 7까지의 pH 범위를 갖는 방법.
  51. 제49항에 있어서,
    상기 에칭액은 약 2에서 약 6까지의 pH 범위를 갖는 방법.
  52. 제49항에 있어서,
    상기 에칭액은 3:1의 HCl/H2O2 과산화 용액을 포함하는 방법.
  53. 제49항에 있어서,
    상기 에칭하는 단계 이전에 노출된 상기 유전체 적층의 나머지 부분을 남겨두고 상기 유전체 적층의 영역 상부에 블록 마스크를 형성하는 단계를 더 포함하 고,
    상기 습식 에칭은 상기 블록 마스크 또는 상기 하프늄 실리케이트 층을 실질적으로 에칭하지 않고 상기 유전체 적층의 상기 나머지 부분으로부터 상기 알루미늄 질화물 함유 절연층을 제거하는 방법.
  54. 제53항에 있어서,
    상기 블록 마스크는 포토레지스트, 산화실리콘, 탄화실리콘, 질화실리콘, 탄화질화실리콘, 실스퀴록산, 실록산 또는 BPSG(boron phosphate silicate glass)를 포함하는 방법.
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