KR101055930B1 - 고성능 ｃｍｏｓ 회로 및 그 제조 방법 - Google Patents

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브루스 베넷 도리스
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Abstract

본 발명은 각각의 회로가 적어도 제1 및 제2 게이트 스택을 포함하는 상보성 금속-산화물-반도체(CMOS) 회로에 관한 것이다. 제1 게이트 스택은 반도체 기판 내의 제1 장치 영역(예컨대, n-FET 장치 영역) 위에 위치하고, 적어도, 하부에서 상부로, 게이트 유전층, 금속 게이트 도전체, 및 실리콘-함유 게이트 도전체를 포함한다. 제2 게이트 스택은 반도체 기판 내의 제2 장치 영역(예컨대, p-FET 장치 영역) 위에 위치하고, 적어도, 하부에서 상부로, 게이트 유전층 및 실리콘-함유 게이트 도전체를 포함한다. 제1 및 제2 게이트 스택은 본 발명의 여러가지 방법에 의해 집적된 방식으로 반도체 기판 위에 형성될 수 있다.
n-FET 장치 영역, p-FET 장치 영역, 게이트 스택, 게이트 유전층, 금속 게이트 도전체, 실리콘-함유 게이트 도전체, 계면층

Description

고성능 ＣＭＯＳ 회로 및 그 제조 방법{HIGH PERFORMANCE CMOS CIRCUITS, AND METHODS FOR FABRICATING THE SAME}
도 1은 본 발명의 일 실시예에 따른, 서로의 옆에 위치한 패터닝된 n-FET 게이트 스택 및 패터닝된 p-FET 게이트 스택의 단면도를 도시하고 있다. 특히, 패터닝된 n-FET 게이트 스택은 하부에서 상부로, 높은 k 게이트 유전체, 금속 게이트 도전체 및 폴리실리콘 게이트 도전체를 포함한다. 패터닝된 p-FET 게이트 스택은 하부에서 상부로, 게이트 유전체 및 폴리실리콘 게이트 도전체를 포함한다.
도 2a-2i는 본 발명의 일 실시예에 따라, 먼저 p-FET 장치 영역 내에 게이트 유전체 및 폴리실리콘 게이트 도전체를 형성한 다음에, n-FET 장치 영역 내에서의 높은 k 유전체 및 금속 증착 동안에, p-FET 장치 영역을 보호 캐핑 층(capping layer)으로 덮음으로써, 도 1의 패터닝된 n-FET 및 p-FET 게이트 스택을 형성하는 예시적인 프로세싱 단계를 도시한 단면도이다.
도 3a-3e는 본 발명의 일 실시예에 따라, 증착 및 평탄화에 의해, 높은 k 게이트 유전층, 금속 게이트 도전체 및 실리콘-함유 게이트 도전체가 n-FET 장치 영역 내에 먼저 형성된 다음에, 게이트 유전층 및 실리콘-함유 게이트 도전체가 p-FET 장치 영역 내에 형성되는, "금속 우선(metal first)" 방법을 사용하여, 도 1의 패터닝된 n-FET 및 p-FET 게이트 스택을 형성하는 예시적인 프로세싱 단계를 도시 한 단면도이다.
도 4a-4e는 본 발명의 일 실시예에 따라, 증착 및 선택적 에칭에 의해, 높은 k 게이트 유전층, 금속 게이트 도전체 및 실리콘-함유 게이트 도전체가 n-FET 장치 영역 내에 먼저 형성된 다음에, 게이트 유전층 및 실리콘-함유 게이트 도전체가 p-FET 장치 영역 내에 형성되는, "금속 우선" 방법을 사용하여, 도 1의 패터닝된 n-FET 및 p-FET 게이트 스택을 형성하는 예시적인 프로세싱 단계를 도시한 단면도이다.
도 5는 본 발명의 일 실시예에 따른, 서로의 옆에 위치한 패터닝된 n-FET 게이트 스택 및 패터닝된 p-FET 게이트 스택의 단면도를 도시하고 있다. 특히, 패터닝된 n-FET 게이트 스택은 하부에서 상부로, 계면층, 높은 k 게이트 유전층, 금속 게이트 도전체, 제1 폴리실리콘 게이트 도전체, 제2 폴리실리콘 게이트 도전체 및 캡 층을 포함한다. 패터닝된 p-FET 게이트 스택은 하부에서 상부로, 반도체 산화물 또는 반도체 산질화물(oxynitride) 게이트 유전체, 제1 폴리실리콘 게이트 도전체, 제2 폴리실리콘 게이트 도전체 및 캡 층을 포함한다.
도 6a-6h는 도 5의 패터닝된 n-FET 및 p-FET 게이트 스택을 형성하는 예시적인 프로세싱 단계를 도시한 단면도이다.
도 7은 본 발명의 일 실시예에 따른, 서로의 옆에 위치한 패터닝된 n-FET 게이트 스택 및 패터닝된 p-FET 게이트 스택의 단면도이다. 특히, 패터닝된 n-FET 게이트 스택은 하부에서 상부로, 높은 k 게이트 유전층, 금속 게이트 도전체, 산소 확산 장벽층 및 폴리실리콘 게이트 도전체를 포함한다. 패터닝된 p-FET 게이트 스 택은 하부에서 상부로, 반도체 산화물 또는 반도체 산질화물 게이트 유전체 및 폴리실리콘 게이트 도전체를 포함한다.
도 8a-8g는 도 7의 패터닝된 n-FET 및 p-FET 게이트 스택을 형성하는 예시적인 프로세싱 단계를 도시한 단면도이다.
도 9는 본 발명의 일 실시예에 따른, 서로의 옆에 위치한 n-FET 게이트 구조물 및 p-FET 게이트 구조물의 단면도이다. 특히, n-FET 게이트 구조물은 하부에서 상부로, 패터닝되지 않은 계면층, 패터닝되지 않은 HfO2 층, 패터닝되지 않은 RE-함유 또는 AE-함유 층, 금속 게이트 도전체 및 폴리실리콘 게이트 도전체를 포함한다. p-FET 게이트 구조물은 하부에서 상부로, 패터닝되지 않은 반도체 산화물 또는 반도체 산질화물 게이트 유전체 및 폴리실리콘 게이트 도전체를 포함한다.
도 10a-10j는 도 9의 n-FET 및 p-FET 게이트 구조물을 형성하고, 더 나아가 각각의 게이트 구조물을 사용하여 n-FET 및 p-FET를 형성하는 예시적인 프로세싱 단계를 도시한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : CMOS 회로
12 : 반도체 기판
13 : 계면층
14, 20 : 게이트 유전층
16 : 금속 게이트 도전체
18, 22 : 실리콘-함유 게이트 도전체
18A : 제1 폴리실리콘 게이트 도전체
18B : 제2 폴리실리콘 게이트 도전체
32, 42 : 포토레지스트 물질
34 : 블랭킷 실리콘-함유 물질층
36 : 유전체 하드 마스크 층
44, 53 : 블랭킷 실리콘-함유 물질층
46A, 46B : 패터닝된 PC 레지스트
48 : 하프늄 층
50 : 유전체 하드 마스크
52 : 패터닝된 하드 마스크
본 발명은 일반적으로 각각이 적어도 하나의 n-채널 전계 효과 트랜지스터(n-FET) 및 적어도 하나의 p-채널 전계 효과 트랜지스터(p-FET)를 포함하는 고성능 상보성 금속 산화물 반도체(CMOS) 회로와 같은 반도체 장치에 관한 것이다. 특히, 본 발명은 각각이 게이트 유전층 및 금속 게이트 도전체를 갖는 적어도 하나의 n-FET 게이트 스택, 및 게이트 유전층 및 실리콘-함유 게이트 도전체를 갖는 적어도 하나의 p-FET 게이트 스택을 포함하는 CMOS 회로, 및 그러한 CMOS 회로를 형성 하는 방법에 관한 것이다.
표준 CMOS 기술에서, n-FET 장치는 반도체 산화물 또는 반도체 산질화물 게이트 유전층의 상부 위에 증착되는 게이트 전극으로서 As(또는 기타 도너(donor)) 도핑된 n형 폴리실리콘 층을 사용한다. 게이트 전압은 이 n 도핑된 폴리실리콘 층을 통해 인가되어, 게이트 유전층 아래의 p형 실리콘 내에 반전(inversion) 채널을 생성한다. 마찬가지로, P-FET 장치는 반도체 산화물 또는 반도체 산질화물 게이트 유전층의 상부 위에 또한 증착되는 게이트 전극으로서 붕소(또는 기타 도너) 도핑된 p형 폴리실리콘 층을 사용한다. 게이트 전압은 p 도핑된 폴리실리콘 층을 통해 인가되어, 게이트 유전층 아래의 n형 실리콘 내에 반전 채널을 생성한다.
그러나, 폴리실리콘 게이트 전극의 제한은 CMOS 장치 성능의 더 나은 이득을 억제하고 있다. 미래 세대의 장치 로직은 게이트 전극에 대하여 대체 물질을 사용하는 것이 요구될 것이다.
특히, 금속 물질은 장치 성능의 더 나은 이득을 달성하는 유망한 게이트 전극 물질처럼 보였다.
그러나, CMOS 회로로의 금속 게이트 전극들의 집적화가 어려움이 판명되었다. 특히, 종래의 게이트 구조물(즉, p 도핑 및 n 도핑된 폴리실리콘 게이트 전극을 포함함)에 대한 대안이 완전히 실현되기 위해서, CMOS 회로의 n-FET 및 p-FET 장치는 상이한 금속을 포함해야 하고, p 도핑 및 n 도핑된 폴리실리콘 게이트 전극에 대하여 동등한 일 함수를 갖는 상보성 금속은 CMOS 회로 내에 각각의 n-FET 및 p-FET 게이트 구조물을 형성하기 위해 동시에 집적되어야 한다. 패터닝, 열 수 지(thermal budget) 제약, 및 FEOL(front-end-of-line) 로직 집적화와 관련된 물질 상호작용은 다수의 후보 금속 물질에 대해 문제가 되었다.
본 업계가 p-FET 및 n-FET 게이트 구조물을 위한 금속 솔루션을 찾고자 고심하고 있으며, CMOS 장치 성능에 있어서의 지속적인 향상을 달성하기 위해 이종의(heterogeneous) n-FET 및 p-FET 게이트 구조물을 포함하는 CMOS 회로가 필요하다.
일 실시예에 따르면, 본 발명은 서로 인접해 있는 적어도 제1 및 제2 장치 영역들을 포함하는 반도체 기판, 제1 장치 영역 위에 위치한 제1 게이트 스택(gate stack), 및 제2 장치 영역 위에 위치한 제2 게이트 스택을 포함하고, 제1 게이트 스택은 적어도, 하부에서 상부로, 이산화 실리콘의 유전 상수(k)보다 크거나 같은 유전 상수(k)를 갖는 유전 물질을 포함하는 게이트 유전층, 금속 게이트 도전체 및 실리콘-함유 게이트 도전체를 포함하며, 제2 게이트 스택은 적어도, 하부에서 상부로, 게이트 유전층 및 실리콘-함유 게이트 도전체를 포함하는 반도체 장치에 관한 것이다.
본 명세서에서 사용된 용어 "금속(metallic)"은 본질적으로, 원소 형태, 합금 형태 또는 화합물 형태의 적어도 하나의 금속을 함유하는 도전성 물질로 형성되는 구조물 또는 컴포넌트를 나타낸다. 그러한 도전성 물질의 예에는 원소 금속, 금속 합금, 금속 질화물, 금속 실리사이드 등을 포함되는데, 이에 한정되지는 않는다. 바람직하게는, 제1 게이트 스택의 금속 게이트 도전체는 IVB 또는 VB족 금속 을 함유하는 금속 질화물 또는 금속 실리콘 질화물을 포함한다. 더욱 바람직하게는, 금속 게이트 도전체는 TiN, TaN, Ti-La-N의 3원 합금(ternary alloy), Ta-La-N의 3원 합금, 또는 Ti-La-N 및 Ta-La-N의 3원 합금을 갖는 스택을 포함한다.
바람직하게는, 제1 게이트 스택의 게이트 유전층은 하프늄 산화물, 하프늄 실리케이트, 하프늄 실리콘 산질화물, 하프늄 산화물과 지르코늄 산화물의 혼합물 및 이들의 다층들로 이루어진 그룹에서 선택되는 하프늄계(hafnium-based) 유전 물질을 포함하나, 꼭 그러한 것은 아니다.
제1 게이트 스택의 금속 게이트 도전체는 바람직하게는 IVB 또는 VB족 금속을 함유하는 금속 질화물 또는 금속 실리콘 질화물을 포함한다. 더욱 바람직하게는, 금속 게이트 도전체는 TiN, TaN, Ti-RE-N의 3원 합금(RE는 희토금속(rare earth metal)을 의미함), Ta-RE-N의 3원 합금, Ti-AE-N의 3원 합금(AE는 알칼리토금속(alkaline earth metal)을 의미함), Ta-AE-N의 3원 합금, 또는 이들의 혼합물을 포함하는 스택을 포함한다.
제1 및 제2 게이트 스택의 실리콘-함유 게이트 도전체는 바람직하게는 다결정 실리콘을 포함한다.
전술한 제1 및 제2 게이트 스택은 본 발명의 반도체 장치를 위한 기본 이종 게이트 구성을 구성한다. 그러한 제1 및 제2 게이트 스택은 본 발명에 있어서의 장치 성능 또는 제조성을 더욱 개선하기 위한 하나 이상의 추가적인 층들을 포함할 수 있다.
예를 들어, 제1 게이트 스택은 게이트 유전층 아래에 위치한 계면층 및 실리 콘-함유 게이트 도전체 위에 위치한 추가 실리콘-함유 게이트 도전체를 더 포함할 수 있고, 제2 게이트 스택은 실리콘-함유 게이트 도전체 위에 위치한 추가 실리콘-함유 게이트 도전체를 더 포함할 수 있다.
다른 예를 들면, 제1 게이트 유전체 스택은 금속 게이트 도전체의 위 및 실리콘-함유 게이트 도전체의 아래에 위치한 도전성 산소 장벽층을 더 포함할 수 있다.
또 다른 예를 들면, 제1 게이트 유전체 스택은 게이트 유전층의 아래에 위치한 계면층, 및 게이트 유전층의 위 또는 내부에 위치하고 금속 게이트 도전체의 아래에 위치한 희토금속-함유 또는 알칼리토금속-함유 층을 더 포함할 수 있다. 제1 게이트 유전체 스택이 희토금속-함유 층을 포함하면, 희토금속-함유 층은 바람직하게는 적어도 하나의 희토금속의 산화물 또는 질화물을 포함한다. 대안적으로, 제1 게이트 유전체 스택이 알칼리토금속-함유 층을 포함하면, 알칼리토금속-함유 층은 바람직하게는 MxAy 식을 갖는 화합물을 포함하는데, M은 적어도 하나의 알칼리토금속이고, A는 O, S 또는 할로겐화물(halide) 중의 하나이며, x는 1 또는 2이고 y는 1, 2 또는 3이다.
다른 일 실시예에 따르면, 본 발명은 기본 이종 게이트 구성(즉, 어떠한 추가 층도 없음)을 갖는 반도체 장치를 형성하는 방법에 관한 것으로, 상기 방법은, 반도체 기판의 제2 장치 영역 위에 선택적으로 제1 게이트 유전층 및 실리콘-함유 게이트 도전체를 형성하는 단계, 제2 장치 영역 위에 선택적으로 보호 캐핑 층을 형성하는 단계, 반도체 기판의 제1 장치 영역 위에 선택적으로 제2 게이트 유전층 및 금속 게이트 도전체를 형성하는 단계 - 제2 게이트 유전층은 이산화 실리콘의 유전 상수(k)보다 크거나 같은 유전 상수(k)를 갖는 유전 물질을 포함함 -, 제2 장치 영역으로부터 보호 캐핑 층을 제거하는 단계, 제1 및 제2 장치 영역 둘 다 위에 실리콘-함유 층을 증착하는 단계, 및 실리콘-함유 층, 금속 게이트 도전체, 제2 게이트 유전층, 실리콘-함유 게이트 도전체 및 제1 게이트 유전층을 패터닝하여 제1 및 제2 게이트 스택을 형성하는 단계를 포함한다.
또 다른 일 실시예에 따르면, 본 발명은 기본 이종 게이트 구성(즉, 어떠한 추가 층도 없음)을 갖는 반도체 장치를 형성하는 방법에 관한 것으로, 상기 방법은, 반도체 기판의 제1 장치 영역 위에 선택적으로 제1 게이트 유전층, 금속 게이트 도전체 및 실리콘-함유 게이트 도전체를 형성하는 단계 - 제1 게이트 유전층은 이산화 실리콘의 유전 상수(k)보다 크거나 같은 유전 상수(k)를 갖는 유전 물질을 포함함 -, 제1 및 제2 장치 영역 둘 다 위에 제2 게이트 유전 층을 형성하는 단계, 제1 및 제2 장치 영역 둘 다 위에 실리콘-함유 층을 증착하는 단계, 실리콘-함유 층, 제2 게이트 유전층 및 실리콘-함유 게이트 도전체를 평탄화하고 실리콘-함유 층 및 제2 게이트 유전층의 부분들을 제1 장치 영역으로부터 제거하여, 제1 장치 영역 내의 실리콘-함유 게이트 도전체의 상부면을 노출시키는 단계 - 제1 장치 영역 내의 노출된 실리콘-함유 게이트 도전체는 제2 장치 영역 내의 실리콘-함유 층의 비제거 부분과 실질적으로 동일 평면임 -, 및 노출된 실리콘-함유 게이트 도전체, 금속 게이트 도전체, 제1 게이트 유전층, 및 실리콘-함유 층 및 제2 게이트 유 전층의 비제거 부분들을 패터닝하여 제1 및 제2 게이트 스택을 형성하는 단계를 포함한다.
또 다른 일 실시예에 따르면, 본 발명은 기본 이종 게이트 구성(즉, 어떠한 추가 층도 없음)을 갖는 반도체 장치를 형성하는 방법에 관한 것으로, 상기 방법은, 반도체 기판의 제1 장치 영역 위에 선택적으로 제1 게이트 유전층, 금속 게이트 도전체 및 실리콘-함유 게이트 도전체를 형성하는 단계 - 제1 게이트 유전층은 이산화 실리콘의 유전 상수(k)보다 크거나 같은 유전 상수(k)를 갖는 유전 물질을 포함함 -, 제1 및 제2 장치 영역 둘 다 위에 제2 게이트 유전 층을 형성하는 단계, 제1 및 제2 장치 영역 둘 다 위에 실리콘-함유 층을 증착하는 단계, 실리콘-함유 층을 선택적으로 에칭하여 실리콘-함유 층의 부분을 제1 장치 영역으로부터 제거하는 단계, 제2 게이트 유전층을 선택적으로 에칭하여 제2 게이트 유전층의 부분을 제1 장치 영역으로부터 제거함으로써, 실리콘-함유 게이트 도전체의 상부면을 노출시키는 단계, 및 노출된 실리콘-함유 게이트 도전체, 금속 게이트 도전체, 제1 게이트 유전층, 및 실리콘-함유 층 및 제2 게이트 유전층의 비제거 부분들을 패터닝하여 제1 및 제2 게이트 스택을 형성하는 단계를 포함한다.
다른 일 실시예에 따르면, 본 발명은 반도체 장치를 형성하는 방법에 관한 것으로, 그러한 반도체 장치의 제1 게이트 스택은 게이트 유전층의 아래에 위치한 계면층, 및 실리콘-함유 게이트 도전체의 위에 위치한 추가 실리콘-함유 게이트 도전체를 더 포함하고, 제2 게이트 스택은 실리콘 함유 게이트 도전체의 위에 위치한 추가 실리콘-함유 게이트 도전체를 더 포함한다. 이 방법은 구체적으로, 반도체 기판의 제2 장치 영역 위에 선택적으로 제1 게이트 유전층 및 실리콘-함유 게이트 도전체를 형성하는 단계, 제1 및 제2 장치 영역 둘 다 위에 계면층, 제2 유전층, 금속층, 및 실리콘-함유 층을 형성하는 단계, 계면층, 제2 유전층, 금속층, 및 실리콘-함유 층을 제2 장치 영역으로부터 선택적으로 제거함으로써, 제2 장치 영역 내의 실리콘-함유 게이트 도전체의 상부면을 노출시키는 단계, 제1 및 제2 장치 영역 둘 다 위에 추가 실리콘-함유 층을 형성하는 단계, 및 추가 실리콘-함유 층, 실리콘-함유 층, 금속층, 제2 유전층, 계면층, 실리콘-함유 게이트 도전체 및 제1 게이트 유전층을 패터닝하여 제1 및 제2 게이트 스택을 형성하는 단계를 포함한다.
또 다른 일 실시예에 따르면, 본 발명은 반도체 장치를 형성하는 방법에 관한 것으로, 그러한 반도체 장치의 제1 게이트 스택은 금속 게이트 도전체의 위에 위치하고 실리콘-함유 게이트 도전체의 아래에 위치한 도전성 산소 장벽층을 더 포함한다. 이 방법은 구체적으로, 반도체 기판의 제1 장치 영역 위에 선택적으로 제1 유전층, 금속 게이트 도전체 및 도전성 산소 확산 장벽층을 형성하는 단계, 제2 장치 영역 내의 반도체 기판의 노출된 상부면을 산화시켜 제2 게이트 유전층을 형성하는 단계 - 도전성 산소 확산 장벽층은 제1 장치 영역을 산화로부터 보호함 -, 제1 및 제2 장치 영역 둘 다 위에 실리콘-함유 층을 증착하는 단계, 및 실리콘-함유 층, 도전성 산소 확산 장벽층, 금속 게이트 도전체, 제1 게이트 유전층 및 제2 게이트 유전층을 패터닝하여 제1 및 제2 게이트 스택을 형성하는 단계를 포함한다.
또 다른 일 실시예에 따르면, 본 발명은 기본 이종 게이트 구성(즉, 어떠한 추가 층도 없음)을 갖는 반도체 장치를 형성하는 방법에 관한 것으로, 상기 방법 은, 반도체 기판의 제1 장치 영역 위에 선택적으로 제1 유전층, 금속 게이트 도전체 및 절연 산소 확산 장벽층을 형성하는 단계, 제2 장치 영역 내의 반도체 기판의 노출된 상부면을 산화시켜 제2 게이트 유전층을 형성하는 단계 - 절연 산소 확산 장벽층은 제1 장치 영역을 산화로부터 보호함 -, 절연 산소 확산 장벽층을 제1 장치로부터 제거하여 금속 게이트 도전체의 상부면을 노출시키는 단계, 제1 및 제2 장치 영역 둘 다 위에 실리콘-함유 층을 증착하는 단계, 및 실리콘-함유 층, 금속 게이트 도전체, 제1 게이트 유전층 및 제2 게이트 유전층을 패터닝하여 제1 및 제2 게이트 스택을 형성하는 단계를 포함한다.
또 다른 일 실시예에 따르면, 본 발명은 반도체 장치를 형성하는 방법에 관한 것으로, 그러한 반도체 장치의 제1 게이트 스택은 하프늄계의(hafnium-based) 높은 k(즉, 이산화 실리콘보다 큰 유전 상수를 가짐) 게이트 유전층을 포함하고, 또한 높은 k 게이트 유전층의 아래에 위치한 계면층, 및 높은 k 게이트 유전층의 위 또는 내부에 위치하고 금속 게이트 도전체의 아래에 위치한 희토금속-함유 또는 알칼리토금속-함유 층을 더 포함한다. 이 방법은 구체적으로, 반도체 기판의 제1 장치 영역 위에 선택적으로 계면층 및 하프늄 층을 형성하는 단계, 하프늄 층을 산화시켜 제1 장치 영역 내에 하프늄 산화물을 포함하는 높은 k 게이트 유전층을 형성하는 단계 - 제2 장치 영역 내의 반도체 기판의 상부면은 동시에 산화되어 제2 장치 영역 내에 게이트 유전층을 형성함 -, 제1 장치 영역 위에 선택적으로 희토금속-함유 또는 알칼리토금속-함유 층을 형성하는 단계, 제1 및 제2 장치 영역 둘 다 위에 금속층을 증착하는 단계, 금속층을 제2 장치 영역으로부터 선택적으로 제거함 으로써, 제2 장치 영역 내의 게이트 유전층의 상부면을 노출시키는 단계, 제1 및 제2 장치 영역 둘 다 위에 실리콘-함유 층을 증착하는 단계, 및 실리콘-함유 층, 금속층, 희토금속-함유 또는 알칼리토금속-함유 층, 높은 k 게이트 유전층, 계면층 및 게이트 유전층을 패터닝하여 제1 및 제2 게이트 스택을 형성하는 단계를 포함한다.
본 발명의 기타 실시예, 특징 및 장점은 다음의 명세서 및 첨부된 청구범위로부터 더욱 완전히 명백해질 것이다.
이하의 설명에서, 특정 구조, 구성요소, 물질, 크기, 프로세싱 단계 및 기술과 같은 다수의 특정 상세는 본 발명의 완전한 이해를 제공하기 위해 설명된다. 그러나, 당업자라면 본 발명이 이들 특정 상세 없이도 실시될 수 있음을 알 것이다. 기타 경우에, 공지된 구조 또는 프로세싱 단계는 본 발명을 불명확하게 하는 것을 막기 위해 상세하게 설명되지 않았다.
층, 영역 또는 기판과 같은 한 구성요소가 다른 구성요소 "상에" 또는 "위에" 있다고 언급될 때, 그 한 구성요소는 다른 구성요소의 바로 위에 있을 수 있거나, 또는 사이에 낀 구성요소들이 존재할 수도 있다는 것을 알 수 있을 것이다. 이에 반해, 한 구성요소가 다른 구성요소의 "바로 위에" 있다고 언급될 때는 사이에 낀 구성요소들이 존재하지 않는다. 또한, 한 구성요소가 다른 구성요소의 "아래에" 있다고 언급될 때, 그 한 구성요소는 다른 구성요소의 바로 아래에 있을 수 있고, 또는 사이에 낀 구성요소들이 존재할 수도 있다는 것을 알 수 있을 것이다. 이에 반해, 한 구성요소가 다른 구성요소의 "바로 아래에" 있다고 언급될 때는 사이에 낀 구성요소들이 존재하지 않는다.
본 발명은 개선된 반도체 장치, 예컨대 n-FET 및 p-FET 게이트 구조물을 위한 집적된 이종(또는 하이브리드) 게이트 구성을 포함하는 CMOS 회로를 제공한다. 특히, 본 발명의 CMOS 회로 내의 n-FET 게이트 스택은 적어도, 하부에서 상부로, 게이트 유전층, 금속 게이트 도전체 및 실리콘-함유 게이트 도전체를 포함한다. 한편, 그러한 CMOS 회로 내의 p-FET 게이트 스택은 하부에서 상부로, 종래의 게이트 유전층 및 종래의 실리콘-함유 게이트 도전체를 포함한다. 바람직하게는, n-FET 게이트 스택의 게이트 유전층은 이산화 실리콘보다 큰 유전 상수를 갖는 높은 k 게이트 유전 물질을 포함하나, 반드시 그러한 것은 아니다. 대안적으로, n-FET 게이트 스택의 게이트 유전층은 이산화 실리콘과 동일한 유전 상수를 갖는 게이트 유전 물질을 포함할 수 있다.
그러한 이종 또는 하이브리드 게이트 구성은 한편으로는, 약 18Å의 반전 두께(inversion thickness: Tinv)를 갖는 폴리실리콘 게이트의 종래의 n-FET 게이트 스택 위에서 CMOS 회로의 성능 향상을 달성하도록 기능하는, 약 14Å의 반전 두께(Tinv) 및 높은 전자 이동도를 갖는 금속 게이트의 밴드 에지(band edge) n-FET 게이트 스택을 제공한다. 다른 한편으로는, 그러한 이종 또는 하이브리드 게이트 구성은 종래의 폴리실리콘 게이트의 p-FET 게이트 스택을 제공함으로써, 금속 게이트를 포함하는 p-FET 게이트 스택과 전형적으로 관련된 빈 공간(vacancy) 및 열적 불안정성 문제를 극복한다.
또한, p-FET 성능은 하이브리드 결정 배향의 기판을 사용하는 기판 기술에 의해 향상될 수 있기 때문에(즉, 본 명세서에서 모든 목적으로 전체가 참조로 반영되는 "HIGH PERFORMANCE CMOS SOI DEVICES ON HYBRID CRYSTAL-ORIENTED SUBSTRATES"라는 발명의 명칭으로 2003년 6월 17일자로 출원된 미합중국 특허 출원 제10/250,241호로서 2004년 12월 23일자로 공개된 미합중국 특허 출원 공보 제2004/0256700호, 및 "ULTRA-THIN SILICON-ON-INSULATOR AND STRAINED-SILICON-DIRECT-ON-INSULATOR WITH HYBRID CRYSTAL ORIENTATIONS"이라는 발명의 명칭으로 2004년 9월 2일자로 출원된 미합중국 특허 출원 제10/932,982호로서 2005년 3월 3일자로 공개된 미합중국 특허 출원 공보 제2005/0045995호에 의해 설명된 HOT 기술), 본 발명에 의해 제안된 이종 또는 하이브리드 게이트 구성은 적절한 하이브리드 결정 배향의 기판과 함께 사용될 때 개선된 장치 성능을 달성하는데 특히 유용하다.
본 발명의 예시적인 CMOS 회로(10)는 도 1에 도시되어 있으며, 서로 인접한 적어도 하나의 n-FET 장치 영역 및 적어도 하나의 p-FET 장치 영역을 가지는 반도체 기판(12)을 포함한다. 제1 게이트 스택, 즉 n-FET 게이트 스택은 n-FET 장치 영역 내에서 반도체 기판(12) 위에 위치하고, 하부에서 상부로, (바람직하게는 높은 k 게이트 유전층인) 게이트 유전층(14), 금속 게이트 도전체(16) 및 실리콘-함유 게이트 도전체(18)를 포함한다. 제2 게이트 스택, 즉 p-FET 게이트 스택은 p-FET 장치 영역 내에서 반도체 기판(12) 위에 위치하고, 하부에서 상부로, 게이트 유전층(20) 및 실리콘-함유 게이트 도전체(22)를 포함한다.
실제 크기로 도시되지 않은 도 1에서는, 단 하나의 n-FET 게이트 스택 및 하나의 p-FET 게이트 스택만이 반도체 기판(12) 상에 도시되고 있음을 주의하여야 한다. 그러한 일 실시예가 도시되고 있으나, 본 발명은 n-FET 및 p-FET 게이트 스택의 임의의 특정 수에 제한되지 않는다. 또한, 본 발명의 반도체 장치는 n-FET 및 p-FET 이외에, 저항, 다이오드, 평면 캐패시터, 버랙터(varactor) 등과 같은 기타 논리 회로 구성요소들도 포함할 수 있다.
본 발명에서 이용되는 반도체 기판(12)은 Si, Ge, SiGe, SiC, SiGeC, Ga, GaAs, InAs, Inp 및 기타 모든 III/V 또는 II/VI 화합물 반도체를 포함하나 이에 한정되지는 않는 임의의 반도체 물질을 포함한다. 또한, 반도체 기판(12)은 Si/SiGe, 실리콘-온-인슐레이터(SOI) 또는 SiGe-온-인슐레이터(SGOI)와 같은 층을 이룬 반도체 또는 유기 반도체를 포함할 수 있다. 본 발명의 일부 실시예들에서는, 반도체 기판(12)이 Si-함유 반도체 물질, 즉 실리콘을 포함하는 반도체 물질로 구성되는 것이 바람직하다.
반도체 기판(12)은 도핑되거나 도핑되지 않을 수 있고, 또는 도핑된 영역 및 도핑되지 않은 영역을 모두 포함할 수 있다. 또한, 반도체(12)는 제1 도핑된 (n- 또는 p-) 영역 및 제2 도핑된 (p- 또는 n-) 영역을 포함할 수 있다. 명확성을 위해, 도핑된 영역은 본 발명의 도면에 구체적으로 도시되지 않는다. 제1 도핑된 영역 및 제2 도핑된 영역은 동일하거나, 상이한 도전율 및/또는 도핑 농도를 가질 수도 있다. 이들 도핑된 영역은 "웰(well)"로서 공지되어 있으며, 다양한 장치 영역을 규정하는데 사용될 수 있다.
본 발명의 특히 바람직한 일 실시예에 따르면, 반도체 기판(12)은 전자의 이동도가 향상되는 적어도 하나의 영역(예컨대, n-FET 장치 영역), 및 홀의 이동도가 향상되는 다른 영역(예컨대, p-FET 장치 영역)을 포함하는 하이브리드 기판이다. 전자 이동도가 향상된 영역 내에 n-FET를 제조하고, 홀 이동도가 향상된 영역 내에 p-FET를 제조함으로써, n-FET 및 p-FET 장치 영역 내의 각각의 전하 캐리어(즉, 전자 또는 홀)의 이동도가 동시에 향상됨으로써, CMOS 장치 성능을 개선할 수 있다.
더 구체적으로, 반도체 기판(12)은 (본 명세서에서 하이브리드 결정 배향 기판이라고 언급되는) 상이한 결정 배향의 상이한 영역을 포함하는 하이브리드 기판이다. 그러한 하이브리드 결정 배향 기판의 기능은 반도체 결정에서의 캐리어 이동도의 이방성(anisotropy)에 기초한다. 구체적으로, 전자 및 홀과 같은 하전된 캐리어의 이동도는 반도체 기판의 결정 배향에 따라 다르다. 예를 들어, 홀 이동도는 실리콘 기판에서 (100) 표면에 비해 (110) 표면에 대하여 향상되지만, 전자 이동도는 (110) 표면에 비해 (100) 실리콘 표면에 대하여 향상된다. 따라서, (100) 표면 결정 배향을 가지는 한 장치 영역 내에 n-FET를 제조하고, (110) 표면 결정 배향을 가지는 다른 장치 영역 내에 p-FET를 제조함으로써, n-FET 및 p-FET 장치 영역 내의 각각의 전하 캐리어(즉, 전자 또는 홀)의 이동도는 둘 다 향상된다. 그러한 캐리어 이동도 이방성은 III-V 및 II-VI족 화합물뿐만 아니라 기타 IV족 반도체 물질과 같은 다른 반도체 물질에서도 존재하므로, (전형적으로 HOT 기술로 언급되는) 하이브리드 결정 배향 기술은 그러한 다른 반도체 물질로 구성된 기판에 용이하게 적용 가능하다. 하이브리드 결정 배향 기판은, 예컨대 그 내용이 본 명세서에서 모든 목적으로 전체가 참조로 반영되는 미합중국 특허 출원 제10/250,241호 및 제10/932,982호에 설명된 바와 같이, 예를 들어 웨이퍼 본딩, 선택적 에칭 및 반도체 층의 재성장을 포함하는 방법에 의해 형성될 수 있다.
전형적으로 적어도 하나의 분리 영역(도시되지 않음)이 인접한 n-FET 및 p-FET 장치 영역을 서로 분리시키기 위해 반도체 기판(12) 내에 제공된다. 분리 영역은 트렌치 분리 영역 또는 필드 산화물 분리 영역일 수 있다. 트렌치 분리 영역은 당업자에게 공지된 통상적의 트렌치 분리 공정을 이용하여 형성된다. 예를 들어, 트렌치 유전체를 이용한 트렌치의 리소그래피, 에칭 및 충전(filling)은 트렌치 분리 영역을 형성하는데 사용될 수 있다. 선택적으로, 라이너(liner)가 트렌치 충전 이전에 트렌치 내에 형성될 수 있고, 치밀화(densification) 단계가 트렌치 충전 이후에 실행될 수 있으며, 평탄화 공정은 또한 트렌치 충전 이후에 행해질 수 있다. 필드 산화물은 소위 실리콘 공정의 국소 산화를 이용하여 형성될 수 있다.
n-FET 게이트 스택의 게이트 유전층(14)은 바람직하게는 산화 실리콘의 유전 상수(대략 4.0)보다 크거나 같은 유전 상수를 가지는 높은 k 게이트 유전 물질을 포함하나, 반드시 그러한 것은 아니다. 더욱 바람직하게는, 게이트 유전층(14)은 약 10.0보다 큰 유전 상수를 가지는 하프늄계의 높은 k 유전 물질을 포함한다. 그러한 하프늄계 유전 물질은 하프늄 산화물(HfO2), 하프늄 실리케이트(HfSiOx), 하프늄 실리콘 산질화물(HfSiON), 하프늄 산화물과 지르코늄 산화물(ZrO2)의 혼합물, 또는 이들의 다층들로부터 선택될 수 있다. 더욱 바람직하게는, n-FET 게이트 스택 의 게이트 유전층(14)은 하프늄 산화물 또는 하프늄 질화물을 포함한다. 일부 실시예들에서, 하프늄계 게이트 유전층(14)은 약 4.0보다 크거나 같은, 더 전형적으로는 약 7.0보다 크거나 같은 유전 상수(k)를 가지는 기타 유전 물질에 의해 대체되거나, 그러한 기타 유전 물질과 함께 사용될 수 있다. 기타 유전 물질은, 예컨대 당업자에게 공지된 반도체 산화물, 반도체 산질화물, 금속 산화물 또는 혼합된 금속 산화물일 수 있고, 그들은 게이트 유전층(14)을 형성하기 위한 후술되는 임의의 기술을 이용하여 형성될 수 있다.
하프늄계 게이트 유전층(14)은, 예컨대 화학 기상 증착(CVD), 플라즈마 보조 CVD, 물리 기상 증착(PVD), 금속유기 화학 기상 증착(MOCVD), 원자층 증착(ALD), 증발, 반응성 스퍼터링, 화학 용액 증착 및 기타 유사한 증착 공정과 같은 증착 공정에 의해 반도체 기판(12)의 표면 상에 형성될 수 있다. 또한, 하프늄계 게이트 유전층(14)은 전술한 공정의 임의의 조합을 이용하여 형성될 수도 있다.
하프늄계 게이트 유전층(14)의 물리적 두께는 변화할 수 있지만, 전형적으로 층(14)은 약 0.5 내지 약 10 nm의 두께를 가지며, 약 0.5 내지 약 3 nm의 두께가 더 전형적이다.
금속 게이트 도전체(16)는 바람직하게는 IVB 또는 VB족 금속을 포함하는 금속 질화물 또는 금속 실리콘 질화물과 같은 금속 물질을 포함한다. 특히, 금속 게이트 도전체(16)는 Ti, Zr, Hf, V, Nb 또는 Ta로 이루어진 그룹에서 선택되는 금속을 포함하며, Ti 또는 Ta가 매우 바람직하다. 예를 들어, 금속 게이트 도전체(16)는 바람직하게는 TiN 또는 TaN을 포함한다. 또한, 본 발명의 금속 게이트 도전 체(16)는 Ti-AE-N의 3원 합금("AE"는 알칼리토금속을 의미함), Ta-AE-N의 3원 합금, Ti-RE-N의 3원 합금("RE"는 희토금속을 의미함), Ta-RE-N의 3원 합금, 또는 이들의 혼합물을 함유하는 스택을 포함할 수 있다.
금속 게이트 도전체(16)는 단일 금속 층을 포함하거나, 상이한 금속 조성물의 다수의 금속 층을 포함할 수 있다. 바람직하게는, 금속 게이트 도전체(16)는 제1 금속층(도시되지 않음)과 실리콘-함유 게이트 도전체(18) 사이의 장치 영역들 중의 한 영역 내에 일함수 정의 금속층(도시되지 않음)을 더 포함한다. "일함수 정의 금속"은 게이트 스택의 일함수를 조정하거나 설정하는데 사용될 수 있는 금속층을 의미한다. n형 일함수의 경우에, 일함수 정의 금속은 원소 주기율표의 IIIB, IVB 또는 VB족에서 적어도 하나의 원소를 포함한다(원소의 명명법은 CAS 버전에 기초함). 란탄 계열의 원소(예컨대, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb 또는 Lu)도 본 명세서에서 고려된다. 도전성 전극에 n형 일함수를 제공하는데 사용될 수 있는 금속의 예에는 Sc, Y, La, Zr, Hf, V, Nb, Ta, Ti 및 란탄 계열로부터의 원소들이 포함되나, 이에 한정되지는 않는다. 바람직하게는, n형 일함수 변이를 제공하는데 사용되는 일함수 정의 금속은 란탄족으로부터의 원소들 중 하나이다. p형 일함수의 경우, 일함수 정의 금속은 원소의 주기율표의 VIB, VIIB 및 VIII족으로부터의 적어도 하나의 원소를 포함한다(원소의 명명법은 CAS 버전에 기초함). 도전성 전극에 p형 일함수를 제공하는데 사용될 수 있는 금속의 예에는 Re, Fe, Ru, Co, Rh, Ir, Ni, Pd 및 Pt가 포함되나, 이에 한정되지는 않는다. 바람직하게는, p형 일함수 변이를 제공하는데 사용되는 일함수 정의 금속은 Re, Ru 또는 Pt 중의 하나이다.
금속 게이트 도전체(16)는 CVD, PVD, ALD, 스퍼터링 또는 증발과 같은 통상적인 증착 공정을 사용하여 용이하게 형성될 수 있다. 금속 도전체(16)의 물리적 두께는 변할 수 있으나, 전형적으로 금속 도전체(16)는 약 0.5 내지 약 200 nm의 두께를 가지며, 약 5 내지 약 80 nm 의 두께가 더 전형적이다.
p-FET 게이트 스택의 게이트 유전층(20)은 바람직하게는 반도체 산화물, 반도체 산질화물, Al2O3, AlON, AlN 및 그 조합과 같은 금속 산화물 및 이들의 다층과 같은 통상적인 게이트 유전 물질을 포함한다. 전술한 바와 같이, 높은 k 유전 물질은 게이트 유전층(20)을 형성하는데 사용될 수도 있다. 게이트 유전층(20)은, 예컨대 산화 또는 산질화와 같은 열 성장 공정에 의해 형성될 수 있다. 대안적으로, 게이트 유전층(20)은 CVD, PVD, ALD, 증발, 반응성 스퍼터링, 화학 용액 증착, 또는 임의의 기타 적절한 증착 공정과 같은 증착 공정에 의해 형성될 수 있다. 또한, 게이트 유전층(20)은 상기 공정의 임의의 조합을 이용하여 형성될 수 있다. 게이트 유전층(20)의 물리적 두께는 변할 수 있으나, 전형적으로 게이트 유전층(20)은 약 0.5 내지 약 10 nm의 두께를 가지며, 약 0.5 내지 약 3 nm의 두께가 더 전형적이다.
n-FET 및 p-FET 게이트 스택의 실리콘 게이트 도전체(18 및 22)는 다결정 또는 비결정 형태의 Si 또는 SiGe 합금을 포함할 수 있으며, 다결정 Si 또는 SiGe가 더 전형적이다. 그러한 실리콘 게이트 도전체(18 및 22)는, 예컨대 CVD, PVD 또는 증발과 같은 공지된 증착 공정을 이용하여 Si-함유 물질의 하나 이상의 블랭킷(blanket) 층을 증착함으로써 형성될 수 있다. Si-함유 물질 층은 도핑되거나 도핑되지 않을 수 있다. 도핑된 경우, 그 자리의(in-situ) 도핑 증착 공정이 동일물을 형성하는데 이용될 수 있다. 대안적으로, 도핑된 Si-함유 층은 증착, 이온 주입 및 어닐링(annealing)에 의해 형성될 수 있다. 이온 주입 및 어닐링은 물질 스택을 패터닝하는 후속 에칭 단계 전 또는 후에 발생할 수 있다. Si-함유 층의 도핑은 그렇게 형성된 게이트 도전체의 일함수를 변이시킬 것이다. Si-함유 게이트 도전체(18 및 22)의 두께, 즉 높이는 사용된 증착 공정에 따라 변할 수 있다. 전형적으로, Si-함유 게이트 도전체(18 및 22)는 각각 약 20 내지 약 180 nm의 수직 두께를 가지며, 약 40 내지 약 150 nm의 두께가 더 전형적이다.
도 1에 도시된 CMOS 회로(10)는 본 발명의 다양한 방법에 의해 집적되는 방식으로 용이하게 형성될 수 있는데, 이는 첨부 도면 2a-4e에 도시된 예시적인 프로세싱 단계를 참조하여 더욱 상세하게 설명될 것이다.
구체적으로, 도 2a-2i는 본 발명의 일 실시예에 따라, 먼저 p-FET 장치 영역 내에 반도체 산화물 또는 반도체 산질화물 게이트 유전체 및 폴리실리콘 게이트 도전체를 형성한 후, n-FET 장치 영역 내에서 높은 k 유전체 및 금속을 증착하는 동안 p-FET 장치 영역을 보호 캐핑 층으로 덮음으로써, 도 1의 n-FET 및 p-FET 게이트 스택을 형성하는 예시적인 프로세싱 단계들을 도시한 도면이다.
먼저, 서로 인접하게 위치하고 바람직하게는 얕은 트렌치 분리 영역(도시되지 않음)에 의해 서로 분리되는 n-FET 장치 영역 및 p-FET 장치 영역을 포함하는 반도체 기판(12)을 도시하는 도 2a를 참조한다. 게이트 유전층(20) 및 실리콘-함유 게이트 도전체(20)는 선택적으로 p-FET 장치 영역 상에는 형성되나, n-FET 장치 영역 상에는 형성되지 않는다. 구체적으로, 블랭크 게이트 유전층(20)이 바람직하게는 열 산화 증착 공정에 의해 n-FET 및 p-FET 장치 영역(도시되지 않음) 둘 다 위에 먼저 형성되고, 이후 n-FET 및 p-FET 장치 영역(도시되지 않음) 둘 다 위에 블랭킷 실리콘-함유 층(22)이 증착된다. 이후, 층(20 및 22)의 부분은 소프트/하드 마스크 반응성 이온 에칭(RIE), 묽은 플루오르화 수소산(dilute hydrofluoric acid; DHF) 에칭 용액을 사용한 습식 에칭, 또는 임의의 기타 적절한 기술과 같은 한가지 이상의 선택적 에칭 단계에 의해 n-FET 장치 영역(도시되지 않음)으로부터 선택적으로 제거된다.
이후, 도 2b에 도시된 바와 같이, n-FET 장치 영역은 포토레지스트 물질(74)로 선택적으로 덮이고, 이후 도 2c에 도시된 바와 같이, p-FET 장치 영역에서의 실리콘-함유 게이트 도전체(22) 위에 보호 물질층(76)이 형성된다. 보호 물질층(76)은 실리콘-함유 게이트 도전체(22) 상의 물질의 성장 또는 증착을 억제하는 보호 코팅을 형성하기 위해 실리콘-함유 게이트 도전체(22)에 선택적으로 결합하는 적어도 하나의 실란 탈활성제(silane silane)를 포함한다. 본 발명의 실시를 위해 사용될 수 있는 적절한 실란 탈활성제는 클로로실란, 유기작용(organofunctional) 실란 및 알킬실란(alkylsilane)의 광범위한 계열로부터 선택되는 실란 종을 포함한다. 실란 탈활성제의 구체적인 예에는 디메틸 디아세톡시 실란, 비스 디아미노 디메틸 실란, 디메틸 디클로로 실란, 디메틸 아미노 트리메틸 실란, 트리클로로 메틸 실란, 옥타데실 트리클로로 실란 등이 포함되나, 이에 한정되지는 않는다.
포토레지스트 물질(74)은 후속적으로 n-FET 장치 영역으로부터 제거되고, 도 2d에 도시된 바와 같이 게이트 유전층(14)(바람직하게는 이산화 실리콘보다 큰 유전 상수를 가지는 높은 k 게이트 유전층이나, 반드시 그러한 것은 아님)이 n-FET 장치 영역 위에 증착된다. 희토금속-함유(RE-함유) 및/또는 알칼리토금속-함유(AE-함유) 층(도시되지 않음)은 높은 k 게이트 유전층(14)의 상부 상에 또는 높은 k 게이트 유전층(14) 대신에 n-FET 장치 영역 위에서 형성될 수 있다. 후속적으로, 도 2e에 도시된 바와 같이, 금속층(16)이 n-FET 장치 영역 위에 형성된다. 보호 물질층(76)은 p-FET 장치 영역 내의 실리콘-함유 게이트 도전체(22)의 표면 형태를 변경함으로써, p-FET 장치 영역에서의 높은 k 게이트 유전층(14), RE/AE-함유 층(도시되지 않음) 및 금속층(16)의 증착을 방지한다.
n-FET 장치 영역 위에서의 금속층(16)의 증착 후, 도 2f에 도시된 바와 같이 보호 물질층(76)이 p-FET 장치 영역으로부터 제거되고, 이후, 도 2g에 도시된 바와 같이 n-FET 및 p-FET 장치 영역 둘 다 위에서 블랭킷 실리콘-함유 층(78)이 증착된다.
이후, 블랭킷 실리콘-함유 층(78), 금속층(16), 높은 k 게이트 유전층(14), 실리콘-함유 게이트 도전체(22) 및 게이트 유전체(20)가 리소그래피 및 에칭에 의해 패터닝되어, n-FET를 위한 스택과 p-FET를 위한 스택인 2개 이상의 패터닝된 게이트 스택을 제공한다. 구체적으로, 도 2h에 도시된 바와 같이, 패터닝된 폴리컨덕터(PC) 레지스트(80 및 82)가 게이트 레벨 리소그래피에 의해 n-FET 및 p-FET 장 치 영역 위에 각각 형성된다. 이후, 도 2i에 도시된 바와 같이, 그러한 PC 레지스트(80 및 82) 내의 패턴은 하나 이상의 건식 에칭 단계를 이용하여, 블랭킷 실리콘-함유 층(78), 금속층(16), 높은 k 게이트 유전층(14), 실리콘-함유 게이트 도전체(22) 및 게이트 유전체(20)에 전사되어 패터닝된 n-FET 및 p-FET 게이트 스택을 형성한다. 패터닝된 게이트 스택을 형성하는데 본 발명에서 사용될 수 있는 적절한 건식 에칭 공정은 반응성 이온 에칭(RIE), 이온 빔 에칭, 플라즈마 에칭 또는 레이저 제거를 포함하는데, 이에 한정되지는 않는다. 패터닝된 PC 레지스트(80 및 82)는 에칭이 완료된 후에 제거되어, 도 1에 도시된 바와 같은 패터닝된 n-FET 및 p-FET 게이트 스택을 생성한다.
도 3a-3e는 본 발명의 일 실시예에 따라, 높은 k 게이트 유전층, 금속 게이트 도전체 및 실리콘-함유 게이트 도전체가 n-FET 장치 영역 내에 먼저 형성된 후,증착 및 평탄화에 의해 게이트 유전층 및 실리콘-함유 게이트 도전체가 p-FET 장치 영역 내에 형성되는, "금속 우선(metal first)" 방법을 사용하여 도 1의 패터닝된 n-FET 및 p-FET 게이트 스택을 형성하는 예시적인 프로세싱 단계의 다른 세트를 도시하고 있다.
구체적으로, 도 3a는 서로 인접하게 위치하고 얕은 트렌치 분리 영역(9)에 의해 분리되는 n-FET 장치 영역 및 p-FET 장치 영역을 포함하는 반도체 기판(12)을 도시하고 있다. 도 3a에 도시된 바와 같이, 높은 k 게이트 유전층(14), 금속 게이트 도전체층(16) 및 실리콘-함유 층(84)이 n-FET 및 p-FET 장치 영역 둘 다 위에 형성된다. 후속적으로, 도 3b에 도시된 바와 같이, 높은 k 게이트 유전층(14), 금 속 게이트 도전체층(16) 및 실리콘-함유 층(84)의 부분들이 패터닝 기술에 의해 p-FET 장치 영역으로부터 선택적으로 제거되고, 이후 n-FET 및 p-FET 장치 영역 둘 다 위에 게이트 유전층(84)이 증착된다. 패터닝은 리소그래피 공정을 사용하여 바람직하게 수행되며, n-FET 장치 영역은 선택적으로 차단되는 반면, 층을 이룬 스택은 p-FET 장치 영역으로부터 제거된다.
이후, 도 3c에 도시된 바와 같이, 블랭킷 실리콘-함유 층(86)이 n-FET 및 p-FET 장치 영역 둘 다 위에 증착되고, 이후 화학적 기계적 연마(polishing) 단계와 같은 평탄화 단계가 수행되어, 전체 구조를 평탄화하고, 실리콘-함유 층(86) 및 게이트 유전층(84)의 부분을 n-FET 장치 영역으로부터 제거한다. 따라서, 도 3d에 도시된 바와 같이, 제1 실리콘-함유 층(82)의 상부면은 평탄화된 n-FET 장치 영역에서 노출되고, 노출된 실리콘-함유 층(82)은 제2 장치 영역에서의 실리콘-함유 층(86)의 비제거 부분과 실질적으로 동일평면이다.
후속적으로, 유전체 하드 마스크 층(88)이 n-FET 장치 영역 내의 실리콘-함유 층(82) 및 제2 장치 영역 내의 실리콘-함유 층(86)의 비제거 부분 둘 다 위에 형성되고, 패터닝된 포토레지스트 구조물(90 및 92)이 통상적인 리소그래픽 기술에 의해 유전체 하드 마스크 층(88)의 상부면 위에 증착된다. 이후, 도 3e에 도시된 바와 같이, 포토레지스트 구조물(90 및 92)의 패턴이 하나 이상의 건식 에칭 단계를 이용하여, 유전체 마스크 층(88), 실리콘-함유 게이트 도전체 층(82), 금속 게이트 도전체 층(16), 높은 k 게이트 유전층(14), 실리콘-함유 층(86) 및 게이트 유전층(84)에 전사되어 패터닝된 n-FET 및 p-FET 게이트 스택을 형성한다. 패터닝된 게이트 스택을 형성하는데 본 발명에서 사용될 수 있는 적절한 건식 에칭 공정은 반응성 이온 에칭(RIE), 이온 빔 에칭, 플라즈마 에칭 또는 레이저 제거를 포함하나, 이에 한정되지는 않는다.
따라서, 도 3e에 도시된 바와 같이, n-FET 장치 영역에서의 제1 패턴 게이트 스택은, 하부에서 상부로, 높은 k 게이트 유전층(14), 금속 게이트 도전체(16), 실리콘-함유 게이트 도전체(18) 및 패터닝된 유전체 하드 마스크(88A)를 포함한다. 따라서, 도 3e에 도시된 바와 같이, p-FET 장치 영역에서의 제2 패터닝된 게이트 스택은, 하부에서 상부로, 게이트 유전층(20), 실리콘-함유 게이트 도전체(22) 및 패터닝된 유전체 하드 마스크(88B)를 포함한다. 패터닝된 유전체 하드 마스크(88A 및 88B)는 후속적으로 패터닝된 게이트 스택으로부터 제거될 수 있다.
도 4a-4e는 도 1의 패터닝된 n-FET 및 p-FET 게이트 스택을 형성하는 예시적인 프로세싱 단계를 도시한 것으로, 후속적으로 형성되는 실리콘-함유 층(86) 및 게이트 유전층(84)이 전술한 평탄화 단계 대신에 하나 이상의 에칭 단계에 의해 n-FET 장치 영역으로부터 제거된다는 점을 제외하고는, 도 3a-3e에 도시된 공정과 유사한 "금속 우선" 방법을 이용한다.
구체적으로, 도 4a는 블랭킷 실리콘-함유 층(86)의 증착 후(즉, 도 3c에 도시된 단계 후), 포토레지스트 물질(90)에 의해 p-FET 장치 영역을 선택적으로 덮는 것을 도시하고 있다. 이후, 도 4b에 도시된 바와 같이, 하나 이상의 선택적 에칭 단계가 수행되어, 포토레지스트 물질(90)에 의해 덮이지 않은 영역(즉, n-FET 장치 영역 및 STI 영역(9))으로부터 실리콘-함유 층(86) 및 게이트 유전층(84)의 부분을 제거한다.
바람직하게는, 실리콘-에칭 단계(도시되지 않음)가 먼저 수행되어, n-FET 장치 영역 및 STI 영역(9)으로부터 실리콘-함유 층(86)의 부분을 선택적으로 제거한다. 그러한 실리콘-에칭 단계는 n-FET 장치 영역 및 STI 영역(9) 내의 하부 게이트 유전층(84)의 부분에서 정지하여 그 부분을 노출시킨다. 후혹적으로, 포토레지스트 물질(90)이 p-FET 장치 영역에서 제거되고, 이후 n-FET 장치 영역 및 STI 영역(9)으로부터 게이트 유전층(84)의 노출된 부분을 제거하는 산화 스트리핑(stripping) 단계가 행해진다. p-FET 장치 영역 내의 게이트 유전층(84)의 나머지 부분은 실리콘-함유 층(86)의 나머지 부분에 의해 덮이므로, 산화 스트리핑에 의해 제거되지 않는다.
p-FET 장치 영역 내의 포토레지스트 물질(90)이 n-FET 장치 영역 내의 실리콘-함유 게이트 도전체 층(82)으로부터 약간 오프셋되기 때문에, 도 4b에 도시된 바와 같이, 선택적 에칭은 p-FET 장치 영역 내의 실리콘-함유 층(86)의 나머지 부분과 n-FET 장치 영역 내의 실리콘-함유 게이트 도전체 층(82) 사이에 이음매(seam) 또는 트렌치(92)를 생기게 한다. 이음매 또는 트렌치(92)는 바람직하게는 STI 영역(9) 위에 위치한다.
이후, 도 4c에 도시된 바와 같이, 블랭킷 실리콘-함유 층(94)이 n-FET 및 p-FET 장치 영역 둘 다 위에 증착된다. 그러한 블랭킷 실리콘-함유 층(94)은 이음매 또는 트렌치(92)를 충전하고, p-FET 장치 영역 내의 실리콘-함유 층(86) 및 n-FET 장치 영역 내의 실리콘-함유 게이트 도전체 층(82) 둘 다를 포함하는 연속적인 실 리콘-함유 구조 층(94)을 형성한다. 전술한 바와 같이, 이음매 또는 트렌치(92)가 STI 영역(9) 위에 위치하기 때문에, STI 영역(9)은 연속적인 실리콘-함유 구조 층(94)을 반도체 기판(12)의 n-FET 및 p-FET 장치 영역으로부터 전기적으로 절연시키는 기능을 한다.
이후, 연속적인 실리콘-함유 구조 층(94), 금속층(16), 높은 k 게이트 유전층(14), 및 게이트 유전체(84)의 나머지 부분이 리소그래피 및 에칭에 의해 패터닝되어, n-FET를 위한 스택과 p-FET를 위한 스택인 2개 이상의 패터닝된 게이트 스택을 제공한다. 구체적으로, 도 4d에 도시된 바와 같이 패터닝된 폴리컨덕터(PC) 레지스트(96 및 98)는 게이트 레벨 리소그래피에 의해 n-FET 및 p-FET 장치 영역 위에 각각 형성되고, 이후 PC 레지스트(96 및 98)의 패턴은 하나 이상의 건식 및/또는 습식 에칭 단계를 이용하여, 연속적인 실리콘-함유 구조 층(94), 금속층(16), 높은 k 게이트 유전층(14) 및 게이트 유전체(84)에 전사되어, 도 4d에 도시된 바와 같이 패터닝된 n-FET 및 p-FET 게이트 스택을 형성한다. 패터닝된 게이트 스택을 형성하는데 본 발명에서 사용될 수 있는 적절한 건식 에칭 공정에는 반응성 이온 에칭(RIE), 이온 빔 에칭, 플라즈마 에칭 또는 레이저 제거가 포함되는데, 이에 한정되지는 않는다. 적절한 습식 에칭 공정은 그러한 층의 제거를 위해 특정 구조 층과 반응할 수 있는 하나 이상의 에칭 용액을 이용한다.
이후, 도 4e에 도시된 바와 같이, 에칭이 완료된 후 패터닝된 PC 레지스트(96 및 98)가 제거되어, STI 영역(9)에 의해 분리되는 n-FET 및 p-FET 장치 영역들 내에 각각 위치한 패터닝된 n-FET 및 p-FET 게이트 스택이 생성된다. 하나 이 상의 에칭 단계 동안에 STI 영역(9) 내에 리세스(recess)(10)가 형성됨을 주의하여야 한다.
도 5는 본 발명의 일 실시예에 따라, 반도체 기판(12) 위에서 서로의 옆에 위치한 패터닝된 n-FET 게이트 스택 및 패터닝된 p-FET 게이트 스택의 단면도를 도시하고 있다. 구체적으로, 패터닝된 n-FET 게이트 스택은, 하부에서 상부로, 계면층(13), 높은 k 게이트 유전층(14), 금속 게이트 도전체(16), 제1 폴리실리콘 게이트 도전체(18A) 및 제2 폴리실리콘 게이트 도전체(18B)를 포함한다. 패터닝된 p-FET 게이트 스택은, 하부에서 상부로, 반도체 산화물 또는 반도체 산질화물 게이트 유전층(20), 제1 폴리실리콘 게이트 도전체(22A) 및 제2 폴리실리콘 게이트 도전체(22B)를 포함한다. 도 5에 도시된 바와 같은 그러한 패터닝된 n-FET 및 p-FET 게이트 스택은 적어도 도 6a-6h에 도시된 예시적인 프로세스 단계를 포함하는 방법에 의해 용이하게 형성될 수 있다. 전술한 바와 같이 2개의 분리된 프로세싱 단계에 의해 형성되는 n-FET 게이트 스택의 제1 및 제2 폴리실리콘 게이트 도전체(18A 및 18B)는 동일하거나 상이한 성질의 폴리실리콘 물질을 포함할 수 있다.
구체적으로, 도 6a는 n-FET 및 p-FET 장치 영역 둘 다 위에서의 블랭킷 게이트 유전층(20) 및 블랭킷 실리콘-함유 게이트 도전체 층(22)의 형성을 도시하고 있다. 이후, 도 6b에 도시된 바와 같이, 포토레지스트 물질(30)이 p-FET 장치 영역 위에 선택적으로 형성된다. 이후, (도 6c에 도시된 바와 같이) 층(20 및 22)의 부분은 소프트/하드 마스크 반응성 이온 에칭(RIE), DHF 습식 에칭 또는 임의의 기타 적절한 기술과 같은 하나 이상의 선택적 에칭 단계에 의해 n-FET 장치 영역으로부 터 선택적으로 제거된다.
후속적으로, 도 6d에 도시된 바와 같이, 계면층(13), 높은 k 유전층(14), 금속 게이트 도전체 층(16) 및 실리콘-함유 물질 층(18A)이 n-FET 및 p-FET 장치 영역 둘 다 위에 증착된다.
계면층(13)은 화학적 산화에 의해 반도체 기판(12)의 표면 상에 선택적으로 형성된다. 선택적 계면층(13)은 당업자에게 공지된 통상적인 습식 화학 공정 기술을 이용하여 형성된다. 대안적으로, 계면층(13)은 열 산화, 산질화, 또는 기상 증착에 의해 형성될 수 있다. 기판(12)이 Si-함유 반도체일 때, 계면층(13)은 습식 공정에 의해 성장된 화학 산화물, 또는 열 성장되거나 증착된 실리콘 산화물, 실리콘 산질화물 또는 질화된 실리콘 산화물로 이루어진다. 기판(12)이 Si-함유 반도체가 아닐 때, 계면층(13)은 반도전 산화물, 반도전 산질화물 또는 질화된 반도전 산화물 또는 예컨대 반도전 물질과의 낮은 계면 트랩(trap) 밀도를 갖는 것과 같은 임의의 기타 계면 유전체를 포함할 수 있다. 계면층(13)의 두께는 전형적으로 약 0.4 내지 약 1.2 nm의 범위이며, 약 0.6 내지 약 1 nm의 두께가 더 전형적이다. 그러나, 계면층(13)의 두께는 CMOS 제조 동안에 일반적으로 요구되는 더 높은 온도에서 처리한 후 달라질 수 있다.
본 발명의 특정 실시예에 따르면, 계면층(13)은 습식 화학 산화 단계에 의해 형성되는 약 0.6 내지 약 1.0 nm 범위의 두께를 가지는 반도체 산화물 층이다. 습식 화학 산화 단계는 세척된 반도체 표면을 65℃에서 (1:1:5 비의) 수산화 암모늄, 과산화수소 및 물의 혼합물로 처리하는 것을 포함한다. 대안적으로, 계면층(13)은 약 2 ppm(parts per million) 내지 약 40 ppm 범위의 오존 농도를 가지는 오존화 수용액(ozonated aqueous solution) 내에서 반도체 표면을 처리함으로써 형성될 수도 있다.
후속적으로, 도 6e에 도시된 바와 같이, n-FET 장치 영역은 포토레지스트 물질(32)에 의해 선택적으로 덮인다. 이후, 포토레지스트 물질(32)은 소프트/하드 마스크 반응성 이온 에칭(RIE), 습식 에칭 또는 임의의 다른 적절한 기술과 같은 하나 이상의 선택적 에칭 단계를 통해, 도 6f에 도시된 바와 같이, 실리콘-함유 게이트 도전체 층(18A), 금속 게이트 도전체 층(16), 높은 k 게이트 유전층(14) 및 계면층(13)의 부분을 p-FET 장치 영역으로부터 선택적으로 제거하기 위한 마스크로서 사용된다.
이후, 도 6g에 도시된 바와 같이, 블랭킷 실리콘-함유 물질층(34) 및 유전체 하드 마스크 층(36)은 n-FET 및 p-FET 장치 영역 둘 다 위에 형성된다.
이후, 블랭킷 실리콘-함유 물질층(34), 실리콘-함유 게이트 도전체 층(18A), 금속 게이트 도전체 층(16), 높은 k 게이트 유전층(14), 계면층(13), 실리콘-함유 게이트 도전체(22), 게이트 유전층(20) 및 유전체 하드 마스크(36)는 리소그래피 및 에칭에 의해 패터닝되어, 도 5에 도시된 바와 같이 n-FET를 위한 스택과 p-FET를 위한 스택인 2개 이상의 패터닝된 게이트 스택을 제공한다. 리소그래피 단계는 유전체 하드 마스크 층(36)의 상부면에 포토레지스트(도시되지 않음)를 가하는 단계, 포토레지스트를 원하는 방사 패턴으로 노출시키는 단계, 및 노출된 포토레지스트를 통상적인 레지스트 현상액을 이용하여 현상하는 단계를 포함한다. 이후, 도 6h에 도시된 바와 같이, 포토레지스트의 패턴이 유전체 마스크 층(36)에 전사되어 패터닝된 유전체 하드 마스크(19 및 23)를 형성한다. 이후, 패터닝된 포토레지스트는 제거되고, 하드 마스크(19 및 23)의 패턴은 후속적으로 하나 이상의 건식 및/또는 습식 에칭 단계를 이용하여 하부 층에 전사되어, 도 5에 도시된 바와 같이 패터닝된 n-FET 및 p-FET 게이트 스택을 형성한다. 패터닝된 게이트 스택을 형성하는데 본 발명에서 사용될 수 있는 적절한 건식 에칭 공정은 반응성 이온 에칭(RIE), 이온 빔 에칭, 플라즈마 에칭 또는 레이저 제거를 포함하나, 이에 한정되지는 않는다. 하드 마스크(19 및 23)는 패터닝 후 패터닝된 게이트 스택으로부터 제거된다.
도 7은 본 발명의 일 실시예에 따른 서로의 옆에 위치한 패터닝된 n-FET 게이트 스택 및 패터닝된 p-FET 게이트 스택의 단면도이다. 구체적으로, 패터닝된 n-FET 게이트 스택은, 하부에서 상부로, 높은 k 게이트 유전체(14), 금속 게이트 도전체(16), 도전성 산소 확산 장벽층(17) 및 폴리실리콘 게이트 도전체(18)를 포함한다. 패터닝된 p-FET 게이트 스택은, 하부에서 상부로, 반도체 산화물 또는 반도체 산질화물 게이트 유전체(20) 및 폴리실리콘 게이트 도전체(22)를 포함한다.
도전성 산소 확산 장벽층(17)은 p-FET 장치 영역에서 게이트 유전체(20)를 형성하기 위해 사용되는 엄격한 열 산화 공정 조건으로부터 n-FET 게이트 스택을 보호하는 기능을 한다. 그러한 도전성 산소 확산 장벽층(17)은 바람직하게는 산소의 확산을 방지하고 n-FET 게이트 스택을 열 산화 조건으로부터 효과적으로 보호할 수 있는 TaSiN 또는 HfSiN과 같은 비결정성 산소 장벽 물질을 포함한다.
도 8a-8g는 도 7의 패터닝된 n-FET 및 p-FET 게이트 스택을 형성하는 예시적인 프로세싱 단계를 도시하고 있다.
구체적으로, 도 8a는 n-FET 및 p-FET 장치 영역 둘 다 위에서 블랭킷 높은 k 게이트 유전층(14), 블랭킷 금속 게이트 도전체 층(16) 및 블랭킷 도전성 산소 확산 장벽층(17)의 형성을 도시하고 있다. 이후, 도 8b에 도시된 바와 같이, 포토레지스트 물질(42)이 도전성 산소 확산 장벽층(17) 위에 형성되어 n-FET 장치 영역을 선택적으로 덮는다. 이후, 도 8c에 도시된 바와 같이, 선택적 에칭이 수행되어 p-FET 장치 영역으로부터 높은 k 게이트 유전층(14), 금속 게이트 도전체 층(16) 및 도전성 산소 확산 장벽층(17)의 부분을 제거함으로써, p-FET 장치 영역 내의 반도체 기판(12)의 상부면을 노출시킨다.
이후, 열 산화가 수행되어 p-FET 장치 영역 내에 게이트 유전층(20)을 형성하며, n-FET 장치 영역은 도전성 산소 확산 장벽층(17)에 의해 열 산화로부터 보호된다. 바람직하게는, 열 산화 공정은 급속 열 산화(RTO) 단계 또는 급속 열 질화(RTNH3)/재산화 단계를 포함한다.
후속적으로, 도 8e에 도시된 바와 같이, 블랭킷 실리콘-함유 물질 층(44)이 n-FET 및 p-FET 장치 영역 둘 다 위에 증착된다. 이후, 블랭킷 실리콘-함유 물질 층(44), 도전성 산소 확산 장벽층(17), 금속 게이트 도전체 층(16), 높은 k 게이트 유전층(14) 및 게이트 유전체(20)가 리소그래피 및 에칭에 의해 패터닝되어, n-FET를 위한 스택과 p-FET를 위한 스택인 2개 이상의 패터닝된 게이트 스택을 제공한 다. 구체적으로, 도 8f에 도시된 바와 같이, 패터닝된 폴리컨덕터(PC) 레지스트(46A 및 46B)가 게이트 레벨 리소그래피에 의해 n-FET 및 p-FET 장치 영역 위에 각각 형성되고, 도 8g에 도시된 바와 같이, PC 레지스트(46A 및 46B)의 패턴이 하나 이상의 건식 및/또는 습식 에칭 단계를 이용하여, 연속적인 실리콘-함유 물질층(44), 금속 게이트 도전체 층(16), 높은 k 게이트 유전층(14) 및 게이트 유전체(20)에 전사되어 패터닝된 n-FET 및 p-FET 게이트 스택을 형성한다. 패터닝된 게이트 스택을 형성하는데 본 발명에서 사용될 수 있는 적절한 건식 에칭 공정은 반응성 이온 에칭(RIE), 이온 빔 에칭, 플라즈마 에칭 또는 레이저 제거를 포함하나, 이에 한정되지는 않는다. 적절한 습식 에칭 공정은 그러한 층의 제거를 위해 특정 구조 층과 반응할 수 있는 하나 이상의 에칭 용액을 이용한다.
이후, 패터닝된 PC 레지스트(46A 및 46B)는 에칭 완료된 후 제거되어, 도 7에 도시된 바와 같이 패터닝된 n-FET 및 p-FET 게이트 스택을 형성한다.
도 8a-8g가 후속적으로 최종 n-FET 게이트 구조물의 일부분 내에 보유되어 그 구조물의 일부분이 되는 도전성 산소 확산 장벽층(17)을 사용하는 패터닝된 n-FET 및 p-FET 게이트 스택의 형성을 도시하고 있지만, 산소 확산을 방지할 수 있는 절연 물질을 포함하는 절연 산소 확산 장벽층(도시되지 않음) 역시 전술한 바와 같은 열 산화 공정 동안에 n-FET 게이트 스택을 보호하기 위해 사용될 수 있다는 점을 유의하여야 한다. 그러한 절연 산소 확산 장벽층은 열 산화 공정 후에 제거된다. 따라서, 이 대안 공정에 의해 형성된 최종 n-FET 게이트 구조물은 어떠한 산소 확산 장벽층도 포함하지 않고, 도 1에 도시된 n-FET 게이트 스택과 실질적으로 동일한 구조를 갖는다.
도 9는 본 발명의 일 실시예에 따라, 서로의 옆에 위치한 n-FET 게이트 구조물 및 p-FET 게이트 구조물을 도시하고 있다. 구체적으로, n-FET 게이트 구조물은 p-웰(8A)에 의해 정의되는 n-FET 장치 영역 위에 위치하고, p-FET 게이트 구조물은 n-웰(8B)에 의해 정의되는 p-FET 장치 영역 위에 위치하는데, 이들은 STI 영역(9)에 의해 서로 분리된다. n-FET 게이트 구조물은, 하부에서 상부로, 패터닝되지 않은 계면층(13), 패터닝되지 않은 HfO2 게이트 유전층(14), 패터닝되지 않은 RE-함유 또는 AE-함유 층(15), 금속 게이트 도전체(16) 및 폴리실리콘 게이트 도전체(18)를 포함한다. p-FET 게이트 구조물은, 하부에서 상부로, 패터닝되지 않은 반도체 산화물 또는 반도체 산질화물 게이트 유전층(20) 및 폴리실리콘 게이트 도전체(22)를 포함한다.
본 발명의 일 실시예에 따르면, 층(15)은, 예컨대 La, Ce, Pr, Nd, Pm, Sm, Eu, Ga, Tb, Dy, Ho, Er, Tm, Yb, Lu 또는 그 혼합물과 같은 원소 주기율표의 IIIB족에서 선택된 적어도 하나의 원소의 산화물 또는 질화물을 포함하는 RE-함유(즉, 희토금속-함유) 층이다. 바람직하게는 RE-함유 층(15)은 La, Ce, Y, Sm, Er 및/또는 Tb의 산화물을 포함하며, La2O3 또는 LaN이 가장 바람직하다. RE-함유 층(15)은, 예컨대 증발, 분자 빔 증착, MOCVD, ALD, PVD 및 기타 적절한 공정을 포함하는 통상적인 증착 공정을 이용하여 형성된다. RE-함유 층(15)은 전형적으로 약 0.1 nm 내지 약 3.0 nm의 두께를 가지며, 약 0.3 nm 내지 약 1.6 nm의 두께가 더 전형 적이다.
특정 예로서, RE-함유 층(15)은 분자 빔 증착 체임버의 로드-록(load-lock) 내로 전체 장치 구조물을 배치하고 나서, 이 체임버를 10-5 내지 10-8 Torr의 범위로 펌핑함으로써 형성된다. 이들 단계 후, 장치 구조물은 성장 체임버 내로 진공 중단없이 삽입되는데, 이 성장 체임버에서 희토금속 및 산소 또는 질소의 원자/분자 빔을 구조물의 표면 상으로 향하게 함으로써 La 산화물과 같은 RE-함유 층(15)이 증착된다. 구체적으로, 체임버의 낮은 압력 때문에, 방출된 원자/분자 종들은 빔처럼 되어, 구조물에 도달하기 전에 흩어지지 않는다. 약 300℃의 기판 온도가 사용된다. La2O3 증착의 경우에, La 증발원(evaporation cell)은 1400° 내지 1700℃의 온도 범위에서 유지되고, 분자 산소의 1 내지 3 sccm의 흐름 속도가 사용된다. 대안적으로, 원자 또는 여기된 산소가 사용될 수 있으며, 이는 산소가 50 내지 600 와트(Watt)의 범위에서 여기된 무선 주파수 소스를 통과하게 함으로써 생성될 수 있다. 증착 동안에, 체임버 내의 압력은 1x10-5 내지 8x10-5 Torr의 범위일 수 있고, La 산화물 성장 속도는 분당 0.1 내지 2 nm의 범위일 수 있으며, 0.5 내지 1.5 nm의 범위가 더 전형적이다.
본 발명의 대안적인 일 실시예에 따르면, 층(15)은 MxAy 식을 가지는 화합물을 포함하는 AE-함유(즉, 알칼리토금속-함유) 층으로서, M은 알칼리토금속(예컨대, Be, Mg, Ca, Sr 및/또는 Ba)이고, A는 O, S 또는 할로겐화물 중의 하나이며, x는 1 또는 2이고, y는 1, 2 또는 3이다. 본 발명은 알칼리토금속의 혼합물 및/또는 -OCl-2와 같은 음이온의 혼합물을 포함하는 AE-함유 화합물을 고려함을 주의하여야 한다. 본 발명에서 사용될 수 있는 AE-함유 화합물의 예에는 MgO, MgS, MgF2, MgCl2, MgBr2, MgI2, CaO, CaS, CaF2, CaCl2, CaBr2, CaI2, SrO, SrS, SrF2, SrCl2, SrBr2, SrI2, BaO, BaS, BaF2, BaCl2, BaBr2 및 BaI2가 포함되는데, 이에 한정되지는 않는다. 본 발명의 바람직한 일 실시예에 따르면, AE-함유 화합물은 Mg를 포함한다. MgO는 본 발명에서 이용되는 매우 바람직한 AE-함유 물질이다. AE-함유 층(15)은, 예컨대 타겟으로부터의 스퍼터링, 산소 플라즈마 조건 하에서의 알칼리토금속의 반응성 스퍼터링, 전기도금, 증발, 분자 빔 증착, MOCVD, ALD, PVD 및 기타 유사한 증착 공정을 포함하는 통상적인 증착 공정을 이용하여 형성된다. AE-함유 물질(15)은 전형적으로 약 0.1 nm 내지 약 3.0 nm의 증착 두께를 가지며, 약 0.3 nm 내지 약 1.6 nm의 두께가 더 전형적이다.
도 10a-10i는 도 9의 n-FET 및 p-FET 게이트 구조물을 형성하는 예시적인 프로세싱 단계를 도시한 단면도이고, 도 10j는 도 10i에 도시된 각각의 게이트 구조물을 사용하여 완성된 n-FET 및 p-FET 장치의 형성을 더 도시한 것이다.
구체적으로, 도 10a는 n-FET 및 p-FET 장치 영역 위에서의 계면층(13) 및 하프늄 층(48)의 형성을 도시하고 있다. 유전체 하드 마스크(50)는 n-FET 장치 영역 위를 선택하기 위해 n-FET 장치 영역 위에 형성된다. 하나 이상의 선택적 에칭 단계가 하드 마스크(50)를 사용하여 수행되어 계면층(13) 및 하프늄 층(48)의 부분을 p-FET 장치 영역으로부터 선택적으로 제거함으로써, 도 10b에 도시된 바와 같이 p-FET 장치 영역 내에서의 반도체 기판(12)의 상부면을 노출시킨다. 이후, 도 10c에 도시된 바와 같이, 하드 마스크(50)가 제거된 후, 급속 열 산화/질화 단계가 수행되어, n-FET 장치 영역 위에 HfO2 게이트 유전층(14)을 형성하고, p-FET 장치 영역 위에 반도체 산화물 또는 반도체 신잘화물 게이트 유전층(20)을 형성한다.
후속적으로, 도 10d에 도시된 바와 같이, RE-함유 또는 AE-함유 층(15)이 n-FET 장치 영역 위에서 선택적으로 증착된다. 이후, 도 10e에 도시된 바와 같이, 블랭킷 금속 게이트 도전체 층(16)이 n-FET 및 p-FET 장치 영역 둘 다의 위에 형성된다.
후속적으로, 도 10f 및 10g에 도시된 바와 같이, 패터닝된 하드 마스크(52)가 n-FET 장치 영역 위에 증착되어, p-FET 장치 영역으로부터 블랭킷 금속 게이트 도전체 층(16)을 선택적으로 에칭할 수 있게 한다. 도 10h에 도시된 바와 같이, 패터닝된 하드 마스크(52)는 선택적 에칭 후에 제거되고, 블랭킷 실리콘-함유 물질층(53)은 n-FET 및 p-FET 장치 영역 둘 다 위에 증착된다.
이후, 블랭킷 실리콘-함유 물질층(53) 및 금속 게이트 도전체 층(16)이 리소그래피 및 에칭에 의해 패터닝되어, 도 10i에 도시된 바와 같은 n-FET 및 p-FET 게이트 구조물을 형성한다. 구체적으로, 패터닝된 폴리컨덕터(PC) 레지스트(도시되지 않음)가 게이트 레벨 리소그래피에 의해 n-FET 및 p-FET 장치 영역 위에 각각 형성되고, PC 레지스트의 패턴은 하나 이상의 건식 에칭 단계를 이용하여, 연속적 인 실리콘-함유 물질층(44) 및 금속 게이트 도전체 층(16)에 전사되어, 도 10i의 n-FET 및 p-FET 게이트 구조물을 형성한다. 패터닝된 게이트 스택을 형성하는데 본 발명에서 사용될 수 있는 적절한 건식 에칭 공정은 반응성 이온 에칭(RIE), 이온 빔 에칭, 플라즈마 에칭 또는 레이저 제거를 포함하나, 이에 한정되지는 않는다.
통상적인 상보성 금속-산화물-반도체(CMOS) 프로세싱 단계가 수행되어 도 10i에 도시된 n-FET 및 p-FET 게이트 구조물을 사용함으로써 완성된 n-FET 및 p-FET 장치를 형성할 수 있다. 그러한 통상적인 CMOS 프로세싱 단계는 소스/드레인 주입부, 확장 및 헤일로(halo) 주입부, 금속 실리사이드 접촉부 및 측벽 스페이서를 형성하기 위해 전형적으로 사용되는 FEOL(front-end-of-line) 및 BEOL(back-end-of-line) 단계를 포함할 수 있다. 도 10j에 도시된 바와 같이, 완성된 n-FET는 바람직하게는 소스 및 드레인 주입부(54), 소스/드레인 금속 실리사이드 접촉부(70), 게이트 금속 실리사이드 접촉부(66) 및 측벽 스페이서(58 및 60)를 포함한다. 도 10j에 도시된 바와 같이, 완성된 p-FET는 바람직하게는 소스 및 드레인 주입부(56), 소스/드레인 금속 실리사이드 접촉부(72), 게이트 금속 실리사이드 접촉부(68) 및 측벽 스페이서(62 및 64)를 포함한다.
도 1-10j는 본 발명의 특정 실시예들에 따라, 다수의 예시적인 반도체 장치 구조물 및 그러한 장치 구조물을 형성하는데 사용될 수 있는 예시적인 공정 단계를 예시적으로 나타내고 있으나, 당업자라면 상기 설명과 일치하게, 특정 응용 요건에 대한 적응을 위한 공정 단계와 그러한 장치 구조물을 용이하게 변경할 수 있음이 명백하다. 예를 들어, 전술한 CMOS 회로는 금속 게이트 도전체 및 높은 k 게이트 유전체를 가지는 n-FET 게이트 스택, 및 통상적인 폴리실리콘 게이트 도전체 및 반도체 산화물 또는 반도체 산질화물 게이트 유전체를 갖는 p-FET 게이트 스택을 포함하고 있으나, 당업자는 원한다면 p-FET 게이트 스택에 금속 게이트 도전체 및 높은 k 게이트 유전체를 제공하고 n-FET 게이트 스택에 통상적인 폴리실리콘 게이트 도전체 및 반도체 산화물 또는 반도체 산질화물 게이트 유전체를 제공하도록 그러한 CMOS 회로를 용이하게 변경할 수 있다는 것은 명백하다. 따라서, 본 발명은 전술한 특정 실시예들에 한정되는 것이 아니라, 임의의 기타 변경, 변형, 응용 및 실시예로 유용하게 확장되고, 따라서 그러한 모든 다른 변경, 변형, 응용 및 실시예는 본 발명의 사상 및 범위 내에 속하는 것으로 간주될 것임을 알아야 한다.
본 발명의 실시예들에 따르면, CMOS 장치 성능에 있어서 연속적인 이득을 달성하는 이종의 n-FET 및 p-FET 게이트 구조물을 포함하는 CMOS 회로가 제공된다.

Claims (20)

  1. 서로 인접해 있는 적어도 제1 및 제2 장치 영역들을 포함하는 반도체 기판;
    상기 제1 장치 영역 위에 위치하는 제1 게이트 스택(gate stack); 및
    상기 제2 장치 영역 위에 위치하는 제2 게이트 스택;을 포함하고,
    상기 제1 게이트 스택은 적어도, 하부에서 상부로, 이산화 실리콘의 유전 상수(k)보다 큰 유전 상수(k)를 가지는 비반도체 산화물 유전 물질(a non semiconductor oxide dielectric material)을 포함하는 제1 게이트 유전층, 금속 게이트 도전체, 및 도핑된 제1 실리콘-함유 게이트 도전체(a first doped silicon-containing gate conductor)를 포함하며,
    상기 제2 게이트 스택은 적어도, 하부에서 상부로, 하나의 반도체 산화물로만 이루어진 제2 게이트 유전층, 및 상기 제2 게이트 유전층의 표면 위에 위치하는 도핑된 제2 실리콘-함유 게이트 도전체(a second doped silicon-containing gate conductor)를 포함하고, 상기 제2 게이트 스택은 상기 제1 게이트 스택 내에 존재하는 금속 도전성 물질(metallic conductive material)을 전혀 포함하지 않는 반도체 장치.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 서로 인접해 있는 적어도 제1 및 제2 장치 영역들을 포함하는 반도체 기판;
    상기 제1 장치 영역 위에 위치하는 nFET 게이트 스택(gate stack); 및
    상기 제2 장치 영역 위에 위치하는 pFET 게이트 스택;을 포함하고,
    상기 nFET 게이트 스택은 적어도, 하부에서 상부로, 이산화 실리콘의 유전 상수(k)보다 큰 유전 상수(k)를 가지는 하프늄 기반의 유전 물질을 포함하는 제1 게이트 유전층, 금속 게이트 도전체, 및 도핑된 제1 실리콘-함유 게이트 도전체(a first doped silicon-containing gate conductor)를 포함하며,
    상기 pFET 게이트 스택은 적어도, 하부에서 상부로, 반도체 산화물 및 반도체 산화질화물로 구성되는 그룹으로부터 선택된 제2 게이트 유전층, 및 상기 제2 게이트 유전층의 표면 위에 위치하는 도핑된 제2 실리콘-함유 게이트 도전체(a second doped silicon-containing gate conductor)를 포함하고, 상기 제2 게이트 스택은 상기 제1 게이트 스택 내에 존재하는 금속 도전성 물질(metallic conductive material)을 전혀 포함하지 않는 반도체 장치.
  7. 서로 인접해 있는 적어도 제1 및 제2 장치 영역들을 포함하는 반도체 기판;
    상기 제1 장치 영역 위에 위치하는 제1 게이트 스택(gate stack); 및
    상기 제2 장치 영역 위에 위치하는 제2 게이트 스택을 포함하고,
    상기 제1 게이트 스택은 적어도, 하부에서 상부로, 이산화 실리콘의 유전 상수(k)보다 크거나 같은 유전 상수(k)를 가지는 유전 물질을 포함하는 게이트 유전층, 금속 게이트 도전체, 및 실리콘-함유 게이트 도전체를 포함하며,
    상기 제2 게이트 스택은 적어도, 하부에서 상부로, 게이트 유전층 및 실리콘-함유 게이트 도전체를 포함하며,
    상기 제1 게이트 스택은 상기 금속 게이트 도전체의 위 및 상기 실리콘-함유 게이트 도전체의 아래에 위치하는 도전성 산소 장벽층을 더 포함하는 반도체 장치.
  8. 삭제
  9. 서로 인접해 있는 적어도 제1 및 제2 장치 영역들을 포함하는 반도체 기판;
    상기 제1 장치 영역 위에 위치하는 제1 게이트 스택(gate stack); 및
    상기 제2 장치 영역 위에 위치하는 제2 게이트 스택을 포함하고,
    상기 제1 게이트 스택은 적어도, 하부에서 상부로, 이산화 실리콘의 유전 상수(k)보다 크거나 같은 유전 상수(k)를 가지는 유전 물질을 포함하는 게이트 유전층, 금속 게이트 도전체, 및 실리콘-함유 게이트 도전체를 포함하며,
    상기 제2 게이트 스택은 적어도, 하부에서 상부로, 게이트 유전층 및 실리콘-함유 게이트 도전체를 포함하며,
    상기 제1 게이트 스택은 상기 게이트 유전층의 아래에 위치하는 계면층, 및 상기 게이트 유전층의 위 또는 내부에 위치하고 상기 금속 게이트 도전체의 아래에 위치하는 희토금속(rare earth metal)-함유 또는 알칼리토금속(alkaline earth metal)-함유 층을 더 포함하는 반도체 장치.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 제1항의 반도체 장치를 형성하는 방법으로서,
    상기 반도체 기판의 상기 제2 장치 영역 위에 선택적으로 제1 게이트 유전층 및 실리콘-함유 게이트 도전체를 형성하는 단계;
    상기 제2 장치 영역 위에 선택적으로 보호 캐핑(capping) 층을 형성하는 단계;
    상기 반도체 기판의 상기 제1 장치 영역 위에 선택적으로, 이산화 실리콘의 유전 상수(k)보다 크거나 같은 유전 상수(k)를 가지는 유전 물질을 포함하는 제2 게이트 유전층 및 금속 게이트 도전체를 형성하는 단계;
    상기 제2 장치 영역으로부터 상기 보호 캐핑 층을 제거하는 단계;
    상기 제1 및 제2 장치 영역 둘 다 위에 실리콘-함유 층을 증착하는 단계; 및
    제1 및 제2 게이트 스택을 형성하기 위해, 상기 실리콘-함유 층, 상기 금속 게이트 도전체, 상기 제2 게이트 유전층, 상기 실리콘-함유 게이트 도전체, 및 상기 제1 게이트 유전층을 패터닝하는 단계
    를 포함하는 방법.
  15. 제1항의 반도체 장치를 형성하는 방법으로서,
    상기 반도체 기판의 상기 제1 장치 영역 위에 선택적으로, 이산화 실리콘의 유전 상수(k)보다 크거나 같은 유전 상수(k)를 가지는 유전 물질을 포함하는 제1 게이트 유전층, 금속 게이트 도전체 및 실리콘-함유 게이트 도전체를 형성하는 단계;
    상기 제1 및 제2 장치 영역 둘 다 위에 제2 게이트 유전 층을 형성하는 단계;
    상기 제1 및 제2 장치 영역 둘 다 위에 실리콘-함유 층을 증착하는 단계;
    상기 실리콘-함유 층 및 상기 제2 게이트 유전층의 부분들을 제1 장치 영역으로부터 제거하고, 상기 제1 장치 영역 내의 상기 실리콘-함유 게이트 도전체의 상부면을 노출시키기 위해 상기 실리콘-함유 층, 상기 제2 게이트 유전층 및 상기 실리콘-함유 게이트 도전체를 평탄화하는 단계 - 상기 제1 장치 영역 내의 상기 노출된 실리콘-함유 게이트 도전체는 상기 제2 장치 영역 내의 상기 실리콘-함유 층의 비제거 부분과 실질적으로 동일 평면임 -; 및
    제1 및 제2 게이트 스택을 형성하기 위해 상기 노출된 실리콘-함유 게이트 도전체, 상기 금속 게이트 도전체, 상기 제1 게이트 유전층, 및 상기 실리콘-함유 층 및 상기 제2 게이트 유전층의 상기 비제거 부분들을 패터닝하는 단계
    를 포함하는 방법.
  16. 삭제
  17. 제6항의 반도체 장치를 형성하는 방법으로서,
    상기 반도체 기판의 상기 제2 장치 영역 위에 선택적으로 제1 게이트 유전층 및 실리콘-함유 게이트 도전체를 형성하는 단계;
    상기 제1 및 제2 장치 영역 둘 다 위에 계면층, 제2 유전층, 금속층, 실리콘-함유 층을 형성하는 단계;
    상기 제2 장치 영역 내의 상기 실리콘-함유 게이트 도전체의 상부면을 노출시키기 위해 상기 계면층, 상기 제2 유전층, 상기 금속층 및 상기 실리콘-함유 층을 상기 제2 장치 영역으로부터 선택적으로 제거하는 단계;
    상기 제1 및 제2 장치 영역 둘 다 위에 추가의 실리콘-함유 층을 형성하는 단계; 및
    제1 및 제2 게이트 스택을 형성하기 위해 상기 추가의 실리콘-함유 층, 상기 실리콘-함유 층, 상기 금속층, 상기 제2 유전층, 상기 계면층, 상기 실리콘-함유 게이트 도전체 및 상기 제1 게이트 유전층을 패터닝하는 단계
    를 포함하는 방법.
  18. 제7항의 반도체 장치를 형성하는 방법으로서,
    상기 반도체 기판의 상기 제1 장치 영역 위에 선택적으로 제1 유전층, 금속 게이트 도전체 및 도전성 산소 확산 장벽층을 형성하는 단계;
    제2 게이트 유전층을 형성하기 위해 상기 제2 장치 영역 내의 상기 반도체 기판의 노출된 상부면을 산화시키는 단계 - 상기 도전성 산소 확산 장벽층은 상기 제1 장치 영역을 산화로부터 보호함-;
    상기 제1 및 제2 장치 영역 둘 다 위에 실리콘-함유 층을 증착하는 단계; 및
    제1 및 제2 게이트 스택을 형성하기 위해 상기 실리콘-함유 층, 상기 도전성 산소 확산 장벽층, 상기 금속 게이트 도전체, 상기 제1 게이트 유전층 및 상기 제2 게이트 유전층을 패터닝하는 단계
    를 포함하는 방법.
  19. 제1항의 반도체 장치를 형성하는 방법으로서,
    상기 반도체 기판의 상기 제1 장치 영역 위에 선택적으로 제1 유전층, 금속 게이트 도전체 및 절연 산소 확산 장벽층을 형성하는 단계;
    제2 게이트 유전층을 형성하기 위해 상기 제2 장치 영역 내의 상기 반도체 기판의 노출된 상부면을 산화시키는 단계 - 상기 절연 산소 확산 장벽층은 상기 제1 장치 영역을 산화로부터 보호함-;
    상기 금속 게이트 도전체의 상부면을 노출시키기 위해 상기 절연 산소 확산 장벽층을 상기 제1 장치 영역으로부터 제거하는 단계;
    상기 제1 및 제2 장치 영역 둘 다 위에 실리콘-함유 층을 증착하는 단계; 및
    제1 및 제2 게이트 스택을 형성하기 위해 상기 실리콘-함유 층, 상기 금속 게이트 도전체, 상기 제1 게이트 유전층 및 상기 제2 게이트 유전층을 패터닝하는 단계
    를 포함하는 방법.
  20. 제9항의 반도체 장치를 형성하는 방법으로서,
    상기 제1 게이트 스택의 상기 게이트 유전층은 하프늄 산화물을 포함하는 높은 k 게이트 유전층이고,
    상기 반도체 기판의 상기 제1 장치 영역 위에 선택적으로 계면층 및 하프늄 층을 형성하는 단계;
    상기 제1 장치 영역 내에 하프늄 산화물을 포함하는 높은 k 게이트 유전층을 형성하기 위해 상기 하프늄 층을 산화시키는 단계 - 상기 제2 장치 영역 내의 상기 반도체 기판의 상부면은 동시에 산화되어 상기 제2 장치 영역 내에 게이트 유전층을 형성함-;
    상기 제1 장치 영역 위에 선택적으로 희토금속-함유 또는 알칼리토금속-함유 층을 형성하는 단계;
    상기 제1 및 제2 장치 영역 둘 다 위에 금속층을 증착하는 단계;
    상기 제2 장치 영역 내의 상기 게이트 유전층의 상부면을 노출시키기 위해 상기 금속층을 상기 제2 장치 영역으로부터 선택적으로 제거하는 단계;
    상기 제1 및 제2 장치 영역 둘 다 위에 실리콘-함유 층을 증착하는 단계; 및
    제1 및 제2 게이트 스택을 형성하기 위해 상기 실리콘-함유 층, 상기 금속 층, 상기 희토금속-함유 또는 알칼리토금속-함유 층, 상기 높은 k 게이트 유전층, 상기 계면층 및 상기 게이트 유전층을 패터닝하는 단계
    를 포함하는 방법.
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