KR20070027670A - 반도체 장치 - Google Patents

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Abstract

본 발명의 과제는 기생 트랜지스터 동작을 억제하여, 저 손실화, 고 파괴 내량화를 도모한 반도체 장치를 제공하는 것이다. 이를 해결하기 위한 수단으로 제 1 및 제 2 주 표면을 갖는 제 1 도전형의 반도체층과, 반도체층의 제 1 주표면에 형성된 제 2 도전형의 베이스 영역과, 베이스 영역 안에 형성된 제 1도전형의 에미터 영역과, 반도체층의 제 2 주표면에, 반도체층 측에서 순차적으로 적층된 제 1 도전형의 버퍼층 및 제 2 도전형의 콜렉터층을 포함하고, 에미터 영역과 콜렉터 영역 사이에 흐르는 전류를 베이스 영역에서 제어하는 반도체 장치에 있어서, 버퍼층의 제 1도전형의 불순물 농도의 최대값이 대략 5 ×1015cm-3이하 이고, 콜렉터층의 제 2도전형의 불순물 농도의 최대값이 대략 1 ×1017cm-3이상이며, 콜렉터층의 제 2도전형의 불순물 농도의 최대값이, 버퍼층의 제 1도전형의 불순물 농도 최대값의 100배 이상이다. 또한 콜렉터층의 막 두께가, 대략 1μm이상이다.
IGBT, n+버퍼층, n-드리프트층, p베이스 영역, n에미터 영역

Description

반도체 장치{SEMICONDUCTOR DEVICE}
도 1은 본 발명의 실시예 1에 관한 IGBT의 단면도,
도 2는 본 발명의 실시예 1에 관한 IGBT의 불순물 농도 프로파일,
도 3은 n+버퍼층, p+콜렉터층의 최대 불순물 농도와 역 내압과의 관계를 도시하는 그래프,
도 4는 n+버퍼층, p+콜렉터층의 최대 불순물 농도와 포화 전압과의 관계를 도시하는 그래프,
도 5는 IGBT 1의 기생 pnp-Tr전류와 역 내압과의 관계를 도시하는 그래프,
도 6은 본 발명의 실시예 2에 관한 IGBT의 단면도,
도 7은 본 발명의 실시예 3에 관한 IGBT의 단면도,
도 8은 단 라이프 타임 영역의 깊이와 온 전압, 기생 pnp-Tr전류의 관계를 도시하는 그래프,
도 9는 본 발명의 실시예 4에 관한 IGBT의 단면도,
도 10은 본 발명의 실시예 5에 관한 IGBT의 단면도,
도 11은 본 발명의 실시예 6에 관한 반도체 장치의 회로도,
도 12는 본 발명의 실시예 6에 관한 반도체 장치의 상면도,
도 13은 본 발명의 실시예 7에 관한 IGBT의 단면도,
도 14는 하프 브릿지 회로로 구성된 전력변환 회로의 회로도,
도 15는 하프 브릿지 회로의 출력 동작 파형이다.
※도면의 주요부분에 대한 부호의 설명※
1: n+버퍼층, 2: n-드리프트층
3: p베이스 영역 4: n에미터 영역
5: 에미터 전극 6: 게이트 산화막
7: 게이트 전극 8: p+콜렉터층
9: 콜렉터 전극 100: IGBT
본 발명은, 인버터용 반도체 장치에 관한 것으로서, 특히, 기생 트랜지스터 동작을 억제하여, 저 손실, 고 파괴 내량화를 도모한 반도체 장치에 관한 것이다.
인버터 장치에 있어서는, IGBT(절연 게이트형 바이폴러 트랜지스터)와 FWD(프리 휠 다이오드)가 역 병렬로 접속된 하프 브릿지 회로가 이용된다.
특허문헌 1에서는, 바이폴러 모드로 동작하는 트랜지스터에 있어서, n버퍼층 의 막 두께와 피크 농도 및 p에미터층의 막 두께를 제어함으로써, 턴오프 손실을 증대시키지 않고 온 저항을 저감하며, 고온에 있어서도 턴오프 손실을 저감할 수 있는 반도체 장치를 제공하고 있다.
또한 특허문헌 2에서는, n형 버퍼층과 p형 에미터층의 불순물 농도에 불균일이 생겨도, 안정된 통전 손실을 얻기 위해서, n형 버퍼층의 도핑량과 p형 에미터층의 도핑량의 비를 2.5이상, 8.2이하로 함으로써, 안정된 통전 손실을 얻을 수 있는 고 내압 반도체 장치를 제공하고 있다.
또한 특허문헌 3에서는, 애노드, 에미터와 베이스 사이에 버퍼층을 개재시킨 에미터 단락 구조에 있어서, 턴온 특성과 턴오프 특성 사이의 트레이드 오프 관계를 개선하는 3단자 반도체 소자를 제공하고 있다.
또한 특허문헌 4에서는, 이온선 조사에 의해 저 라이프 타임화를 도모할 수 있는 IGBT에 있어서, 내압의 열화나 누설 전류 및 온 전압의 증대를 초래함 없이, 저 전원전압 시의 테일 전류를 억제할 수 있도록 비공핍화 영역의 거의 전역을 저 라이프 타임화한 반도체 장치를 제공하고 있다.
(특허문헌1) 일본국 특허공개2001-332729호 공보
(특허문헌2) 일본국 특허공개2002-299623호 공보
(특허문헌3) 일본국 특개평04-240775호 공보
(특허문헌4) 일본국 특개평10-050724호 공보
이와 같이, 전철용, 산업용 등의 인버터 장치에서는, 고 내압의 IGBT가 이용되지만, 특히, 내압이 4.5kV를 넘는 IGBT에서는, 내압을 확보하기 위해 n-드리프트층이 매우 두껍게 형성된다. 그러나, FWD의 과도 온 전압이 수 백Ⅴ가 되고, IGBT의 역 내압(에미터로부터 콜렉터 방향으로의 내압)보다 높아지는 경우가 있어, FWD의 과도 온 전압이 유도 부하 동작 시의 IGBT의 동작에 영향을 미친다는 문제가 있었다.
도 14는, 하프 브릿지 회로로 구성된 종래의 전력변환 회로이고, 도 15는, 하프 브릿지 회로가 유도 부하를 가진 경우의 출력 동작 파형이다.
도 14에 도시하는 하프 브릿지 회로에서 IGBT 2가 턴오프(온 상태에서 오프 상태로 변화:스테이지II로부터 III으로 변화)했을 때, FWD에는 순방향 전류II가 흐르기 시작하지만, FWD 의 과도 온 전압이 수 백V로 높기 때문에, 역 내압이 낮은 IGBT 1에서는, 과도 온 전압이 IGBT 1로 인가되어 IGBT 1에 애벌란쉬 전류(12)가 발생한다.
이 결과, IGBT 2가 다시 턴온(오프 상태에서 온 상태로 변화: 스테이지III에서 IV로 변화)했을 때, 즉 FWD가 리커버리 동작을 할 때, 그 애벌란쉬 전류가 기생 pnp-Tr의 베이스 전류가 되고, IGBT 1에 기생 pnp-Tr전류가 흐른다. 이 기생 pnp-Tr전류는, FWD의 리커버리 전류에 중첩하여 IGBT 1의 손실의 증대를 초래하고, 전력변환 회로의 턴온 손실(IGBT 2), 리커버리 손실(IGBT 1 및 FWD)을 증대시킨다는 문제를 일으킨다.
이에 대하여, 발명자는 예의(銳意) 연구한 결과, IGBT의 기생 pnp-Tr전류를 억제하기 위해서는, 다음 2가지 수단이 있는 것을 발견하고, 본 발명을 완성했다.
(1) IGBT의 역 내압(에미터로부터 콜렉터 방향으로의 내압)을 향상시켜, 기생 pnp-Tr전류의 원인이 되는 기생 pnp-Tr의 베이스 전류, 즉 IGBT 2가 턴오프 할 때(스테이지III)에 발생하는 IGBT 1의 애벌란쉬 전류를 억제한다.
(2) IGBT 1에 베이스 전류, 즉 IGBT 2가 턴오프 할 때(스테이지III)에 발생하는 IGBT 1의 애벌란쉬 전류가 흐른 경우에도, 기생 pnp-Tr동작을 쉽게 일으키지 않는다. 구체적으로는, 온 전압의 증대를 야기하지 않는 범위에서, IGBT 1에 단 라이프 타임 영역을 설치한다.
즉 본 발명은, 상기(1), (2)의 한쪽 또는 양쪽을 이용하는 것으로 IGBT의 기생 pnp-Tr동작을 억제하여, 저 손실화, 고 파괴 내량화를 도모한 반도체 장치의 제공을 목적으로 한다.
본 발명은, 제 1 및 제 2주표면을 갖는 제 1도전형의 반도체층과, 이 반도체층의 제 1주표면에 형성된 제 2도전형의 베이스 영역과, 이 베이스 영역 안에 형성된 제 1도전형의 에미터 영역과, 이 반도체층의 제 2주표면에, 이 반도체층 측에서 순차적으로 적층된 제 1도전형의 버퍼층 및 제 2도전형의 콜렉터층을 포함하고, 이 에미터 영역과 이 콜렉터 영역 사이에 흐르는 전류를 이 베이스 영역에서 제어하는 반도체 장치에 있어서, 이 버퍼층의 제 1도전형의 불순물 농도의 최대값이 대략 5 ×1015cm- 3이하이고, 이 콜렉터층의 제 2도전형의 불순물 농도의 최대값이 대략 1 ×1017cm- 3이상이며, 이 콜렉터층의 제 2도전형의 불순물 농도의 최대값이, 이 버퍼층의 제 1도전형의 불순물 농도의 최대값의 100배 이상이며, 이 콜렉터층의 막 두께가, 대략 1μm이상인 것을 특징으로 하는 반도체 장치이다.
이하, 도면을 참조하면서, 본 발명의 적합한 실시예에 대하여 설명한다. 또한, 이하의 설명에서는, 「상」,「하)」,「좌」,「우」 및 이들의 용어를 포함하는 명칭을 적절히 사용하지만, 이들의 방향은 도면을 참조한 발명의 이해를 쉽게 하기 위해 사용하는 것이며, 실시예를 상하 반전 혹은 임의 방향으로 회전한 형태도, 당연히 본원 발명의 기술적 범위에 포함된다.
또한 반도체층의 도전형인 p형과 n형을, 서로 바꿔 넣을 수 있다.
실시예 1
도 1은, 전체를 100으로 나타내는 본 실시예 1에 관한 IGBT의 단면도이다. 본 실시예 1에 관한 IGBT(100)는, n+버퍼층(1) 및 p+콜렉터층(8)의 표면 농도와, p+콜렉터층(8)의 확산 깊이에 특징을 갖는다. IGBT(100)에 대해서 이하에 상세하게 설명한다.
IGBT(100)는, 예를 들면 실리콘으로 이루어지는 n+버퍼층(1)을 포함한다. n+버퍼층(1) 위에는 n-드리프트층(2)이 설치된다. n-드리프트층(2)에는, p베이스 영역(3)이 선택적으로 형성되어 있다. p베이스 영역(3)내에는 n에미터 영역(4)이 형성되어 있다. n에미터 영역(4)의 단부로부터 p베이스 영역(3) 및 n-드리프트층(2) 위에는, 게이트 산화막(6)을 개재하여 게이트 전극(7)이 설치된다. 게이트 전극(7)은, 예를 들면 알루미늄으로 형성된다.
또한 n에미터 영역(4) 및 p베이스 영역(3) 위에는, 에미터 전극(5)이 설치된다. 또한 n+버퍼층(1)의 이면에는 p+콜렉터층(8)이 설치되고, 그 위에는 콜렉터 전극(9)이 설치된다.
에미터 전극(5), 콜렉터 전극(9)은, 예를 들면 알루미늄으로 형성된다.
본 실시예에 관한 IGBT(100)의 동작은 다음과 같다.
게이트 전극(7)과 에미터 전극(5) 사이에 전압을 인가하면, p베이스 영역(3)을 채널 영역으로서, n에미터 영역(4)과 n-드리프트층(2) 사이에 전류가 흐르고, n-드리프트층(2)에 베이스 전류가 공급된다. 이에 따라 콜렉터 전극(9)과 에미터 전극(5) 사이에 전류가 흘러 IGBT가 온 상태가 된다. 한편, 게이트 전극(7)과 에미터 전극(5) 사이의 전압을 0 혹은 마이너스로 하면, IGBT(100)가 오프 상태가 된다.
도 2는, 도 1에 도시하는 IGBT(100)의 세로 방향의 불순물 농도의 프로파일, 즉 p+콜렉터층(8), n+버퍼층(1) 및 n-드리프트층(2)의 불순물 농도의 프로파일을 나타낸다. 가로축에 불순물 농도, 세로축에 칩 깊이를 나타낸다.
이와 같이, 본 실시예 1에 관한 IGBT(100)에서는, n+버퍼층(1)의 피크 불순물 농도(최대값)를 5 ×1015cm- 3이하, p+콜렉터층(8)의 표면 불순물 농도(최대값)를 1 ×1017cm- 3이상으로 하고 있다. 또한 n+버퍼층(1)의 피크 불순물 농도와, p+콜렉터층(8)의 표면 불순물 농도가 2자릿수 이상 (100배 이상)다르고, p+콜렉터층(8)의 확산 깊이를 1μm이상으로 하고 있다.
이러한 구조를 이용함으로써, IGBT(100)의 주 내압(콜렉터로부터 에미터 방향으로의 내압), 온 전압 특성을 손상시키지 않으므로, IGBT의 역 내압(에미터로부터 콜렉터 방향으로의 내압)을 향상시킬 수 있게 된다.
도 3에, p+콜렉터층(8), n+버퍼층(1)의 최대 불순물 농도(피크 농도)와 역 내압과의 관계를 도시한다. 도 3중, (a)는 p+콜렉터층(8)의 막 두께Xj가 0.5μm인 경우, (b)는 p+콜렉터층(8)의 막 두께Xj가 1.0μm인 경우, (c)는 p+콜렉터층(8)의 막 두께Xj가 2.0μm인 경우이다.
또한 도 4에, p+콜렉터층(8), p+콜렉터층(8)의 불순물 농도와 포화 전압(온 전압)과의 관계를 도시한다. 도 4중, (a)는 p+콜렉터층(8)의 막 두께Xj가 0.5μm인 경우, (b)는 p+콜렉터층(8)의 막 두께Xj가 1.0μm인 경우, (c)는 p+콜렉터층(8)의 막 두께Xj가 2.0μm인 경우이다.
또한 도 5에, 도 14에 도시하는 IGBT 1의 기생 pnp-Tr전류와 역 내압과의 관계를 도시한다. 도 5에 있어서, 가로축이 역 내압, 세로축이 기생 pnp-Tr전류가 된다
도 3에서 알 수 있는 바와 같이, 도 3(a)∼ (c)중 어떤 경우에 있어서도, n+버퍼층의 최대 불순물 농도(피크 농도)를 작게 하는 만큼, IGBT(100)의 역 내압은 커지고, 최대 불순물 농도를 대략 5 ×1015cm- 3이하로 함으로써, 기생 pnp-Tr전류를 최대값(종래 구조)의 대략 65%이하로 할 수 있다. 도 5에서, 이 경우의 역 내압은, 대략 90V이상이 되는 것을 알 수 있다.
또한 도 4에, n+버퍼층의 최대 불순물 농도가 대략 5 ×1015cm- 3이하의 조건을 적용하면, 도 4(a)에서는 포화전압이 p+콜렉터층의 불순물 농도에 크게 의존하는 데 대하여, 도 4(b),(c)(p+콜렉터층(8)의 막 두께가 1.0μm, 2.0μm)에서는, 의존도가 작아지고, P+콜렉터층의 불순물 농도가 대략 1 ×1017cm- 3이상에서, 포화 전압의 값이 비교적 안정된다.
또한 p+콜렉터층(8)의 농도를 크게 하여, n+버퍼층의 불순물 농도보다 2자릿 수 큰(100배 크다) 대략 5 ×1017cm-3로 함으로써, 포화 전압의 불균일을 작게 할 수 있다.
이와 같이, n+버퍼층의 최대 불순물 농도를 5 ×1015cm- 3이하로 하고, p+콜렉터층의 최대 불순물 농도를 1 ×1017cm- 3이상으로 하며, 또한 n+버퍼층(1)의 최대 불순물 농도와 p+콜렉터층(8)의 표면 불순물 농도가 2자릿수 이상(100배 이상)다르고, p+콜렉터층을 1μm이상으로 함으로써, 역 내압을 크게 하며, 포화 전압을 작게 할 수 있다.
이 결과, IGBT의 기생 pnp-Tr전류의 원인이 되는 기생 pnp-Tr의 베이스 전류, 즉 IGBT 2가 턴오프 할 때 발생하는 IGBT 1의 애벌란쉬 전류를 억제 할 수 있으며, 저 손실화, 고파괴 내량화를 도모할 수 있다.
이와 같이, n+버퍼층의 최대 불순물 농도를 낮게 함으로써, n+버퍼층과 p+콜렉터층으로 이루어지는 pn접합부에 역 바이어스가 인가된 경우의, n+버퍼층 안에서의 공핍층의 확장을 크게 하여 공핍층 안에서의 전계 강도를 작게 하고, 애벌란쉬 전류의 발생을 저감할 수 있다. 또한 p+콜렉터층(8)의 최대 불순물 농도를 크게 함으로써, p+콜렉터층의 저항을 작게 하고 포화 전압(강하 전압)을 작게 할 수 있다.
이 결과, IGBT 1에 있어서, 온 전압(포화 전압)특성을 손상시키지 않고, 큰 역 내압을 실현할 수 있다.
이상과 같이, 도 14의 회로에 있어서, 이러한 구성의 IGBT 1을 이용하는 것으로 역 내압(에미터 콜렉터간 내압)을, 역 병렬로 접속되는 프리휠 다이오드의 과도 온 전압보다도 높게 하는 것으로 유도 부하회로(도시하지 않음)의 환류 동작시에 있어서, IGBT 1로 흘러들어 오는 역 전류를 억제할 수 있다. 이 결과, IGBT 1의 기생 pnp트랜지스터 동작이 억제되고, 저 손실화, 고파괴 내량화된 IGBT의 제공이 가능하게 된다.
또, p+콜렉터층의 불순물 농도는, 보통 표면에 있어서 최대가 되지만, 표면 이외에서 피크를 갖는 경우도 있다. 또한 p+콜렉터층, n-버퍼층의 최대 불순물 농도는, 불순물 농도의 피크치를 말하지만, 불순물 농도가 대략 일정한 경우에는 그 값을 말한다.
실시예 2
도 6은, 전체를 200으로 나타내는 본 실시예 2에 관한 IGBT의 단면도이다. 도 6중, 도 1과 동일한 부호는, 동일 또는 상당하는 개소를 나타낸다. 도 6에서는, 에미터 전극, 게이트 산화막 및 게이트 전극은 생략되어 있다. 또한 부호 11은 n-드리프트층(2)의 표면에 형성된 환상의 p형 가드링 영역이다.
IGBT(200)에서는, p+콜렉터층(8)이, n+버퍼층(1)의 이면에 웰 모양으로 형성되고, p+콜렉터층(8)과 n+버퍼층(1)과의 pn접합면의 단부가, 이면으로 노출되어 있다. 이 때문에, pn접합부의 내압, 즉 IGBT(200)의 역 내압(에미터로부터 콜렉터방향으로의 내압)이, 이면 상태 등의 영향을 받아 안정되지 않는다.
그래서, IGBT(200)에서는, 환상의 p형 가드 링 영역(10)을, p+콜렉터층(8) 주위를 둘러싸도록 설치한다. 이러한 가드 링 영역(10)을 설치함으로써, 이면 상태 등의 영향을 저감하고, 안정된 내압을 얻을 수 있는다.
즉, 본 실시예의 이러한 IGBT(200)에서는, IGBT(200)의 이면측에도 가드 링 영역(10)을 설치하여, IGBT(200)의 역 내압의 안정화를 꾀하고, IGBT(200)에서 발생하는 애벌란쉬 전류를 억제할 수 있다.
실시예 3
도 7은, 전체를 300으로 나타내는, 본 실시예 3에 관한 IGBT의 단면도이다.
도 7중, 도 1과 같은 부호는, 동일 또는 상당하는 개소를 나타낸다. 도 7에서는, 에미터 전극, 게이트 산화막 및 게이트 전극은 생략되어 있다. 또한 부호 11은 n-드리프트층(2) 표면에 형성된, 환상의 p형 가드 링 영역이다.
IGBT(300)에서는, n-드리프트층(2) 안에, 단(短) 캐리어 라이프타임 영역(12)이 설치된다. 단 캐리어 라이프타임 영역(12)은, 예를 들면 방사선이나 입 자선을 조사함으로써, 소정 영역에 캐리어(전자 및 정공)의 트랩을 생성함으로써 형성된다.
이러한 단 캐리어 라이프타임 영역(12)을 설치함으로써 n-드리프트층(2)안에 발생한 불필요한 캐리어를 트랩하여 불필요한 전류의 발생을 방지할 수 있다.
도 8은 IGBT(300)의 에미터측의, n-드리프트층(2)의 표면으로부터 단 라이프타임까지의 거리(깊이)와, IGBT의 온 전압, 기생 pnp-Tr전류의 관계이다. 도 8에서, 단 캐리어 라이프타임 영역(12)의 위치를 깊게 하면, 온 전압(IGBT가 온 상태에 있어서의 순방향의 전압 강하)이 커지고, 40μm 이하, 적합하게는 30μm보다 얕게 형성함으로써, 온 전압의 증대를 방지할 수 있는 것을 알 수 있다.
또한 단 캐리어 라이프타임 영역(12)의 위치를 깊게하는 만큼, 기생 pnp-Tr전류가 증가하는 것도 알 수 있다.
따라서, 단 캐리어 라이프타임 영역(12)을, 깊이 40μm정도보다 얕게 형성한 경우에, 온 전압이 증가하지 않고, 기생 pnp-Tr전류를 작게 할 수 있는 것을 알 수 있다.
이와 같이, 본 실시예 3에 관한 IGBT(300)에서는 n-드리프트층(2)안에 단 캐리어 라이프타임 영역(12)을 설치함으로써, IGBT에, 역 방향의 애벌란쉬 전류가 흐른 경우에도, 단 캐리어 라이프타임 영역(12)이 캐리어를 트랩하여, IGBT의 기생 pnp -Tr동작을 방지할 수 있다.
즉, IGBT의 기생 pnp트랜지스터 동작이 억제되어 저 손실화, 고파괴 내량화 를 도모할 수 있다.
실시예 4
도 9는, 전체를 400으로 나타내는 본 실시예 4에 관한 IGBT의 단면도이다.
도 9중, 도 7과 동일한 부호는 동일 또는 상당하는 개소를 나타낸다. 도 9에서는 에미터 전극, 게이트 산화막 및 게이트 전극은 생략되어 있다.
본 실시예 4에 관한 IGBT(400)에서는 단 캐리어 라이프타임 영역(13)이, IGBT(400)의 셀부(n에미터 영역(4)을 포함하는 p베이스 영역(3))의 아래쪽 근방에만 형성된다. 다른 구조는, 전술한 IGBT(300)와 동일하다.
단 캐리어 라이프타임 영역(13)이 설치된 영역은, 셀부와 콜렉터 전극(9) 사이의 전류 경로를 가로지르도록 되어있다. 즉 이러한 영역에만 단 캐리어 라이프타임 영역(13)을 설치함으로써, 보다, 온 전압(온 상태에 있어서의 순방향 전압 강하)의 증대를 방지하면서, 유효하게 불필요한 캐리어를 트랩 할 수 있다.
이와 같이, 본 실시예 4에 관한 IGBT(400)에서는, 단 캐리어 라이프타임 영역(13)을 IGBT(400)의 셀부 (n에미터 영역(4)을 포함하는 p베이스 영역(3))의 아래쪽 근방에만 형성하는 것으로 온 전압의 증대를 방지하면서, IGBT의 기생 pnp트랜지스터 동작을 억제하고, 저 손실화, 고파괴 내량화를 도모할 수 있다.
실시예 5
도 10은, 전체를 500으로 나타내는, 본 실시예 5에 관한 IGBT의 단면도이다. 도 10중, 도 7과 동일한 부호는, 동일 또는 상당하는 개소를 나타낸다. 도 10에서 는, 에미터 전극, 게이트 산화막 및 게이트 전극은 생략되어 있다.
IGBT(500)는, 전술한 IGBT(200)에 포함되는 가드 링 영역(10)과, IGBT(300)에 포함되는 단 캐리어 라이프타임 영역(12)의 양쪽을 갖는 구조로 되어 있다.
이러한 구조를 이용함으로써, IGBT(500)의 역 내압의 안정화를 도모할 수 있음과 동시에, IGBT의 기생 pnp트랜지스터 동작도 억제할 수 있다. 이 결과, IGBT(500)의 저 손실화, 고파괴 내량화가 가능하게 된다.
또, 전술한 IGBT(400)와 같이 , 단 캐리어 라이프타임 영역은, 셀부 (n에미터 영역(4)을 포함하는 p베이스 영역(3)) 아래쪽 근방에만 형성해도 상관없다.
실시예 6
도 11은, 본 실시예 6에 관한 반도체 장치의 회로도이다. 도 11과 같이, 반도체 장치에서는, IGBT의 콜렉터 단자(C)와 부하(도시하지 않음) 사이에, 다이오드를 직렬로 접속하고 있다. 다이오드의 내압은, 예를 들면 300V 정도이다.
이와 같이 다이오드를 설치함으로써, 결과적으로 IGBT의 역 내압을 크게 한 것과 동일한 효과를 얻을 수 있으며, IGBT의 콜렉터 단자에 애벌란쉬 전류가 흘러들어 오는 것을 방지할 수 있다.
도 12는, 전체를 600으로 나타내는, 도 11의 회로 구성을 갖는 반도체 장치의 상면도이다. IGBT의 표면에 설치된 게이트 전극, 에미터 전극은, 각각, 알루미늄 등의 본딩 와이어에 의해 게이트 전극단자, 에미터 전극단자에 접속되어 있다.
IGBT의 이면은 콜렉터 전극이 되고, 다이오드 이면의 n층과 전기적으로 접속 되어 있다. 다이오드 표면의 p층은, 알루미늄 등의 본딩 와이어에 의해 콜렉터 전극단자에 접속되어 있다.
예를 들면, 에미터 전극단자와 콜렉터 전극단자를 부하 등에 직접 접속함과 동시에, 게이트 전극단자에 게이트 신호선을 접속함으로써, 도 14와 같은 인버터를 형성할 수 있다.
이와 같이, IGBT와 다이오드를 접속함으로써 IGBT의 콜렉터 단자에 애벌란쉬 전류가 흘러들어 오는 것을 방지하고, 기생 pnp-Tr전류를 억제할 수 있게 된다. 이 결과, IGBT의 기생 pnp트랜지스터 동작을 억제하고, 저 손실화, 고파괴 내량화를 도모할 수 있다.
특히, 본딩 와이어를 이용하여 접속하므로, 접속 공정이 용이하게 된다.
실시예 7
도 13은, 전체를 700으로 나타내는, 본 실시예 7에 관한 다른 반도체 장치이다.
도 13중, 도 1과 동일한 부호는, 동일 또는 상당하는 개소를 나타낸다.
반도체 장치(700)에서는 IGBT의 p+콜렉터층(8) 위에, 다이오드(20)의 n-층, p-층을 순차적으로 적층한다. p-층 위에는, 콜렉터 전극(9)이 설치된다.
본 실시예 7에 관한 반도체 장치(700)에서는, IGBT와 다이오드를 원 칩으로서 형성함으로써, 도 11에 도시하는 회로 구성을 보다 소형화할 수 있다. 또한 본딩 와이어에서 발생하였던 인덕턴스가 작아져, 다이오드의 순방향 턴온 시간을 매 우 짧게 할 수 있음과 동시에 장치 면적의 축소 및 소형화가 가능하게 된다.
또, IGBT와 다이오드는, 하나의 제조 공정으로 제작해도 되며, 또한 각각 따로 따로 제작하여 도전성 접착제 등으로 서로 접합하도록 해도 좋다.
이상과 같이, 본 발명에서는, IGBT의 역 내압(에미터로부터 콜렉터 방향으로의 내압)을 향상시켜, 역 병렬로 접속되어 있는 FWD의 과도 온 전압보다도 높게함으로써 또는 단 캐리어 라이프타임 영역을 설치함으로써, IGBT에 흘러들어 오는 역 전류를 억제한다. 이 결과, IGBT의 기생 pnp트랜지스터 동작이 억제되어, 저 손실화, 고 파괴 내량화된 반도체 장치의 제공이 가능하게 된다.

Claims (1)

  1. 제 1 및 제 2 주 표면을 갖는 제 1 도전형의 반도체층과,
    이 반도체층의 제 1 주 표면에 형성된 제 2 도전형의 베이스 영역과,
    이 베이스 영역 안에 형성된 제 1 도전형의 에미터 영역과,
    이 반도체층의 제 2 주 표면에, 이 반도체층 측에서 순차적으로 적층된 제 1 도전형의 버퍼층 및 제 2 도전형의 콜렉터층을 포함하고, 이 에미터 영역과 이 콜렉터 영역 사이에 흐르는 전류를 이 베이스 영역에서 제어하는 반도체 장치에 있어서,
    이 버퍼층의 제 1 도전형의 불순물 농도의 최대값이 대략 5 ×1015cm- 3이하이고, 이 콜렉터층의 제 2 도전형의 불순물 농도의 최대값이 대략 1 ×1017cm-3이상이며, 이 콜렉터층의 제 2 도전형의 불순물 농도의 최대값이, 이 버퍼층의 제 1 도전형의 불순물 농도의 최대값의 100배 이상이며,
    이 콜렉터층의 막 두께가, 대략 1μm이상인 것을 특징으로 하는 반도체 장치.
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