KR20070003581A - 반도체장치의 제조방법 - Google Patents

반도체장치의 제조방법 Download PDF

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KR20070003581A
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

기판 위에 반도체 소자를 설치한 후에 상기 기판을 박막화 또는 제거한 경우에도, 외부에서의 불순물원소나 수분 등의 침입에 의한 반도체 소자에의 영향을 억제하는 반도체장치의 제조방법을 제공하는 것을 목적으로 한다. 기판에 표면처리를 행해 기판의 한쪽 면에 보호막의 기능을 하는 절연막을 형성하고, 절연막 위에 박막 트랜지스터 등의 반도체 소자를 형성하고, 기판을 박막화하는 것을 특징으로 한다. 표면처리로는, 기판에 불순물원소의 첨가나 플라즈마 처리를 행한다. 기판을 박막화하는 수단으로서는, 기판의 다른 쪽 면에 연삭처리 또는 연마처리 등을 행함으로써 기판을 부분적으로 제거함으로써 행할 수 있다.
반도체, 박막화, 보호막, 플라즈마 처리

Description

반도체장치의 제조방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
도 1a 내지 1e는 본 발명의 반도체장치의 제조방법의 일례를 도시한 도면이다.
도 2a 내지 2e는 본 발명의 반도체장치의 제조방법의 일례를 도시한 도면이다.
도 3a 내지 3e는 본 발명의 반도체장치의 제조방법의 일례를 도시한 도면이다.
도 4a 내지 4c는 본 발명의 반도체장치의 제조방법의 일례를 도시한 도면이다.
도 5a 내지 5d는 본 발명의 반도체장치의 제조방법의 일례를 도시한 도면이다.
도 6a 및 6b는 본 발명의 반도체장치의 예를 도시한 도면이다.
도 7a 내지 7c는 본 발명의 반도체장치의 예를 도시한 도면이다.
도 8a 내지 8d는 본 발명의 반도체장치의 사용 형태의 예를 도시한 도면이다.
도 9a 내지 9c는 본 발명의 반도체장치의 제조방법의 일례를 도시한 도면이 다.
도 10a 및 10b는 본 발명의 반도체장치의 제조방법의 일례를 도시한 도면이다.
도 11a 및 11b는 본 발명의 반도체장치의 제조방법의 일례를 도시한 도면이다.
도 12a 및 12b는 본 발명의 반도체장치의 제조방법의 일례를 도시한 도면이다.
도 13a는 본 발명의 반도체장치의 도면이고, 도 13b 및 13c는 본 발명의 반도체장치의 사용 형태의 예를 도시한 도면이다.
도 14a 내지 14h는 본 발명의 반도체장치의 사용 형태의 예를 도시한 도면이다.
도 15a 및 15b는 본 발명의 반도체장치의 일례를 도시한 도면이다.
도 16은 본 발명의 반도체장치의 일례를 도시한 도면이다.
도 17a 내지 17g는 본 발명의 반도체장치의 사용 형태의 예를 도시한 도면이다.
도 18a 내지 18f는 본 발명의 반도체장치의 사용 형태의 예를 도시한 도면이다.
도 19a 및 19b는 본 발명의 반도체장치를 제작하는 장치의 일례를 도시한 도면이다.
[기술분야]
본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 절곡이 가능한 가요성 반도체장치의 제조방법에 관한 것이다.
[배경기술]
최근, 유리 등의 강성을 가지는 기판에 반도체 소자를 설치함으로써, LCD, 유기EL, 포토센서, 태양 전지 등의 디스플레이 및 광전변환소자 용도로서 활발히 개발되고 있다. 한편, Si웨이퍼를 사용한 소자로서는, 휴대전화 등의 용도를 위해, IC칩의 소형화, 박막화가 진척되었다. 또한 비접촉으로 데이터를 송수신하는 반도체장치(RFID(Radio Frequency Identification), ID 태그, IC 태그, IC칩, RF(Radio Frequency) 태그, 무선 태그, 전자 태그, 무선 칩으로도 불린다)도 활발히 개발되어 왔다. 이러한 반도체장치의 제작에 유리 등의 강성을 가지는 기판 또는 Si기판 등의 어느 것을 사용하더라도, 소형화, 박막화의 필요에 따른 기판의 박막화가 요구되고 있다.
또한 최근에는, 종이에 매립된 RFID, 펜 주위를 감을 수 있는 디스플레이, 3차원 형상의 프로파일 센서나 컬러 센서, 핸드 롤 PC, 색의 변화에 따라 디자인이 바뀌는 양복 등, 가요성 디바이스가 요구되고 있다. 따라서 박막화가 중요한 열쇠를 쥐고 있다.
초박형 반도체장치를 제작하기 위해, 처음부터 박막화한 기판을 사용해서 반도체 소자를 형성하려는 경우, 응력에 의한 기판의 휘어짐, 핸들링의 곤란성, 석판인쇄나 인쇄공정에서의 조정 불량 등이 문제가 된다. 따라서, 일반적으로는 기판 위에 반도체 소자를 형성한 후에 기판을 박막화하는 방법이 이용되고 있다.
연삭 또는 연마를 이용하는 기판의 박막화로는, 종래에는, 연삭 공정으로서 숫돌을 사용해서 기판 두께를 얇게 한 후, 연마 공정으로서 연마용 입자를 사용해서 기판 평탄성을 향상시키면서 박막을 형성했다. 평탄성을 증대시키기 위해, 연마하는 기판보다도 비커스 경도가 낮은 연마용 입자를 사용하는 경향이 있다. 예를 들면, 유리 기판이면 산화세륨(CeO2), 실리콘 웨이퍼면 산화규소(SiO2) 등, 비커스 경도가 기판보다 낮지만, 화학반응에 의해 대상물과 밀착된 부분만을 선택적으로 연마하는 것이 가능해진다(예를 들면, 일본국 공개특허공보 특개 2004-282050호 참조).
또한 화학반응에 의한 습식에칭으로 유리 기판을 제거하는 기술이 있다(예를 들면, 일본국 공개특허공보 특개 2002-87844호 참조).
그러나, 기판 위에 반도체 소자를 설치한 후에, 상기 기판을 박막화하거나 제거하면, 상기 반도체 소자에 외부로부터 불순물원소나 수분 등이 침입하기 쉬워져 반도체 소자에 악영향을 끼칠 수 있다.
본 발명은 상기 문제를 감안하여, 기판 위에 반도체 소자를 설치한 후에 상기 기판을 박막화 또는 제거한 경우에도, 외부로부터의 불순물원소나 수분 등의 침입이 반도체 소자에 미치는 영향을 억제하는 반도체장치의 제조방법을 제공하는 것을 목적으로 한다.
본 발명의 반도체장치의 제조방법은, 기판에 표면처리를 하여 기판의 한쪽 면에 보호막의 기능을 하는 절연막을 형성하고, 절연막 위에 박막 트랜지스터 등의 반도체 소자를 형성하고, 기판을 박막화하는 것을 특징으로 한다. 절연막은 기판의 다른 쪽 면에 형성될 수 있다. 표면처리로는, 기판에 불순물원소를 첨가하거나 플라즈마 처리를 한다. 기판을 박막화하는 수단으로는, 기판의 다른 쪽 면에 연삭처리 또는 연마처리 등을 행함으로써 기판을 부분적으로 제거한다. 또한 기판을 제거해서 기판의 한쪽 면에 형성된 절연막을 노출할 수 있다. 기판을 제거할 경우에는, 연삭처리와 연마처리 중 하나 또는 연삭처리와 연마처리 모두를 행해도 되고, 연삭처리, 연마처리와 함께 화학처리에 의한 에칭을 조합할 수도 있다.
또한 본 발명의 반도체장치의 또 다른 제조방법은, 기판에 질소 분위기에서 플라즈마 처리를 행해 기판의 한쪽 면을 질화함으로써 질화처리층을 형성하고, 질화처리층 위에 박막 트랜지스터를 형성하고, 기판의 다른 쪽 면에 연삭처리와 연마처리 중 하나 또는 연삭처리와 연마처리 모두를 행함으로써 기판을 박막화하는 것을 특징으로 한다. 또한 기판을 제거해서 기판의 한쪽 면에 형성된 절연막을 노출 시켜도 된다. 또한 기판을 제거해서 기판의 한쪽 면에 형성된 질화처리층을 노출시켜도 된다. 기판을 제거할 경우에는, 연삭처리와 연마처리 중 하나 또는 연삭처리와 연마처리 모두를 행해도 되고, 연삭처리, 연마처리와 함께 화학처리에 의한 에칭을 조합해서 행할 수도 있다. 또한, 본 발명에 있어서 질화처리층은 적어도 질화물을 가지며, 질화물은 기판의 표면을 질화함으로써 기판에 형성된다. 또한 기판에 형성된 질화물은 표면처리의 조건에 따라서는, 농도분포를 가지도록 존재하는 경우가 있다.
또한 본 발명의 반도체장치의 또 다른 제조방법은, 기판의 한쪽 면 위에 박막 트랜지스터를 형성하고, 기판의 다른 쪽 면에 연삭처리와 연마처리 중 하나 또는 연삭처리와 연마처리 모두를 행함으로써 상기 기판을 박막화하고, 박막화한 기판에 질소 분위기에서 플라즈마 처리를 행해 박막화한 기판의 표면을 질화함으로써 질화처리층을 형성하는 것을 특징으로 한다.
또한 본 발명의 반도체장치의 또 다른 제조방법은, 기판에 질소 분위기에서 플라즈마 처리를 행해 기판의 한쪽 면을 질화함으로써 제 1 질화물을 형성하고, 질화물의 위쪽에 박막 트랜지스터를 형성하고, 기판을 박막화하고, 박막화한 기판에 질소 분위기에서 플라즈마 처리를 행해 박막화한 기판의 표면을 질화함으로써 제 2 질화물을 형성하는 것을 특징으로 한다. 기판의 박막화는, 기판의 다른 쪽 면에 연삭처리와 연마처리 중 하나 또는 연삭처리와 연마처리 모두를 행함으로써 이루어진다. 또한 연삭처리 또는 연마처리와 조합해서 화학처리를 이용한 에칭을 행해도 된다.
본 발명은 상기 구성에 있어서, 상기 기판을 박막화 또는 제거한 후에, 상기 박막 트랜지스터 등의 반도체 소자를 덮도록 가요성을 가지는 필름으로 밀봉할 수도 있다.
또한 본 발명의 반도체장치의 제조방법은, 상기 구성에 있어서, 플라즈마 처리를, 고주파를 사용해서 전자밀도가 1×1011cm-3 이상 1×1013cm-3 이하, 또한 전자온도가 0.5eV 이상 1.5eV 이하인 조건하에서 행하는 것을 특징으로 한다.
본 발명의 반도체장치는, 기판의 표면에 형성된 질화처리층과, 질화처리층 위에 설치된 박막 트랜지스터를 가지고, 기판 두께가 1㎛ 이상 100㎛ 이하이며, 질화처리층의 적어도 일부에 희가스 원소가 포함되어 있는 것을 특징으로 한다.
또한 본 발명의 반도체장치의 또 다른 구성은, 기판의 표면에 형성된 질화처리층과, 질화처리층 위에 설치된 박막 트랜지스터를 가지고, 기판 두께가 1㎛ 이하이며, 질화처리층의 적어도 일부에 희가스 원소가 포함되어 있는 것을 특징으로 한다.
또한 본 발명의 반도체장치의 또 다른 구성은, 기판의 한쪽 면 위에 설치된 박막 트랜지스터와, 기판의 다른 쪽 면에 형성된 질화처리층을 가지고, 기판 두께가 1㎛ 이상 100㎛ 이하이며, 질화처리층의 적어도 일부에 희가스 원소가 포함되어 있는 것을 특징으로 한다.
또한 본 발명의 반도체장치의 또 다른 구성은, 기판의 한쪽 면에 형성된 제 1 질화처리층과, 기판의 다른 쪽 면에 형성된 제 2 질화처리층과, 제 1 질화처리층 위에 설치된 박막 트랜지스터를 가지고, 기판 두께가 1㎛ 이상 100㎛ 이하이며, 제 1 질화처리층과 제 2 질화처리층의 적어도 일부에 희가스 원소가 포함되어 있는 것을 특징으로 한다.
[실시예]
본 발명의 실시예에 대해서, 도면을 이용해서 이하에 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 일탈하는 않고 그 형태 및 상세한 내용을 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해된다. 따라서, 본 발명은 이하에 나타내는 실시예의 기재 내용에 한정해서 해석되지 않는다. 또한, 이하에 설명하는 본 발명의 구성에 있어서, 동일한 것을 가리키는 부호는 다른 도면 사이에서 공통으로 사용할 수도 있다.
본 발명은 강성을 가지는 기판 위에 박막 트랜지스터(TFT) 등의 반도체 소자를 형성한 후에, 기판에 연삭처리, 연마처리, 화학처리에 의한 에칭 등을 행하여, 기판을 박막화 또는 제거해서 가요성을 가지는 반도체장치를 제작한다. 또한 본 발명에서는, 기판을 박막화 또는 제거하기 전 또는 박막화한 후에, 기판에 플라즈마 처리 등의 표면처리를 함으로써 보호막을 형성하는 형태를 취할 수도 있다. 보호막을 형성함으로써, 기판을 박막화 또는 제거한 경우에도, 상기 기판 위에 설치된 반도체 소자로 불순물원소나 수분 등이 침입하는 것을 억제할 수 있게 된다.
이하에, 본 발명의 반도체장치의 제조방법의 예를 도 1a 내지 2e를 참조하여 설명한다. 이때, 도 1a 내지 1e는 기판을 박막화 또 제거하기 전에 미리 기판에 표면처리를 행할 경우를 나타내며, 도 2a 내지 2e는 기판을 박막화한 후에 상기 박막 화된 기판에 표면처리를 행할 경우를 나타낸다.
우선, 도 1a 내지 1e를 참조하여 기판을 박막화 또 제거하기 전에 기판에 표면처리를 행하는 경우에 대해 설명한다.
우선 기판(101)을 준비하고, 그 표면을 불산(HF) 또는 알칼리 또는 순수를 사용하여 세정한다(도 1a).
기판(101)으로는 바륨 보로실리케이트 유리나, 알루미노 보로실리케이트 유리 등의 유리 기판, 석영기판, 세라믹 기판 또는 스테인레스 스틸을 포함하는 금속기판 등을 사용할 수 있다. 또는 Si 등의 반도체기판을 사용해도 된다.
다음으로 기판(101)의 한쪽 면에 표면처리를 행한다(도 1b). 기판(101)의 표면처리는 플라즈마 처리나 불순물원소를 도핑하는 것에 의해 행해진다. 예를 들면 기판(101)의 표면에 질소 분위기에서 플라즈마 처리하여, 상기 기판(101)의 표면을 질화함으로써 질화처리층(102)(이하, 절연막(102)이라고도 한다)을 형성한다. 이 경우, 절연막(102)에는 적어도 질화물이 포함되어 있고, 기판에 형성된 질화물은 표면처리의 조건에 따라서는 농도분포(여기에서는 질소의 농도분포)를 가지는 경우가 있다. 그 밖에도, 산소분위기에서 플라즈마 처리를 하여 상기 기판(101)의 표면을 산화함으로써 산화처리층을 형성해도 되고, 산소 및 질소 분위기에서 플라즈마 처리를 하여 상기 기판(101)의 표면을 산질화함으로써 산질화처리층을 형성해도 된다. 또한 질소(N) 원자를 도핑해서 기판(101)의 표면에 질소(N) 원자를 첨가함으로써 질화처리층(102)을 형성하거나, 질소 분위기에서 열처리를 행함으로써 질화처리층(102)을 형성할 수도 있다. 이때 플라즈마 처리 등에 사용하는 장치나 그 조건에 따라서는, 질화처리층(102)을 기판(101)의 표면뿐만 아니라 다른 쪽에도 형성할 수 있다.
한편, 본 발명에 있어서의 플라즈마 처리는 반도체막, 절연막, 도전막 등의 피처리물에 대한 산화처리, 질화처리, 산질화처리, 수소화처리, 표면개질처리 등을 포함하고, 이 처리에 사용하는 가스는 목적에 따라 선택할 수 있다. 예를 들면 피처리물(여기에서는 기판(101))에 질화처리를 행할 경우에는, 질소 분위기 하(예를 들면 질소(N2)와 희가스(He, Ne, Ar, Kr, Xe 중 적어도 하나를 포함하는) 분위기 하, 질소와 수소와 희가스 분위기 하, NH3과 희가스 분위기 하, NO2과 희가스 분위기 하 또는 N20과 희가스 분위기 하)에서 플라즈마 처리를 행한다. 피처리물에 산화처리를 행할 경우에는, 산소분위기 하(예를 들면 산소(02) 또는 일산화이질소, 및 희가스(He, Ne, Ar, Kr, Xe 중 적어도 하나를 포함하는) 분위기 하, 또는 산소 또는 일산화이질소, 수소(H2)와, 희가스 분위기 하)에서 플라즈마 처리를 행한다. 이때, 피처리물(여기에서는 기판(101)의 표면에 형성된 절연막(102))에 플라즈마 처리에 사용한 희가스가 포함될 수 있다. 예를 들면 Ar을 사용한 경우에는 피처리물 내에 Ar이 포함될 수 있다.
플라즈마 처리로서, 고주파(마이크로파 등)를 사용해서 고밀도(바람직하게는, 1×1011cm-3 이상 1×1013cm-3 이하), 및 저전자온도(바람직하게는 0.5eV 이상 1.5eV 이하)의 조건하에서의 플라즈마 처리(이하, 플라즈마 처리를 "고밀도 플라즈 마 처리"라고 한다)를 행하는 것이 바람직하다. 플라즈마의 여기를, 마이크로파 등의 고주파의 도입에 의해 행함으로써 저전자 온도에서 고밀도의 플라즈마를 생성할 수 있고, 이 고밀도 플라즈마로 생성된 산소 래디컬(OH 래디컬을 포함하는 경우도 있다)이나 질소 래디컬(NH 래디컬을 포함하는 경우도 있다)에 의해, 피처리물의 표면을 산화처리 또는 질화처리할 수 있다. 이렇게, 피처리물에 고밀도 플라즈마 처리를 함으로써, 플라즈마의 밀도가 높고, 피처리물 부근에서의 전자온도가 낮기 때문에, 피처리물이 플라즈마에 의해 손상되는 것을 억제할 수 있다. 또한 플라즈마의 밀도가 높으므로, 플라즈마 처리를 이용해서 피처리물에 질화처리 또는 산화처리를 행함으로써 형성되는 질화처리층 또는 산화처리층은, CVD법이나 스퍼터링법 등에 의해 형성된 막에 비해 막 두께 등에 균일성이 뛰어나며, 치밀한 막을 형성할 수 있다. 또한 플라즈마의 전자온도가 낮기 때문에, 종래의 플라즈마 처리나 열산화법에 비해 낮은 온도에서 질화처리 또는 산화처리를 행할 수 있다. 따라서, 예를 들면 기판으로 유리를 사용한 경우에는, 유리 기판의 왜점보다도 100℃ 이상 낮은 온도로 플라즈마 처리를 행한 경우에도 충분히 질화처리 또는 산화처리를 행할 수 있다.
다음으로 기판(101)의 표면에 형성된 절연막(102) 위에 트랜지스터나 다이오드 등의 반도체 소자를 가지는 소자군(103)을 형성한다(도 1c).
소자군(103)은 예를 들면 트랜지스터, 다이오드 또는 태양 전지 등을 가지는 반도체 소자로 구성되어 있다. 트랜지스터는 유리 등의 강성을 가지는 기판 위에 형성된 반도체막을 채널로 이용하는 박막 트랜지스터(TFT), Si 등의 반도체기판 위 에 상기 기판을 채널로 이용하는 전계 효과형 트랜지스터(FET) 또는 유기 재료를 채널로 이용하는 유기TFT 등으로 설치할 수 있다. 또한 다이오드에는 가변용량 다이오드, 쇼트키 다이오드 또는 터널 다이오드 등의 각종 다이오드를 적용할 수 있다. 본 발명에서는, 이들 트랜지스터나 다이오드 등을 사용하여, CPU, 메모리 또는 마이크로세서 등의 모든 집적회로를 설치할 수 있다. 또한 소자군(103)은 트랜지스터 등의 반도체 소자 외에도 안테나를 가지는 형태를 취할 수도 있다. 소자군(103)에 안테나를 설치한 반도체장치는, 안테나에서 발생한 교류 전압을 이용해서 동작을 행하고, 또 안테나에 인가하는 교류 전압을 변조함으로써, 비접촉으로 외부기기(리더/라이터)와 데이터의 송수신을 행하는 것이 가능하다. 이때, 안테나는, 트랜지스터를 가지는 집적회로와 함께 형성해도 되고, 집적회로와는 별도로 형성한 후에 전기적으로 접속하도록 형성해도 된다.
다음으로 기판(101)의 다른 쪽 면(절연막(102)이 설치된 면과는 반대쪽 면)을 연삭처리, 연마처리 또는 화학처리에 의한 에칭을 함으로써 기판(101)의 박막화 또는 제거를 행한다(도 1d). 연삭처리에서는, 숫돌의 입자를 사용해서 피처리물(여기에서는, 기판(101))의 표면을 연삭하여 평활하게 한다. 연마처리에서는, 연마포지나 연마용 입자를 등의 연마재를 사용해서 피처리물의 표면을 소성적 평활작용 또는 마찰적 연마작용으로 평활하게 한다. 화학처리에서는, 피처리물의 표면에 연마제를 사용해서 화학 에칭을 행한다.
여기에서는, 연삭수단(104)을 사용해서 기판(101)의 표면을 연삭하는 예를 게시한다. 이때, 연삭처리 후에 기판(101)의 표면에 연마처리를 더 행하는 것이 바 람직한데, 연삭처리 후에 연마처리를 행함으로써 기판(101)의 표면 형상을 균일화할 수 있다. 또한 연삭처리나 연마처리 후에, 화학처리로 에칭을 더 행함으로써 기판을 박막화 또는 제거할 수 있다. 특히, 기판(101)을 제거할 경우에 연삭처리나 연마처리 등을 행해 기판을 어느 정도 박막화한 후에, 화학처리에 의해 에칭을 행함으로써, 효율적으로 기판(101)을 제거할 수 있다. 이때, 기판(101)으로 유리 기판을 사용할 경우에는, 화학처리로서 불화수소산을 포함하는 약액을 사용한 화학 에칭을 행하는 것이 바람직하다. 또한, 기판(101)의 박막화를 행할 경우에는, 기판 두께를 1㎛ 이상 100㎛ 이하, 바람직하게는 2㎛ 이상 50㎛ 이하, 더 바람직하게는 4㎛ 이상 30㎛ 이하로 하면 가요성을 가지므로 바람직하다. 또한 기판(101)을 제거할 경우에는, 완전히 제거하는 것이 바람직하지만, 기판 두께를 1㎛ 이하로 할 수도 있다.
또한 기판(101)을 제거할 경우에는, 기판(101)과 절연막(102)과의 에칭 선택비를 이용해서 기판(101) 위에 보호막으로 설치된 절연막(102)이 스토퍼로 쓰일 수 있다. 예를 들면, 기판(101)으로 유리 기판을 사용하고, 상기 유리 기판에 질소 분위기에서 고밀도 플라즈마 처리를 행함으로써 질화처리층을 형성하면, 질화처리층은 질화처리되지 않은 유리 기판에 비해 질화물을 더 포함하고 있으므로 물리적 강도가 향상된다. 그 때문에 기판(101)을 연삭 또는 연마에 의해 제거할 때, 질화처리층을 연삭 또는 연마의 스토퍼로 이용할 수 있다. 또한 화학처리에 의해 기판(101)을 제거할 경우와 마찬가지로, 에칭 선택비를 이용해서 질화처리층을 스토퍼로 이용할 수 있다.
상기 공정을 거쳐서, 가요성 반도체 장치를 제조할 수 있다(도 1e). 그 후, 이용에 따라 가요성 필름 등을 가지는 소자군(103)으로 더 밀봉해서 반도체 장치를 완성할 수도 있는데, 이는 실시자가 적절히 결정하면 된다.
이렇게 도 1a 내지 1e에 나타낸 반도체 장치에서는, 기판(101)을 박막화한 후에도, 보호막의 기능을 하는 절연막(102)이 형성되어 있으므로, 소자군(103)에 불순물 원소가 혼입하는 것을 방지할 수 있다.
계속해서, 도 2a 내지 2e를 참조해서 기판을 박막화한 후에 상기 박막화된 기판에 표면처리를 행할 경우에 관해서 설명한다.
우선, 기판(101)을 준비하고, 표면을 불산(HF), 알칼리 또는 순수를 사용해서 세정한다(도 2a). 기판(101)으로는, 상기 어느 기판을 사용해도 된다.
다음으로 기판(101) 위에 트랜지스터 등의 반도체 소자를 가지는 소자군(103)을 형성한다(도 2b).
다음으로 기판(101)의 표면(소자군(103)이 설치된 면과 반대쪽의 면)을 연삭, 연마 또는 에칭함으로써 기판(101)을 박막화해서 기판(106)을 형성한다(도 2c). 여기에서는, 연삭수단(104)을 이용해서 기판(101)의 표면을 연삭하는 예를 게시한다. 또한 연삭 후에 추가로 기판(101)의 표면을 연마함으로써, 기판(101)의 표면 형상을 균일화할 수 있다. 또한 연삭처리나 연마처리를 행한 후에, 화학처리를 이용해서 추가로 에칭을 행함으로써 기판의 박막화를 행할 수 있다.
다음으로 박막화된 기판(101)에 표면처리를 행한다(도 2e). 표면처리는 전술한 방법 중 어느 하나를 이용해서 행할 수 있지만, 여기에서는, 고밀도 플라즈마 처리를 이용해서 표면처리를 행하는 것이 바람직하다. CVD법이나 스퍼터링법 등을 이용해서 보호막의 기능을 하는 절연막을 설치할 수 있다. 그런데, 상기 방법을 이용한 경우에는, 처리 온도 등의 영향에 의해 피처리물인 소자군(103)이 손상되어, 소자군에 포함되는 트랜지스터 등의 특성에 악영향을 끼칠 우려가 있다. 한편, 고밀도 플라즈마 처리를 행한 경우에는, 플라즈마의 밀도가 높으며, 피처리물 부근에서의 전자온도가 낮다. 따라서 피처리물이 플라즈마에 의해 손상되는 것을 억제할 수 있다. 또한 플라즈마의 전자온도가 낮기 때문에, 종래의 플라즈마 처리나 열산화법에 비해 낮은 온도에서 질화처리 또는 산화처리 등을 행할 수 있다. 또한 플라즈마의 밀도가 높으므로, 플라즈마 처리를 이용해서 피처리물에 질화처리 또는 산화처리를 행함으로써 형성되는 질화처리층 또는 산화처리층 등은, CVD법이나 스퍼터링법 등에 의해 형성된 막에 비해 막 두께 등의 균일성이 뛰어나며, 치밀한 막을 형성할 수 있다. 따라서, 예를 들면 기판(106)의 표면에 질소 분위기에서 고밀도 플라즈마 처리를 행함으로써, 상기 기판(106)의 표면에 보호막의 기능을 하는 질화처리층(107)(이하, "절연층(107)" 이라고도 한다)을 형성한다. 이때, 피처리물(여기에서는 기판(106)의 표면에 형성된 절연막(107))은 플라즈마 처리에 사용한 희가스를 포함하는 경우가 있는데, 예를 들면 Ar를 사용한 경우에는 피처리물 내에 Ar가 포함될 경우가 있다. 또한, 보호막의 기능을 하는 절연막(107)이 형성된 상태에서 기판(106)의 두께를 1㎛ 이상 100㎛ 이하, 바람직하게는 2㎛ 이상 50㎛ 이하, 더 바람직하게는 4㎛ 이상 30㎛ 이하로 하면 가요성을 가지므로 바람직하다.
이와 같이, 기판(101)을 박막화한 후에, 상기 박막화된 기판(106)의 표면에 보호막의 기능을 하는 절연층(107)을 형성함으로써, 소자군(103)에 불순물원소가 혼입하는 것을 방지할 수 있다.
또한 도 1a 내지 1e에 도시한 바와 같이 보호막의 기능을 하는 절연막(102)을 형성한 후에 기판(101)을 박막화하고, 도 2a 내지 2e에 나타낸 바와 같이 박막화된 기판(106)에 보호막의 기능을 하는 절연막(107)을 더 형성할 수도 있다. 예를 들면 기판(101)을 박막화하기 전에 기판(101)의 한쪽 표면에 질소(N) 원자를 도핑함으로써 질소(N) 원자를 첨가해서 기판(101)의 표면에 질화처리층(102)(절연막(102))을 형성하고, 기판(101) 위에 절연막(102)을 사이에 두고 트랜지스터 등의 소자군을 형성한 후에 기판(101)의 다른 쪽 면을 박막화하고, 기판(101)의 박막화한 면에 질소 분위기에서 고밀도 플라즈마 처리를 함으로써 질화처리층(107)(절연막(107))을 형성할 수 있다. 또는, 기판(101)을 박막화하기 전에 기판(101)의 한쪽 표면에 질소 분위기에서 고밀도 플라즈마 처리를 함으로써 질화처리층(102)(절연막(102))을 형성하고, 기판(101) 위에 절연막(102)을 사이에 두고 트랜지스터 등의 소자군을 형성한 후에 기판(101)의 다른 쪽 면을 더 박막화하고, 기판(101)의 박막화한 면에 고밀도 플라즈마 처리를 함으로써 보호막의 기능을 하는 절연막을 형성할 수 있다.
이때, 트랜지스터 등의 반도체 소자로 이루어진 소자군이 설정된 기판에 표면처리를 행할 경우(여기에서는, 기판을 박막화한 후에 표면처리를 행할 경우), 표면처리로서 고밀도 플라즈마 처리를 이용하는 것이 바람직하다. 이는 고밀도 플라즈마 처리를 이용함으로써, 표면처리시 소자군(103)에 대한 대미지를 억제할 수 있 기 때문이다. 한편, 트랜지스터 등의 반도체 소자로 이루어진 소자군이 설치되지 않는 기판에 표면처리를 행할 경우(여기에서는, 기판을 박막화하기 전에 표면처리를 행할 경우)에는, 소자군에 대한 대미지를 고려하지 않아도 된다. 따라서 표면처리로, 고밀도 플라즈마 처리, 불순물원소의 도핑, 질소 분위기 하 또는 산소분위기 하 등에서의 열산화처리, CVD법, 스퍼터링법 등의 방법을 이용할 수 있다.
이와 같이, 기판(101)을 박막화하기 전과 기판(101)을 박막화한 후에 표면처리를 행함으로써, 보호막의 기능을 하는 절연막(102) 및 절연층(107)이 형성될 수 있다. 따라서, 더 효과적으로 외부로부터 소자군(103)에 불순물원소가 혼입하는 것을 방지할 수 있다.
이상과 같이, 기판을 박막화하기 전 또는 박막화한 후에 기판에 플라즈마 처리 등의 표면처리를 행해 보호막을 형성함으로써, 기판을 박막화하는 경우에도, 기판 위에 설치된 반도체 소자로 불순물원소나 수분 등이 침입하는 것을 억제할 수 있다.
이하에, 전술한 도 1a 내지 도e 및 도 2a 내지 2e의 제조방법의 구체적인 예에 관해서 설명한다.
(실시예 1)
본 실시예에서는, 본 발명의 반도체장치의 제조방법의 일례에 관해서 도 3a 내지 도 4c를 참조해서 설명한다. 우선, 전술한 도 1a 내지 1e의 제조방법에 관하여, 더욱 상세히 설명한다.
우선, 기판(201)을 준비하고, 기판(201) 표면을 불산(HF), 알칼리 또는 순수 를 사용해서 세정한다(도 3a).
기판(201)으로는 바륨 보로실리케이트 유리나, 알루미노 보로실리케이트 유리 등의 유리 기판, 석영기판, 세라믹 기판 또는 스테인레스 스틸을 포함하는 금속기판, Si 등의 반도체기판 등을 사용할 수 있다. 여기에서는 기판(201)으로 유리 기판을 사용한 경우를 설명한다.
다음으로 플라즈마 처리에 의해 기판(201)의 한쪽에 질화처리를 행함으로써, 상기 기판(201)의 표면에 질화처리층(202)(이하, "절연막(202)"이라고도 한다)을 형성한다(도 3b). 절연막(202)에는 적어도 질화물이 포함되어 있고, 기판에 형성된 질화물은 표면처리의 조건에 따라 농도분포(여기에서는 질소의 농도분포)를 가지도록 존재할 경우가 있다. 플라즈마 처리 외에도, N 원자를 도핑함으로써 기판(201)에 절연막(202)을 형성할 수도 있다. 또한 플라즈마 처리를 행할 경우에는, 전술한 고밀도 플라즈마 처리를 행하는 것이 바람직하다. 고밀도 플라즈마 처리는 저전자온도 및 고밀도에서 행할 수 있으므로, 기판(201) 표면에 대한 대미지를 저감할 수 있고, 표면을 치밀하게 할 수 있다.
피처리물에 고밀도 플라즈마 처리를 하면, 플라즈마의 밀도가 높고, 피처리물 부근에서의 전자온도가 낮기 때문에, 피처리물이 플라즈마에 의해 손상되는 것을 억제할 수 있다. 또한 플라즈마의 밀도가 높으므로, 플라즈마 처리를 이용해서 피처리물에 질화처리 또는 산화처리를 행함으로써 형성되는 질화처리층 또는 산화처리층은, CVD법이나 스퍼터링법 등에 의해 형성된 막에 비해 막 두께 등의 균일성이 뛰어나며, 치밀한 막을 형성할 수 있다. 또한 플라즈마의 전자온도가 낮기 때문 에, 종래의 플라즈마 처리나 열산화법에 비해 낮은 온도에서 질화처리 또는 산화처리를 행할 수 있다. 기판(201)으로 유리를 사용한 경우에는, 유리 기판의 왜점보다도 100℃ 이상 낮은 온도로 플라즈마 처리를 행한 경우에도 충분히 질화처리 또는 산화처리를 행할 수 있다.
다음으로 절연막(202) 위에 하지막의 기능을 하는 하지절연막(203)(이하, "절연막(203)"이라고도 한다)을 형성하고, 절연막(203) 위에 반도체막(204)을 형성한다(도 3c).
절연막(203)으로는, 산화규소(SiOx)막, 질화규소(SiNx)막, 산화질화규소(SiOxNy)(x>y)막, 질화산화규소(SiNxOy)(x>y)막 등의 산소 및/또는 질소를 가지는 절연막의 단층구조, 또는 이것들의 적층구조로 설치할 수 있다. 예를 들면 절연막(203)을 2층 구조로 설치할 경우, 첫 번째 층의 절연막은 질화산화규소막으로 설치하고, 두 번째 층의 절연막은 산화질화규소막으로 설치할 수 있다. 또한 절연막(203)을 3층 구조로 설치할 경우, 첫 번째 층의 절연막은 산화질화규소막으로 설치하고, 두 번째 층의 절연막은 질화산화규소막으로 설치하고, 세 번째 층의 절연막은 산화질화규소막으로 설치할 수 있다. 이렇게, 하지막의 기능을 하는 절연막(203)을 형성함으로써, 기판(201)으로부터 Na 등의 알칼리 금속이나 알칼리 토금속이, 반도체막(204) 속으로 확산하여, 반도체 소자의 특성에 악영향을 끼치는 것을 억제할 수 있다.
반도체막(204)은 아모포스 반도체 또는 세미 아모포스 반도체(SAS)로 형성할 수 있다. 또는 다결정 반도체막을 사용해도 된다. SAS는 아모포스 구조와 결정 구 조(단결정, 다결정을 포함한다)의 중간적인 구조를 가지고, 자유에너지적으로 안정된 제 3 상태를 가지는 반도체이며, 단거리질서를 가지고 격자변형을 가지는 결정 영역을 포함한다. 적어도 막 중의 일부 영역에는, 0.5∼20nm의 결정 영역을 관측할 수 있다. 규소를 주성분으로 할 경우에는 L-O 포논에 의한 라만 스펙트럼이 520cm-l보다도 저파수측으로 시프트된다. X선 회절에서는 규소의 결정 격자로 인한 (111) 또는 (220)의 회절 피크가 관측된다. 댕글링 본드의 중화제로서 수소 또는 할로겐을 적어도 1 원자% 또는 그 이상 포함한다. SAS는 규화물 기체를 그로방전분해(플라즈마 CVD)해서 형성한다. SiH4를 규화물 기체로 사용한다. 그 밖에도 규화물 기체로 Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 사용할 수 있다. 또 GeF4을 혼합시켜도 된다. 이 규화물 기체를 H2, 또는, H2과 He, Ar, Kr, Ne으로부터 선택된 일 종 또는 복수 종의 희가스 원소로 희석해도 된다. 희석율은 2∼1000배의 범위, 압력은 대략 0.1Pa∼133Pa의 범위, 전원 주파수는 1MHz∼120MHz, 바람직하게는 13MHz∼60MHz로 할 수 있다. 기판가열온도는 300℃ 이하로 할 수 있다. 막 중의 불순물원소로서, 산소, 질소, 탄소 등의 대기성분의 불순물은 1×1020atoms/cm3 이하로 하는 것이 바람직하고, 특히, 산소농도는 5×1019atoms/cm3 이하, 바람직하게는 1×1019atoms/cm3 이하로 한다. 여기에서는, 스퍼터링법, LPCVD법, 플라즈마 CVD법 등을 이용해서 실리콘(Si)을 주성분으로 하는 재료(예를 들면 SiXGe1-X 등)로 아모포스 반도체막을 형성하고, 상기 아모포스 반도체막을 레이저 결정화법, RTA 또는 어닐링 퍼니스를 사 용하는 열결정화법, 결정화를 조장하는 금속 원소를 사용하는 열결정화법 등에 의해 결정화시킨다. 그 밖에도 DC바이어스를 인가해서 열플라즈마를 발생시키고, 상기 열플라즈마를 반도체막에 적용함으로써 결정화를 행해도 된다.
다음으로 반도체막(204)을 선택적으로 에칭함으로써, 섬 형상의 반도체막(205a∼205d)을 형성하고, 상기 섬 형상의 반도체막(205a∼205d)을 덮도록 게이트 절연막(206)을 형성한다(도 3d).
게이트 절연막(206)은 CVD법이나 스퍼터링법 등에 의해, 산화규소(SiOx), 질화규소(SiNx), 산화질화규소(SiOxNy)(x>y), 질화산화규소(SiNxOy)(x>y) 등의 산소 및/또는 질소를 가지는 절연막의 단층구조, 또는 이것들의 적층구조로 설치할 수 있다. 그 밖에도 섬 형상의 반도체막(205a∼205d)에 산소분위기 하(예를 들면 산소(02)와 희가스(He, Ne, Ar, Kr, Xe 중 적어도 하나를 포함하는) 분위기 하 또는 산소와 수소(H2)와 희가스 분위기 하) 또는 질소 분위기 하(예를 들면 질소(N2)와 희가스(He, Ne, Ar, Kr, Xe 중 적어도 하나를 포함하는) 분위기 하 또는 NH3과 희가스 분위기 하)에서 고밀도 플라즈마 처리를 하여, 섬 형상의 반도체막(205a∼205d)의 표면을 산화처리 또는 질화처리함으로써, 게이트 절연막을 형성할 수도 있다. 고밀도 플라즈마 처리에 의해 섬 형상의 반도체막(205a∼205d)에 산화처리 또는 질화처리를 행함으로써, 게이트 절연막을 형성할 수 있다. 고밀도 플라즈마 처리에 의해 섬 형상의 반도체막(205a∼205d)을 산화처리 또는 질화처리함으로써, 산화처리층 또는 산화처리층으로 형성되는 게이트 절연막은, CVD법이나 스퍼터링법 등에 의해 형성된 절연막에 비해 막 두께 등의 균일성이 뛰어나며, 치밀한 막을 가진다.
다음으로 게이트 절연막(206) 위에 게이트 전극(207)을 선택적으로 형성한 후, 상기 게이트 전극(207)을 덮도록 절연막(209), 절연막(211)을 형성한다. 이때 여기에서는, n채널형 박막 트랜지스터(210a, 210c)에 있어서, 게이트 전극(207)의 측면에 접하도록 사이드 월(이하, "절연막(208)"이라고도 한다)을 형성하고, 상기 절연막(208)의 하방에 위치하는 반도체막(205a, 205c)에 LDD영역을 설치한 예를 게시한다(도 3e).
게이트 전극(207)은 CVD법이나 스퍼터링법 등에 의해, 탄탈(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 니오브(Nb) 등으로부터 선택된 원소 또는 이것들의 원소를 주성분으로 하는 합금재료 혹은 화합물재료의 단층구조 또는 적층구조로 설치할 수 있다. 또는, 게이트 전극(207)은 인 등의 불순물원소를 도핑한 다결정규소로 대표되는 반도체재료에 의해 형성할 수도 있다. 예를 들면 게이트 전극을 질화탄탈과 텅스텐과의 적층구조로 설치할 수 있다.
절연막(209)은 CVD법이나 스퍼터링법 등에 의해, 산화규소(SiOx), 질화규소(SiNx), 산화질화규소(SiOxNy)(x>y), 질화산화규소(SiNx Oy)(x>y) 등의 산소 및/또는 질소를 가지는 절연막이나 DLC(다이아몬드 라이크 카본) 등의 탄소를 포함하는 막의 단층구조, 또는 이것들의 적층구조로 설치할 수 있다.
절연막(211)은 CVD법이나 스퍼터링법 등에 의해, 산화규소(SiOx), 질화규소(SiNx), 산화질화규소(SiOxNy)(x>y), 질화산화규소(SiNx Oy)(x>y) 등의 산소 및/또는 질소를 가지는 절연막이나 DLC(다이아몬드 라이크 카본) 등의 탄소를 포함하 는 막, 에폭시, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조시클로부텐, 아크릴 등의 유기 재료나 실록산 수지로 된 단층 또는 적층구조로 설치할 수 있다. 여기에서, 실록산 수지는 Si-0-Si 결합을 포함하는 수지에 해당한다. 실록산은 실리콘(Si)과 산소(0)의 결합으로 형성된 골격구조를 가진다. 치환기로는 적어도 수소를 포함하는 유기기(예를 들면 알킬기, 방향족 탄화수소)를 사용할 수 있다. 치환기로 플루오로기를 사용할 수도 있다. 또는, 치환기으로 적어도 수소를 포함하는 유기기와, 플루오로기를 사용해도 된다. 이때, 도 3의 반도체장치에는, 절연막(209)을 설치하지 않고 게이트 전극(207)을 덮도록 절연막(211)을 직접 설치할 수도 있다.
다음으로 절연막(211) 위에 섬 형상의 반도체막(205a∼205d)의 소스 영역 및 드레인 영역과 전기적으로 접속하도록 도전막(212)을 형성하고, 상기 도전막(212)을 덮도록 보호막(213)을 형성한다(도 4a). 그럼으로써, 박막 트랜지스터(210a∼210d)(이후 n채널형 박막 트랜지스터(210a, 210c), p채널형 박막 트랜지스터(210b, 210d)라고도 함)가 설치된다.
도전막(212)으로는, 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈(Ta), 몰리브덴(Mo), 니켈(Ni), 백금(Pt), 구리(Cu), 금(Au), 은(Ag), 망간(Mn), 네오디뮴(Nd), 탄소(C)로부터 선택된 일 종의 원소 또는 상기 원소를 복수 포함하는 합금으로 이루어지는 단층구조 또는 적층구조를 사용할 수 있다. 상기 원소를 복수 포함하는 합금으로 이루어지는 도전막으로는, 예를 들면 C과 Ti를 함유한 Al합금, Ni를 함유한 Al합금, C과 Ni를 함유한 Al합금, C과 Mn을 함유한 Al합금 등을 사용할 수 있다. 또한 적층구조로 설치할 경우, Al과 Ti를 적층시킴으로써 설치할 수 있다.
절연막(213)은 CVD법이나 스퍼터링법 등에 의해, 산화규소(SiOx), 질화규소(SiNx), 산화질화규소(SiOxNy)(x>y), 질화산화규소(SiNxOy)(x>y) 등의 산소 및/또는 질소를 가지는 절연막이나 DLC(다이아몬드 라이크 카본) 등의 탄소를 포함하는 막, 에폭시, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조시클로부텐, 아크릴 등의 유기 재료나 실록산 수지로 된 단층구조로 설치할 수 있다.
다음으로 기판(201)의 다른 쪽 표면(절연막(202)이 설치된 면과 반대쪽 면)에 연삭처리, 연마처리, 또는 화학처리에 의한 에칭 등을 행함으로써 기판(201)을 박막화 또는 제거한다(도 4b). 여기에서는, 연삭수단(214)을 이용해서 기판(201)의 표면을 연삭하는 예를 게시하고 있다. 또한 연삭 후에 기판(201)의 표면에 연마처리를 더 행하는 것이 바람직하고, 연삭처리 후에 연마처리를 행함으로써 기판(201)의 표면 형상을 균일화할 수 있다. 또는 연삭처리나 연마처리를 행한 후에, 화학처리를 이용해서 더 에칭을 행함으로써 기판의 박막화 또는 제거를 행해도 된다. 특히, 기판(201)을 제거할 경우에는, 연삭처리, 연마처리 등을 행해 기판을 어느 정도 박막화한 후에, 화학처리에 의해 에칭을 행함으로써, 효율적으로 기판(201)을 제거할 수 있다.
이상의 공정에 의해, 가요성을 가지는 반도체장치를 얻을 수 있다(도 4c).
한편, 본 발명의 반도체장치에 포함되는 박막 트랜지스터의 구조는 전술한 구조에 한정되지 않는다. 예를 들면 도 3e에서는, N형 박막 트랜지스터(210a, 210c)에 사이드 월의 하방에 위치하는 반도체막에 LDD영역을 설치하고, P형 박막 트랜지스터(210b, 210d)에는 LDD영역을 설치하지 않는다. 그러나, 양쪽에 LDD영역을 설치한 구성으로 해도 되고, 양쪽에 LDD영역 및 사이드 월을 설치하지 않는 구조(도 7a)로 할 수도 있다. 또한 박막 트랜지스터의 구조는 전술한 구조에 한정되지 않고, 채널 형성 영역이 1개 형성되는 단일 게이트 구조로 해도 되고, 2개 형성되는 더블 게이트 구조 또는 3개 형성되는 트리플 게이트 구조 등의 멀티 게이트 구조로 할 수 있다. 또한 보텀 게이트 구조로 해도 되고, 채널 형성 영역의 상하에 게이트 절연막을 사이에 두고 배치된 2개의 게이트 전극을 가지는 듀얼 게이트형으로 해도 된다. 또한 게이트 전극을 적층구조로 설치할 경우에는, 게이트 전극 하방에 형성되는 제 1 도전막(207a)와 상기 제 1 도전막(207a) 위에 형성되는 제 2 도전막(207b)을 설치하고, 상기 제 1 도전막(207a)을 테이퍼 형으로 형성하고, 제 1 도전막에만 겹치도록 소스 또는 드레인 영역의 기능을 하는 불순물 영역보다 낮은 농도의 불순물 영역을 설치하는 구조(도 7b)로 할 수도 있다. 또한 게이트 전극을 적층구조로 설치할 경우에, 게이트 전극의 하방에 형성되는 제 1 도전막(207a)과 상기 제 1 도전막(207a) 위에 형성되는 제 2 도전막(207b)을 설치하고, 상기 제 2 도전막(207b)의 측벽에 접하고 제 1 도전막(207a)의 위쪽에 형성되도록 사이드 월을 설치하는 구조(도 7c)로 할 수도 있다. 또한 상기 구성에 있어서, 반도체막의 소스 또는 드레인 영역의 기능을 하는 불순물영역을 Ni, Co, W, Mo 등의 실리사이드로 설치하는 것도 가능하다.
계속해서, 상기 도 3a 내지 도 4c와는 다른 반도체장치의 제조방법의 일례에 관해서 도 5a 내지 5d를 이용하여 설명한다. 구체적으로는, 도 2a 내지 2e의 제조방법에 관하여, 더 상세히 설명한다.
우선, 도 4a에 나타내는 상태까지 상기한 바와 같이 형성한다. 다만, 여기에서는 기판(201)의 표면에 표면처리를 행하지 않고 기판(201) 위에 절연막(203)을 직접 형성한다(도 5a).
다음으로 기판(201)의 한쪽 표면(절연막(203)이 설치된 면과 반대쪽 면)에 연삭처리, 연마처리, 화학처리에 의한 에칭 등을 행함으로써, 기판(201)을 박막화하여, 기판(216)을 형성한다(도 5b). 여기에서는, 연삭수단(214)을 이용해서 기판(201)의 표면을 연삭하는 예를 게시하고 있다. 또한 연삭 후에 추가로 기판(201)의 표면을 연마함으로써, 기판(201)의 표면형상을 균일화할 수 있다.
다음으로 박막화된 기판(216)에 표면처리를 행하여 보호막의 기능을 하는 절연막을 형성한다(도 5d). 표면처리는 전술한 방법 중 하나를 이용해서 행할 수 있지만, 여기에서는, 고밀도 플라즈마 처리를 이용해서 기판(216)에 표면처리를 행하는 것이 바람직하다. CVD법이나 스퍼터링법 등을 이용해서 보호막의 기능을 하는 절연막(102)을 설치할 수 있다. 그러나 이들 방법을 이용하는 경우에는, 처리 온도 등의 영향에 의해 피처리물인 박막 트랜지스터(210a∼210d) 등에 대미지가 가해져, 상기 박막 트랜지스터(210a∼210d)의 특성에 악영향을 끼치는 우려가 있다. 한편, 고밀도 플라즈마 처리를 행하는 경우에는, 플라즈마의 밀도가 높으며, 피처리물 부근에서의 전자온도가 낮다. 따라서 피처리물인 박막 트랜지스터(210a∼210d) 등에 대한 플라즈마에 의한 손상을 억제할 수 있다. 또한 플라즈마의 밀도가 높으므로, 플라즈마 처리를 이용해서 피처리물에 질화처리 또는 산화처리를 행함으로써 형성되는 질화처리층 또는 산화처리층 등은, CVD법이나 스퍼터링법 등에 의해 형성된 막에 비해 막 두께 등의 균일성이 뛰어나며, 치밀한 막을 형성할 수 있다. 여기에서는, 기판(216)의 표면에 질소 분위기에서 고밀도 플라즈마 처리를 행함으로써, 상기 기판(216)의 표면에 보호막의 기능을 하는 질화처리층(217)(이하, "절연막(217)"이라고도 한다)을 형성한다. 이때, 피처리물(여기에서는 기판(216)의 표면에 형성된 절연막(217))에 플라즈마 처리에 사용한 희가스가 포함되어 있을 경우가 있는데, 예를 들면 Ar를 사용한 경우에는 피처리물 중에 Ar가 포함되어 있을 경우가 있다.
또한 본 발명의 반도체장치는 도 3a 내지 도 5d에 나타낸 구조에 한정되지 않고, 예를 들면 도 6a 및 6b에 나타내는 구조도 할 수 있다. 도 6a에 나타내는 구조는, 상기 도 4b에 있어서, 기판(201)을 박막화할 때에, 기판(201)을 완전히 제거하지 않고 박막화를 행함으로써, 기판(218)으로서 남기는 구조로 한다. 또한 도 6b에 나타낸 바와 같이, 도 6a에 나타낸 구조에 있어서, 기판(218)의 표면(절연막(202)이 설치된 면과 반대쪽 면)에 표면처리를 행해 보호막의 기능을 하는 절연막(217)을 설치한 구조로 할 수도 있다. 이 경우, 보호막의 기능을 하는 절연막(202), 기판(216) 및 절연막(217)의 적층구조로 형성된다. 따라서 더 효과적으로 외부로부터 박막 트랜지스터에 불순물원소나 수분 등이 혼입되는 것을 방지할 수 있다.
또한 본 발명의 반도체장치는, 비접촉으로 데이터를 송수신할 수 있는 반도 체장치(RFID(Radio Frequency Identification), ID태그, IC태그, IC칩, RF태그(Radio Frequency), 무선 태그, 전자 태그, 무선 칩이라고도 불린다)나 화소부를 가지는 표시장치에 적용할 수 있다.
예를 들면 상기 도 4a 내지 4c에 있어서, 기판(201)을 박막화 또는 제거하기 전에 절연막(213) 위에 안테나의 기능을 하는 도전막(221)을 형성하고, 상기 도전막(221)을 덮도록 보호막의 기능을 하는 절연막(222)을 형성하고, 계속해서 기판(201)을 박막화 또는 제거함으로써, 가요성을 가지고 비접촉으로 데이터를 송수신할 수 있는 반도체장치를 제작할 수 있다.(도 8a).
도전막(221)은 CVD법, 스퍼터링법, 스크린인쇄나 그라비아인쇄 등의 인쇄법, 액적토출법, 디스펜서법, 도금법 등을 이용하여, 도전성 재료로 형성한다. 도전성 재료는, 알루미늄(Al), 티타늄(Ti), 은(Ag), 구리(Cu), 금(Au), 니켈(Ni)로부터 선택된 원소, 또는 이들 원소를 주성분으로 하는 합금재료 혹은 화합물재료이고, 도전막은 단층구조 또는 적층구조로 형성한다.
또한 기판(201)을 박막화 또는 제거하기 전에 안테나의 기능을 하는 도전막(221)이 설치된 기판(223)과 기판(201) 위에 설치된 박막 트랜지스터 등의 반도체 소자를 전기적으로 접속하도록 서로 부착하고, 계속해서 기판(201)을 박막화 또는 제거함으로써, 가요성을 가지고, 비접촉으로 데이터를 송수신할 수 있는 반도체장치를 제작할 수 있다(도 8b).
기판(223)으로는, 원래 플라스틱 등의 가요성을 가지는 재료를 사용해도 되고, 기판(201)과 기판(223)을 서로 부착한 후에 양 기판의 박막화 또는 제거를 행 할 수 있다. 후자의 경우, 기판(201)과 유사한 재료를 기판(223)으로 사용할 수 있다. 기판(201)과 기판(223)를 부착할 때, 여기에서는 접착성을 가지는 수지(224)에 포함된 도전성 입자(225)를 사용하여, 반도체 소자와 안테나의 기능을 하는 도전막(221)을 접속한다. 그 대신에, 은 페이스트, 동 페이스트 또는 카본 페이스트 등의 도전성 접착제, ACP(Anisotropic Conductive Paste) 등의 이방성 도전성 접착제나 땜납접합 등을 사용해서 접속할 수도 있다.
또한, 도 4a 내지 도 4c에 있어서, 기판(201)을 박막화 또는 제거하기 전에 절연막(211) 위에 도전막(212)과 전기적으로 접속하도록 화소전극(231)을 설치함으로써, 화소부를 가지는 반도체장치를 제작할 수 있다. 예를 들면, 화소전극(231) 위에 배향막(232) 및 배향막(234)으로 끼우도록 액정재료(233)를 설치하고, 배향막(234) 위에 대향전극(235)을 설치함으로써, 가요성을 가지는 액정표시장치를 제작할 수 있다(도 8c). 또한, 화소전극(231) 위에 유기 EL 등의 발광층(236) 및 대향전극(237)을 연속으로 적층함으로써, 가요성을 가지는 자발광형 표시장치를 제작할 수 있다(도 8d). 이때, 도 8d에 있어서, 절연막 238은 복수의 화소를 분리하기 위한 격벽으로서 설치되고, 절연막 239는 보호막으로서 설치된다.
이때, 본 실시예에 있어서는, 전술한 도 1a 내지 도 1e 또는 도 2a 내지 도 2e에 있어서의 소자군으로서 박막 트랜지스터를 사용한 예를 나타내었지만, 본 실시예가 이것에 한정되지 않는다. 상기한 바와 같이, Si 등의 반도체기판 위에 상기 반도체기판을 채널로서 이용하는 전계 효과형 트랜지스터(FET)나 유기 재료를 채널로서 이용하는 유기 TFT 등을 설치할 수 있다. 또한, 트랜지스터 이외에도 다이오 드나 태양 전지 등을 설치할 수 있다.
예를 들면, 기판(201)으로서 Si 등의 반도체 기판을 사용할 경우에는, 기판(201) 상의 한쪽 면 위에 상기 반도체 기판을 채널 영역으로서 사용하여 트랜지스터를 형성하고, 그 후 기판(201)의 다른 쪽 면으로부터 박막화를 행한 후에, 박막화한 기판(201)의 표면에 표면처리를 행해 보호막의 기능을 하는 절연막을 형성할 수 있다. 표면처리로서는, 전술한 어느 한가지의 방법을 이용해서 행할 수 있지만, 고밀도 플라즈마 처리를 행함으로써 트랜지스터에 가해지는 대미지를 억제할 수 있으므로 바람직하다.
또한, 본 실시예는 상기 실시예와 자유롭게 조합해서 행할 수 있다.
(실시예 2)
본 실시예에서는, 상기 실시예에 있어서의 플라즈마 처리를 행할 경우의 장치의 일례에 관해서 도면을 참조해서 설명한다.
도 19a의 플라즈마 처리장치는, 플라즈마의 생성이 가능한 복수의 처리실과, 각 처리실에 기판을 반송하는 공통실, 및 기판을 출입하는 로드록실을 구비하고 있다. 이렇게, 절연막, 도전막 또는 반도체막의 성막 및 이것들의 플라즈마 처리를 연속해서 행할 경우에는, 복수의 처리실을 구비한 플라즈마 처리장치를 사용할 수 있다. 또한, 도 19a는, 본 실시예에 나타내는 플라즈마 처리장치의 일 구성예를 상면에서 본 도면이다.
도 19a에서 예시하는 플라즈마 처리장치는, 제 1 처리실(311), 제 2 처리 실(312), 제 3 처리실(313), 제 4 처리실(314), 로드록실(310, 315), 공통실(320)을 가지고 있다. 각각의 처리실은 기밀성을 가지고 있다. 각 처리실에는, 진공 배기수단, 가스 도입 수단, 플라즈마 발생 수단이 구비되어 있다.
로드록실(310, 315)은, 시료(처리 기판)를 각 처리실에 반입하기 위한 방이다. 공통실(320)은, 각각의 로드록실(310, 315) 및 제1∼제 4 처리실(311∼314)에 대하여 공통적으로 배치되어 있다. 기판(201)은 로드록실(310, 315)로부터 이 공통실(320)을 경유해서 각 처리실에 반송된다. 제1∼제 4 처리실은, 기판(201)에 도전막, 절연막 또는 반도체막의 성막 처리, 에칭 처리, 혹은 플라즈마 처리 등을 행하기 위한 방이다. 또한, 공통실(320)에는 로봇 암(321)이 설치되어 있어, 로봇 암에 의해 기판(201)이 각 방으로 운송된다.
제 1 처리실(311), 제 2 처리실(312), 제 3 처리실(313), 제 4 처리실(314) 및 로드록실(310, 315)과, 공통실(320)과의 사이에는 게이트 밸브(322∼327)가 각각 설치되어 있다.
제 1 처리실(311), 제 2 처리실(312), 제 3 처리실(313) 및 제 4 처리실(314)은 의도하는 목적에 따라 내부의 구성이 다르다. 처리의 내용으로서는, 플라즈마 처리, 성막 처리, 열처리, 에칭 처리 등이 있다.
도 19b는, 플라즈마 처리를 행하기 위한 처리실 내의 구성예이다. 처리실 내에는, 플라즈마 처리를 행하는 피처리 기판(331)을 배치하기 위한 지지대(351)와, 가스를 도입하기 위한 가스 공급부(352)과, 배기구(353)과, 안테나(354)과, 유전판(355)과, 플라즈마 발생용의 고주파를 공급하는 고주파 공급부(356)를 가지고 있 다. 또한, 지지대(351)에 온도제어부(357)를 설치함으로써, 피처리 기판(331)의 온도를 제어하는 것도 가능하다. 이하에서, 플라즈마 처리의 일례에 관해서 설명한다.
여기에서, 플라즈마 처리란, 반도체막, 절연막 또는 도전막에 대한 산화처리, 질화처리, 산질화처리, 수소화처리, 표면개질처리를 포함하고 있다. 이들 처리는, 그 목적에 따라 사용하는 가스를 선택하면 된다.
예를 들면, 산화처리 또는 질화처리를 행하기 위해서는 아래와 같이 하면 된다. 우선, 처리실 내부를 진공으로 하고, 가스 공급부(352)로부터 산소 또는 질소를 포함하는 가스를 도입한다. 예를 들면, 산소를 포함하는 가스로서는, 산소(O2)과 희가스 또는 산소와 수소와 희가스의 혼합 가스를 도입할 수 있다. 또한, 질소를 포함하는 가스로서는, 질소와 희가스 또는 암모니아 가스와 희가스의 혼합 가스를 도입할 수 있다. 다음에, 피처리 기판(331)을 온도제어부(357)를 가지는 지지대(351)에 배치시켜, 피처리 기판(331)을 100℃∼550℃의 온도로 가열한다. 또한, 피처리 기판(331)과 유전체(355)의 간격은 20∼80mm(바람직하게는 20∼60mm)의 범위 내로 설정한다.
다음에, 고주파 공급부(356)로부터 안테나(354)에 마이크로파를 공급한다. 여기에서는, 주파수 2.45GHz의 마이크로파를 공급한다. 그리고, 마이크로파를 안테나(354)로부터 유전판(355)을 통해서 처리실 내에 도입함으로써, 플라즈마 여기에 의해 활성화된 고밀도 플라즈마(358)가 생성된다. 마이크로파의 도입에 의해 플라 즈마의 여기를 행하면, 저전자 온도(3eV 이하, 바람직하게는 1.5eV 이하)에서 고전자 밀도(1×1011cm-3 이상)의 플라즈마를 생성할 수 있다. 이 저전자 온도와 고밀도 플라즈마에서 생성된 산소 래디컬(OH 래디컬을 포함하는 경우도 있다)이나 질소 래디컬(NH 래디컬을 포함하는 경우도 있다)을 사용함으로써, 피처리 기판(331)에 대미지를 주지 않고 상기 피처리 기판(331)의 표면에 플라즈마 처리를 행해 질화처리 또는 산화처리를 행할 수 있다.
예를 들면, NH3 가스와 Ar 가스를 포함하는 분위기 중에서 플라즈마 처리를 행한 경우, 마이크로파에 의해 NH3 가스와 Ar 가스가 혼합된 고밀도 여기 플라즈마가 생성된다. NH3 가스와 Ar 가스가 혼합된 고밀도 여기 플라즈마 중에서는, 도입된 마이크로파에 의해 Ar 가스가 여기되어서 래디컬이 생성된다. 상기 Ar 래디컬과 NH3 분자가 충돌함으로써 질소 래디컬(NH 래디컬을 포함하는 경우도 있다)이 생성된다. 그 래디컬과 피처리 기판(331)이 반응하여, 상기 피처리 기판(331)의 질화를 행할 수 있다. 그 후에 NH3 가스와 Ar 가스가 배기구(353)로부터 처리실 외부에 배기된다. 또한, 산소 또는 아산화질소 등을 도입한 경우에는, 산소 래디컬(OH 래디컬을 포함하는 경우도 있다)이 생성되어 피처리 기판(331) 혹은 피처리 기판(331) 위에 있는 피막의 산화를 행할 수 있다.
또한, 예를 들면, 기판(201) 위에 설치하는 트랜지스터의 제작에 있어서도, 이 고밀도 플라즈마에 의한 고상반응으로 반도체막을 직접 산화, 질화 혹은 산질화 해서 게이트 절연막을 형성할 수 있다. 또한, 고밀도 플라즈마에 의한 고상반응으로 반도체막에 형성한 절연막 위에, 플라즈마나 열반응을 이용한 CVD법으로 산화 실리콘, 산질화 실리콘, 질화 실리콘 등의 절연막을 퇴적하여 적층시켜 게이트 절연막을 얻을 수 있다. 어떻든간에, 고밀도 플라즈마로 형성한 절연막을 게이트 절연막의 일부 또는 전부에 포함하여 형성되는 전계 효과형 트랜지스터는 특성의 편차를 작게 할 수 있다.
이하에서, 구체적인 예로서, 상기 도 3에 있어서, 기판(201)에 대하여, 제 1 처리실(311)에서 기판(201)에 플라즈마 처리를 행하고, 제 2 처리실(312)에서 절연막(203)을 형성하고, 제 3 처리실(313)에서 플라즈마 처리를 행하고, 제 4 처리실(314)에서 반도체막(204)을 성막하는 일례에 관하여 설명한다.
우선, 기판(201)은 여러 장이 수납된 카세트(128)가 로드록실(310)에 반입된다. 카세트(328)의 반입후, 로드록실(310)의 반입 문을 폐쇄한다. 이 상태에 있어서, 게이트 밸브(322)를 열어서 카세트(328)로부터 처리 기판을 1장 꺼내, 로봇 암(321)에 의해 공통실(320)에 배치시킨다. 이때, 공통실(320)에서 기판(201)의 위치정렬이 행해진다.
다음에, 게이트 밸브 322를 폐쇄하고, 이어서 게이트 밸브 324을 연다. 그리고, 제 1 처리실(311)로 기판(201)을 이송한다. 제 1 처리실(311) 내부에서, 기판(201)에 대하여 플라즈마 처리를 행함으로써, 기판(201)을 산화 또는 질화시킨다. 여기에서는, 제 1 처리실(311)에서, 질소 분위기에서 플라즈마 처리를 행함으로써, 기판(201)의 표면에 질화물을 포함하는 질화처리층(202)을 형성한다.
다음에, 기판(201) 표면에 질화처리층을 형성한 후, 기판(201)은 로봇 암(321)에 의해 공통실(320)로 인출되어, 제 2 처리실(312)로 이송된다. 제 2 처리실(312) 내부에서는, 150℃∼300℃의 온도에서 성막 처리를 행하여, 절연막(203)을 형성한다. 절연막(203)으로서는, 산화 실리콘(SiOx), 질화 실리콘(SiNx), 산화질화 실리콘(SiOxNy)(x>y), 질화산화 실리콘(SiNxOy)(x>y) 등의 산소 및/또는 질소를 가지는 절연막의 단층 구조, 또는 이것들의 적층 구조로 설치할 수 있다. 여기에서는, 제 2 처리실(312)에 있어서, 플라즈마 CVD법에 의해, 첫 번째 층의 절연막으로서 질화산화 실리콘막을 형성하고, 두 번째 층의 절연막으로서 산화질화 실리콘 막을 형성한다. 이때, 성막법은 플라즈마 CVD법에 한정되지 않고, 타겟을 사용한 스퍼터링법에 의해 형성해도 된다.
다음에, 절연막(203)을 성막한 후, 기판(201)은 로봇 암(321)에 의해 공통실(320)에 인출되어, 제 3 처리실(313)로 이송된다. 제 3 처리실(313) 내부에서는, 절연막(203)에 대하여 플라즈마 처리를 행함으로써, 절연막(203)을 산화 또는 질화시킨다. 여기에서는, 제 3 처리실(313)에서, 산소 분위기 하(예를 들면, 산소와 희가스를 포함하는 분위기 하 또는 산소와 수소와 희가스를 포함하는 분위기 하 또는 일산화 이질소와 희가스를 포함하는 분위기 하)에서 플라즈마 처리를 행함으로써, 절연막(203)의 표면을 산화시킨다.
다음에, 절연막(203)을 산화한 후, 기판(201)은 로봇 암(321)에 의해 공통실(320)로 인출되어, 제 4 처리실(314)로 이송된다. 제 4 처리실(314) 내부에서는, 150℃∼300℃의 온도에서 성막 처리를 행하여, 플라즈마 CVD법에 의해 반도체 막(204)을 형성한다. 이때, 반도체막(204)으로는, 미결정 반도체막, 비정질 게르마늄 막, 비정질 실리콘 게르마늄 막 또는 이것들의 적층막 등을 사용할 수 있다. 또한, 반도체막의 형성 온도를 350℃∼500℃로 하여 수소 농도를 저감하기 위한 열처리를 생략해도 된다. 또한, 여기에서는 플라즈마 CVD법을 사용해서 반도체막을 형성하는 예를 나타내었지만, 타겟을 사용한 스퍼터링법을 사용해서 형성해도 된다.
이상과 같이, 반도체막을 성막한 후, 기판(201)은 로봇 암(321)에 의해 로드록실(315)로 이송되어, 카세트(329)에 수납된다.
이때, 도 19a에 나타낸 것은 어디까지나 일례이다. 예를 들면, 반도체막을 형성한 후에 계속해서 제 5 처리실을 사용해서 도전막이나 절연막을 형성해도 되고, 추가로 처리실의 수를 늘리는 것도 가능하다. 또한, 플라즈마 처리를 행하는 처리실과는 별도로 RTA 등의 가열처리를 행하는 처리실을 설치하여, 반도체장치의 제작 공정에 있어서의 열처리에 이용하는 것도 가능하다. 또한, 도 19a에 있어서 제 1 처리실(311) 내지 제 4 처리실(314)은 단일형의 처리실을 사용한 예를 나타내었다, 그러나, 배치형의 처리실을 사용해서 여러장을 한번에 처리하는 구성으로 해도 된다.
또한, 본 실시예는 상기 실시예와 자유롭게 조합해서 행할 수 있다. 즉, 상기 실시예에서 나타낸 재료나 형성 방법은, 본 실시예에서도 조합해서 이용할 수 있고, 본 실시예에서 나타낸 재료나 형성 방법도 상기 실시예에서도 조합해서 이용할 수 있다.
(실시예 3)
본 실시예에서는, 상기 실시예와는 다른 반도체장치의 제조방법에 관해서 도면을 참조해서 설명한다. 구체적으로는, 박막 트랜지스터, 기억소자 및 안테나를 포함하는 본 발명의 반도체장치의 제조방법에 대해서 도면을 참조해서 설명한다.
우선, 기판(701)의 일 표면에, 질소 분위기에서 플라즈마 처리를 행하여 질화 처리층(702)(이하, 절연막(702)이라고도 한다)을 형성한다. 계속해서, 하지막이 되는 절연막(703) 및 아모포스 반도체막(704)(예를 들면, 비정질 규소를 포함하는 막)을 형성한다(도 9a).
기판(701)은, 유리 기판, 석영 기판, 금속 기판이나 스테인레스 기판의 일 표면에 절연막을 형성한 것, 본 공정의 처리 온도를 견딜 수 있는 내열성이 있는 플라스틱 기판 등을 사용하면 된다. 이러한 기판(701)이면, 그것의 면적이나 형상에 큰 제한은 없기 때문에, 기판(701)으로서, 예를 들면 1변이 1미터 이상이며, 사각형의 것을 사용하면, 생산성을 획기적으로 향상시킬 수 있다. 또한, Si 등의 반도체기판을 사용해도 된다.
절연막(703)은, CVD법이나 스퍼터링법 등에 의해, 산화규소(SiOx), 질화규소(SiNx), 산화질화규소(SiOxNy)(x>y), 질화산화규소(SiNxOy)(x>y) 등의 산소 및/또는 질소를 가지는 절연막의 단층 구조, 또는 이것들의 적층 구조로 설치할 수 있다. 하지막이 되는 절연막이 2층 구조인 경우, 예를 들면 첫 번째 층로서 질화산화 규소막을 형성하고, 두 번째 층로서 산화 질화 규소막을 형성하면 된다. 하지막이 되는 절연막이 3층 구조인 경우, 첫 번째 층의 절연막으로서 산화규소막을 형성하 고, 두 번째 층의 절연막으로서 질화 산화 규소막을 형성하고, 세 번째 층의 절연막으로서 산화 질화 규소막을 형성하면 된다. 이와 달리, 첫번째 층의 절연막으로서 산화 질화 규소막을 형성하고, 두 번째 층의 절연막으로서 질화 산화 규소막을 형성하고, 세 번째 층의 절연막으로서 산화 질화 규소막을 형성하면 된다. 하지막이 되는 절연막은, 기판(701)으로부터의 불순물의 침입을 방지하는 블록킹막으로서 기능한다.
다음에, 절연막(703) 위에 아모포스 반도체막(704)(예를 들면, 비정질 규소를 포함하는 막)을 형성한다. 아모포스 반도체막(704)은, 스퍼터링법, LPCVD법, 플라즈마 CVD법 등에 의해, 25∼200nm(바람직하게는 30∼150nm)의 두께로 형성한다. 계속해서, 아모포스 반도체막(704)을 공지의 결정화법(레이저 결정화법, RTA 또는 어닐링 퍼니스를 사용하는 열 결정화법, 결정화를 조장하는 금속 원소를 사용하는 열 결정화법, 결정화를 조장하는 금속 원소를 사용하는 열 결정화법과 레이저 결정화법을 조합한 방법 등)에 의해 결정화하여, 결정질 반도체막을 형성한다. 그 후에 얻어진 결정질 반도체막을 원하는 형상으로 에칭하여, 결정질 반도체막(706∼710)을 형성한다(도 9b).
결정질 반도체막(706∼710)의 제작 공정의 일례를 이하에서 간단하게 설명한다. 우선, 플라즈마 CVD법을 사용하여, 막 두께 66nm의 아모포스 반도체막을 형성한다. 다음에, 결정화를 조장하는 금속 원소인 니켈을 포함하는 용액을 아모포스 반도체막 위에 유지시킨 후, 아모포스 반도체막에 탈수소화의 처리(500℃, 1시간)와, 열결정화의 처리(550℃, 4시간)을 행해서 결정질 반도체막을 형성한다. 그 후 에 필요에 따라 결저일 반도체막에 레이저빛을 조사하여, 포토리소그래픽법을 사용한 결정질 반도체막(706∼710)을 형성한다.
레이저 결정화법으로 결정질 반도체막을 형성할 경우, 연속 발진형의 레이저빔(CW 레이저빔)이나 펄스 발진형의 레이저빔(펄스 레이저빔)을 사용할 수 있다. 여기에서 사용할 수 있는 레이저빔은, Ar 레이저, Kr 레이저, 엑시머 레이저 등의 기체 레이저, 단결정인 YAG, YVO4, 포스테라이트(forsterite)(Mg2SiO4), YAlO2, GdVO4, 혹은 다결정(세라믹)의 YAG, Y2O3, YVO4, YAlO3, GdVO4에, 도펀트로서 Nd, Yb, Cr, Ti, Ho, Er, Tm, Ta 중 1종 또는 복수종이 첨가되어 있는 것을 매질로 하는 레이저, 유리 레이저, 루비 레이저, 알렉산드라이트 레이저, Ti:사파이어 레이저, 구리 증기 레이저 또는 금 증기 레이저 중 1종 또는 복수종으로부터 발진되는 것을 사용할 수 있다. 이러한 레이저빔의 기본파, 및 이것들의 기본파의 제2고조파 내지 제4고조파의 레이저빔을 조사함으로써 대입경의 결정을 얻을 수 있다. 예를 들면, Nd:YVO4 레이저(기본파 1064nm)의 제2고조파(532nm)나 제3고조파(355nm)을 사용할 수 있다. 이때 레이저의 에너지 밀도는 0.01∼100MW/cm2 정도(바람직하게는 0.1∼10MW/cm2)가 필요하다. 그리고, 주사 속도를 10∼2000cm/sec 정도로서 조사한다. 또한, 단결정의 YAG, YVO4, 포스테라이트(Mg2SiO4), YAlO3, GdVO4, 혹은 다결정(세라믹)의 YAG, Y2O3, YVO4, YAlO3, GdVO4에, 도펀트로서 Nd, Yb, Cr, Ti, Ho, Er, Tm, Ta 중 1종 또는 복수종이 첨가되어 있는 것을 매질로 하는 레이저, Ar 이온 레이 저, 또는 Ti:사파이어 레이저는, 연속발진을 시키는 것이 가능하다. 또한, Q 스위치 동작이나 모드 동기 등을 행함으로써 10MHz 이상의 발진 주파수에서 펄스 발진을 시키는 것도 가능하다. 10MHz 이상의 발진 주파수에서 레이저빔을 발진시키면, 반도체막이 레이저에 의해 용융하고나서 고화할 때까지의 사이에, 다음 펄스가 반도체막에 조사된다. 따라서, 발진 주파수가 낮은 펄스 레이저를 사용하는 경우와 다르게, 반도체막 중에 있어서 고상과 액상 사이의 계면을 연속적으로 이동시킬 수 있기 때문에, 주사 방향을 향해서 연속적으로 성장한 결정립을 갖는 반도체막을 형성할 수 있다.
또한, 결정화를 조장하는 금속 원소를 사용해서 아모포스 반도체막의 결정화를 행하면, 저온에서 단시간의 결정화가 가능해지는 동시에, 결정의 방향이 정렬된다는 이점이 있는 한편, 금속 원소가 결정질 반도체막에 잔존하기 때문에 오프 전류가 상승하여, 결정질 반도체막의 특성이 안정되지 않는다고 하는 결점이 있다. 따라서, 결정질 반도체막 위에, 게터링 사이트의 기능을 하는 아모포스 반도체막을 형성하면 된다. 게터링 사이트가 되는 아모포스 반도체막에는, 인이나 아르곤의 불순물 원소를 함유시킬 필요가 있기 때문에, 적합하게는, 아르곤을 고농도로 함유시키는 것이 가능한 스퍼터링법으로 아모퍼스 반도체막을 형성하면 된다. 그 후에 가열처리(RTA)이나 어닐링 퍼니스를 사용한 열 어닐 등)을 행하여, 아모포스 반도체막 중에 금속 원소를 확산시킨다. 그후, 상기 금속 원소를 포함하는 아모포스 반도체막을 제거한다. 그러면, 결정질 반도체막 중의 금속 원소의 함유량을 저감 또는 제거할 수 있다.
다음에, 결정질 반도체막(706∼710)을 덮는 게이트 절연막(705)을 형성한다. 게이트 절연막(705)은, CVD법이나 스퍼터링법 등에 의해, 규소의 산화물 또는 규소의 질화물을 포함하는 막을 단층 또는 적층해서 형성한다. 구체적으로는, 산화규소를 포함하는 막, 산화 질화 규소를 포함하는 막, 질화 산화 규소를 포함하는 막을, 단층 또는 적층해서 형성한다.
이와 달리, 게이트 절연막(705)은, 반도체막(706∼710)에 대하여 전술한 고밀도 플라즈마 처리를 행하여, 표면을 산화 또는 질화함으로써 형성해도 된다. 예를 들면, He, Ar, Kr, Xe 등의 희가스와, 산소, 산화질소(NO2), 암모니아, 질소, 수소 등의 혼합 가스를 도입한 플라즈마 처리로 게이트 절연막(705)을 형성한다. 이 경우의 플라즈마의 여기를 마이크로파의 도입에 의해 행하면, 저전자 온도에서 고밀도의 플라즈마를 생성할 수 있다. 이 고밀도 플라즈마로 생성된 산소 래디컬(OH 래디컬을 포함하는 경우도 있다)이나 질소 래디컬(NH 래디컬을 포함하는 경우도 있다)에 의해, 반도체막의 표면을 산화 또는 질화 할 수 있다.
이러한 고밀도 플라즈마를 사용한 처리에 의해, 1∼20nm, 대표적으로는 5∼10nm의 절연막이 반도체막에 형성된다. 이 경우의 반응은, 고상반응이기 때문에, 상기 절연막과 반도체막의 계면 상태 밀도는 지극히 낮게 할 수 있다. 이러한, 고밀도 플라즈마 처리는 반도체막(결정성 실리콘, 또는 다결정 실리콘)을 직접 산화(혹은 질화)하기 때문에, 형성되는 절연막의 두께는 이상적으로는 편차를 극히 작게 할 수 있다. 덧붙여, 결정성 실리콘의 결정입계에서도 산화가 강하게 일어날 일 이 없기 때문에, 매우 바람직한 상태가 된다. 즉, 여기에서 나타내는 고밀도 플라즈마 처리로 반도체막의 표면을 고상산화함으로써, 결정입계에 있어서 비정상적인 산화반을을 일으키지 않고, 균일성이 좋고, 계면 상태 밀도가 낮은 절연막을 형성할 수 있다.
게이트 절연막은, 고밀도 플라즈마 처리에 의해 형성되는 절연막만을 사용해도 된다. 또한, 플라즈마나 열반응을 이용한 CVD법으로 산화 실리콘, 산질화 실리콘, 질화 실리콘 등의 절연막을 퇴적하여, 적층시켜도 된다. 어떻게 하더라도, 고밀도 플라즈마로 형성한 절연막을 게이트 절연막의 일부 또는 전부에 포함하여 형성되는 트랜지스터는, 특성의 편차를 작게 할 수 있다.
또한, 반도체막에 대하여, 연속발진 레이저 혹은 10MHz 이상의 주파수에서 발진하는 레이저빔을 조사하면서 일방향으로 주사해서 결정화시켜서 얻어진 반도체막(706∼710)은, 그 빔의 주사 방향으로 결정이 성장하는 특성이 있다. 그 주사 방향을 채널 길이 방향(채널 형성 영역이 형성될 때에 캐리어가 흐르는 방향)에 맞춰서 트랜지스터를 배치하고, 트랜지스터를 상기 게이트 절연층과 조합함으로써, 특성 편차가 작고, 전계 효과 이동도가 높은 트랜지스터(TFT)을 얻을 수 있다.
다음에, 게이트 절연막(705) 위에 제 1 도전막과 제 2 도전막을 적층해서 형성한다. 제 1 도전막은, 플라즈마 CVD법이나 스퍼터링법에 의해, 20∼100nm의 두께로 형성한다. 제 2 도전막은, 공지의 수단에 의해, 100∼400nm의 두께로 형성한다. 제 1 도전막과 제 2 도전막은, 탄탈(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 니오브(Nd) 등으로부터 선택된 원소 또는 이러 한 원소를 주성분으로 하는 합금 재료 혹은 화합물 재료로 형성한다. 이와 달리, 인 등의 불순물 원소를 도핑한 다결정 실리콘으로 대표되는 반도체 재료에 의해 제 1 도전막과 제 2 도전막을 형성한다. 제 1 도전막과 제 2 도전막의 조합의 예를 들면, 질화탄탈(TaN)막과 텅스텐(W)막, 질화 텅스텐(WN)막과 텅스텐 막, 질화 몰리브덴(MoN)막과 몰리브덴(Mo)막 등을 들 수 있다. 텅스텐과 질화탄탈은 내열성이 높기 때문에, 제 1 도전막과 제 2 도전막을 형성한 후에, 열 활성화를 목적이라고 한 가열처리를 행할 수 있다. 또한, 2층 구조가 아니고, 3층 구조인 경우에는, 몰리브덴 막과 알루미늄 막과 몰리브덴 막의 적층 구조를 채용하면 된다.
다음에, 포토리소그래픽법을 사용해서 레지스트로 이루어진 마스크를 형성하고, 게이트 전극과 게이트 선을 형성하기 위한 에칭 처리를 행하여, 게이트 전극의 기능을 하는 도전막(716∼725)을 형성한다.
다음에, 포토리소그래픽법에 의해 레지스트로 이루어진 마스크를 형성하고, 결정질 반도체막(706, 708∼710)에, 이온 도프법 또는 이온주입법에 의해, N형의 도전형을 부여하는 불순물 원소를 저농도로 첨가하여, N형 불순물 영역(711, 713∼715)과 채널 형성 영역(780, 782∼784)을 형성한다. N형 도전형을 부여하는 불순물 원소는, 15족에 속하는 원소를 사용하면 되며, 예를 들면, 인(P) 또는 비소(As)을 사용한다.
다음에, 포토리소그래픽법에 의해 레지스트로 이루어진 마스크를 형성하고, 결정질 반도체막(707)에, P형 도전형을 부여하는 불순물 원소를 첨가하여, P형 불순물 영역(712)과 채널 형성 영역(781)을 형성한다. P형을 부여하는 불순물 원소로 는, 예를 들면, 붕소를 사용한다.
다음에, 게이트 절연막(705)과 도전막(716∼725)을 덮도록, 절연막을 형성한다. 절연막은, 플라즈마 CVD법이나 스퍼터링법 등에 의해, 규소, 규소의 산화물 및/또는 규소의 질화물의 무기 재료를 포함하는 막이나, 유기수지 등의 유기 재료를 포함하는 막을, 단층 또는 적층해서 형성한다. 다음에, 절연막을, 수직방향을 주체로 한 이방성 에칭에 의해 선택적으로 에칭하여, 도전막(716∼725)의 측면에 접하는 절연막(사이드 월로도 불린다)(739∼743)을 형성한다(도 9c). 또한, 절연막(739∼743)의 제작과 동시에, 게이트 절연막(705)을 에칭하여 절연막(734∼738)을 형성한다. 절연막(739∼743)은, 나중에 소스 및 드레인 영역들을 형성할 때의 도핑용의 마스크로서 사용한다.
다음에, 포토리소그래픽법에 의해 형성한 레지스트로 이루어진 마스크와, 절연막(739∼743)을 마스크로서 사용하여, 결정질 반도체막(706, 708∼710)에 N형의 도전형을 부여하는 불순물 원소를 첨가하여, LDD(Lightly Doped Drain) 영역으로의 역할을 하는 제 1 N형 불순물 영역(727, 729, 731, 733)과, 제 2 N형 불순물 영역(726, 728, 730, 732)을 형성한다. 제 1 N형 불순물 영역(727, 729, 731, 733)이 포함하는 불순물 원소의 농도는, 제 2 N형 불순물 영역(726, 728, 730, 732)의 불순물 원소의 농도보다도 낮다. 상기 공정을 거쳐, N형 박막 트랜지스터(744, 746∼748)과, P형 박막 트랜지스터(745)가 완성된다.
이때, LDD 영역을 형성하기 위해 사이드월의 절연막을 사용하는 기술이 존재한다. 사이드 월의 절연막을 마스크로서 사용하는 기술을 이용하면, LDD 영역의 폭 의 제어가 용이하고, LDD 영역을 확실하게 형성할 수 있다.
계속해서, 박막 트랜지스터(744∼748)를 덮도록, 절연막을 단층 또는 적층해서 형성한다(도 10a). 박막 트랜지스터(744∼748)를 덮는 절연막은, SOG법, 액적토출법 등에 의해, 규소의 산화물 및/또는 규소의 질화물 등의 무기재료, 폴리이미드, 폴리아미드, 벤조시클로부텐, 아크릴, 에폭시, 실록산 등의 유기 재료 등에 의해, 단층 또는 적층으로 형성한다. 실록산계의 재료란, 실리콘과 산소의 결합으로 골격 구조가 구성되고, 치환기에 적어도 수소를 포함하는 물질, 또는, 실리콘과 산소의 결합으로 골격 구조가 구성되고, 치환기에 불소, 알킬기, 방향족 탄화수소의 적어도 1개를 포함하는 물질에 해당한다. 예를 들면, 박막 트랜지스터(744∼748)를 덮는 절연막이 3층 구조인 경우, 첫 번째 층의 절연막(749)으로서 산화규소를 포함하는 막을 형성하고, 두 번째 층의 절연막(750)으로서 수지를 포함하는 막을 형성하고, 세 번째 층의 절연막(751)으로서 질화규소를 포함하는 막을 형성하면 된다.
또한, 절연막(749∼751)을 형성하기 전, 또는 절연막(749∼751) 중의 1개 또는 복수의 박막을 형성한 후에, 반도체막의 결정성의 회복이나 반도체막에 첨가된 불순물 원소의 활성화, 또는 반도체막의 수소화를 목적으로 한 가열처리를 행하면 된다. 가열처리에는, 열 어닐, 레이저 어닐법 또는 RTA법 등을 적용하는 것이 바람직하다.
다음에, 포토리소그래픽법에 의해 절연막(749∼751)을 에칭하여, N형 불순물 영역(726, 728∼732), P형 불순물 영역(712)을 노출시키는 콘택홀을 형성한다. 계속해서, 콘택홀을 충전하도록 도전막을 형성한다. 상기 도전막을 패턴 가공하여, 소스 배선 및 드레인 배선의 기능을 하는 도전막(752∼761)을 형성한다.
도전막(752∼761)은, CVD법이나 스퍼터링법 등에 의해, 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈(Ta), 몰리브덴(Mo), 니켈(Ni), 백금(Pt), 구리(Cu), 금(Au), 은(Ag), 망간(Mn), 네오디뮴(Nd), 탄소(C), 실리콘(Si)으로부터 선택된 원소, 또는 이것들의 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로, 단층 또는 적층으로 형성한다. 알루미늄을 주성분으로 하는 합금 재료란, 예를 들면, 알루미늄을 주성분으로 포함하고 니켈을 포함하는 재료, 또는, 알루미늄을 주성분으로 하고 니켈과, 탄소와 규소의 한쪽 또는 양쪽을 포함하는 합금 재료에 해당한다. 도전막(752∼761)은, 예를 들면, 배리어 막과 알루미늄 실리콘(Al-Si)막과 배리어 막의 적층 구조, 배리어 막과 알루미늄 실리콘(Al-Si)막과 질화 티타늄(TiN)막과 배리어 막의 적층 구조를 채용하면 된다. 이때, 배리어 막이란, 티타늄, 티타늄의 질화물, 몰리브덴, 또는 몰리브덴의 질화물로 이루어진 박막에 해당한다. 알루미늄과 알루미늄 실리콘은 저항값이 낮고, 저렴하기 때문에, 도전막(752∼761)을 형성하는 재료로서 최적이다. 또한, 상층과 하층의 배리어층을 설치하면, 알루미늄이나 알루미늄 실리콘의 힐록의 발생을 방지할 수 있다. 또한, 환원성이 높은 원소인 티타늄으로 이루어진 배리어 막을 형성하면, 결정질 반도체층 위에 얇은 자연 산화막이 생기더라도, 이 자연 산화막을 환원하여, 결정질 반도체막과 양호한 콘택을 취할 수 있다.
다음에, 도전막(752∼761)을 덮도록, 절연막(762)을 형성한다(도 10b). 절연막(762)은, SOG법, 액적토출법 또는 스크린 인쇄법이나 그라비아 인쇄법 등의 인쇄 법을 사용하여, 무기 재료 또는 유기 재료에 의해, 단층 또는 적층으로 형성한다. 또한, 절연막(762)은, 적합하게는, 0.75㎛∼3㎛의 두께로 형성한다.
계속해서, 포토리소그래픽법에 의해 절연막(762)을 에칭하여, 도전막(757, 759, 761)을 노출시키는 콘택홀을 형성한다. 계속해서, 콘택홀을 충전하도록, 도전막을 형성한다. 도전막은, 플라즈마 CVD법이나 스퍼터링법 등을 사용하여, 도전성 재료에 의해 형성한다. 다음에, 도전막을 패턴 가공하여, 도전막(763∼765)을 형성한다. 이때, 도전막(763∼765)은, 기억소자가 포함하는 한 쌍의 도전막 중의 한쪽의 도전막이 된다. 따라서, 적합하게는, 도전막(763∼765)은, 티타늄, 또는 티타늄을 주성분으로 하는 합금 재료 혹은 화합물 재료에 의해, 단층 또는 적층으로 형성하면 된다. 티타늄은, 저항값이 낮기 때문에, 기억소자의 사이즈의 축소에 이어져, 고집적화를 실현할 수 있다. 또한, 도전막(763∼765)을 형성하기 위한 포토리소그래피 공정에 있어서는, 박막 트랜지스터(744∼748)에 대미지를 주지 않도록 습식에칭 가공을 행하면 바람직하며, 에칭제로는 불화수소(HF) 또는 암모니아 과수를 사용하면 바람직하다.
다음에, 도전막(763∼765)을 덮도록, 절연막(766)을 형성한다. 절연막(766)은, SOG법, 액적토출법 등을 사용하여, 무기 재료 또는 유기 재료에 의해, 단층 또는 적층으로 형성한다. 또한, 절연막(762)은, 적합하게는, 0.75㎛∼3㎛의 두께로 형성한다. 계속해서, 포토리소그래픽법에 의해, 절연막(766)을 에칭하여, 도전막(763∼765)을 노출시키는 콘택홀(767∼769)을 형성한다.
다음에, 도전막(765)에 접하여, 안테나의 기능을 하는 도전막(786)을 형성한 다(도 11a). 도전막(786)은, CVD법, 스퍼터링법, 인쇄법, 액적토출법 등을 이용하여, 도전성 재료에 의해 형성한다. 바람직하게는, 도전막(786)은, 알루미늄(Al), 티타늄(Ti), 은(Ag), 구리(Cu), 금(Au)으로부터 선택된 원소, 또는 이들 원소를 주성분으로 하는 합금 재료 혹은 화합물 재료로, 단층 또는 적층으로 형성한다. 구체적으로는, 도전막(786)은, 스크린 인쇄법에 의해, 은을 포함하는 페이스트를 사용해서 형성하고, 그 후에 50∼350℃의 가열처리를 행해서 형성한다. 이와 달리, 스퍼터링법에 의해 알루미늄막을 형성하고, 상기 알루미늄 막을 패턴 가공함으로써 도전막(786)을 형성한다. 알루미늄 막의 패턴 가공은, 습식에칭 가공을 사용하면 되며, 웨트에칭 가공후에는 200∼300℃의 가열처리를 행하면 된다.
다음에, 도전막(763, 764)에 접하도록 기억소자의 기능을 하는 유기 화합물층(787)을 형성한다(도 11b). 기억소자로서는, 전기적 작용, 광학적 작용 또는 열적 작용 등에 의해, 그 성질이나 상태가 변화하는 재료를 사용할 수 있다. 예를 들면, 주울열에 의한 용융, 절연 파괴 등에 의해, 그것의 성질이나 상태가 변화하여, 하부 전극과, 상부 전극이 단락(쇼트)할 수 있는 재료를 사용하면 된다. 그 때문에, 기억소자에 사용하는 층(여기에서는 유기 화합물층)의 두께는, 5nm 내지 100nm, 바람직하게는 10nm 내지 60nm로 하면 된다.
여기에서는, 유기 화합물층(787)은, 액적토출법, 스핀 코트법, 증착법 등에 의해 형성한다. 계속해서, 유기 화합물층(787)에 접하도록, 도전막(771)을 형성한다. 도전막(771)은 스퍼터링법이나 스핀 코트법, 액적토출법, 증착법 등에 의해 형성한다.
이상의 공정을 거쳐, 도전막(763)과 유기 화합물층(787)과 도전막(771)의 적층체로 이루어진 기억소자부 789 및 도전막(764)과 유기 화합물층(787)과 도전막(771)의 적층체로 이루어진 기억소자부(790)가 생성된다.
이때, 상기한 제작공정에서는, 유기 화합물층(787)의 내열성이 강하지 않기 때문에, 안테나로서 기능을 하는 도전막(786)을 형성하는 공정의 후에, 유기 화합물층(787)을 형성하는 공정을 행하는 것을 특징으로 한다.
유기 화합물층에 사용하는 유기 재료로서는, 예를 들면 4,4'-비스[N-(1-나프틸)-N-페닐아미노]-비페닐(약칭:α-NPD)이나 4,4'-비스[N-(3-메틸페닐)-N-페닐아미노]-비페닐(약칭: TPD)나 4,4',4"-트리스(N,N-디페닐아미노)-트리페닐아민(약칭: TDATA), 4,4',4"-트리스[N-(3-메틸페닐)-N-페닐아미노]-트리페닐아민(약칭: MTDATA)이나 4,4'-비스(N-(4-(N,N-디-m-토릴아미노)페닐)-N-페닐아미노)비페닐(약칭: DNTPD) 등의 방향족 아민계(즉, 벤젠 고리-질소의 결합을 가진다)의 화합물, 폴리비닐 카바졸(약칭: PVK)이나 프탈로시아닌(약칭: H2Pc), 구리 프탈로시아닌(약칭: CuPc), 바나딜 프탈로시아닌(약칭: VOPc) 등의 프탈로시아닌 화합물 등을 사용할 수 있다. 이들 재료는, 정공 수송성이 높은 물질이다.
또한, 그 밖에도, 유기 재료로서, 예를 들면, 트리스(8-키놀리노라토)알루미늄(약칭: Alq3), 트리스(4-메틸-8-키놀리노라토)알루미늄(약칭: Almq3), 비스(10-히드록시벤조[h]-키놀리나토)베릴륨(약칭:BeBq2), 비스(2-메틸-8-키놀리노라토)-4-페닐페놀라토-알루미늄(약칭: BAlq) 등 키놀린 골격 또는 벤조 키놀린 골격을 가지는 금속 착체 등으로 이루어진 재료나, 비스[2-(2-히드록시페닐)벤조옥사졸라토]아연(약칭: Zn(BOX)2), 비스[2-(2-히드록시페닐)벤조티아졸라토]아연(약칭 Zn(BTZ)2) 등의 옥사졸계 또는 티아졸계 배위자를 가지는 금속 착체 등의 재료도 사용할 수 있다. 이들 재료는, 전자 수송성이 높은 물질이다.
더구나, 금속 착체 이외에도, 2-(4-비페니릴)-5-(4-tert-부틸페닐)-1,3,4-옥사디아졸(약칭: PBD), 1,3-비스[5-(p-tert-부틸페닐)-1,3,4-옥사디아졸-2-일]벤젠(약칭: 0XD-7), 3-(4-tert-부틸페닐)-4-페닐-5-(4-비페니릴)-1,2,4-트라아졸(약칭: TAZ), 3-(4-tert-부틸페닐)-4-(4-에틸페닐)-5-(4-비페니릴)-1,2,4-트라아졸(약칭: p-EtTAZ), 바소펜안트롤린(약칭: BPhen), 바소큐프로인(약칭: BCP) 등의 화합물 등을 사용할 수 있다.
또한, 유기 화합물층은 단층 구조이어도, 적층 구조이어도 된다. 적층 구조의 경우, 상기 재료에서 재료를 선택하여, 적층 구조로 할 수 있다. 또한, 상기 유기 재료와, 발광 재료를 적층해도 된다. 발광 재료로서, 4-디시아노메틸렌-2-메틸-6-(1,1,7,7-테토라메틸주롤리딘-9-일)에테닐)-4H-피란(약칭: DCJT), 4-디시아노메틸렌-2-t-부틸-6-(1,1,7,7-테트라메틸주롤리딘-9-일)에테닐)-4H-피란, 페리플란텐(periflanthene), 2,5-디시아노-1,4-비스(10-메톡시-1,1,7,7-테트라메틸주롤리딘-9-일)에테닐]벤젠, N,N'-디메틸키나크리돈(약칭:DMQd), 쿠마린 6, 쿠마린 545T, 트리스(8-키놀리노라토)알루미늄(약칭: Alq3), 9,9'-비안트릴(bianthlyl), 9,10-디페닐안트라센(약칭: DPA)이나 9,10-비스(2-나프틸)안트라센(약칭: DNA), 2,5,8,11- 테트라-t-부틸페릴렌(약칭: TBP) 등이 있다.
또한, 상기 발광 재료를 분산하여 이루어진 층을 사용해도 된다. 상기한 발광 재료를 분산해서 이루어진 층에 있어서, 모체가 되는 재료로서는, 9,10-디(2-나프틸)-2-tert-부틸안트라센(약칭: t-BuDNA) 등의 안트라센 유도체, 4,4'-디(N-카바졸릴)비페닐(약칭: CBP) 등의 카바졸 유도체, 비스[2-(2-히드록시페닐)피리디나토]아연(약칭: Znpp2), 비스[2-(2-히드록시페닐)벤조옥사졸라토]아연(약칭: ZnBOX) 등의 금속 착체 등을 사용할 수 있다. 또한, 트리스(8-키놀리노라토)알루미늄(약칭: Alq3), 9,10-비스(2-나프틸)안트라센(약칭: DNA), 비스(2-메틸-8-키놀리노라토)-4-페닐페놀라토알루미늄(약칭: BAlq) 등을 사용할 수 있다.
이러한 유기 재료는, 열적 작용 등에 의해 그것을 성질을 변화시키기 때문에, 유리전이온도(Tg)가 50℃ 내지 300℃, 바람직하게는 80℃ 내지 120℃이면 좋다.
또한, 유기 재료나 발광 재료에 금속 산화물을 혼재시킨 재료를 사용해도 된다. 이때, 금속 산화물을 혼재시킨 재료란, 상기 유기 재료 또는 발광 재료와, 금속 산화물이 혼합된 상태, 또는 적층된 상태를 포함한다. 구체적으로는 복수의 증착원을 사용한 공증착법에 의해 형성된 상태를 가리킨다. 이러한 재료를 유기-무기 복합재료라고 부를 수 있다.
예를 들면, 정공수송성이 높은 물질과, 금속 산화물을 혼재시킬 경우, 상기 금속 산화물로는 바나듐 산화물, 몰리브덴 산화물, 니오브 산화물, 레늄 산화물, 텅스텐 산화물, 루테늄 산화물, 티탄 산화물, 크롬 산화물, 지르코늄 산화물, 하프늄 산화물, 탄탈 산화물을 사용하면 바람직하다.
또한, 전자수송성이 높은 물질과, 금속 산화물을 혼재시킬 경우, 상기 금속 산화물로는 리튬 산화물, 칼슘 산화물, 나트륨 산화물, 칼륨 산화물, 마그네슘 산화물을 사용하면 바람직하다.
유기 화합물층으로는, 전기적 작용, 광학적 작용 또는 열적 작용에 의해, 그것의 성질이 변화하는 재료를 사용하면 되기 때문에, 예를 들면, 빛을 흡수함으로써 산을 발생하는 화합물(광산발생제(photoacid generator))을 도프한 공역 고분자를 사용할 수도 있다. 공역 고분자로서, 폴리아세틸렌류, 폴리페닐렌 비닐렌류, 폴리티오펜류, 폴리아닐린류, 폴리페닐렌 에틸렌류 등을 사용할 수 있다. 또한, 광산발생제로서는, 아릴 술포늄염, 아릴 요오드늄염, o-니트로벤질 토실레이트, 아릴 술폰산 p-니트로벤질 에스테르, 술포닐 아세토페논류, Fe-아렌 착체 PF6염 등을 사용할 수 있다.
또한, 여기에서는, 기억소자부(789, 790)로서, 유기 화합물 재료를 사용한 예를 나타내었지만, 이것에 한정되지 않는다. 예를 들면, 결정 상태와 비정질 상태 사이에서 가역적으로 변화되는 재료나 제 1 결정 상태와 제 2 결정 상태 사이에서 가역적으로 변화되는 재료 등의 상변화 재료를 사용할 수 있다. 또한, 비정질 상태로부터 결정 상태로만 변화되는 재료를 사용하는 것도 가능하다.
결정 상태와 비정질 상태 사이에서 가역적으로 변화하는 재료로는, 게르마늄(Ge), 텔루르(Te), 안티몬(Sb), 유황(S), 산화텔루르(TeOx), Sn(주석), 금(Au), 갈륨(Ga), 셀렌(Se), 인듐(In), 탈륨(Tl), Co(코발트) 및 은(Ag)에서 선택된 복수를 가지는 재료이다. 예를 들면, Ge-Te-Sb-S, Te-TeO2-Ge-Sn, Te-Ge-Sn-Au, Ge-Te-Sn, Sn-Se-Te, Sb-Se-Te, Sb-Se, Ga-Se-Te, Ga-Se-Te-Ge, In-Se, In-Se-Tl-Co, Ge-Sb-Te, In-Se-Te, Ag-In-Sb-Te계 재료를 들 수 있다. 또한, 제 1 결정 상태와 제 2 결정 상태 사이에서 가역적으로 변화라는 재료로는, 은(Ag), 아연(Zn), 구리(Cu), 알루미늄(Al), 니켈(Ni), 인듐(In), 안티몬(Sb), 셀렌(Se) 및 텔루르(Te)로부터 선택된 복수를 가지는 재료이며, 예를 들면 Te-TeO2, Te-TeO2-Pd, Sb2Se3/Bi2Te3를 들 수 있다. 이 재료의 경우, 상변화는 2가지 다른 결정 상태의 사이에서 행해진다. 또한, 비정질 상태로부터 결정 상태로만 변화되는 재료로는, 텔루르(Te), 산화텔루르(TeOx), 안티몬(Sb), 셀렌(Se) 및 비스무트(Bi)로부터 선택된 복수를 가지는 재료이며, 예를 들면 Ag-Zn, Cu-Al-Ni, In-Sb, In-Sb-Se 또는 In-Sb-Te를 들 수 있다.
다음에, 기억소자부(789, 790), 안테나로서 기능하는 도전막(786)을 덮도록, SOG법, 스핀코트법, 액적토출법 또는 인쇄법 등에 의해, 보호막의 기능을 하는 절연막(772)을 형성한다. 절연막(772)은, DLC(Diamond Like Carbon) 등의 탄소를 포함하는 막, 질화규소를 포함하는 막, 질화 산화 규소를 포함하는 막, 유기 재료에 의해 형성하고, 바람직하게는 에폭시 수지에 의해 형성한다.
다음에, 상기 실시예에서 나타낸 바와 같이, 기판(701)의 박막화 또는 제거를 행한다(도 12a). 여기에서는, 도 4A 내지 도 4C에 나타낸 바와 같이, 기판(701) 에 연삭처리, 연마처리 또는 화학처리에 의한 에칭 등에 의해 기판(701)을 제거해 절연막(702)을 노출시킨 예를 나타내고 있다. 여기에서는, 연삭수단(795)을 사용해서 기판(701)의 박막화를 행한다. 또한, 기판(701)을 연삭수단(795)에 의해 박막화한 후에, 연마처리나 화학처리를 이용한 에칭 등을 행해도 된다. 이렇게, 절연막(702)이 노출할 때까지 기판(701)에 연삭처리, 연마처리 또는 화학처리에 의한 에칭 등을 행할 경우에는, 절연막(702)을 스톱퍼로서 이용할 수 있다.
또한, 이와 달리, 상기 도 6b에 나타낸 바와 같이, 기판(701)의 일부를 남기도록 박막화를 행한 후에, 잔존한 기판(701)에 표면처리를 행해 보호막의 기능을 하는 절연막을 형성해도 되고, 또는 상기 도 5a 내지 도 5d에 도시한 바와 같이 절연막(702)을 형성하지 않고, 기판(701)을 박막화한 후에 표면처리를 행함으로써, 보호막의 기능을 하는 절연막을 형성하는 것도 가능하다.
다음에, 제 1 시트재(791)과 제 2 시트재(792)를 사용해서 밀봉처리를 행한다(도 12b).
밀봉에 사용하는 제 1 시트재(791), 제 2 시트재(792)로서, 폴리프로필렌, 폴리에스테르, 비닐, 폴리 불화 비닐, 폴리염화비닐 등으로 이루어지는 필름, 섬유질의 재료로 이루어지는 종이, 기재 필름(폴리에스테르, 폴리아미드, 무기 증착 필름, 종이류 등)과 접착성 합성 수지 필름(아크릴계 합성 수지, 에폭시계 합성 수지 등)과의 적층 필름 등을 이용할 수 있다. 또한, 필름은 피처리물과 가열처리와 가압처리가 행해질 수도 있다. 가열처리와 가압처리를 행할 때에는, 필름의 최표면에 설치된 접착층이나, 또는 최외층에 설치된 층(접착층은 아니다)을 가열처리에 의해 녹이거나, 가압에 의해 접착한다. 또한, 제 1 시트재(791)과 제 2 시트재(792)의 표면에는 접착층이 설치되어도 되고, 접착층이 설치되지 않아도 된다. 접착층은, 열경화 수지, 자외선 경화 수지, 에폭시 수지계 접착제, 수지 첨가제 등의 접착제를 포함하는 층에 해당한다. 또한, 밀봉후에 내부에의 수분 등의 침입을 막기 위해서 밀봉을 위해 사용되는 시트재에 실리카 코트를 행하는 것이 바람직하며, 예를 들면, 접착층과 폴리에스테르 등의 필름과 실리카 코트를 적층시킨 시트재를 이용할 수 있다.
또한, 제 1 시트재(791) 및 제 2 시트재(792)로서, 정전기 등을 방지하는 대전방지 대책을 실시한 필름(이하, 대전방지 필름이라고 한다)을 사용할 수도 있다. 대전방지 필름으로서는, 대전방지 가능한 재료를 수지중에 분산시킨 필름, 및 대전방지 가능한 재료가 부착된 필름 등을 들 수 있다. 대전방지 가능한 재료가 설치된 필름은, 한 면에 대전방지 가능한 재료를 설치한 필름이어도 되고, 양면에 대전방지 가능한 재료를 설치한 필름이어도 된다. 추가로, 한 면에 대전방지 가능한 재료가 설치된 필름은, 대전방지 가능한 재료가 설치된 면을 필름의 내측이 되도록 층에 부착시키도 되고, 필름의 외측이 되도록 부착시켜도 된다. 또한, 대전방지 가능한 재료는 필름의 전체면, 혹은 일부에 설치하면 된다. 여기에서의 대전방지 가능한 재료로서는, 금속, 인듐과 주석의 산화물(ITO), 양쪽성 계면 활성제나 양이온성 계면활성제나 비이온성 계면활성제 등의 계면활성제를 사용할 수 있다. 또한, 그 밖에도 대전방지재료로서, 측쇄에 카르복실기 및 4급 암모늄 염기를 가지는 가교성 공중합체 고분자를 포함하는 수지 재료 등을 사용할 수 있다. 이들 재료를 필름에 붙이거나, 반죽하거나, 도포함으로써 대전방지 필름으로 할 수 있다. 대전방지 필름으로 밀봉을 행함으로써, 상품으로서 취급할 때에, 외부에서의 정전기 등에 의해 반도체 소자에 악영향이 미치는 것을 억제할 수 있다.
또한, 특별히 밀봉처리가 필요없을 경우에는, 도 12a에 나타낸 구조로 반도체장치를 완성시키는 것도 가능하다. 또한, 밀봉처리는, 기판(701) 또는 절연막(772)의 어느 한쪽 면의 밀봉을 선택적으로 행해도 된다.
또한, 본 실시예는, 상기 실시예와 자유롭게 조합해서 행할 수 있다. 즉, 상기 실시예에서 나타낸 재료나 형성 방법은, 본 실시예에서도 조합해서 이용할 수 있고, 본 실시예에서 나타낸 재료나 형성 방법도 상기 실시예에서도 조합해서 이용할 수 있다.
(실시예 4)
본 실시예에서는, 비접촉으로 데이터의 교환이 가능한 반도체장치의 적용예에 관해서 도 13a 내지 도 13c를 참조해서 이하에서 설명한다. 비접촉으로 데이터의 교환이 가능한 반도체장치는 이용의 형태에 따라서는, RFID(Radio Frequency Identification) 태그, ID 태그, IC 태그, IC칩, RF(Radio Frequency) 태그, 무선 태그, 전자 태그 또는 무선 칩이라고도 불린다.
반도체장치(80)은, 비접촉으로 데이터를 교환하는 기능을 가지고, 고주파회로(81), 전원회로(82), 리셋트 회로(83), 클록 발생 회로(84), 데이터 복조 회로(85), 데이터 변조 회로(86), 다른 회로의 제어를 행하는 제어회로(87), 기억 회 로(88) 및 안테나(89)을 가지고 있다(도 13a). 고주파회로(81)은 안테나(89)에서 신호를 수신하여, 데이터 변조 회로(86)에서 수신한 신호를 안테나(89)로부터 출력하는 회로이다. 전원회로(82)은 수신 신호로부터 전원전위를 생성하는 회로이다. 리셋트 회로(83)는 리셋트 신호를 생성하는 회로이다. 클록 발생 회로(84)는 안테나(89)로부터 입력된 수신 신호를 기초로 각종 클록 신호를 생성하는 회로이다. 데이터 복조 회로(85)는 수신 신호를 복조해서 제어회로(87)에 출력하는 회로이다. 데이터 변조 회로(86)는 제어회로(87)로부터 수신한 신호를 변조하는 회로이다. 또한, 제어회로(87)로서는, 예를 들면, 코드 추출 회로(91), 코드 판정 회로(92), CRC 판정 회로(93) 및 출력 유닛 회로(94)가 설치되어 있다. 또한, 코드 추출 회로(91)는 제어회로(87)에 보내져 온 명령에 포함되는 복수의 코드를 각각 추출하는 회로이다. 코드 판정 회로(92)는 추출된 코드와 레퍼런스(reference)에 상당하는 코드를 비교해서 명령의 내용을 판정하는 회로이다. CRC 회로는 판정된 코드에 의거하여 송신 에러 등의 유무를 검출하는 회로이다.
또한, 기억회로로서는 1개에 한정되지 않고, 복수 형성해도 된다. SRAM, 플래시 메모리, ROM 또는 FeRAM 등이나 상기 실시예에서 나타낸 유기 화합물층을 기억소자부에 사용한 것을 사용할 수 있다.
다음에, 본 발명의 비접촉으로 데이터의 교환이 가능한 반도체장치의 동작의 일례에 관하여 설명한다. 우선, 안테나(89)에 의해 무선신호가 수신된다. 무선신호는 고주파회로(81)를 거쳐서 전원회로(82)에 보내져, 고전원 전위(이하, VDD라고 한다)가 생성된다. VDD는 반도체장치(80)가 가지는 각 회로에 공급된다. 또한, 고 주파회로(81)를 거쳐서 데이터 복조 회로(85)에 보내진 신호가 복조된다(이하, 복조 신호). 더구나, 고주파회로(81)를 거쳐서 리셋트 회로(83) 및 클록 발생 회로(84)를 거친 신호 및 복조 신호는 제어회로(87)에 보내진다. 제어회로(87)에 보내진 신호는, 코드 추출 회로(91), 코드 판정 회로(92) 및 CRC 판정 회로(93) 등에 의해 해석된다. 그리고, 해석된 신호에 따라서, 기억 회로(88) 내부에 기억되어 있는 반도체장치의 정보가 출력된다. 출력된 반도체장치의 정보는 출력 유닛 회로(94)를 통해 부호화된다. 더구나, 부호화된 반도체장치(80)의 정보는 데이터 변조 회로(86)를 통해, 안테나(89)에 의해 무선신호로서 송신된다. 또한, 반도체장치(80)를 구성하는 복수의 회로에 있어서는, 저전원 전위(이하, VSS)는 공통으로, VSS는 GND로 설정할 수 있다.
이와 같이, 리더/라이터로부터 반도체장치(80)에 신호를 송신하고, 상기 반도체장치(80)로부터 보내져 온 신호를 리더/라이터에서 수신함으로써, 반도체장치의 데이터를 판독하는 것이 가능해진다.
또한, 반도체장치(80)는, 각 회로에의 전원전압의 공급을 전원(배터리)을 탑재하지 않고 전자파에 의해 행하는 타입으로 하여도 되고, 전원(배터리)을 탑재해서 전자파와 전원(배터리)에 의해 각 회로에 전원전압을 공급하는 타입으로 해도 된다.
상기 실시예에서 나타낸 구성을 사용함으로써, 절곡이 가능한 반도체장치를 제작하는 것이 가능해지기 때문에, 반도체장치를 곡면을 가지는 물체에 붙여서 설치하는 것이 가능해진다.
다음에, 비접촉으로 데이터의 교환이 가능한 반도체장치의 사용 형태의 일례에 관하여 설명한다. 표시부(3210)를 포함하는 휴대 단말의 측면에는, 리더/라이터(3200)가 설치되고, 물품(3220)의 측면에는 반도체장치(3230)가 설치된다(도 13b). 물품(3220)이 포함하는 반도체장치(3230) 위에 리더/라이터(3200)을 놓으면, 표시부(3210)에 물품 원재료나 원산지, 생산공정마다의 검사 결과나 유통 과정의 이력 등, 상품의 설명 등의 상품에 관한 정보가 표시된다. 또한, 상품(3260)을 벨트 콘베이어에 의해 반송할 때에, 리더/라이터(3200)과, 상품(3260)에 설치된 반도체장치(3250)를 사용하여, 상기 상품(3260)의 검품을 행할 수 있다(도 13c). 이렇게, 시스템에 반도체장치를 활용함으로써, 정보의 취득을 간단하게 행할 수 있어, 고기능화와 고부가가치화를 실현할 수 있다. 또한, 상기 실시예에서 나타낸 바와 같이, 곡면을 가지는 물체에 반도체장치를 부착한 경우에도, 반도체장치에 포함되는 트랜지스터 등의 손상을 방지하여, 신뢰성이 높은 반도체장치를 제공하는 것이 가능해진다.
또한, 전술한 비접촉으로 데이터의 교환이 가능한 반도체장치에 있어서의 신호의 전송 방식은, 전자기 결합방식, 전자기 유도방식 또는 마이크로파 방식 등을 사용할 수 있다. 전송 방식은, 실시자가 사용 용도를 고려해서 적당하게 선택하면 되고, 전송 방식에 따라 최적의 안테나를 설치하면 된다.
예를 들면, 반도체장치에 있어서의 신호의 전송 방식으로서, 전자기 결합방식 또는 전자기 유도방식(예를 들면, 13.56MHz 대역)을 적용할 경우에는, 자계밀도의 변화에 의한 전자기 유도를 이용한다. 따라서, 안테나의 기능을 하는 도전막을 환형 형태(예를 들면, 루프 안테나), 나선형(예를 들면, 스파이럴 안테나)으로 형성한다.
또한, 반도체장치에 있어서의 신호의 전송 방식으로서, 마이크로파 방식(예를 들면 UHF대(860∼960MHz 대역), 2.45GHz 대역 등)을 적용할 경우에는, 신호의 전송에 사용하는 전자파의 파장을 고려해서 안테나의 기능을 하는 도전층의 길이 등의 형상을 적당하게 설치하면 된다. 예를 들면, 안테나의 기능을 하는 도전막을 직선 형태(예를 들면, 다이폴 안테나), 평탄한 형상(예를 들면, 패치 안테나)으로 형성할 수 있다. 또한, 안테나의 기능을 하는 도전막의 형상은 직선 형태에 한정되지 않고, 전자파의 파장을 고려해서 곡선형이나 갈지자 형상 또는 이것들을 조합한 형상으로 형성해도 된다.
안테나의 기능을 하는 도전막은, CVD법, 스퍼터링법, 스크린 인쇄나 그라비아 인쇄 등의 인쇄법, 액적토출법, 디스펜서법, 도금법 등을 이용하여, 도전성 재료에 의해 형성한다. 도전성 재료는, 알루미늄(Al), 티타늄(Ti), 은(Ag), 구리(Cu), 금(Au), 백금(Pt), 니켈(Ni), 팔라듐(Pd), 탄탈(Ta), 몰리브덴(Mo)으로부터 선택된 원소, 또는 이들 원소를 주성분으로 하는 합금 재료 혹은 화합물 재료로, 단층 구조 또는 적층 구조로 형성한다.
예를 들면, 스크린 인쇄법을 사용해서 안테나의 기능을 하는 도전막을 형성할 경우에는, 입경이 수nm 내지 수십 ㎛의 도전체 입자를 유기수지에 용해 또는 분산시킨 도전성의 페이스트를 선택적으로 인쇄함으로써 설치할 수 있다. 도전체 입자로서는, 은(Ag), 금(Au), 구리(Cu), 니켈(Ni), 백금(Pt), 팔라듐(Pd), 탄탈(Ta), 몰리브덴(Mo) 및 티타늄(Ti) 등의 어느 한가지 이상의 금속 입자나 할로겐화은의 미립자, 또는 분산성 나노 입자를 사용할 수 있다. 또한, 도전성 페이스트에 포함되는 유기 수지는, 금속 입자의 바인더, 용매, 분산제 및 피복재의 기능을 하는 유기수지에서 선택된 한가지 또는 복수를 사용할 수 있다. 대표적으로는, 에폭시 수지, 규소 수지 등의 유기수지를 들 수 있다. 또한, 도전막의 형성에 있어서, 도전성의 페이스트를 도포한 후에 소성하는 것이 바람직하다. 예를 들면, 도전성의 페이스트의 재료로서, 은을 주성분으로 하는 미립자(예를 들면, 입경 1nm 이상 100nm 이하)를 사용할 경우, 150∼300℃의 온도범위에서 소성함으로써 도전성 페이스트를 경화시켜서 도전막을 얻을 수 있다. 이와 달리, 땜납이나 납 프리(lead-free)의 땜납을 주성분으로 하는 미립자를 사용하여도 되며, 이 경우에는 입경 20㎛ 이하의 미립자를 사용하는 것이 바람직하다. 땜납이나 납 프리 땜납은 저비용이라고 하는 이점을 가지고 있다.
또한, 전술한 재료 이외에도, 세라믹이나 페라이트 등을 안테나에 적용해도 된다. 더구나, 마이크로파대에 있어서 유전율 및 투자율이 음이 되는 재료(메타 머티리얼(metamaterial))을 안테나에 적용하는 것도 가능하다.
또한, 전자기 결합방식 또는 전자기 유도방식을 적용할 경우로서, 안테나를 구비한 반도체장치를 금속에 접해서 설치하는 경우에는, 상기 반도체장치와 금속과의 사이에 투자율을 갖는 자성재료를 설치하는 것이 바람직하다. 안테나를 구비한 반도체장치를 금속에 접해서 설치할 경우에는, 자계의 변화에 따라 금속에 와전류가 흐르고, 상기 와전류에 의해 발생하는 반자계에 의해, 자계의 변화가 악화되어 통신 거리가 저하한다. 그 때문에, 반도체장치와 금속과의 사이에 투자율을 갖는 재료를 설치함으로써, 금속의 와전류를 억제하여 통신 거리의 저하를 억제할 수 있다. 이때, 자성재료로서는, 높은 투자율을 갖고 고주파 손실이 적은 페라이트나 금속 박막을 사용할 수 있다.
또한, 안테나를 설치할 경우에는, 1장의 기판 위에 트랜지스터 등의 반도체 소자와 안테나의 기능을 하는 도전막을 직접 조립하여 설치해도 되고, 반도체 소자와 안테나의 기능을 하는 도전막을 별개의 기판 위에 설치한 후에, 전기적으로 접속하도록 부착시키는 것에 의해 형성해도 된다.
이때, 전술한 것 이외에도 가요성을 가지는 반도체장치의 용도는 광범위하게 걸쳐, 비접촉으로 대상물의 이력 등의 정보를 명확히 하고, 생산·관리 등에 역할을 하는 상품이면 어떤 것에도 적용할 수 있다. 예를 들면, 지폐, 동전, 유가 증권류, 증서류, 무기명 채권류, 포장용 용기류, 서적류, 기록매체, 신변품, 탈것, 식품류, 의류, 보건용품류, 생활용품류, 약품류 및 전자기기 등에 설치해서 사용할 수 있다. 이것들의 예에 관해서 도 14a 내지 도 14h를 사용하여 설명한다.
지폐 및 동전이란, 시장에 유통하는 금전으로, 특정한 지역에서 화폐와 같이 통용되는 것(금권), 기념 코인 등을 포함한다. 유가 증권류이란, 수표, 증권, 약속 어음 등을 가리킨다(도 14a). 증서류란, 운전면허증, 주민증 등을 가리킨다(도 14b). 무기명 채권류란, 우표, 경품교환권, 각종 상품권 등을 가리킨다(도 14c). 포장용 용기류란, 도시락 등의 포장지, 패트병 등을 가리킨다(도 14d). 서적류란, 서적, 문고판 등을 가리킨다(도14e). 기록매체란, DVD 소프트웨어, 비디오 테이프 등을 가리킨다(도 14f). 탈것이란, 자전거 등의 차량, 선박 등을 가리킨다(도 14g). 신변물이란 가방, 안경 등 등을 가리킨다(도 14h). 식품류란, 식료품, 음료 등을 가리킨다. 의류란, 의복, 신는 것 등을 가리킨다. 보건용품류란, 의료기구, 건강기구 등을 가리킨다. 생활용품류란, 가구, 조명기구 등을 가리킨다. 약품류란, 의약품, 농약 등을 가리킨다. 전자기기란, 액정표시장치, EL 표시장치, 텔레비젼장치(텔레비젼 수상기, 초박형 텔레비젼 수상기), 휴대 전화기 등을 가리킨다.
지폐, 동전, 유가증권류, 증서류, 무기명 채권류 등에 반도체장치를 설치함으로써, 위조를 방지할 수 있다. 또한, 포장용 용기류, 서적류, 기록매체 등, 신변 품, 식품류, 생활용품류, 전자기기 등에 반도체장치를 설치함으로써, 검품 시스템이나 렌탈점의 시스템 등의 효율화를 꾀할 수 있다. 차량, 보건용품류, 약품류 등에 반도체장치를 설치함으로써, 위조나 도난의 방지, 약품류라면, 약의 복용의 실수를 방지할 수 있다. 반도체장치의 설치 방법으로서는, 물품의 표면에 붙이거나, 물품에 매립해서 설치한다. 예를 들면, 책이라면 종이에 매립하거나, 유기수지로 이루어진 패키지라면 해당 유기수지에 매립하면 된다. 전술한 실시에에서 설명한 구조를 갖는 가요성을 가지는 반도체장치를 사용하는 것에 의해, 반도체장치를 종이 등에 설치한 경우에도, 해당 반도체장치에 포함되는 소자의 파손 등을 방지할 수 있다.
이와 같이, 포장용 용기류, 기록매체, 신변품, 식품류, 의류, 생활용품류, 전자기기 등에 반도체장치를 설치함으로써, 검품 시스템이나 렌탈점의 시스템 등의 효율화를 꾀할 수 있다. 또한, 차량에 반도체장치를 설치함으로써, 위조나 도난을 방지할 수 있다. 또한, 동물 등의 생물에게 매립함으로써, 개개의 생물의 식별을 용이하게 행할 수 있다. 예를 들면, 가축 등의 생물에게 센서를 구비한 반도체장치를 매립함으로써, 태어난 년도나 성별 또는 품종 등은 물론 현재의 체온 등의 건강 상태를 용이하게 관리하는 것이 가능해진다.
이때, 본 실시예는, 상기 실시예와 자유롭게 조합해서 행할 수 있다. 즉, 상기 실시예에서 나타낸 재료나 형성 방법은, 본 실시예에서도 조합해서 이용할 수 있고, 본 실시예에서 나타낸 재료나 형성 방법도 상기 실시예에서도 조합해서 이용할 수 있다.
(실시예 5)
본 실시예에서는, 본 발명의 반도체장치에 대해서 상기 실시예와는 다른 구조에 관해서 도면을 참조해서 설명한다. 구체적으로는, 화소부를 가지는 반도체장치의 일례에 관해서 설명한다.
우선, 화소부에 발광소자를 설치한 경우에 관해서 도 15a 및 도 15b를 참조해서 설명한다. 이때, 도 15a는 본 발명의 반도체장치의 일례를 나타낸 평면도를 나타내고 있으며, 도 15b은 도 15a을 a-b선과 c-d선에 따른 단면도를 나타내고 있다.
도 15a에 나타낸 바와 같이, 본 실시예에서 나타내는 반도체장치는, 기판(501) 위에 설치된 주사선 구동회로(502), 신호선 구동회로(503) 및 화소부(504)를 가지고 있다. 또한, 화소부(504)를 기판(501)과 함께 끼우도록 대향기판(506)이 설치되어 있다. 주사선 구동회로(502), 신호선 구동회로(503) 및 화소부(504)은, 기판(501) 위에 상기 실시예에서 나타낸 어느 한가지의 구조를 가지는 박막 트랜지스터를 형성해서 설치할 수 있다. 기판(501)과 대향기판(506)은, 씰재(505)에 의해 부착되어 있다. 또한, 주사선 구동회로(502) 및 신호선 구동회로(503)은, 외부 입력 단자로서의 역할을 하는 FPC(Flexible Printed Curcuit)(507)로부터 비디오 신호, 클록 신호, 스타트 신호, 리셋트 신호 등을 받는다. 또한, 여기에서는 FPC밖에 도시되어 있지 않았지만, 이 FPC에는 프린트 배선 기판(PWB)이 장착되고 있어도 된다.
도 15b은, 도 15a의 a-b선과 c-d선에 따른 단면도를 나타내고 있다. 여기에서는, 기판(501) 위에 보호막의 기능을 하는 절연막(520)을 개재하여 신호선 구동회로(503)과 화소부(504)에 포함되는 박막 트랜지스터가 설치되어 있다. 신호선 구동회로(503)은, 상기 실시예에서 나타낸 어느 한 개의 구조를 가지는 n형 박막 트랜지스터(510a)와 p형 박막 트랜지스터(510b)를 조합한 CMOS 회로가 형성되어 있다. 또한, 주사선 구동회로(502)나 신호선 구동회로(503) 등의 구동회로는 CMOS 회로, PMOS 회로 혹은 NMOS 회로로 형성해도 된다. 또한, 본 실시예에서는, 기판(501) 위에 주사선 구동회로(502)나 신호선 구동회로(503) 등의 구동회로를 형성한 드라이버 일체형을 나타내지만, 반드시 그럴 필요는 없으며, 기판(501)의 외부에 드라이버 회로가 형성할 수도 있다. 또한, 대향기판(506)의 표면에는, 보호막의 기능을 하는 절연막(526)이 설치되어 있다. 또한, 기판(501)은, 상기 실시예에서 나타낸 어느 한가지의 구조를 사용하면 된다. 여기에서는 기판의 한쪽 면에 표면처 리를 행해 보호막의 기능을 하는 절연막(520)을 형성한 후에, 상기 절연막(520) 위에 반도체 소자를 설치하고, 그 후 기판의 다른 쪽 면으로부터 박막화를 행함으로써 기판(501)을 얻는다. 또한, 대향기판(506)은, 기판을 박막화한 후에 표면처리를 행함으로써 보호막의 기능을 하는 절연막(526)이 설치되어 있다.
또한, 화소부(504)는, 발광소자(516)와 해당 발광소자(516)를 구동하기 위한 박막 트랜지스터(511)를 각각 포함하는 복수의 화소에 의해 형성되어 있다. 박막 트랜지스터(511)은, 상기 실시예에서 나타낸 어느 한가지의 구조를 가지는 박막 트랜지스터를 적용할 수 있다. 또한, 여기에서는, 박막 트랜지스터(511)의 소스 또는 드레인 영역에 접속되어 있는 도전막(512)에 접속하도록 제 1 전극(513)이 설치되고, 상기 제 1 전극(513)의 단부를 덮도록 절연막(509)이 형성되어 있다. 절연막(509)은 복수의 화소에 있어서 격벽으로서 기능하고 있다.
절연막(509)으로서, 여기에서는, 포지티브형의 감광성 아크릴 수지막을 사용함으로써 형성한다. 또한, 커버리지를 양호하게 하기 위해, 절연막(509)은 해당 절연물(509)의 상단부 또는 하단부에 곡면이 형성되도록 설치한다. 예를 들면, 절연물(509)의 재료로서 포지티브형의 감광성 아크릴을 사용한 경우, 절연물(509)의 상단부에만 곡률 반경(0.2㎛∼3㎛)을 가지는 곡면을 갖게 하는 것이 바람직하다. 절연막(509)으로서는, 감광성의 빛에 의해 에쳔트에 불용해성이 되는 네가티브형, 또는 빛에 의해 에쳔트에 용해성이 되는 포지티브형 모두를 사용할 수 있다. 그 밖에도, 절연막(509)으로서 에폭시, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조시클로부텐 등의 유기 재료나 실록산 수지로 이루어지는 단층 또는 적층 구조로 설치할 수 있다. 또한, 상기 실시예에서 나타낸 바와 같이, 절연막(509)에 플라즈마 처리를 행하여, 상기 절연막(509)을 산화 또는 질화함으로써, 절연막(509)의 표면을 개질해서 치밀한 막을 얻는 것도 가능하다. 절연막(509)의 표면을 개질함으로써, 상기 절연막(509)의 강도가 향상되어 개구부 등의 형성시에 있어서의 크랙의 발생이나 에칭시의 막 감소 등의 물리적 대미지를 저감하는 것이 가능해진다. 또한, 절연막(509)의 표면이 개질됨으로써, 상기 절연막(509) 위에 설치되는 발광층(514)과의 밀착성 등의 계면특성이 향상된다.
또한, 도 15a 및 도 15b에 나타낸 반도체장치는, 제 1 전극(513) 위에 발광층(514)이 형성되고, 상기 발광층(514) 위에 제 2 전극(515)이 형성되어 있다. 이들 제 1 전극(513), 발광층(514) 및 제 2 전극(515)의 적층 구조에 의해 발광소자(516)가 설치되어 있다.
제 1 전극(513) 및 제 2 전극(515)은, 한쪽을 양극으로서 사용하고, 다른 쪽을 음극으로서 사용한다.
양극으로서 사용할 경우에는, 일함수가 큰 재료를 사용하는 것이 바람직하다. 예를 들면, ITO막, 규소를 함유한 인듐 주석 산화물막, 산화 인듐에 2∼20wt%의 산화아연(ZnO)을 혼합한 타겟을 사용해서 스퍼터법에 의해 형성한 투명 도전막, 산화아연(ZnO)막, 질화 티타늄 막, 크롬막, 텅스텐 막, Zn막, Pt막 등의 단층막 이외에, 질화 티타늄과 알루미늄을 주성분으로 하는 막과의 적층, 질화 티타늄 막과 알루미늄을 주성분으로 하는 막과 질화 티타늄 막과의 3층 구조 등을 사용할 수 있다. 이때, 적층 구조로 하면, 배선으로서의 저항도 낮고, 양호한 오믹콘택이 얻어 진다. 또한, 이 전극은 양극으로 기능시킬 수 있다.
음극으로서 사용할 경우에는 일함수가 작은 재료(Al, Ag, Li, Ca, 또는 이것들의 합금 MgAg, MgIn, AILi, CaF2, 또는 질화칼슘)을 사용하는 것이 바람직하다. 이때, 음극으로서 사용하는 전극을 투광성으로 할 경우에는, 전극으로서, 막 두께를 얇게 한 금속 박막과, 투명 도전막(ITO, 규소를 함유한 인듐 주석 산화물, 산화 인듐에 2∼20wt%의 산화아연(ZnO)을 혼합한 타겟을 사용해서 스퍼터링법에 의해 형성한 투명 도전막, 산화아연(ZnO) 등)과의 적층을 사용하는 것이 좋다.
여기에서는 제 1 전극(513)을 양극으로서 투광성을 가지는 ITO를 사용하고, 기판(501)측에서 빛을 추출하는 구조로 한다. 또한, 제 2 전극(515)에 투광성을 가지는 재료를 사용함으로써 대향기판(506)측에서 빛을 추출하는 구조로 하여도 되며, 또는 제 1 전극(513) 및 제 2 전극(515)을 투광성을 가지는 재료로 설치함으로써, 기판(501) 및 대향기판(506)의 양측에서 빛을 추출할 수 있는 구조(이 구조를 양면 사출로 부른다)로 하는 것도 가능하다.
또한, 발광층(514)은, 저분자계 재료, 중분자 재료(올리고머, 덴드리머를 포함한다), 또는 고분자(폴리머라고도 한다) 재료 등에 의한 단층 또는 적층 구조를, 증착 마스크를 사용한 증착법, 잉크젯법, 스핀 코트법 등의 다양한 방법에 의해 형성할 수 있다.
또한, 여기에서는 씰제(505)로 대향기판(506)을 기판(501)과 부착시킴으로써, 기판(501), 대향기판(506), 및 씰제(505)로 둘러싸인 공간(508)에 본 발명의 발광소자(516)가 구비된 구조로 되어 있다. 이때, 공간(508)에는, 불활성 기체(질소나 아르곤 등)가 충전되는 경우 이외에, 씰제(505)로 충전되는 구성도 포함하는 것으로 한다.
또한, 씰제(505)에는 에폭시계 수지를 사용하는 것이 바람직하다. 또한, 이들 재료는 가능한한 수분이나 산소를 투과하지 않는 재료인 것이 바람직하다. 또한, 대향기판(506)에 사용하는 재료로서 유리 기판이나 석영 기판 이외에, FRP(Fiberglass-Reinforced Plastics), PVF(polyvinyl fluoride), 마일러, 폴리에스테르 또는 아크릴 등으로 이루어진 플라스틱 기판을 사용할 수 있다. 대향기판(506)도 전술한 실시예에서 기술한 것과 마찬가지로 박막화하는 것이 가능하다. 또한, 박막화한 후에 표면처리를 행함으로써 보호막을 형성해도 되며, 여기에서는 대향기판(506)에 표면처리를 행해 보호막의 기능을 하는 절연막(526)을 설치한 예를 나타내고 있다. 또한, 미리 플라스틱 기판을 설치한 후에, 상기 실시예에서 나타낸 표면처리를 행함으로써 보호막의 기능을 하는 절연막(526)을 설치하는 것도 가능하다.
또한, 화소부를 가지는 반도체장치로서는, 상기한 바와 같이 화소부에 발광소자를 사용한 구성에 한정되지 않고, 화소부에 액정을 사용한 반도체장치도 포함된다. 화소부에 액정을 사용한 경우의 반도체장치를 도 16에 나타낸다.
도 16은, 액정을 화소부에 가지는 반도체장치의 일례를 나타내고 있다. 도전막(512) 및 제 1 전극(513)을 덮도록 설치된 배향막(521)과 대향기판(506)에 설치된 배향막(523)과의 사이에 액정(522)이 설치되어 있다. 또한, 제 2 전극(524)이 대향기판(506) 위에 설치되어 있다. 제 1 전극(513)과 제 2 전극(524) 사이에 설치된 액정에 가하는 전압을 제어해서 빛의 투과율을 제어함으로써 상의 표시를 행한다. 또한, 액정(522) 내부에 제 1 전극(513)과 제 2 전극(524) 사이의 거리(셀 갭)을 제어하기 위해서 구 형태의 스페이서(525)가 설치되어 있다. 이때, 박막 트랜지스터 510a, 510b 및 511로서는, 상기 실시예에서 나타낸 어느 한가지의 구조를 적용할 수 있다.
이와 같이, 본 실시예에서 나타낸 반도체장치는, 화소부를 발광소자로 설치해도 되며 액정으로 설치해도 된다.
다음에, 상기 화소부를 가지는 반도체장치의 이용 형태에 대해서 도면을 참조해서 설명한다.
상기 화소부를 가지는 반도체장치의 이용 형태로서, 비디오 카메라 또는 디지털 카메라 등의 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 네비게이션 시스템, 음향재생장치(카 오디오, 오디오 콤포넌트 등), 컴퓨터, 게임기기, 휴대정보단말(모바일 컴퓨터, 휴대전화기, 휴대형 게임기 또는 전자서적 등), 기록 매체 판독부를 구비한 화상재생장치(구체적으로는 디지털 다기능 디스크(DVD) 등의 기록 매체를 재생하고, 그 화상을 표시할 수 있는 디스플레이를 구비한 장치) 등의 전자기기를 들 수 있다. 그것들의 구체적인 예를 이하에 나타낸다.
도 17a은 TV 수상기로서, 프레임(2001), 지지대(2002), 표시부(2003), 스피커부(2004), 비디오 입력 단자(2005) 등을 포함한다. 상기 실시예 1 또는 2에 나타낸 구조를 표시부(2003)나 구동회로 등에 설치되는 박막 트랜지스터 등의 반도체 소자에 적용함으로써, TV 수상기를 제작할 수 있다.
도 17b은 디지털 카메라로서, 본체(2101), 표시부(2102), 수상부(2103), 조작 키(2104), 외부 접속 포트(2105), 셔터(2106) 등을 포함한다. 상기 실시예에 나타낸 구조 또는 제조방법을 표시부(2102)나 구동회로 등에 설치되는 박막 트랜지스터 등의 반도체 소자에 적용함으로써, 디지털 카메라를 제작할 수 있다.
도 17c은 컴퓨터로서, 본체(2201), 프레임(2202), 표시부(2203), 키보드(2204), 외부 접속 포트(2205), 포인팅 마우스(2206) 등을 포함한다. 상기 실시예에 나타낸 구조 또는 제조방법을 표시부(2203)나 구동회로 등에 설치되는 박막 트랜지스터 등의 반도체 소자에 적용함으로써, 컴퓨터를 제작할 수 있다.
도 17d은 모바일 컴퓨터로서, 본체(2301), 표시부(2302), 스위치(2303), 조작 키(2304), 적외선 포트(2305) 등을 포함한다. 상기 실시예에 나타낸 구조 또는 제조방법을 표시부(2302)나 구동회로 등에 설치되는 박막 트랜지스터 등의 반도체 소자에 적용함으로써, 모바일 컴퓨터를 제작할 수 있다.
도 17e은 기록 매체 판독부를 구비한 휴대형의 화상재생장치(DVD 재생장치 등)로서, 본체(2401), 프레임(2402), 표시부 A(2403), 표시부 B(2404), 기록 매체(DVD 등) 판독부(2405), 조작 키(2406), 스피커부(2407) 등을 포함한다. 표시부 A(2403)는 주로 화상정보를 표시하고, 표시부 B(2404)는 주로 문자정보를 표시한다. 상기 실시예에 나타낸 구조 또는 제조방법을 표시부 A(2403)나 표시부 B(2404)나 구동회로 등에 설치되는 박막 트랜지스터 등의 반도체 소자에 적용함으로써, 화상재생장치를 제작할 수 있다. 이때, 기록 매체를 구비한 화상재생장치에는 게임 기기 등도 포함된다.
도 17f은 비디오 카메라로서, 본체(2601), 표시부(2602), 프레임(2603), 외부접속 포트(2604), 리모트 콘트롤 수신부(2605), 수상부(2606), 배터리(2607), 음성입력부(2608), 조작 키(2609), 접안부(2610) 등을 포함한다. 상기 실시예에 나타낸 구조 또는 제조방법을 표시부(2602)나 구동회로 등에 설치되는 박막 트랜지스터 등의 반도체 소자에 적용함으로써, 비디오카메라를 제작할 수 있다.
도 17g은 휴대전화기로서, 본체(2701), 프레임(2702), 표시부(2703), 음성입력부(27040, 음성출력부(2705), 조작 키(27060, 외부 접속 포트(2707), 안테나(2708) 등을 포함한다. 상기 실시예에 나타낸 구조 또는 제조방법을 표시부(2703)나 구동회로에 설치되는 박막 트랜지스터 등의 반도체 소자에 적용함으로써, 휴대전화기를 제작할 수 있다.
또한, 본 발명의 반도체장치는, 기판을 박막화함으로써, 가요성을 가지는 상태로 할 수 있다. 이하에서, 화소부를 갖고, 또한 가요성을 가지는 반도체장치의 구체적인 예에 관해 도면을 참조해서 설명한다.
도18a은 디스플레이로서, 본체(4101), 지지대(4102), 표시부(4103)를 포함한다. 표시부(4103)는 가요성을 가지는 기판을 사용해서 형성되어 있고, 경량으로 초박형의 디스플레이를 실현할 수 있다. 또한, 표시부(4103)를 만곡시키는 것도 가능해서, 지지대(4102)로부터 떼어내서 만곡한 벽을 따라 디스플레이를 부착하는 것도 가능하다. 이렇게, 가요성을 가지는 디스플레이는, 플랫한 면은 물론 만곡된 부분에도 설치하는 것이 가능하게 되기 때문에, 여러가지 용도에 사용할 수 있다. 본 실시예 또는 상기 실시예에서 나타낸 가요성을 가지는 반도체장치를 표시부(4103)나 회로 등의 집적회로에 사용함으로써, 가요성을 가지는 디스플레이를 제작할 수 있다.
도 18b은 권취 가능한 디스플레이로서, 본체(4201), 표시부(4202)를 포함한다. 본체(4201) 및 표시부(4202)는 가요성을 가지는 기판을 사용해서 형성되어 있기 때문에, 디스플레이를 접거나, 말아 운반하는 것이 가능하다. 그 때문에, 디스플레이가 대형일 경우에도 접거나, 말아서 가방에 넣어서 운반할 수 있다. 본 실시예 또는 상기 실시예에서 나타낸 가요성을 가지는 반도체장치를 표시부(4202)나 회로 등의 집적회로에 사용함으로써, 가요성을 가지고, 경량, 초박형의 대형의 디스플레이를 제작할 수 있다.
도 18c은, 시이트형의 컴퓨터로서, 본체(4401), 표시부(4402), 키보드(4403), 터치 패드(4404), 외부 접속 포트(4405), 전원 플러그(4406) 등을 포함하고 있다. 표시부(4402)는 가요성을 가지는 기판을 사용해서 형성되어 있고, 경량으로 초박형의 컴퓨터를 실현할 수 있다. 또한, 본체(4401)의 부분에 수납 스페이스를 설치함으로써 표시부(4402)을 본체에 말아서 수납하는 것이 가능하다. 또한, 키 보트(4403)도 가요성을 가지도록 설치함으로써, 표시부(2402)와 마찬가지로 본체(4401)의 수납 스페이스에 말아서 수납할 수 있어, 운반이 편리해진다. 또한, 사용하지 않을 경우에도 접음으로써 장소를 차지하지 않고 수납하는 것이 가능해 진다. 본 실시예 또는 상기 실시예에서 나타낸 가요성을 가지는 반도체장치를 표시부(4402)나 회로 등의 집적회로에 사용함으로써, 가요성을 가지고, 경량, 초박형의 컴퓨터를 제작할 수 있다.
도18d은, 20인치∼80인치의 대형의 표시부를 가지는 표시장치이며, 본체(4300), 조작부인 키보드(4301), 표시부(4302), 스피커(4303) 등을 포함한다. 또한, 표시부(4302)는 가요성을 가지는 기판을 사용해서 형성되어 있고, 키보드(4301)를 분리하고 본체(4300)를 접거나 말아서 운반하는 것이 가능하다. 또한, 키보드(4301)외 표시부(4302)의 접속은 무선으로 행할 수 있어, 예를 들면, 만곡된 벽을 따라 본체(4300)를 부착하면서 키보드(4301)로 무선에 의해 조작할 수 있다. 이 경우, 표시부(4301)를 본 실시예 또는 상기 실시예에서 나타낸 가요성을 가지는 반도체장치를 표시부(4302)나 회로 등의 집적회로에 사용하는 것에 의해, 가요성을 가지고, 경량, 초박형의 대형표시장치를 제작할 수 있다.
도 18e은 전자 북으로, 본체(4501), 표시부(4502), 조작 키(4503) 등을 포함한다. 또한, 모뎀이 본체(4501)에 내장되어서 있어도 된다. 표시부(4502)는 가요성 기판을 사용해서 형성되어 있어, 구부리거나 말 수 있다. 그 때문에, 전자 북의 운반도 장소를 차지하지 않고 행할 수 있다. 더구나, 표시부(4502)는 문자 등의 정지화상은 물론 동영상도 표시하는 것이 가능하게 되어 있다. 본 실시예 또는 상기 실시예에서 나타낸 가요성을 가지는 반도체장치를 표시부(4502)나 회로 등의 집적회로에 사용함으로써, 가요성을 가지고, 경량, 초박형의 전자 북을 제작할 수 있다.
도 18f는 IC 카드로서, 본체(4601), 표시부(4602), 접속 단자(4603) 등을 포함한다. 표시부(4602)는 가요성 기판을 사용해서 경량, 초박형의 시이트 모양으로 되어 있기 때문에, 카드의 표면에 부착하여 형성할 수 있다. 또한, IC카드를 비접 촉으로 데이터의 수신을 행할 수 있을 경우에 외부에서 취득한 정보를 표시부(4602)에 표시하는 것이 가능하게 되어 있다. 본 실시예 또는 상기 실시예에서 나타낸 가요성을 가지는 반도체장치를 표시부(4602)나 회로 등의 집적회로에 사용함으로써, 가요성을 가지고, 경량, 초박형의 IC카드를 제작할 수 있다.
이상과 같이, 본 발명의 적용 범위는 극에 넓어, 모든 분야의 전자기기에 사용할 수 있다. 이때, 본 실시예는 상기 실시예와 자유롭게 조합해서 행할 수 있다.
본 출원은 2005년 6월 30일자 일본 특허청에 출원된 일본 특허출원 제 2005-192420에 기초한 것으로, 이 출원의 내용은 참조용으로 본 발명에 포함된다.
기판 위에 트랜지스터 등의 반도체 소자를 설치한 후에 해당 기판을 박막화 또는 제거함으로써 가요성을 가지는 반도체장치를 제작하는 경우에도, 기판의 박막화 또는 제거전 또는 기판의 박막화 후에 표면처리를 행해 기판에 보호막을 설치함으로써, 반도체 소자에 외부에서 침입하는 불순물 원소나 수분 등을 억제하여, 반도체장치의 특성에 악영향을 끼치는 것을 방지할 수 있다. 또한, 표면처리로서 고밀도 플라즈마 처리를 행함으로써, 반도체 소자가 설치된 기판에 표면처리를 행할 경우에도, 반도체 소자에 대한 대미지를 저감할 수 있다.

Claims (53)

  1. 기판에 질소 분위기하에서 플라즈마 처리를 행해 상기 기판의 적어도 한쪽 면을 질화함으로써, 상기 기판에 질화처리층을 형성하는 단계와,
    상기질화처리층 위에 소자군을 형성하는 단계와,
    상기 기판을 박막화하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제 1항에 있어서,
    상기 기판에 연삭처리 및 연마처리의 한쪽 또는 양쪽을 행하여 상기 기판을 박막화하는 것을 특징으로 하는 반도체장치의 제조방법.
  3. 제 1항에 있어서,
    상기 질소 분위기는, 질소와 희가스를 포함하는 분위기, NH3과 희가스를 포함하는 분위기, NO2과 희가스를 포함하는 분위기, 또는 N20과 희가스를 포함하는 분위기인 것을 특징으로 하는 반도체장치의 제조방법.
  4. 제 1항에 있어서,
    상기 플라즈마 처리는, 고주파를 사용해서 전자밀도가 1×1011cm-3 이상 1×1013cm-3 이하, 전자온도가 0.5eV 이상 1.5eV 이하의 조건하에서 행하는 것을 특징으로 하는 반도체장치의 제조방법.
  5. 제 4항에 있어서,
    상기 고주파로서 마이크로파를 사용하는 것을 특징으로 하는 반도체장치의 제조방법.
  6. 기판에 질소 분위기하에서 플라즈마 처리를 행해 상기 기판의 적어도 한쪽 면을 질화함으로써, 상기 기판에 질화처리층을 형성하는 단계와,
    상기 질화처리층 위에 소자군을 형성하는 단계와,
    상기 기판을 박막화하여 박막화된 기판을 형성하는 단계와,
    상기 박막화된 기판 및 상기 소자군을 덮도록 가요성을 가지는 필름으로 밀봉하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  7. 제 6항에 있어서,
    상기 기판에 연삭처리 및 연마처리의 한쪽 또는 양쪽을 행하여 상기 기판을 박막화하는 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제 6항에 있어서,
    상기 질소 분위기는, 질소와 희가스를 포함하는 분위기, NH3과 희가스를 포함하는 분위기, NO2과 희가스를 포함하는 분위기, 또는 N20과 희가스를 포함하는 분위기인 것을 특징으로 하는 반도체장치의 제조방법.
  9. 제 6항에 있어서,
    상기 플라즈마 처리는, 고주파를 사용해서 전자밀도가 1×1011cm-3 이상 1×1013cm-3 이하, 전자온도가 0.5eV 이상 1.5eV 이하의 조건하에서 행하는 것을 특징으로 하는 반도체장치의 제조방법.
  10. 제 9항에 있어서,
    상기 고주파로서 마이크로파를 사용하는 것을 특징으로 하는 반도체장치의 제조방법.
  11. 기판에 질소 분위기하에서 플라즈마 처리를 행해 상기 기판의 적어도 한쪽 면을 질화함으로써, 상기 기판에 질화처리층을 형성하는 단계와,
    상기 질화처리층 위에 소자군을 형성하는 단계와,
    상기 기판을 박막화하여 박막화된 기판을 형성하는 단계와,
    박막화된 상기 기판에 화학처리를 행해 박막화된 상기 기판을 제거함으로써, 상기 질화처리층을 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  12. 제 11항에 있어서,
    상기 기판에 연삭처리 및 연마처리의 한쪽 또는 양쪽을 행하여 상기 기판을 박막화하는 것을 특징으로 하는 반도체장치의 제조방법.
  13. 제 11항에 있어서,
    상기 질소 분위기는, 질소와 희가스를 포함하는 분위기, NH3과 희가스를 포함하는 분위기, NO2과 희가스를 포함하는 분위기, 또는 N20과 희가스를 포함하는 분위기인 것을 특징으로 하는 반도체장치의 제조방법.
  14. 제 11항에 있어서,
    상기 플라즈마 처리는, 고주파를 사용해서 전자밀도가 1×1011cm-3 이상 1×1013cm-3 이하, 전자온도가 0.5eV 이상 1.5eV 이하의 조건하에서 행하는 것을 특징으로 하는 반도체장치의 제조방법.
  15. 제 14항에 있어서,
    상기 고주파로서 마이크로파를 사용하는 것을 특징으로 하는 반도체장치의 제조방법.
  16. 기판에 질소 분위기하에서 플라즈마 처리를 행해 상기 기판의 적어도 한쪽 면을 질화함으로써, 상기 기판에 질화처리층을 형성하는 단계와,
    상기 질화처리층 위에 소자군을 형성하는 단계와,
    상기 기판을 박막화하여 박막화된 기판을 형성하는 단계와,
    박막화된 상기 기판에 화학처리를 행하여 박막화된 상기 기판을 제거함으로써, 상기 질화처리층을 노출시키는 단계와,
    상기 질화처리층 및 상기 소자군을 덮도록 가요성을 가지는 필름으로 밀봉하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  17. 제 16항에 있어서,
    상기 기판에 연삭처리 및 연마처리의 한쪽 또는 양쪽을 행하여 상기 기판을 박막화하는 것을 특징으로 하는 반도체장치의 제조방법.
  18. 제 16항에 있어서,
    상기 질소 분위기는, 질소와 희가스를 포함하는 분위기, NH3과 희가스를 포함하는 분위기, NO2과 희가스를 포함하는 분위기, 또는 N20과 희가스를 포함하는 분위기인 것을 특징으로 하는 반도체장치의 제조방법.
  19. 제 16항에 있어서,
    상기 플라즈마 처리는, 고주파를 사용해서 전자밀도가 1×1011cm-3 이상 1×1013cm-3 이하, 전자온도가 0.5eV 이상 1.5eV 이하의 조건하에서 행하는 것을 특징으로 하는 반도체장치의 제조방법.
  20. 제 19항에 있어서,
    상기 고주파로서 마이크로파를 사용하는 것을 특징으로 하는 반도체장치의 제조방법.
  21. 기판의 한쪽 면 위에 소자군을 형성하는 단계와,
    상기 기판을 박막화하여 박막화된 기판을 형성하는 단계와,
    박막화된 상기 기판에 질소 분위기하에서 플라즈마 처리를 행해 박막화된 상기 기판을 질화함으로써, 박막화된 상기 기판에 접하는 질화처리층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  22. 제 21항에 있어서,
    상기 기판에 연삭처리 및 연마처리의 한쪽 또는 양쪽을 행하여 상기 기판을 박막화 하는 것을 특징으로 하는 반도체장치의 제조방법.
  23. 제 21항에 있어서,
    상기 박막화된 기판 및 상기 소자군을 덮도록 가요성을 가지는 필름으로 밀봉하는 것을 특징으로 하는 반도체장치의 제조방법.
  24. 제 21항에 있어서,
    상기 질소 분위기는, 질소와 희가스를 포함하는 분위기, NH3과 희가스를 포함하는 분위기, NO2과 희가스를 포함하는 분위기, 또는 N20과 희가스를 포함하는 분위기인 것을 특징으로 하는 반도체장치의 제조방법.
  25. 제 21항에 있어서,
    상기 플라즈마 처리는, 고주파를 사용해서 전자밀도가 1×1011cm-3 이상 1×1013cm-3 이하, 전자온도가 0.5eV 이상 1.5eV 이하의 조건하에서 행하는 것을 특징으로 하는 반도체장치의 제조방법.
  26. 제 25항에 있어서,
    상기 고주파로서 마이크로파를 사용하는 것을 특징으로 하는 반도체장치의 제조방법.
  27. 기판에 불순물 원소를 도핑함으로써 상기 기판의 적어도 한쪽 면에 절연막을 형성하는 단계와,
    상기 절연막 위에 소자군을 형성하는 단계와,
    상기 기판을 박막화항 박막화된 기판을 형성하는 단계와,
    박막화된 상기 기판에 질소 분위기하에서 플라즈마 처리를 행해 박막화된 상기 기판의 한쪽 면을 질화함으로써, 박막화된 상기 기판에 접하는 질화처리층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  28. 제 27항에 있어서,
    상기 불순물 원소는 질소인 것을 특징으로 하는 반도체장치의 제조방법.
  29. 제 27항에 있어서,
    상기 기판에 연삭처리 및 연마처리의 한쪽 또는 양쪽을 행하여 상기 기판을 박막화하는 것을 특징으로 하는 반도체장치의 제조방법.
  30. 제 27항에 있어서,
    상기 박막화된 기판 및 상기 소자군을 덮도록 가요성을 가지는 필름으로 밀봉하는 것을 특징으로 하는 반도체장치의 제조방법.
  31. 제 27항에 있어서,
    상기 질소 분위기는, 질소와 희가스를 포함하는 분위기, NH3과 희가스를 포함하는 분위기, NO2과 희가스를 포함하는 분위기, 또는 N20과 희가스를 포함하는 분위기인 것을 특징으로 하는 반도체장치의 제조방법.
  32. 제 27항에 있어서,
    상기 플라즈마 처리는, 고주파를 사용해서 전자밀도가 1×1011cm-3 이상 1×1013cm-3 이하, 전자온도가 0.5eV 이상 1.5eV 이하의 조건하에서 행하는 것을 특징으로 하는 반도체장치의 제조방법.
  33. 제 32항에 있어서,
    상기 고주파로서 마이크로파를 사용하는 것을 특징으로 하는 반도체장치의 제조방법.
  34. 기판에 질소 분위기하에서 플라즈마 처리를 행해 상기 기판의 적어도 한쪽 면을 질화함으로써, 상기 기판에 제 1 질화처리층을 형성하는 단계와,
    상기 제 1 질화 처리층 위에 소자군을 형성하는 단계와,
    상기 기판을 박막화하여 박막화된 기판을 형성하는 단계와,
    박막화된 상기 기판에 질소 분위기하에서 플라즈마 처리를 행해 박막화된 상기 기판의 한쪽 면을 질화함으로써, 박막화된 상기 기판에 접하는 제 2 질화처리층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  35. 제 34항에 있어서,
    상기 기판에 연삭처리 및 연마처리의 한쪽 또는 양쪽을 행하여 상기 기판을 박막화하는 것을 특징으로 하는 반도체장치의 제조방법.
  36. 제 34항에 있어서,
    상기 박막화된 기판 및 상기 소자군을 덮도록 가요성을 가지는 필름으로 밀봉하는 것을 특징으로 하는 반도체장치의 제조방법.
  37. 제 34항에 있어서,
    상기 질소 분위기는, 질소와 희가스를 포함하는 분위기, NH3과 희가스를 포함하는 분위기, NO2과 희가스를 포함하는 분위기, 또는 N20과 희가스를 포함하는 분위기인 것을 특징으로 하는 반도체장치의 제조방법.
  38. 제 34항에 있어서,
    상기 플라즈마 처리는, 고주파를 사용해서 전자밀도가 1×1011cm-3 이상 1×1013cm-3 이하, 전자온도가 0.5eV 이상 1.5eV 이하의 조건하에서 행하는 것을 특징으로 하는 반도체장치의 제조방법.
  39. 제 38항에 있어서,
    상기 고주파로서 마이크로파를 사용하는 것을 특징으로 하는 반도체장치의 제조방법.
  40. 기판에 질소 분위기하에서 플라즈마 처리를 행해 상기 기판의 적어도 한쪽 면을 질화함으로써, 상기 기판에 질화처리층을 형성하는 단계와,
    상기 질화처리층 위에 소자군을 형성하는 단계와,
    상기 기판을 제거해서 상기 질화처리층을 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  41. 제 40항에 있어서,
    적어도 화학처리를 행하여 상기 기판을 제거하는 것을 특징으로 하는 반도체장치의 제조방법.
  42. 제 40항에 있어서,
    상기 소자군을 덮도록 가요성을 가지는 필름으로 밀봉하는 것을 특징으로 하는 반도체장치의 제조방법.
  43. 제 40항에 있어서,
    상기 질소 분위기는, 질소와 희가스를 포함하는 분위기, NH3과 희가스를 포함하는 분위기, NO2과 희가스를 포함하는 분위기, 또는 N20과 희가스를 포함하는 분위기인 것을 특징으로 하는 반도체장치의 제조방법.
  44. 제 40항에 있어서,
    상기 플라즈마 처리는, 고주파를 사용해서 전자밀도가 1×1011cm-3 이상 1×1013cm-3 이하, 전자온도가 0.5eV 이상 1.5eV 이하의 조건하에서 행하는 것을 특징으로 하는 반도체장치의 제조방법.
  45. 제 44항에 있어서,
    상기 고주파로서 마이크로파를 사용하는 것을 특징으로 하는 반도체장치의 제조방법.
  46. 기판에 질소 원자로 도핑을 행하여 상기 기판의 적어도 한쪽 면을 질화함으로써, 상기 기판에 질화처리층을 형성하는 단계와,
    상기 질화처리층 위에 소자군을 형성하는 단계와,
    상기 기판을 박막화하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  47. 제 46항에 있어서,
    상기 기판에 연삭처리 및 연마처리의 한쪽 또는 양쪽을 행하여 상기 기판을 박막화하는 것을 특징으로 하는 반도체장치의 제조방법.
  48. 기판에 질소 원자로 도핑을 행하여 상기 기판의 적어도 한쪽 면을 질화함으로써, 상기 기판에 질화처리층을 형성하는 단계와,
    상기 질화처리층 위에 소자군을 형성하는 단계와,
    상기 기판을 박막화하여 박막화된 기판을 형성하는 단계와,
    상기 박막화된 기판과 상기 소자군을 덮도록 가요성 필름으로 밀봉하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  49. 제 48항에 있어서,
    상기 기판에 연삭처리 및 연마처리의 한쪽 또는 양쪽을 행하여 상기 기판을 박막화하는 것을 특징으로 하는 반도체장치의 제조방법.
  50. 기판에 질소 원자로 도핑을 행하여 상기 기판의 적어도 한쪽 면을 질화함으로써, 상기 기판에 질화처리층을 형성하는 단계와,
    상기 질화처리층 위에 소자군을 형성하는 단계와,
    상기 기판을 박막화하여 박막화된 기판을 형성하는 단계와,
    상기 막박화된 기판에 화학처리를 행하여 박막화된 기판을 제거함으로써 상기 질화처리층을 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  51. 제 50항에 있어서,
    상기 기판에 연삭처리 및 연마처리의 한쪽 또는 양쪽을 행하여 상기 기판을 박막화하는 것을 특징으로 하는 반도체장치의 제조방법.
  52. 기판에 질소 원자로 도핑을 행하여 상기 기판의 적어도 한쪽 면을 질화함으로써, 상기 기판에 질화처리층을 형성하는 단계와,
    상기 질화처리층 위에 소자군을 형성하는 단계와,
    상기 기판을 박막화하여 박막화된 기판을 형성하는 단계와,
    상기 막박화된 기판에 화학처리를 행하여 박막화된 기판을 제거함으로써 상기 질화처리층을 노출시키는 단계와,
    상기 질화처리층과 상기 소자군을 덮도록 가요성 필름으로 밀봉하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  53. 제 52항에 있어서,
    상기 기판에 연삭처리 및 연마처리의 한쪽 또는 양쪽을 행하여 상기 기판을 박막화하는 것을 특징으로 하는 반도체장치의 제조방법.
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