KR101139369B1 - 반도체 디바이스의 제조 방법, 반도체 디바이스 및 기판 처리 장치 - Google Patents

반도체 디바이스의 제조 방법, 반도체 디바이스 및 기판 처리 장치 Download PDF

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유지 다케바야시
히로히사 야마자키
사다요시 호리이
히데하루 이타타니
아리토 오가와
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가부시키가이샤 히다치 고쿠사이 덴키
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Abstract

고유전율 및 고온 상태로 안정된 캐패시터 절연막의 형성을 실현한다. 기판 상에 제1 원소를 포함하며 비정질(非晶質)인 제1 절연막을 형성하는 제1 공정; 상기 제1 원소와는 다른 제2 원소를 상기 제1 절연막에 첨가하여 비정질인 제2 절연막을 형성하는 제2 공정; 및 상기 제2 절연막을 소정의 어닐링 온도로 어닐링하여 제3 절연막에 상전이(相轉移)시키는 제3 공정을 포함하고, 상기 어닐링 온도에 따라서 상기 제2 원소의 첨가 농도를 제어한다.

Description

반도체 디바이스의 제조 방법, 반도체 디바이스 및 기판 처리 장치{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE, SEMICONDUCTOR DEVICE, AND SUBSTRATE PROCESSING APPARATUS}
본 발명은 반도체 디바이스의 제조 방법, 반도체 디바이스 및 기판 처리 장치에 관한 것으로, 특히 처리 대상이 되는 기판에 금속 산화막을 형성할 때에 유효한 반도체 디바이스의 제조 방법, 반도체 디바이스 및 기판 처리 장치에 관한 것이다.
최근, 반도체 디바이스의 고밀도화에 따라, 디바이스를 형성할 때의 절연막에 관해서도, 보다 얇은 막이 요구되어 왔다. 그러나, 절연막을 얇게 하면 터널 전류가 흐르기 때문에, 실효적으로는 얇게 하여도 실제로는 터널 효과가 생기지 않는 두께로 하고 싶다는 요구가 있어, 캐패시터 재료로서는 유전율이 큰 하프늄 산화막이나 지르코늄 산화막 등의 고유전율 금속 산화물에 주목하고 있다. 예컨대, 실리콘 산화막으로 1.6nm의 두께의 막을 형성하고자 하는 경우는 전기적 제약이 곤란하나, 고유전율 막인 하프늄 산화막이면 4.5nm의 두께로 동등한 유전율을 얻을 수 있다. 이와 같이, 90nm～50nm급 DRAM 소자의 캐패시터를 중심으로 한 절연막으로서, 고유전율 막인 하프늄 산화막이나 지르코늄 산화막의 채용이 가능해진다. 고유전율 막의 형성 방법으로서는, 요부(凹部) 매립성, 스텝 커버리지(step coverage)성이 뛰어난 ALD(Atomoic Layer Deposition) 성막(成膜) 방법이 있다.
하프늄 산화막이나 지르코늄 산화막의 성막에 있어서는, 금속 원료로서 테트라키스에틸메틸아미노하프늄(TEMAH: Hf[N(CH3)(C2H5)]4)이나 테트라키스에틸메틸아미노지르코늄(TEMAZ: Zr[N(CH3)(C2H5)]4)등의 아미드(amide) 화합물이 주로 이용된다. 산화제로서는 H2O나 O3을 이용할 수 있으나, 막 특성이 뛰어나기 때문에 최근에는 O3가 주로 이용된다. ALD 성막에 있어서는 금속 재료인 TEMAH 또는 TEMAZ와 산화제인 O3을 교호적(交互的)으로 반응실에 공급함에 따라 성막을 수행한다.
1. 일본 특허 공개 공보 특개 2005-259966호 2. 일본 특허 공개 공보 특개 2006-66587호
그러나, 50nm급 이하의 DRAM 소자의 캐패시터를 형성하는 경우, 종래의 성막방법에 의해 형성된 하프늄 산화막이나 지르코늄 산화막에서는, 유전율의 부족에 의해 전극의 면적을 늘릴 필요가 있어, 프로세스의 난이도를 올려, 결과적으로 스루풋(throughput)이 악화되거나, 원료 소비량의 증대에 의해 제조 비용이 증대하여 CoO(Cost of Ownership: 1장당 제조 비용)의 악화를 초래하는 경우가 있다. 이들의 종래 기술의 하나의 예로서 특허문헌 1, 특허문헌 2가 있다.
따라서, 본 발명의 주 목적은, 상기 문제를 해결하고, 고유전율 및 고온에서 안정된 캐패시터 절연막을 형성하는 반도체 디바이스의 제조 방법 및 그 막을 구비한 반도체 디바이스를 제공하는 것이다.
본 발명의 일 형태에 따르면, 기판 상에 제1 원소를 포함하며 비정질(非晶質)인 제1 절연막을 형성하는 제1 공정; 상기 제1 원소와는 다른 제2 원소를 상기 제1 절연막에 첨가하여 비정질인 제2 절연막을 형성하는 제2 공정; 및 상기 제2 절연막을 소정의 어닐링 온도로 어닐링하여 제3 절연막에 상전이(相轉移)시키는 제3 공정을 포함하고, 상기 어닐링 온도에 따라서 상기 제2 원소의 첨가 농도를 제어하는 반도체 디바이스의 제조 방법이 제공된다.
본 발명의 다른 형태에 따르면, 기판 상에 형성된 하전극(下電極) 상에, 캐패시터의 절연막으로서 루틸(rutile)형의 티타늄 산화막을 형성하는 반도체 디바이스의 제조 방법으로서, 상기 티타늄 산화막의 결정 격자의 크기와 실질적으로 동일한 크기의 결정 격자를 포함하는 절연막을 상기 티타늄 산화막의 하지막(下地膜)으로서 형성하는 반도체 디바이스의 제조 방법이 제공된다.
본 발명의 또 다른 형태에 따르면, 상기 하전극은 티타늄 질화막으로서, 상기 티타늄 산화막의 하지막으로서 입방정계(立方晶系)의 하프늄 알루미늄 산화막(HfAlO) 또는 지르코늄 알루미늄 산화(ZrAlO) 막을 형성하는 반도체 디바이스의 제조 방법이 제공된다.
본 발명의 또 다른 형태에 따르면, 기판 상에 형성된 티타늄 질화막 하전극, 상기 티타늄 질화막의 바로 위에 형성된 입방정계의 하프늄 알루미늄 산화막 또는 지르코늄 알루미늄 막 및 상기 하프늄 알루미늄 산화막 또는 지르코늄 알루미늄 막의 바로 위에 형성된 티타늄 산화막을 포함하는 반도체 디바이스가 제공된다.
본 발명의 또 다른 형태에 따르면, 기판을 수용하는 처리실, 상기 기판을 가열하는 가열계, 상기 처리실 내에 제1 원소를 포함하는 제1 원료 가스를 공급하는 제1 원료 가스 공급계, 상기 처리실 내에 상기 제1 원소와는 다른 제2 원소를 포함하는 제2 원료 가스를 공급하는 제2 원료 가스 공급계, 상기 처리실 내에 상기 제1 원소 및 상기 제2 원소와 반응하는 제3 원소를 포함하는 반응 가스를 공급하는 반응 가스 공급계 및 상기 가열계, 상기 제1 원료 가스 공급계, 상기 제2 원료 가스 공급계 및 상기 제3 원료 가스 공급계를 제어하는 제어부를 포함하며, 상기 제어부는, 상기 가열계, 상기 제1 원료 가스 공급계, 상기 제2 원료 가스 공급계 및 상기 제3 원료 가스 공급계를 제어하고, 상기 처리실 내에 상기 제1 원료 가스와 상기 반응 가스를 교호적으로 공급하는 것으로 형성되는 비정질의 제1 절연막 및 상기 처리실 내에 상기 제2 원료 가스와 상기 반응 가스를 교호적으로 공급하는 것으로 형성되는 비정질의 제2 절연막을 교호적으로 기판 상에 적층하여 비정질의 적층막을 형성하고, 또한 상기 적층막 중의 상기 제2 절연막의 함유 비율에 따른 가열 온도로 상기 적층막을 가열하여 입방정계로 상전이 시키는 기판 처리 장치가 제공된다.
본 발명에 따르면, 절연막의 형성에 있어서, 스루풋(throughput)이 악화되거나 CoO가 악화되는 것을 미연에 회피할 수 있다.
도 1은 본 실시 형태에서 바람직하게 이용할 수 있는 기판 처리 장치의 개략적인 구성을 나타내는 경사투시도이다.
도 2는 본 실시 형태에서 바람직하게 이용할 수 있는 처리로(處理爐)의 일례와 그에 따른 부품의 개략구성도이며, 특히 처리로 부분을 종단면(縱斷面)으로 도시하는 도면이다.
도 3은 하프늄 산화막의 결정 구조의 개략도이다.
도 4는 하프늄 산화막의 상전이에 따른 표면적의 변화를 나타내는 모식도이다.
도 5는 본 실시 형태에 있어서의 DRAM 소자의 형성 플로우를 개략적으로 도시하는 도면이다.
도 6은 본 실시 형태의 알루미늄 산화막의 성막 시퀀스에 있어서의 가스 공급의 타이밍을 나타내는 도면이다.
도 7은 본 실시 형태의 하프늄 산화막의 성막 시퀀스에 있어서의 가스 공급의 타이밍을 나타내는 도면이다.
도 8은 본 실시 형태의 하프늄 알루미늄 산화막의 성막 시퀀스에 있어서의 가스 공급의 타이밍을 나타내는 도면이다.
도 9는 본 실시 형태로 바람직하게 이용할 수 있는 처리로의 일례와 그에 따른 부품의 개략구성도이며, 특히 처리로 부분을 종단면으로 도시하는 도면이다.
도 10은 본 실시 형태의 티타늄 산화막의 성막 시퀀스에 있어서의 가스 공급의 타이밍을 나타내는 도면이다.
도 11은 제1 실시 형태에 있어서의 DRAM 소자의 구성을 나타내는 모식도이다.
도 12는 제2 실시 형태에 있어서의 DRAM 소자의 구성을 나타내는 모식도이다.
도 13은 제3 실시 형태에 있어서의 DRAM 소자의 구성을 나타내는 모식도이다.
도 14는 제4의 실시 형태에 있어서의 DRAM 소자의 구성을 나타내는 모식도이다.
도 15는 본 실시 형태에 있어서의 알루미늄 산화막 및 하프늄 알루미늄 산화막의 형성 공정을 각각 설명하는 도면이다.
<본 발명의 제1 실시 형태>
이하, 본 발명의 일 실시 형태인 제1 실시 형태에 대해서 도면을 참조하면서 설명한다.
[장치 전체 구성]
본 발명을 실시하기 위한 형태에 있어서, 기판 처리 장치는, 일례로, 반도체장치(IC)의 제조 방법에 있어서의 처리 공정을 실시하는 반도체 제조 장치로서 구성되어 있다. 또한, 이하의 설명에서는, 기판 처리 장치로서 기판에 산화, 확산 처리나 CVD 처리 등을 수행하는 종형(縱型)의 장치를 적용한 경우에 대해서 서술한다. 도 1은, 본 발명의 일 실시 형태에서 바람직하게 이용할 수 있는 기판 처리 장치의 경사 투시도로서 도시되어 있다. 또한, 본 발명은, 본 실시 형태에 따른 기판 처리 장치에 한정되지 않고, 매엽식(枚葉式), 핫월(Hot Wall)형, 콜드월(Cold Wall)형의 처리로를 포함하는 기판 처리 장치에도 바람직하게 적용할 수 있다.
도 1에 도시되는 바와 같이, 기판 처리 장치(101)에서는, 실리콘 등의 재료로 구성되는 웨이퍼(200)를 수납한 웨이퍼 캐리어로서의 카세트(110)가 이용된다. 기판 처리 장치(101)는 광체(111, 筐體)를 구비하고 있다. 광체(111)의 정면벽의 하방(下方)에는 메인터넌스 가능하도록 설치된 개구부(開口部)로서의 정면 메인터넌스　구(口)가 개설(開設)되어 있다. 정면 메인터넌스 구에는 개폐 가능한 정면 메인터넌스 문이 세워져 붙어 있다.
메인터넌스 문에는, 카세트 반입 반출구가 광체(111) 내외를 연통하도록 개설되고 있고, 카세트 반입 반출구(112)는 프론트 셔터(113)에 의해 개폐되도록 되어 있다.
카세트 반입 반출구의 광체(111) 내측에는 카세트 스테이지(114)가 설치되어 있다. 카세트(110)는, 공장 내 반송 장치(미도시)에 의해서, 카세트 스테이지(114) 상에 반입되거나, 카세트 스테이지(114) 상에서 반출되도록 되어 있다.
카세트 스테이지(114)는, 공장 내 반송 장치에 의해서, 카세트(110) 내에서 웨이퍼(200)가 수직 자세를 보지(保持)하고, 카세트(110)의 웨이퍼 출입구가 상방을 향하도록 재치(載置)된다. 카세트 스테이지(114)는, 카세트(110)를 광체(111) 후방으로 오른쪽 종(縱)방향으로 90°회전하고, 카세트(110) 내의 웨이퍼(200)가 수평 자세가 되며, 카세트(110)의 웨이퍼 출입구가 광체(111) 후방을 향하도록 동작가능하게 구성되어 있다.
광체(111) 내의 전후 방향의 대략 중앙 하부에는, 카세트 선반(105)이 설치되어 있다. 카세트 선반(105)은 복수단(複數段) 복수열(複數列)에 걸쳐 복수 개의 카세트(110)를 보관하도록 구성되어 있다. 카세트 선반(105)에는 웨이퍼 이재(移載) 기구(125)의 반송 대상이 되는 카세트(110)가 수납되는 이재 선반(123)이 설치되어 있다. 또한, 카세트 스테이지(114)의 상방에는 예비 카세트 선반(107)이 설치되어 있어, 예비의 카세트(110)를 보관하도록 구성되어 있다.
카세트 스테이지(114)와 카세트 선반(105)과의 사이에는 카세트 반송 장치(118)가 설치되어 있다. 카세트 반송 장치(118)는, 카세트(110)를 보지한 채 승강 가능한 카세트 엘리베이터(118a)와, 반송 기구로서의 카세트 반송 기구(118b)로 구성되어 있다. 카세트 반송 장치(118)는, 카세트 엘리베이터(118a)와 카세트 반송 기구(118b)와의 연속 동작에 의해서, 카세트(110)를 카세트 스테이지(114)와 카세트 선반(105)과 예비 카세트 선반(107)과의 사이에서 반송하도록 되어 있다.
카세트 선반(105)의 후방에는 웨이퍼 이재 기구(125)가 설치되어 있다. 웨이퍼 이재 기구(125)는, 웨이퍼(200)를 수평 방향으로 회전 내지 직동(直動) 가능한 웨이퍼 이재 장치(125a)와, 웨이퍼 이재 장치(125a)를 승강시키기 위한 웨이퍼 이재 장치 엘리베이터(125b)로 구성되어 있다. 웨이퍼 이재 장치 엘리베이터(125b)는 내압 광체(111)의 우측 단부에 설치되어 있다. 웨이퍼 이재 기구(125)는, 웨이퍼 이재 장치(125a)와 웨이퍼 이재 장치 엘리베이터(125b)와의 연속 동작에 의해서, 웨이퍼 이재 장치(125a)의 트위저(125c)로 웨이퍼(200)를 픽업하여 그 웨이퍼(200)를 보트(217)에 장전(차징)하거나, 보트(217)로부터 탈장(디스차징)하도록 구성되어 있다.
도 1에 도시되는 바와 같이, 광체(111)의 후부(後部) 상방에는 처리로(202)가 설치되어 있다. 처리로(202)의 하단부는 노구(爐口) 셔터(147)에 의해 개폐되도록 구성되어 있다.
처리로(202)의 하방에는 보트(217)를 처리로(202)에 승강시키기 위한 보트 엘리베이터(115)가 설치되어 있다. 보트 엘리베이터(115)에는 연결구(連結具)로서의 암(128)이 연결되어 있고, 암(128)에는 덮개로서의 씰 캡(219)이 수평으로 설치되어 있다. 씰 캡(219)은 보트(217)를 수직으로 지지하는 것으로서, 처리로(202)의 하단부를 폐색(閉塞) 가능하도록 구성되어 있다.
보트(217)는 복수의 보지 부재를 구비하고 있고, 복수 매(예컨대 50～150매 정도)의 웨이퍼(200)를 그 중심을 맞추어서 수직 방향으로 정렬시킨 상태로, 각각 수평으로 보지되도록 구성되어 있다.
도 1에 도시되는 바와 같이, 카세트 선반(105)의 상방에는, 청정화한 분위기인 클린 에어를 공급하는 클린 유닛(134a)이 설치되어 있다. 클린 유닛(134a)은, 공급 팬 및 방진(防塵) 필터로 구성되어 있고, 클린 에어를 광체(111)의 내부에 유통시키도록 구성되어 있다.
웨이퍼 이재 장치 엘리베이터(125b) 및 보트 엘리베이터(115) 측과 반대측인 광체(111)의 좌측 단부에도, 클린 에어를 공급하는 클린 유닛(미도시)이 설치되어 있다. 해당 클린 유닛도 클린 유닛(134a)과 마찬가지로 공급 팬 및 방진 필터로 구성되어 있다. 해당 클린 유닛으로부터 공급된 클린 에어는 웨이퍼 이재 장치(125a), 보트(217) 등의 근방을 흘러서 통과하고, 그 후에 광체(111)의 외부로 배기되도록 되어 있다.
다음으로, 기판 처리 장치(101)의 동작에 대해서 설명한다.
도 1에 도시되는 바와 같이, 카세트(110)가 카세트 스테이지(114)에 공급되는 것에 앞서, 카세트 반입 반출구가 프론트 셔터에 의해서 개방된다. 그 후, 카세트(110)는 카세트 반입 반출구로부터 카세트 스테이지(114) 상에 반입된다. 이 때, 카세트(110) 내의 웨이퍼(200)는 수직 자세로 보지되어, 카세트(110)의 웨이퍼 출입구가 상방향을 향하게 재치된다.
그 후, 카세트(110)는, 카세트 스테이지(114)에 의해서, 카세트(110) 내의 웨이퍼(200)가 수평 자세가 되고, 카세트(110)의 웨이퍼 출입구가 광체(111)의 후방을 향하도록, 우측 종방향으로 90°회전된다.
다음으로, 카세트(110)는, 카세트 선반(105) 내지 예비 카세트 선반(107)의 지정된 선반 위치에 카세트 반송 장치(118)에 의해 자동적으로 반송되어서 수도(受渡)되고, 일시적으로 보관된 후, 카세트 선반(105) 내지 예비 카세트 선반(107)으로부터 카세트 반송 장치(118)에 의해 이재 선반(123)에 이재되거나, 직접 이재 선반(123)에 반송된다.
카세트(110)가 이재 선반(123)에 이재되면, 웨이퍼(200)는 카세트(110)로부터 웨이퍼 이재 장치(125a)의 트위저(125c)에 의해서 웨이퍼 출입구를 통하여 픽업되어, 이재실(124)의 후방에 있는 보트(217)에 장전(차징)된다. 보트(217)에 웨이퍼(200)를 수도된 웨이퍼 이재 장치(125a)는 카세트(110)로 되돌아가고, 다음 웨이퍼(200)를 보트(217)에 장전한다.
미리 지정된 매수(枚數)의 웨이퍼(200)가 보트(217)에 장전되면, 노구 셔터(147)에 의해 닫혀 있던 처리로(202)의 하단부가, 노구 셔터(147)에 의해 개방된다. 이어서, 웨이퍼(200) 군(群)을 보지한 보트(217)는, 씰 캡(219)이 보트 엘리베이터(115)에 의해 상승됨에 따라, 처리로(202) 내로 반입(로딩)된다.
로딩 후는, 처리로(202)에서 웨이퍼(200)에 임의의 처리(후술 참조)가 실시된다. 처리 후는, 상기와 반대의 순서로, 카세트(110) 및 웨이퍼(200)가 광체(111)의 외부로 반출된다.
[처리로 구성]
도 2는, 도 1에 도시되는 기판 처리 장치의 종형 처리로의 개략 단면도이다.
가열계(가열 장치)인 히터(207)의 내측에, 기판인 웨이퍼(200)를 처리하는 반응 용기로서의 반응관(203)이 설치되어 있다. 반응관(203)의 하단에는, 예컨대 스텐레스 등으로 이루어진 매니폴드(209)가 계합(係合)되어 있다. 반응관(203)의 하단부 및 매니폴드(209)의 상부 개구 단부에는 각각 링 형상의 플랜지(flange)가 설치되어 있다. 이들의 플랜지 사이에는 기밀 부재[이하 O링(220)]가 배치되어, 양자 사이에는 기밀하게 씰링되어 있다. 또한, 매니폴드(209)의 하단 개구는, 덮개인 씰 캡(219)에 의해서, 기밀 부재인 O링(220)을 개재하여 기밀히 폐색되도록 구성되어 있다. 또한, 매니폴드(209)는, 보지 부재[이하 히터 베이스(251)]에 의해 고정되어 있다.
적어도, 히터(207), 반응관(203), 매니폴드(209) 및 씰 캡(219)에 의해 처리로(202)가 형성되어 있다. 또한, 반응관(203), 매니폴드(209) 및 씰 캡(219)에 의해 처리실(201)이 형성되어 있다.
씰 캡(219)에는 보트 지지대(218)를 개재하여 기판 보지 부재(기판 보지 수단)인 보트(217)가 입설(立設)되어 있다. 보트 지지대(218)는, 보트(217)를 보지하는 보지체로서 구성되어 있다. 보트(217)는 처리실(201) 내에 하방에서 반입된다. 보트(217)에는, 뱃치 처리되는 복수의 웨이퍼(200)가 수평 자세로 관축(管軸) 방향으로 다단으로 적재된다. 상술한 히터(207)는, 처리실(201)에 삽입된 웨이퍼(200)를 소정의 온도로 가열한다.
매니폴드(209)에는, 처리실(201) 내에 복수 종류, 여기서는 3종류의 가스를 공급하는 공급 경로로서의 3개의 가스 공급관(232a, 232b, 232c)이 설치되어 있다. 가스 공급관(232a, 232b, 232c)은, 매니폴드(209)의 하방 측벽을 관통하여 설치되어 있다. 가스 공급관(232a)의 하류단(下流端)과 가스 공급관(232b)의 하류단은, 처리실(201) 내의 하부에서 합류하고, 수직 방향으로 연재(延在)하는 1개의 다공 노즐(233)의 상류단(上流端)에 연통하고 있다. 2개의 가스 공급관(232a, 232b)과, 다공 노즐(233)로서 후술하는 합류 타입 가스 공급 노즐(233)이 형성되어 있다. 또한, 가스 공급관(232c)의 하류단은, 처리실(201) 내의 하부에서, 수직방향으로 연재하는 별도의 다공 노즐(234)의 상류단에 단독으로 연통하고 있다. 1개의 가스 공급관(232c)과, 다공 노즐(234)로서 후술하는 분리 타입 가스 공급 노즐(234)이 형성되어 있다. 이와 같이, 처리실(201) 내에는, 합류 타입 가스 공급 노즐(233)과 분리 타입 가스 공급 노즐(234)의 2개의 가스 공급 노즐이 설치되어 있다.
가스 공급관(232a)으로부터는, 제2 원소인 알루미늄(Al)을 포함하는 제2 원료 가스로서, 예컨대 트리메틸알루미늄[TMA:(CH3)3Al]가스가 공급되도록 구성되어 있다. 가스 공급관(232a)에는, 상류측부터의 순으로, 예컨대 He, Ne, Ar, N2등의 캐리어 가스(불활성 가스)를 공급하는 미도시의 캐리어 가스 공급원, 유량 제어 장치(유량 제어 수단)인 매스 플로우 콘트롤러(241a), 개폐 밸브인 밸브(252), 상온에서 액체의 TMA를 저류(貯留)하는 TMA 용기(260), 개폐 밸브인 밸브(250)가 설치되어 있다. 또한, TMA 용기(260)보다 상류측의 가스 공급관(232a)은, 미도시의 캐리어 가스 공급원으로부터 공급된 캐리어 가스를 TMA 용기(260) 내에 공급하는 캐리어 가스 공급관으로서 구성되어 있다. 또한, TMA 용기(260)보다 하류측의 가스 공급관(232a)는, TMA 용기(260)에서 발생시킨 TMA가스를, 상술(上述)한 합류 타입 가스 공급 노즐(233)을 통하여 처리실(201) 내에 공급하도록 구성되어 있다. 또한, TMA 용기(260)로부터 매니폴드(209) 까지의 가스 공급관(232a)에는, 히터(281)가 설치되어 있다. 히터(281)는, 가스 공급관(232a) 안을 예컨대 50～60℃로 유지하도록 구성되어 있다. 합류 타입 가스 공급 노즐(233)은, TMA의 분해 온도 이상의 영역에 그 상부가 연재되어 있다. 그러나, 가스 공급관(232a)이 처리실(201) 내에서 가스 공급관(232b)과 합류하고 있는 부분은, TMA의 분해 온도 미만의 영역이며, 웨이퍼(200) 및 웨이퍼(200) 부근의 온도보다도 낮은 온도의 영역이다. 주로, 가스 공급관(232a), 미도시의 캐리어 가스 공급원, 매스 플로우 콘트롤러(241a), 밸브(252), TMA 용기(260), 밸브(250), 다공 노즐(233), 히터(281)에 의해서, 처리실(201) 내에 제2 원소를 포함하는 제2 원료 가스를 공급하는 제2 원료 가스 공급계가 구성된다.
가스 공급관(232b)으로부터는, 제3 원소로서의 산소(O)를 포함하는 반응 가스로서, 예컨대 O3가스가 공급되도록 구성되어 있다. 제3 원소(O)는, 제2 원소로서의 알루미늄 및 후술하는 제1 원소로서의 하프늄(Hf) 또는 지르코늄(Zr) 모두와도 다른 원소이며, 이들과 각각 반응하는 원소이다. 가스 공급관(232b)에는, 상류측부터의 순으로, O3가스를 공급하는 O3가스 공급원, 유량 제어 장치(유량 제어 수단)인 매스 플로우 콘트롤러(241b), 밸브(243b)가 설치되어 있다. 가스 공급관(232b)의 하류단은, 가스 공급관(232a)의 하류단과 합류하고, 처리실(201) 내에 설치된 합류 타입 가스 공급 노즐(233)의 상류단에 접속되어 있다. 주로, 가스 공급관(232b), 미도시의 O3가스 공급원, 매스 플로우 콘트롤러(241b), 밸브(243b), 합류 타입 가스 공급 노즐(233)에 의해서, 처리실(201) 내에 제3 원소를 포함하는 반응 가스를 공급하는 반응 가스 공급계가 구성된다.
가스 공급관(232c)로부터는, 제1 원소인 하프늄(Hf) 또는 지르코늄(Zr)을 포함하는 제1 원료 가스로서, 예컨대 TEMAH 가스가 공급되도록 구성되어 있다. 가스 공급관(232c)에는, 상류측부터의 순으로, He, Ne, Ar, N2등의 캐리어 가스(불활성 가스)를 공급하는 미도시의 캐리어 가스 공급원, 유량 제어 장치(유량 제어 수단)인 매스 플로우 콘트롤러(241c), 개폐 밸브인 밸브(255), 상온으로 액체의 TEMAH를 저류하는 TEMAH 용기(261) 및 개폐 밸브인 밸브(256)가 설치되어 있다. 또한, TEMAH 용기(261)보다 상류측의 가스 공급관(232c)은, 미도시의 캐리어 가스 공급원으로부터 공급된 캐리어 가스를 TEMAH 용기(261) 내에 공급하는 캐리어 가스 공급관으로서 구성되어 있다. 또한, TEMAH 용기(261)보다 하류측의 가스 공급관(232c)은, TEMAH 용기(261)에서 발생시킨 TEMAH 가스를, 상술한 분리 타입 가스 공급 노즐(234)을 통하여 처리실(201) 내에 공급하도록 구성되어 있다. TEMAH 용기(261)로부터 매니폴드(209)까지의 가스 공급관(232c)에는, 히터(282)가 설치되어 있다. 히터(281)는, 가스 공급관(232c) 내를 예컨대 130℃로 유지하도록 구성되어 있다. 주로, 가스 공급관(232c), 미도시의 캐리어 가스 공급원, 매스 플로우 콘트롤러(241c), 밸브(255), TEMAH 용기(261), 밸브(256), 분리 타입 가스 공급 노즐(234), 히터(281)에 의해서, 처리실(201) 내에 제1 원소를 포함하는 제1 원료 가스를 공급하는 제1 원료 가스 공급계가 구성된다.
또한, TMA가스를 공급하는 가스 공급관(232a)에는, 예컨대 He, Ne, Ar, N2등의 불활성 가스를 공급하는 가스 공급관(232d)이, 밸브(253)를 개재하여 밸브(250)의 하류측에 접속되고 있다. O3가스를 공급하는 가스 공급관(232b)에는, 불활성 가스를 공급하는 가스 공급관(232e)이, 밸브(254)를 개재하여 밸브(243b)의 하류측에 접속되어 있다. TEMAH 가스를 공급하는 가스 공급관(232c)에는, 불활성 가스를 공급하는 가스 공급관(232f)이, 밸브(257)를 개재하여 밸브(256)의 하류측에 접속되어 있다.
반응관(203)에는, 처리실(201) 내의 분위기를 배기하는 배기관(231)이 설치되어 있다. 배기관(231)에는, 처리실(201) 내의 압력을 검출하는 압력 검출기(압력 검출부)로서의 압력 센서(245) 및 압력 조정기(압력 조정부)로서의 APC(Auto Pressure Controller)밸브(243d)를 개재하여 진공 배기 장치로서의 진공 펌프(246)가 접속되어 있고, 처리실(201) 내의 압력이 소정의 압력(진공도)이 되도록 진공 배기할 수 있게 구성되어 있다. 또한, APC 밸브(243d)는, 밸브를 개폐해서 처리실(201) 내의 진공 배기 및 진공 배기 정지를 할 수 있고, 또한 밸브의 개도(開度)를 조절하여 압력 조정이 가능하게 되어 있는 개폐 밸브이다. 주로, 배기관(231), APC 밸브(243d), 진공 펌프(246), 압력 센서(245)에 의해 배기계가 구성된다.
상술한 합류 타입 가스 공급 노즐(233)과 분리 타입 가스 공급 노즐(234)은, 처리실(201) 내의 하부에서 상부에 걸쳐 웨이퍼(200)의 적재 방향에 따라 각각 나누어 배설(配設)되어 있다. 합류 타입 가스 공급 노즐(233)은, 상술한 바와 같이 처리실(201) 내의 하부에서 가스 공급관(232a)과 가스 공급관(232b)이 합류하여, 1개의 다공 노즐(233)에 연통하고 있는 형태의 노즐이다. 또한, 분리 타입 가스 공급 노즐(234)은, 처리실(201) 내의 하부에서 가스 공급관(232c)이 1개의 다공 노즐(234)에 연통하고 있는 독립한 형태의 노즐이다. 합류 타입 가스 공급 노즐(233)의 다공 노즐(233)에는, 가스를 공급하는 복수의 가스 공급공(供給孔, 233a)이 설치되어 있다. 또한, 분리 타입 가스 공급 노즐(234)에도, 동일하게 가스를 공급하는 복수의 가스 공급공(234a)이 설치되어 있다.
씰 캡(219)의 하방에는, 처리의 균일성을 향상하도록 보트(217)를 회전시키는 회전 장치(회전 수단)인 보트 회전 기구(267)가 설치되어 있다. 회전 기구(267)의 회전축 (255)은, 씰 캡(219)을 관통하고, 보트(217)를 하방에서 지지하고 있다. 보트 회전 기구(267)를 작동시킴에 따라, 보트 지지대(218)에 보지된 보트(217), 보트(217)에 보지된 웨이퍼(200)가 회전하도록 되어 있다. 또한, 씰 캡(219)은, 반응관(203)의 외부에 설치된 승강 기구로서의 보트 엘리베이터(115)에 의해서, 수직방향으로 승강되도록 구성되어 있다. 보트 엘리베이터(115)를 작동시킴에 따라, 씰 캡(219) 상에 설치된 보트(217)를 승강시켜서 처리실(201) 내외로 반송하는 것이 가능하게 되어 있다.
제어부(제어 수단)인 컨트롤러(280)는, 매스 플로우 콘트롤러(241a, 241b, 241c), 밸브(252, 250, 243b, 255, 256, 253, 254, 256), 히터(207, 281), 진공 펌프(246), APC 밸브(243d), 보트 회전 기구(267), 보트 엘리베이터(115)에 접속되어 있다. 컨트롤러(280)는, 매스 플로우 콘트롤러(241a, 241b, 241c)의 유량 조정, 밸브(252, 250, 243b, 255, 256, 253, 254, 256)의 개폐 동작, 히터(207, 281)의 온도 조절, 진공 펌프(246)의 기동 및 정지, APC 밸브(243d)의 개폐 및 압력 조정 동작, 보트 회전 기구(267)의 회전 속도 조절, 보트 엘리베이터(115)의 승강 동작의 제어 등이 수행된다.
[반도체 디바이스의 제조 방법]
다음으로, 상술한 기판 처리 장치(101)의 처리로(202)를 이용하여, 반도체 장치(디바이스)의 제조 공정의 1공정으로서, 기판 상에 절연막을 성막하는 방법의 예에 대해서 설명한다. 또한, 이하의 설명에 있어서, 기판 처리 장치(101)를 구성하는 각 부의 동작은 컨트롤러(280)에 의해 제어된다.
종래, 캐패시터 절연막 등으로서 하프늄 산화막이나 지르코늄 산화막 등을 형성할 경우, 일반적으로 막의 결정 구조가 도 3의 (A)에 도시하는 단사정계(單斜晶系, monoclinic)가 되고, 유전율이 낮은 막이 된다. 여기서, 결정 구조의 변화와 유전율의 관계에 대해서 도 4의 모식도를 참고하여 생각한다. 이하에서는 하프늄 산화막에 대해서 주로 기재하지만, 하프늄 산화막에 한정되지 않고, 지르코늄 산화막이나 기타의 고유전율 막에 대해서도 동일하다고 할 수 있다. 결정 구조에 대해서, 단사정계와 도 3의 (B)에 도시하는 정방정계(tetragonal)를 비교하면, 분자 부피가 보다 작아지고, 내부의 분극자(分極子) 밀도가 상승한다. 그러면, 표면적이 감소하므로 전하 밀도가 상승하고, 유전율이 보다 높아진다. 이와 같이, 유전율은 결정 구조의 상전이에 따라 변화된다.
형성한 막을 어닐링(열처리)하면, 결정 구조는 비정질로부터 정방정계로 상전이한다. 그러나, 순수한 비정질의 하프늄 산화막으로부터 정방정계로의 상전이를 달성하기 위해서는, 어닐링 온도를 1,670℃로 고온으로 할 필요가 있다. 그러나, 감압 처리를 수행하는 열처리로(熱處理爐)는 일반적으로 1,000℃까지의 내성 밖에 없다는 문제가 있기 때문에, 보다 저온에서 어닐링 처리를 수행하는 것이 바람직하다.
그러나, 제1 원소(예컨대 Hf)를 포함하는 제1 막에, 제1 원소와는 다른 제2 원소(예컨대 Al)를 첨가(도핑 또는 라미네이트) 시키면, 제1 막에 대한 그 혼재비(混在比)에 따라서 상전이 온도가 변화된다. 구체적으로는, 순수한 제1 막과 비교하여, 도핑을 수행한 혼합막(적층막)이 보다 낮은 어닐링 온도로 상전이를 실현할 수 있게 된다. 또한, 어닐링하기 전의 혼합막은, 단사정계가 아니라 비정질로 할 필요가 있다. 그 이유는, 단사정계는 안정된 구조를 가지기 위해서 정방정계로 상전이 하지 않기 때문이다. 비정질의 상태로부터 어닐링 온도를 제어함으로써, 각 계로의 선택 성장시키는 것이 가능해진다.
따라서, 제1 원소를 포함하는 제1 막에, 제1 원소와는 다른 제2 원소를 도핑하여 비정질 혼합막을 형성하고, 이 비정질 혼합막을 어닐링함에 따라 상전이 시켜서 정방정계 혼합막을 형성함으로써, 저온에서 제2 원소가 혼합되어 있지 않은 순수한 단사정막(單傾晶膜) 보다도 고유전율을 가지는 막을 형성할 수 있다. 그리고, 이 막을 이용해서 고유전율 및 고온 상태로 안정된 캐패시터 절연막 등을 달성하는 것이 가능해진다.
도 5에, 본 실시 형태에 있어서의 DRAM 소자의 형성 플로우의 개략도를 도시한다. 본 실시 형태에서는, 우선 기판 상에 하전극(下電極)을 형성한다. 그리고, 하전극 계면에 제1 막으로서 알루미늄 산화막을 형성하는 공정과, 제2 막(제1 절연막에 제2 원소가 첨가된 제2 절연막)으로서 비정질인 하프늄 알루미늄 산화막(이하, α-하프늄 알루미늄 산화막)을 알루미늄 산화막 상에 형성하는 공정과, α-하프늄 알루미늄 산화막이 형성된 기판을 어닐링(열처리)하여 α-하프늄 알루미늄 산화막을 제3 절연막에 상전이 시키는 공정과, 어닐링된 하프늄 알루미늄 산화막 상에 제4의 절연막으로서 티타늄 산화막을 형성하는 공정과, 티타늄 산화막이 형성된 기판을 어닐링하는 공정을 수행하여 캐패시터 절연막을 형성한 후, 캐패시터 절연막 위에 상전극(上電極)을 형성하는 것으로 DRAM 소자를 형성할 수 있다.
성막 재료인 원료 가스로서는, Hf 함유 가스로서 예컨대 TEMAH[테트라키스에틸메틸아미노하프늄, Hf(NEtMe)4], Hf(O-tBu)4, TDMAH[테트라키스디메틸아미노하프늄, Hf(NMe2)4], TDEAH[테트라키스디에틸아미노하프늄, Hf(NEt2)4], Hf(MMP)4, 하프늄 사염화물(HfCl4) 등을 사용할 수 있고, Zr함유 가스로서 예컨대 Zr(NEtMe)4, Zr(O-tBu)4, Zr(NMe2)4, Zr(NEt2)4, Zr(MMP)4 등을 사용할 수 있다. 또한, Al함유 가스로서 예컨대 TMA를 사용할 수 있고, Ti함유 가스로서 예컨대 사염화 티타늄(TiCl4) 등을 이용할 수 있다. 상기 화학식 중, 「Et」는 C2H5을, 「Me」은 CH3을,「O-tBu」는 OC(CH3)3을,「MMP」는 OC(CH3)2CH2OCH3을 각각 나타내고 있다. 또한, 산화제로서는, 예컨대 H2O나 O3 등을 이용할 수 있다.
이하, 구체적으로 설명한다.
여기서는, 기판 상에 제1 절연막, 제2 절연막, 제4 절연막으로서, 알루미늄 산화막, α-하프늄 알루미늄 산화막, 티타늄 산화막을 형성하는 공정으로서, ALD(Atomic Layer Depositon)법을 사용한 처리예를 이용하여, DRAM 소자의 형성 방법에 대해서 설명한다.
CVD(Chemical Vapor Deposition)법의 하나인 ALD법은, 어떠한 성막 조건(온도, 시간 등) 하에서, 성막에 이용하는 적어도 2종류의 원료가 되는 반응성 가스를 1종류씩 교호적(交互的)으로 기판 상에 공급하고, 1원자층 단위로 기판 상에 흡착시켜서, 표면 반응을 이용하여 성막하는 방법이다. 이 때, 막 두께의 제어는, 반응성 가스를 공급하는 사이클 수로 수행한다(예컨대, 성막 속도가 1Å/사이클이라 하면, 20Å의 막을 형성하는 경우, 성막 처리를 20사이클 수행한다).
(1)하전극의 형성 공정
기판으로서의 웨이퍼(200) 상에 하전극으로서 예컨대 TiN(티타늄 질화)막을 형성한다. 이 하전극을 형성하는 공정은, 후술하는 캐패시터 절연막을 형성하는 처리로(202)와는 다른 미도시의 처리로에서 수행한다.
(2)알루미늄 산화막의 형성 공정
도 15는, 본 실시 형태에 있어서의 알루미늄 산화막 및 하프늄 알루미늄 산화막의 형성 공정을 설명하는 도면이다.
도 15의 「알루미늄 산화막의 형성 공정」은, 하전극으로서의 TiN막상에 알루미늄 산화(AlO)막을 형성하는 모양을 도시하고 있다. 본 공정에서는, 처리실(201) 내에 제2 원료 가스로서 Al함유 가스를 공급하는 공정과, 처리실(201) 내에 잔류하는 Al함유 가스를 제거하는 공정과, 처리실(201) 내에 반응 가스로서 O함유 가스를 공급하는 공정과, 처리실(201) 내에 잔류하는 O함유 가스를 제거하는 공정을 1사이클로서, 이 사이클을 1회 이상 수행하는 것으로, 하전극 (TiN막)상에 소정 막 두께의 알루미늄 산화막을 형성한다.
도 6은, 본 실시 형태의 알루미늄 산화막의 성막 시퀀스에 있어서의 가스 공급의 타이밍도이다. 가로축은 각 가스를 공급하는 시간(타이밍), 세로축은 각 가스를 공급하는 비율을 나타낸다. 또한, 본 실시 형태에서는, Al함유 가스로서 TMA가스를 이용하는 경우에 대해서 서술한다. 또한, 산화제(O함유 가스)로서는, H2O가스가 보다 바람직하지만, 하전극의 TiN막이 산화되지 않는 약 200g/N?m3이하의 저농도의 O3가스를 이용하여도 좋다.
하전극이 형성된 복수 매의 웨이퍼(200)를 보트(217)에 장전하고, 처리실(201) 내에 반입한다. 보트(217)를 처리실(201) 내에 반입한 후, 후술하는 4개의 스텝(스텝 11～14)을 순서대로 실행하고, 소정 막 두께의 알루미늄 산화막이 형성될 때 까지 스텝 11로부터 스텝 14까지의 처리를 반복 실행한다(도 6참조).
(스텝 11)
스텝 11에서는, 처리실(201) 내에 제2 원료 가스로서 TMA가스를 흘려보낸다. TMA는 상온에서 액체이며, 처리실(201) 내에 공급하기에는 가열하여 기화시키고 나서 공급하는 방법과, 캐리어 가스로 불리는 He(헬륨), Ne(네온), Ar(아르곤), N2(질소) 등의 불활성 가스를 TMA 용기(260) 내에 통과시키고, 기화한 가스를 캐리어 가스와 함께 처리실(201) 내에 공급하는 방법 등이 있으나, 예로서 후자의 케이스로 설명한다.
우선, TMA 용기(260)보다도 상류 측의 가스 공급관(232a, 캐리어 가스 공급관)에 설치된 밸브(252)를 열고, 매스 플로우 콘트롤러(241b)에 의해 유량조정하면서, TMA 용기(260) 내에 He, Ne, Ar, N2 등의 캐리어 가스를 흘려보낸다. TMA 용기(260) 내에서 TMA가 기화하는 것으로 TMA가스가 발생한다. 또한, TMA 용기(260)와 처리실(201)과의 사이에 설치된 밸브(250) 및 가스 배기관(231)에 설치된 APC 밸브(243d)를 함께 열고, TMA 가스와 캐리어 가스와의 혼합 가스를, 합류 타입 가스 공급 노즐(233)의 가스 공급공(233a)으로부터 처리실(201) 내로 공급하면서, 가스 배기관(231)로부터 배기한다.
TMA 가스를 흘려보낼 때는, APC 밸브(243d)를 적정하게 조정해서 처리실(201) 내의 압력을 30～500Pa의 범위로, 예컨대 60Pa에 유지한다. 매스 플로우 콘트롤러(241a)로 제어하는 캐리어 가스의 공급 유량은 예컨대 1slm이하이다. 처리실(201) 내에 TMA 가스를 공급하는 시간은 예컨대 10초로 설정한다. 그 후 더욱 흡착시키기 위해, 상승한 압력 분위기 중에 노출하는 시간을 예컨대 0～10초로 설정하는 것이 좋다.
이 때의 웨이퍼(200)의 온도는, 150～250℃의 범위로, 예컨대 250℃이다.
동시에, 가스 공급관(232b)의 도중(途中)에 연결되어 있는 가스 공급관(232e)의 밸브(254) 및 가스 공급관(232c)의 도중에 연결되어 있는 가스 공급관(232f)의 밸브(257)를 열고, 가스 공급관(232b) 내 및 가스 공급관(232c) 내에 불활성 가스를 흘려보낸다. 이에 의해서, 가스 공급관(232b) 내 및 가스 공급관(232c) 내에 TMA가스가 들어가는 것을 방지 할 수 있다.
이 때, 처리실(201) 내에 흘리고 있는 가스는, TMA 가스와 N2, Ar등의 불활성 가스만이며, O3가스는 존재하지 않는다. 따라서, TMA는 기상(氣相) 반응을 일으키지 않고, 웨이퍼(200) 상의 TiN전극 등의 표면 부분과 표면 반응(화학 흡착)하여, 원료(TMA)의 흡착층 또는 Al층 (이하, Al함유층)을 형성한다. TMA의 흡착층과는, 원료분자가 연속적인 흡착층 외에 불연속인 흡착층도 포함한다. Al층은, Al에 의해 구성되는 연속적인 층 외에 이들을 겹쳐서 이루어지는 Al박막도 포함한다. 또한, Al에 의해 구성되는 연속적인 층을 Al 박막이라고 하는 경우도 있다.
(스텝 12)
성막 후, 스텝 12에서는, 밸브(250)를 닫고, APC 밸브(243d)를 연 채로 처리실(201) 내를 진공 배기하고, 처리실(201) 내에 잔류하는 성막에 기여한 후의 TMA가스를 배제한다. 이 때, 밸브(254, 257)를 열고, 가스 공급관(232b) 및 가스 공급관(232c)로부터 N2등의 불활성 가스를 처리실(201) 내에 각각 공급하여 퍼지하면, 성막에 기여한 후의 TMA 가스 등을 처리실(201) 내에서 배제하는 효과가 더욱 높아진다.
(스텝 13)
스텝 13에서는, 처리실(201) 내에 반응 가스로서 O3가스를 흘려보낸다. 가스 공급관(232b)에 설치된 밸브(243b) 및 가스 배기관(231)에 설치된 APC 밸브(243d)를 함께 열고, 매스 플로우 콘트롤러(241b)에 의해 유량 조정된 O3가스를, 합류 타입 가스 공급 노즐(233)의 가스 공급공(233a)으로부터 처리실(201) 내에 공급하면서, 가스 배기관(231)로부터 배기한다.
O3가스를 흘려보낼 때는, APC 밸브(243d)를 적정하게 조절하여 처리실(201) 내의 압력을 30～500Pa의 범위로, 예컨대 130Pa로 유지한다. 매스 플로우 콘트롤러(241b)로 제어하는 O3가스의 공급 유량은 예컨대 250g/m3의 농도로 15slm이다. O3 가스에 웨이퍼(200)를 노출하는 시간은 예컨대 20초간이다. 이 때의 히터(207)의 온도는 웨이퍼(200)의 온도가 150～250℃의 범위이며, 예컨대 250℃이다.
동시에, 가스 공급관(232a)의 도중에 연결되어 있는 가스 공급관(232d)의 밸브(253) 및 가스 공급관(232c)의 도중에 연결되어 있는 가스 공급관(232f)의 밸브(257)를 열고, 가스 공급관(232a) 내 및 가스 공급관(232c) 내에 불활성 가스를 흘려보낸다. 이에 따라, 가스 공급관(232a) 내 및 가스 공급관(232c) 내에 O3가스가 들어가는 것을 방지할 수 있다.
O3가스의 공급에 의해서, 웨이퍼(200) 상에 화학 흡착한 Al함유층과 O3이 표면 반응(화학 흡착)하여, 웨이퍼(200) 상에 알루미늄 산화막이 성막된다.
(스텝 14)
성막 후, 스텝 14에서는, 밸브(243b)를 닫고, APC 밸브(243d)를 연 채로, 처리실(201) 내를 예컨대 20Pa 이하로 진공 배기하고, 처리실(201) 내에 잔류하는 성막에 기여한 후의 O3가스를 배제한다. 이 때, 밸브(253, 257)을 열고, 가스 공급관(232a) 및 가스 공급관(232c)으로부터 N2 등의 불활성 가스를 처리실(201) 내에 각각 공급해서 퍼지 하면, 성막에 기여한 후의 잔류하는 O3가스 등을 처리실(201) 내에서 배제하는 효과가 더욱 높아진다.
상기 스텝 11～14를 1사이클로 하고, 이 사이클을 1회 이상 수행함에 따라, 웨이퍼(200) 상에 소정 막 두께의 알루미늄 산화막을 성막한다. 바람직하게는, 알루미늄 산화막을 0.5～5Å의 막 두께가 되도록 형성한다.
또한, 상술한 형태에서는, 스텝 13에서 O3가스를 흘려보내기 전에, 스텝 12에서 처리실(201) 내로부터 TMA가스를 제거하도록 하고 있다. 또한, 스텝 11에서 TMA를 흘리기 전에, 스텝 14에서 처리실(201) 내로부터 O3가스를 제거하도록 하고 있다. 이에 따라, TMA 및 O3의 양자(兩者)는, 웨이퍼(200)를 향하는 도중에 반응하기 어려워진다. 그 때문에, 처리실(201) 내에 공급된 TMA 및 O3은, 웨이퍼(200) 상으로의 성막에만 기여하게 되어, 효율적으로 반응시킬 수 있다.
(3)α-하프늄 알루미늄 산화막의 형성 공정
도 15의 「하프늄 알루미늄 산화막 형성 공정」은, 본 실시 형태에 있어서의 제2 절연막의 형성 공정을 설명하는 도면이다. 본 공정은, 제1 원소로서의 하프늄을 포함하는 제1 절연막으로서 비정질인 하프늄 산화막(이하, α-하프늄막)을 형성하는 제1 공정과, 제2 원소로서의 알루미늄을 α-하프늄 산화막에 첨가해서 제2 절연막으로서의 α-하프늄 알루미늄 산화막을 형성하는 제2 공정을 1사이클로서, 이 사이클을 1회 이상 수행한다.
또한, 제1 공정에서는, 처리실(201) 내에 제1 원료 가스로서 Hf 함유 가스를 공급하는 공정(스텝 21)과, 처리실(201) 내에 잔류하는 Hf 함유 가스를 제거하는 공정(스텝22)과, 처리실(201) 내에 반응 가스로서 O함유 가스를 공급하는 공정(스텝 23)과, 처리실(201) 내에 잔류하는 O함유 가스를 제거하는 공정(스텝 24)을 1사이클로서, 이 사이클을 1회 이상 수행한다. 이것에 의해서, 소정 막 두께의 제1 절연막으로서의 α-하프늄 산화막을 웨이퍼(200)상에 형성할 수 있다.
또한, 제2 공정에서는, 제1 공정을 실시한 후, 상술한 알루미늄 산화막의 형성 공정(스텝 11～14)과 같은 공정을 실시한다. 소정의 두께의 하프늄 산화막을 형성할 때마다, 소정의 두께의 알루미늄 산화막을 형성하는 시퀀스를 수행하는 것으로, 하프늄 산화막 중에 알루미늄 산화막을 소정의 농도로 혼재시키고, 제2 원소로서의 알루미늄을 α-하프늄 산화막에 첨가할 수 있고, 제2 절연막으로서의 α-하프늄 알루미늄 산화막을 웨이퍼(200) 상에 형성할 수 있다.
또한, 하프늄 산화막과 같은 고유전율 막(High-k막)을 비정질로 하는 조건은, 주로 온도에 의존한다. 그 때문에, 본 공정에서는, 형성되는 하프늄 산화막이 α-하프늄 산화막이 되도록, 웨이퍼(200)의 가열 온도를 단사정계의 결정이 발생하지 않는 온도로 설정해서 하프늄 산화막을 형성한다. 또한, 하프늄 산화막 중의 알루미늄 산화막의 농도는, 하프늄 산화막 형성 사이클 중에 상기(2)의 알루미늄 산화막 형성 사이클을 삽입하는 비율에 의해서 소망하는 값으로 설정하지만, 특히, 어닐링 온도가 600℃정도의 경우는 예컨대 1～10%의 범위가 되도록 설정하는 것이 바람직하다. 특히, 8% 이상으로 하면, 후술하는「(4)정방정계의 하프늄 알루미늄 산화막의 형성 공정」에 있어서, α-하프늄 알루미늄 산화막을 거의 100% 정방정계로 상전이 시킬 수 있어 바람직하다. 또한, 어닐링 온도가 700℃ 정도의 경우는 알루미늄 산화막의 농도를 예컨대 16% 이상으로 하면 좋다.
이하, 제1 원료 가스(Hf 함유 가스)로서 TEMAH 가스를 이용하는 경우에 대해서 서술한다. 반응 가스(산화제, O함유 가스)로서는, H2O가스나 O3가스 등을 이용할 수 있다. 특히, 하전극측에서 5～20Å정도의 막 두께에 있어서는, 하전극의 산화를 억제하기 위해서, H2O가스나, 하전극의 TiN막으로의 산화의 영향을 미치지 않는 대략 200g/N?m3이하의 저농도의 O3가스를 이용하는 것이 바람직하다. 한 편, 하전극으로의 산화의 영향을 미치지 않는 막 두께 이후는, 막 중의 불순물을 저감시켜서 막질을 향상시키기 위해서, 200g/N?m3이상의 고농도의 O3가스를 이용하는 것이 바람직하다.
도 7은, 본 실시 형태의 하프늄 산화막의 성막 시퀀스(제1 공정)에 있어서의 가스 공급의 타이밍도이며, 도 8은, 본 실시 형태의 하프늄 알루미늄 산화막의 성막 시퀀스(제1 공정 및 제2 공정)에 있어서의 가스 공급의 타이밍도이다. 도 7, 도 8 모두 가로축에 각 가스를 공급하는 시간(타이밍), 세로축에 각 가스를 공급하는 비율을 나타낸다. 우선, 도 8에 도시되는 α-하프늄 알루미늄 산화막의 형성 방법 가운데, 도 7에 도시되는 하프늄 산화막을 형성하는 제1 공정을 설명한다. 제1 공정에서는, 후술하는 4개의 스텝(스텝 21～24)을 순서대로 실행하고, 소정 막 두께의 하프늄 산화막이 형성될 때까지 스텝 21에서부터 스텝 24까지의 처리를 1회 이상 실행한다.
(스텝 21)
스텝 21에서는, 처리실(201) 내에 제1 원료 가스로서 TEMAH 가스를 흘려보낸다. TEMAH는 TMA와 마찬가지로 상온에서 액체이기 때문에, 처리실(201) 내에 공급하기 위해서는 가열하여 기화시키고나서 공급하는 방법과, 기화한 가스를 캐리어 가스와 함께 처리실(201) 내에 공급하는 방법이 있으나, 여기에서는 TMA와 동일하게 후자의 케이스로 설명한다.
우선, TEMAH 용기(261)보다도 상류측의 가스 공급관(232c, 캐리어 가스 공급관)에 설치된 밸브(255)를 열고, 매스 플로우 콘트롤러(241c)에 의해 유량 조정하면서, TEMAH 용기(261) 내에 He, Ne, Ar, N2 등의 캐리어 가스를 흘려보낸다. TEMAH 용기(261) 내에서 TEMAH가 기화하는 것으로 TEMAH 가스가 발생한다. 또한, TEMAH 용기(261)와 처리실(201)과의 사이에 설치된 밸브(256) 및 가스 배기관(231)에 설치된 APC 밸브(243d)를 함께 열어, TEMAH 가스와 캐리어 가스와의 혼합 가스를, 분리 타입 가스 공급 노즐(234)의 가스 공급공(234a)으로부터 처리실(201) 내에 공급하면서, 가스 배기관(231)로부터 배기한다.
TEMAH 가스를 흘려보낼 때는, APC 밸브(243d)를 적정하게 조정해서 처리실(201) 내의 압력을 30～500Pa의 범위로, 예컨대 100Pa에 유지한다. 매스 플로우 콘트롤러(241c)로 제어하는 캐리어 가스의 공급 유량은 예컨대 5slm이다. 처리실(201) 내에 TEMAH 가스를 공급하는 시간은 예컨대 1～120초로 설정한다. 그 후 더욱 흡착시키기 위해, 상승한 압력 분위기 중에 노출하는 시간을 예컨대 0～4초로 설정하여도 좋다. 이 때의 웨이퍼(200)의 온도는, 성막 중에 단사정계의 결정이 발생하지 않고 비정질이 되는 정도의 150～250℃의 범위로, 예컨대 250℃이다.
동시에, 가스 공급관(232a)의 도중에 연결되어 있는 가스 공급관(232d)의 밸브(253) 및 가스 공급관(232b)의 도중에 연결되어 있는 가스 공급관(232e)의 밸브(254)를 열고, 가스 공급관(232a) 내 및 가스 공급관(232b) 내에 불활성 가스를 흘려보낸다. 이에 따라, 가스 공급관(232a) 내 및 가스 공급관(232b) 내에 TEMAH 가스가 들어가는 것을 방지할 수 있다.
이 때, 처리실(201) 내에 흘려보내고 있는 가스는, TEMAH 가스와 N2, Ar등의 불활성 가스만이며, O3가스는 존재하지 않는다. 따라서, TEMAH는 기상 반응을 일으키지 않고, 웨이퍼(200) 상에 형성된 알루미늄 산화막과 표면 반응(화학 흡착)하여, 원료(TEMAH)의 흡착층 또는 Hf층(이하, Hf 함유층)을 형성한다. TEMAH의 흡착층은, 원료 분자가 연속적인 흡착층 외에 불연속인 흡착층도 포함한다. Hf층은, Hf에 의해 구성되는 연속적인 층 외에 이들이 겹쳐서 이루어지는 Hf 박막도 포함한다. 또한, Hf에 의해 구성되는 연속적인 층을 Hf 박막이라고 하는 경우 있다.
(스텝 22)
성막 후, 스텝 22에서는, 밸브(256)를 닫고, APC 밸브(243d)를 연 채로 처리실(201)안을 진공 배기하고, 처리실(201) 내에 잔류하는 성막에 기여한 후의 TEMAH 가스를 배제한다. 이 때, 밸브(253, 254)를 열고, 가스 공급관(232a) 및 가스 공급관(232b)으로부터 N2등의 불활성 가스를 처리실(201) 내에 각각 공급해서 퍼지하면, 성막에 기여한 후의 TEMAH 가스를 처리실(201) 내에서 배제하는 효과가 더욱 높아진다.
(스텝 23)
스텝 23에서는, 처리실(201) 내에 반응 가스로서 O3가스를 흘려보낸다. 가스 공급관(232b)에 설치된 밸브(243b) 및 가스 배기관(231)에 설치된 APC 밸브(243d)를 함께 열고, 매스 플로우 콘트롤러(241b)에 의해 유량 조정된 O3가스를, 합류 타입 가스 공급 노즐(233)의 가스 공급공에서 처리실(233a) 내로 공급하면서, 가스 배기관(231)으로부터 배기한다.
O3가스를 흘려보낼 때는, APC 밸브(243d)를 적정하게 조절해서 처리실(201) 내의 압력을 30～500Pa의 범위로, 예컨대 130Pa에 유지한다. 매스 플로우 콘트롤러(241a)로 제어하는 O3가스의 공급 유량은 예컨대 250g/m3에서 15slm이다. O3가스에 웨이퍼(200)을 노출하는 시간은 예컨대 120초간이다. 이 때의 히터(207)의 온도는, 웨이퍼(200)의 온도가, 성막 중에 하프늄 산화막 중에 단사정계의 결정이 발생하지 않고 비정질이 되는 온도, 즉 150～250℃의 범위로, 예컨대 250℃가 되도록 설정되어 있다.
동시에, 가스 공급관(232a)의 도중에 연결되어 있는 가스 공급관(232d)의 밸브(253) 및 가스 공급관(232c)의 도중에 연결되어 있는 가스 공급관(232f)의 밸브(257)를 열고, 가스 공급관(232a) 내 가스 공급관(232c) 내에 불활성 가스를 흘려보낸다. 이에 따라, 가스 공급관(232a) 내 및 가스 공급관(232c) 내에 O3가스가 들어가는 것을 방지할 수 있다.
O3가스의 공급에 의해서, 웨이퍼(200) 상에 화학 흡착한 Hf 함유층과 O3이 표면 반응(화학 흡착)하고, 웨이퍼(200) 상에 α-하프늄 산화막이 성막된다.
(스텝 24)
성막 후, 스텝 24에서는, 밸브(243b)를 닫고, APC 밸브(243d)를 연 채로 처리실(201) 내를 예컨대 20Pa이하로 배기하고, 처리실(201) 내에 잔류하는 성막에 기여한 후의 O3가스를 배제한다. 이 때, 밸브(253, 257)를 열고, 가스 공급관(232a) 및 가스 공급관 가스 공급관(232c)으로부터 N2등의 불활성 가스를 처리실(201) 내에 각각 공급하여 퍼지하면, 성막에 기여한 후의 잔류하는 O3가스 등을 처리실(201) 내로부터 배제하는 효과가 더욱 높아진다.
상기 스텝 21～24를 1사이클로 하여, 1회 이상 수행함에 따라 웨이퍼(200) 상에 소정 막 두께의 α-하프늄 산화막을 성막한다.
소정 막 두께까지 α-하프늄 산화막을 형성할 때마다, 상기 (2)에 나타낸 순서로 수행하는 알루미늄 산화막 형성 사이클(제2 공정)을 수행하고, α-하프늄 산화막 중에 알루미늄 산화막을 첨가(도핑)하고, 제2 절연막으로서의 α-하프늄 알루미늄 산화막을 형성한다. 바람직하게는, α-하프늄 산화막 중에 알루미늄 산화막이 예컨대 1～10%정도 혼재하도록 알루미늄 산화막의 농도를 제어한다. 바람직하게는, 소정 횟수 α-하프늄 산화막 형성 사이클(제1 공정)을 수행할 때마다, 예컨대 1사이클 또는 2사이클의 알루미늄 산화막 형성 사이클(제2 공정)을 수행한다. α-하프늄 알루미늄 산화막의 막 두께는 소망하는 캐패시터의 막 두께에 따르나, 예컨대 30～100Å의 막 두께가 될 때까지 성막을 수행한다.
또한, α-하프늄 산화막에 알루미늄 산화막을 첨가하여 α-하프늄 알루미늄 산화막을 형성할 때, 성막 사이클의 종단(終端)으로서, 알루미늄 산화막을 형성하는 것이 바람직하다. 후술하는 바와 같이, α-하프늄 알루미늄 산화막 상에는, 유전율이 높은 정방정계의 루틸(rutile)형의 티타늄 산화막이 형성된다. 여기서, 성막 사이클의 종단으로서 알루미늄 산화막을 형성하면, α-하프늄 알루미늄 산화막의 최상층, 즉 티타늄 산화막의 성장의 하지(下地)가 되는 층에, Hf보다도 이온 반경이 작은 Al이 많이 첨가된다. 그 결과, 티타늄 산화막의 성장의 하지가 되는 층의 정방정계의 결정 격자 사이즈를, 루틸(rutile)형 티타늄 산화막의 결정 격자 사이즈에 근사하게 하는 것이 가능해지고, 티타늄 산화막의 막질 등을 향상시킬 수 있다.
(4)정방정계의 하프늄 알루미늄 산화막의 형성 공정
상기 (3)에서 웨이퍼(200) 상에 형성한 α-하프늄 알루미늄 산화막을 어닐링(열처리)하는 것으로, α-하프늄 알루미늄 산화막을 비정질로부터 정방정계로 상전이 시켜서 제3 절연막으로 한다. 처리실(201) 내에는, 질소(N2), 아르곤(Ar), 수소(H2), 산소(O2)등의 처리 가스를 공급한다. 각 프로세스에 따라서 가스 종류를 바꾸어서 이용하지만, 본 실시 형태에서는, N2을 이용한 처리예로 설명한다.
또한, 본 공정은, 처리로(202)와는 다른 미도시의 처리로에서 실시한다. 그 때, 처리로로서는 예컨대 램프를 이용한 처리로로 한다. 이 때의 램프의 출력은, 웨이퍼(200)의 온도가, 성막 중에 α-하프늄 알루미늄 산화막이 비정질로부터 정방정계로 결정화하는 온도인 예컨대 400～700℃의 범위의 소정의 온도로서, 바람직하게는 600℃가 되도록 설정되어 있다.
얻어진 정방정계의 하프늄 알루미늄 산화막의 비유전율 k는, 막 중의 Al의 농도에 따라서 높아지고, 하프늄 산화막의 k=15～40과 알루미늄 산화막의 k=6～13보다도 높은 값으로서, 예컨대 k=40 등 이라는 값을 얻을 수 있다.
또한, 상전이시키는 하프늄 알루미늄 산화막의 결정 구조는, 상술한 정방정계에 한정되지 않고, 하지막(下地膜)의 결정 구조에 따라서 적당히 변경하는 것이 바람직하다. 예컨대, 하프늄 알루미늄 산화막의 하지막이, 상술한 바와 같이 알루미늄 산화막이 아니라 입방정계의 TiN(티타늄 질화)막일 경우에는, 하프늄 알루미늄 산화막을 입방정계로 상전이 시키는 것이 바람직하다. 그 경우, 온도 의존성이나 Al농도도 고려하는 것이 바람직하다.
(5)α-티타늄 산화막의 형성 공정
상기(4)에서 웨이퍼(200)를 어닐링함에 따라 정방정계가 된 하프늄 알루미늄 산화막 상에, 유전율이 높은 루틸(rutile)계의 α(비정질)-티타늄 산화막을 형성한다.
티타늄 산화막을 형성하는 처리로를 포함하는 기판 처리 장치는, 하프늄 알루미늄 산화막을 형성하는 처리로(202)를 포함하는 기판 처리 장치(101)와는 다른 별도의 장치를 이용한다. 즉, 정방정계의 하프늄 알루미늄 산화막을 형성한 후에, 기판(200)을 기판 처리 장치(101)로부터 반출하고, 새로이 티타늄 산화막을 형성하기 위한 기판 처리 장치 내에 반입한다(상세한 순서는 생략한다).
도 9에, 티타늄 산화막을 형성하는 처리로(이하, TiO용 처리로, 202')의 개략도를 도시한다. TiO용 처리로(202')는, 이하의 점에서 하프늄 알루미늄 산화막을 형성하는 처리로(이하, HfAlO용 처리로, 202)와는 다르다. 즉, HfAlO용의 처리로(202)에서는, 가스 공급 노즐로서 합류 타입 가스 공급 노즐(233)과 분리 타입 가스 공급 노즐(234, 234')의 2개의 가스 공급 노즐이 설치되어 있었지만, TiO용 처리로(202')에서는, 합류 타입 가스 공급 노즐(233)이 설치되어 있지 않고, 분리 타입 가스 공급 노즐이 2개 (204, 234') 설치되어 있다. 또한, TiO용 처리로(202')에서는, Al함유 가스를 공급하는 가스 공급관(232a)이 설치되어 있지 않다. 즉, 가스 공급 노즐(234')로 부터는, Al함유 가스가 공급되지 않고, O함유 가스 및 불활성 가스가 공급되도록 구성되어 있다. 또한, TiO용 처리로(202')의 가스 공급관(232c)에는, TEMAH 용기(261)의 대신, 상온에서 액체의 사염화 티타늄(TiCl4)을 저류하는 TiCl4용기(261')이 설치되어 있다. 즉, 가스 공급 노즐(234)로 부터는, Hf함유 가스가 공급되지 않고, 제3 원료 가스로서의 Ti함유 가스 및 불활성 가스가 공급되도록 구성되어 있다. 기타의 구성은, 도 2에 도시하는 처리로(202)와 같다.
도 10은, 본 실시 형태의 티타늄 산화막의 성막 시퀀스에 있어서의 가스 공급의 타이밍을 나타내는 도면이다. 가로축에 각 가스를 공급하는 시간(타이밍), 세로축에 각 가스를 공급하는 비율을 나타낸다. 이하에서는, 제3 원료 가스(Ti함유 가스)로서 예컨대 사염화 티타늄(TiCl4)을 이용하여 설명한다. 산화제로서의 O함유 가스는, H2O 또는 고농도 O3가 바람직하고, 이하에서는 O3을 이용하여 설명한다.
이하의 티타늄 산화막의 성막 시퀀스에서는, 후술하는 4개의 스텝을 순서대로 실행하고, 소정 막 두께의 티타늄 산화막이 형성될 때 까지 스텝 31부터 스텝 34까지의 처리를 반복하여 실행한다.
(스텝 31)
스텝 31에서는, 처리실(201) 내에 제3 원료 가스로서 사염화 티타늄 가스를 흘려보낸다. 사염화 티타늄은 TMA, TEMAH와 동일하게 상온에서 액체이기 때문에, 처리실(201) 내에 공급하기 위해서는, 가열하여 기화시키고 나서 공급하는 방법이나, 캐리어 가스라고 불리는 불활성 가스를 TiCl4용기(261') 내에 통과시키고, 기화한 가스를 캐리어 가스와 함께 처리실(201) 내에 공급하는 방법 등이 있지만, 여기서는 TMA, TEMAH와 같이 후자의 케이스로 설명한다. 또한, 상세한 것은 생략한다.
우선, TiCl4용기(261')보다도 상류측의 가스 공급관(232c)(캐리어 가스 공급관)에 설치된 밸브(255)를 열고, 매스 플로우 콘트롤러(241c)에 의해 유량 조정하면서, TiCl4용기(261') 내에 He, Ne, Ar, N2 등의 캐리어 가스를 흘려보낸다. TiCl4용기(261') 내에서 사염화 티타늄이 기화하는 것으로 사염화 티타늄 가스가 발생한다. 또한, TiCl4용기(261')와 처리실(201)과의 사이에 설치된 밸브(256) 및 가스 배기관(231)에 설치된 APC 밸브(243d)를 함께 열고, 사염화 티타늄 가스와 캐리어 가스와의 혼합 가스를, 가스 공급 노즐(234)의 가스 공급공(234a)으로부터 처리실(201) 내에 공급하면서, 가스 배기관(231)으로부터 배기한다.
사염화 티타늄 가스를 흘려보낼 때는, APC 밸브(243d)를 적정하게 조정하여 처리실(201) 내의 압력을 30～500Pa의 범위로, 예컨대 100Pa로 유지한다. 매스 플로우 콘트롤러(241c)에서 제어하는 캐리어 가스의 공급 유량은 예컨대 3slm이다. 처리실(201) 내에 사염화 티타늄 가스를 공급하는 시간은 예컨대 40초로 설정한다. 그 후 더욱 흡착시키기 위하여, 상승한 압력 분위기 중에 노출하는 시간을 예컨대 0～4초로 설정하는 것이 좋다. 이 때의 웨이퍼(200)의 온도는, 성막된 막이 단사정계가 되지 않고 비정질이 되는 온도인 150～500℃의 범위로, 예컨대 450℃로 설정한다.
동시에, 가스 공급관(232c)의 도중에 연결되는 가스 공급관(232f)의 밸브(257)를 열고, 가스 공급관(232c) 내에 불활성 가스를 흘려보낸다. 이에 따라, 가스 공급관(232a) 내에 사염화 티타늄 가스가 들어가는 것을 막을 수 있다.
이 때, 처리실(201) 내에 흘려보내고 있는 가스는, 사염화 티타늄 가스와 N2, Ar등의 불활성 가스만이며, O3가스는 존재하지 않는다. 따라서, 사염화 티타늄은 기상 반응을 일으키지 않고, 웨이퍼(200) 상에 형성된 정방정계의 하프늄 알루미늄 산화막과 표면 반응(화학 흡착)하고, 원료(사염화 티타늄)의 흡착층 또는 Ti층 (이하, Ti 함유층)을 형성한다. 사염화 티타늄의 흡착층은, 원료 분자가 연속적인 흡착층 외에 불연속인 흡착층도 포함한다. Ti 층은, Ti에 의해 구성되는 연속적인 층 외에 이들이 겹쳐서 이루어지는 Ti 박막도 포함한다. 또한, Ti에 의해 구성되는 연속적인 층을 Ti 박막이라고 하는 경우도 있다.
(스텝 32)
성막 후, 스텝 32에서는, 밸브(256)를 닫고, APC 밸브(243d)를 연 채로 처리실(201) 내를 진공 배기하고, 처리실(201) 내에 잔류하는 성막에 기여한 후의 사염화 티타늄 가스를 배제한다. 이 때, 밸브(254, 257)을 열고, 가스 공급관(232b) 및 가스 공급관(232c)으로부터 N2 등의 불활성 가스를 처리실(201) 내에 각각 공급하여 퍼지 하면, 성막에 기여한 후의 사염화 티타늄 가스를 처리실(201) 내에서 배제하는 효과가 더욱 높아진다.
(스텝 33)
스텝 33에서는, 처리실(201) 내에 반응 가스로서 O3가스를 흘려보낸다. 가스 공급관(232b)에 설치된 밸브(243b) 및 가스 배기관(231)에 설치된 APC 밸브(243d)를 함께 열어서, 매스 플로우 콘트롤러(241b)에 의해 유량 조정된 O3가스를, 가스 공급 노즐(234')의 가스 공급공(233a)에서 처리실(201) 내로 공급하면서, 가스 배기관(231)으로부터 배기한다.
O3가스를 흘려보낼 때는, APC 밸브(243d)를 적정하게 조절하여 처리실(201) 내의 압력을 30～500Pa의 범위로, 예컨대 130Pa로 유지한다. 매스 플로우 콘트롤러(241b)로 제어하는 O3가스의 공급 유량은 예컨대 250g/m3로 15slm이다. O3가스에 웨이퍼(200)를 노출하는 시간은 예컨대 60초간이다. 이 때의 히터(207)의 온도는, 웨이퍼(200)의 온도가, 성막 중에 티타늄 산화막 중에 단사정계의 결정이 발생하지 않고 비정질이 되는 150～500℃의 범위의 소정의 온도로, 예컨대 450℃가 되도록 설정되어 있다.
동시에, 가스 공급관(232b)의 도중에 연결되어 있는 가스 공급관(232e)의 밸브(254)를 열고, 가스 공급관(232b) 내에 불활성 가스를 흘려보낸다. 이에 따라, 가스 공급관(232b) 내에 O3가스가 들어가는 것을 막을 수 있다.
O3가스의 공급에 의해서, 웨이퍼(200) 상에 화학 흡착한 Ti함유층과 O3가 표면 반응(화학 흡착)하고, 웨이퍼(200) 상에 α-티타늄 산화막이 성막된다.
(스텝 34)
성막 후, 스텝 34에서는, 밸브(243b)를 닫고, APC 밸브(243d)는 연 채로서 처리실(201) 내를 예컨대 20Pa이하로 배기하고, 처리실(201) 내에 잔류하는 성막에 기여한 후의 O3가스를 배제한다. 이 때, 밸브(254, 257)을 열고, 가스 공급관(232b) 및 가스 공급관(232c)으로부터 N2등의 불활성 가스를 처리실(201) 내에 각각 공급하서 퍼지하면, 성막에 기여한 후의 O3가스를 처리실(201) 내에서 배제하는 효과가 더욱 높아진다.
상기 스텝 31～34를 1사이클로 하여 1회 이상 수행함에 따라 웨이퍼(200) 상에 소정 막 두께의 α-티타늄 산화막을 성막한다. 예컨대, 40～100Å의 막 두께가 될 때 까지 성막을 한다.
(6)정방정계의 티타늄 산화막의 형성 공정
상기 (5)에서 웨이퍼(200) 상에 형성한 α-티타늄 산화막을 어닐링(열처리)하는 것으로서, 티타늄 산화막을 비정질로부터 정방정계로 상전이 시킨다. 처리실(201) 내에는, 질소(N2), 아르곤(Ar), 수소(H2), 산소(O2) 등의 처리 가스를 공급한다. 본 실시 형태에서는, N2를 이용한 처리예로 설명한다.
또한, 본 공정은, 처리로(202, 202')와는 다른 미도시의 처리로, 예컨대 정방정계의 하프늄 알루미늄 산화막의 형성 공정에서 이용한 처리로에서 실시한다. 그 때, 처리로로서는 예컨대 램프를 이용한 처리로로 수행한다. 이 때의 램프의 출력은, 웨이퍼(200)의 온도가, 성막 중에 α-티타늄 산화막이 비정질에서 정방정계로 결정화하는 온도인 예컨대 400～700℃의 범위의 소정의 온도로서, 바람직하게는 600℃가 되도록 설정되어 있다.
얻어진 정방정계(rutile, 루틸)의 티타늄 산화막의 유전율은, 사방정계(brookite, 부룩카이트)의 티타늄 산화막의 유전율(약 80)보다 높이, 예컨대 100이라는 값을 얻을 수 있다.
상기의 (2)로부터 (6)을 수행하는 것으로서, 전극 계면의 산화 및 믹싱을 방지하고, 또한, 정방정계 하프늄 산화막 저온 성막 기술, 루틸(rutile)형 티타늄 산화막 저온 성막 기술을 조합시켜서, 캐패시터 절연막이 형성된다.
(7)상전극(上電極)의 형성 공정
상기의 캐패시터 절연막 상에 상전극으로서 예컨대 TiN(티타늄 질화)막을 형성한다. 이 하전극(下電極)을 형성하는 공정은, 예컨대 상전극의 형성에 이용한 미도시의 처리로에서 수행한다.
(1)에서 (7)을 수행함에 따라, 도 11과 같이, 본 실시 형태에 있어서의 DRAM 소자가 형성된다.
상기한 바와 같이, 웨이퍼(200) 상에 하전극을 형성하고, 그 하전극 상에, 알루미늄 산화막을 형성하고, 정방정계 하프늄 산화막을 형성하고, 그 위에 정방정계의 티타늄 산화막을 형성하는 것으로, 고유전율 및 고온에서 안정된 캐패시터 절연막을 형성함에 따라, 50nm이하의 고집적 DRAM 소자를 형성하는 것이 가능해진다.
<본 발명의 제2 실시 형태>
다음으로, 본 발명의 제2 실시 형태에 대해서 설명한다. 본 실시 형태에서 바람직하게 사용하는 기판 처리 장치로서, 제1 실시 형태에서 설명한 것을 사용할 수 있기 때문에, 공통의 부분은 생략한다.
본 실시 형태에 있어서, 제1 실시 형태와 다른 점은, Hf 함유 가스의 대신 Zr함유 가스를 이용하는 점이다. 즉, 본 실시 형태에 따른 가스 공급관(232c)에는, TEMAH 용기(261) 대신, 상온에서 액체의 TEMAZ를 저류하는 TEMAZ 용기(미도시)가 설치되어 있다. 순수한(단사정계의) 지르코늄 산화막의 비유전율(比誘電率)은 k=25로서, 단사정계의 하프늄 산화막의 비유전율보다 높은 경우가 많고, 따라서, Hf 함유 가스 대신 Zr 함유 가스를 이용하는 것으로, 보다 고유전율의 막을 얻을 수 있다 (도 12 참조). 예컨대, Zr 함유 가스로서 TEMAZ를 이용하고, 산화제로서 O3가스를 (H2O 가스 등 다른 O함유 가스도 적용가능하다) 이용했을 경우, 비유전율은 40인 값을 얻을 수 있다.
<본 발명의 제3 실시 형태>
다음으로, 본 발명의 다른 실시 형태로서 제3 실시 형태에 대해서, 설명한다. 본 실시 형태로 바람직하게 사용하는 기판 처리 장치로서, 제1 실시 형태로 설명한 것을 사용할 수 있기 때문에, 공통의 부분은 생략한다.
본 실시 형태에서는, 하프늄 알루미늄 산화막 상에 TiO막을 형성하지 않는다. 즉, 제1 실시 형태의 (1)에서 (4)까지를 수행하고, 하전극 상에 형성한 알루미늄 산화막 및 정방정계의 하프늄 알루미늄 산화막을 캐패시터 절연막으로서 채용하고, 그 위에 제1 실시 형태의 (7)을 수행하고, 상전극을 형성한다(도 13을 참조). 이 때, 하프늄 알루미늄 산화막의 막 두께는 100Å로 한다. 이에 따라, 요구되는 특성에 따라서 티타늄 산화막을 형성하지 않고 캐패시터를 형성하는 것이 가능해진다. 요구되는 특성은, 예컨대 목표로 하는 유전율이나 리크(leak) 특성이다.
<본 발명의 제4의 실시 형태>
다음으로, 본 발명의 다른 실시 형태로서 제4 실시 형태에 대해서, 설명한다. 본 실시 형태로 바람직하게 사용하는 기판 처리 장치로서, 제1 실시 형태로 설명한 것을 사용할 수 있기 때문에, 공통의 부분은 생략한다.
본 실시 형태에서는, 알루미늄 산화막 상에 하프늄 알루미늄 산화막을 형성하지 않고 TiO막을 형성한다. 즉, 제1 실시 형태의 (1) (2) (5) (6)을 수행하고, 하전극 상에 형성한 알루미늄 산화막 및 정방정계의 티타늄 산화막을 캐패시터 절연막으로서 채용하고, 그 위에 제1 실시 형태의 (7)을 수행하고, 상전극을 형성한다 (도 14를 참조). 이 때, 정방정계의 티타늄 산화막의 막 두께는 100Å로 한다. 이에 따라, 요구되는 특성에 따라서 하프늄 알루미늄 산화막을 형성하지 않고 캐패시터를 형성하는 것이 가능해진다. 요구되는 특성은, 예컨대 목표로 하는 유전율이나 리크(leak) 특성이다.
<본 발명의 제5의 실시 형태>
그 다음에, 본 발명의 다른 실시 형태로서 제5 실시 형태에 대해서 설명한다. 본 실시 형태에 따른 처리로는, 제1 실시 형태에서 나타낸 HfAlO용 처리로(202)와 동일한 구성을 갖는 동시에, 또한, TiO용 처리로(202')에서 나타낸 사염화 티타늄 가스용 가스 공급 노즐[처리로 202'의 분리 타입 가스 공급 노즐(234)에 상당]과, 관련 가스 공급 노즐을 통하여 처리실(201) 내에 사염화 티타늄 가스를 공급하는 가스 공급계[처리로(202')의 가스 공급관(232c), TiCl4용기(261'), 밸브(255, 256) 등에 상당]를 구비하고 있다.
본 실시 형태에서는, 하프늄 알루미늄 산화막과 티타늄 산화막을 동일한 처리로 내에서 계속해서 형성하도록 하고 있다. 즉, 제1 실시 형태의 (2) (3) (5)를 동일한 처리로 내에서 형성하도록 하고 있다. 이에 따라, 기판 처리의 생산성을 향상시킬 수 있다. 또한, 하프늄 알루미늄 산화막을 정방정계에 상전이시키는 공정[상술한 (4)]를, 티타늄 산화막을 정방정계로 상전이시키는 공정[상술한 (6)]과 병행하여 수행하도록 하면, 제1 실시 형태의 (2) (3) (5)를 연속해서 실시할 수 있게 되고, 기판 처리의 생산성을 더욱 높이는 것이 가능해진다.
[본 발명의 바람직한 형태]
이하, 본 발명의 바람직한 형태에 대해서 부가 서술한다.
본 발명의 일 실시 형태에 따르면,
기판 상에 비정질로서 제1 원소를 포함하는 제1 절연막을 형성하는 제1 공정;
상기 제1 원소와는 다른 제2 원소를 상기 제1 절연막에 첨가하여 비정질인 제2 절연막을 상기 기판 상에 형성하는 제2 공정; 및
상기 제2 절연막을 소정의 어닐링 온도로 어닐링하여 제3 절연막에 상전이(相轉移)시키는 제3 공정을 포함하고,
상기 어닐링 온도에 따라서 상기 제2 원소의 첨가 농도를 제어하는 반도체 디바이스의 제조 방법이 제공된다.
바람직하게는, 상기 제2 절연막은,
상기 제1 원소와, 상기 제1 원소 및 상기 제2 원소와 모두 다른 제3 원소를 포함하는 막; 및
상기 제2 원소와 상기 제3 원소를 포함하는 막;을 교호적으로 적층하여 형성된다.
바람직하게는, 상기 제2 절연막은,
상기 제1 원소 및 상기 제2 원소; 및
상기 제1 원소 및 상기 제2 원소와 모두 다른 제3 원소;를 혼합하여 형성된다.
바람직하게는, 상기 제1 원소는 하프늄 또는 지르코늄이고,
상기 제2 원소는 알루미늄이고,
상기 제3 절연막은 정방정계(正方晶係)의 하프늄 알루미늄 산화막 또는 지르코늄 알루미늄 산화막으로서,
상기 어닐링 온도가 600℃일 때, 상기 제3 절연막 중에 함유된 알루미늄 농도가 1～10%가 되도록 상기 알루미늄의 첨가 농도를 제어한다.
바람직하게는, 상기 제1 원소는 하프늄 또는 지르코늄이고,
상기 제2 원소는 알루미늄이고,
상기 제3 절연막은 정방정계의 하프늄 알루미늄 산화막 또는 지르코늄 알루미늄 산화막으로서,
상기 어닐링 온도가 700℃일 때, 상기 제3 절연막 중에 함유된 알루미늄 농도가 16%이상이 되도록 상기 알루미늄의 첨가 농도를 제어한다.
바람직하게는, 기판 상에 형성된 하전극 상에, 캐패시터의 절연막으로서 루틸(rutile)형의 티타늄 산화막을 형성하는 반도체 디바이스의 제조 방법으로서,
상기 티타늄 산화막의 결정 격자의 크기와 거의 동일한 크기의 결정 격자를 포함하는 절연막을 상기 티타늄 산화막의 하지막으로서 형성한다.
바람직하게는, 상기 하전극은 티타늄 질화막으로서,
상기 티타늄 산화막의 하지막으로서 입방정계의 하프늄 알루미늄 산화막 또는 지르코늄 알루미늄 막을 형성한다.
본 발명의 다른 형태에 따르면, 기판 상에 형성된 티타늄 질화막 하전극;
상기 티타늄 질화막의 바로 위에 형성된 입방정계의 하프늄 알루미늄 산화막 또는 지르코늄 알루미늄 막; 및
상기 하프늄 알루미늄 산화막 또는 지르코늄 알루미늄 막의 바로 위에 형성된 티타늄 산화막를 포함하는 반도체 디바이스가 제공된다.
본 발명의 또 다른 형태에 따르면,
기판을 수용하는 처리실;
상기 기판을 가열하는 가열계;
상기 처리실 내에 제1 원소를 포함하는 제1 원료 가스를 공급하는 제1 원료 가스 공급계;
상기 처리실 내에 상기 제1 원소와는 다른 제2 원소를 포함하는 제2 원료 가스를 공급하는 제2 원료 가스 공급계;
상기 처리실 내에 상기 제1 원소 및 상기 제2 원소와 반응하는 제3 원소를 포함하는 반응 가스를 공급하는 반응 가스 공급계; 및
상기 가열계, 상기 제1 원료 가스 공급계, 상기 제2 원료 가스 공급계 및 상기 반응 가스 공급계를 제어하는 제어부를 포함하고,
상기 제어부는, 상기 가열계, 상기 제1 원료 가스 공급계, 상기 제2 원료 가스 공급계 및 상기 반응 가스 공급계를 제어하고, 상기 처리실 내에 상기 제1 원료 가스와 상기 반응 가스를 교호적으로 공급하는 것으로 형성되는 비정질 제1 절연막; 및 상기 처리실 내에 상기 제2 원료 가스와 상기 반응 가스를 교호적으로 공급하는 것으로 형성되는 비정질 제2 절연막;을 교호적으로 기판 상에 적층하여 비정질의 적층막을 형성하고, 또한 상기 적층막 중의 상기 제2 절연막의 함유 비율에 따른 가열 온도로 상기 적층막을 가열하여 입방정계로 상전이시키는 기판 처리 장치가 제공된다.
본 발명의 또 다른 형태에 따르면,
기판 상에 제1 절연막을 형성하는 제1 공정;
제1 절연막 상에, 비정질 제2 절연막을 형성하는 제2공정;
제2 절연막을 입방정계로 상전이 시키는 제3공정;
상전이시킨 입방정계 제2 절연막 상에, 비정질의 제3 절연막을 형성하는 제4공정; 및
제3 절연막을 입방정계로 상전이 시키는 제5 공정을 포함하는 반도체 디바이스의 제조 방법이 제공된다.
바람직하게는, 제1 절연막은, 제1 원료 및 산화제를 포함하고,
제2 절연막은, 제1 원료, 제2 원료 및 산화제를 포함하고,
제3 절연막은, 제3 원료 및 산화제를 포함한다.
바람직하게는, 제1 원료는, 알루미늄을 포함하고,
제2 원료는, 하프늄 또는 지르코늄을 포함하고,
제3 원료는, 티타늄을 포함한다.
바람직하게는, 제1 절연막은, 알루미늄 산화막이고,
제2 절연막은, 하프늄 산화막이고,
적층막은, 하프늄 알루미늄 산화막이고,
제3 절연막은, 티타늄 산화막이다.
바람직하게는, 제1공정에서는, 적어도 2종류의 원료를 교호적으로 처리실 내에 공급하여, 제1 절연막을 퇴적하고,
제2 공정에서는, 적어도 3종류의 원료를 교호적으로 처리실 내에 공급하여, 제2 절연막을 퇴적하고,
제4 공정에서는, 적어도 2종류의 원료를 교호적으로 처리실 내에 공급하여, 제3 절연막을 퇴적한다.
바람직하게는, 제3 공정 및 제5 공정에서는, 기판을 열처리한다.
바람직하게는, 제1 절연막은, 제2 절연막보다 비유전율이 높다.
바람직하게는, 제1 공정, 제2 공정 및 제4 공정에서는, 150～250℃ 사이의 소정의 온도로 기판을 가열한다.
바람직하게는, 제3 공정 및 제5 공정에서는, 기판을 400～700℃로 가열한다.
본 발명의 또 다른 형태에 따르면,
기판 상에 제1 절연막을 형성하는 제1 절연막 형성 공정;
제1 절연막 상에, 제1 절연막 및 제2 절연막으로 이루어지는 적층막을 형성하는 적층막 형성 공정;
적층막을 가열하여 입방정계로 상전이 시키는 제1 상전이 공정;
입방정계로 상전이된 적층막 상에, 제3 절연막을 형성하는 제2 절연막 형성 공정; 및
제3 절연막을 가열하여 입방정계로 상전이시키는 제2 상전이 공정을 포함하는 반도체 디바이스의 제조 방법이 제공된다.
바람직하게는, 제1 절연막 형성 공정에서는,
제1 원료를 처리실 내에 공급하는 제1 공정;
처리실 내의 제1 원료를 배기하는 제2 공정;
처리실에 제1 산화제를 공급하는 제3 공정; 및
처리실 내의 제1 산화제를 배기하는 제4 공정을 포함하고,
제1 공정에서 제4 공정을 소정 횟수 반복하여 수행함에 따라 제1 절연막을 형성하고,
적층막 형성 공정에서는,
처리실에 제2 원료를 공급하는 제5 공정;
처리실 내의 제2 원료를 배기하는 제6 공정;
처리실에 제2 산화제를 공급하는 제7 공정; 및
처리실 내의 제2 산화제를 배기하는 제8 공정을 포함하고,
제5 공정에서 제8 공정을 소정 횟수 반복함에 따라 제2 절연막을 형성하는 제2 절연막 형성 공정 및 제1 절연막 형성 공정을 소정 횟수씩 교호적으로 수행함에 따라 적층막을 형성하고,
제3 절연막 형성 공정에서는,
처리실에 제3 원료를 공급하는 제9 공정;
처리실의 제3 원료를 배기하는 제10 공정;
처리실에 제3 산화제를 공급하는 제11 공정;및
처리실 내의 제3 산화제를 배기하는 제12 공정을 포함하고,
제9 공정에서 제12 공정을 소정 횟수 반복함에 따라 제3 절연막을 형성한다.
바람직하게는, 적층막 내의 제1 절연막과 제2 절연막의 함유 비율은, 제1 절연막의 농도가 1～10%의 범위이다.
바람직하게는, 제1 절연막 형성 공정 전에, 기판 상에 하전극을 형성하고, 제3 절연막 형성 공정의 후에, 제3 절연막 상에 상전극을 형성한다.
바람직하게는, 제1 원료는, 알루미늄을 포함하고,
제2 원료는, 하프늄 또는 지르코늄을 포함하고,
제3 원료는, 티타늄을 포함한다.
바람직하게는, 제1 절연막은, 알루미늄 산화막이고,
제2 절연막은, 하프늄 산화막이고,
적층막은, 하프늄 알루미늄 산화막이고,
제3 절연막은, 티타늄 산화막이다.
본 발명의 또 다른 형태에 따르면,
기판을 150～250℃ 사이의 소정 온도로 가열하면서, 하프늄 산화막 또는 지르코늄 산화막 중의 어느 것과 알루미늄 산화막을, 알루미늄 산화막의 비율이 1～10%가 되도록 교호적으로 기판 상에 적층하여 적층막을 형성한 후, 기판을 400℃이상의 소정온도로 과열하면서 적층막을 정방정계로 상전이 시키는 것으로, 기판 상에 정방정계의 하프늄 알루미늄 산화막 또는 지르코늄 알루미늄 산화막을 형성하는 절연막 형성 방법이 제공된다.
바람직하게는, 정방정계의 하프늄 알루미늄 산화막 또는 지르코늄 알루미늄 산화막 상에 티타늄 산화막을 형성하는 절연막 형성 방법이 제공된다.
본 발명의 또 다른 형태에 따르면,
기판 상에 형성된 하전극;
하전극 상에 형성된 제1 절연막;
제1 절연막 상에 형성되어, 가열하여 입방정계로 상전이된 제1 절연막 및 제2 절연막으로 이루어지는 적층막;
입방정계로 상전이된 적층막 상에 형성되어, 가열하여 입방정계로 상전이 된 제3 절연막; 및
제3 절연막 상에 형성된 후 전극을 포함하는 반도체 디바이스가 제공된다.
본 발명은, 종형 뱃치 장치에 대해서 주로 설명하고 있지만, 이에 한정되지 않고, 매엽 장치, 횡형(橫型) 장치에도 적용 가능하다. 또한, 각 막의 형성 방법으로서, ALD 법을 이용하는 예에 대하여 주로 설명하고 있지만, 이에 한정되지 않고, 다른 형성 방법을 이용하여도 좋다.
101: 기판 처리 장치 200: 웨이퍼(기판)
201: 처리실 202: 처리로

Claims (9)

  1. 기판 상에 제1 원소를 포함하며 비정질(非晶質)인 제1 절연막을 형성하는 제1 공정;
    상기 제1 원소와는 다른 제2 원소를 상기 제1 절연막에 첨가하여 비정질인 제2 절연막을 형성하는 제2 공정; 및
    상기 제2 절연막을 소정의 어닐링 온도로 어닐링하여 제3 절연막에 상전이(相轉移)시키는 제3 공정을 포함하고,
    상기 어닐링 온도에 따라서 상기 제2 원소의 첨가 농도를 제어하는 반도체 디바이스의 제조 방법.
  2. 제1항에 있어서,
    상기 제2 절연막은,
    상기 제1 원소와, 상기 제1 원소 및 상기 제2 원소와 모두 다른 제3 원소를 포함하는 막; 및
    상기 제2 원소와 상기 제3 원소를 포함하는 막;을 교호적으로 적층하여 형성되는 반도체 디바이스의 제조 방법.
  3. 제1항에 있어서,
    상기 제2 절연막은,
    상기 제1 원소 및 상기 제2 원소; 및
    상기 제1 원소 및 상기 제2 원소와 모두 다른 제3 원소를 혼합하여 형성되는 반도체 디바이스의 제조 방법.
  4. 제1항에 있어서,
    상기 제1 원소는 하프늄 또는 지르코늄이고,
    상기 제2 원소는 알루미늄이고,
    상기 제3 절연막은 정방정계(正方晶係)의 하프늄 알루미늄 산화막 또는 지르코늄 알루미늄 산화막으로서,
    상기 어닐링 온도가 600℃일 때, 상기 제3 절연막 중에 함유된 알루미늄 농도가 1～10%가 되도록 상기 알루미늄의 첨가 농도를 제어하는 반도체 디바이스의 제조 방법.
  5. 제1항에 있어서,
    상기 제1 원소는 하프늄 또는 지르코늄이고,
    상기 제2 원소는 알루미늄이고,
    상기 제3 절연막은 정방정계의 하프늄 알루미늄 산화막 또는 지르코늄 알루미늄 산화막으로서,
    상기 어닐링 온도가 700℃일 때, 상기 제3 절연막 중에 함유된 알루미늄 농도가 16%이상이 되도록 상기 알루미늄의 첨가 농도를 제어하는 반도체 디바이스의 제조 방법.
  6. 기판 상에 형성된 하전극 상에, 캐패시터의 절연막으로서 루틸(rutile)형의 티타늄 산화막을 형성하는 반도체 디바이스의 제조 방법으로서,
    상기 티타늄 산화막의 결정 격자의 크기와 실질적으로 동일한 크기의 결정 격자를 포함하는 절연막을 상기 티타늄 산화막의 하지막으로서 형성하는 반도체 디바이스의 제조 방법.
  7. 제6항에 있어서,
    상기 하전극은 티타늄 질화막으로서,
    상기 티타늄 산화막의 하지막으로서 입방정계의 하프늄 알루미늄 산화막 또는 지르코늄 알루미늄 막을 형성하는 반도체 디바이스의 제조 방법.
  8. 기판 상에 형성된 티타늄 질화막 하전극;
    상기 티타늄 질화막의 바로 위에 형성된 입방정계의 하프늄 알루미늄 산화막 또는 지르코늄 알루미늄 막; 및
    상기 하프늄 알루미늄 산화막 또는 지르코늄 알루미늄 막의 바로 위에 형성된 티타늄 산화막을 포함하는 반도체 디바이스.
  9. 기판을 수용하는 처리실;
    상기 기판을 가열하는 가열계;
    상기 처리실 내에 제1 원소를 포함하는 제1 원료 가스를 공급하는 제1 원료 가스 공급계;
    상기 처리실 내에 상기 제1 원소와는 다른 제2 원소를 포함하는 제2 원료 가스를 공급하는 제2 원료 가스 공급계;
    상기 처리실 내에 상기 제1 원소 및 상기 제2 원소와 반응하는 제3 원소를 포함하는 반응 가스를 공급하는 반응 가스 공급계; 및
    상기 가열계, 상기 제1 원료 가스 공급계, 상기 제2 원료 가스 공급계 및 상기 제3 원료 가스 공급계를 제어하는 제어부;를 포함하고,
    상기 제어부는, 상기 가열계, 상기 제1 원료 가스 공급계, 상기 제2 원료 가스 공급계 및 상기 제3 원료 가스 공급계를 제어하여, 상기 처리실 내에 상기 제1 원료 가스와 상기 반응 가스를 교호적으로 공급하는 것으로 형성되는 비정질 제1 절연막; 및 상기 처리실 내에 상기 제2 원료 가스와 상기 반응 가스를 교호적으로 공급하는 것으로 형성되는 비정질 제2 절연막을 교호적으로 기판 상에 적층하여 비정질의 적층막을 형성하고, 또한 상기 적층막 중의 상기 제2 절연막의 함유 비율에 따른 가열 온도로 상기 적층막을 가열하여 입방정계로 상전이시키는 기판 처리 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9978753B2 (en) 2016-06-02 2018-05-22 Samsung Electronics Co., Ltd. Semiconductor device and method of manufacturing the same

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4601896B2 (ja) * 2002-10-30 2010-12-22 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP4988902B2 (ja) 2009-07-31 2012-08-01 株式会社日立国際電気 半導体デバイスの製造方法及び基板処理装置
JP5674789B2 (ja) 2010-08-12 2015-02-25 三井化学株式会社 ｇｎｔＲを破壊することによって生産性が向上したイソプロピルアルコール生産細菌
JP2012080094A (ja) 2010-09-10 2012-04-19 Elpida Memory Inc 半導体記憶装置及びその製造方法
JP2012124322A (ja) * 2010-12-08 2012-06-28 Elpida Memory Inc 半導体記憶装置の製造方法
US8324118B2 (en) * 2011-03-28 2012-12-04 United Microelectronics Corp. Manufacturing method of metal gate structure
JP5652926B2 (ja) * 2011-03-28 2015-01-14 独立行政法人産業技術総合研究所 ゲート絶縁膜の形成方法及び半導体装置の製造方法
JP2012248813A (ja) * 2011-05-31 2012-12-13 Elpida Memory Inc ルチル結晶構造を備えた酸化チタン膜の製造方法
JP2014017354A (ja) * 2012-07-09 2014-01-30 Tokyo Electron Ltd 成膜方法
JP6147480B2 (ja) 2012-09-26 2017-06-14 株式会社日立国際電気 半導体装置の製造方法、基板処理装置およびプログラム
JP5343224B1 (ja) * 2012-09-28 2013-11-13 Ｒｏｃａ株式会社 半導体装置および結晶
JP6240678B2 (ja) 2012-11-23 2017-11-29 ピコサン オーワイＰｉｃｏｓｕｎ Ｏｙ Ａｌｄ反応炉における基板の装填
KR102184355B1 (ko) 2014-09-16 2020-11-30 삼성전자주식회사 반도체 소자
JP2016134569A (ja) * 2015-01-21 2016-07-25 株式会社東芝 半導体製造装置
KR20170004274A (ko) * 2015-07-01 2017-01-11 에스케이하이닉스 주식회사 하프늄 산화막 및 이를 포함하는 반도체 소자의 제조 방법
US10153155B2 (en) 2015-10-09 2018-12-11 University Of Florida Research Foundation, Incorporated Doped ferroelectric hafnium oxide film devices
JP6731798B2 (ja) * 2016-06-24 2020-07-29 東京エレクトロン株式会社 基板処理装置
WO2018150536A1 (ja) * 2017-02-17 2018-08-23 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 基板処理装置、半導体装置の製造方法およびプログラム
JP6602332B2 (ja) * 2017-03-28 2019-11-06 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置およびプログラム
US10748774B2 (en) 2017-11-30 2020-08-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10629428B2 (en) * 2018-03-09 2020-04-21 Globalfoundries Inc. Metal insulator metal capacitor devices

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070003581A (ko) * 2005-06-30 2007-01-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치의 제조방법

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09235118A (ja) 1996-03-01 1997-09-09 Murata Mfg Co Ltd 酸化チタン膜
US6156606A (en) 1998-11-17 2000-12-05 Siemens Aktiengesellschaft Method of forming a trench capacitor using a rutile dielectric material
JP2001332707A (ja) 2000-05-19 2001-11-30 Hitachi Ltd 半導体集積回路装置およびその製造方法
TW564550B (en) * 2001-06-05 2003-12-01 Hitachi Ltd Semiconductor device
JP4614639B2 (ja) 2002-06-10 2011-01-19 アイメック Ｈｆ含有組成物の誘電率（ｋ値）増進
JP4283140B2 (ja) 2004-03-11 2009-06-24 三井造船株式会社 薄膜形成方法
JP4563113B2 (ja) 2004-08-26 2010-10-13 株式会社日立国際電気 シリコン酸化膜の形成方法、半導体デバイスの製造方法および基板処理装置
JPWO2008108128A1 (ja) 2007-03-08 2010-06-10 日本電気株式会社 誘電体、誘電体を用いたキャパシタ、誘電体を用いた半導体装置、及び誘電体の製造方法
KR100805018B1 (ko) * 2007-03-23 2008-02-20 주식회사 하이닉스반도체 반도체 소자의 제조 방법
JP2009059889A (ja) 2007-08-31 2009-03-19 Elpida Memory Inc キャパシタ及びその製造方法
US7820506B2 (en) * 2008-10-15 2010-10-26 Micron Technology, Inc. Capacitors, dielectric structures, and methods of forming dielectric structures
JP4988902B2 (ja) 2009-07-31 2012-08-01 株式会社日立国際電気 半導体デバイスの製造方法及び基板処理装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070003581A (ko) * 2005-06-30 2007-01-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치의 제조방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9978753B2 (en) 2016-06-02 2018-05-22 Samsung Electronics Co., Ltd. Semiconductor device and method of manufacturing the same
US10297600B2 (en) 2016-06-02 2019-05-21 Samsung Electronics Co., Ltd. Semiconductor device and method of manufacturing the same
US10636795B2 (en) 2016-06-02 2020-04-28 Samsung Electronics Co., Ltd. Semiconductor device and method of manufacturing the same
US11177263B2 (en) 2016-06-02 2021-11-16 Samsung Electronics Co., Ltd. Semiconductor device and method of manufacturing the same

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Publication number Publication date
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US8741731B2 (en) 2014-06-03

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