KR20060128726A

KR20060128726A - 반도체 장치

Info

Publication number: KR20060128726A
Application number: KR1020060051817A
Authority: KR
Inventors: 신야 다까하시
Original assignee: 가부시끼가이샤 도시바
Priority date: 2005-06-10
Filing date: 2006-06-09
Publication date: 2006-12-14
Also published as: US20110076834A1; US20060278919A1; JP2006344900A; US7998811B2; KR100759622B1; US7863668B2

Abstract

반도체 장치는 반도체 기판과, 상기 반도체 기판 상에 형성된 메모리 셀 영역과, 상기 메모리 셀 영역 상에 형성된 워드 라인과, 상기 워드 라인 아래의 상기 메모리 셀 영역 내에 형성된 제1 게이트 절연막과, 상기 제1 게이트 절연막 상에 형성된 제1 부유 게이트 전극과, 상기 워드 라인 아래의 상기 메모리 셀 영역 내에 형성되고, 상기 제1 게이트 절연막과는 두께가 서로 다른 제2 게이트 절연막과, 상기 제2 게이트 절연막 상에 형성된 제2 부유 게이트 전극을 포함한다.

커플링비, 워드 라인, 더미 셀, 플래시 메모리

Description

반도체 장치{SEMICONDUCTOR DEVICE}

도 1은 본 발명의 제1 실시예에 따른 NAND형 플래시 메모리의 평면도.

도 2는, 도 1의 파선으로 둘러싸인 영역 내의 레이아웃을 도시하는 평면도.

도 3은, 도 2의 화살 표시 A-A' 단면도.

도 4는, 비교예의 NAND형 플래시 메모리를 도시하는 단면도.

도 5는, 제1 실시예의 NAND형 플래시 메모리의 제조 공정을 도시하는 단면도.

도 6은, 도 5에 계속되는 제1 실시예의 NAND형 플래시 메모리의 제조 공정을 도시하는 단면도.

도 7은, 도 6에 계속되는 제1 실시예의 NAND형 플래시 메모리의 제조 공정을 도시하는 단면도.

도 8은, 도 7에 계속되는 제1 실시예의 NAND형 플래시 메모리의 제조 공정을 도시하는 단면도.

도 9는, 도 8에 계속되는 제1 실시예의 NAND형 플래시 메모리의 제조 공정을 도시하는 단면도.

도 10은, 도 9에 계속되는 제1 실시예의 NAND형 플래시 메모리의 제조 공정을 도시하는 단면도.

도 11은, 도 10에 계속되는 제1 실시예의 NAND형 플래시 메모리의 제조 공정을 도시하는 단면도.

도 12는, 도 11에 계속되는 제1 실시예의 NAND형 플래시 메모리의 제조 공정을 도시하는 단면도.

도 13은, 도 12에 계속되는 제1 실시예의 NAND형 플래시 메모리의 제조 공정을 도시하는 단면도.

도 14는, 도 13에 계속되는 제1 실시예의 NAND형 플래시 메모리의 제조 공정을 도시하는 단면도.

도 15는, 도 14에 계속되는 제1 실시예의 NAND형 플래시 메모리의 제조 공정을 도시하는 단면도.

도 16은, 실시예의 변형예를 도시하는 평면도.

도 17은, 실시예의 더미 셀 영역 내의 복수의 액티브 에리어의 폭과 터널 게이트 절연막의 두께를 도시하는 도면.

도 18은, 실시예의 변형예의 더미 셀 영역 내의 복수의 에리어의 폭과 터널 게이트 절연막의 두께를 도시하는 도면.

도 19는, 실시예의 다른 변형예의 더미 셀 영역 내의 복수의 액티브 에리어의 폭과 터널 게이트 절연막의 두께를 도시하는 도면.

도 20은, 본 발명의 제2 실시예에 따른 NAND형 플래시 메모리를 도시하는 단면도.

도 21은, 제2 실시예의 NAND형 플래시 메모리의 제조 공정을 도시하는 단면 도.

도 22는, 도 21에 계속되는 제2 실시예의 NAND형 플래시 메모리의 제조 공정을 도시하는 단면도.

도 23은, 본 발명의 제3 실시예에 따른 NAND형 플래시 메모리를 도시하는 단면도.

도 24는, 제3 실시예의 NAND형 플래시 메모리의 제조 공정을 도시하는 단면도.

도 25는, 도 24에 계속되는 제3 실시예의 NAND형 플래시 메모리의 제조 공정을 도시하는 단면도.

도 26은, 본 발명의 제4 실시예에 따른 NAND형 플래시 메모리를 도시하는 단면도.

도 27은, 제4 실시예의 NAND형 플래시 메모리의 제조 공정을 도시하는 단면도.

도 28은, 도 27에 계속되는 제4 실시예의 NAND형 플래시 메모리의 제조 공정을 도시하는 단면도.

도 29는, 도 28에 계속되는 제4 실시예의 NAND형 플래시 메모리의 제조 공정을 도시하는 단면도.

도 30은, 도 29에 계속되는 제4 실시예의 NAND형 플래시 메모리의 제조 공정을 도시하는 단면도.

도 31은, 도 30에 계속되는 제4 실시예의 NAND형 플래시 메모리의 제조 공정 을 도시하는 단면도.

도 32는, 도 31에 계속되는 제4 실시예의 NAND형 플래시 메모리의 제조 공정을 도시하는 단면도.

도 33은, 도 32에 계속되는 제4 실시예의 NAND형 플래시 메모리의 제조 공정을 도시하는 단면도.

도 34는, 도 33에 계속되는 제4 실시예의 NAND형 플래시 메모리의 제조 공정을 도시하는 단면도.

도 35는, 도 34에 계속되는 제4 실시예의 NAND형 플래시 메모리의 제조 공정을 도시하는 단면도.

도 36은, 도 35에 계속되는 제4 실시예의 NAND형 플래시 메모리의 제조 공정을 도시하는 단면도.

도 37은, 도 36에 계속되는 제4 실시예의 NAND형 플래시 메모리의 제조 공정을 도시하는 단면도.

도 38은, 도 37에 계속되는 제4 실시예의 NAND형 플래시 메모리의 제조 공정을 도시하는 단면도.

<도면의 주요 부분에 대한 부호의 설명>

1 : 실리콘 기판

2, 2' : 터널 게이트 절연막

4 : 부유 게이트 전극

6 : 소자 분리 절연막

7 : 게이트 전극간 절연막

8 : 제어 게이트 전극(워드 라인)

15 : 층간 절연막

16 : 비트선

100 : 메모리 셀 영역

110 : 메모리 셀 어레이 영역

120 : 더미 셀 영역

200 : 주변 회로 영역

[특허 문헌1] 일본 특개2002-359308호 공보

본 출원은 일본 특허 출원 2005-171306(2005년 6월 10일)에 기초한 것으로서, 그 우선권을 주장하며, 그 전체 내용이 본 명세서에서 참조로서 인용된다.

본 발명은, 불휘발성 반도체 메모리를 구비한 반도체 장치에 관한 것이다.

불휘발성 반도체 메모리의 하나로서, NAND형 플래시 메모리가 알려져 있다(특허 문헌1). NAND형 플래시 메모리는, 메모리 셀 영역 및 그 외주에 형성된 주변 회로 영역을 구비하고 있다. 미세화가 진행된 NAND형 플래시 메모리 중에는, 메모리 셀 어레이 영역의 주변에 더미 셀 영역이 형성된 것이 발매되고 있다.

더미 셀 영역은, 필요한 리소그래피 마진을 확보하기 위해 형성된 영역이다. 즉, 더미 셀 영역이 존재하지 않으면, 메모리 셀 어레이 영역의 단부의 액티브 에리어는, 리소그래피 마진의 관계로, 최소 가공 치수에 의한 형성이 곤란해진다.

그러나, 더미 셀 영역을 구비한 NAND형 플래시 메모리라고 하더라도, 향후 미세화가 더 진행되면, 메모리 셀 영역에서 디바이스 특성이 저하되는 것이 우려된다.

본 발명의 일 양태에 따른 반도체 장치는 반도체 기판과, 상기 반도체 기판 상에 형성된 메모리 셀 영역과, 상기 메모리 셀 영역 상에 형성된 워드 라인과, 상기 워드 라인 아래의 상기 메모리 셀 영역 내에 형성된 제1 게이트 절연막과, 상기 제1 게이트 절연막 상에 형성된 제1 부유 게이트 전극과, 상기 워드 라인 아래의 상기 메모리 셀 영역 내에 형성되고, 상기 제1 게이트 절연막과는 두께가 서로 다른 제2 게이트 절연막과, 상기 제2 게이트 절연막 상에 형성된 제2 부유 게이트 전극을 제공한다.

본 발명의 다른 양태에 따른 반도체 장치는 반도체 기판과, 상기 반도체 기판 상에 형성되고, 메모리 셀 어레이 영역과 더미 셀 영역을 포함하는 메모리 셀 영역과, 상기 메모리 셀 영역 상에 형성된 워드 라인과, 상기 워드 라인 아래의 상기 메모리 셀 어레이 영역 내의 상기 반도체 기판 상에 형성된 제1 게이트 절연막과, 상기 제1 게이트 절연막 상에 형성된 제1 부유 게이트 전극과, 상기 워드 라인 아래의 상기 더미 셀 영역 내의 상기 반도체 기판 상에 형성되고, 상기 제1 게이트 절연막과는 두께가 서로 다른 제2 게이트 절연막과, 상기 제2 게이트 절연막 상에 형성된 제2 부유 게이트 전극과, 상기 제1 및 제2 부유 게이트 전극의 상방에 형성되고, 상기 워드 라인에 접속된 제어 게이트 전극과, 상기 제1 및 제2 부유 게이트 전극과 상기 제어 게이트 전극 사이에 형성된 게이트 전극간 절연막을 제공한다.

이하, 도면을 참조하면서 본 발명의 실시예를 설명한다.

(제1 실시예)

도 1은, 본 발명의 제1 실시예에 따른 NAND형 플래시 메모리를 도시하는 평면도이다.

NAND형 플래시 메모리는, 메모리 셀 영역(100) 및 그 외주에 형성된 주변 회로 영역(200)을 구비하고 있다. 메모리 셀 영역(100)은, 메모리 셀 어레이 영역(110) 및 그 주변에 형성된 더미 셀 영역(120)을 구비하고 있다.

더미 셀 영역(120)은, 필요한 리소그래피 마진을 확보하기 위해 형성된 영역이다. 즉, 더미 셀 영역(120)이 존재하지 않으면, 메모리 셀 어레이 영역(110)의 단부의 액티브 에리어는, 리소그래피 마진의 관계로, 최소 가공 치수로 형성되지 않게 된다. 더미 셀 영역(120) 내에는, 임의의 데이터를 기입할 수는 없다. 이것은, 더미 셀 영역(120) 내에 소스/드레인 영역을 형성하지 않음으로써 실현된다.

메모리 셀 어레이 영역(110) 내의 액티브 에리어의 패턴은, 라인 앤드 스페이스(L&S) 패턴이다. 메모리 셀 어레이 영역(110) 내의 액티브 에리어는, 최소 가공 치수로 형성된다. 더미 셀 영역(120) 내의 액티브 에리어의 패턴도 L&S이다. 그러나, 더미 셀 영역(120)은, 최소 가공 치수보다도 큰 치수로 형성된 액티브 에리어를 포함한다.

도 2는, 도 1의 파선으로 둘러싸인 영역 내의 레이아웃을 도시하는 평면도이다.

메모리 셀 영역(110)은, 복수의 라인 형상의 액티브 에리어(1M)를 구비하고 있다. 이들 액티브 에리어(1M)의 폭 및 간격은 최소 가공 치수이다.

더미 셀 영역(120)은, 복수의 액티브 에리어(1D1, 1D2, 1D3)를 구비하고 있다. 액티브 에리어(1D1)의 폭은, 최소 가공 치수이다. 액티브 에리어(1D2, 1D3)의 폭은, 최소 가공 치수보다 크다. 액티브 에리어(1D3)의 폭은, 액티브 에리어(1D2)의 폭보다도 넓다.

액티브 에리어(1D1, 1D2, 1D3)의 폭의 대소 관계는, 액티브 에리어(1D1)의 폭<액티브 에리어(1D2)의 폭<액티브 에리어(1D3)의 폭이다. 각 액티브 에리어(1D1, 1D2, 1D3)의 폭은, 리소그래피 마진의 관계로 선택되어 있다.

메모리 셀 어레이 영역(110) 및 더미 셀 영역(120) 상에는, 워드 라인(WL)이 형성되어 있다. 워드 라인(WL)은, 메모리 셀 어레이 영역(110) 및 더미 셀 영역(120) 내의 제어 게이트 전극과 일체로 되어 있다.

도 2의 영역 AR 내의 우측의 더미 셀 영역(120) 내에는, 도시하지 않은 액티브 에리어(1D3, 1D1, 1D1, 1D2)가 계속되는 경우도 있다. 즉, 영역 AR로부터 일정 거리 떨어진 영역 내에는, 영역 AR 내의 복수의 액티브 에리어와 경상의 관계에 있는 복수의 액티브 에리어가 배치되는 경우도 있다.

도 2에서, 1P는 주변 회로 영역(200) 내의 액티브 에리어를 도시하고 있다.

도 3은, 도 2의 화살 표시 A-A' 단면도이다.

도 3에서, 참조부호 1은 실리콘 기판, 참조부호 2, 2'는 터널 게이트 절연막, 참조부호 4는 부유 게이트 전극, 참조부호 6은 STI(Shallow Trench Isolation)용의 절연막(소자 분리 절연막), 참조부호 7은 게이트 전극간 절연막(인터폴리 절연막), 참조부호 8(WL)은 제어 게이트 전극(워드 라인), 참조부호 15는 층간 절연막, 참조부호 16은 비트선을 나타내고 있다.

본 실시예의 NAND형 플래시 메모리는, 실리콘 기판(1)과, 실리콘 기판(1) 상에 형성되고, 메모리 셀 어레이 영역(110)과 더미 셀 영역(120)을 포함하는 메모리 셀 영역과, 상기 메모리 셀 영역 상에 형성된 워드 라인(WL)을 구비하고 있다.

워드 라인(WL)(제어 게이트 전극(8)) 아래의 메모리 셀 어레이 영역(110) 내에는, 실리콘 기판(1) 상에 형성된 터널 게이트 절연막(제1 게이트 절연막)(2)과, 터널 게이트 절연막(2) 상에 형성된 부유 게이트 전극(제1 부유 게이트 전극)(4)이 존재한다.

워드 라인(WL)(제어 게이트 전극(8)) 아래의 더미 셀 영역(120) 내에는, 실리콘 기판(1) 상에 형성되고, 터널 게이트 절연막(2)과는 두께가 서로 다른 터널 게이트 절연막(2')(제2 게이트 절연막)과, 터널 게이트 절연막(2') 상에 형성된 부유 게이트 전극(제2 부유 게이트 전극)(4)이 존재한다.

여기서는, 터널 게이트 절연막(2')은 터널 게이트 절연막(2)보다 두껍다. 터널 게이트 절연막(2')은, 예를 들면, 전원 전압이 높은 MOS 트랜지스터의 게이트 절연막과 동일한 두께를 갖고, 구체적으로는, 40㎚이다. 두께가 40㎚이면, 터널 게이트 절연막(2')은, 반드시, 터널 게이트 절연막으로서는 충분하게는 기능하는 것은 아니지만, 편의상, 터널 게이트 절연막이라고 한다.

메모리 셀 어레이 영역(110) 및 더미 셀 영역(120) 내의 부유 게이트 전극(제1 및 제2 부유 게이트 전극)(4)의 상방에는, 워드 라인(WL)에 접속된 제어 게이트 전극(8)이 형성되어 있다. 워드 라인(WL)과 제어 게이트 전극(8)과는 일체화되어 있다. 워드 라인(WL)과 제어 게이트 전극(8)과는 동일한 도전막(예를 들면 도우펀트를 포함하는 다결정 실리콘막)을 가공하여 형성된 것이다.

메모리 셀 어레이 영역(110) 및 더미 셀 영역(120) 내의 부유 게이트 전극(제1 및 제2 부유 게이트 전극)(4)과 제어 게이트 전극(8) 사이에는 게이트 전극간 절연막(7)이 형성되어 있다.

도 3에서, 참조부호 2''는 주변 회로 영역(200) 내의 액티브 에리어의 게이트 절연막을 도시하고 있다.

도 4는, 비교예의 NAND형 플래시 메모리를 도시하는 단면도이다. 비교예에서는, 워드 라인(WL)(제어 게이트 전극(8)) 아래의 더미 셀 영역(120) 내의 터널 게이트 절연막(2')의 두께와, 메모리 셀 어레이(110) 영역 내의 터널 게이트 절연막(2)의 두께는 동일하다.

비교예의 경우, 더미 셀 영역(120) 내에는, 메모리 셀 어레이 영역(110) 내의 액티브 에리어보다 폭이 넓은 액티브 에리어가 존재한다. 이 폭이 넓은 부분의 더미 셀 영역(120)에서의 커플링비는, 메모리 셀 어레이 영역(110)에서의 커플링비 보다 작다. 이 때문에, 이 커플링비가 작은 더미 셀 영역(120) 내의 터널 게이트 절연막(2)에 걸리는 전계는 커진다. 터널 게이트 절연막(2)에 걸리는 큰 전계는 메모리 셀 어레이 영역(110)에 악영향을 끼친다. 예를 들면, 메모리 셀 어레이 영역(110) 내에서 리크 전류가 증대한다.

커플링비는, C=C2/(C1+C2)로 주어진다.

C:커플링비

C1:실리콘 기판과 부유 게이트 전극 사이의 용량

C2:제어 게이트 전극과 부유 게이트 전극 사이의 용량

이에 반하여, 본 실시예의 경우, 액티브 에리어의 폭이 넓은 더미 셀 영역(120) 내에는, 메모리 셀 어레이 영역(110) 내의 터널 게이트 절연막(2)보다 두꺼운 터널 게이트 절연막(2')이 존재한다. 더미 셀 영역(120)에서의 커플링비가, 메모리 셀 어레이 영역(110)에서의 커플링비보다도 커지도록, 터널 게이트 절연막(2')의 두께를 선택함으로써, 더미 셀 영역(120)에서의 커플링비의 저하는 억제된다. 따라서, 리소그래피 마진을 확보하기 위한 더미 셀 영역(120)에 기인하는 메모리 셀 어레이 영역(110)의 리크 전류의 증가(디바이스 특성의 열화)는 억제된다.

도 5-도 15는, 본 실시예의 NAND형 플래시 메모리의 제조 공정을 도시하는 단면도이다.

[도 5]

실리콘 기판(1) 상에 터널 게이트 절연막(2a)이 산화에 의해 형성된다. 여 기서는, 터널 게이트 절연막(2a)의 두께는, 38㎚이다. 리소그래피 프로세스에 의해, 더미 셀 영역 내의 터널 게이트 절연막(2a) 상에 레지스트 패턴(3)이 형성된다.

[도 6]

레지스트 패턴(3)을 마스크로 하여 터널 게이트 절연막(2a)을 웨트 에칭함으로써, 메모리 셀 어레이 영역 상의 터널 게이트 절연막(2a)이 제거된다. 이때, 웨트 에칭은 등방 에칭이므로, 레지스트 패턴(3) 아래의 터널 게이트 절연막(2a)도 약간 제거된다. 상기 공정의 결과, 실리콘 기판(1)의 표면의 일부가 노출된다.

[도 7]

레지스트 패턴(3)이 제거되고, 그 후, 산화 처리가 행해진다. 이 산화 처리에 의해, 실리콘 기판(1)의 노출 표면에는 터널 게이트 절연막(2)이 형성된다. 여기서는, 터널 게이트 절연막(2)의 두께는 8㎚이다. 이때, 실리콘 기판(1) 상에 미리 형성되어 있는 터널 게이트 절연막(2a)(38㎚)이 2㎚ 산화된다. 그 결과, 두께가 40㎚인 터널 게이트 절연막(2')이 형성된다.

[도 8]

CVD 프로세스에 의해, 터널 게이트 절연막(2) 상에 부유 게이트 전극으로 되는 도우펀트를 포함하는 다결정 실리콘막(4)이 형성된다.

[도 9]

리소그래피 프로세스에 의해, 다결정 실리콘막(4) 상에 부유 게이트 전극 및 트렌치(소자 분리 홈)를 형성하기 위한 레지스트 패턴(5)이 형성된다.

[도 10]

레지스트 패턴(5)을 마스크로 하여 다결정 실리콘막(4)을 드라이 에칭함으로써, 부유 게이트 전극(4)이 형성된다. 상기 드라이 에칭은, 예를 들면, RIE(Reactive Ion Etching)이다.

[도 11]

레지스트 패턴(5)을 마스크로 하여 터널 게이트 절연막(2), 실리콘 기판(1)을 에칭함으로써, 트렌치(소자 분리 홈)가 형성되고, 또한, 소정의 형상을 갖는 터널 게이트 절연막(2)이 형성된다.

[도 12]

레지스트 패턴(5)이 제거되고, 그 후, CVD 프로세스에 의해, 상기 트렌치가 매립되는 두께를 갖는 소자 분리 절연막(6)이 전체면 상에 형성된다. 소자 분리 절연막(6)은, 예를 들면, 실리콘 산화막이다. 이 실리콘 산화막은, 예를 들면, 과 수소화 실라잔 중합체를 포함하는 용액을 이용한 도포법에 의해 형성된다.

[도 13]

CMP(Chemical Mechanical Polishing) 프로세스에 의해, 소자 분리 절연막(6)을 연마함으로써, 부유 게이트 전극(4)의 표면을 노출시킨다.

[도 14]

드라이 에칭 프로세스(예를 들면 RIE 프로세스)에 의해, 소자 분리 절연막(6)을 에치백함으로써, 부유 게이트 전극(4)의 상부측의 측면이 노출된다.

[도 15]

CVD 프로세스에 의해, 게이트 전극간 절연막(14)이 전체면 상에 형성되고, 또한, 부유 게이트 전극(4)의 노출된 표면(상면, 측면)은 게이트 전극간 절연막(7)에 의해 피복된다. 본 실시예의 경우, 부유 게이트 전극(4)의 노출된 표면(상면, 측면)도 캐패시터에 기여한다. 이것은, 더미 셀 영역에서의 커플링비의 증가로 이어진다.

그 후, 제어 게이트 전극(8)을 형성하는 공정, 층간 절연막(15)을 형성하는 공정, 비트선(16)을 형성하는 공정 등의 주지의 공정을 거쳐, 도 3에 도시한 NAND형 플래시 메모리가 완성된다.

본 실시예에서는, 도 2에 도시된 영역 AR 내의 액티브 에리어(1D2)와 액티브 에리어(1D3) 사이에 2개의 액티브 에리어(1D)가 형성되어 있지만, 도 16에 도시하는 바와 같이, 3개의 액티브 에리어(1D)가 형성되어 있어도 되고, 또한 4개 이상의 액티브 에리어(1D)가 형성되어 있어도 된다.

또한, 본 실시예에서는, 도 17에 도시하는 바와 같이, 더미 셀 영역 내의 복수의 액티브 에리어의 폭과 터널 게이트 절연막의 두께가 선택되어 있지만, 도 18이나 도 19에 도시하는 바와 같이, 액티브 에리어의 폭과 터널 게이트 절연막의 두께가 선택되어 있어도 된다.

도 18의 경우, 액티브 에리어의 폭에 관해서는, 더미 셀 영역 내의 가장 외측의 액티브 에리어(1D2)의 폭은 크고, 나머지 액티브 에리어(1D1)의 폭은 작다. 더미 셀 영역 내의 액티브 에리어(1D1)의 폭은, 메모리 셀 어레이 영역 내의 액티브 에리어(1M)의 폭(예를 들면, 최소 가공 치수)과 동일하다.

한편, 터널 게이트 절연막의 두께에 관해서는, 액티브 에리어(1D2) 내의 터널 게이트 절연막(2)은 두껍고, 액티브 에리어(1D1) 내의 터널 게이트 절연막(2')은 얇게 되어 있다. 더미 셀 영역 내의 액티브 에리어(1D1) 내의 터널 게이트 절연막(2)의 두께는, 메모리 셀 어레이 영역 내의 액티브 에리어(1M) 내의 터널 게이트 절연막(2)의 두께와 동일하다.

도 19의 경우, 액티브 에리어의 폭에 관해서는, 메모리 셀 어레이 영역에 인접한 측의 복수의 액티브 에리어(1D1)의 폭은 작고, 나머지 복수의 액티브 에리어(1D2)의 폭은 크다. 더미 셀 영역 내의 액티브 에리어(1D1)의 폭은, 메모리 셀 어레이 영역의 액티브 에리어(1M)의 폭(예를 들면, 최소 가공 치수)과 동일하다.

한편, 터널 게이트 절연막의 두께에 관해서는, 액티브 에리어(1D1) 내의 터널 게이트 절연막(2)은 두껍고, 액티브 에리어(1D2) 내의 터널 게이트 절연막(2')은 얇게 되어 있다. 더미 셀 영역 내의 액티브 에리어(1D2) 내의 터널 게이트 절연막(2)의 두께는, 메모리 셀 어레이 영역의 액티브 에리어(1M) 내의 터널 게이트 절연막(2)의 두께와 동일하다.

(제2 실시예)

도 20은, 본 발명의 제2 실시예에 따른 NAND형 플래시 메모리를 도시하는 단면도이다. 또한, 앞서 설명한 도면과 대응하는 부분에는 앞에서 설명한 도면과 동일 부호를 붙이고, 상세한 설명은 생략한다.

본 실시예가 제1 실시예와 서로 다른 점은, 더미 셀 영역 내의 두꺼운 터널 게이트 절연막(2') 상의 부유 게이트 전극(4)의 상부측의 측면 상에 게이트 전극간 절연막(7)이 형성되어 있지 않은 데 있다. 즉, 더미 셀 영역(120) 내에서는, 부유 게이트 전극(4)은 그 상면만 게이트 전극간 절연막(7)으로 피복되어 있다.

본 실시예에서도, 더미 셀 영역 내의 터널 게이트 절연막(2')이, 메모리 셀 어레이 영역 내의 터널 게이트 절연막(2)보다 두꺼우므로, 제1 실시예와 마찬가지의 효과가 얻어진다.

도 21 및 도 22는, 본 실시예의 NAND형 플래시 메모리의 제조 공정을 도시하는 단면도이다. 또한, 제1 실시예의 NAND형 플래시 메모리와 공통된 공정은, 제1 실시예에서 사용한 도면을 참조하여 설명한다.

[도 5-도 13]

먼저, 제1 실시예에서 설명한 도 5-도 13의 공정이 행해진다.

[도 21]

더미 셀 영역의 일부 상에 레지스트 패턴(9)이 형성된다. 레지스트 패턴(9)은, 터널 게이트 절연막(2')이 형성된 측의 더미 셀 영역을 피복한다. 레지스트 패턴(9)은, 폭이 넓은 소자 분리 절연막(6)도 피복한다. 레지스트 패턴(9)을 마스크로 하여, 소자 분리 절연막(6)을 에칭함으로써, 터널 절연막(2) 상의 부유 게이트 전극(4)의 상부측의 측면이 노출된다. 소자 분리 절연막(6)의 에칭은, 드라이 에칭 프로세스(예를 들면 RIE 프로세스)에 의해 행해진다.

[도 22]

레지스트 패턴(9)이 제거된다. CVD 프로세스에 의해, 게이트 전극간 절연막(7)이 전체면 상에 형성되고, 또한, 부유 게이트 전극(4)의 노출된 표면(상면, 측면)이 게이트 전극간 절연막(7)에 의해 피복된다.

그 후, 제어 게이트 전극(8)을 형성하는 공정, 층간 절연막(15)을 형성하는 공정, 비트선(16)을 형성하는 공정 등의 주지의 공정을 거쳐, 도 20에 도시한 NAND형 플래시 메모리가 완성된다.

본 실시예에서, 제1 실시예와 마찬가지로, 도 16, 도 18 및 도 19에 도시한 변형예가 가능하다.

(제3 실시예)

도 23은, 본 발명의 제3 실시예에 따른 NAND형 플래시 메모리를 도시하는 단면도이다.

본 실시예가 제2 실시예와 서로 다른 점은, 터널 절연막(2)과 터널 절연막(2')의 경계에 존재하는, 폭이 넓은 트렌치 내의 소자 분리 절연막(6)의 상면이 내려가 있는 데 있다.

도 24 및 도 25는, 본 실시예의 NAND형 플래시 메모리의 제조 공정을 도시하는 단면도이다. 또한, 제1 실시예의 NAND형 플래시 메모리와 공통된 공정은, 제1 실시예에서 사용한 도면을 참조하여 설명한다.

[도 5-도 13]

먼저, 제1 실시예에서 설명한 도 5-도 13의 공정이 행해진다.

[도 24]

더미 셀 영역의 일부 상에 레지스트 패턴(10)이 형성된다. 레지스트 패턴(10)은, 터널 게이트 절연막(2')이 형성된 측의 더미 셀 영역을 피복한다. 레지스트 패턴(10)은, 폭이 넓은 소자 분리 절연막(6)을 피복하지 않는다. 레지스트 패턴(10)을 마스크로 하여, 소자 분리 절연막(6)을 에칭함으로써, 터널 절연막(2) 상의 부유 게이트 전극(4)의 상부측의 측면이 노출된다. 폭이 넓은 트렌치에 인접하고 있는 터널 절연막(2') 상의 부유 게이트 전극(4)도 측면이 일부 노출된다. 소자 분리 절연막(6)의 에칭은, 드라이 에칭프로세스(예를 들면 RIE 프로세스)에 의해 행해진다. 여기서는, 폭이 넓은 트렌치 내의 소자 분리 절연막(6)의 상면이 평탄하게 되도록 에칭을 행하였지만, 상기 상면은 반드시 평탄하게 될 필요는 없다.

[도 25]

레지스트 패턴(10)이 제거된다. CVD 프로세스에 의해, 게이트 전극간 절연막(14)이 전체면 상에 형성되고, 또한, 부유 게이트 전극(4)의 노출된 표면(상면, 측면)이 게이트 전극간 절연막(7)에 의해 피복된다.

그 후, 제어 게이트 전극(8)을 형성하는 공정, 층간 절연막(15)을 형성하는 공정, 비트선(16)을 형성하는 공정 등의 주지의 공정을 거쳐, 도 23에 도시한 NAND형 플래시 메모리가 완성된다.

본 실시예에서도, 제1 실시예와 마찬가지로, 도 16, 도 18 및 도 19에 도시한 변형예가 가능하다.

(제4 실시예)

도 26은, 본 발명의 제4 실시예에 따른 NAND형 플래시 메모리를 도시하는 단면도이다.

본 실시예가 제1-제3 실시예와 서로 다른 점은, 더미 셀 영역 내의 터널 게이트 절연막(2') 아래의 실리콘 기판(1)의 표면이, 터널 게이트 절연막(2) 아래의 실리콘 기판(1)의 표면보다도 아래에 위치하고 있는 데 있다.

이것에 의해, 터널 게이트 절연막(2')과 실리콘 기판(1)의 경계로부터, 제어 게이트 전극(8)까지의 거리를 제1-제3 실시예보다 길게 할 수 있다.

따라서, 본 실시예에 따르면, 더미 셀 영역 내의 터널 게이트 절연막(2'), 부유 게이트 전극(4), 게이트 전극간 절연막(7) 및 제어 게이트 전극(8)을 포함하는 게이트 구조(더미 게이트 구조)의 내압의 향상을 도모할 수 있다.

또한, 후술하는 바와 같이, CMP 프로세스 시에 발생하는 소자 분리 절연막(2)의 디싱의 영향도 경감된다.

또한, 본 실시예에서도, 더미 셀 영역 내의 터널 게이트 절연막(2')이, 메모리 셀 어레이 영역 내의 터널 게이트 절연막(2)보다도 두꺼우므로, 제1 실시예와 마찬가지의 효과가 얻어진다.

본 실시예의 더미 셀 영역 내의 복수의 액티브 에리어의 폭과 터널 게이트 절연막의 두께는, 제2 실시예의 그것에 대응하는 것이지만, 본 실시예의 더미 게이트 구조는, 제1 및 제3 실시예에도 적용할 수 있고, 또한, 제1-제3 실시예의 변형예(도 16, 도 18, 도 19)에도 적용할 수 있다.

도 27-도 38은, 본 실시예의 NAND형 플래시 메모리의 제조 공정을 도시하는 단면도이다.

[도 27]

실리콘 기판(1) 상에 레지스트 패턴(11)이 형성된다. 레지스트 패턴(11)은, 더미 셀 영역 내의 두꺼운 터널 게이트 절연막이 형성되는 영역을 피복하지 않는다. 이하, 레지스트 패턴(11) 아래의 실리콘 기판(1)의 영역을 제1 기판 영역, 제1 기판 영역 이외의 실리콘 기판(1)의 영역을 제2 기판 영역이라고 한다.

레지스트 패턴(11)을 마스크로 하여, 실리콘 기판(1)의 표면을 드라이 에칭함으로써, 실리콘 기판(1)의 표면에 단차가 형성된다. 즉, 제2 기판 영역의 높이는 내려간다. 상기 드라이 에칭은, 예를 들면, RIE이다. 실리콘 기판(1)의 표면의 단차는, 드라이 에칭 대신에, LOCOS 프로세스에 의해, 형성되어도 된다.

[도 28]

레지스트 패턴(11)이 제거된다. 실리콘 기판(1)의 표면에 터널 게이트 절연막(2a)이 형성된다. 여기서는, 터널 게이트 절연막(2a)의 두께는 38㎚이다. 제2 기판 영역 상의 터널 게이트 절연막(2a) 상에 레지스트 패턴(12)이 형성된다. 레지스트 패턴(12)은, 제2 기판 영역 중, 제1 기판 영역과의 경계 부근의 영역은 피복하지 않는다.

[도 29]

레지스트 패턴(12)을 마스크로 하여 터널 게이트 절연막(2a)을 웨트 에칭함으로써, 노출되어 있는 터널 게이트 절연막(2a)이 제거된다. 이때, 웨트 에칭은 등방 에칭이므로, 레지스트 패턴(12) 아래의 터널 게이트 절연막(2a)도 약간 제거된다.

[도 30]

레지스트 패턴(12)이 제거되고, 그 후, 산화 처리가 행해진다. 이 산화 처리에 의해, 실리콘 기판(1)의 노출 표면에는 터널 게이트 절연막(2)이 형성된다. 여기서는, 터널 게이트 절연막(2)의 두께는 8㎚이다. 이때, 실리콘 기판(1) 상에 미리 형성되어 있는 터널 게이트 절연막(2a)(38㎚)이 2㎚ 산화된다. 그 결과, 두께가 40㎚인 터널 게이트 절연막(2')이 형성된다.

[도 31]

CVD 프로세스에 의해, 터널 게이트 절연막(2, 2') 상에 부유 게이트 전극으로 되는 도우펀트를 포함하는 다결정 실리콘막(4)이 형성된다. 터널 게이트 절연막(2')은 기판 표면이 내려간 제2 기판 영역 상에 형성되어 있으므로, 다결정 실리콘막(4)의 평탄성은 개선된다.

[도 32]

리소그래피 프로세스에 의해, 다결정 실리콘막(4) 상에 부유 게이트 전극 및 트렌치(소자 분리 홈)를 형성하기 위한 레지스트 패턴(13)이 형성된다.

[도 33]

레지스트 패턴(13)을 마스크로 하여 다결정 실리콘막(4)을 드라이 에칭함으로써, 부유 게이트 전극(4)이 형성된다. 상기 드라이 에칭은, 예를 들면, RIE이다.

[도 34]

레지스트 패턴(13)을 마스크로 하여 터널 게이트 절연막(2), 실리콘 기판(1)을 에칭함으로써, 트렌치(소자 분리 홈)가 형성되고, 또한, 소정의 형상을 갖는 터널 게이트 절연막(2)이 형성된다.

[도 35]

레지스트 패턴(13)이 제거되고, 그 후, CVD 프로세스 및 CMP 프로세스에 의해, 상기 트렌치 내에 소자 분리 절연막(6)이 매립되고, 또한, 소자 분리 절연막(6) 및 부유 게이트 전극(4)의 표면이 평탄화된다.

CMP 프로세스 시에, 폭이 넓은 트렌치(예를 들면 도 35에 도시된 트렌치(T)) 내의 소자 분리 절연막(6)에는 디싱이 발생하기 쉽다. 디싱이 발생하면, 소자 분리 절연막(6)의 표면의 높이가 내려간다. 소자 분리 절연막(6)의 표면의 높이가 내려가면, 디싱이 발생한 소자 분리 절연막(6) 상에 형성되는 제어 게이트 전극(8)과, 디싱이 발생한 소자 분리 절연막(6)에 인접하는 터널 절연막(2') 사이의 거리가 짧아진다. 이것은 내압 열화의 원인으로 된다.

그러나, 본 실시예의 경우, 터널 절연막(2') 아래의 실리콘 기판(1)의 표면이 내려간 만큼, 상기 거리의 감소는 경감된다. 이것에 의해, CMP 프로세스 시에 발생하는 소자 분리 절연막(2)의 디싱의 영향은 경감된다.

[도 36]

더미 셀 영역의 일부 상에 레지스트 패턴(14)이 형성된다. 레지스트 패턴(14)은, 터널 게이트 절연막(2')이 형성된 측의 더미 셀 영역을 피복한다. 레지 스트 패턴(14)은, 폭이 넓은 소자 분리 절연막(6)을 피복한다.

[도 37]

레지스트 패턴(14)을 마스크로 하여, 소자 분리 절연막(6)을 에칭함으로써, 터널 절연막(2) 상의 부유 게이트 전극(4)의 상부측의 측면이 노출된다. 소자 분리 절연막(6)의 에칭은, 드라이 에칭 프로세스(예를 들면 RIE 프로세스)에 의해 행해진다.

[도 38]

레지스트 패턴(14)이 제거된다. CVD 프로세스에 의해, 게이트 전극간 절연막(7)이 전체면 상에 형성되고, 또한, 부유 게이트 전극(4)의 노출된 표면(상면, 측면)이 게이트 전극간 절연막(7)에 의해 피복된다.

그 후, 제어 게이트 전극(8)을 형성하는 공정, 층간 절연막(15)을 형성하는 공정, 비트선(16)을 형성하는 공정 등의 주지의 공정을 거쳐, 도 26에 도시한 NAND형 플래시 메모리가 완성된다.

또한, 본 발명은 상기 실시예에 한정되는 것이 아니다. 예를 들면, 상기 실시예에서는, 더미 셀 영역 내의 터널 게이트 절연막의 재료와 메모리 셀 어레이 영역 내의 터널 게이트 절연막의 재료가 동일한 경우에 대해 설명하였지만, 양자의 재료는 서로 달라도 된다. 이 경우, 더미 셀 영역 내의 터널 게이트 절연막이, 메모리 셀 어레이 영역 내의 터널 게이트 절연막보다 얇은 경우도 있다.

또한, 상기 실시예에서는, 실리콘 기판을 이용하였지만 SOI 기판을 이용해도 된다. 또한, 실리콘 기판 대신에, SiGe를 포함하는 반도체 기판을 이용해도 된다.

또한, 상기 실시예에서는, NAND형 플래시 메모리의 경우에 대해 설명하였지만, 본 발명은 다른 불휘발성 반도체 메모리에도 적용 가능하다.

추가적인 장점 및 변경은 당업계의 숙련된 자에게 용이하게 발생할 것이다. 따라서, 보다 넓은 관점에서의 본 발명은 본 명세서에 도시되고 서술된 특정한 설명 및 대표적인 실시예에 제한되지 않는다. 따라서, 첨부된 청구항에 의해 정의된 바와 같은 일반적인 발명의 개념 및 그 균등한 것의 사상 및 범주를 벗어나지 않고 다양한 변경이 가능하다.

본 발명에 따르면, 게이트 구조(더미 게이트 구조)의 내압의 향상을 도모할 수 있다. 또한, CMP 프로세스 시에 발생하는 소자 분리 절연막의 디싱의 영향도 경감된다.

Claims

반도체 기판과,

상기 반도체 기판 상에 형성된 메모리 셀 영역과,

상기 메모리 셀 영역 상에 형성된 워드 라인과,

상기 워드 라인 아래의 상기 메모리 셀 영역 내에 형성된 제1 게이트 절연막과,

상기 제1 게이트 절연막 상에 형성된 제1 부유 게이트 전극과,

상기 워드 라인 아래의 상기 메모리 셀 영역 내에 형성되고, 상기 제1 게이트 절연막과는 두께가 서로 다른 제2 게이트 절연막과,

상기 제2 게이트 절연막 상에 형성된 제2 부유 게이트 전극을 포함하는 반도체 장치.
제1항에 있어서,

상기 메모리 셀 영역은, 플래시 메모리의 메모리 셀 영역인 반도체 장치.
반도체 기판과,

상기 반도체 기판 상에 형성되고, 메모리 셀 어레이 영역과 더미 셀 영역을 포함하는 메모리 셀 영역과,

상기 메모리 셀 영역 상에 형성된 워드 라인과,

상기 워드 라인 아래의 상기 메모리 셀 어레이 영역 내의 상기 반도체 기판 상에 형성된 제1 게이트 절연막과,

상기 제1 게이트 절연막 상에 형성된 제1 부유 게이트 전극과,

상기 워드 라인 아래의 상기 더미 셀 영역 내의 상기 반도체 기판 상에 형성되고, 상기 제1 게이트 절연막과는 두께가 서로 다른 제2 게이트 절연막과,

상기 제2 게이트 절연막 상에 형성된 제2 부유 게이트 전극과,

상기 제1 및 제2 부유 게이트 전극의 상방에 형성되고, 상기 워드 라인에 접속된 제어 게이트 전극과,

상기 제1 및 제2 부유 게이트 전극과 상기 제어 게이트 전극 사이에 형성된 게이트 전극간 절연막을 포함하는 반도체 장치.
제3항에 있어서,

상기 제2 게이트 절연막의 두께는, 상기 더미 셀 영역에서의 커플링비가, 상기 메모리 셀 어레이 영역에서의 커플링비보다 커지도록 선택되고,

상기 더미 셀 영역에서의 상기 커플링비는, 상기 반도체 기판과 상기 제2 부유 게이트 전극 사이의 용량에 대한, 상기 제2 부유 게이트 전극과 상기 제어 게이트 전극 사이의 용량의 비이며,

상기 메모리 셀 어레이 영역에서의 상기 커플링비는, 상기 반도체 기판과 상기 제1 부유 게이트 전극 사이의 용량에 대한, 상기 제1 부유 게이트 전극과 상기 제어 게이트 전극 사이의 용량의 비인 반도체 장치.
제3항에 있어서,

상기 제1 게이트 절연막의 재료와 상기 제2 게이트 절연막의 재료는 동일하고, 상기 제2 게이트 절연막은 상기 제1 게이트 절연막보다 두꺼운 반도체 장치.
제3항에 있어서,

상기 제2 게이트 절연막 아래의 상기 반도체 기판의 표면은, 상기 제1 게이트 절연막 아래의 상기 반도체 기판의 표면보다 낮은 반도체 장치.
제3항에 있어서,

상기 게이트 전극간 절연막은, 상기 제2 부유 게이트 전극의 상면 상에 형성되어 있는 반도체 장치.
제7항에 있어서,

상기 게이트 전극간 절연막은, 또한, 상기 제2 부유 게이트 전극의 상부 측면 상에 형성되어 있는 반도체 장치.
제3항에 있어서,

상기 제1 게이트 절연막과 상기 제2 게이트 절연막의 경계에 형성된 소자 분리 절연막을 더 구비하고, 상기 소자 분리 절연막의 상면은 상기 제1 및 제2 게이 트 절연막의 상면보다 낮은 반도체 장치.
제3항에 있어서,

상기 메모리 셀 영역은, 플래시 메모리의 메모리 셀 영역인 반도체 장치.