KR20060113485A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20060113485A
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명의 반도체 장치의 제조 방법은, 기판 위에 제1의 절연막을 형성하고, 제1의 절연막 위에 반도체 막을 형성하고, 고주파를 사용해서 전자밀도가 1×1011cm-3 이상 1×1013cm-3 이하, 또한 전자온도가 0.5eV 이상 1.5eV 이하인 조건하에서 상기 반도체 막에 플라즈마 처리를 함으로써 반도체 막을 산화 또는 질화시키고, 반도체 막을 덮어서 제2의 절연막을 형성하고, 제2의 절연막 위에 게이트 전극을 형성하고, 게이트 전극을 덮어서 제3의 절연막을 형성하고, 제3의 절연막 위에 도전막을 형성하는 단계를 포함한다.
반도체, 절연막, 전자, 산화, 플라즈마, 게이트 전극

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
도 1a 내지 도 1c는 본 발명의 반도체 장치의 일례를 나타낸 도면이다.
도 2a 내지 도 2d는 본 발명의 반도체 장치의 제조 방법의 일례를 나타낸 도면이다.
도 3a 내지 도 3c는 본 발명의 반도체 장치의 제조 방법의 일례를 나타낸 도면이다.
도 4a 내지 도 4d는 본 발명의 반도체 장치의 제조 방법의 일례를 나타낸 도면이다.
도 5a 내지 도 5d는 본 발명의 반도체 장치의 제조 방법의 일례를 나타낸 도면이다.
도 6a 내지 도 6d는 본 발명의 반도체 장치의 제조 방법의 일례를 나타낸 도면이다.
도 7a 내지 도 7b는 본 발명의 반도체 장치의 제조 방법의 일례를 나타낸 도면이다.
도 8a 내지 도 8e는 본 발명의 반도체 장치의 제조 방법의 일례를 나타낸 도 면이다.
도 9a 내지 도 9e는 본 발명의 반도체 장치의 제조 방법의 일례를 나타낸 도면이다.
도 10a 내지 도 10e는 본 발명의 반도체 장치의 제조 방법의 일례를 나타낸 도면이다.
도 11a 내지 도 11d는 본 발명의 반도체 장치의 제조 방법의 일례를 나타낸 도면이다.
도 12a 내지 도 12b 각각은 본 발명의 반도체 장치를 형성하는 장치를 나타낸 도면이다.
도 13a 내지 도 13d는 본 발명의 반도체 장치의 제조 방법의 일례를 나타낸 도면이다.
도 14a 내지 도 14d는 본 발명의 반도체 장치의 제조 방법의 일례를 나타낸 도면이다.
도 15a 내지 도 15d는 본 발명의 반도체 장치의 제조 방법의 일례를 나타낸 도면이다.
도 16a 내지 도 16c는 본 발명의 반도체 장치의 제조 방법의 일례를 나타낸 도면이다.
도 17a 내지 도 17c는 본 발명의 반도체 장치의 제조 방법의 일례를 나타낸 도면이다.
도 18a 내지 도 18d는 본 발명의 반도체 장치의 제조 방법의 일례를 나타낸 도면이다.
도 19a 내지 도 19b는 본 발명의 반도체 장치의 제조 방법의 일례를 나타낸 도면이다.
도 20a 내지 도 20c는 본 발명의 반도체 장치의 사용 형태의 일례를 나타낸 도면이다.
도 21a 내지 도 21h는 본 발명의 반도체 장치의 사용 형태의 일례를 나타낸 도면이다.
도 22a 내지 도 22b는 본 발명의 반도체 장치의 일례를 나타낸 도면이다.
도 23은 본 발명의 반도체 장치의 일례를 나타낸 도면이다.
도 24a 내지 도 24h는 본 발명의 반도체 장치의 사용 형태의 일례를 나타낸 도면이다.
도 25a와 도 25b는 본 발명의 반도체 장치의 제조 방법의 일례를 나타낸 도면이다.
도 26a 내지 도 26c는 본 발명의 반도체 장치의 일례를 나타낸 도면이다.
도 27a 내지 도 27d는 본 발명의 반도체 장치의 제조 방법의 일례를 나타낸 도면이다.
도 28은 본 발명의 반도체 장치의 제조 방법에 있어서 산화 속도의 특성을 나타낸 그래프다.
도 29a 내지 도 29e는 본 발명의 반도체 장치의 제조 방법의 일례를 나타낸 도면이다.
[기술분야]
본 발명은 도전막, 절연막, 반도체 막 등을 적층 시켜서 형성할 경우에 있어서, 절연막 또는 반도체 막에 플라즈마 처리를 하여 표면의 질을 향상시킴으로써, 양질의 막을 가지는 반도체 장치 및 그 반도체 장치의 제조 방법에 관한 것이다.
[배경기술]
최근, 유리 등의 절연 표면을 가지는 기판 위에 형성된 반도체박막(두께 수nm 내지 수백nm)을 사용해서 박막 트랜지스터(TFT)를 구성하는 기술이 주목되고 있다. 이러한 박막 트랜지스터는, IC나 전기광학장치와 같은 반도체 장치에 널리 응용되고, 반도체 장치의 소형화와 고성능화의 요구에 따라, 보다 미세한 구조를 가지는 박막 트랜지스터의 개발이 요구되고 있다. 보다 미세하고 고성능의 박막 트랜지스터를 제조하기 위해서는, 게이트 전극이나 소스 및 드레인 배선 등의 도전막뿐만 아니라, 게이트 절연막을 비롯한 절연막을 얇게 형성할 필요가 있다. 보통, 박막 트랜지스터의 게이트 절연막 등의 절연막은, CVD법 등을 이용해서 형성되고 있다(예를 들면, 특허문헌 1: 일본국 공개특허공보 특개 2001-135824).
그러나 CVD법이나 스퍼터링법으로 수 nm의 막 두께로 형성한 절연막은, 막 내부에 결함을 가져 막의 질이 충분하지 않다. 예를 들면 CVD법으로 형성한 절연막 을 게이트 절연막으로 사용할 경우, 리크 전류의 발생이나 반도체 막과 게이트 전극 간의 쇼트 등의 우려가 있다. 또한 열산화법에 의해, 예를 들면 반도체 막의 표면을 산화시킴으로써 치밀한 절연막을 형성할 수 있지만, 박막 트랜지스터의 제조에 있어서는, 비용상 유리 등의 내열성이 낮은 기판을 사용하므로, 열산화법을 이용하는 것은 곤란하다.
본 발명은 상기 문제를 감안하여 이루어졌다. 도전막, 절연막, 반도체 막 등을 다층 시켜서 형성시킬 경우에 있어서, CVD법이나 스퍼터링법 등으로 형성한 막과 비교하여, 더 치밀하고 결함이 적은 막을 형성하는 반도체 장치의 제조 방법 및 그 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명의 반도체 장치의 제조 방법은, 기판 위에 제1의 절연막을 형성하는 단계와, 제1의 절연막 위에 반도체 막을 형성하는 단계와, 고주파를 사용해서 전자밀도가 1×1011cm-3 이상 1×1013cm-3 이하, 또한 전자온도가 0.5eV 이상 1.5eV 이하인 조건하에서 플라즈마 처리를 함으로써 반도체 막을 산화 또는 질화시키는 단계와, 반도체 막을 덮어서 제2의 절연막을 형성하는 단계와, 제2의 절연막 위에 게이트 전극을 형성하는 단계와, 게이트 전극을 덮어서 제3의 절연막을 형성하는 단계와, 제3의 절연막 위에 도전막을 형성하는 단계를 포함한다.
본 발명의 상기 구성에 있어서, 기판, 제1의 절연막, 제2의 절연막 또는 제3의 절연막에 플라즈마 처리를 하여 산화 또는 질화시키는 것도 가능하다.
본 발명에 있어서, 플라즈마 처리에 의해 반도체 막 또는 절연막을 산화한다는 것은, 고주파를 사용한 플라즈마 처리에 의해 활성화된 산소 래디컬이나 산소 이온 등의 산소 종을 상기 반도체 막 또는 절연막에 직접 작용시켜서 산화 또는 질화시키는 것을 말한다. 플라즈마 처리에 의해 반도체 막 또는 절연막을 질화한다는 것은, 고주파를 사용한 플라즈마 처리에 의해 활성화된 질소 래디컬이나 질소 이온 등의 질소 종을 상기 반도체 막 또는 절연막에 직접 작용시켜서 산화 또는 질화시키는 것을 말한다.
본 발명의 또 다른 반도체 장치의 제조 방법은, 기판 위에 제1의 절연막을 형성하는 단계와, 제1의 절연막 위에 끝 부분이 테이퍼 형상을 가지는 반도체 막을 형성하는 단계와, 반도체 막의 끝 부분에 고주파를 사용해서 전자밀도가 1×1011cm-3 이상 1×1013cm-3 이하, 또한 전자온도가 0.5eV 이상 1.5eV 이하의 조건하에서 플라즈마 처리를 함으로써 반도체 막의 끝 부분을 선택적으로 산화 또는 질화시키는 단계와, 반도체 막을 덮어서 제2의 절연막을 형성하는 단계와, 제2의 절연막 위에 게이트 전극을 형성하는 단계와, 게이트 전극을 덮어서 제3의 절연막을 형성하는 단계와, 제3의 절연막 위에 도전막을 형성하는 단계를 포함한다.
본 발명의 반도체 장치는 절연 표면 위에 형성된 반도체 막과, 반도체 막의 위쪽에 게이트 절연막을 사이에 두고 설치된 게이트 전극과, 게이트 전극을 덮어서 설치된 절연막과, 절연막 위에 설치된 도전막을 가지고, 반도체 막의 끝 부분이 산화 및 질화 되는 것을 특징으로 하고 있다. 또한 반도체 막의 끝 부분을 테이퍼 형 상으로 할 수도 있다.
이하, 본 발명의 실시예에 대해서 도면을 참조하여 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 일탈하는 않는 한 그 형태 및 상세 내용을 다양하게 변경할 수 있다는 것은 당업자라면 쉽게 이해되는 사항이다. 따라서, 본 발명은 이하에 나타내는 실시예의 기재 내용에 한정해서 해석해서는 안 된다. 또한, 도면에 있어서, 동일한 부호는 같은 부분이나 같은 기능을 하는 부분에 사용되는 경우가 있다.
도 1a 내지 도 1c는 본 발명의 반도체 장치의 일례를 나타낸다. 도 1a 내지 도 1c에 있어서, 도 1b은 도 1a의 a-b 사이의 단면도에 해당하고, 도 1c은 도 1a의 c-d 사이의 단면도에 해당한다.
도 1a 내지 도 1c에 나타낸 반도체 장치는, 기판(101) 위에 절연막(102)을 사이에 두고 설치된 반도체 막(103a, 103b)과, 상기 반도체 막(103a, 103b) 위에 게이트 절연막(104)을 두고 설치된 게이트 전극(105)과, 게이트 전극을 덮어서 설치된 절연막(106, 107)과, 반도체 막(103a, 103b)의 소스 영역 또는 드레인 영역과 전기적으로 접속되고 절연막(107) 위에 설치된 도전막(108)을 포함한다. 도 1a 내지 도 1c에서, 반도체 막(103a)의 일부를 채널 형성 영역으로 사용한 n-채널 박막 트랜지스터(110a)와 반도체 막(103b)의 일부를 채널 형성 영역으로 사용한 p-채널 박막 트랜지스터(110b)를 설치한 경우를 보이고 있다.
기판(101)으로는, 바륨 보로실리케이트 유리나, 알루미노 보로실리케이트 유리 등의 유리 기판, 석영 기판, 세라믹 기판, 스테인레스 등을 포함하는 금속 기판 등을 사용할 수 있다. 그 밖에도, 폴리에틸렌테레프탈레이트(PET), 폴리에틸렌나프타레이트(PEN), 폴리에테르 설폰(PES)으로 대표되는 플라스틱이나, 아크릴 등의 탄력성을 지닌 합성 수지로 이루어진 기판을 사용할 수도 있다. 탄력성을 지닌 기판을 사용함으로써, 구부릴 수 있는 반도체 장치를 제조할 수 있게 된다. 또한 이러한 기판이면, 기판의 면적이나 형상에 제한이 없으므로, 기판(101)으로, 예를 들면 한 변이 1미터 이상인 사각형 기판을 사용하면, 생산성을 상당히 향상시킬 수 있다. 이러한 이점은 원형 실리콘 기판을 사용할 경우와 비교하면, 매우 유리하다.
절연막(102)은 하지막으로서 기능 하고, 기판(101)으로부터 Na 등의 알칼리 금속이나 알칼리 토금속이, 반도체 막(103a, 103b) 내에 확산하여, 반도체 소자의 특성에 악영향을 끼치는 것을 막기 위해 설치한다. 절연막(102)으로는, 산화규소(SiOx), 질화규소(SiNx), 산화질화규소(SiOxNy)(x>y), 질화산화규소(SiNxOy)(x>y) 등의 질소 또는 산소를 함유하는 절연막의 단층 구조, 또는 이것들의 다층 구조로 설치할 수 있다. 예를 들면 절연막(102)을 2층 구조로 설치할 경우, 첫째 층 절연막으로 질화산화규소 막을 설치하고, 둘째 층 절연막으로 산화질화규소 막을 설치할 수 있다. 또한 절연막(102)을 3층 구조로 설치할 경우, 첫째 층의 절연막으로 산화질화규소 막을 설치하고, 둘째 층의 절연막으로 질화산화규소 막을 설치하고, 셋째 층의 절연막으로 산화질화규소 막을 설치할 수 있다.
반도체 막(103a, 103b)은 아모포스 반도체 또는 세미아모포스 반도체(SAS)로 형성할 수 있다. 또는 다결정 반도체 막을 사용할 수 있다. SAS는 아모포스 구조와 결정구조(단결정, 다결정을 포함한다) 사이의 중간적인 구조를 가진 반도체다. 이것은 자유에너지적으로 안정된 제3의 상태를 가지고, 단거리 질서를 가져 격자변형을 포함한 결정 영역을 가진 반도체다. 적어도 막 내의 일부의 영역에서는 0.5nm 내지 20nm의 결정 영역을 관찰할 수 있다. 규소가 주성분으로 함유될 경우에는, 라만 스펙트럼이 520cm-1 보다도 낮은 파수 쪽으로 시프트 된다. X선 회절에서는 규소의 결정 격자로 인한 (111) 또는 (220)의 회절 피크가 관찰된다. 댕글링 본드의 중화제로서 수소 또는 할로겐이 적어도 1 원자％ 또는 그 이상 함유되어 있다. SAS는 규화물 기체에 그로 방전분해(플라즈마 CVD)를 실행하여 형성한다. 규화물 기체로는 SiH4 외에도 Si2H6, SiH2C12, SiHC13, SiC14, SiF4 등을 사용할 수 있다. 또한 GeF4을 혼합시킬 수도 있다. 이 규화물 기체를 H2 또는 H2과 He, Ar, Kr, Ne 중에서 선택된 하나 또는 복수 종의 희가스 원소로 희석할 수 있다. 희석률은 2배 내지 1000배의 범위다. 압력은 대략 0.1Pa 내지 133Pa의 범위, 전원 주파수는 1MHz 내지 120MHz, 바람직하게는 13MHz 내지 60MHz의 범위다. 기판 가열온도는 300℃ 이하면 된다. 막 내의 불순물원소로서, 산소, 질소, 탄소 등의 대기성분의 불순물은 1×1020cm-1 이하로 하는 것이 바람직하고, 특히, 산소농도는 5×1019/cm3 이하, 바람직하게는 1×1019/cm3 이하로 한다. 공지의 수단(스퍼터링법, LPCVD법, 플라즈마 CVD법 등)으로 실리콘을 주성분으로 하는 재료(예를 들면 SiXGe1 -X 등)를 사용하여 아모포 스 반도체 막을 형성하고, 레이저 결정화법, RTA 또는 퍼니스 어닐링 법을 이용하는 열 결정화법, 결정화를 촉진하는 금속 원소를 사용한 열 결정화법 등의 공지의 결정화법에 적용시킨다. 그럼으로써 아모포스 반도체 막이 결정화된다. 또 다른 결정화 방법으로서, DC 바이어스를 인가함으로써 열 플라즈마가 발생하고, 상기 열 플라즈마가 반도체 막에 작용한다.
게이트 절연막(104)으로는 산화규소(SiOx), 질화규소(SiNx), 산화질화규소(SiOxNy)(x>y), 질화산화규소(SiNxOy)(x>y) 등의 질소 또는 산소를 함유하는 절연막의 단층 구조, 또는 다층구조로 설치할 수 있다.
절연막(106)으로는 산화규소(SiOx), 질화규소(SiNx), 산화질화규소(SiOxNy)(x>y), 질화산화규소(SiNxOy)(x>y) 등의 질소 또는 산소를 함유하는 절연막이나 DLC(다이아몬드 라이크 카본) 등의 탄소를 함유하는 막의 단층 구조, 또는 다층구조로 설치할 수 있다.
절연막(107)으로는 산화규소(SiOx), 질화규소(SiNx), 산화질화규소(SiOxNy)(x>y), 질화산화규소(SiNxOy)(x>y) 등의 질소 또는 산소를 함유하는 절연막, DLC(다이아몬드 라이크 카본) 등의 탄소를 함유하는 막, 또는 그 이외에도 에폭시, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조시클로부텐, 또는 아크릴 등의 유기재료, 실록산 수지로 이루어진 단층 또는 다층구조로 설치할 수 있다. 실록산 수지라는 것은, Si-0-Si 결합을 포함하는 수지다. 실록산은 실리콘(Si)과 산소(0)와의 결합으로 형성된 골격구조를 포함한다. 치환기로서 적어도 수소를 포함하는 유기 그룹(예를 들면 알킬 그룹 또는 방향족 탄화수소)이 포함된다. 또한 치 환기로서 플루오로 그룹이 사용될 수 있다. 게다가 치환기로서 플루오로 그룹과 적어도 수소를 함유하는 유기 그룹이 사용될 수 있다. 도 1a 내지 1c에 나타낸 반도체 장치에 있어서, 절연막(106)을 설치하지 않고 게이트 전극(105)을 덮도록 직접 절연막(107)을 설치하는 것도 가능하다.
도전막(108)으로는, Al(알루미늄), Ti(티탄), W(텅스텐), Ni(니켈), C(탄소), Mo(몰리브덴), Pt(백금), Cu(구리), Ta(탄탈), Au(금), Mn(망간) 중에서 선택된 하나의 원소 또는 상기 원소를 복수 함유하는 합금으로 이루어진 단층 또는 다층구조를 이용할 수 있다. 예를 들면 상기 원소를 복수 함유하는 합금으로 이루어진 도전막으로서, 예를 들면 C과 Ti를 함유한 Al합금, Ni를 함유한 Al합금, C과 Ni를 함유한 Al합금, C과 Mn을 함유한 Al합금 등을 사용할 수 있다. 또한 다층구조로 설치할 경우, Al과 Ti를 적층 시킬 수 있다.
또한 도 1a 내지 1c에 있어서, n-채널 박막 트랜지스터(110a)는 게이트 전극(105)의 측벽에 접한 사이드 월(111)을 가지고, n-형 도전성을 부여하는 불순물이 선택적으로 도프 처리되는 반도체 막(103a) 내의 소스 영역, 드레인 영역 및 사이드 월(111) 아래에 설치된 LDD 영역이 형성되어 있다. 또한 p-채널 박막 트랜지스터(110b)는 게이트 전극(105)의 측벽에 접한 사이드 월(111)을 가지고, 반도체 막(103b) 내에 p-형 도전성을 부여하는 불순물이 선택적으로 도프 처리된 소스 영역 및 드레인 영역이 형성되어 있다. 본 발명의 반도체 장치에 포함되는 박막 트랜지스터의 구조는 전술한 구조에 한정되지 않는다. 예를 들면 도 1a 내지 1c에서는, n-채널 박막 트랜지스터(110a)에 LDD 영역을 설치하고, p-채널 박막 트랜지스 터(110b)에는 LDD 영역을 설치하지 않았지만, 양쪽 트랜지스터에 LDD 영역을 설치한 구성으로 해도 되고, 양쪽 트랜지스터에 LDD 영역 및 사이드 월(111)을 설치하지 않는 구조로 할 수도 있다(도 26a). 트랜지스터의 구조는 전술한 구조에 한정되지 않고, 하나의 채널 형성 영역을 가진 단일 게이트 구조, 두 개의 채널 형성 영역을 가진 더블 게이트 구조 또는 세 개의 채널 형성 영역을 가진 멀티 게이트 구조를 채용할 수 있다. 또한 보텀 게이트 구조, 또는 채널 형성 영역의 상하에 게이트 절연막을 사이에 두고 배치된 2개의 게이트 전극을 가지는 듀얼 게이트형으로 해도 된다. 또한 게이트 전극을 다층구조로 설치할 경우에, 게이트 전극 하방에 제1의 도전막(105a)과, 상기 제1의 도전막(105a) 위에 형성된 제2의 도전막(105b)이 설치되고, 상기 제1의 도전막은 테이퍼 형태로 형성된다. 이때 제1의 도전막에만 겹치도록 소스 또는 드레인 영역으로서 기능 하는 불순물영역보다 낮은 농도의 불순물 영역을 가지는 구조로 설치할 수도 있다(도 26b). 또한 게이트 전극을 다층구조로 설치할 경우에, 게이트 전극의 하방에 제1의 도전막(225a)과, 상기 제1의 도전막(225a) 위에 형성되는 제2의 도전막(225b)을 설치하고, 상기 제2의 도전막(225b)의 측벽에 접하고 도전막(225a)의 위쪽에 형성되도록 사이드 월을 설치하는 구조로 할 수 있다(도 26c). 상기 구성에 있어서, 반도체 막(103a, 103b)의 소스 또는 드레인 영역으로서 기능 하는 불순물 영역을 Ni, Co, W 등의 실리사이드로 설치하는 것도 가능하다.
상기 기판(101), 절연막(102), 반도체 막(103a 및 103b), 게이트 절연막(104), 절연막(106), 절연막(107) 중 적어도 하나의 층에, 플라즈마 처리를 이용 해서 산화 또는 질화 시킴으로써, 반도체 막 또는 절연막을 산화 또는 질화 한다. 이렇게, 플라즈마 처리를 이용해서 반도체 막 또는 절연막을 산화 또는 질화 시킴으로써, 상기 반도체 막 또는 절연막의 표면은 막의 질 면에서 향상된다. 그렇게 함으로써, CVD 법이나 스퍼터링법으로 형성한 절연막과 비교해서 더욱 치밀한 절연막을 얻을 수 있다. 따라서, 막 내에 발생하는 핀 홀 등의 결함을 억제해 반도체 장치의 특성을 향상시킬 수 있다.
이하에 도면을 참조하고, 플라즈마 처리를 이용해서 반도체 장치를 제조하는 방법을 설명한다. 구체적으로는, 기판(101), 절연막(102), 반도체 막(103a 및 103b), 게이트 절연막(104), 절연막(106) 또는 절연막(107)을 산화 또는 질화 시켜서 반도체 장치를 제조하는 경우에 관하여 설명한다.
[실시예 1]
본 실시예 1에서는, 상기 도 1a 내지 1c에 있어서의 반도체 막(103a 및 103b) 또는 게이트 절연막(104)에 플라즈마 처리를 하고, 상기 반도체 막(103a 및 103b) 또는 게이트 절연막(104)을 산화 또는 질화 시킴으로써 반도체 장치를 제조하는 방법에 관하여 도면을 참조해서 설명한다.
본 실시예는 우선 기판 위에 섬 형상의 반도체 막이 형성되고, 상기 섬 형상의 반도체 막의 끝 부분의 형상을 직각에 가깝게 설치할 경우에 대해서 나타낸다.
기판(101) 위에 섬 형상의 반도체 막(103a, 103b)을 형성한다(도 2a). 섬 형상의 반도체 막(103a, 103b)으로서는, 기판(101) 위에 미리 형성된 절연막(102) 위에 스퍼터링법, LPCVD법, 플라즈마 CVD법 등으로 실리콘(Si)을 주성분으로 하는 재 료(예를 들면 SiXGe1-X 등)를 사용해서 아모포스 반도체 막을 형성한다. 그리고 나서 상기 아모포스 반도체 막을 결정화시키고, 반도체 막을 선택적으로 에칭한다. 레이저 결정화법, RTA 또는 퍼니스 어닐링법을 이용한 열 결정화법, 결정화를 촉진시키는 금속 원소를 사용한 열 결정화법 등이 아모포스 반도체 막을 결정화시키는 데 이용될 수 있다. 도 2a 내지 2d에서, 섬 형상의 반도체 막(103a, 103b)의 끝 부분을 직각에 가까운 형상(85°≤θ≤100°)으로 설치한다.
플라즈마 처리를 하여 반도체 막(103a, 103b)을 산화 또는 질화 시킴으로써, 상기 반도체 막(103a, 103b)의 표면에 산화막 또는 질화막(121a, 121b)(이하, 절연막(121a), 절연막(121b)이라고도 한다)을 형성한다(도 2b). 플라즈마 처리는 반도체 막(103a, 103b)을 산화 또는 질화 시키기 전에 전처리로서 아르곤 분위기 하에서 진하여도 된다.
예를 들면 반도체 막(103a, 103b)으로서 Si를 사용했을 경우, 절연막(121a 및 121b)으로서, 산화규소(SiOx) 또는 질화규소(SiNx)가 형성된다. 또한 플라즈마 처리에 의해 반도체 막(103a, 103b)을 산화시킨 후에, 다시 플라즈마 처리를 함으로써 반도체 막(103a, 103b)을 질화 시킬 수도 있다. 이 경우, 반도체 막(103a, 103b)에 접해서 산화규소(SiOx)가 형성되고, 상기 산화규소의 표면에 산화질화규소(SiOxNy)(x>y) 또는 질화산화규소(SiNxOy)(x>y)가 형성된다.
플라즈마 처리에 의해 반도체 막을 산화할 경우에는, 산소를 포함하는 분위기 하(예를 들면, 산소(O2)와 희가스(He, Ne, Ar, Kr, Xe 중 적어도 하나)를 포함하 는 분위기 하; 일산화이질소와 희가스를 포함하는 분위기 하; 일산화이질소, 수소, 희가스를 포함하는 분위기 하)에서 플라즈마 처리를 한다. 한편, 플라즈마 처리에 의해 반도체 막을 질화 시킬 경우에는, 질소를 포함하는 분위기 하(예를 들면, 질소(N2)와 희가스(He, Ne, Ar, Kr, Xe 중 적어도 하나); 질소, 산소, 희가스를 포함하는 분위기 하; 또는 NH3과 희가스를 포함하는 분위기 하에서 플라즈마 처리를 한다.
희가스로는, 예를 들면 Ar를 사용할 수 있다. 또한 Ar와 Kr를 혼합한 가스를 사용해도 된다. 플라즈마 처리에 사용되는 희가스(He, Ne, Ar, Kr, Xe 중 적어도 하나를 포함한 가스)는 절연막(121a, 121b)에 포함되고, Ar이 사용되는 경우에는 절연막(121a, 121b)에 Ar이 포함된다.
본 실시예에서는 플라즈마 처리에 의해 반도체 막(103a, 103b)을 산화시킬 경우에는, 산소(O2), 질소(N2), 아르곤(Ar)의 혼합 가스가 도입된다. 여기에서 사용되는 혼합 가스로는 0.1 내지 100sccm의 산소, 0.1 내지 100sccm의 수소, 100 내지 5000sccm의 아르곤이 도입될 수 있다. 혼합 가스는 바람직하게는 산소:수소:아르곤 = 1:1:100의 비율로 도입된다. 예를 들면 5sccm의 산소, 5sccm의 질소, 500sccm의 아르곤의 혼합 가스가 도입될 수 있다.
플라즈마 처리에 의해 산화처리를 할 때는, 희가스가 산화막에 포함된다고 생각된다. 따라서 기판 위에 작용하여 산화막을 형성하는 이 과정의 플라즈마 처리에 의해 샘플이 형성되었다. 상기 샘플은 TXRF로 측정되었다. 여기에서 플라즈마 처리는 Ar과 희가스를 사용하여 실행하였다. 결과적으로 Ar은 약 1×1015 내지 1×1016atoms/cm3의 농도로 산화막에 포함되었다. 따라서 플라즈마 처리에 사용된 희가스는 거의 같은 농도(1×1015 내지 1×1016atoms/cm3)로 포함된다.
또한 플라즈마 처리에 의해 질소화 처리하는 경우에는, 질소(N2)와 아르곤(Ar)의 혼합 가스가 도입된다. 여기에서 사용된 혼합 가스로는 20 내지 2000sccm의 질소, 100 내지 10000sccm의 아르곤이 도입될 수 있다. 예를 들면 200sccm의 질소와 1000sccm의 아르곤이 도입될 수 있다.
또한 플라즈마 처리는, 상기 가스를 포함하는 분위기 안에서, 전자밀도는 1×1011cm-3 이상, 플라즈마의 전자온도는 1.5eV 이하로 한다. 더욱 상세하게는, 전자밀도는 1×1011cm-3 이상 1×1013cm-3 이하로, 플라즈마의 전자온도는 0.5eV 이상 1.5eV 이하로 한다. 플라즈마의 전자밀도는 높으며, 기판(101) 위에 형성된 처리 대상(여기에서는, 반도체 막(103a, 103b)) 부근에서의 전자온도는 낮다. 따라서 처리 대상에 대한 플라즈마에 의한 손상을 방지할 수 있다. 게다가 플라즈마의 전자밀도가 1×1011cm-3 이상으로 고밀도이므로, 플라즈마 처리를 이용하여 처리 대상을 산화 또는 질화 시켜서 형성한 산화막 또는 질화막은, CVD법이나 스퍼터링법 등으로 형성한 막과 비교해서 막 두께의 균일성이 뛰어나고, 치밀한 막을 형성할 수 있다. 또한 플라즈마의 전자온도가 1.5eV 이하로 낮으므로, 종래의 플라즈마 처리나 열산화법과 비교해서 낮은 온도에서 산화 또는 질소화 처리를 할 수 있다. 예를 들면, 유리 기판의 변형점보다도 100도 이상 낮은 온도에서 플라즈마 처리를 실시해도 충분히 산화 또는 질소화 처리를 할 수 있다. 플라즈마를 형성하기 위한 주파수로는, 마이크로파(2.45GHz) 등의 고주파를 사용할 수 있다.
본 발명에서는, 이하에 특별히 언급하지 않는 한, 플라즈마 처리에 의한 산화 처리 또는 질소화 처리는 상기 언급한 조건 하에서 실행된다.
다음으로 절연막(121a, 121b)을 덮도록 게이트 절연막(104)을 형성한다(도 2c). 게이트 절연막(104)은 산화규소(SiOx), 질화규소(SiNx), 산화질화규소(SiOxNy)(x>y), 또는 질화산화규소(SiNxOy)(x>y) 등의 질소 또는 산소를 포함하는 절연막의 단층 구조나 다층구조로 형성할 수 있다. 예를 들면 반도체 막(103a, 103b)으로서 Si를 사용하고, 플라즈마 처리에 의해 상기 Si를 산화시키면 상기 반도체 막(103a, 103b) 표면에 절연막(121a, 121b)으로서 산화규소가 형성된다. 이 경우, 상기 절연막(121a, 121b) 위에 게이트 절연막(104)으로서 산화규소(SiOx)가 형성된다. 또한 상기 도 2b에 있어서, 플라즈마 처리에 의해 반도체 막(103a, 103b)을 산화 또는 질화 시킴으로써 형성된 절연막(121a, 121b)의 막 두께가 더 얇을 경우에는, 상기 절연막(121a, 121b)을 게이트 절연막으로 사용할 수 있고, 게이트 전극(105)을 절연막(121a, 121b) 위에 형성할 수 있다.
다음으로 게이트 절연막(104) 위에 게이트 전극(105) 등을 형성함으로써, 게이트 전극(105) 아래에 위치한 반도체 막(103a, 103b)을 채널 형성 영역으로 사용하는 n-채널 박막 트랜지스터(110a)와 p-채널 박막 트랜지스터(110b), 그리고 p-채 널 박막 트랜지스터(110b)를 가지는 반도체 장치를 제조할 수 있다(도 2d).
이와 같이, 반도체 막(103a, 103b) 위에 게이트 절연막(104)을 형성하기 전에, 플라즈마 처리에 의해 반도체 막(103a, 103b)의 표면을 산화 또는 질화 시킨다. 그렇게 함으로써 채널 형성 영역의 끝 부분(151a, 151b) 등에서의 게이트 절연막(104)의 피복 불량으로 인한 게이트 전극과 반도체 막 사이의 쇼트를 방지할 수 있다. 즉, 섬 형상의 반도체 막의 끝 부분이 직각에 가까운 형상(85°≤θ≤100°)을 가질 경우에는, CVD법이나 스퍼터링법 등으로 반도체 막을 덮도록 게이트 절연막을 형성했을 때에, 반도체 막의 끝 부분에서 게이트 절연막의 절단 등으로 의한 피복 불량의 위험이 있다. 그러나 반도체 막의 표면에 플라즈마 처리를 하여 산화 또는 질화 함으로써, 반도체 막의 끝 부분에 있어서의 게이트 절연막의 피복 불량 등을 방지할 수 있다.
도 2a 내지 2d에 있어서는, 게이트 절연막(104)을 형성한 후에 플라즈마 처리를 함으로써, 게이트 절연막(104)을 산화 또는 질화 시킬 수도 있다. 이 경우, 반도체 막(103a, 103b)을 덮도록 형성된 게이트 절연막(104)(도 3a)에 플라즈마 처리를 하고, 게이트 절연막(104)을 산화 또는 질화 시킴으로써, 게이트 절연막(104)의 표면에 산화막 또는 질화막(1235)(이하, 절연막(123)이라고도 한다)을 형성한다(도 3b). 플라즈마 처리의 조건은, 도 2b와 유사하게 할 수 있다. 또한 절연막(123)은 플라즈마 처리에 사용하는 희가스를 포함하는데, 예를 들면 Ar를 사용했을 경우에는 절연막(123)에 Ar이 포함된다.
도 3b에 있어서, 일단 산소분위기 하에서 플라즈마 처리를 함으로써 게이트 절연막(104)을 산화시킨 후에, 다시 질소분위기 하에서 플라즈마 처리를 함으로써 게이트 절연막(104)을 질화 시킬 수도 있다. 이 경우, 반도체 막(103a, 103b) 위에 산화규소(SiOx) 또는 산화질화규소(SiOxNy)(x>y)가 형성되고, 게이트 전극(105)에 접해서 산화질화규소(SiOxNy)(x>y) 또는 질화산화규소(SiNxOy)(x>y)를 포함하는 사이드 월이 형성된다. 그 후에 절연막(123) 위에 게이트 전극(105) 등을 형성함으로써, 게이트 전극(105) 아래에 위치한 반도체 막(103a, 103b)을 채널 형성 영역으로 사용한 n-채널 박막 트랜지스터(110a), p-채널 박막 트랜지스터(110b), 그리고 p-채널 박막 트랜지스터(110b)를 가지는 반도체 장치를 제조할 수 있다(도 3c). 이렇게, 게이트 절연막에 플라즈마 처리를 함으로써, 상기 게이트 절연막의 표면을 산화 또는 질화 시켜 막의 질을 향상시킨다. 그렇게 함으로써 치밀한 막을 얻을 수 있다. 플라즈마 처리에 의해 얻은 절연막은, CVD법이나 스퍼터링법으로 형성된 절연막과 비교해서 치밀하고 핀 홀 등의 결함도 적으므로, 박막 트랜지스터의 특성을 향상시킬 수 있다.
도 3a 내지 3c에서는, 미리 반도체 막(103a, 103b)에 플라즈마 처리를 하여, 상기 반도체 막(103a, 103b)의 표면을 산화 또는 질화 시킨 경우를 나타낸다. 그렇지만 반도체 막(103a, 103b)에 플라즈마 처리를 하지 않고 게이트 절연막(104)을 형성한 후에 게이트 절연막(104)에 플라즈마 처리를 하는 방법을 이용해도 된다. 이렇게 게이트 전극을 형성하기 전에 플라즈마 처리를 함으로써, 반도체 막의 끝 부분에서 게이트 절연막의 절단에 의한 피복 불량이 생겼을 경우에도, 피복 불량에 노출된 반도체 막을 산화 또는 질화 할 수 있으므로, 반도체 막의 끝 부분에서의 게이트 절연막의 피복 불량에 기인하는 게이트 전극과 반도체 막 사이의 쇼트 등을 방지할 수 있다.
섬 형상의 반도체 막의 끝 부분을 직각에 가까운 형상으로 했을 경우여도, 반도체 막 또는 게이트 절연막에 플라즈마 처리를 하여 상기 반도체 막 또는 게이트 절연막을 산화 또는 질화 시킴으로써, 반도체 막의 끝 부분에서의 게이트 절연막의 피복 불량에 기인하는 게이트 전극과 반도체 막의 쇼트를 방지할 수 있다.
다음으로 기판 위에 설치된 섬 형상의 반도체 막에 있어서, 상기 섬 형상의 반도체 막의 끝 부분을 테이퍼 형상(30°≤θ＜85°)으로 설치할 경우에 대해서 나타낸다.
기판(101) 위에 섬 형상의 반도체 막(103a, 103b)을 형성한다(도 4a). 섬 형상의 반도체 막(103a, 103b)으로는, 기판(101) 위에 미리 형성된 절연막(102) 위에 스퍼터링법, LPCVD법, 플라즈마 CVD법 등을 이용해서 실리콘(Si)을 주성분으로 하는 재료(예를 들면 SiXGe1 -X 등) 등을 사용해서 아모포스 반도체 막을 형성한다. 그리고 나서 아모포스 반도체 막을 결정화시키고 반도체 막을 선택적으로 에칭한다. 레이저 결정화법, RTA또는 퍼니스 어닐링법를 이용하는 열 결정화법, 결정화를 촉진시키는 금속 원소를 사용한 열 결정화법, 상기 방법들의 조합 등으로 상기 아모포스 반도체 막을 결정화시킬 수 있다. 도 4a 내지 4d에서, 섬 형상의 반도체 막(103a 및 103b)의 끝 부분의 각은 테이퍼진다(30°≤θ＜85°).
반도체 막(103a, 103b)을 덮도록 게이트 절연막(104)을 형성한다(도 4b). 게이트 절연막(104)은 공지의 수단(스퍼터링법, LPCVD법, 플라즈마 CVD법 등)을 이용 하여, 산화규소(SiOx), 질화규소(SiNx), 산화질화규소(SiOxNy)(x>y), 질화산화규소(SiNxOy)(x>y) 등의 질소 또는 산소를 포함하는 절연막의 단층 구조나 다층구조로 설치할 수 있다.
다음으로 플라즈마 처리에 의해 게이트 절연막(104)을 산화 또는 질화 시킴으로써, 상기 게이트 절연막(104)의 표면에 산화막 또는 질화막(124)(이하, 절연막(124)이라고도 한다)을 형성한다(도 4C). 플라즈마 처리의 조건은 상기와 유사하게 할 수 있다. 예를 들면 게이트 절연막(104)으로서 산화규소(SiOx) 또는 산화질화규소(SiOxNy)(x>y)를 사용했을 경우, 산소분위기 하에서 플라즈마 처리를 하여 게이트 절연막(104)을 산화시킨다. 게이트 절연막의 표면에서 얻어진 막은 CVD법이나 스퍼터링법 등으로 형성된 게이트 절연막과 비교해서 핀 홀 등의 결함의 적고 치밀하다. 한편, 질소분위기 하에서 플라즈마 처리를 하여 게이트 절연막(104)을 질화 시킴으로써, 게이트 절연막(104)의 표면에 절연막(124)으로서 산화질화규소(SiOxNy)(x>y) 또는 질화산화규소(SiNxOy)(x>y)를 설치할 수 있다. 또한 일단 산소분위기 하에서 플라즈마 처리를 함으로써 게이트 절연막(104)을 산화시킨 후에, 다시 질소분위기 하에서 플라즈마 처리를 함으로써 질화 시킬 수도 있다. 또한 절연막(124)은 플라즈마 처리에 사용한 희가스를 포함하는데, 예를 들면 Ar를 사용했을 경우에는 절연막(124) 속에 Ar가 포함된다.
게이트 절연막(104) 위에 게이트 전극(105) 등을 형성함으로써, 게이트 전극(105) 아래에 위치한 반도체 막(103a, 103b)을 사용한 n-채널 박막 트랜지스터(110a), p-채널 박막 트랜지스터(110b)를 가지는 반도체 장치를 제조할 수 있다 (도 4d).
이와 같이, 게이트 절연막에 플라즈마 처리를 함으로써, 게이트 절연막의 표면에 산화막 또는 질화막으로 형성된 절연막을 설치하여, 게이트 절연막의 표면을 막의 질 면에서 향상시킬 수 있다. 플라즈마 처리에 의해 산화 또는 질화 된 절연막은, CVD법이나 스퍼터링법으로 형성된 게이트 절연막과 비교해서 치밀하고 핀 홀 등의 결함도 적으므로, 박막 트랜지스터의 특성을 향상시킬 수 있다. 또한 반도체 막의 끝 부분을 테이퍼 형상으로 하여, 반도체 막의 끝 부분에서 게이트 절연막의 피복 불량에 기인하는 게이트 전극과 반도체 막의 쇼트 등을 억제할 수 있다. 하지만 게이트 절연막을 형성한 후에 플라즈마 처리를 함으로써, 더한층 게이트 전극과 반도체 막의 쇼트 등을 방지할 수 있다.
도 4a 내지 4c와 다른 반도체 장치의 제조 방법에 관해서 도면을 참조해서 설명한다. 구체적으로는, 테이퍼 형상을 가지는 반도체 막의 끝 부분에 선택적으로 플라즈마 처리를 할 경우에 관해서 나타낸다.
우선, 기판(101) 위에 섬 형상의 반도체 막(103a, 103b)을 형성한다(도 5a). 섬 형상의 반도체 막(103a, 103b)으로는, 기판(101) 위에 미리 형성된 절연막(102) 위에 스퍼터링법, LPCVD법, 플라즈마 CVD법 등을 이용해서 실리콘(Si)을 주성분으로 하는 재료(예를 들면 SiXGe1 -X 등) 등을 사용해서 아모포스 반도체 막을 형성한다. 그리고 나서 아모포스 반도체 막을 결정화시키고, 레지스트(125a, 125b)를 마스크로 사용해서 반도체 막을 선택적으로 에칭한다. 아모포스 반도체 막의 결정화는 레이저 결정화법, RTA 또는 퍼니스 어닐링법를 이용하는 열 결정화법, 결정화를 촉진시키는 금속 원소를 사용한 열 결정화법, 이들 방법을 조합한 방법 등을 이용해서 진행할 수 있다.
다음으로 반도체 막의 에칭에 사용한 레지스트(125a, 125b)를 제거하기 전에, 플라즈마 처리를 하여 섬 형상의 반도체 막(103a, 103b)의 끝 부분을 선택적으로 산화 또는 질화 시킨다. 상기 반도체 막(103a, 103b)의 끝 부분에 각각 산화막 또는 질화막(126)(이하, 절연막(126)이라고도 한다)이 형성된다(도 5b). 플라즈마 처리는, 전술한 조건하에서 진행한다. 또한 절연막(126)은 플라즈마 처리에 사용한 희가스를 포함한다.
다음으로 반도체 막(103a, 103b)을 덮도록 게이트 절연막(104)을 형성한다(도 5c). 게이트 절연막(104)은 상기와 마찬가지로 형성할 수 있다.
다음으로 게이트 절연막(104) 위에 게이트 전극(105) 등을 형성함으로써, 섬 형상의 반도체막(103a, 103b)을 채널 형성 영역으로 사용한 n-채널 박막 트랜지스터(110a), p-채널 박막 트랜지스터(110b)를 가지는 반도체 장치를 제조할 수 있다(도 5d).
반도체 막(103a, 103b)의 끝 부분을 테이퍼 형상으로 했을 경우, 반도체 막(103a, 103b)의 일부에 형성된 채널 형성 영역의 끝 부분(152a, 152b)도 테이퍼 형상이 된다. 따라서 반도체 막이나 게이트 절연막의 막 두께가 중앙부분과 비교해서 일정하지 않으므로, 박막 트랜지스터의 특성에 악영향을 끼칠 위험이 있다. 따라서 플라즈마 처리에 의해 채널 형성 영역의 끝 부분을 선택적으로 산화 또 질화 시킴으로써, 채널 형성 영역의 끝 부분이 되는 반도체 막에 절연막이 형성된다. 따 라서 채널 형성 영역의 끝 부분에 기인하여 박막 트랜지스터에 미치는 영향을 줄일 수 있다.
도 5a 내지 5d는 반도체 막(103a, 103b)의 끝 부분에 한해서 플라즈마 처리를 하여 산화 또는 질화 시킨 예를 나타내었다. 두말할 것 없이, 도 4a 내지 4d에 나타낸 바와 같이 게이트 절연막(104)에도 플라즈마 처리를 하여 산화 또는 질화 시키는 것도 가능하다(도 7a).
다음으로 반도체 장치의 제조 방법에 관해서 도면을 참조해서 설명한다. 그 방법은 상기 방법과 다르다. 구체적으로는, 테이퍼 형상을 가지는 반도체 막에 플라즈마 처리를 할 경우에 관해서 나타낸다.
기판(101) 위에 상기와 마찬가지로 섬 형상의 반도체 막(103a, 103b)을 형성한다(도 6a).
다음으로 플라즈마 처리를 하여 반도체 막(103a, 103b)을 산화 또는 질화 시킴으로써, 산화막 또는 질화막(127a, 127b)(이하, 절연막(127a, 127b)이라고도 한다)을 형성한다(도 6b). 플라즈마 처리는 전술한 조건하에서 실행할 수 있다. 예를 들면 반도체 막(103a, 103b)으로 Si를 사용했을 경우, 절연막(127a 및 127b)으로서, 산화규소(SiOx) 또는 질화규소(SiNx)가 형성된다. 또한 플라즈마 처리에 의해 반도체 막(103a, 103b)을 산화시킨 후에, 다시 플라즈마 처리를 하여 반도체 막(103a, 103b)을 질화 시킬 수도 있다. 이 경우, 반도체 막(103a, 103b)에 접해서 산화규소(SiOx)가 형성되고, 상기 산화규소의 표면에 산화질화규소(SiOxNy)(x>y) 또는 질화산화규소(SiNxOy)(x>y)가 형성된다. 또한 절연막(127a, 127b)은 플라즈마 처리에 사용한 희가스를 포함한다. 플라즈마 처리를 함으로써 반도체 막(103a, 103b)의 끝 부분은 동시에 산화 또는 질화 된다.
다음으로 절연막(127a, 127b)을 덮도록 게이트 절연막(104)을 형성한다(도 6c). 게이트 절연막(104)으로는, 산화규소(SiOx), 질화규소(SiNx), 산화질화규소(SiOxNy)(x>y), 질화산화규소(SiNxOy)(x>y) 등의 질소 또는 산소를 가지는 절연막의 단층 구조나 다층구조로 설치할 수 있다. 예를 들면 반도체 막(103a, 103b)으로 Si를 사용해서 플라즈마 처리에 의해 산화시킴으로써 상기 반도체 막(103a, 103b) 표면에 절연막(127a, 127b)으로서 산화규소를 형성했을 경우, 상기 절연막(127a, 127b) 위에 게이트 절연막(104)으로서 산화규소(SiOx)를 형성한다.
다음으로 절연막(127a, 127b) 위에 게이트 전극(105) 등이 형성되고, 게이트 절연막(104) 위에 게이트 전극(105) 등을 형성함으로써, 게이트 전극(105) 아래에 위치한 반도체 막(103a, 103b)을 각각 사용하는 n-채널 박막 트랜지스터(110a), p-채널 박막 트랜지스터(110b)를 가진 반도체 장치를 제조할 수 있다(도 6d).
반도체 막(103a, 103b)의 끝 부분을 테이퍼 형상으로 했을 경우, 반도체 막(103a, 103b)의 일부에 형성되는 채널 형성 영역의 끝 부분(153a, 153b)도 테이퍼 형상이 된다. 따라서 박막 트랜지스터의 특성에 영향을 끼칠 우려가 있다. 그 때문에 플라즈마 처리에 의해 반도체 막을 산화 또는 질화 시킴으로써 채널 형성 영역의 끝 부분을 산화 또는 질화 시켜서, 반도체 소자에 미치는 영향을 줄일 수 있다.
도 6a 내지 6d에서는, 반도체 막(103a, 103b)에 한해서 플라즈마 처리에 의 해 산화 또는 질화를 한 예를 나타낸다; 그러나 도 4a 내지 4d에 나타낸 바와 같이 게이트 절연막(104)에 플라즈마 처리를 하여 산화 또는 질화 시키는 것도 가능하다(도 7b). 이 경우, 일단 산소분위기 하에서 플라즈마 처리를 함으로써 게이트 절연막(104)을 산화시킨 후에, 다시 질소분위기 하에서 플라즈마 처리를 함으로써 게이트 절연막(104)을 질화 시킬 수도 있다. 이 경우, 반도체 막(103a, 103b)에 산화규소(SiOx) 또는 산화질화규소(SiOxNy)(x>y)가 형성되고, 게이트 전극(105)에 접해서 산화질화규소(SiOxNy)(x>y) 또는 질화산화규소(SiNxOy)(x>y)가 형성된다.
또한 전술한 구성에 있어서, 수소와 희가스를 포함하는 분위기 하에서 플라즈마 처리를 함으로써 수소를 도입할 수 있다. 예를 들면 도 2d에 있어서, 소스 영역 또는 드레인 영역으로서 기능 하는 불순물영역의 결함을 복구하기 위해서 활성화를 실행한 후에, 수소와 희가스 분위기 하에서 플라즈마 처리를 함으로써 상기 게이트 절연막(104)에 수소를 도입한다. 그리고, 그 후의 공정으로 350℃ 내지 450℃에서 열처리를 하여 게이트 절연막(104)에 포함된 수소를 반도체 막(103a, 103b)로 이동시킨다. 그럼으로써 상기 반도체 막(103a, 103b)의 댕글링 본드 등의 결함을 복구할(수소화처리) 수 있다. 여기에서는, 게이트 절연막(104)으로서, 상기한 모든 재료를 사용하고, 플라즈마 처리에 의해 수소를 도입하여 수소화처리를 한다. 또한 NH3과 희가스 분위기 하에서 350℃ 내지 450℃로 플라즈마 처리를 함으로써, 게이트 절연막(104)에 수소를 도입하고, 동시에 상기 게이트 절연막의 표면을 질화 해서 표면의 질을 향상시킨다. 또한 NH3과 희가스 분위기 하에서 플라즈마 처리를 할 때에 열처리를 함으로써, 수소화 처리와 질소화 처리를 동시에 진행할 수 있다. 플라즈마 처리에 의한 수소의 도입은, 전술한 공정과 자유롭게 조합해서 할 수 있다. 플라즈마 처리는 전술한 조건으로 진행할 수 있다.
상기한 바와 같이 플라즈마 처리를 함으로써, 반도체 막이나 절연막에 부착된 티끌 등의 불순물을 쉽게 제거할 수 있다. 일반적으로, CVD법이나 스퍼터링법 등으로 형성된 막에는 티끌(파티클이라고도 한다)이 부착된 경우가 있다. 예를 들면, 도 25a에 나타낸 바와 같이, 절연막, 도전막 또는 반도체 막 등의 막(171) 위에 CVD법이나 스퍼터링법 등에 의해 형성된 절연막(172) 위에 티끌(173)이 형성되어 있다. 이러한 경우, 플라즈마 처리를 하여 절연막(172)을 산화 또는 질화 시킴으로써, 절연막(172)의 표면에 산화막 또는 질화막(174)(이하, 절연막(174)이라고도 한다)이 형성된다. 절연막(174)으로서는, 티끌(173)이 존재하지 않는 부분뿐만 아니라, 티끌(173)의 아랫부분도 산화 또는 질화 됨으로써, 절연막(174)의 체적이 증가한다. 한편, 티끌(173)의 표면도 플라즈마 처리에 의해 산화 또는 질화 되어 절연막(175)이 형성되므로 티끌(173)의 체적도 증가한다(도 25b).
이때, 티끌(173)은 브러시 세정 등의 간단한 세정으로, 절연막(174)의 표면에서 쉽게 제거될 수 있다. 이렇게, 플라즈마 처리를 함으로써, 상기 절연막 또는 반도체 막에 부착된 미세한 티끌이라도 쉽게 제거할 수 있다. 이는 플라즈마 처리를 함으로써 얻어지는 효과이며, 본 실시예뿐만 아니라, 다른 실시예에 있어서도 마찬가지다.
상기와 같이, 플라즈마 처리를 하여 반도체 막 또는 게이트 절연막을 산화 또는 질화 해서 표면의 질을 향상시킴으로써, 치밀하고 막의 질이 좋은 절연막을 형성할 수 있다. 또한 절연막의 표면에 부착된 티끌 등을 세정으로 쉽게 제거할 수 있다. 그 결과, 절연막을 얇게 형성할 경우라도 핀 홀 등의 결함을 방지하여, 박막 트랜지스터 등의 반도체 소자의 미세화 및 고성능화를 실현할 수 있다.
[실시예 2]
본 실시예는 본 발명의 반도체 장치에 대해서 상기 실시예와는 다른 구조에 관해서 도면을 참조해서 설명한다.
본 실시예에서는, 도 1a 내지 1c에 나타낸 기판(101) 또는 절연막(102)에 플라즈마 처리를 한다. 상기 기판(101) 또는 절연막(102)을 산화 또는 질화 시킴으로써 반도체 장치를 제조한다. 그 방법은 도면을 참조하여 설명한다.
우선 기판(101)에 플라즈마 처리를 함으로써, 상기 기판(101)을 산화 또는 질화 시킬 경우에 대해서, 도면을 참조해서 설명한다.
기판(101)을 준비하고, 불산(HF), 알칼리 또는 순수로 세정한다(도 8a). 기판(101)으로는, 바륨 보로실리케이트 유리나, 알루미노 보로실리케이트 유리 등의 유리 기판, 석영기판, 세라믹 기판, 스테인레스를 포함하는 금속기판 등을 사용할 수 있다. 그 밖에도, 폴리에틸렌테레프탈레이트(PET), 폴리에틸렌나프타레이트(PEN), 폴리에테르 설폰(PES)로 대표되는 플라스틱이나, 아크릴 등의 탄력성을 지닌 합성 수지로 이루어진 기판을 사용할 수 있다. 기판(101)으로서 유리 기판을 사용하는 경우를 나타낸다.
다음으로 플라즈마 처리를 하여 기판(101)을 산화 또는 질화 시킴으로써, 상 기 기판(101)의 표면에 산화막 또는 질화막(131)(이하, 절연막(131)이라고도 한다)을 형성한다(도 8b). 일반적으로, 유리나 플라스틱 등의 기판 위에 박막 트랜지스터 등의 반도체 소자를 형성할 경우, 유리나 플라스틱 등에 포함된 Na 등의 알칼리 금속이나 알칼리 토금속 등의 불순물원소가 반도체 소자에 혼입해서 오염시킴으로써, 반도체 소자의 특성에 악영향을 끼칠 우려가 있다. 그러나, 유리나 플라스틱 등으로 이루어진 기판의 표면을 질화 시킴으로써, 기판에 포함되는 Na 등의 알칼리 금속이나 알칼리 토금속 등의 불순물원소가 반도체 소자에 혼입하는 것을 방지할 수 있다. 플라즈마 처리는 상기 실시예 1과 동일한 조건하에서 실행할 수 있다. 절연막(131)은 플라즈마 처리에 사용되는 희가스(He, Ne, Ar, Kr, Xe 중 적어도 하나를 포함한 가스)를 포함한다.
다음으로 절연막(131) 위에 바탕 막으로 기능 하는 절연막(102)을 형성한다(도 8c). 절연막(102)으로는, 스퍼터링법, LPCVD법, 플라즈마 CVD법 등을 이용하여, 산화규소(SiOx), 질화규소(SiNx), 산화질화규소(SiOxNy)(x>y), 질화산화규소(SiNxOy)(x>y) 등의 질소 또는 산소를 가지는 절연막의 단층 구조나 다층구조로 설치할 수 있다. 여기에서는, 기판(101)의 표면을 플라즈마 처리를 함으로써 질화 시켜, 절연막(102)으로서 질화규소 또는 산화질화규소를 형성하는 것이 바람직하다. 절연막(102)에 N 원자가 많이 포함되어 있으면, 고정 전하량이 증가하여 상기 절연막(102) 위에 형성된 박막 트랜지스터 등의 반도체 소자에 영향을 준다. 즉, 기판(101)으로부터의 불순물원소가 소자에 혼입하는 것을 막기 위해서 N 원자를 포함하는 막이 필요하다; 그러나 N 원자를 포함하는 막이 많을 경우에는 반도체 소자 에 영향을 끼친다. 따라서, 도 8a 내지 8e에서는, 기판(101)의 표면을 질화시키고, 그 질화된 막 위에 산화규소 또는 산화질화규소를 형성한다.
다음으로 절연막(102) 위에 반도체 막(103)을 형성한다(도 8d). 반도체 막(103)은 스퍼터링법, LPCVD법, 플라즈마 CVD법 등을 이용해서 실리콘(Si)을 주성분으로 하는 재료(예를 들면 SiXGe1 -X 등)를 사용해서 형성할 수 있다. 절연막(102)과 반도체 막(103)을 CVD법에 의해 연속해서 형성한다. 절연막(102)과 반도체 막(103)을 대기에 노출하지 않고 연속해서 형성함으로써, 반도체 막(103)으로의 불순물의 혼입을 방지할 수 있다.
다음으로 반도체 막(103)을 선택적으로 에칭해서 섬 형상의 반도체 막(103a, 103b)을 형성하고, 상기 반도체 막(103a, 103b)을 채널 형성 영역으로 사용한 n-채널 박막 트랜지스터(110a), p-채널 박막 트랜지스터(110b)를 가지는 반도체 장치를 제조할 수 있다(도 8e). 기판(101)으로 유리 기판을 사용하고, 질소분위기 하에서 플라즈마 처리를 함으로써 상기 유리 기판의 표면을 질화 해서 질화막(131)을 형성한다. 질화막(131) 위에, 절연막(102)으로서 산화규소(SiOx)를 형성하고, 상기 절연막(102) 위에 반도체 막(103a, 103b)을 형성한다. 반도체 막(103a, 103b)을 덮도록 게이트 절연막(104)으로서 산화규소를 형성한다. 상기 게이트 절연막(104)을 질소분위기 하에서 플라즈마 처리에 의해 질화 한다. 그 후에 게이트 전극(105)은 스퍼터링법 등의 공지의 방법을 이용해서 Mo, W, Cr, Ta, Ni 등으로 형성하고, 질소분위기 하에서 플라즈마 처리를 함으로써 게이트 전극(105)의 표면을 질화 한다. 예를 들면 게이트 전극(105)으로서, 게이트 전극(105)이 Mo로 형성된 경우에는 Mo 의 표면에 Mo의 질화막(181)이 형성된다. 이 경우, Mo는 쉽게 산화된다; 그러나 질소분위기 하에서 플라즈마 처리를 하여 상기 Mo의 표면을 질화 시킴으로써, Mo의 산화를 방지한다.
이와 같이, 플라즈마 처리에 의해 기판(101) 표면을 산화 또는 질화 시킴으로써, 기판에 포함되는 Na 등의 알칼리 금속이나 알칼리 토금속 등의 불순물원소가 반도체 소자에 혼입해서 오염되는 것을 방지할 수 있다.
플라즈마 처리에 의해 기판(101) 위에 형성하는 절연막(102)의 형성 방법에 대해서, 도면을 참조해서 설명한다. 두 가지 절연막(102)의 형성 방법에 대해서 도 9a 내지 9e, 및 도 10a 내지 10e에 나타낸다.
기판(101) 위에, 공지의 방법(스퍼터링법, LPCVD법, 플라즈마 CVD법)을 이용해서 절연막(132)을 형성한다(도 9a). 절연막(132)으로는 산화규소(SiOx) 또는 산화질화규소(SiOxNy)(x>y)를 사용한다.
플라즈마 처리를 하여 절연막(132)을 산화 또는 질화 시킴으로써, 상기 절연막(132)의 표면에 산화막 또는 질화막(133)(이하, 절연막(133)이라고도 한다)을 형성한다(도 9b). 여기에서는, 질소분위기 하(질소(N2)와 희가스 분위기 하 또는 NH3과 희가스 분위기 하)에서 플라즈마 처리를 하여, 절연막(132) 표면을 질화 한다. 따라서 절연막(132)의 표면에는 절연막(133)으로서, 질화산화규소(SiNxOy)(x>y)가 형성된다. 또한 절연막(133)은 플라즈마 처리에 사용한 희가스(He, Ne, Ar, Kr, Xe 중 적어도 하나를 포함한 가스)를 포함되고 있는데, 예를 들면 Ar를 사용했을 경우에는 절연막(133) 속에 Ar가 포함되어 있다. 플라즈마 처리는 전술한 조건하에서 동일한 방식으로 실행할 수 있다.
절연막(133) 위에 스퍼터링법, LPCVD법, 플라즈마 CVD법 등을 이용해서 절연막(134)을 형성한다(도 9c). 절연막(134)으로서는, 산화규소(SiOx) 또는 산화질화규소(SiOxNy)(x>y)를 사용한다.
절연막(134) 위에 반도체 막(103)을 형성한다(도 9d). 반도체 막(103)은 스퍼터링법, LPCVD법, 플라즈마 CVD법 등을 이용해서 실리콘(Si)을 주성분으로 하는 재료(예를 들면 SiXGe1 -X 등)를 사용해서 형성한다. 절연막(134)과 반도체 막(103)을 CVD법에 의해 연속해서 형성한다. 절연막(134)과 반도체 막(103)을 대기에 노출하지 않고 연속해서 형성함으로써, 반도체 막(103)으로의 불순물의 혼입을 방지할 수 있다.
다음으로 반도체 막(103)을 선택적으로 에칭해서 섬 형상의 반도체 막(103a, 103b)을 형성하고, 상기 섬 형상의 반도체 막(103a, 103b)을 채널 형성 영역으로 사용하는 n-채널 박막 트랜지스터(110a), p-채널 박막 트랜지스터(110b)를 가지는 반도체 장치를 제조한다(도 9e).
이와 같이, 플라즈마 처리에 의해 하지막으로 기능 하는 절연막을 산화 또는 질화 해서 표면의 질을 향상시킨다. 그렇게 해서 플라즈마 처리에 의해 얻어진 막은 CVD법이나 스퍼터링법 등으로 형성한 절연막과 비교해서 치밀하고 핀 홀 등의 결함이 적다. 또한 기판(101)에 포함되는 Na 등의 알칼리 금속이나 알칼리 토금속이, 반도체 소자에 혼입하여 오염되는 것을 억제할 수 있다. 따라서, 박막 트랜지스터 등의 반도체 소자의 특성을 향상시킬 수 있다.
도 9a 내지 9e와는 다른 절연막(102)의 제조 방법에 관해서 설명한다.
기판(101) 위에 스퍼터링법, LPCVD법, 플라즈마 CVD법 등을 이용해서 절연막(135)을 형성한다(도 10a). 절연막(135)으로는, 질화규소(SiNx)나 질화산화규소(SiNxOy)(x>y)를 사용한다.
절연막(135) 위에 스퍼터링법, LPCVD법, 플라즈마 CVD법 등을 이용해서 절연막(136)을 형성한다(도 10b). 절연막(136)으로는, 산화규소(SiOx) 또는 산화질화규소(SiOxNy)(x>y)를 사용한다.
플라즈마 처리를 하여 절연막(136)을 산화 또는 질화 시킴으로써, 상기 절연막(136)의 표면에 산화막 또는 질화막(137)(이하, 절연막(137)이라고도 한다)을 형성한다(도 10c). 여기에서는, 절연막(136)을 플라즈마 처리에 의해 산화함으로써 절연막(136) 표면에 산화막을 형성한다. 절연막(136)의 표면을 산화시킴으로써, 절연막(136)의 표면이 막의 질 면에서 향상되고, 핀 홀 등의 결함이 적은 치밀한 막이 얻어진다. 또한 절연막(136)의 표면을 산화시킴으로써, N 원자의 함유율이 낮은 절연막(137)을 형성할 수 있으므로, 상기 절연막(137) 위에 반도체 막을 형성했을 경우에 절연막(137)과 반도체 막 사이의 계면특성이 향상한다. 또한 절연막(137)은 플라즈마 처리에 사용한 희가스(He, Ne, Ar, Kr, Xe 중 적어도 하나를 포함한 가스)를 포함한다. 플라즈마 처리는 전술한 조건하에서 동일한 방식으로 진행한다.
다음으로 절연막(137) 위에 반도체 막(103)을 형성한다(도 10d). 반도체 막(103)은 스퍼터링법, LPCVD법, 플라즈마 CVD법 등을 이용해서 실리콘(Si)을 주성분으로 하는 재료(예를 들면 SiXGe1 -X 등)를 사용해서 형성한다.
다음으로 반도체 막(103)을 선택적으로 에칭해서 섬 형상의 반도체 막(103a, 103b)을 형성하고, 상기 섬 형상의 반도체 막(103a, 103b)을 채널 형성 영역으로 사용한 n-채널 박막 트랜지스터(110a), p-채널 박막 트랜지스터(110b)를 가지는 반도체 장치를 제조한다(도 10e).
이와 같이, 플라즈마 처리에 의해 하지막으로서 기능 하는 절연막을 산화 또는 질화 해서 표면의 질을 향상시킨다. 그렇게 해서 플라즈마 처리에 의해 얻어진 막은 CVD법이나 스퍼터링법 등으로 형성한 절연막과 비교해서 치밀하고 핀 홀 등의 결함이 적다.
본 실시예는 상기 실시예와 자유롭게 조합해서 실행할 수 있다. 즉, 본 실시예 2에 나타낸 구성과 상기 실시예 1에 나타낸 구성을 자유롭게 조합한 것 모두가 본 발명에 포함된다.
[실시예 3]
본 실시예는 본 발명의 반도체 장치에 대해서 상기 실시예와는 다른 구조에 관해서 도면을 참조해서 설명한다.
본 실시예에서는, 상기 도 1a 내지 1c에 있어서의 절연막(106) 또는 절연막(107)에 플라즈마 처리를 함으로써, 상기 절연막(106) 또는 절연막(107)을 산화 또는 질화 시킬 경우에 대해서, 도면을 참조해서 설명한다.
기판(101) 위에 절연막(102)을 사이에 두고 섬 형상의 반도체 막(103a, 103b)을 설치하고, 상기 반도체 막(103a, 103b) 위에 게이트 절연막(104)을 사이에 두고 게이트 전극(105)을 형성하고, 상기 게이트 전극(105)을 덮도록 스퍼터링법, LPCVD법, 플라즈마 CVD법 등을 이용해서 절연막(106)을 형성한다(도 11a).
다음으로 플라즈마 처리를 하여 절연막(106)을 산화 또는 질화 시킴으로써, 상기 절연막(106)의 표면에 산화막 또는 질화막(141)(이하, 절연막(141)이라고도 한다)을 형성한다(도 11b). 절연막(106)은 산화규소(SiOx), 질화규소(SiNx), 산화질화규소(SiOxNy)(x>y), 질화산화규소(SiNxOy)(x>y) 등의 질소 또는 산소를 가지는 절연막이나 DLC(다이아몬드 라이크 카본) 등의 탄소를 포함하는 막의 단층 구조나 다층구조로 설치할 수 있다. 즉, 산화규소(SiOx), 질화규소(SiNx), 산화질화규소(SiOxNy)(x>y), 질화산화규소(SiNxOy)(x>y) 등의 질소 또는 산소를 가지는 절연막이나 DLC(다이아몬드 라이크 카본) 등의 탄소를 포함하는 막에 플라즈마 처리를 함으로써, 상기 막의 표면을 산화 또는 질화 한다. 그 때문에 절연막(141)에는, 플라즈마 처리에 사용한 희가스(He, Ne, Ar, Kr, Xe 중 적어도 하나를 포함한 가스)가 포함되고 있는데, 예를 들면 Ar를 사용했을 경우 절연막(141) 속에 Ar가 포함되어 있다.
또한 상기 구성에 한정되지 않고, 절연막(106)에 플라즈마 처리에 의해 수소를 도입하는 것도 가능하다. 이 경우, 도 11a에 나타낸 바와 같이 게이트 전극을 덮어서 절연막(106)을 형성한 후에, 플라즈마 처리를 하여 상기 절연막(106)에 수소를 도입할 수 있다. 플라즈마 처리는 수소와 희가스 분위기 하에서 전술한 조건으로 진행한다. NH3과 희가스 분위기 하에서 절연막(106)에 플라즈마 처리를 함으로써, 상기 절연막(106)에 수소를 도입하고, 한층 더 절연막(106)의 표면을 질화 할 수 있다. 또한 수소와 희가스 분위기 하에서 플라즈마 처리를 하여 절연막(106)에 수소를 도입한 후에, 질소분위기 하에서 플라즈마 처리를 하여 상기 절연막의 표면을 질화 시킬 수 있다. 그 후의 공정에서 350℃ 내지 450℃에서 열처리를 하여 수소화처리를 함으로써, 반도체 막(103a, 103b)의 댕글링 본드 등의 결함을 복구할 수 있다. 또한 NH3과 희가스 분위기 하에서 플라즈마 처리를 할 때에 350℃ 내지 450℃에서 열처리를 함으로써, 수소화 처리와 질소화 처리를 동시에 진행할 수 있다. 여기에서는, 절연막(106)으로서, 산화규소(SiOx), 질화규소(SiNx), 산화질화규소(SiOxNy)(x>y), 질화산화규소(SiNxOy)(x>y) 등을 사용하고, 플라즈마 처리에 의해 수소를 도입하고, 수소화처리를 한다. 희가스로는 Ar를 사용할 수 있다.
절연막(141)을 덮도록 스퍼터링법, LPCVD법, 플라즈마 CVD법 등을 이용해서 절연막(107)을 형성한다(도 11c).
플라즈마 처리를 하여 절연막(107)을 산화 또는 질화 시킴으로써, 상기 절연막(107)의 표면에 산화막 또는 질화막(142)(이하, 절연막(142)이라고도 한다)을 형성한다(도 11d). 절연막(107)으로는, 산화규소(SiOx), 질화규소(SiNX), 산화질화규소(SiOxNy)(x>y), 질화산화규소(SiNxOy)(x>y) 등의 질소 또는 산소를 가지는 절연막이나 DLC(다이아몬드 라이크 카본) 등의 탄소를 포함하는 막, 그 밖에도 에폭시, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조시클로부텐, 또는 아크릴 등의 유기재료나 실록산 수지의 단층 또는 다층구조로 설치할 수 있다. 실록산 수지는 Si-0-Si 결합을 포함하는 수지를 의미한다. 실록산은 실리콘(Si)과 산소(0)와의 결합에 의한 골격구조를 포함한다. 치환기로서, 적어도 수소를 포함하는 유기 그룹(예를 들면 알킬 그룹, 방향족 탄화수소)을 사용할 수 있다. 또한 치환기로서, 플루오로 그 룹을 사용할 수도 있다. 또는 치환기로서, 적어도 수소를 포함하는 유기 그룹과, 플루오로 그룹을 사용해도 된다. 또한 절연막(142)에는, 플라즈마 처리에 사용한 희가스(He, Ne, Ar, Kr, Xe 중 적어도 하나를 포함한 가스)가 포함되고 있는데, 예를 들면 Ar를 사용했을 경우에는 절연막(142) 속에 Ar가 포함되어 있다.
절연막(107)으로서 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조시클로부텐, 아크릴 등의 유기재료나 실록산 수지 등을 사용한다. 이 경우, 절연막(107)의 표면을 플라즈마 처리에 의해 산화 또는 질화 시킴으로써, 상기 절연막을 막의 질 면에서 향상시킬 수 있다. 표면의 질을 향상시킴으로써, 절연막(107)의 강도가 향상되어 개구부를 형성하는 등에 있어서 크랙의 발생이나 에칭시의 막 감소 등의 물리적 데미지를 감소할 수 있다. 또한 절연막(107)의 표면의 질이 향상됨으로써, 상기 절연막(107) 위에 도전막을 형성할 경우에 도전막과의 밀착성이 향상한다. 예를 들면 절연막(107)으로서 실록산 수지를 사용해서 플라즈마 처리에 의해 질화 시켰을 경우, 실록산 수지의 표면이 질화 됨으로써 질소 또는 희가스를 포함한 절연막(142)이 형성되어, 물리적 강도가 향상한다.
또한 절연막에 개구부를 형성할 때에, 플라즈마 처리를 하여 상기 절연막의 개구부의 측면을 산화 또는 질화 시킬 수 있다. 이 경우에 대해서 도면을 참조해서 이하에 설명한다.
막(271) 위에 설치된 절연막(272)에 레지스트(273)를 마스크로 해서 개구부(274)를 형성한다(도 27a). 막(271)으로서는, 상기 막(271) 위에 형성되는 절연막(272)에 개구부가 설치되는 구조이면 어느 막이라도 사용될 수 있는데, 예를 들 면 Si 등의 반도체 막, 동(Cu), 알루미늄(Al), 티타늄(Ti) 등의 도전막, Ni, Co, W 등의 실리사이드 등을 적용할 수 있다. 또한 절연막(272)으로서는, 산화규소(SiOx), 질화규소(SiNx), 산화질화규소(SiOxNy)(x>y), 질화산화규소(SiNxOy)(x>y) 등의 산소 또는 질소를 가지는 절연막이나 DLC(다이아몬드 라이크 카본) 등의 탄소를 포함하는 막, 그 밖에도 에폭시, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조시클로부텐, 아크릴 등의 유기재료나 실록산 수지로 된 단층 또는 다층구조로 설치할 수 있다. 또한, 개구부(274)를 설치하는 전에 산소분위기 또는 질소분위기 하에서 절연막(272)에 플라즈마 처리를 하여 상기 절연막(272) 표면을 산화 또는 질화 시킬 수 있다.
산소분위기 하 또는 질소분위기 하에서 플라즈마 처리를 하여, 개구부(274)에서 절연막(272)의 측면을 산화 또는 질화 시킬 수 있다. 그렇게 하여, 산화막 또는 질화막(275)(이하, 절연막(275)이라고도 한다)이 형성된다. 또한, 플라즈마 처리에 의해 막(271)의 표면도 산화 또는 질화 되어, 산화막 또는 질화막(276)(이하, 절연막(276)이라고도 한다)이 형성된다. 여기에서는, 질소분위기 하에서 플라즈마 처리를 하여 절연막(272)의 측면을 질화 한다(도 27b).
다음으로 이방성 에칭으로, 막(271)에 형성된 산화막 또는 질화막으로 된 절연막(276)을 선택적으로 제거한다(도 27c).
다음으로 레지스트(273)를 제거함으로써, 개구부(274)에서 절연막(272)의 측면 부분에 질화 된 절연막(275)을 형성할 수 있다(도 27d).
이상과 같이, 플라즈마 처리에 의해 개구부에서의 절연막의 측면을 산화 또 는 질화 시킴으로써, 상기 절연막의 측면에 산화막 또는 절연막이 형성되어 표면의 질이 향상된다. 따라서 강도를 향상시켜 크랙 등의 발생을 방지할 수 있다. 또한 개구부에서 절연막 표면의 질을 향상시킴으로써, 상기 개구부에 도전막을 형성할 경우에 절연막과 도전막과의 밀착성이 향상된다.
본 실시예는 상기 실시예와 자유롭게 조합할 수 있다. 즉, 본 실시예 3에 나타낸 구성과 상기 실시예 1 또는 실시예 2에 나타낸 구성을 자유롭게 조합한 것 모두가 본 발명에 포함된다.
[실시예 4]
본 실시예 4에서는, 절연막, 도전막 또는 반도체 막의 형성 및 플라즈마 처리를 연속해서 실행하는 반도체 장치의 제조 방법에 관해서 도면을 참조하여 설명한다.
절연막, 도전막 또는 반도체 막의 형성 및 플라즈마 처리를 연속해서 실행할 경우에는, 복수의 챔버를 구비한 장치를 사용할 수 있다. 복수의 챔버를 구비한 장치의 일례를 도 12a에 나타낸다. 도 12a은, 본 실시예에서 나타내는 장치(연속 성막 시스템)의 일 구성예를 위에서 본 도다.
도 12a에 나타내는 장치는, 제1의 챔버(311), 제2의 챔버(312), 제3의 챔버(313), 제4의 챔버(314), 로드 록 챔버(310, 315), 공통 챔버(320)를 구비하는데, 각각의 챔버는 밀폐되어 있다. 각 챔버에는, 진공 배기 펌프, 불활성 가스의 도입계가 구비되어 있다.
로드 록 챔버(310, 315)는 시료(처리될 기판)를 시스템에 반입하기 위한 챔 버이다. 제1 내지 제4의 챔버는 기판(101)에 도전막, 절연막 또는 반도체 막의 형성이나, 에칭이나 플라즈마 처리 등을 실행을 위한 방이다. 공통 챔버(320)는, 각각의 로드 록 챔버(310, 315) 및 제1 내지 제4의 챔버에 대하여 공통으로 설치되어 있다. 또한 공통 챔버(320)와 로드 록 챔버(310, 315) 사이, 공통 챔버(320)와 제1 내지 제4의 챔버(311 내지 314) 사이에는 게이트 밸브(322 내지 327)가 설치된다. 공통 챔버(320)에는 로봇 암(321)이 설치되어 있는데, 그것에 의해 기판(101)이 각 챔버로 운반된다.
이하에 구체적인 예로서, 제1의 챔버(311)에서 기판(101) 위에 절연막(102)을 형성하고, 제2의 챔버(312)에서 플라즈마 처리를 하고, 제3의 챔버(313)에서 반도체 막(103)을 형성하는 경우의 예를 설명한다.
우선, 복수의 기판(10)이 포함된 카세트(128)를 로드 록 챔버(310)로 반입한다. 카세트(328) 반입 후, 로드 록 챔버(310)의 문을 폐쇄한다. 이 상태에서, 게이트 밸브(322)를 열어서 카세트(328)로부터 처리될 기판을 1장 꺼내고, 로봇 암(321)을 이용해서 공통 챔버(320)에 배치한다. 이때, 공통 챔버(320)에서 기판(101)의 위치 조정이 이루어진다.
다음으로 게이트 밸브(322)를 폐쇄하고, 게이트 밸브(324)를 열어 제1의 챔버(311)로 기판(101)을 이송한다. 제1의 챔버(311) 안에서, 150℃ 내지 300℃의 온도로 성막 처리를 하여, 절연막(102)을 형성한다. 절연막(102)으로는, 산화규소(SiOx), 질화규소(SiNx), 산화질화규소(SiOxNy)(x>y), 질화산화규소(SiNxOy)(x>y) 등의 질소 또는 산소를 가지는 절연막의 단층 구조나 다층구조로 설치할 수 있다. 여기에서는, 제1의 챔버(311)에서, 플라즈마 CVD법에 의해, 첫째 층의 절연막으로 질화산화규소 막을 형성하고, 둘째 층의 절연막으로서 산화질화규소 막을 형성한다. 플라즈마 CVD법뿐만 아니라, 타겟을 사용한 스퍼터링법으로 해도 된다.
절연막(102)을 성막한 후, 기판(101)은 로봇 암(321)에 의해 공통 챔버(320)로 인출되고, 제2의 챔버(312)로 이송된다. 제2의 챔버(312) 안에서는, 절연막(102)에 대하여 플라즈마 처리를 함으로써, 절연막(102)을 산화 또는 질화 시킨다. 여기에서는, 제2의 챔버(312) 안에서, 산소분위기 하(예를 들면 산소와 희가스 분위기 하, 산소와 수소와 희가스 분위기 하, 일산화이질소와 희가스 분위기 하, 또는 일산화이질소와 수소와 희가스 분위기 하)에서 플라즈마 처리를 한다. 그럼으로써 절연막(102)의 표면이 산화된다.
절연막(102)을 성막한 후, 기판(101)은 로봇 암(321)에 의해 공통 챔버(320)로 인출되고, 제3의 챔버(313)로 이송된다. 제3의 챔버(313) 안에서는, 150℃ 내지 300℃의 온도로 성막 처리를 하고, 플라즈마 CVD법에 의해 반도체 막(103)을 형성한다. 반도체 막(103)으로는, 미결정반도체 막, 아모포스 게르마늄 막, 아모포스 실리콘 게르마늄 막, 이것들의 적층 막 등을 사용할 수 있다. 또한 반도체 막의 형성 온도를 350℃ 내지 500℃로 설정하고, 수소농도를 줄이기 위한 열처리를 생략해도 된다. 여기에서는 플라즈마 CVD법을 이용한다; 그러나 타겟을 사용한 스퍼터링법을 이용할 수도 있다.
이상과 같이, 반도체 막을 성막한 후, 기판(101)은 로봇 암(321)에 의해 로 드 록 챔버(315)로 이송되어, 카세트(329)에 저장된다.
도 12a에 나타낸 것은 일례일 뿐이다. 예를 들면 반도체 막을 형성한 후에 계속해서 제4의 챔버(314) 안에서 도전막이나 절연막을 형성해도 된다. 챔버의 수는 늘릴 수 있다. 또한 상기 실시예 2에 나타낸 바와 같이, 절연막(102)을 형성하기 전에 기판(101)에 플라즈마 처리를 하여, 상기 기판(101)의 표면을 산화 또는 질화 시킬 수도 있다. 즉, 상기 실시예에 나타낸 공정이나 재료를 사용해서 자유롭게 도 12a에 나타낸 장치와 조합해서 반도체 장치를 제조할 수 있다. 또한 도 12a에서는 제1 내지 제4의 챔버(311 내지 314)로 단일형 챔버를 이용한 예를 들었지만, 배치형 챔버를 이용해서 복수의 기판을 한번에 처리하는 구성으로 해도 된다.
본 실시예에 나타낸 장치를 사용함으로써, 대기에 노출하지 않고 도전막, 절연막 또는 반도체 막의 형성과 플라즈마 처리를 연속으로 할 수 있다. 따라서 오염물 혼입의 방지나 생산 효율의 향상을 꾀할 수 있다.
다음으로 본 발명에 있어서, 플라즈마 처리를 할 경우의 장치의 일례에 관해 도 12b을 참조해서 설명한다.
도 12b에 나타낸 장치는, 플라즈마 처리를 하는 처리 대상(331)을 설치하기 위한 지지대(351)와, 가스를 도입하기 위한 가스 공급부(352)와, 배기구(353)와, 안테나(354)와, 유전판(355)과, 플라즈마 발생용 고주파를 공급하는 고주파 공급부(356)를 포함한다. 또한 지지대(351)에 온도제어부(357)를 설치함으로써, 처리 대상(331)의 온도를 제어하는 것도 가능하다. 이하에, 플라즈마 처리의 일례에 관해 설명한다. 처리 대상으로서는, 플라즈마 처리를 할 수 있는 것이면 어떠한 물질 이라도 사용할 수 있다.
처리 챔버 안을 진공으로 하고, 가스 공급부(352)로부터 질소 또는 산소를 포함한 가스를 도입한다. 예를 들면 산소를 포함한 가스로서는, 산소(O2)와 희가스의 혼합가스 또는 산소와 질소와 희가스의 혼합 가스를 도입할 수 있다. 질소를 포함한 가스로서는, 질소와 희가스의 혼합 가스 또는 NH3과 희가스의 혼합 가스를 도입할 수 있다. 다음으로 처리 대상(331)을 온도제어부(357)를 가지는 지지대(351)에 배치하고, 처리 대상(331)을 100℃ 내지 550℃로 가열한다. 처리 대상(331)과 유전판(355)과의 간격은, 20 내지 80mm(바람직하게는 20 내지 60mm)의 범위 내로 한다.
고주파 공급부(356)로부터 안테나(354)에 마이크로파를 공급한다. 여기에서는 주파수 2.45GHz의 마이크로파를 공급한다. 그리고, 마이크로파를 안테나(354)로부터 유전판(355)을 거쳐 처리 챔버로 도입함으로써, 플라즈마 여기에 의해 활성화된 고밀도 플라즈마(358)가 생성된다. 예를 들면 NH3가스와 Ar가스 분위기에서 플라즈마 처리를 했을 경우, 마이크로파에 의해 NH3가스와 Ar가스가 혼합된 고밀도 여기 플라즈마가 생성된다. NH3가스와 Ar가스가 혼합된 고밀도 여기 플라즈마 내에서는, 도입된 마이크로파에 의해 Ar가스가 여기 되어 래디컬(Ar·)이 생성되고, 상기 Ar래디컬과 NH3 분자가 충돌하여 래디컬(NH·)이 생성된다. 그 (NH·)과 처리 대상(331)이 반응하여, 상기 처리 대상(331)이 질화 된다. 그 후에 NH3가스와 Ar가스 가, 배기구(353)를 통해 처리 챔버 밖으로 배기 된다.
이와 같이, 도 12b에 나타낸 장치를 사용해서 플라즈마 처리를 함으로써, 저 전자온도(1.5eV 이하)와 고 전자밀도(1×1011cm-3 이상)가 얻어져, 플라즈마 데이지가 적어진 처리 대상이 형성된다.
본 실시예는 상기 실시예와 자유롭게 조합할 수 있다. 즉, 본 실시예 4에 나타낸 구성과 상기 실시예 1 내지 실시예 3에 나타낸 구성을 자유롭게 조합한 것 모두가 본 발명에 포함된다.
[실시예 5]
본 실시예는, 본 발명의 반도체 장치에 대해서 상기 실시예와는 다른 구조에 관해서 도면을 참조해서 설명한다. 구체적으로는, 기억소자를 가지고, 접촉 없이 데이터를 주고받을 수 있는 반도체 장치의 일례에 관해서 설명한다.
본 실시예에 나타낸 반도체 장치에서, 도 19a에 나타낸 바와 같이 기판(1141) 위에 복수의 박막 트랜지스터를 포함한 반도체 소자(1140)와 안테나로서 기능 하는 도전막(1133)이 설치된다. 안테나로서 기능 하는 도전막(1133)은, 소자 그룹(1140)에 포함된 박막 트랜지스터와 전기적으로 접속되어 있다. 또한 상기 반도체 장치는, 안테나로서 기능 하는 도전막(1133)을 사이에 두고, 접촉 없이 외부의 기기(리더/라이터)와 데이터를 주고받는다.
이하에, 상기 반도체 장치의 제조 방법의 일례에 관해서 도면을 참조해서 설명한다. 여기에서는, 도 19b에 나타낸 바와 같이 1장의 기판(1101)으로 반도체 장치(1145)를 복수(여기에서는 12 조각 = 3×4) 제조할 경우에 관해서 설명한다. 또 한 여기에서는, 탄력성을 지닌 반도체 장치를 형성하기 위해서, 박막 트랜지스터 등의 반도체 소자, 안테나를 유리 등의 강성 기판 위에 일단 설치한 후에, 상기 기판으로부터 반도체 소자와 안테나 등을 박리하고, 탄력성을 지닌 기판 위에 반도체 소자와 안테나 등을 설치한다.
기판(1101) 위에 절연막(1102), 박리층(1103)을 형성한다(도 13a).
기판(1101)으로는, 전술한 기판(101)과 같은 재료를 사용해서 설치할 수 있다. 여기에서는, 기판(1101)으로 유리 기판을 사용한다. 또한 상기 실시예 2에 나타낸 바와 같이, 기판(1101)에 플라즈마 처리를 하여 상기 기판(1101)의 표면을 산화 또는 질화 시킬 수 있다.
절연막(1102)으로는, 산화규소(SiOx), 질화규소(SiNx), 산화질화규소(SiOxNy)(x>y), 질화산화규소(SiNxOy)(x>y) 등의 질소 또는 산소를 가지는 절연막의 단층 구조나 다층구조로 설치할 수 있다. 여기에서는, 기판(1101)으로 유리 기판을 사용하고, 절연막(1102)으로 산화질화규소를 50 내지 150nm의 두께로 형성한다. 또한 절연막(1102)에 상기 실시예에 도시한 바와 같이 플라즈마 처리를 하여 상기 절연막(1102)을 산화 또는 질화 시켜도 된다.
박리층(1103)으로는, 금속막, 금속막과 금속 산화막의 다층구조 등을 사용할 수 있다. 금속막으로는, 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti), 탄탈(Ta), 니오브(Nb), 니켈(Ni), 코발트(Co), 지르코늄(Zr), 아연(Zn), 루테늄(Ru), 로듐(Rh), 납(Pd), 오스뮴(Os), 이리듐(Ir)으로부터 선택된 원소 또는 상기 원소를 주성분으로 하는 합금재료 혹은 화합물재료의 단층구조 또는 다층구조로 할 수 있다. 또한 이들 재료는, 공지의 수단(스퍼터링법이나 플라즈마 CVD법 등의 각종 CVD법)을 이용해서 형성할 수 있다. 금속막과 금속 산화막의 다층구조로서는, 상기 금속막을 형성한 후에, 산소 분위기에서의 플라즈마 처리, 산소 분위기에서의 가열처리를 함으로써, 금속막 표면에 상기 금속막의 산화물을 설치할 수 있다. 예를 들면 금속막으로서 스퍼터링법에 의해 텅스텐 막이 형성된 경우, 텅스텐 막에 플라즈마 처리를 함으로써, 텅스텐 막 표면에 텅스텐 산화물로부터 형성된 금속 산화막을 형성할 수 있다. 또한, 텅스텐 산화물은, WOx로 나타내고, 이때 Ⅹ는 2 내지 3이며, Ⅹ가 2인 경우(WO2), Ⅹ가 2.5인 경우(W205), Ⅹ가 2.75인 경우(W4011), Ⅹ가 3인 경우(WO3) 등이 있다. 텅스텐 산화물을 형성하는 데 있어서, 상기 Ⅹ의 값은 특별히 제한되지 않고, 어느 산화물이 형성될지는 에칭 레이트 등에 따라 결정될 수 있다. 금속 산화물 이외에도, 금속질화물이나 금속산화질화물을 사용해도 된다. 이 경우, 상기 금속막에 질소분위기 하 또는 질소와 산소분위기 하에서 플라즈마 처리나 가열처리를 할 수 있다. 또 다른 방법으로, 금속막을 형성한 후에, 상기 금속막 위에 절연막을 산소분위기 하에서 스퍼터링법을 이용해서 형성함으로써 금속막 표면에 금속 산화막과 절연막의 다층구조를 설치할 수 있다. 또한 금속막을 형성한 후에, 금속을 타겟으로 해서 산소분위기 하에서 스퍼터링을 실행함으로써 금속막 표면에 금속 산화막을 설치하는 것도 가능하다. 이 경우, 금속막과 금속 산화막을 다른 금속 원소로 설치하는 것이 가능해 진다. 또한, 이들 방법도 질소분위기 하 또는 질소와 산소분위기 하에서 스퍼터링으로 실행함으로써 금속막 위에 금속 질화막이나 금속 산화질화막을 형성한다.
박리층(1103) 위에 하지막으로 기능 하는 절연막(1104)을 형성하고, 상기 절연막(1104) 위에 아모포스 반도체 막을 형성하고, 그 후 아모포스 반도체 막을 레이저 결정화법, RTA 또는 퍼니스 어닐링법을 이용하는 열 결정화법, 결정화를 촉진시키는 금속 원소를 사용한 열 결정화법 또는 이들 방법을 조합한 방법 등을 이용해서 결정화시켜, 결정성 반도체 막(1105)을 형성한다(도 13b).
절연막(1104)은 상기 실시예 2에 나타낸 절연막(102)의 어떠한 구조를 이용해도 형성할 수 있다. 여기에서는, 하지막(1104)으로서 질화산화규소(SiNxOy)(x>y)를 형성한 후, 상기 질화산화규소 막에 질소 분위기에서 플라즈마 처리를 함으로써, 상기 질화산화규소 막의 표면을 질화 시킨다. 그 후 상기 질화산화규소 막 위에 산화질화규소(SiOxNy)(x>y)를 형성하는 적층 구조가 얻어진다. 일반적으로, CVD법이나 스퍼터링법에 의해 형성한 질화산화규소 막은, 내부에 결함을 가져 막의 질이 뒤떨어진다. 따라서 질소분위기에서 플라즈마 처리를 하여 질화 시킴으로써, 상기 질화산화규소 막의 표면의 질을 향상시켜 치밀한 막을 형성할 수 있다. 그 결과, 절연막(1104) 위에 반도체 소자를 설치할 경우에, 기판(1101)이나 박리층(1103)으로부터 불순물원소가 혼입하는 것을 방지할 수 있다.
결정성 반도체 막(1105)에 대하여 p-형 도전형을 부여하는 불순물원소를 도핑 한다. 여기에서는, 불순물원소로서 붕소(B)를 도핑 한다(도 13c).
결정성 반도체 막(1105)을 선택적으로 에칭하여, 제1의 반도체 막(1106) 내지 제4의 반도체 막(1109)을 형성한다(도 13d). 여기에서는, 제1의 반도체 막(1106)과 제2의 반도체 막(1107)은 기억소자부로 사용되며, 제3의 반도체 막(1108)과 제4의 반도체 막(1109)은 로직 회로로 사용된다.
다음으로 제4의 반도체 막(1109)을 덮도록 레지스트 마스크(1110)를 형성한 후, 제1의 반도체 막(1106) 내지 제3의 반도체 막(1108)에 대하여 p-형 도전형을 부여하는 불순물원소를 도핑 한다(도 14a). 본 실시예에서는, 불순물원소로서 붕소(B)를 가한다.
다음으로 레지스트 마스크(1110)를 제거하고, 제1의 반도체 막(1106) 내지 제4의 반도체 막(1109)에 대하여 플라즈마 처리를 하여 산화 또는 질화 시킴으로써 상기 반도체 막의 표면에 산화막 또는 질화막(1121)(이하, 절연막(1121)이라고도 한다)을 형성한다(도 14b). 여기에서는, 산소를 포함하는 분위기에서 플라즈마 처리를 하여, 제1의 반도체 막(1106) 내지 제4의 반도체 막(1109)을 산화시킴으로써 절연막(1121)으로서 산화규소(SiOx) 또는 산화질화규소(SiOxNy)(x>y)를 형성한다. 일반적으로, CVD법이나 스퍼터링법에 의해 형성한 산화규소 막 또는 산화질화규소 막은, 내부에 결함이 있어 질이 좋지 못하다. 그 때문에 산소분위기 하에서 반도체 막에 플라즈마 처리를 하여 산화시킴으로써, 상기 반도체 막 위에, CVD법이나 스퍼터링법 등에 의해 형성한 절연막보다 치밀한 절연막을 형성할 수 있다. 또한 반도체 막 위에 CVD법이나 스퍼터링법 등을 이용해서 절연막을 사이에 두고 도전막을 형성할 경우, 반도체 막의 끝 부분에 있는 절연막의 절단 등에 의한 피복 불량이 생겨 반도체 막과 도전막 사이에 쇼트 등이 발생할 우려가 있다; 그러나 미리 반도체 막의 표면에 플라즈마 처리를 이용해서 산화 또는 질화 시킴으로써, 반도체 막의 끝 부분에서의 절연막의 피복 불량을 방지할 수 있다. 절연막(1121)은 메모리부 의 메모리 소자에서 터널 절연막의 기능을 한다.
다음으로 절연막(1121) 및 절연막(1104)을 덮도록 질화규소(SiNx) 또는 질화산화규소(SiNxOy)(x>y)(1122)(이하, 절연막(1122)이라고도 한다)를 형성한다. 여기에서는, 절연막(1122)으로서 플라즈마 CVD법을 이용해서 질화규소 막을 4 내지 20nm의 두께로 형성한다(도 14c). 절연막(1121)은 메모리부의 메모리 소자에서 전하를 트랩하는 기능을 한다.
절연막(1122)에 산소분위기에서 플라즈마 처리를 하고, 상기 절연막(1122)의 표면을 산화시켜 절연막(1123)을 형성한다(도 14d). 플라즈마 처리는 전술한 조건에서 실행한다. 여기에서는 플라즈마 처리에 의해, 절연막(1122)의 표면에 절연막(1123)으로서 산화규소 막 또는 산화질화규소 막을 2 내지 10nm로 형성된다.
기억소자부에만 선택적으로 레지스트 마스크(1124)를 형성한 후, 로직부를 선택적으로 산화한다(도 15a). 구체적으로 로직부의 질화규소 막(1122) 및 산소를 포함하는 질화규소 막(1123)에 대하여 산소를 포함하는 분위기에서 플라즈마 처리를 하여 산화한다. 여기에서는, 이 플라즈마 처리에 의해, 로직부의 질화산화규소로 된 절연막(1122) 및 산화질화규소 막 또는 질화산화규소 막으로 된 절연막(1123)이 산화되어, 산화막(1125)이 형성된다.
레지스트 마스크(1124)를 제거하고, 제1의 반도체 막(1106) 내지 제4의 반도체 막(1109) 위쪽에 게이트 전극의 기능을 하는 도전막(1126 내지 1129)을 형성한다(도 15b). 도전막(1126 내지 1129)은 제1의 도전막(1126a 내지 1129a)과 제2의 도전막(1126b 내지 1129b)의 적층구조로 설치된다. 여기에서는, 제1의 도전 막(1126a 내지 1129a)으로서 질화 탄탈을 사용하고, 제2의 도전막(1126b 내지 1129b)으로서 텅스텐 사용했으며, 제1의 도전막(1126a 내지 1129a)과 제2의 도전막(1126b 내지 1129b)은 적층 되었다. 이 구조에 한정되지 않고, 단층 구조로 해도 된다. 또한 재료도 특별히 한정되지 않고, 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti), 알루미늄(Al), 동(Cu), 크롬(Cr), 니오브(Nb) 등에서 선택된 원소 또는 이들 원소를 주성분으로 하는 합금재료 혹은 화합물재료로 형성할 수 있다. 또한 인 등의 불순물원소를 도핑 한 다결정규소로 대표되는 반도체재료로 형성할 수도 있다.
다음으로 도전막(1126 내지 1128)을 마스크로 사용해서 n-형 도전성을 부여하는 불순물로 제1의 반도체 막(1106) 내지 제3의 반도체 막(1108)을 각각 도핑하고, 제4의 반도체 막(1109)에 도전막(112)을 마스크로 사용해서 p-형 도전성을 부여하는 불순물원소로 도핑하여 소스 또는 드레인 영역을 형성한다. 도전막(1126 내지 1129)을 덮어서 절연막(1130)을 형성하고, 상기 제1의 반도체 막(1106 내지 1109)의 소스 또는 드레인 영역과 전기적으로 접속하도록 절연막(1130) 위에 도전막(1131)을 형성한다. 제1의 반도체 막(1106) 내지 제2의 반도체 막(1107)을 채널 형성 영역으로 이용하는 메모리 소자(1151a, 1151b), 제3의 반도체 막(1108)을 채널 형성 영역으로 이용하는 n-채널 박막 트랜지스터(1151c), 제4의 반도체 막(1109)을 채널 형성 영역으로 이용하는 p-채널 박막 트랜지스터(1151d)가 설치된다(도 15c).
다음으로 도전막(1131)을 덮도록 절연막(1132)을 형성하고, 상기 절연 막(1132) 위에 안테나로서 기능 하는 도전막(1133)을 형성하고, 도전막(1133)을 덮도록 절연막(1134)을 형성한다(도 15d). 메모리 소자(1151a 내지 1151b) 및 박막 트랜지스터(1151c 내지 1151d)를 포함하는 층, 도전막(1133) 등을 편의상 소자 그룹(1155)이라 칭한다.
또한 절연막(1130, 1132, 1134)으로서 산화규소(SiOx), 질화규소(SiNx), 산화질화규소(SiOxNy)(x>y), 질화산화규소(SiNxOy)(x>y) 등의 질소 또는 산소를 가지는 절연막이나 DLC(다이아몬드 라이크 카본) 등의 탄소를 포함하는 막은 물론, 그 밖에도 에폭시, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조시클로부텐, 또는 아크릴 등의 유기재료 등의 단층 또는 다층구조로 형성할 수 있다. 특히 에폭시, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조시클로부텐, 또는 아크릴 등의 유기재료, 실록산계 물질의 재료는 스핀코팅법, 액적토출법 인쇄법 등을 이용하여 형성할 수 있다. 따라서 평탄화나 처리 시간의 효율화를 꾀할 수 있다. 절연막(1130, 1132, 1133)으로는 같은 재료를 사용해도 되고, 다른 재료를 사용해도 된다. 또한 상기 실시예 3에 나타낸 바와 같이, 절연막(1130, 1132, 1133)에 플라즈마 처리를 하여 산화 또는 질화 시킬 수도 있다.
도전막(1133)으로는, 구리(Cu), 은(Ag), 금(Au), 알루미늄(Al), 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 니켈(Ni), 탄소(C) 등의 금속, 또는 이러한 원소를 포함하는 금속화합물을 하나 또는 복수 포함하는 도전성 재료를 사용할 수 있다.
메모리 소자(1151a, 1151b)와 박막 트랜지스터(1151c, 1151d)를 제외한 영역 에 레이저 조사 등으로 개구부(1150)를 형성하고 박리층(1103)을 노출시킨다. 그리고 나서 소자 그룹(1155)은 물리적 수단에 의해 기판(1101)으로부터 분리된다. 또한, 도 16a에 나타낸 바와 같이 물리적 수단으로 분리하기 전에, 에칭제를 개구부(1150)를 통해 도입하여 박리층(1103)을 제거할 수도 있다. 박리층(1103)을 제거하는 경우, 모든 박리층(1103)을 제거해도 되고, 완전히 제거하지 않고 일부 남기도록 박리층을 선택적으로 제거해도 된다. 박리층(1103)의 일부를 남김으로써, 에칭제에 의해 박리층(1103)을 제거한 후에도, 기판(1101) 위에 메모리 소자(1151a, 1151b)와 박막 트랜지스터(1151c, 1151d)를 지지할 수 있고, 후의 공정에서의 취급이 간편해진다. 에칭제로는, 삼불화염소 등의 불화 할로겐 또는 할로겐을 포함하는 기체나 액체를 사용할 수 있다. 그 밖에도, CF4, SF6, NF3, F2 등을 사용할 수도 있다.
소자 그룹이 기판(1101)으로부터 분리될 때, 예를 들면 도 16b에 나타낸 바와 같이 접착성을 가지는 제1의 시트재료(1152)가 절연막(1134)에 접착되어 있고, 소자 그룹(1155)은 물리적인 수단에 의해 기판(1101)으로부터 분리될 수 있다.
제1의 시트재료(1152)로는, 탄력성 필름을 이용할 수 있고, 그것의 적어도 한쪽 면이 점착성을 갖는다. 예를 들면 폴리에스테르 등의 기본재료로 사용되는 베이스 필름 위에 점착성을 가진 시트재료를 사용할 수 있다. 점착제로는, 아크릴수지를 포함하는 수지재료 또는 합성 고무 재료로 이루어진 재료를 사용할 수 있다.
분리된 소자 그룹(1155)을 탄력성을 가진 필름으로 봉쇄한다. 여기에서 소자 그룹(1155)은 제2의 시트재료(1153) 및 제3의 시트재료(1154)로 봉쇄한다(도 16c).
제2의 시트재료(1153), 제3의 시트재료(1154)는 탄력성 필름을 이용할 수 있는데, 예를 들면 폴리프로필렌, 폴리에스테르, 비닐, 폴리 불화 비닐, 염화비닐 등으로 이루어진 필름, 섬유질 재료로 이루어진 종이, 기본재료 필름(폴리에스테르, 폴리아미드, 무기 증착 필름, 종이류 등)과 접착성 합성 수지 필름(아크릴계 합성 수지, 에폭시계 합성 수지 등)과의 다층 필름 등을 이용할 수 있다. 또한 필름은 열압착 결합으로 접착시키고, 가열처리와 가압처리가 진행되면, 필름의 제일 위쪽 표면에 있는 점착성 층 또는 최외곽(점착성 층이 아님)에 있는 층을 열 처리로 녹이고, 가압 처리로 결합시킨다. 또한 소자 형성층을 제1의 시트재료(1152)와 제2의 시트재료(1153)로 봉쇄할 경우에는, 같은 재료를 사용해서 제1의 시트재료를 봉쇄할 수 있다.
이상의 공정을 통해, 기억소자를 가지고, 접촉 없이 데이터를 주고받을 수 있는 반도체 장치를 얻을 수 있다. 또한 본 실시예에 나타낸 반도체 장치는 탄력성을 지닌다.
로직부를 선택적으로 산화시키는 방법은 도 15a에 나타낸 메모리부에 형성되어 있는 산소를 함유하는 절연막(1123)의 윗면에 레지스트 마스크(1124)를 형성하는 상기 방법 이외의 방법을 사용해도 된다. 예를 들면, 도 17a에 나타낸 바와 같이 기억소자부에 형성되어 있는 절연막(1123)의 윗면에 도전막(1160)을 형성하는 방법이 있다. 기억소자부에만 선택적으로 도전막(1160)을 형성함으로써, 로직부를 선택적으로 산화해서 산화막(1125)을 형성할 수 있다(도 17b). 이 방법을 이용한 경우에는, 도전막을 제거하지 않고 제1의 도전막 및 제2의 도전막을 적층 시킬 수 있고, 선택적으로 에칭할 수 있다. 따라서 기억소자부에 형성된 도전막은 3층 구조로 되어 있다(도 17c). 도전막(1160)으로는, 구리(Cu), 은(Ag), 금(Au), 알루미늄(Al), 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 니켈(Ni), 탄소(C) 등의 금속, 또는 이러한 원소를 포함하는 금속화합물을 하나 또는 복수 포함하는 도전성 재료를 사용할 수 있다.
본 실시예는 상기 실시예와 자유롭게 조합될 수 있다. 상기 실시예에서 기술한 물질과 방법은 본 실시예에 이용할 수 있고, 본 실시예에서 기술한 물질과 방법은 상기 실시예에 이용할 수 있다.
[실시예 6]
실시예 6은 도면을 참조하여 실시예 5에 나타낸 메모리 소자를 가지는 반도체 장치의 제조 방법과는 다른 반도체 장치의 또 다른 제조방법에 대해 설명한다.
실시예 5에 나타낸 바와 같이 하여, 도 14b의 상태를 얻는다.
산화막(1121) 및 하지막(1104) 위에, 분산된 도전성 입자 또는 반도체 입자(이하, 분산입자(1181)로 나타낸다)를 형성한다(도 18a). 분산입자(1181)를 포함한 층의 제조 방법으로는, 스퍼터링법, 플라즈마 CVD법, 감압 CVD(LPCVD)법, 증착법, 또는 액적토출법 등의 공지의 방법을 이용할 수 있다. 분산된 입자의 크기는 0.1 내지 10nm, 바람직하게는 2 내지 5nm다. 도전성 입자의 재료로는, 금, 은, 동, 팔라듐, 백금, 코발트, 텅스텐, 니켈 등을 사용할 수 있다. 반도체 입자의 재료로는, 실리콘(Si), 게르마늄(Ge), 또는 실리콘 게르마늄합금 등을 사용할 수 있다. 여기에서는, 분산된 입자로서 실리콘 미결정을 형성한다. 산소분위기 하 또는 질소분위 기 하에서 플라즈마 처리를 함으로써, 분산 입자(1181)를 포함한 층의 표면을 산화 또는 질화 시킬 수 있다. 또한 분산 입자 외에도 도전막으로 설치할 수도 있다.
분산입자(1181) 위에 절연막(1182)을 형성한다(도 18b). 절연막(1182)으로는, 산화규소(SiOx) 또는 산화질화규소(SiOxNy)(x>y) 등을 사용한다.
도 18c에 나타낸 바와 같이 기억소자부에만 선택적으로 레지스트 마스크(1183)를 형성한 후, 로직부만 선택적으로 산화시킨다. 구체적으로는, 로직부의 분산입자(1181)를 포함한 층과 질소를 함유한 산화규소 막으로 된 절연막(1182)에 산소를 포함하는 분위기에서 고밀도 플라즈마 처리를 한다. 이 플라즈마 처리에 의해, 로직부의 분산입자(1181)를 포함한 층과 질소를 함유한 산화규소 막으로 된 절연막(1182)이 산화되어 산화막(1184)을 형성한다(도 18d).
이 후의 공정에서는, 상기 설명한 바에 따라, 기억소자를 가지고, 접촉 없이 데이터를 주고받을 수 있는 반도체 장치를 얻을 수 있다. 도 18a 내지 18d의 공정에서, 분산입자(1181)를 포함한 층 대신에 결정질 반도체 막을 형성하고, 상기 결정질 반도체 막에 플라즈마 처리를 하여 산화 또는 질화 시킴으로써 산화질화규소 막(1182)을 설치할 수 있다. 결정질 반도체 막은 직접 형성해도 되고, 아모포스 반도체 막이 형성된 후에 아모포스 반도체 막을 결정화하여 형성해도 된다.
[실시예 7]
실시예 7은 실시예 5 또는 6에 나타낸 반도체 장치의 제조 방법과는 다른 반도체 장치의 또 다른 제조방법에 관하여 도면을 참조하여 설명한다.
실시예 5에 나타낸 바와 같이, 도 14a의 상태가 얻어지고, 제4의 반도체 막(1109)을 덮기 위한 레지스트 마스크(1110)가 제거된다(도 29a).
다음으로 제1 내지 제4의 반도체 막(1106 내지 1109)에 산소분위기에서 고밀도 플라즈마 처리를 하여 제1 내지 제4의 반도체 막(1106 내지 1109) 표면(위쪽 및 옆쪽)에 산화막(1161)을 형성한다(도 29b). 산화막(1161)은 두께 2 내지 10nm로 형성된다.
다음으로 질소분위기에서 산화막(1161)에 고밀도 플라즈마 처리를 하여 산화막(1161)의 표면(위쪽 및 옆쪽)을 질화 시킴으로써, 질소를 함유한 산화막(1162)을 형성한다(도 29c). 산화막(1161)의 표면에 형성된 질소를 함유한 산화막(1162)의 두께는 질소화 처리에 의해 1 내지 5nm가 된다. 플라즈마 처리의 조건은 상기 실시예의 조건으로 할 수 있다. 또한 산화막(1161)과 질소를 함유한 산화막(1162)은 메모리부의 메모리 소자에서 터널 절연막으로 기능 한다.
산화막(1161)과 질소를 함유한 산화막(1162) 대신에, 제1 내지 제4의 반도체 막(1106 내지 1109)에 산소 및 질소 분위기에서 고밀도 플라즈마 처리를 하여 제1 내지 제4의 반도체 막(1106 내지 1109)의 표면(위쪽 및 옆쪽)에 질소를 포함한 산화막을 형성할 수 있다.
다음으로 절연막(1122)이 질소를 함유한 산화막(1162) 위에 형성된다(도 29d). 절연막(1122)으로는, 바람직하게는 질화규소 막을 플라즈마 CVD법에 의해 두께 4 내지 20nm가 되도록 형성한다. 또한 메모리부에서 절연막(122)은 전하를 트랩(캡쳐)하는 절연막의 기능을 한다.
그리고 나서 절연막(1123)을 절연막(1122) 위에 형성된다(도 29e). 절연 막(1123)으로는, 여기에서 바람직하게는 산화질화규소 막을 플라즈마 CVD법에 의해 4 내지 20nm의 두께로 형성한다.
다음 공정에서는, 실시예 5에 나타낸 도 15a 이후의 공정에 따라 메모리부와 로직부가 완성될 수 있다.
본 실시예는 상기 설명한 실시예와 자유롭게 조합될 수 있다. 상기 실시예에서 기술한 물질과 방법은 본 실시예에 이용할 수 있고, 본 실시예에서 기술한 물질과 방법은 상기 실시예에 이용할 수 있다.
[실시예 8]
실시예 8은 접촉 없이 데이터를 주고받을 수 있는 반도체 장치의 적용 예에 관해서 도면을 참조해서 이하에 설명한다. 접촉 없이 데이터를 주고받을 수 있는 반도체 장치는 대체로 RFID(Radio Frequency Identification)태그, ID태그, IC태그, IC칩, RF태그(Radio Frequency), 무선 태그, 전자 태그 또는 무선 칩이라 불린다.
RFID(80)는 접촉 없이 데이터를 교신하는 기능을 가지고, 전원회로(81), 클록 발생 회로(82), 데이터 복조 회로(83), 데이터 변조 회로(84), 다른 회로를 제어하는 제어회로(85), 기억 회로(86) 및 안테나(87)를 가지고 있다(도 20a). 또한, RFID는 하나의 기억 회로가 아닌 복수의 기억 회로를 포함할 수 있다. 상기 실시예에 나타낸 유기 화합물 층을 메모리 소자부에서 사용하는 SRAM, 플래시 메모리, ROM, FeRAM, 회로 등을 사용할 수 있다.
리더/라이터(88)로부터 전파로서 보내져 온 신호는, 안테나(87)에서 전자기 유도에 의해 교류의 전기신호로 변환된다. 전원회로(81)에서는, 교류의 전기신호를 이용해서 전원전압을 생성하고, 전원배선을 이용해서 각 회로에 공급한다. 클록 발생 회로(82)는, 안테나(87)로부터 입력된 교류 전기 신호를 근거로, 각종 클록 신호를 생성하고, 제어회로(85)에 공급한다. 복조 회로(83)에서는, 상기 교류의 전기신호를 복조하고, 제어회로(85)에 공급한다. 제어회로(85)에서는, 입력된 신호에 따라 각종 연산 처리를 실행한다. 제어회로(85)에서 사용되는 프로그램, 데이터 등은 기억 회로(86)에 저장된다. 또한 기억 회로(86)도 연산 처리에 있어서 작업 에어리어로 사용될 수 있다. 그리고, 제어회로(85)로부터 변조 회로(84)에 데이터가 보내져, 변조 회로(84)로부터 상기 데이터에 따라 안테나(87)에 부하 변조를 더할 수 있다. 결과적으로, 리더/라이터(88)가 안테나(87)에 가해진 부하 변조를 전파를 통해 받음으로써 리더/라이터는 그 데이터를 판독할 수 있다.
또한 RFID는, 각 회로로의 전원전압의 공급을 전원(배터리)을 탑재하지 않고 전파로 하는 타입으로 해도 되고, 전원(배터리)을 탑재해서 전파와 전원(배터리)에 의해 각 회로에 전원전압을 공급하는 타입으로 해도 된다.
탄력성 있는 RFID는 상기 실시예에 기술된 구조를 적용하여 제조할 수 있고, 이러한 RFID는 곡면을 가진 물체에 부착할 수 있다.
다음으로 탄력성을 가지는 RFID의 사용 형태의 일례에 관하여 설명한다. 표시부(3210)를 포함하는 휴대 단말의 측면에는 리더/라이터(3200)가 설치된다. 물품(3220)의 측면에는 RFID(3230)이 설치된다(도 20b). 물품(3220)에 포함된 RFID(3230) 위에 리더/라이터(3200)를 소지하면, 표시부(3210)에 물품 원재료나 원 산지, 각 생산 공정의 검사 결과, 유통 과정의 이력, 상품의 설명 등의 상품에 관한 정보가 표시된다. 또한 상품(3260)을 벨트 컨베이어로 반송하면, 리더/라이터(3200)와, 상품(3260)에 설치된 RFID(3250)을 활용하여, 상기 상품(3260)의 검품을 실행할 수 있다(도 20c). 이렇게, 시스템에 RFID를 활용함으로써 정보의 취득을 간단히 할 수 있고, 고기능화와 고부가가치화를 실현한다. 또한 상기 실시예에 나타낸 바와 같이, 곡면을 가지는 물체에 부착하는 경우에도, RFID에 포함된 트랜지스터 등의 손상을 방지하여, 신뢰성 높은 RFID를 제공할 수 있게 된다.
전술한 것 이외에도 탄력성을 가지는 RFID는 접촉 없이 대상물의 이력 등을 명확히 할 수 있으므로 다양한 분야에 널리 사용될 수 있다. RFID는 생산과 관리에 유용하다면 모든 물품에 적용될 수 있다. 예를 들면 지폐, 동전, 유가 증권류, 증서류, 무기명 채권류, 포장용 용기류, 서적류, 기록 매체, 개인 소지품, 탈것류, 식품류, 의류, 보건용품류, 생활 용품류, 약품류 및 전자기기 등에 설치해서 사용할 수 있다. 이들 예에 관해서 도 21a 내지 21h를 이용하여 설명한다.
지폐, 동전은 시장에 유통하는 금전이며, 특정한 지역에서 화폐와 같이 통용하는 물건(금권), 기념 코인 등을 포함한다. 유가 증권류는 수표, 증권, 약속 어음 등을 가리킨다(도 12a 참조). 증서류는 운전면허증, 주민등록증 등을 가리킨다(도 21b 참조). 무기명 채권류는 우표, 각종 상품권 등을 가리킨다(도 21c 참조). 포장용 용기류는 도시락 등의 포장지, 플라스틱병 등을 가리킨다(도 21d 참조). 서적류는 서적 등을 가리킨다(도 21e 참조). 기록 매체는 DVD 소프트웨어, 비디오 테이프 등을 가리킨다(도 21f 참조). 운송 수단은 자전거 등의 탈것, 선박 등을 가리킨다 (도 21g 참조). 개인 소지품은 가방, 안경 등을 가리킨다(도 21h 참조). 식품류는 식료품, 음료 등을 가리킨다. 의류는 의복, 신발 등을 가리킨다. 보건용품류는 의료기구, 건강기구 등을 가리킨다. 생활 용품류는 가구, 조명 기구 등을 가리킨다. 약품류는 의약품, 농약 등을 가리킨다. 전자기기는 액정표시장치, EL 표시장치, 텔레비전 장치(텔레비전 수상기, 평면 텔레비전), 휴대전화기 등을 가리킨다.
지폐, 동전, 유가 증권류, 증서류, 무기명채권류 등에 RFID를 설치함으로써, 위조를 방지할 수 있다. 또한 포장용 용기류, 서적류, 기록 매체등, 개인 소지품, 식품류, 생활 용품류, 전자기기 등에 RFID를 적용함으로써, 검품 시스템이나 대여 가게의 시스템 등의 효율화를 꾀할 수 있다. 운송 수단, 보건용품류, 약품류 등에 RFID를 적용함으로써, 위조나 도난을 방지할 수 있다. 약품류의 경우, 약의 복용시 실수를 방지할 수 있다. RFID는 표면에 부착하거나 내장하여 상기 물품에 적용한다. 예를 들면 책의 경우, 종이에 매립하거나, 유기수지로 이루어진 패키지라면 상기 유기수지에 매립할 수 있다. 탄력성을 가지는 RFID를 이용함으로써, 종이 등에 설치한 경우라도, 상기 실시예에 나타낸 구조를 가지는 반도체 장치를 사용해서 RFID를 설치함으로써, 상기 RFID에 포함되는 소자의 파손 등을 방지할 수 있다.
이와 같이, 포장용 용기류, 기록 매체, 개인 소지품, 식품류, 의류, 생활 용품류, 전자기기 등에 RFID를 설치함으로써, 검품 시스템이나 대여점의 시스템 등의 효율화를 꾀할 수 있다. 또 운송 수단에 RFID를 설치함으로써, 위조나 도난을 방지할 수 있다. RFID를 동물 등의 생물에 매립함으로써, 각 생물을 쉽게 식별할 수 있다. 예를 들면 가축 등의 생물에 RFID를 매립함으로써, 출생일이나 성별 또는 종류 등을 쉽게 식별할 수 있고 체온 등의 건강 상태 등을 쉽게 관리할 수 있다.
본 실시예는 상기 실시예와 자유롭게 조합할 수 있다.
[실시예 9]
본 실시예에서는, 본 발명의 반도체 장치에 대해서 상기 실시예와는 다른 구조에 관해서 도면을 참조해서 설명한다. 구체적으로는, 화소부를 가지는 반도체 장치의 일례에 관해서 설명한다.
화소부에 발광소자를 구비하는 경우에 관해서 도 22a 내지 22b에 나타낸다. 도 22a는 반도체 장치의 일례를 게시하는 평면도, 도 22b는 도 22a를 e-f를 따라, g-h를 따라 절단한 단면도다.
도 22a에 나타낸 바와 같이 본 실시예에서 나타내는 반도체 장치는, 기판(501) 위에 주사선 구동회로(502), 신호선 구동회로(503), 화소부(504) 등을 포함한다. 또한 적어도 화소부(504)를 기판(501)과 함께 끼워 넣도록 대향 기판(506)이 설치된다. 주사선 구동회로(502), 신호선 구동회로(503) 및 화소부(504)는 기판(501) 위에 상기 실시예에 나타낸 구조를 가지는 박막 트랜지스터를 이용해서 설치한다. 기판(501)과 대향 기판(506)은 실링 재료(505)에 의해 서로 접착된다. 또한 주사선 구동회로(502) 및 신호선 구동회로(503)는 외부입력 단자가 되는 FPC507로부터 비디오신호, 클록 신호, 스타트 신호, 리셋트 신호 등을 받는다. 여기에서는 FPC(flexible printed circuit)만 도면에 나타내었다; 그러나 이 FPC에 PWB(printed wiring borad)가 부착될 수도 있다.
또한 도 22b는 도 22a의 e-f 사이와 g-h 사이를 절단한 단면도다. 기판(501) 위에 신호선 구동회로(503)와 화소부(504)에 포함되는 박막 트랜지스터가 설치된다. 신호선 구동회로(503)는 상기 실시예에 나타낸 구조를 각각 가지는 n-채널 박막 트랜지스터(510a)와 p-채널 박막 트랜지스터(510b)를 조합한 CMOS회로로 형성되어 있다. 또한 주사선 구동회로(502)나 신호선 구동회로(503) 등의 구동회로는 공지의 CMOS회로, PMOS회로 혹은 NMOS회로로 형성할 수 있다. 본 실시예에서는 기판(501) 위에 주사선 구동회로(502)나 신호선 구동회로(503) 등의 구동회로와 화소부를 형성한 예를 나타내었지만, 본 발명은 이에 한정되지 않고, 화소부와 동일한 기판이 아닌 외부에 구동회로를 형성할 수도 있다.
또한 화소부(504)는 발광소자(516)와 상기 발광소자(516) 구동하기 위한 박막 트랜지스터(511)를 포함하는 복수의 화소를 포함한다. 박막 트랜지스터(511)는 상기 실시예에 나타낸 구조를 가지는 박막 트랜지스터를 모두 적용할 수 있다. 또한 여기에서는, 박막 트랜지스터(511)의 소스 또는 드레인 영역에 접속되어 있는 도전막(512)에 접속하도록 제1의 전극(513)이 설치되고, 상기 제1의 전극(513)의 끝 부분을 덮도록 절연막(509)이 형성되어 있다. 절연막(509)은 복수의 화소에서 분리벽의 기능을 한다.
절연막(509)으로, 여기에서는, 포지티브형 감광성 아크릴수지막을 사용한다. 커버리지의 질을 향상시키기 위해, 절연막(509)은 상기 절연막(509)의 위쪽 끝 부분 또는 아래쪽 끝 부분에 곡률을 가지도록 설치한다. 예를 들면 절연막(509)의 재료로서 포지티브형 감광성 아크릴을 사용할 경우, 절연막(509)의 위쪽 끝 부분에만 0.2 내지 0.3μm의 곡률반경을 가지는 곡면을 갖게 하는 것이 바람직하다. 절연 막(509)은 감광성 빛에 의해 에천트에 불용해성이 되는 네거티브형, 또는 빛에 의해 에천트에 용해성이 되는 포지티브형 모두를 사용할 수 있다. 유기 화합물 이외에도, 산화규소, 산화질화규소, 실록산 재료 등을 사용할 수 있다. 또한 절연막(509)으로, 에폭시, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조시클로부텐, 또는 아크릴 등의 유기재료로 이루어지는 단층 또는 다층구조로 설치할 수 있다. 또한 상기 실시예에 나타낸 바와 같이, 절연막(509)에 플라즈마 처리를 하여, 상기 절연막(509)을 산화 또는 질화 시킴으로써, 절연막(509) 표면의 질이 향상된다. 따라서 치밀한 막이 얻어진다. 절연막(509)의 표면의 질을 향상시킴으로써, 상기 절연막(509)의 강도가 향상되어 개구부 등의 형성시에 크랙의 발생이나 에칭시의 막 감소 등의 물리적 데미지를 저감할 수 있게 된다. 또한 절연막(509) 표면의 질이 향상됨으로써, 상기 절연막(107) 위에 설치되는 발광층(514)과의 밀착성 등의 계면특성이 향상된다.
도 22에 나타내는 반도체 장치에는, 제1의 전극(513) 위에 발광층(514)이 형성되고, 상기 발광층(514) 위에 제2의 전극(515)이 형성되어 있다. 제1의 전극(513), 발광층(514) 및 제2의 전극(515)의 적층구조로 발광소자(516)가 설치된다.
또한 발광층(514)은 저분자재료, 중분자재료(올리고머, 덴드리머 포함) 또는 고분자재료 등에 의한 단층 또는 다층구조를, 증착 마스크를 사용한 증착법, 잉크젯법, 스핀 코트법 등의 공지의 방법에 의해 형성할 수 있다. 또한 발광층(514)으로 유기화합물뿐만 아니라 무기화합물도 사용할 수 있다. 대체로 발광층에 사용되 는 발광 재료로, 유기화합물과 무기화합물이 주어진다. 유기화합물을 사용하는 발광소자를 유기 EL 소자라 하고, 무기화합물을 사용하는 발광소자를 무기 EL 소자라 한다. 상기 두 EL 소자 모두 본 실시예에 적용할 수 있다.
무기 EL 소자는 소자 구조에 따라 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 전자는 발광 재료의 파티클이 결합제에서 분산되는 발광층을 가지고, 후자는 형광성 재료의 박막으로 형성된 발광층을 가진다는 점에서 그것들은 서로 다르다; 그러나 그것들은 방법상 동일하고, 고전기장에 의해 가속된 전자들이 여기되어 충돌함으로써 방출이 일어난다. 이러한 무기 EL 장치를 설치하는 경우, 본 실시예에서는 분산형 무기 EL 소자와 박막형 무기 EL 소자 모두를 적용할 수 있다.
제1의 전극(513) 및 제2의 전극(515)을 DC로 구동시킬 때, 제1의 전극(513) 및 제2의 전극(515) 중 한쪽을 애노드로, 다른 쪽을 캐소드로 한다. 애노드로 사용되는 경우, 바람직하게는 일함수가 큰 재료가 이용된다. 예를 들면 ITO막, 규소를 함유한 인듐 주석 산화막, 산화인듐에 2 내지 20wt％의 산화아연(ZnO)을 혼합한 타겟을 사용해서 스퍼터링법에 의해 형성한 투명 도전막, 산화아연(ZnO), 질화 티타늄 막, 크롬 막, 텅스텐 막, Zn막, Pt막 등의 단층 막뿐만 아니라, 질화 티타늄과 알루미늄을 주성분으로 하는 막의 적층, 질화 티타늄 막과 알루미늄을 주성분으로 하는 막과 질화 티타늄 막의 3층 구조 등을 이용할 수 있다. 적층 구조를 적용할 때에는, 배선의 저항이 낮아지고, 바람직한 오믹 접촉이 얻어지며, 적층 구조는 애노드의 기능을 한다. 캐소드로 이용되는 경우, 작은 일함수를 가진 재료(Al, Ag, Li, Ca, 또는 이것들의 합금 MgAg, MgIn, AILi, CaF2, 또는 Ca3N2)가 바람직하게 사용된다. 캐소드로 사용하는 전극을 투광성으로 할 경우에는, 전극으로서, 막 두께를 얇게 한 금속 박막과, 투명 도전막이 바람직하게 사용된다. 투명 도전막으로는 예를 들면, ITO, 규소를 함유한 인듐 주석 산화물, 산화 인듐에 2 내지 20wt％의 산화아연(Zno)을 혼합한 타겟을 사용해서 스퍼터링법에 의해 형성한 투명 도전막, 또는 산화아연(Zno)이 사용될 수 있다. 여기에서는 제1의 전극(513)으로서 투광성을 가지는 ITO를 사용하고, 기판(501)의 측면으로부터 빛을 추출하는 구조로 한다. 제2의 전극(515)에 투광성을 가지는 재료를 사용함으로써 대향 기판(506) 측면으로부터 빛을 추출하는 구조로 한다. 또한 제1의 전극(513) 및 제2의 전극(515)을 투광성을 가지는 재료로 설치함으로써, 기판(501) 및 대향 기판(506) 양쪽으로부터 빛을 추출하는 구조(양면사출)로 하는 것도 가능하다. 또한 제1의 전극(513) 및 제2의 전극(515)을 AC에 의해 구동시킬 때, 상기 기술된 모든 재료가 제1의 전극(513) 및 제2의 전극(515)에 이용될 수 있고, 제1의 전극(513) 및 제2의 전극(515) 중 하나 또는 그것들 모두는 투광성 재료로 형성될 수 있다.
또한 여기에서는 실링 재료(505)로 대향 기판(506)을 기판(501)과 서로 접착시켜, 기판(501), 대향 기판(506), 및 실링 재료(505)로 둘러싸인 공간(508)에 본 발명의 발광소자(516)를 구비한 구조로 되어 있다. 또한, 공간(508)에 불활성 기체(질소나 아르곤 등)가 충전될 경우 외에, 실링 재료(505)가 충전되는 구성도 포함된다.
실링 재료(505)에는 에폭시계 수지를 사용하는 것이 바람직하다. 이들 재료 는 가능한 한 수분이나 산소를 투과하지 않는 재료인 것이 바람직하다. 대향 기판(506)에 사용하는 재료로서 유리 기판이나 석영기판 외에, FRP(Fiberglass-Reinforced Plastics), PVF(폴리비닐 플로라이드), 마일러, 폴리에스테르 또는 아크릴 등으로 된 플라스틱 기판을 사용할 수 있다.
이상과 같이 하여, 높은 밀도를 가지는 플라즈마 처리(고밀도 플라즈마 처리)로 형성된 반도체 막 또는 질화막을 가지는 발광 장치를 제공할 수 있다.
화소부를 가지는 반도체 장치로, 상기한 바와 같이 화소부에 발광소자를 사용한 구성에 한정되지 않고, 화소부에 액정을 사용한 반도체 장치도 포함된다. 화소부에 액정을 사용했을 경우의 반도체 장치를 도 23에 나타낸다.
도 23에는, 화소부에 액정을 가지는 반도체 장치의 일례를 나타낸다. 도전막(512) 및 제1의 전극(513)을 덮도록 설치된 배향막(521)과 대향 기판(506) 아래에 설치된 배향막(523) 사이에 액정(522)이 설치된다. 또한 제2의 전극(524)이 대향 기판(506)에 설치되어 있고, 제1의 전극(813)과 제2의 전극(524) 사이에 설치된 액정(522)에 가하는 전압을 제어해서 빛의 투과율을 제어하여 상을 표시한다. 또한 액정(522) 속에 제1의 전극(513)과 제2의 전극(524) 사이의 갭(셀 갭)을 제어하기 위해서 구형 스페이서(525)가 설치된다. 박막 트랜지스터(510a, 510b, 511)로서는, 상기 실시예에 나타낸 모든 구조를 적용할 수 있다. 따라서 상기한 바와 같이 높은 밀도를 가지는 플라즈마 처리(고밀도 플라즈마 처리)로 형성된 반도체 막 또는 질화막을 가지는 액정표시장치를 제공할 수 있다.
이와 같이, 본 실시예에서 나타내는 반도체 장치는 발광소자를 포함한 화소 부 또는 액정을 포함한 화소부를 가질 수 있다.
다음으로 상기 화소부를 가지는 반도체 장치의 이용 형태에 대해서 도면을 참조해서 설명한다.
이러한 화소부를 가지는 반도체 장치의 이용 형태로서, 비디오카메라, 디지털 카메라, 고글형 디스플레이(헤드 마운티드 디스플레이), 네비게이션 시스템, 음향재생장치(카 오디오, 오디오 컴포넌트 등), 컴퓨터, 게임기, 휴대 정보단말(모바일 컴퓨터, 휴대전화기, 휴대형 게임기, 전자서적 등), 기록 매체를 구비한 화상재생장치(구체적으로는 DVD(digital versatile disc) 등의 기록 매체를 재생하고, 그 화상을 표시할 수 있는 디스플레이를 구비한 장치) 등의 전자기기를 들 수 있다. 그것들의 구체적인 예를 도 24a 내지 24h에 나타낸다.
도 24a는 TV 장치(텔레비전 수상기)로, 케이싱(2001), 지지대(2002), 표시부(2003), 스피커부(2004), 비디오 입력 단자(2005) 등을 포함한다. 상기 실시예에 나타낸 구조를 표시부(2003)나 구동회로 등에 설치되는 박막 트랜지스터 등의 반도체 소자에 적용함으로써, 텔레비전 수상기를 제조할 수 있다.
도 24b는 디지털 카메라로, 본체(2101), 표시부(2102), 수상부(2103), 조작 키(2104), 외부접속 포트(2105), 셔터(2106) 등을 포함한다. 상기 실시예에 나타낸 구조 또는 제조 방법을 표시부(2102)나 구동회로 등에 설치되는 박막 트랜지스터 등의 반도체 소자에 적용함으로써, 디지털 카메라를 제조할 수 있다.
도 24c는 컴퓨터로, 본체(2201), 케이싱(2202), 표시부(2203), 키보드(2204), 외부접속 포트(2205), 포인팅 마우스(2206) 등을 포함한다. 상기 실시예 에 나타낸 구조 또는 제조 방법을 표시부(2203)나 구동회로 등에 설치되는 박막 트랜지스터 등의 반도체 소자에 적용함으로써, 컴퓨터를 제조할 수 있다.
도 24d는 모바일 컴퓨터로, 본체(2301), 표시부(2302), 스위치(2303), 조작 키(2304), 적외선 포트(2305) 등을 포함한다. 상기 실시예에 나타낸 구조 또는 제조 방법을 표시부(2302)나 구동회로 등에 설치되는 박막 트랜지스터 등의 반도체 소자에 적용함으로써, 모바일 컴퓨터를 제조할 수 있다.
도 24e는 기록 매체를 구비한 휴대형 화상재생장치(DVD 플레이어 등)로, 본체(2401), 케이싱(2402), 표시부(A2403), 표시부(B2404), 기록 매체(DVD 등)판독부(2405), 조작 키(2406), 스피커부(2407) 등을 포함한다. 표시부(A2403)는 주로 화상정보를 표시하고, 표시부(B2404)는 주로 문자정보를 표시한다. 상기 실시예에 나타낸 구조 또는 제조 방법을 표시부(A2403) 및/또는 표시부(B2404)나 구동회로 등에 설치되는 박막 트랜지스터 등의 반도체 소자에 적용함으로써, 화상재생장치를 제조할 수 있다. 또한, 기록 매체를 구비한 화상재생장치에는 게임 기기 등도 포함된다.
도 24f는 고글형 디스플레이(헤드 마운티드 디스플레이)로, 본체(2501), 표시부(2502), 암 부(2503) 등을 포함한다. 상기 실시예에 나타낸 구조 또는 제조 방법을 표시부(2502)나 구동회로 등에 설치되는 박막 트랜지스터 등의 반도체 소자에 적용함으로써 고글형 디스플레이를 제조할 수 있다.
도 24g는 비디오카메라로, 본체(2601), 표시부(2602), 케이싱(2603), 외부접속 포트(2604), 리모트 컨트롤 수신부(2605), 수상부(2606), 배터리(2607), 음성입 력부(2608), 조작 키(2609), 접안부(2610) 등을 포함한다. 상기 실시예에 나타낸 구조 또는 제조 방법을 표시부(2602)나 구동회로 등에 설치되는 박막 트랜지스터 등의 반도체 소자에 적용함으로써, 비디오카메라를 제조할 수 있다.
도 24h는 휴대전화기로, 본체(2701), 케이싱(2702), 표시부(2703), 음성입력부(2704), 음성출력부(2705), 조작 키(2706), 외부접속 포트(2707), 안테나(2708) 등을 포함한다. 상기 실시예에 나타낸 구조 또는 제조 방법을 표시부(2703)나 구동회로에 설치되는 박막 트랜지스터 등의 반도체 소자에 적용함으로써, 휴대전화기를 제조할 수 있다.
이상과 같이, 본 발명의 반도체 장치의 적용 범위는 매우 광범위하여, 모든 분야의 전자기기에 사용할 수 있다. 또한, 본 실시예는 상기 실시예와 자유롭게 조합할 수 있다.
[예 1]
예 1은 상기 실시예에 나타낸 고밀도 플라즈마 처리에 의해 처리 대상에 산화 처리를 한 경우의 산화 특성을 나타낸다. 구체적으로 고밀도 플라즈마 처리에 사용된 기체 종류에 따른 처리 대상의 산화 속도 특성을 나타낸다.
산화질화규소(SiOxNy)(x>y)가 우선 CVD법에 의해 기판 위에 하지막으로서 형성되었고, 그 하지막 위에 CVD법에 의해 아모포스 실리콘 막이 형성되었다. 다음으로 열 처리를 하여 아모포스 실리콘 막에 포함된 수소를 제거하고, 아모포스 실리콘 막이 레이저 조사에 의해 결정화되어 결정성 반도체 막이 형성되었다. 그 결정성 반도체 막은 고밀도 플라즈마 처리에 의해 산화되었다. 기판으로는 유리 기판이 사용되었고, 산화질화규소가 두께 약 100nm를 가지도록 형성되었고, 아모포스 반도체 막이 두께 약 66nm를 가지도록 형성되었다.
고밀도 플라즈마 처리가 133.33Pa의 압력, Ar, 산소(Ar: 500sccm, O2: 5sccm)를 포함하는 분위기(조건 1) 또는 Ar, 수소, 산소(Ar: 500sccm, O2: 5sccm, H2: 5sccm)를 포함하는 분위기(조건 2)의 조건 하에서 실행되었다. 결정성 반도체 막의 산화 속도 특성이 조건 1 또는 조건 2 하에서 관찰되었다.
조건 1, 조건 2 하에서의 결정성 반도체 막의 산화 속도를 도 28에 나타내었다. 도 28에서, 세로축은 평균 막 두께(nm)를 나타내고, 가로축은 처리 시간(sec)을 나타낸다. 처리 시간은 결정성 반도체 막에 플라즈마 처리를 하는 동안의 시간을 나타내고, 평균 막 두께는 플라즈마 처리에 의해 결정성 반도체 막을 산화시킴으로써 형성된 산화막의 막 두께를 나타낸다.
조건 1, 조건 2 하에서, 플라즈마의 처리 시간이 길어짐에 따라, 결정성 반도체 막이 더욱 산화되고, 결정성 반도체 막에서 산화막의 막 두께가 두꺼워지는 것을 알 수 있다. 또한 플라즈마 처리에 있어서, 처리 시간에 대한 결정성 반도체 막의 산화율은 조건 1(Ar과 산소를 포함한 분위기)보다 조건 1에 수소를 첨가한 조건 2(Ar과 산소와 수소를 포함한 분위기)에서 더 높다. 즉 고밀도 플라즈마 처리에 의해 결정성 반도체 막에 산화 처리를 할 때, 수소를 더 포함한 분위기에서 처리를 함으로써 더 짧은 시간 동안 결정성 반도체 막을 산화시켜 결정성 반도체 막의 표면에 더 두꺼운 산화막을 얻는다고 이해할 수 있다.
상기 결과에 따르면, 고밀도 플라즈마 처리에 의해 결정성 반도체 막에 산화막을 형성할 때, 더 짧은 시간 동안 원하는 막 두께를 가진 산화막을 얻을 수 있고, 반응성 기체에 수소를 추가함으로써 처리 시간이 단축될 수 있다.
본 발명은 일본 특허청에 2005년 4월 28일에 출원한 일본 특허 No. 2005-133680에 근거를 두며, 그 모든 내용은 여기에 인용된다.
플라즈마 처리에 의해 반도체 막 또는 절연막을 산화 또는 질화시켜 그 반도체 막 또는 절연막의 표면의 질을 향상시킴으로써, 치밀한 절연막을 얻을 수 있다. 따라서 뛰어난 특성을 가진 반도체 소자를 제조할 수 있다.

Claims (126)

  1. 기판 위에 제1의 절연막을 형성하는 단계와,
    상기 제1의 절연막 위에 반도체 막을 형성하는 단계와,
    상기 반도체 막에 전자밀도가 1×1011cm-3 이상 1×1013cm-3 이하, 또한 전자온도가 0.5eV 이상 1.5eV 이하인 조건하에서 플라즈마 처리를 함으로써 상기 반도체 막을 산화시키는 단계와,
    상기 반도체 막을 덮어서 제2의 절연막을 형성하는 단계와,
    상기 제2의 절연막을 사이에 두고 상기 반도체 막 위에 게이트 전극을 형성하는 단계와,
    상기 게이트 전극을 덮어서 제3의 절연막을 형성하는 단계와,
    상기 제3의 절연막 위에 도전막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제 1항에 있어서,
    플라즈마 처리에 의해 상기 반도체 막을 산화시킴으로써 상기 반도체 막의 표면에 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 1항에 있어서,
    상기 반도체 막의 끝 부분이 테이퍼 형상을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제 1항에 있어서,
    전자밀도가 1×1011cm-3 이상 1×1013cm-3 이하, 또한 전자온도가 0.5eV 이상 1.5eV 이하인 조건하에서 고주파를 사용하여 상기 기판에 플라즈마 처리를 함으로써 상기 기판을 산화시키는 단계를 더 포함하는 것을 특징으로 하는 제조 방법.
  5. 제 1항에 있어서,
    전자밀도가 1×1011cm-3 이상 1×1013cm-3 이하, 또한 전자온도가 0.5eV 이상 1.5eV 이하인 조건하에서 고주파를 사용하여 상기 기판에 플라즈마 처리를 함으로써 상기 기판을 질화시키는 단계를 더 포함하는 것을 특징으로 하는 제조 방법.
  6. 제 1항에 있어서,
    제1의 절연막으로서, 산화규소(SiOx), 질화규소(SiNx), 산화질화규소(SiOxNy)(x>y), 질화산화규소(SiNxOy)(x>y) 중 어느 하나가 형성되는 것을 특징으로 하는 제조 방법.
  7. 제 1항에 있어서,
    제2의 절연막으로서, 산화규소(SiOx), 질화규소(SiNx), 산화질화규소(SiOxNy)(x>y), 질화산화규소(SiNxOy)(x>y) 중 어느 하나가 형성되는 것을 특징으로 하는 제조 방법.
  8. 제 1항에 있어서,
    제3의 절연막으로서, 에폭시, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조시클로부텐, 아크릴, 또는 실록산 수지가 형성되는 것을 특징으로 하는 제조 방법.
  9. 제 1항에 있어서,
    고주파를 사용하여 상기 플라즈마 처리를 진행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 9항에 있어서,
    상기 고주파로서 마이크로파가 사용되는 것을 특징으로 하는 제조 방법.
  11. 제 1항에 있어서,
    상기 플라즈마 처리에 의해 산화하는 단계가 산소와 희가스를 포함하는 분위기에서 실행되는 것을 특징으로 하는 제조 방법.
  12. 제 1항에 있어서,
    상기 플라즈마 처리에 의해 산화하는 단계가 산소, 수소, 희가스를 포함하는 분위기에서 실행되는 것을 특징으로 하는 제조 방법.
  13. 제 1항에 있어서,
    상기 기판으로서, 유리 기판이나 플라스틱 기판이 사용되는 것을 특징으로 하는 제조 방법.
  14. 제 1항에 있어서,
    상기 방법이 전자밀도가 1×1011cm-3 이상 1×1013cm-3 이하, 또한 전자온도가 0.5eV 이상 1.5eV 이하인 조건하에서 고주파를 사용하여 상기 제2의 절연막을 플라즈마 처리함으로써 상기 제2의 절연막을 질화하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 기판 위에 제1의 절연막을 형성하는 단계와,
    상기 제1의 절연막에 전자밀도가 1×1011cm-3 이상 1×1013cm-3 이하, 또한 전자온도가 0.5eV 이상 1.5eV 이하인 조건하에서 플라즈마 처리를 함으로써 상기 제1의 절연막을 산화시키는 단계와,
    상기 제1의 절연막 위에 반도체 막을 형성하는 단계와,
    상기 반도체 막을 덮어서 제2의 절연막을 형성하는 단계와,
    상기 제2의 절연막을 사이에 두고 상기 반도체 막 위에 게이트 전극을 형성하는 단계와,
    상기 게이트 전극을 덮어서 제3의 절연막을 형성하는 단계와,
    상기 제3의 절연막 위에 도전막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제 15항에 있어서,
    상기 반도체 막의 끝 부분이 테이퍼 형상을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제 15항에 있어서,
    전자밀도가 1×1011cm-3 이상 1×1013cm-3 이하, 또한 전자온도가 0.5eV 이상 1.5eV 이하인 조건하에서 고주파를 사용하여 상기 기판에 플라즈마 처리를 함으로써 상기 기판을 산화시키는 단계를 더 포함하는 것을 특징으로 하는 제조 방법.
  18. 제 15항에 있어서,
    전자밀도가 1×1011cm-3 이상 1×1013cm-3 이하, 또한 전자온도가 0.5eV 이상 1.5eV 이하인 조건하에서 고주파를 사용하여 상기 기판에 플라즈마 처리를 함으로써 상기 기판을 질화시키는 단계를 더 포함하는 것을 특징으로 하는 제조 방법.
  19. 제 15항에 있어서,
    제1의 절연막으로서, 산화규소(SiOx), 질화규소(SiNx), 산화질화규소(SiOxNy)(x>y), 질화산화규소(SiNxOy)(x>y) 중 어느 하나가 형성되는 것을 특징으로 하는 제조 방법.
  20. 제 15항에 있어서,
    제2의 절연막으로서, 산화규소(SiOx), 질화규소(SiNx), 산화질화규소(SiOxNy)(x>y), 질화산화규소(SiNxOy)(x>y) 중 어느 하나가 형성되는 것을 특징으로 하는 제조 방법.
  21. 제 15항에 있어서,
    제3의 절연막으로서, 에폭시, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조시클로부텐, 아크릴, 또는 실록산 수지가 형성되는 것을 특징으로 하는 제조 방법.
  22. 제 15항에 있어서,
    고주파를 사용하여 상기 플라즈마 처리를 진행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  23. 제 22항에 있어서,
    상기 고주파로서 마이크로파가 사용되는 것을 특징으로 하는 제조 방법.
  24. 제 15항에 있어서,
    상기 플라즈마 처리에 의해 산화하는 단계가 산소와 희가스를 포함하는 분위기에서 실행되는 것을 특징으로 하는 제조 방법.
  25. 제 15항에 있어서,
    상기 플라즈마 처리에 의해 산화하는 단계가 산소, 수소, 희가스를 포함하는 분위기에서 실행되는 것을 특징으로 하는 제조 방법.
  26. 제 15항에 있어서,
    상기 기판으로서, 유리 기판이나 플라스틱 기판이 사용되는 것을 특징으로 하는 제조 방법.
  27. 기판 위에 제1의 절연막을 형성하는 단계와,
    상기 제1의 절연막 위에 반도체 막을 형성하는 단계와,
    상기 반도체 막을 덮어 제2의 절연막을 형성하는 단계와,
    상기 제2의 절연막에 전자밀도가 1×1011cm-3 이상 1×1013cm-3 이하, 또한 전자온도가 0.5eV 이상 1.5eV 이하인 조건하에서 플라즈마 처리를 함으로써 상기 제2의 절연막을 산화시키는 단계와,
    상기 제2의 절연막을 사이에 두고 상기 반도체 막 위에 게이트 전극을 형성하는 단계와,
    상기 게이트 전극을 덮어서 제3의 절연막을 형성하는 단계와,
    상기 제3의 절연막 위에 도전막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  28. 제 27항에 있어서,
    상기 반도체 막의 끝 부분이 테이퍼 형상을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  29. 제 27항에 있어서,
    전자밀도가 1×1011cm-3 이상 1×1013cm-3 이하, 또한 전자온도가 0.5eV 이상 1.5eV 이하인 조건하에서 고주파를 사용하여 상기 기판에 플라즈마 처리를 함으로써 상기 기판을 산화시키는 단계를 더 포함하는 것을 특징으로 하는 제조 방법.
  30. 제 27항에 있어서,
    전자밀도가 1×1011cm-3 이상 1×1013cm-3 이하, 또한 전자온도가 0.5eV 이상 1.5eV 이하인 조건하에서 고주파를 사용하여 상기 기판에 플라즈마 처리를 함으로써 상기 기판을 질화시키는 단계를 더 포함하는 것을 특징으로 하는 제조 방법.
  31. 제 27항에 있어서,
    제1의 절연막으로서, 산화규소(SiOx), 질화규소(SiNx), 산화질화규소(SiOxNy)(x>y), 질화산화규소(SiNxOy)(x>y) 중 어느 하나가 형성되는 것을 특징으로 하는 제조 방법.
  32. 제 27항에 있어서,
    제2의 절연막으로서, 산화규소(SiOx), 질화규소(SiNx), 산화질화규 소(SiOxNy)(x>y), 질화산화규소(SiNxOy)(x>y) 중 어느 하나가 형성되는 것을 특징으로 하는 제조 방법.
  33. 제 27항에 있어서,
    제3의 절연막으로서, 에폭시, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조시클로부텐, 아크릴, 또는 실록산 수지가 형성되는 것을 특징으로 하는 제조 방법.
  34. 제 27항에 있어서,
    고주파를 사용하여 상기 플라즈마 처리를 진행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  35. 제 34항에 있어서,
    상기 고주파로서 마이크로파가 사용되는 것을 특징으로 하는 제조 방법.
  36. 제 27항에 있어서,
    상기 플라즈마 처리에 의해 산화하는 단계가 산소와 희가스를 포함하는 분위 기에서 실행되는 것을 특징으로 하는 제조 방법.
  37. 제 27항에 있어서,
    상기 플라즈마 처리에 의해 산화하는 단계가 산소, 수소, 희가스를 포함하는 분위기에서 실행되는 것을 특징으로 하는 제조 방법.
  38. 제 27항에 있어서,
    상기 기판으로서, 유리 기판이나 플라스틱 기판이 사용되는 것을 특징으로 하는 제조 방법.
  39. 기판 위에 제1의 절연막을 형성하는 단계와,
    상기 제1의 절연막 위에 반도체 막을 형성하는 단계와,
    상기 반도체 막을 덮어 제2의 절연막을 형성하는 단계와,
    상기 제2의 절연막을 사이에 두고 상기 반도체 막 위에 게이트 전극을 형성하는 단계와,
    상기 게이트 전극을 덮어서 제3의 절연막을 형성하는 단계와,
    상기 제3의 절연막에 전자밀도가 1×1011cm-3 이상 1×1013cm-3 이하, 또한 전 자온도가 0.5eV 이상 1.5eV 이하인 조건하에서 플라즈마 처리를 함으로써 상기 제3의 절연막을 산화시키는 단계와,
    상기 제3의 절연막 위에 도전막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  40. 제 39항에 있어서,
    상기 반도체 막의 끝 부분이 테이퍼 형상을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  41. 제 39항에 있어서,
    전자밀도가 1×1011cm-3 이상 1×1013cm-3 이하, 또한 전자온도가 0.5eV 이상 1.5eV 이하인 조건하에서 고주파를 사용하여 상기 기판에 플라즈마 처리를 함으로써 상기 기판을 산화시키는 단계를 더 포함하는 것을 특징으로 하는 제조 방법.
  42. 제 39항에 있어서,
    전자밀도가 1×1011cm-3 이상 1×1013cm-3 이하, 또한 전자온도가 0.5eV 이상 1.5eV 이하인 조건하에서 고주파를 사용하여 상기 기판에 플라즈마 처리를 함으로써 상기 기판을 질화시키는 단계를 더 포함하는 것을 특징으로 하는 제조 방법.
  43. 제 39항에 있어서,
    제1의 절연막으로서, 산화규소(SiOx), 질화규소(SiNx), 산화질화규소(SiOxNy)(x>y), 질화산화규소(SiNxOy)(x>y) 중 어느 하나가 형성되는 것을 특징으로 하는 제조 방법.
  44. 제 39항에 있어서,
    제2의 절연막으로서, 산화규소(SiOx), 질화규소(SiNx), 산화질화규소(SiOxNy)(x>y), 질화산화규소(SiNxOy)(x>y) 중 어느 하나가 형성되는 것을 특징으로 하는 제조 방법.
  45. 제 39항에 있어서,
    제3의 절연막으로서, 에폭시, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조시클로부텐, 아크릴, 또는 실록산 수지가 형성되는 것을 특징으로 하는 제조 방법.
  46. 제 39항에 있어서,
    고주파를 사용하여 상기 플라즈마 처리를 진행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  47. 제 46항에 있어서,
    상기 고주파로서 마이크로파가 사용되는 것을 특징으로 하는 제조 방법.
  48. 제 39항에 있어서,
    상기 플라즈마 처리에 의해 산화하는 단계가 산소와 희가스를 포함하는 분위기에서 실행되는 것을 특징으로 하는 제조 방법.
  49. 제 39항에 있어서,
    상기 플라즈마 처리에 의해 산화하는 단계가 산소, 수소, 희가스를 포함하는 분위기에서 실행되는 것을 특징으로 하는 제조 방법.
  50. 제 39항에 있어서,
    상기 기판으로서, 유리 기판이나 플라스틱 기판이 사용되는 것을 특징으로 하는 제조 방법.
  51. 기판 위에 제1의 절연막을 형성하는 단계와,
    상기 제1의 절연막 위에 반도체 막을 형성하는 단계와,
    상기 반도체 막에 전자밀도가 1×1011cm-3 이상 1×1013cm-3 이하, 또한 전자온도가 0.5eV 이상 1.5eV 이하인 조건하에서 플라즈마 처리를 함으로써 상기 반도체 막을 산화시키는 단계와,
    상기 산화된 반도체 막에 전자밀도가 1×1011cm-3 이상 1×1013cm-3 이하, 또한 전자온도가 0.5eV 이상 1.5eV 이하인 조건하에서 플라즈마 처리를 함으로써 상기 산화된 반도체 막을 질화시키는 단계와,
    상기 반도체 막을 덮어 제2의 절연막을 형성하는 단계와,
    상기 제2의 절연막을 사이에 두고 상기 반도체 막 위에 게이트 전극을 형성하는 단계와,
    상기 게이트 전극을 덮어 제3의 절연막을 형성하는 단계와,
    상기 제3의 절연막 위에 도전막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  52. 제 51항에 있어서,
    플라즈마 처리에 의해 상기 반도체 막을 산화시킴으로써 상기 반도체 막의 표면에 절연막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  53. 제 51항에 있어서,
    플라즈마 처리에 의해 상기 반도체 막을 질화시킴으로써 상기 반도체 막의 표면에 절연막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  54. 제 51항에 있어서,
    상기 반도체 막의 끝 부분이 테이퍼 형상을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  55. 제 51항에 있어서,
    전자밀도가 1×1011cm-3 이상 1×1013cm-3 이하, 또한 전자온도가 0.5eV 이상 1.5eV 이하인 조건하에서 고주파를 사용하여 상기 기판에 플라즈마 처리를 함으로 써 상기 기판을 산화시키는 단계를 더 포함하는 것을 특징으로 하는 제조 방법.
  56. 제 51항에 있어서,
    전자밀도가 1×1011cm-3 이상 1×1013cm-3 이하, 또한 전자온도가 0.5eV 이상 1.5eV 이하인 조건하에서 고주파를 사용하여 상기 기판에 플라즈마 처리를 함으로써 상기 기판을 질화시키는 단계를 더 포함하는 것을 특징으로 하는 제조 방법.
  57. 제 51항에 있어서,
    제1의 절연막으로서, 산화규소(SiOx), 질화규소(SiNx), 산화질화규소(SiOxNy)(x>y), 질화산화규소(SiNxOy)(x>y) 중 어느 하나가 형성되는 것을 특징으로 하는 제조 방법.
  58. 제 51항에 있어서,
    제2의 절연막으로서, 산화규소(SiOx), 질화규소(SiNx), 산화질화규소(SiOxNy)(x>y), 질화산화규소(SiNxOy)(x>y) 중 어느 하나가 형성되는 것을 특징으로 하는 제조 방법.
  59. 제 51항에 있어서,
    제3의 절연막으로서, 에폭시, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조시클로부텐, 아크릴, 또는 실록산 수지가 형성되는 것을 특징으로 하는 제조 방법.
  60. 제 51항에 있어서,
    고주파를 사용하여 상기 플라즈마 처리를 진행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  61. 제 51항에 있어서,
    상기 고주파로서 마이크로파가 사용되는 것을 특징으로 하는 제조 방법.
  62. 제 61항에 있어서,
    상기 플라즈마 처리에 의해 산화하는 단계가 산소와 희가스를 포함하는 분위기에서 실행되는 것을 특징으로 하는 제조 방법.
  63. 제 51항에 있어서,
    상기 플라즈마 처리에 의해 산화하는 단계가 산소, 수소, 희가스를 포함하는 분위기에서 실행되는 것을 특징으로 하는 제조 방법.
  64. 제 51항에 있어서,
    상기 플라즈마 처리에 의해 질화하는 단계가 질소와 희가스를 포함하는 분위기 또는 NH3와 희가스를 포함하는 분위기에서 실행되는 것을 특징으로 하는 제조 방법.
  65. 제 51항에 있어서,
    상기 기판으로서, 유리 기판이나 플라스틱 기판이 사용되는 것을 특징으로 하는 제조 방법.
  66. 기판 위에 제1의 절연막을 형성하는 단계와,
    상기 제1의 절연막 위에 반도체 막을 형성하는 단계와,
    상기 반도체 막에 전자밀도가 1×1011cm-3 이상 1×1013cm-3 이하, 또한 전자온 도가 0.5eV 이상 1.5eV 이하인 조건하에서 플라즈마 처리를 함으로써 상기 반도체 막을 질화시키는 단계와,
    상기 반도체 막을 덮어 제2의 절연막을 형성하는 단계와,
    상기 제2의 절연막을 사이에 두고 상기 반도체 막 위에 게이트 전극을 형성하는 단계와,
    상기 게이트 전극을 덮어 제3의 절연막을 형성하는 단계와,
    상기 제3의 절연막 위에 도전막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  67. 제 66항에 있어서,
    플라즈마 처리에 의해 상기 반도체 막을 질화시킴으로써 상기 반도체 막의 표면에 절연막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  68. 제 66항에 있어서,
    상기 반도체 막의 끝 부분이 테이퍼 형상을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  69. 제 66항에 있어서,
    전자밀도가 1×1011cm-3 이상 1×1013cm-3 이하, 또한 전자온도가 0.5eV 이상 1.5eV 이하인 조건하에서 고주파를 사용하여 상기 기판에 플라즈마 처리를 함으로써 상기 기판을 산화시키는 단계를 더 포함하는 것을 특징으로 하는 제조 방법.
  70. 제 66항에 있어서,
    전자밀도가 1×1011cm-3 이상 1×1013cm-3 이하, 또한 전자온도가 0.5eV 이상 1.5eV 이하인 조건하에서 고주파를 사용하여 상기 기판에 플라즈마 처리를 함으로써 상기 기판을 질화시키는 단계를 더 포함하는 것을 특징으로 하는 제조 방법.
  71. 제 66항에 있어서,
    제1의 절연막으로서, 산화규소(SiOx), 질화규소(SiNx), 산화질화규소(SiOxNy)(x>y), 질화산화규소(SiNxOy)(x>y) 중 어느 하나가 형성되는 것을 특징으로 하는 제조 방법.
  72. 제 66항에 있어서,
    제2의 절연막으로서, 산화규소(SiOx), 질화규소(SiNx), 산화질화규소(SiOxNy)(x>y), 질화산화규소(SiNxOy)(x>y) 중 어느 하나가 형성되는 것을 특징으로 하는 제조 방법.
  73. 제 66항에 있어서,
    제3의 절연막으로서, 에폭시, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조시클로부텐, 아크릴, 또는 실록산 수지가 형성되는 것을 특징으로 하는 제조 방법.
  74. 제 66항에 있어서,
    고주파를 사용하여 상기 플라즈마 처리를 진행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  75. 제 74항에 있어서,
    상기 고주파로서 마이크로파가 사용되는 것을 특징으로 하는 제조 방법.
  76. 제 66항에 있어서,
    상기 플라즈마 처리에 의해 질화하는 단계가 질소와 희가스를 포함하는 분위기 또는 NH3와 희가스를 포함하는 분위기에서 실행되는 것을 특징으로 하는 제조 방법.
  77. 제 66항에 있어서,
    상기 기판으로서, 유리 기판이나 플라스틱 기판이 사용되는 것을 특징으로 하는 제조 방법.
  78. 제 66항에 있어서,
    전자밀도가 1×1011cm-3 이상 1×1013cm-3 이하, 또한 전자온도가 0.5eV 이상 1.5eV 이하인 조건하에서 고주파를 사용하여 상기 제2의 절연막에 플라즈마 처리를 함으로써 상기 제2의 절연막을 질화시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  79. 기판 위에 제1의 절연막을 형성하는 단계와,
    상기 제1의 절연막에 전자밀도가 1×1011cm-3 이상 1×1013cm-3 이하, 또한 전 자온도가 0.5eV 이상 1.5eV 이하인 조건하에서 플라즈마 처리를 함으로써 상기 제1의 절연막을 질화시키는 단계와,
    상기 제1의 절연막 위에 반도체 막을 형성하는 단계와,
    상기 반도체 막을 덮어서 제2의 절연막을 형성하는 단계와,
    상기 제2의 절연막을 사이에 두고 상기 반도체 막 위에 게이트 전극을 형성하는 단계와,
    상기 게이트 전극을 덮어서 제3의 절연막을 형성하는 단계와,
    상기 제3의 절연막 위에 도전막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  80. 제 79항에 있어서,
    상기 반도체 막의 끝 부분이 테이퍼 형상을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  81. 제 79항에 있어서,
    전자밀도가 1×1011cm-3 이상 1×1013cm-3 이하, 또한 전자온도가 0.5eV 이상 1.5eV 이하인 조건하에서 고주파를 사용하여 상기 기판에 플라즈마 처리를 함으로써 상기 기판을 산화시키는 단계를 더 포함하는 것을 특징으로 하는 제조 방법.
  82. 제 79항에 있어서,
    전자밀도가 1×1011cm-3 이상 1×1013cm-3 이하, 또한 전자온도가 0.5eV 이상 1.5eV 이하인 조건하에서 고주파를 사용하여 상기 기판에 플라즈마 처리를 함으로써 상기 기판을 질화시키는 단계를 더 포함하는 것을 특징으로 하는 제조 방법.
  83. 제 79항에 있어서,
    제1의 절연막으로서, 산화규소(SiOx), 질화규소(SiNx), 산화질화규소(SiOxNy)(x>y), 질화산화규소(SiNxOy)(x>y) 중 어느 하나가 형성되는 것을 특징으로 하는 제조 방법.
  84. 제 79항에 있어서,
    제2의 절연막으로서, 산화규소(SiOx), 질화규소(SiNx), 산화질화규소(SiOxNy)(x>y), 질화산화규소(SiNxOy)(x>y) 중 어느 하나가 형성되는 것을 특징으로 하는 제조 방법.
  85. 제 79항에 있어서,
    제3의 절연막으로서, 에폭시, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조시클로부텐, 아크릴, 또는 실록산 수지가 형성되는 것을 특징으로 하는 제조 방법.
  86. 제 79항에 있어서,
    고주파를 사용하여 상기 플라즈마 처리를 진행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  87. 제 86항에 있어서,
    상기 고주파로서 마이크로파가 사용되는 것을 특징으로 하는 제조 방법.
  88. 제 79항에 있어서,
    상기 플라즈마 처리에 의해 질화하는 단계가 질소와 희가스를 포함하는 분위기 또는 NH3와 희가스를 포함하는 분위기에서 실행되는 것을 특징으로 하는 제조 방법.
  89. 제 79항에 있어서,
    상기 기판으로서, 유리 기판이나 플라스틱 기판이 사용되는 것을 특징으로 하는 제조 방법.
  90. 기판 위에 제1의 절연막을 형성하는 단계와,
    상기 제1의 절연막 위에 반도체 막을 형성하는 단계와,
    상기 반도체 막을 덮어서 제2의 절연막을 형성하는 단계와,
    상기 제2의 절연막에 전자밀도가 1×1011cm-3 이상 1×1013cm-3 이하, 또한 전자온도가 0.5eV 이상 1.5eV 이하인 조건하에서 플라즈마 처리를 함으로써 상기 제2의 절연막을 질화시키는 단계와,
    상기 제2의 절연막을 사이에 두고 상기 반도체 막 위에 게이트 전극을 형성하는 단계와,
    상기 게이트 전극을 덮어서 제3의 절연막을 형성하는 단계와,
    상기 제3의 절연막 위에 도전막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  91. 제 90항에 있어서,
    상기 반도체 막의 끝 부분이 테이퍼 형상을 가지는 것을 특징으로 하는 반도 체 장치의 제조 방법.
  92. 제 90항에 있어서,
    전자밀도가 1×1011cm-3 이상 1×1013cm-3 이하, 또한 전자온도가 0.5eV 이상 1.5eV 이하인 조건하에서 고주파를 사용하여 상기 기판에 플라즈마 처리를 함으로써 상기 기판을 산화시키는 단계를 더 포함하는 것을 특징으로 하는 제조 방법.
  93. 제 90항에 있어서,
    전자밀도가 1×1011cm-3 이상 1×1013cm-3 이하, 또한 전자온도가 0.5eV 이상 1.5eV 이하인 조건하에서 고주파를 사용하여 상기 기판에 플라즈마 처리를 함으로써 상기 기판을 질화시키는 단계를 더 포함하는 것을 특징으로 하는 제조 방법.
  94. 제 90항에 있어서,
    제1의 절연막으로서, 산화규소(SiOx), 질화규소(SiNx), 산화질화규소(SiOxNy)(x>y), 질화산화규소(SiNxOy)(x>y) 중 어느 하나가 형성되는 것을 특징으로 하는 제조 방법.
  95. 제 90항에 있어서,
    제2의 절연막으로서, 산화규소(SiOx), 질화규소(SiNx), 산화질화규소(SiOxNy)(x>y), 질화산화규소(SiNxOy)(x>y) 중 어느 하나가 형성되는 것을 특징으로 하는 제조 방법.
  96. 제 90항에 있어서,
    제3의 절연막으로서, 에폭시, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조시클로부텐, 아크릴, 또는 실록산 수지가 형성되는 것을 특징으로 하는 제조 방법.
  97. 제 90항에 있어서,
    고주파를 사용하여 상기 플라즈마 처리를 진행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  98. 제 97항에 있어서,
    상기 고주파로서 마이크로파가 사용되는 것을 특징으로 하는 제조 방법.
  99. 제 90항에 있어서,
    상기 플라즈마 처리에 의해 질화하는 단계가 질소와 희가스를 포함하는 분위기 또는 NH3와 희가스를 포함하는 분위기에서 실행되는 것을 특징으로 하는 제조 방법.
  100. 제 90항에 있어서,
    상기 기판으로서, 유리 기판이나 플라스틱 기판이 사용되는 것을 특징으로 하는 제조 방법.
  101. 기판 위에 제1의 절연막을 형성하는 단계와,
    상기 제1의 절연막 위에 반도체 막을 형성하는 단계와,
    상기 반도체 막을 덮어서 제2의 절연막을 형성하는 단계와,
    상기 제2의 절연막을 사이에 두고 상기 반도체 막 위에 게이트 전극을 형성하는 단계와,
    상기 게이트 전극을 덮어서 제3의 절연막을 형성하는 단계와,
    상기 제3의 절연막에 전자밀도가 1×1011cm-3 이상 1×1013cm-3 이하, 또한 전자온도가 0.5eV 이상 1.5eV 이하인 조건하에서 플라즈마 처리를 함으로써 상기 제3의 절연막을 질화시키는 단계와,
    상기 제3의 절연막 위에 도전막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  102. 제 101항에 있어서,
    상기 반도체 막의 끝 부분이 테이퍼 형상을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  103. 제 101항에 있어서,
    전자밀도가 1×1011cm-3 이상 1×1013cm-3 이하, 또한 전자온도가 0.5eV 이상 1.5eV 이하인 조건하에서 고주파를 사용하여 상기 기판에 플라즈마 처리를 함으로써 상기 기판을 산화시키는 단계를 더 포함하는 것을 특징으로 하는 제조 방법.
  104. 제 101항에 있어서,
    전자밀도가 1×1011cm-3 이상 1×1013cm-3 이하, 또한 전자온도가 0.5eV 이상 1.5eV 이하인 조건하에서 고주파를 사용하여 상기 기판에 플라즈마 처리를 함으로써 상기 기판을 질화시키는 단계를 더 포함하는 것을 특징으로 하는 제조 방법.
  105. 제 101항에 있어서,
    제1의 절연막으로서, 산화규소(SiOx), 질화규소(SiNx), 산화질화규소(SiOxNy)(x>y), 질화산화규소(SiNxOy)(x>y) 중 어느 하나가 형성되는 것을 특징으로 하는 제조 방법.
  106. 제 101항에 있어서,
    제2의 절연막으로서, 산화규소(SiOx), 질화규소(SiNx), 산화질화규소(SiOxNy)(x>y), 질화산화규소(SiNxOy)(x>y) 중 어느 하나가 형성되는 것을 특징으로 하는 제조 방법.
  107. 제 101항에 있어서,
    제3의 절연막으로서, 에폭시, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조시클로부텐, 아크릴, 또는 실록산 수지가 형성되는 것을 특징으로 하는 제조 방법.
  108. 제 101항에 있어서,
    고주파를 사용하여 상기 플라즈마 처리를 진행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  109. 제 108항에 있어서,
    상기 고주파로서 마이크로파가 사용되는 것을 특징으로 하는 제조 방법.
  110. 제 101항에 있어서,
    상기 플라즈마 처리에 의해 질화하는 단계가 질소와 희가스를 포함하는 분위기 또는 NH3와 희가스를 포함하는 분위기에서 실행되는 것을 특징으로 하는 제조 방법.
  111. 제 101항에 있어서,
    상기 기판으로서, 유리 기판이나 플라스틱 기판이 사용되는 것을 특징으로 하는 제조 방법.
  112. 기판 위에 제1의 절연막을 형성하는 단계와,
    상기 제1의 절연막 위에 반도체 막을 형성하는 단계와,
    상기 반도체 막에 전자밀도가 1×1011cm-3 이상 1×1013cm-3 이하, 또한 전자온도가 0.5eV 이상 1.5eV 이하인 조건하에서 플라즈마 처리를 함으로써 상기 반도체 막을 산화시키는 단계와,
    상기 산화된 반도체 막에 전자밀도가 1×1011cm-3 이상 1×1013cm-3 이하, 또한 전자온도가 0.5eV 이상 1.5eV 이하인 조건하에서 플라즈마 처리를 함으로써 상기 산화된 반도체 막을 질화시키는 단계와,
    상기 반도체 막을 덮어서 제2의 절연막을 형성하는 단계와,
    상기 제2의 절연막을 사이에 두고 상기 반도체 막 위에 게이트 전극을 형성하는 단계와,
    상기 게이트 전극을 덮어서 제3의 절연막을 형성하는 단계와,
    상기 제3의 절연막 위에 도전막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  113. 제 112항에 있어서,
    플라즈마 처리에 의해 상기 반도체 막을 산화시킴으로써 상기 반도체 막의 표면에 절연막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  114. 제 112항에 있어서,
    플라즈마 처리에 의해 상기 반도체 막을 질화시킴으로써 상기 반도체 막의 표면에 절연막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  115. 제 112항에 있어서,
    상기 반도체 막의 끝 부분이 테이퍼 형상을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  116. 제 112항에 있어서,
    전자밀도가 1×1011cm-3 이상 1×1013cm-3 이하, 또한 전자온도가 0.5eV 이상 1.5eV 이하인 조건하에서 고주파를 사용하여 상기 기판에 플라즈마 처리를 함으로써 상기 기판을 산화시키는 단계를 더 포함하는 것을 특징으로 하는 제조 방법.
  117. 제 112항에 있어서,
    전자밀도가 1×1011cm-3 이상 1×1013cm-3 이하, 또한 전자온도가 0.5eV 이상 1.5eV 이하인 조건하에서 고주파를 사용하여 상기 기판에 플라즈마 처리를 함으로써 상기 기판을 질화시키는 단계를 더 포함하는 것을 특징으로 하는 제조 방법.
  118. 제 112항에 있어서,
    제1의 절연막으로서, 산화규소(SiOx), 질화규소(SiNx), 산화질화규소(SiOxNy)(x>y), 질화산화규소(SiNxOy)(x>y) 중 어느 하나가 형성되는 것을 특징으로 하는 제조 방법.
  119. 제 112항에 있어서,
    제2의 절연막으로서, 산화규소(SiOx), 질화규소(SiNx), 산화질화규소(SiOxNy)(x>y), 질화산화규소(SiNxOy)(x>y) 중 어느 하나가 형성되는 것을 특징으로 하는 제조 방법.
  120. 제 112항에 있어서,
    제3의 절연막으로서, 에폭시, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조 시클로부텐, 아크릴, 또는 실록산 수지가 형성되는 것을 특징으로 하는 제조 방법.
  121. 제 112항에 있어서,
    고주파를 사용하여 상기 플라즈마 처리를 진행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  122. 제 121항에 있어서,
    상기 고주파로서 마이크로파가 사용되는 것을 특징으로 하는 제조 방법.
  123. 제 112항에 있어서,
    상기 플라즈마 처리에 의해 산화하는 단계가 산소와 희가스를 포함하는 분위기에서 실행되는 것을 특징으로 하는 제조 방법.
  124. 제 112항에 있어서,
    상기 플라즈마 처리에 의해 산화하는 단계가 산소, 수소, 희가스를 포함하는 분위기에서 실행되는 것을 특징으로 하는 제조 방법.
  125. 제 112항에 있어서,
    상기 플라즈마 처리에 의해 질화하는 단계가 질소와 희가스를 포함하는 분위기 또는 NH3와 희가스를 포함하는 분위기에서 실행되는 것을 특징으로 하는 제조 방법.
  126. 제 112항에 있어서,
    상기 기판으로서, 유리 기판이나 플라스틱 기판이 사용되는 것을 특징으로 하는 제조 방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8853684B2 (en) 2010-05-21 2014-10-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101476624B1 (ko) * 2007-06-15 2014-12-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
EP3794158A4 (en) * 2018-05-17 2022-02-23 Entegris, Inc. BLENDS OF GERMANIUM TETRAFLUORIDE AND HYDROGEN FOR AN ION IMPLANTATION SYSTEM

Families Citing this family (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7547620B2 (en) * 2004-09-01 2009-06-16 Canon Kabushiki Kaisha Film pattern producing method, and producing method for electronic device, electron-emitting device and electron source substrate utilizing the same
US20060270066A1 (en) * 2005-04-25 2006-11-30 Semiconductor Energy Laboratory Co., Ltd. Organic transistor, manufacturing method of semiconductor device and organic transistor
US8318554B2 (en) * 2005-04-28 2012-11-27 Semiconductor Energy Laboratory Co., Ltd. Method of forming gate insulating film for thin film transistors using plasma oxidation
US7364954B2 (en) * 2005-04-28 2008-04-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
TWI408734B (zh) * 2005-04-28 2013-09-11 Semiconductor Energy Lab 半導體裝置及其製造方法
US7410839B2 (en) * 2005-04-28 2008-08-12 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor and manufacturing method thereof
US7785947B2 (en) * 2005-04-28 2010-08-31 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device comprising the step of forming nitride/oxide by high-density plasma
WO2007011061A1 (en) * 2005-07-22 2007-01-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US7838347B2 (en) * 2005-08-12 2010-11-23 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method of display device
EP1818989A3 (en) * 2006-02-10 2010-12-01 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile semiconductor storage device and manufacturing method thereof
EP1837900A3 (en) * 2006-03-21 2008-10-15 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile semiconductor memory device
TWI416738B (zh) 2006-03-21 2013-11-21 Semiconductor Energy Lab 非揮發性半導體記憶體裝置
KR101488516B1 (ko) * 2006-03-21 2015-02-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 불휘발성 반도체 기억장치
EP1837917A1 (en) * 2006-03-21 2007-09-26 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile semiconductor memory device
EP1840947A3 (en) * 2006-03-31 2008-08-13 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile semiconductor memory device
US7554854B2 (en) * 2006-03-31 2009-06-30 Semiconductor Energy Laboratory Co., Ltd. Method for deleting data from NAND type nonvolatile memory
US8022460B2 (en) * 2006-03-31 2011-09-20 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile semiconductor memory device
US7786526B2 (en) * 2006-03-31 2010-08-31 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile semiconductor memory device
FR2900484B3 (fr) * 2006-04-28 2008-08-08 Ask Sa Support de dispositif d'identification radiofrequence et son procede de fabrication
FR2900485B3 (fr) * 2006-04-28 2008-08-08 Ask Sa Support de dispositif d'identification radiofrequence et son procede de fabrication
JP2007317741A (ja) * 2006-05-23 2007-12-06 Matsushita Electric Ind Co Ltd 固体撮像装置およびその製造方法
US8895388B2 (en) * 2006-07-21 2014-11-25 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device and a non-volatile semiconductor storage device including the formation of an insulating layer using a plasma treatment
US7678701B2 (en) * 2006-07-31 2010-03-16 Eastman Kodak Company Flexible substrate with electronic devices formed thereon
TWI418036B (zh) * 2006-12-05 2013-12-01 Semiconductor Energy Lab 半導體裝置及其製造方法
US20080206968A1 (en) * 2006-12-27 2008-08-28 Hitachi Kokusai Electric Inc. Manufacturing method of semiconductor device
US20080197016A1 (en) * 2007-02-20 2008-08-21 Mikuro Denshi Corporation Limited Thin Film Deposited Substrate and Deposition System for Such Thin Film
EP1970951A3 (en) * 2007-03-13 2009-05-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5268395B2 (ja) * 2007-03-26 2013-08-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8420456B2 (en) * 2007-06-12 2013-04-16 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing for thin film transistor
JP5058084B2 (ja) * 2007-07-27 2012-10-24 株式会社半導体エネルギー研究所 光電変換装置の作製方法及びマイクロ波プラズマｃｖｄ装置
JP5216446B2 (ja) * 2007-07-27 2013-06-19 株式会社半導体エネルギー研究所 プラズマｃｖｄ装置及び表示装置の作製方法
TWI437696B (zh) 2007-09-21 2014-05-11 Semiconductor Energy Lab 半導體裝置及其製造方法
JP5572307B2 (ja) 2007-12-28 2014-08-13 株式会社半導体エネルギー研究所 光電変換装置の製造方法
US7855153B2 (en) * 2008-02-08 2010-12-21 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US20090278692A1 (en) * 2008-05-11 2009-11-12 Alzaabi Saif Abdullah RFID Encrypted Paper Book
KR101651224B1 (ko) 2008-06-04 2016-09-06 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
JP2010135771A (ja) * 2008-11-07 2010-06-17 Semiconductor Energy Lab Co Ltd 半導体装置及び当該半導体装置の作製方法
US8492292B2 (en) * 2009-06-29 2013-07-23 Applied Materials, Inc. Methods of forming oxide layers on substrates
US8497196B2 (en) * 2009-10-04 2013-07-30 Tokyo Electron Limited Semiconductor device, method for fabricating the same and apparatus for fabricating the same
KR20190038687A (ko) 2010-02-05 2019-04-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 반도체 장치의 제조 방법
US8704230B2 (en) 2010-08-26 2014-04-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9401396B2 (en) * 2011-04-19 2016-07-26 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device and plasma oxidation treatment method
JP6009226B2 (ja) * 2011-06-10 2016-10-19 株式会社半導体エネルギー研究所 半導体装置の作製方法
CN102646595A (zh) * 2011-11-11 2012-08-22 京东方科技集团股份有限公司 薄膜晶体管及其制造方法、显示器件
CN107406966B (zh) * 2015-03-03 2020-11-20 株式会社半导体能源研究所 氧化物半导体膜、包括该氧化物半导体膜的半导体装置以及包括该半导体装置的显示装置
US10147823B2 (en) 2015-03-19 2018-12-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TW201812419A (zh) * 2016-07-25 2018-04-01 半導體能源研究所股份有限公司 電晶體的製造方法及顯示裝置
DE102016122251A1 (de) * 2016-11-18 2018-05-24 Infineon Technologies Austria Ag Verfahren zum Bilden von Halbleiterbauelementen und Halbleiterbauelement
US10263107B2 (en) * 2017-05-01 2019-04-16 The Regents Of The University Of California Strain gated transistors and method
CN113396470A (zh) * 2019-01-09 2021-09-14 应用材料公司 用于改良膜的有效氧化物厚度的氢化和氮化工艺
US11101353B2 (en) * 2019-04-17 2021-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
CN111900093A (zh) * 2020-07-14 2020-11-06 南京中电芯谷高频器件产业技术研究院有限公司 一种bcb薄膜太赫兹电路及其制作方法

Family Cites Families (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4272044A (en) * 1979-10-05 1981-06-09 The Hi-Flier Manufacturing Company Kite construction
US4727044A (en) 1984-05-18 1988-02-23 Semiconductor Energy Laboratory Co., Ltd. Method of making a thin film transistor with laser recrystallized source and drain
US5485019A (en) 1992-02-05 1996-01-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for forming the same
JPH0613615A (ja) 1992-04-10 1994-01-21 Fujitsu Ltd 半導体装置の製造方法
US5757456A (en) 1995-03-10 1998-05-26 Semiconductor Energy Laboratory Co., Ltd. Display device and method of fabricating involving peeling circuits from one substrate and mounting on other
US5956581A (en) 1995-04-20 1999-09-21 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
US6127199A (en) 1996-11-12 2000-10-03 Seiko Epson Corporation Manufacturing method of active matrix substrate, active matrix substrate and liquid crystal display device
JP2925535B2 (ja) 1997-05-22 1999-07-28 キヤノン株式会社 環状導波路を有するマイクロ波供給器及びそれを備えたプラズマ処理装置及び処理方法
EP0984492A3 (en) * 1998-08-31 2000-05-17 Sel Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising organic resin and process for producing semiconductor device
JP2000174277A (ja) 1998-12-01 2000-06-23 Hitachi Ltd 薄膜トランジスタおよびその製造方法
US6534826B2 (en) 1999-04-30 2003-03-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US6426245B1 (en) 1999-07-09 2002-07-30 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device
JP4562835B2 (ja) 1999-11-05 2010-10-13 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2001155899A (ja) 1999-11-25 2001-06-08 Tadahiro Omi プラズマプロセス装置およびプラズマ装置を用いたプロセス
TW513753B (en) * 2000-03-27 2002-12-11 Semiconductor Energy Lab Semiconductor display device and manufacturing method thereof
TW480576B (en) * 2000-05-12 2002-03-21 Semiconductor Energy Lab Semiconductor device and method for manufacturing same
JP4713752B2 (ja) 2000-12-28 2011-06-29 財団法人国際科学振興財団 半導体装置およびその製造方法
JP3406302B2 (ja) 2001-01-16 2003-05-12 株式会社半導体先端テクノロジーズ 微細パターンの形成方法、半導体装置の製造方法および半導体装置
JP5010781B2 (ja) 2001-03-28 2012-08-29 忠弘 大見 プラズマ処理装置
EP1398826A4 (en) * 2001-06-20 2006-09-06 Tadahiro Ohmi MICROWAVE PLASMA PROCESSING DEVICE, PLASMA PROCESSING METHOD, AND MICROWAVE RADIATION MEMBER
JPWO2003056622A1 (ja) * 2001-12-26 2005-05-12 東京エレクトロン株式会社 基板処理方法および半導体装置の製造方法
US6519136B1 (en) 2002-03-29 2003-02-11 Intel Corporation Hybrid dielectric material and hybrid dielectric capacitor
TWI225668B (en) 2002-05-13 2004-12-21 Tokyo Electron Ltd Substrate processing method
JP3820188B2 (ja) * 2002-06-19 2006-09-13 三菱重工業株式会社 プラズマ処理装置及びプラズマ処理方法
JPWO2004017396A1 (ja) 2002-08-14 2005-12-08 東京エレクトロン株式会社 半導体基体上の絶縁膜を形成する方法
TW200415726A (en) * 2002-12-05 2004-08-16 Adv Lcd Tech Dev Ct Co Ltd Plasma processing apparatus and plasma processing method
JP2004235298A (ja) 2003-01-29 2004-08-19 Pioneer Electronic Corp 有機半導体素子及びその製造方法
JP2004319952A (ja) * 2003-03-28 2004-11-11 Seiko Epson Corp 半導体装置およびその製造方法
JP4536333B2 (ja) 2003-04-03 2010-09-01 忠弘 大見 半導体装置及び、その製造方法
JP2004319907A (ja) 2003-04-18 2004-11-11 Tadahiro Omi 半導体装置の製造方法および製造装置
JP4358563B2 (ja) 2003-07-02 2009-11-04 東京エレクトロン株式会社 半導体装置の低誘電率絶縁膜形成方法
JP4997688B2 (ja) 2003-08-19 2012-08-08 セイコーエプソン株式会社 電極、薄膜トランジスタ、電子回路、表示装置および電子機器
JP2005093737A (ja) 2003-09-17 2005-04-07 Tadahiro Omi プラズマ成膜装置，プラズマ成膜方法，半導体装置の製造方法，液晶表示装置の製造方法及び有機ｅｌ素子の製造方法
US7205716B2 (en) 2003-10-20 2007-04-17 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device
US8053171B2 (en) 2004-01-16 2011-11-08 Semiconductor Energy Laboratory Co., Ltd. Substrate having film pattern and manufacturing method of the same, manufacturing method of semiconductor device, liquid crystal television, and EL television
JP2005252031A (ja) 2004-03-04 2005-09-15 Canon Inc プラズマ窒化方法
KR100560796B1 (ko) 2004-06-24 2006-03-13 삼성에스디아이 주식회사 유기 박막트랜지스터 및 그의 제조방법
US8105958B2 (en) * 2004-08-13 2012-01-31 Tokyo Electron Limited Semiconductor device manufacturing method and plasma oxidation treatment method
US8040469B2 (en) 2004-09-10 2011-10-18 Semiconductor Energy Laboratory Co., Ltd. Display device, method for manufacturing the same and apparatus for manufacturing the same
US7482248B2 (en) 2004-12-03 2009-01-27 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US20060270066A1 (en) 2005-04-25 2006-11-30 Semiconductor Energy Laboratory Co., Ltd. Organic transistor, manufacturing method of semiconductor device and organic transistor
US7785947B2 (en) 2005-04-28 2010-08-31 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device comprising the step of forming nitride/oxide by high-density plasma
US8318554B2 (en) 2005-04-28 2012-11-27 Semiconductor Energy Laboratory Co., Ltd. Method of forming gate insulating film for thin film transistors using plasma oxidation
US7364954B2 (en) 2005-04-28 2008-04-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
TWI408734B (zh) * 2005-04-28 2013-09-11 Semiconductor Energy Lab 半導體裝置及其製造方法
US7410839B2 (en) 2005-04-28 2008-08-12 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor and manufacturing method thereof

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101476624B1 (ko) * 2007-06-15 2014-12-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US8969147B2 (en) 2007-06-15 2015-03-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8853684B2 (en) 2010-05-21 2014-10-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9443988B2 (en) 2010-05-21 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9842939B2 (en) 2010-05-21 2017-12-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
EP3794158A4 (en) * 2018-05-17 2022-02-23 Entegris, Inc. BLENDS OF GERMANIUM TETRAFLUORIDE AND HYDROGEN FOR AN ION IMPLANTATION SYSTEM

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Publication number Publication date
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