KR20060083879A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 메모리 셀의 소자 영역 폭의 감소에 의한 소자 특성의 열화를 방지할 수 있는 반도체 장치를 제공하는 것이다.
반도체 장치는 반도체 기판(1) 상에 형성된 소자 분리 영역(7a), 소자 분리 영역(7a)에 의해 구획된 소자 영역(6a), 소자 영역(6a) 상에 형성된 게이트 절연막(3a), 게이트 절연막(3a) 상에 형성된 게이트 전극(4a)을 갖는다. 또한, 반도체 기판(1) 상에 형성된 소자 분리 영역(7b), 소자 분리 영역(7b)에 의해 구획된 소자 영역(6b), 소자 영역(6b) 상에 형성된 게이트 절연막(3b), 게이트 절연막(3b) 상에 형성된 게이트 전극(4b)을 갖는다. 소자 분리 영역(7a)과 소자 영역(6a) 사이에는 실리콘 산화막(8a)이 형성되고, 소자 분리 영역(7b)과 소자 영역(6b) 사이에는 실리콘 산화막(8b)이 형성되어 있다. 소자 분리 영역(7a)의 폭은 소자 분리 영역(7b)의 폭보다도 좁고, 실리콘 산화막(8a)의 막 두께는 실리콘 산화막(8b)의 막 두께보다도 얇다.
소자 영역, 게이트 절연막, 소자 분리 영역, 실리콘 산화막, 반도체 기판, 게이트 전극

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING IT}
도1은 본 발명의 실시 형태의 반도체 장치의 구성을 도시하는 평면도.
도2는 도1에 도시한 반도체 장치에 있어서의 A-A선 또는 B-B선을 따른 단면도.
도3은 도2에 도시한 반도체 장치에 있어서의 소자 영역, 게이트 절연막, 게이트 전극이 적층된 부분의 확대도.
도4는 본 발명의 실시 형태의 반도체 장치의 제조 방법을 도시하는 제1 공정의 단면도.
도5는 본 발명의 실시 형태의 반도체 장치의 제조 방법을 도시하는 제2 공정의 단면도.
도6은 본 발명의 실시 형태의 반도체 장치의 제조 방법을 도시하는 제3 공정의 단면도.
도7은 본 발명의 실시 형태의 반도체 장치의 제조 방법을 도시하는 제4 공정의 단면도.
도8은 본 발명의 실시 형태의 반도체 장치의 제조 방법을 도시하는 제5 공정의 단면도.
도9는 본 발명의 실시 형태의 반도체 장치의 제조 방법을 도시하는 제6 공정의 단면도.
도10은 본 발명의 실시 형태의 반도체 장치의 제조 방법을 도시하는 제7 공정의 단면도.
도11은 종래의 반도체 장치에 있어서의 단면도.
도12는 도11에 도시한 반도체 장치에 있어서의 소자 영역, 게이트 절연막, 게이트 전극이 적층된 부분의 확대도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 실리콘 반도체 기판
2a, 2b : 웰ㆍ채널 영역
3a, 3b : 게이트 절연막
4a, 4b : 게이트 전극
6a, 6b : 소자 영역
7a, 7b : 소자 분리 영역
8a, 8b : 실리콘 산화막
9a, 9b : 실리콘 산화막
11 : 게이트간 절연막
12a : 제어 게이트 전극(워드선)
12b : 게이트 전극
12a' : 선택 게이트선
14 : 층간 절연막
15 : 컨택트 전극
15a : 비트선 컨택트
16 : 배선
16a : 비트선
[문헌 1] 일본 특허 공개 제2004-186185호 공보
본 발명은 소자 영역의 반도체 기판 측벽 및 게이트 전극의 측벽에 형성된 산화막을 갖는 반도체 장치에 관한 것이다.
반도체 장치를 구성하는 복수의 소자(트랜지스터)는, 반도체 기판 상에 형성된 소자 분리 영역에 의해 서로 구획되어 있다. 이러한 소자는 각각의 기능에 따라서 요구되는 특성이 다르고, 그 특성에 따라서 소자 영역이나 소자 분리 영역의 치수도 다른 것으로 된다.
예를 들어, 부유 게이트 전극과 제어 게이트 전극의 2층 게이트 전극을 갖는 불휘발성 반도체 메모리를 예로 들면, 메모리 셀은 기억 용량을 크게 하기 때문에 소자 영역 및 소자 분리 영역을 가능한 한 미세하게 하는 것이 요구되는 한편, 메모리 셀을 구동하기 위한 주변 회로를 구성하는 주변 트랜지스터는, 각각 요구되는 전기적 특성에 따른 소자 영역 및 소자 분리 영역의 크기가 허용된다. 예를 들어, 고전압을 구동하는 트랜지스터 등은 누설 전류를 억제하기 위해 메모리 셀보다도 큰 소자 영역 및 소자 분리 영역에 의해 형성되어 있다.
이러한 메모리 셀이나 주변 트랜지스터의 형성에 있어서, 소자 분리 홈의 형성 후에 소자 영역이 되는 반도체 기판 측벽을 산화하여 소자 분리 홈의 형성시에 반도체 기판에 생긴 에칭 손상을 회복하고, 소자 영역에 형성된 불순물의 접합 누설 전류를 억제하는 기술이 있다. 이 기술에 대해, NAND형 불휘발성 메모리를 예 로서, 도면을 이용하여 설명한다.
도11의 (a)에 메모리 셀의 채널 폭 방향의 단면도를 도시하고, 도11의 (b)에 주변 트랜지스터의 채널 폭 방향의 단면도를 도시한다.
본 예에 있어서의 NAND형 불휘발성 메모리는, 이하와 같은 제조 방법에 의해 형성된다. 우선, 실리콘 기판 중(101)에 메모리 셀의 웰, 채널 영역(102a)과, 주변 트랜지스터의 웰, 채널 영역(102b)을 형성하기 위한 불순물 이온 주입 후, 게이트 절연막(103)을 형성한다. 다음에, 게이트 절연막(103) 상에, 메모리 셀의 부유 게이트 전극 및 주변 트랜지스터와 선택 트랜지스터의 게이트 전극이 되는 다결정 실리콘으로 이루어지는 제1 게이트 전극층을 형성한다. 그 후, 제1 게이트 전극층 상에 소자 분리 영역을 형성할 때의 마스크재(도시하지 않음)를 형성한다. 그리고, 리소그래피법에 의해 소자 영역을 보호하는 레지스트막을 패터닝하고, 마스크재, 제1 게이트 전극층, 게이트 절연막(103), 실리콘 기판(101)의 차례로 에칭을 행하고, 메모리 셀의 소자 영역(106a), 주변 트랜지스터의 소자 영역(106b)을 각각 구획하기 위한 메모리 셀의 소자 분리 영역(107a)이 되는 홈, 주변 트랜지스터의 소자 분리 영역(107b)이 되는 홈을 형성한다.
다음에, 열산화에 의해 실리콘 기판(101)의 표면을 산화하고, 메모리 셀의 소자 분리 영역(107a)이 되는 홈의 표면에 실리콘 산화막(108a)을 주변 트랜지스터의 소자 분리 영역(107b)이 되는 홈의 표면에 실리콘 산화막(108b)을 형성한다. 이 열산화에 의해 동시에, 메모리 셀의 게이트 전극(104a)의 측벽에 실리콘 산화막(109a)이 형성되고, 주변 트랜지스터의 게이트 전극(104b)의 측벽에 실리콘 산화막(109b)이 형성된다.
그 후, 소자 분리 영역이 되는 홈 중에 소자 분리 절연막(110)을 형성하고, CMP에 의해 평탄화한 후 마스크재를 제거하고, 필요에 따라서 에칭에 의해 메모리 셀부의 소자 분리 절연막(110)의 높이를 저하한 후, 게이트간 절연막(111)을 형성한다.
다음에, 주변 트랜지스터와 선택 트랜지스터에 있어서 게이트간 절연막(111)의 일부를 제거하고, 메모리 셀의 제어 게이트 전극(112a)이 되는 다결정 실리콘과 실리사이드의 적층막으로 이루어지는 제2 게이트 전극층을 형성한다. 여기서, 주변 트랜지스터와 선택 트랜지스터에 있어서는, 제1 게이트 전극층과 제2 게이트 전극층은 전기적으로 접속되어 있다. 다음에, 리소그래피에 의해 게이트 전극을 패터닝하고, 제2 게이트 전극, 게이트간 절연막, 제1 게이트 전극의 차례로 에칭을 행하여 게이트 전극을 형성한다.
그 후, 층간 절연막(114)을 형성하고, 일반적으로 알려진 수법을 이용하여 소스, 드레인 확산층, 컨택트 전극(115), 배선(116)을 형성하여, 도11의 (a), 도11의 (b)에 도시하는 메모리 셀 및 주변 트랜지스터가 형성된다.
소자 영역(106a, 106b)의 측벽 부분에 각각 형성되는 실리콘 산화막(108a, 108b)은, 예를 들어 1035 ℃의 드라이 산화로 막 두께 4 ㎚로 형성된다. 이 때 소자 영역, 게이트 절연막, 게이트 전극의 확대도를 도12의 (a), 도12의 (b)에 도시한다.
소자 영역(106b)의 측벽 부분에 형성되는 산화막(108b)의 막 두께(T'sb)는 주변 트랜지스터의 접합 누설 전류를 억제하는 데 필요한 만큼 이루어지지만, 메모리 셀에 있어서 지나친 산화라도, 메모리 셀의 소자 영역(106a)의 측벽 부분에 형성되는 산화막(108a)의 막 두께(T'sa)는 막 두께(T'sb)와 같은 막 두께가 형성된다. 이로 인해, 메모리 셀의 미세화가 진행하면, 메모리 셀에 있어서는 소자 영역(106a)의 폭이 필요 이상으로 작아져 버리는 결과, 소자 특성이 열화되는 문제가 있었다.
또한, 소자 영역의 측벽 부분을 산화할 때, 제1 게이트 전극층의 측벽 부분도 산화되어 버린다. 제1 게이트 전극은 다결정 실리콘으로 형성되기 때문에, 단결정 실리콘인 실리콘 기판보다도 산화가 빠르게 진행한다. 이 결과, 게이트 전극을 제어할 수 있는 채널 영역의 폭은 소자 영역의 폭보다 작아진다. 이 제1 게이트 전극층의 측벽 부분이 산화되는 양, 즉 메모리 셀에 있어서의 막 두께(T'ga)와 주변 트랜지스터에 있어서의 막 두께(Tgb)는 동일하다. 주변 트랜지스터는 소자 영역(106b)의 폭이 크기 때문에 이 제1 게이트 전극층의 측벽 부분이 산화되는 영 향은 작지만, 메모리 셀은 소자 영역(106a)의 폭이 작기 때문에, 이 제1 게이트 전극층의 측벽 부분이 산화됨으로써 실효적인 채널 영역의 폭이 감소되는 결과, 소자 특성이 열화되는 문제가 있었다.
열산화에 의해 실리콘 기판의 측벽과 게이트 전극의 측벽을 산화하면, 다결정 실리콘인 게이트 전극의 산화 속도가 단결정 실리콘인 실리콘 기판의 산화 속도보다도 빠르기 때문에, 게이트 전극쪽이 실리콘 기판보다도 대부분 산화된다. 이로 인해, 메모리 셀의 게이트 전극(104a)의 단부는 실리콘 기판에 형성된 소자 영역(106a)의 단부보다도 L'a만큼 내측에 위치한다. 마찬가지로, 주변 트랜지스터의 게이트 전극(104b)의 단부는 실리콘 기판에 형성된 소자 영역(106b)의 단부보다도 거리(L'b)만큼 내측에 위치한다. 또, 거리(L'a)와 거리(L'b)는 동일한 값이다.
또한, 소자 영역의 측벽 부분을 산화할 때, 산화제는 게이트 절연막 중을 확산하기 때문에, 게이트 절연막에 가로 방향으로부터 산화가 들어가고, 쐐기 형상의 산화막이 형성되어 버린다. 이 쐐기 형상으로 형성되는 산화막의 형상은 메모리 셀과 주변 트랜지스터에 있어서 동일하다. 즉, 메모리 셀의 소자 영역(106a) 단부로부터 쐐기 형상의 산화막이 형성되어 있는 수평 방향의 거리(B'sa)는, 주변 트랜지스터의 소자 영역(106b) 단부로부터 쐐기 형상의 산화막이 형성되어 있는 수평 방향의 거리(B'sb)와 동일하다. 마찬가지로, 메모리 셀의 게이트 전극(104a) 단부로부터 쐐기 형상의 산화막이 형성되어 있는 수평 방향의 거리(B'ga)는 주변 트랜지스터의 게이트 전극(104b) 단부로부터 쐐기 형상의 산화막이 형성되어 있는 수평 방향의 거리(B'gb)와 동일하다.
또한, 메모리 셀의 소자 영역(106a) 단부에 쐐기 형상으로 형성된 산화막의 각도(θ'sa)는, 주변 트랜지스터의 소자 영역(106b) 단부에 쐐기 형상으로 형성된 산화막의 각도(θ'sb)와 동일하다. 마찬가지로, 메모리 셀의 게이트 전극(104a) 단부에 쐐기 형상으로 형성된 산화막의 각도(θ'ga)는, 주변 트랜지스터의 게이트 전극(104b) 단부에 쐐기 형상으로 형성된 산화막의 각도(θ'gb)와 동일하다. 주변 트랜지스터는 소자 영역의 폭이 크기 때문에 이 쐐기 형상의 산화막의 영향은 작지만, 메모리 셀은 소자 영역의 폭이 작기 때문에 이 쐐기 형상의 산화막에 의해 게이트 절연막의 실효적인 두께가 증가되는 결과, 소자 특성이 열화되는 문제가 있었다.
이 문제를 해결하기 위해, 메모리 셀과 주변 트랜지스터의 소자 분리 영역의 형성을 별도로 행하고, 소자 영역의 측벽에 대한 산화를 별도로 나누어 행할 수도 있지만, 그 경우 소자 분리 영역의 형성을 2회 행해야만 하고, 나누는 경계의 면적이 늘어나는 것 및 제조 공정이 늘어남으로써, 제조 비용이 증대되는 문제가 있었다.
또, 특허 문헌 1에는 다결정 실리콘층, 실리콘 기판을 에칭하여 소자 분리용 홈을 형성한 후 실리콘 기판과 다결정 실리콘층의 노출면에 두께 5 ㎚의 실리콘 산화막을 열산화법으로 형성하는 것이 기재되어 있다. 그러나, 이 제안에 있어서도 메모리 셀의 소자 특성이 열화되는 문제를 해결할 수 없었다.
[특허 문헌 1] 일본 특허 공개 제2004-186185호 공보
그래서 본 발명은, 상기 과제에 비추어 이루어진 것이고, 접합 누설 전류를 억제하기 위해 주변 트랜지스터에 대해 충분한 산화를 행하여 에칭 손상의 제거를 행하는 동시에, 메모리 셀에 대해서는 필요로 되는 산화량으로 압박할 수 있고, 메모리 셀의 소자 영역 폭의 감소에 의한 소자 특성의 열화를 방지할 수 있는 반도체 장치를 제공하는 것을 목적으로 한다. 또한, 메모리 셀의 소자 영역 측벽에 형성되는 산화막 두께를 주변 트랜지스터의 소자 영역 측벽에 형성되는 산화막 두께보다도 얇게 하는 구조를 1회의 산화 공정으로 형성함으로써, 제조 비용의 상승없이 상기 목적을 달성할 수 있는 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명의 일실시 형태의 반도체 장치는 반도체 기판과, 상기 반도체 기판 상에 형성된 제1 소자 분리 영역과, 상기 제1 소자 분리 영역에 의해 구획된 제1 소자 영역과, 상기 제1 소자 영역 상에 형성된 제1 게이트 절연막과, 상기 제1 게이트 절연막 상에 형성된 제1 게이트 전극과, 상기 반도체 기판 상에 형성된 제2 소자 분리 영역과, 상기 제2 소자 분리 영역에 의해 구획된 제2 소자 영역과, 상기 제2 소자 영역 상에 형성된 제2 게이트 절연막과, 상기 제2 게이트 절연막 상에 형성된 제2 게이트 전극과, 상기 제1 소자 분리 영역과 상기 제1 소자 영역 사이에 형성된 제1 산화막과, 상기 제2 소자 분리 영역과 상기 제2 소자 영역 사이에 형성된 제2 산화막을 구비하고, 상기 제1 소자 분리 영역의 폭은 상기 제2 소자 분리 영역의 폭보다도 좁고, 상기 제1 산화막의 막 두께는, 상기 제 2 산화막의 막 두께보다도 얇은 것을 특징으로 한다.
본 발명의 다른 실시 형태의 반도체 장치는 반도체 기판과, 상기 반도체 기판 상에 형성된 제1 소자 분리 영역과, 상기 제1 소자 분리 영역에 의해 구획된 제1 소자 영역과, 상기 제1 소자 영역 상에 형성된 제1 게이트 절연막과, 상기 제1 게이트 절연막 상에 형성된 제1 게이트 전극과, 상기 반도체 기판 상에 형성된 제2 소자 분리 영역과, 상기 제2 소자 분리 영역에 의해 구획된 제2 소자 영역과, 상기 제2 소자 영역 상에 형성된 제2 게이트 절연막과, 상기 제2 게이트 절연막 상에 형성된 제2 게이트 전극을 구비하고, 상기 제1 소자 분리 영역의 폭은 상기 제2 소자 분리 영역의 폭보다도 좁고, 상기 제1 소자 영역의 채널 폭 방향에 있어서, 상기 제1 게이트 절연막에 접하는 상기 제1 게이트 전극의 폭은, 상기 제1 게이트 절연막에 접하는 상기 제1 소자 영역의 폭보다도 좁고, 상기 제2 소자 영역의 채널 폭 방향에 있어서, 상기 제2 게이트 절연막에 접하는 상기 제2 게이트 전극의 폭은, 상기 제2 게이트 절연막에 접하는 상기 제2 소자 영역의 폭보다도 좁고, 상기 제1 소자 영역의 채널 폭 방향에 있어서의, 상기 제1 소자 영역의 단부로부터 상기 제1 게이트 전극의 단부까지의 수평 방향의 거리는, 상기 제2 소자 영역의 채널 폭 방향에 있어서의, 상기 제2 소자 영역의 단부로부터 상기 제2 게이트 전극의 단부까지의 수평 방향의 거리보다도 작은 것을 특징으로 한다.
본 발명의 제1 실시 형태의 반도체 장치의 제조 방법은, 반도체 기판 상에 게이트 절연막이 되는 막, 게이트 전극이 되는 막을 형성하는 공정과, 상기 게이트 전극이 되는 막, 전기 게이트 절연막이 되는 막, 상기 반도체 기판을 제거하여 제 1, 제2 소자 분리 홈을 형성하고, 상기 제1 소자 분리 홈에 의해 구획된 제1 소자 영역, 제1 게이트 절연막, 제1 게이트 전극을 형성하는 동시에, 상기 제2 소자 분리 홈에 의해 구획된 제2 소자 영역, 제2 게이트 절연막, 제2 게이트 전극을 형성하는 공정과, 라디칼 산소를 포함하는 분위기로 산화를 행하고, 상기 제1 소자 영역의 측벽에 제1 산화막을 형성하는 동시에, 상기 제2 소자 영역의 측벽에 제2 산화막을 형성하는 공정을 구비하고, 상기 제1 소자 분리 홈의 폭은 상기 제2 소자 분리 홈의 폭보다도 좁고, 상기 제1 산화막의 막 두께는 상기 제2 산화막의 막 두께보다도 얇은 것을 특징으로 한다.
이하, 도면을 참조하여 본 발명의 실시 형태의 반도체 장치 및 그 제조 방법에 대해 설명한다. 설명할 때, 전체 도면에 걸쳐 공통되는 부분에는 공통되는 참조 부호를 부여한다.
본 실시 형태에서는, NAND형의 불휘발성 반도체 메모리의 메모리 셀과 주변 트랜지스터를, 각각 소자 분리 영역 폭이 좁은 영역과 넓은 영역의 예로서, 도1 내지 도10을 이용하여 설명한다. 주변 트랜지스터는 메모리 셀에 대한 데이터의 기입 및 판독에 필요한 회로를 구성하는 것이며, 메모리 셀과 동일한 반도체 기판 상에 형성된다.
도1의 (a)에, 본 발명의 실시 형태의 NAND형 불휘발성 반도체 메모리의 메모리 셀 어레이의 평면도를 도시하고, 도1의 (b)에 NAND형 불휘발성 반도체 메모리의 주변 트랜지스터의 평면도를 도시한다.
도1의 (a)에 도시한 바와 같이, 실리콘 반도체 기판 상에는 소자 분리 영역 (7a)에 의해 구획된 소자 영역(6a)이 형성되어 있고, 각 NAND 셀 유닛은 소자 영역(6a) 상에 직렬 접속된 복수의 메모리 셀(MC)과 선택 트랜지스터(ST)가 형성된 구성을 갖고 있다. 선택 트랜지스터(ST)는 직렬 접속된 복수의 메모리 셀(MC)의 일단부에 접속되어 있다. 워드선(Word Line)(12a) 방향으로 배열된 메모리 셀(MC 내지 MC)은, 이러한 게이트가 공통의 워드선(제어 게이트 전극)(12a)에서 접속되어 있다. 또한, 선택 트랜지스터(ST 내지 ST)는, 이러한 게이트가 공통의 선택 게이트선(12a')에서 접속되어 있다. 각 선택 트랜지스터(ST)의 전류 통로의 일단부에는, 비트선 컨택트(15a)를 통해 비트선(16a)이 접속되어 있다.
도1의 (b)에 도시한 바와 같이, 주변 트랜지스터는 상기 메모리 셀이 형성된 동일한 실리콘 반도체 기판 상의 소자 영역(6b) 상에 형성되어 있고, 게이트 전극(12b)과, 소자 영역(6b) 상에 형성된 소스 영역, 드레인 영역을 갖고 있다. 게이트 전극(12b)에는 전기적으로 접속된 컨택트 전극(15)을 통해, 각 소자(주변 트랜지스터)간을 접속하는 배선(16)이 접속되어 있다. 또, 소자 영역(6b)은 소자 분리 영역(7b)에 의해 구획되어 있다.
도2의 (a)에, 도1의 (a)에 도시한 메모리 셀 어레이 중의 A-A선을 따른 단면도를 도시하고, 도2의 (b)에 도1의 (b)에 도시한 주변 트랜지스터 중의 B-B선을 따른 단면도를 도시한다.
우선, 도2의 (a)에 도시한 메모리 셀 어레이의 구조에 대해 서술한다.
실리콘 반도체 기판(1)의 상층에는 웰ㆍ채널 영역(2a)이 형성되고, 이 웰ㆍ채널 영역(2a)에는 돌기 형상의 소자 영역(6a)이 형성되어 있다. 소자 영역(6a)은 소정 간격으로 복수 배열되어 있고, 소자 영역(6a) 사이에는 소자 분리 영역(7a)이 형성되어 있다. 소자 분리 영역(7a)은 소자 영역(6a) 사이에 형성된 소자 분리용 홈 내에, 예를 들어 실리콘 산화막 및 실리콘 질화막 등의 절연막을 설치한 것이고, 여기서는 실리콘 산화막(10)이 매립되어 있다. 또한, 소자 영역(6a)과 소자 분리 영역(7a) 사이에는 실리콘 산화막(8a)이 형성되어 있다. 즉, 소자 영역(6a)의 측벽에는 실리콘 산화막(8a)이 형성되어 있다.
또한, 소자 영역(6a) 상에는 게이트 절연막(3a)이 형성되어 있다. 게이트 절연막(3a) 상에는 게이트 전극(4a)이 형성되고, 이 게이트 전극(4a)의 측면에는 실리콘 산화막(9a)이 형성되어 있다.
게이트 전극(4a) 상 및 소자 분리 영역(7a) 상에는 게이트간 절연막(11)이 형성되고, 이 게이트간 절연막(11) 상에는 제어 게이트 전극(12a)이 형성되어 있다. 또한, 제어 게이트 전극(12a) 상에는 층간 절연막(14)이 형성되고, 층간 절연막(14) 상에는 비트선(16a)이 형성되어 있다.
다음에, 도2의 (b)에 도시한 주변 트랜지스터의 구조에 대해 서술한다.
실리콘 반도체 기판(1)의 상층에는 웰ㆍ채널 영역(2b)이 형성되고, 이 웰ㆍ채널 영역(2b)에는 돌기 형상의 소자 영역(6b)이 형성되어 있다. 소자 영역(6b)은 소정 간격으로 복수 배열되어 있고, 소자 영역(6b) 사이에는 소자 분리 영역(7b)이 형성되어 있다. 소자 분리 영역(7b)은 소자 영역(6b) 사이에 형성된 소자 분리용 홈 내에, 예를 들어 실리콘 산화막 및 실리콘 질화막 등의 절연막을 설치한 것이고, 여기서는 실리콘 산화막(10)이 매립되어 있다. 또한, 소자 영역(6b)과 소자 분리 영역(7b) 사이에는 실리콘 산화막(8b)이 형성되어 있다. 즉, 소자 영역(6b)의 측벽에는 실리콘 산화막(8b)이 형성되어 있다.
여기서, 메모리 셀의 소자 영역(6a)의 폭(채널 폭 방향의 길이)은 주변 트랜지스터의 소자 영역(6b)의 폭(채널 폭 방향의 길이)보다도 작고, 메모리 셀의 소자 분리 영역(7a)의 폭(채널 폭 방향의 길이)은 주변 트랜지스터의 소자 분리 영역(7b)의 폭(채널 폭 방향의 길이)보다도 작다. 예를 들어, 메모리 셀의 소자 분리 영역(7a)의 폭은 0.1 ㎛ 이하이며, 주변 트랜지스터의 소자 분리 영역(7b)의 폭은 1 ㎛ 이상이다. 또한, 메모리 셀의 소자 영역(6a)의 측벽 부분에 형성된 실리콘 산화막(8a)의 막 두께는 주변 트랜지스터의 소자 영역(6b)의 측벽 부분에 형성된 실리콘 산화막(8b)의 막 두께보다도 얇아지고 있다.
또한, 소자 영역(6b) 상에는 게이트 절연막(3b)이 형성되어 있다. 게이트 절연막(3b) 상에는 게이트 전극(4b)이 형성되고, 이 게이트 전극(4b)의 측면에는 실리콘 산화막(9b)이 형성되어 있다. 또, 메모리 셀의 게이트 전극(4a)의 측벽 부분에 형성된 실리콘 산화막(9a)의 막 두께는, 주변 트랜지스터의 게이트 전극(4b)의 측벽 부분에 형성된 실리콘 산화막(9b)의 막 두께보다도 얇게 되어 있다.
게이트 전극(4b) 상 및 소자 분리 영역(7b) 상에는 게이트간 절연막(11)이 형성되어 있지만, 게이트 전극(4b) 상 및 소자 분리 영역(7b) 상의 게이트간 절연막(11)의 일부분은 제거되어 있다. 게이트간 절연막(11) 상 및 게이트간 절연막(11)이 제거된 게이트 전극(4b) 상에는, 제어 게이트 전극(12a)과 같은 막에 의해, 게이트 전극(12b)이 형성되어 있다. 또한, 게이트 전극(12b) 상에는 층간 절연막 (14)이 형성되고, 층간 절연막(14) 상에는 배선(16)이 형성되어 있다. 배선(16)은 층간 절연막(14) 내에 형성된 컨택트 전극(15)을 통해 게이트 전극(12b)에 전기적으로 접속되어 있다.
도2의 (a) 및 도2의 (b)에 도시한 메모리 셀 및 주변 트랜지스터에서는 소자 분리 영역(7a, 7b)을 형성하기 위해, 실리콘 기판(1)을 에칭하여 소자 분리용 홈을 형성하고 있다. 이 소자 분리용 홈의 형성은 RIE(Reactive Ion Etching)법을 이용하여 행해지기 때문에, 실리콘 기판(1)에는 손상이 발생한다. 실리콘 기판(1)에 생긴 손상을 회복하기 위해 열산화가 행해지고, 이 열산화에 의해 실리콘 산화막(8a, 8b)이 형성된다. 따라서, 열산화에 의해 산화량이 늘어나면 손상의 회복이 충분히 행해지는 한편, 실리콘 기판(1)이 산화되는 양도 크게 되어 소자 영역의 폭이 감소해 나간다.
본 실시 형태에 의한 불휘발성 반도체 메모리의 구조에서는, 메모리 셀에 있어서의 소자 영역(6a)의 측벽 상의 실리콘 산화막(8a)이 주변 트랜지스터에 있어서의 소자 영역(6b)의 측벽 상의 실리콘 산화막(8b)보다도 얇아지고 있다. 이에 의해, 손상을 회복하기 위해 산화량을 늘리고 실리콘 산화막(8b)의 막 두께가 두껍게 되어도, 실리콘 산화막(8a)의 막 두께는 얇게 유지할 수 있다. 이로 인해, 고전압을 구동하기 위해 실리콘 기판(1)에 형성된 소스ㆍ드레인 확산층 영역과 웰ㆍ채널 영역 사이의 접합 누설 전류를 작게 하는 것이 요구되는 주변 트랜지스터에 있어서는, 에칭 손상의 회복을 충분히 할 수 있어 한쪽 주변 트랜지스터만큼 고전압이 걸리지 않는 메모리 셀에 있어서는, 최소한 필요로 되는 손상의 회복으로 완료시킬 수 있다. 메모리 셀로서는 미세한 소자 영역(6a)에서의 동작이 요구되기 때문에, 소자 영역(6a)의 측벽 부분의 산화량을 적게 하면, 소자 영역(6a)의 폭이 작아지지 않고, 고성능의 소자 특성을 얻을 수 있다. 한편, 주변 트랜지스터는 소자 영역(6b)의 측벽 부분의 산화량을 무시할 수 있는 정도의 충분히 넓은 소자 영역 폭을 갖고 있기 때문에, 메모리 셀보다도 소자 영역의 측벽 부분의 산화량을 크게 해도 문제는 없다.
또한, 본 실시 형태에 있어서의 불휘발성 반도체 메모리는 소자 영역의 모서리에 기생 트랜지스터(코로나 트랜지스터)가 생기는 것을 피하기 위해, 이하와 같은 제조 방법을 이용하고 있다. 도4의 (a), 도4의 (b)에 도시한 바와 같이 실리콘 기판(1) 상에 형성한 게이트 절연막(3) 상에, 메모리 셀의 부유 게이트 전극 및 주변 트랜지스터와 선택 트랜지스터의 게이트 전극이 되는 다결정 실리콘의 제1 게이트 전극층(4)을 형성한다. 다음에, 제1 게이트 전극층(4) 상에, 소자 분리용 홈을 에칭 가공할 때의 마스크재(5)를 형성한다. 이 마스크재(5) 상에, 리소그래피법에 의해 소자 영역을 보호하기 위한 레지스트막을 패터닝하여 형성한다. 그리고, 마스크재(5), 제1 게이트 전극층(4), 게이트 절연막(3), 실리콘 기판(1)의 차례로 에칭을 행하고, 실리콘 기판(1)에 소자 분리 영역을 형성하기 위한 소자 분리용 홈을 형성한다. 이후, 열산화에 의해 소자 영역의 측벽에 실리콘 산화막을 형성한다. 소자 영역의 실리콘 기판(1)을 산화할 때에는, 제1 게이트 전극층(4)의 측면도 산화된다. 상술한 바와 같이, 1회의 에칭 공정으로써, 마스크재(5)로부터 제1 게이트 전극층(4), 게이트 절연막(3), 실리콘 기판(1)까지 에칭함으로써, 도5의 (a), 도5의 (b)에 도시한 바와 같이 소자 영역(6a)과 부유 게이트 전극(4a)과의 위치 어긋남 및 소자 영역(6b)과 게이트 전극(4b)과의 위치 어긋남을 방지하고 있다. 이에 의해, 소자 영역과 게이트 전극과의 위치가 어긋나 게이트 전극이 소자 영역의 측벽까지 영향을 미치게 하고, 소자 영역의 모서리에 기생 트랜지스터가 형성되는 것을 막을 수 있다.
또한, 본 실시 형태에 의한 불휘발성 반도체 메모리에서는 메모리 셀의 게이트 전극(4a)의 측벽 부분에 형성되는 실리콘 산화막(9a)은 주변 트랜지스터의 게이트 전극(4b)의 측벽 부분에 형성되는 실리콘 산화막(9b)보다도 얇아지고 있다. 이로 인해, 주변 트랜지스터의 접합 누설 전류를 작게 하는 데 필요한 에칭 손상의 회복을 행하면서, 이와 동시에 메모리 셀의 게이트 전극(4a)의 측벽 부분에 형성되는 실리콘 산화막(9a)의 형성량을 작게 할 수 있다. 이 결과, 미소 치수인 메모리 셀의 게이트 전극 폭에 의해 규정되는 실효적인 채널 폭의 감소를 작게 할 수 있어 고성능의 소자 특성을 얻을 수 있다. 한편, 주변 트랜지스터는 게이트 전극(4b)의 측벽 부분의 산화량을 무시할 수 있는 정도의 충분히 넓은 게이트 전극 폭을 갖고 있기 때문에, 메모리 셀보다도 게이트 전극(4b)의 측벽 부분의 산화량을 크게 해도 문제는 없다.
도3의 (a)는, 도2의 (a)에 도시한 메모리 셀에 있어서의 소자 영역(6a), 게이트 절연막(3a), 게이트 전극(4a)이 적층된 부분의 확대도이며, 도3의 (b)는 도2의 (b)에 도시한 주변 트랜지스터에 있어서의 소자 영역(6b), 게이트 절연막(3b), 게이트 전극(4b)이 적층된 부분의 확대도이다.
메모리 셀의 소자 영역(6a)의 측벽 부분에 형성되는 실리콘 산화막(8a)의 막 두께(Tsa)는 주변 트랜지스터의 소자 영역(6b)의 측벽 부분에 형성되는 실리콘 산화막(8b)의 막 두께(Tsb)보다도 얇게 되어 있다. 또한, 메모리 셀의 게이트 전극(4a)의 측벽 부분에 형성되는 실리콘 산화막(9a)의 막 두께(Tga)는 주변 트랜지스터의 게이트 전극(4b)의 측벽 부분에 형성되는 실리콘 산화막(9b)의 막 두께(Tgb)보다도 얇아지고 있다.
여기서, 열산화에 의해 소자 영역(실리콘 기판)의 측벽과 게이트 전극의 측벽을 산화된 경우, 다결정 실리콘인 게이트 전극의 산화 속도가 단결정 실리콘인 소자 영역의 산화 속도보다도 빠르기 때문에, 게이트 전극의 측벽이 소자 영역의 측벽보다도 대부분 산화된다. 이로 인해, 도3의 (a)에 도시한 바와 같이 메모리 셀의 게이트 전극(4a) 단부는 소자 영역(6a) 단부보다도 거리(La)만큼 내측에 위치한다. 마찬가지로, 도3의 (b)에 도시한 바와 같이 주변 트랜지스터의 게이트 전극(4b) 단부는 소자 영역(6b) 단부보다도 거리(Lb)만큼 내측에 위치한다.
단결정 실리콘의 산화 속도에 대한 다결정 실리콘의 산화 속도의 비율은 소자 분리 영역의 폭에 의존하지 않지만, 메모리 셀에 있어서는 소자 분리 영역의 폭이 좁기 때문에 산화가 억제된다. 이 결과, 거리(La)는 거리(Lb)보다도 작은 값이 된다. 이를 이용하면, 도3의 (a) 및 도3의 (b)에 도시한 바와 같이 소자 영역(6a, 6b)의 측벽에, 각각 실리콘 산화막(8a, 8b)을 소자 분리 영역이 형성되는 소자 분리용 홈 내에 오목하게 할 수 있게 형성한 후, 소자 분리용 홈 내를 실리콘 산화막(10)에서 완전하게 설치하는 구조로 함으로써, 소자 영역의 측벽에 형성한 실리콘 산화막(8a, 8b)의 막 두께를 측정하는 것이 곤란한 경우에도, 메모리 셀의 실리콘 산화막(8a)의 막 두께(Tsa)가 주변 트랜지스터의 실리콘 산화막(8b)의 막 두께(Tsb)보다도 얇아져 있는 것을 추측할 수 있다.
또한, 본 실시 형태의 불휘발성 반도체 메모리에서는 도3의 (a) 및 도3의 (b)에 도시한 바와 같이, 메모리 셀의 게이트 절연막(3a)의 단부에 쐐기 형상으로 형성되는 산화막(8sa, 9ga)의 양이 주변 트랜지스터의 게이트 절연막(3b)의 단부에 쐐기 형상으로 형성되는 산화막(8sb, 9gb)의 양보다도 작아지고 있다. 즉, 메모리 셀의 소자 영역(6a) 단부로부터 쐐기 형상의 산화막(8sa)이 형성되어 있는 수평 방향의 거리(Bsa)는 주변 트랜지스터의 소자 영역(6b) 단부로부터 쐐기 형상의 산화막(8sb)이 형성되어 있는 수평 방향의 거리(Bsb)보다도 작다. 마찬가지로, 메모리 셀의 게이트 전극(4a) 단부로부터 쐐기 형상의 산화막(9ga)이 형성되어 있는 수평 방향의 거리(Bga)는 주변 트랜지스터의 게이트 전극(4b) 단부로부터 쐐기 형상의 산화막(9gb)이 형성되어 있는 수평 방향의 거리(Bgb)보다도 작다. 또한, 메모리 셀의 소자 영역(6a) 단부에 쐐기 형상으로 형성된 산화막(8sa)의 각도(θsa)는, 주변 트랜지스터의 소자 영역(6b) 단부에 쐐기 형상으로 형성된 산화막(8sb)의 각도(θsb)보다도 작다. 마찬가지로, 메모리 셀의 게이트 전극(4a) 단부에 쐐기 형상으로 형성된 산화막(9ga)의 각도(θga)는, 주변 트랜지스터의 게이트 전극(4b) 단부에 쐐기 형상으로 형성된 산화막(9gb)의 각도(θgb)보다도 작다.
이와 같이, 메모리 셀의 게이트 절연막(3a)에 형성되는 쐐기 형상의 산화막(8sa)(또는 9ga)은 주변 트랜지스터의 게이트 절연막(3b)에 형성되는 쐐기 형상의 산화막(8sb)(또는 9gb)보다 작기 때문에, 채널 영역의 폭이 미세한 메모리 셀의 게이트 절연막(3a)의 실효적인 막 두께 증가를 억제할 수 있어 고성능의 소자 특성을 얻을 수 있다. 한편, 주변 트랜지스터는 게이트 절연막(3b)에 형성되는 쐐기 형상의 산화막의 면적을 무시할 수 있는 정도의 충분히 넓은 채널 영역 폭을 갖고 있기 때문에, 메모리 셀의 쐐기 형상 산화막보다 큰 쐐기 형상 산화막이 게이트 절연막(3b)에 형성되어도 문제는 없다.
또, 게이트 절연막(3a, 3b)에 형성되는 쐐기 형상의 산화막의 수평 방향의 거리와 각도의 양쪽이, 상기 관계를 항상 충족시킬 필요는 없고, 어느 쪽인지 한쪽이 상기 관계를 충족시키면 메모리 셀의 소자 특성을 고성능인 것으로 할 수 있다.
이상 설명한 바와 같이 본 실시 형태의 반도체 장치에 따르면, 접합 누설 전류를 억제하기 위해 주변 트랜지스터에 대해 충분한 산화를 행하여 에칭 손상의 제거를 행하는 것과 동시에, 메모리 셀에 대해서는 필요로 되는 산화량으로 압박할 수 있다. 이에 의해, 메모리 셀의 소자 영역 폭의 감소에 의한 소자 특성의 열화를 방지할 수 있다.
이하, 도2 및 도4 내지 도10을 참조하여, 본 실시 형태에 관한 불휘발성 반도체 메모리의 제조 방법의 일례를 설명한다. 또, 각 도면 중 (a)는 메모리 셀의 단면도, (b)는 주변 트랜지스터의 단면도를 도시한다.
우선, 도4의 (a) 및 도4의 (b)에 도시한 바와 같이 실리콘 반도체 기판(1) 내에, 메모리 셀의 웰ㆍ채널 영역(2a)과, 주변 트랜지스터의 웰ㆍ채널 영역(2b)을 이온 주입법에 의해 형성한다. 계속해서, 실리콘 기판(1)의 표면에 메모리 셀 및 주변 트랜지스터의 게이트 절연막(예를 들어, 실리콘 산화막)(3)을 형성한다. 그 후, 게이트 절연막(3) 상에 메모리 셀의 게이트 전극 및 주변 트랜지스터의 게이트 전극의 일부가 되는 제1 게이트 전극층(예를 들어, 다결정 실리콘)(4)을 형성한다. 또한, 제1 게이트 전극층(4) 상에 질화 실리콘막(5)을 형성한다. 이 질화 실리콘막(5)은 소자 분리 영역이 형성되는 소자 분리용 홈을 에칭 가공하기 위한 마스크재가 된다.
다음에, 리소그래피법에 의해 소자 영역을 보호하도록 레지스트막을 패터닝한다. 계속해서, 도5의 (a) 및 도5의 (b)에 도시한 바와 같이 마스크재(5), 제1 게이트 전극층(4), 게이트 절연막(3), 실리콘 기판(1)의 차례로 RIE법에 의해 에칭을 행하고, 실리콘 기판(1) 내에 메모리 셀의 소자 분리 영역(7a)을 형성하기 위한 소자 분리용 홈 및 주변 트랜지스터의 소자 분리 영역(7b)을 형성하기 위한 소자 분리용 홈을 형성한다. 소자 분리 영역(7a, 7b)은 메모리 셀의 소자 영역(6a), 또는 주변 트랜지스터의 소자 영역(6b)을 각각 구획하는 것이다. 또, 메모리 셀의 소자 영역(6a)의 폭은 주변 트랜지스터의 소자 영역(6b)의 폭보다도 작고, 또한 메모리 셀의 소자 분리 영역(7a)의 폭은 주변 트랜지스터의 소자 분리 영역(7b)의 폭보다도 작다. 예를 들어, 메모리 셀의 소자 분리 영역(7a)의 폭은 0.1 ㎛ 이하이며, 주변 트랜지스터의 소자 분리 영역(7b)의 폭은 1 ㎛ 이상이다.
다음에, 도6의 (a) 및 도6의 (b)에 도시한 바와 같이 열산화에 의해 실리콘 기판(1)의 표면을 산화하고, 실리콘 기판(1)의 소자 분리 영역(7a)이 형성되는 소자 분리용 홈의 표면에 실리콘 산화막(8a)을 형성하는 동시에, 실리콘 기판(1)의 소자 분리 영역(7b)이 형성되는 소자 분리용 홈의 표면에 실리콘 산화막(8b)을 형성한다. 이 열산화에 의해 동시에, 메모리 셀의 게이트 전극(4a)의 측벽에 실리콘 산화막(9a)이 형성되고, 주변 트랜지스터의 게이트 전극(4b)의 측벽에 실리콘 산화막(9b)이 형성된다.
이 때, 상기 열산화에 라디칼 산소를 이용한 산화를 이용함으로써, 소자 분리 영역(7a) 폭이 작은 메모리 셀의 소자 영역(6a)의 측벽에 형성되는 실리콘 산화막(8a)은 소자 분리 영역(7b) 폭이 큰 주변 트랜지스터의 소자 영역(6b)의 측벽에 형성되는 실리콘 산화막(8b)보다도 얇게 형성할 수 있다. 또한, 메모리 셀의 게이트 전극(4a)의 측벽에 형성되는 실리콘 산화막(9a)은 주변 트랜지스터의 게이트 전극(4b)의 측벽에 형성되는 실리콘 산화막(9b)보다도 얇게 형성할 수 있다. 이는, 소자 영역 및 게이트 전극의 측벽에 있어서의 산화량은 소자 분리 영역 폭에 의존하고, 소자 분리 영역(7a) 폭이 작은 메모리 셀로서는 산화량이 적고, 소자 분리 영역(7a) 폭보다 큰 소자 분리 영역(7b) 폭을 갖는 주변 트랜지스터로서는 산화량이 많아지기 때문이다.
예를 들어, 라디칼 산소를 이용한 산화로서, 산화 분위기, 압력, 처리 온도, 산화 시간을 각각, Ar/H2/O2 = 500/5/5 sccm, 133.33 pa, 600 ℃, 40 sec로 행함으로써, 메모리 셀의 소자 영역(6a)의 측벽에 실리콘 산화막(8a)을 2 ㎚ 형성하고, 게이트 전극(4a)의 측벽에 실리콘 산화막(9a)을 2.4 ㎚ 형성한다. 이와 동시에, 주변 트랜지스터의 소자 영역(6b)의 측벽에 실리콘 산화막(8b)을 4 ㎚ 형성하고, 게이트 전극(4b)의 측벽에 실리콘 산화막(9b)을 4.8 ㎚ 형성한다.
이와 같이, 라디칼 산소를 이용한 산화를 이용함으로써, 1회의 산화 공정에 의해 메모리 셀의 소자 영역(6a)의 측벽 상에 얇은 실리콘 산화막(8a)을 형성하고, 이와 동시에 주변 트랜지스터의 소자 영역(6b)의 측벽 상에 실리콘 산화막(8a)보다 막 두께가 두꺼운 실리콘 산화막(8b)을 형성할 수 있다. 이에 의해, 메모리 셀과 주변 트랜지스터에 있어서, 소자 분리 영역의 형성을 따로따로 하는 일 없이, 소자 영역의 측벽에 막 두께가 다른 실리콘 산화막을 1회의 공정으로 형성할 수 있어 제조 비용을 억제할 수 있다.
다음에, 소자 분리 영역(7a, 7b)이 형성되는 소자 분리용 홈 중에 소자 분리 절연막(예를 들어, 실리콘 산화막)(10)을 형성하고, CMP법에 의해 평탄화한다. 그 후, 마스크재(5)를 제거하고, 도7의 (a) 및 도7의 (b)에 도시한 바와 같이 필요에 따라서 에칭에 의해 메모리 셀부의 소자 분리 절연막(10)의 높이를 저하한 후, 게이트간 절연막(11)을 형성한다.
계속해서, 도8의 (b)에 도시한 바와 같이 주변 트랜지스터에 있어서 게이트간 절연막(11)의 일부를 제거하고, 동시에 도시는 하지 않지만 선택 트랜지스터에 있어서 게이트간 절연막(11)의 일부를 제거한다. 계속해서, 도8의 (a) 및 도8의 (b)에 도시한 바와 같이 메모리 셀의 제어 게이트 전극이 되는, 다결정 실리콘과 실리사이드의 적층막으로 이루어지는 제2 게이트 전극층(12)을 형성한다. 여기서, 주변 트랜지스터와 선택 트랜지스터에 있어서는, 제1 게이트 전극층과 제2 게이트 전극층(12)은 전기적으로 접속되어 있다.
다음에, 제2 게이트 전극층(12) 상에, 리소그래피법에 의해 게이트 전극을 보호하기 위한 레지스트막을 패터닝하여 형성한다. 그리고, 제2 게이트 전극층(12), 게이트간 절연막(11), 제1 게이트 전극층(4a, 4b)을 차례로 에칭하고, 도9의 (a) 및 도9의 (b)에 도시한 바와 같이 메모리 셀의 부유 게이트 전극(4a)과 제어 게이트 전극(12a), 선택 트랜지스터의 게이트 전극(4a', 12a') 및 주변 트랜지스터의 게이트 전극(4b, 12b)을 형성한다. 도9의 (a) 및 도9의 (b)는 도8의 (a) 및 도8의 (b)에 도시한 단면에 대해 직교하는 방향의 단면도를 나타내고 있다.
다음에, 도10의 (a) 및 도10의 (b)에 도시한 바와 같이 필요에 따라서 게이트 절연막의 측벽을 열산화되고, 일반적으로 알려진 수법을 이용하여 소스ㆍ드레인 확산층(13), 층간 절연막(14), 컨택트 전극(15) 및 비트선 컨택트 전극(15a), 배선(16) 및 비트선(16a)을 형성한다. 이상에 의해, 메모리 셀 및 주변 트랜지스터가 제조된다. 또, 도10의 (a) 및 도10의 (b)에 대해 직교하는 방향에서 게이트 전극을 포함하는 단면도가 도2이다.
이후, 일반적으로 알려진 수법을 이용하여, 또한 상층의 배선층이 형성되어 불휘발성 반도체 메모리가 완성된다.
전술한 제조 방법에서는 소자 분리용 홈을 형성한 후, 소자 영역이 되는 반도체 기판 측벽을 산화되어 에칭 손상을 제거하는 공정을, 라디칼 산소를 이용한 열산화법에 의해 행하고 있다. 이에 의해, 소자 분리 영역 폭이 좁은(소자 영역간의 거리가 작음) 메모리 셀의 소자 영역 측벽에 형성되는 산화막 두께를 소자 분리 영역 폭이 넓은(소자 영역간의 거리가 큼) 주변 트랜지스터의 소자 영역 측벽에 형 성되는 산화막 두께보다도 얇게 할 수 있다.
상기 라디칼 산소를 이용한 열산화법에 따르면, 1회의 산화 공정에 의해 메모리 셀의 소자 영역 측벽에 형성되는 산화막의 막 두께를 주변 트랜지스터의 소자 영역 측벽에 형성되는 산화막의 막 두께보다도 얇게 형성할 수 있기 때문에, 제조 비용의 상승없이 메모리 셀의 소자 특성의 열화를 방지할 수 있다. 즉, 메모리 셀과 주변 트랜지스터의 소자 분리 영역의 형성을 따로따로 행하고, 소자 영역의 측벽에 대한 산화를 따로따로 나누어 행하는 일 없이, 동일한 산화 공정에서 메모리 셀의 소자 영역 측벽 상의 산화막의 막 두께를 주변 트랜지스터의 소자 영역 측벽 상의 산화막의 막 두께보다도 얇게 할 수 있다. 이로 인해, 제조 공정의 증가에 의해 제조 비용을 상승시키는 일 없이, 메모리 셀에 있어서의 소자 영역 폭의 감소에 의한 소자 특성의 열화를 방지하는 것이 가능하다.
이상 설명한 바와 같이 본 실시 형태의 제조 방법에 따르면, 메모리 셀의 소자 영역 측벽에 형성되는 산화막 두께를 주변 트랜지스터의 소자 영역 측벽에 형성되는 산화막 두께보다도 얇게 하는 구조를 1회의 산화 공정으로 형성할 수 있다. 이에 의해, 제조 비용의 상승없이 메모리 셀의 소자 특성이 열화되는 것을 방지할 수 있다.
본 실시 형태에서는 게이트 절연막, 게이트 전극의 일부를 마스크로 하여 소자 분리 영역을 형성하는 예를 나타냈지만, 소자 분리 영역을 형성 후에 게이트 절연막 및 게이트 전극을 형성하는 경우에 있어서도, 본 실시 형태에서 서술한 라디칼 산소에 의한 산화를 이용함으로써 소자 분리 영역 폭이 작은 메모리 셀의 소자 영역 측벽에 형성되는 실리콘 산화막을 소자 분리 영역 폭이 큰 주변 트랜지스터의 소자 영역 측벽에 형성되는 실리콘 산화막보다도 얇게 할 수 있어, 본 발명에 따른 효과를 얻을 수 있다.
또, 전술한 실시 형태는 유일한 실시 형태가 아니라, 상기 구성의 변경 혹은 각종 구성의 추가에 의해 여러 가지 실시 형태를 형성하는 것이 가능하다.
본 발명에 따르면, 접합 누설 전류를 억제하기 위해 주변 트랜지스터에 대해 충분한 산화를 하여 에칭 손상의 제거를 행하는 것과 동시에, 메모리 셀에 대해서는 필요로 되는 산화량으로 압박할 수 있고, 메모리 셀의 소자 영역 폭의 감소에 의한 소자 특성의 열화를 방지할 수 있는 반도체 장치를 제공할 수 있다. 또한, 메모리 셀의 소자 영역 측벽에 형성되는 산화막 두께를 주변 트랜지스터의 소자 영역 측벽에 형성되는 산화막 두께보다도 얇게 하는 구조를 1회의 산화 공정으로 행함으로써, 제조 비용의 상승 없이 상기 목적을 달성할 수 있는 반도체 장치의 제조 방법을 제공할 수 있다.

Claims (17)

  1. 반도체 장치이며,
    반도체 기판과, 반도체 기판상에 형성된 제1 분리 영역과, 제1 분리 영역을 통해 분리된 제1 소자 영역과, 제1 소자 영역 상에 형성된 제1 게이트 절연막과, 제1 게이트 절연막 상에 형성된 제1 게이트 전극과, 반도체 기판상에 형성된 제2 분리 영역과, 제2 분리 영역을 통해 분리된 제2 소자 영역과, 제2 소자 영역 상에 형성된 제2 게이트 절연막과, 제2 게이트 절연막 상에 형성된 제2 게이트 전극과, 제1 분리 영역과 제1 소자 영역 사이에 형성된 제1 산화막 및 제2 분리 영역 및 제2 소자 영역 사이에 형성된 제2 산화막을 포함하고,
    제1 분리 영역은 제2 분리 영역보다 더 좁은 폭을 갖고, 제1 산화막은 제2 산화막보다 더 얇은 두께를 갖는 반도체 장치.
  2. 제1항에 있어서, 제1 게이트 절연막과 접촉하는 제1 게이트 전극은 제1 소자 영역의 채널 폭 방향의 제1 게이트 절연막과 접촉하는 제1 소자 영역보다 더 좁은 폭을 갖는 반도체 장치.
  3. 제1항에 있어서, 제1 소자 영역의 채널 폭 방향의 제1 게이트 절연막의 단부에서 제1 게이트 전극의 단부로부터 제1 게이트 절연막의 막 두께의 수평 거리는 제2 소자 영역의 채널 폭 방향의 제2 게이트 절연막의 단부에서 제2 게이트 전극의 단부로 제2 게이트 절연막의 막 두께의 수평 거리보다 더 작은 반도체 장치.
  4. 제1항에 있어서, 제1 게이트 절연막과 반도체 기판 표면 사이의 경계부와 제1 소자 영역의 채널 폭 방향의 제1 게이트 절연막의 단부에서의 수평 방향에 의해 만들어지는 각도는 제2 게이트 절연막과 반도체 기판 사이의 경계부와 제2 소자 영역의 채널 폭 방향의 제2 게이트 절연막의 단부에서의 수평 방향에 의해 만들어지는 각도보다 더 작은 반도체 장치.
  5. 제1항에 있어서, 제1 게이트 전극은 부유 게이트 전극이고, 제어 게이트 전극으로써 작동하는 제2 게이트 전극은 제2 게이트 전극과 제1 게이트 전극 사이에 개재된 절연막을 가진 제1 게이트 전극 상에 형성되는 반도체 장치.
  6. 반도체 장치이며,
    반도체 기판과, 반도체 기판 상에 형성된 제1 분리 영역과, 제1 분리 영역을 통해 분리된 제1 소자 영역과, 제1 소자 영역 상에 형성된 제1 게이트 절연막과, 제1 게이트 절연막 상에 형성된 제1 게이트 전극과, 반도체 기판상에 형성된 제2 분리 영역과, 제2 소자 영역을 통해 분리된 제2 소자 영역과, 제2 소자 영역 상에 형성된 제2 게이트 절연막과, 제2 게이트 절연막 상에 형성된 제2 게이트 전극을 포함하고,
    제1 분리 영역은 제2 분리 영역보다 더 좁은 폭을 갖고, 제1 게이트 절연막 과 접촉하는 제1 게이트 전극은 제1 소자 영역의 채널 폭 방향의 제1 게이트 절연막과 접촉하는 제1 소자 영역보다 더 좁은 폭을 갖고, 제2 게이트 절연막과 접촉하는 제2 게이트 전극은 제2 소자 영역의 채널 폭 방향의 제2 게이트 절연막과 접촉하는 제2 소자 영역보다 더 좁은 폭을 갖고, 제1 소자 영역의 단부에서 제1 소자 영역의 채널 폭 방향의 제1 게이트 전극의 단부까지의 수평 거리는 제2 소자 영역의 단부에서 제2 소자 영역의 채널 폭 방향의 제2 게이트 전극의 단부까지의 수평 거리보다 더 작은 반도체 장치.
  7. 제6항에 있어서, 제1 분리 영역과 제1 소자 영역 사이에 형성된 제1 산화막과, 제2 분리 영역 및 제2 소자 영역 사이에 형성된 제2 산화막, 제2 산화막보다 더 얇은 두께를 가진 제1 산화막을 더 포함하는 반도체 장치.
  8. 제6항에 있어서, 제1 소자 영역의 채널 폭 방향의 제1 게이트 절연막의 단부에서 제1 게이트 전극의 단부로부터 제1 게이트 절연막의 막 두께의 수평 거리는 제2 소자 영역의 채널 폭 방향의 제2 게이트 절연막의 단부에서 제2 게이트 전극의 단부로부터 제2 게이트 절연막의 막 두께의 수평 거리보다 더 작은 반도체 장치.
  9. 제6항에 있어서, 제1 게이트 절연막과 반도체 기판 표면 사이의 경계부와 제1 소자 영역의 채널 폭 방향의 제1 게이트 절연막의 단부에서의 수평 방향에 의해 만들어지는 각도는 제2 게이트 절연막과 반도체 기판 사이의 경계부와 제2 소자 영 역의 채널 폭 방향의 제2 게이트 절연막의 단부에서의 수평 방향에 의해 만들어지는 각도보다 더 작은 반도체 장치.
  10. 제6항에 있어서, 제1 게이트 절연막과 제1 게이트 전극 사이의 경계부와 제1 소자 영역의 채널 폭 방향의 제1 게이트 절연막의 단부에서의 수평 방향에 의해 만들어지는 각도는 제2 게이트 절연막과 제2 게이트 전극 사이의 경계부와 제2 소자 영역의 채널 폭 방향의 제2 게이트 절연막의 단부에서의 수평 방향에 의해 만들어지는 각도보다 더 작은 반도체 장치.
  11. 제6항에 있어서, 제1 게이트 전극은 부유 게이트 전극이고, 제어 게이트 전극으로써 작동하는 제2 게이트 전극은 제2 게이트 전극과 제1 게이트 전극 사이에 개재된 절연막을 가진 제1 게이트 전극 상에 형성되는 반도체 장치.
  12. 반도체 장치를 제조하는 방법이며,
    게이트 절연막으로써 작동하는 막과 반도체 기판상에 게이트 전극으로써 작동하는 막을 형성하는 단계와,
    게이트 전극으로써 작동하는 막과 게이트 절연막과 제1 분리 홈을 형성하기 위해 반도체 기판으로써 작동하는 막을 제거하고, 제1 분리 홈을 통해 분리된 제1 게이트 전극과 제1 소자 영역과 제1 게이트 절연막을 형성하는 단계와,
    게이트 전극으로써 작동하는 막과 게이트 절연막과 제2 분리 홈을 형성하기 위한 반도체 기판으로써 작동하는 막을 제거하고, 제2 분리 홈을 통해 분리된 제2 게이트 전극과 제2 소자 영역과 제2 게이트 절연막을 형성하는 단계와,
    제2 소자 영역의 측벽에 제2 산화막을 형성하는 동안 제1 소자 영역의 측벽에 제1 산화막을 형성하는 단계를 포함하고,
    제1 분리 홈은 제2 분리 홈보다 더 좁은 폭을 갖고, 제1 산화막은 제2 산화막보다 더 얇은 두께를 갖는 반도체 장치를 제조하는 방법.
  13. 제12항에 있어서, 제1 게이트 절연막에 접촉하는 제1 게이트 전극은 제1 소자 영역의 채널 폭 방향의 제1 게이트 절연막과 접촉하는 제1 소자 영역보다 더 좁은 폭을 갖고, 제2 게이트 절연막과 접촉하는 제2 게이트 전극은 제2 소자 영역의 채널 폭 방향의 제2 게이트 절연막과 접촉하는 제2 소자 영역보다 더 좁은 폭을 갖는 반도체 장치를 제조하는 방법.
  14. 제12항에 있어서, 제1 및 제2 분리 홈은 동일한 공정을 통해 형성되는 반도체 장치를 제조하는 방법.
  15. 제12항에 있어서, 제1 및 제2 산화막은 동일한 공정을 통해 형성되는 반도체 장치를 제조하는 방법.
  16. 제15항에 있어서, 제1 및 제1 산화막은 라디칼 산소를 포함하는 대기에서 형 성되는 반도체 장치를 제조하는 방법.
  17. 제12항에 있어서, 제1 게이트 전극은 부유 게이트 전극이고, 제어 게이트 전극으로써 작동하는 제2 게이트 전극은 제2 게이트 전극과 제1 게이트 전극 사이에 개재된 절연막을 가진 제1 게이트 전극 상에 형성되는 반도체 장치를 제조하는 방법.
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