JP2002141409A

JP2002141409A - 半導体装置及びその製造方法

Info

Publication number: JP2002141409A
Application number: JP2000333811A
Authority: JP
Inventors: Toshitake Yaegashi; 利武八重樫; Nobutoshi Aoki; 伸俊青木
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2000-10-31
Filing date: 2000-10-31
Publication date: 2002-05-17

Abstract

(57)【要約】【課題】素子分離領域と素子形成領域の界面近傍にお
いて、各種熱処理による拡散領域の不純物濃度の低下を
抑制する半導体装置を提供する。【解決手段】半導体基板１と、半導体基板１の上部に
配置され、半導体素子が形成される複数の素子形成領域
１２と、素子形成領域１２同士を互いに分離するために
半導体基板１に酸化膜１０が埋め込まれた素子分離領域
と、素子形成領域１２と素子分離領域との界面に配置さ
れた酸窒化膜９とを有する。半導体素子が形成される素
子形成領域１２と酸化膜１０が埋め込まれた素子分離領
域との界面に酸窒化膜９が配置される。酸窒化膜９中で
の不純物の拡散は、酸化膜１０に比して小さい。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関わり、特に、微細化が進んだ半導体デバイ
スにおける拡散領域の不純物濃度の低下を抑制すること
ができる半導体装置及びその製造方法に関する。

【０００２】

【従来の技術】微細加工技術の向上により、半導体装置
の高集積化が進み、トランジスタ及びそれらを互いに分
離するための素子分離領域は縮小化の一途をたどってい
る。トランジスタのチャネル及びソース／ドレインなど
の拡散領域は、イオン注入法、熱拡散法などにより半導
体基板の上部に所定濃度の不純物を添加することで形成
される。この不純物は、その後に行われる各種熱処理工
程により拡散してしまう。特に、トランジスタなどが形
成される素子形成領域と素子分離領域の界面近傍の領域
では、拡散領域から素子分離領域へ不純物が拡散した
り、この界面近傍に不純物が偏析したりすることがあ
る。これにより、拡散領域の不純物濃度が設計値よりも
低下してしまう現象が見られる。

【０００３】素子形成領域の大きさが素子分離領域と素
子形成領域の界面近傍で不純物濃度が低下する領域（以
後、「低濃度領域」という）に比して、十分大きい場
合、この不純物濃度の低下はそれほど問題とならない。
しかし、微細化された素子においては、この低濃度領域
が占める割合が増加し、素子特性に影響を及ぼすように
なってきている。

【０００４】

【発明が解決しようとする課題】図１４（ａ）は、ＳＴ
Ｉ（Shallow Trench Isolation）技術により素子分離を
行ったｎ型ＭＯＳトランジスタのチャネル領域における
チャネル幅方向の断面図である。ｐ型のシリコン基板５
１の上部には、ｐ型のウェル領域５３が形成され、ウェ
ル領域５３の上部に、２つの素子分離領域（５９、６
０）が形成されている。図には示さないが、２つの素子
分離領域（５９、６０）の間に挟まれた領域が素子形成
領域であり、その表面付近にｐ型のチャネル領域が形成
される。このチャネル領域の上には、ゲート絶縁膜を介
してポリシリコンゲート電極６１が形成され、ポリシリ
コンゲート電極６１には、素子分離領域（５９、６０）
においてコンタクトプラグ６３が接続されている。素子
分離領域には、シリコン酸化膜６０が埋め込まれてい
る。シリコン酸化膜６０とシリコン基板１との間には、
熱酸化膜５９が形成されている。つまり、素子分離領域
は、シリコン酸化膜６０と熱酸化膜５９から構成されて
いる。チャネル領域形成後の各種熱処理工程により、チ
ャネル領域のｐ型不純物が素子分離領域（５９、６０）
へ拡散し、素子形成領域と素子分離領域の界面近傍の領
域６５の不純物濃度が低下してしまう。これにより、ト
ランジスタのしきい値電圧が低下し、オフリーク電流が
増加するなどの問題が生じる。

【０００５】図１４（ｂ）は、図１４（ａ）に示したＭ
ＯＳトランジスタのソース／ドレイン領域におけるチャ
ネル幅方向の断面図である。チャネル領域と同様に、ソ
ース／ドレイン領域６４においても、各種熱処理工程に
より、素子形成領域と素子分離領域の界面近傍の低濃度
領域６６の不純物濃度が低下してしまう。これにより、
ソース／ドレイン領域の抵抗が増大し、トランジスタの
オン電流が減少してしまうなどの問題が生じる。

【０００６】本発明はこのような従来技術の問題点を解
決するために成されたものであり、その目的は、素子分
離領域と素子形成領域の界面近傍において、各種熱処理
による拡散領域の不純物濃度の低下を抑制する半導体装
置及びその製造方法を提供することである。

【０００７】

【課題を解決するための手段】上記目的を達成するた
め、本発明の第１の特徴は、半導体基板と、半導体基板
の上部に配置され、半導体素子が形成される複数の素子
形成領域と、素子形成領域同士を互いに分離するために
半導体基板に酸化膜が埋め込まれた素子分離領域と、素
子形成領域と素子分離領域との界面に配置された酸窒化
膜とを有する半導体装置であることである。

【０００８】本発明の第１の特徴によれば、酸窒化膜
は、不純物が各拡散領域から素子分離領域へ拡散するこ
とを防止する。従って、チャネル領域の不純物濃度の低
下によるしきい値電圧の低下、或いはソース／ドレイン
領域の不純物濃度の低下によるオン電流の減少などの素
子特性の低下を抑制することができる。

【０００９】本発明の第２の特徴は、（１）半導体基板
上の半導体素子が形成される素子形成領域に選択的に耐
エッチング膜を形成する第１工程と、（２）耐エッチン
グ膜をマスクとして半導体基板を選択的にエッチングし
て、溝を形成する第２工程と、（３）少なくとも溝の側
面に酸窒化膜を形成する第３工程と、（４）溝の内部に
酸化膜を形成する第４工程と、（５）素子形成領域に半
導体素子を構成する各拡散領域を形成する第５工程とを
少なくとも具備する半導体装置の製造方法であることで
ある。

【００１０】本発明の第２の特徴によれば、半導体素子
が形成される素子形成領域と酸化膜が埋め込まれた素子
分離領域との界面に酸窒化膜を配置することができる。

【００１１】

【発明の実施の形態】（第１の実施の形態）以下図面を
参照して、本発明の実施の形態を説明する。図面の記載
において同一あるいは類似部分には同一あるいは類似な
符号を付している。ただし、図面は模式的なものであ
り、層の厚みと幅との関係、各層の厚みの比率などは現
実のものとは異なることに留意すべきである。また、図
面の相互間においても互いの寸法の関係や比率が異なる
部分が含まれていることはもちろんである。

【００１２】図１（ａ）は、本発明の第１の実施の形態
に係る半導体装置の構成を示す断面図である。第１の実
施の形態に係る半導体装置は、ｐ型のチャネル領域３０
とｎ型のソース／ドレイン領域と、ゲート絶縁膜４と、
ゲート電極膜（５、１１）とを有するｎ型のＭＯＳトラ
ンジスタである。図１（ａ）は、ｎ型のＭＯＳトランジ
スタのチャネル領域におけるチャネル幅方向の断面図で
ある。

【００１３】ｐ型の不純物が添加されたシリコン基板１
の上部には、基板１に比して高濃度のｐ型不純物が添加
されたウェル領域３が配置されている。ウェル領域３の
上部には素子分離領域を構成する２つのシリコン酸化膜
１０が所定の間隔を置いて配置されている。２つのシリ
コン酸化膜１０の間のウェル領域３の上部にｐ型のチャ
ネル領域３０が配置されている。チャネル領域３０にも
ボロン（Ｂ）などのｐ型の不純物が添加されている。シ
リコン酸化膜１０とウェル領域３との間にはシリコン酸
窒化膜９が配置されている。チャネル領域３０の上には
ゲート絶縁膜（ゲート酸化膜）４が配置されている。ゲ
ート酸化膜４の上には、第１のゲート電極膜５が配置さ
れ、その上に第２のゲート電極膜１１が配置されてい
る。シリコン酸化膜１０及びシリコン酸窒化膜９の一部
は、ウェル領域３の上に張り出して配置されている。ゲ
ート絶縁膜４と第１のゲート電極膜５の側面は、シリコ
ン酸窒化膜９に接している。第２のゲート電極膜１１の
一部は、シリコン酸化膜１０の上に配置され、シリコン
酸化膜１０の上において、第２のゲート電極膜１１にコ
ンタクトプラグ１３が接続されている。

【００１４】図１（ｂ）は、図１（ａ）に示したｎ型の
ＭＯＳトランジスタの構成を示す平面図である。図１
（ｂ）に示すように、シリコン酸化膜１０で囲まれた領
域に、シリコン酸窒化膜９を介して、チャネル領域３
０、ソース／ドレイン領域とから成る素子形成領域が配
置されている。チャネル領域３０の部分には、その上に
配置されている第２のゲート電極膜１１を示している。
コンタクトプラグ１３は第２のゲート電極膜１１に接続
されている。また、ソース領域及びドレイン領域には、
リン（Ｐ）、砒素（Ａｓ）などのｎ型の不純物が添加さ
れ、それぞれコンタクトプラグ１３が接続されている。
図１（ａ）の断面図は、図１（ｂ）のＡ−Ａ’切断面に
沿った断面図である。図２は、図１（ｂ）のＢ−Ｂ'切
断面に沿った、ソース領域におけるチャネル幅方向の断
面図である。図２に示すように、ウェル領域３の上部に
ｎ型のソース領域１４が形成されている。

【００１５】次に、図１及び図２に示したＭＯＳトラン
ジスタの製造方法を、図３乃至図５を参照して説明す
る。図３は、ＭＯＳトランジスタの製造方法を示すフロ
ーチャートである。図４及び図５の各図は、ＭＯＳトラ
ンジスタの製造方法における主要な製造工程を示す工程
断面図である。図４及び図５の各図は、図１（ｂ）のＡ
−Ａ’切断面における工程断面図を示す。

【００１６】（イ）まず、ｐ型不純物が添加されたシリ
コン基板１を用意する。熱酸化処理により、その表面に
バッファ酸化膜２を形成する。ウェル領域３が形成され
る領域に窓を有するレジストパターンを形成する。ステ
ップＳ０１において、このレジストパターンをマスクと
して、イオン注入法によりボロン（Ｂ）などのｐ型不純
物イオンを選択的にシリコン基板１に注入して、ウェル
領域３、チャネル領域３０を形成する。以上の工程が終
了した状態を図４（ａ）に示す。

【００１７】（ロ）次に、バッファ酸化膜２を除去す
る。ステップＳ０２において、熱酸化処理によりゲート
絶縁膜４を形成し、ＣＶＤ法によりポリシリコン膜から
成る第１のゲート電極膜５を形成する。ＣＶＤ法により
シリコン窒化膜６を形成する。フォトリソグラフィ法に
より、素子分離領域２８が形成される領域に窓を有する
レジストパターン７を形成する。以上の工程が終了した
状態を図４（ｂ）に示す。

【００１８】（ハ）次に、ステップＳ０３において、レ
ジストパターン７をマスクとして、ＲＩＥ法により耐エ
ッチング膜（シリコン窒化膜）６を選択的に除去する。
シリコン窒化膜６をマスクとして、ＲＩＥ法により第１
のゲート電極膜５及びゲート絶縁膜４を選択的に除去す
る。さらに、ステップＳ０４において、シリコン窒化膜
６をマスクとして、ＲＩＥ法によりシリコン基板１をエ
ッチングして、素子分離領域２８が形成される領域に溝
８を形成する。以上の工程が終了した状態を図５（ａ）
に示す。

【００１９】（ニ）次に、熱酸化処理により溝８の表面
にシリコン酸化膜を形成する。ステップＳ０５におい
て、窒素（Ｎ）／酸素（Ｏ）系ガスの雰囲気において加
熱してシリコン酸化膜に窒素を添加することで、シリコ
ン酸窒化膜９を溝８の表面に形成する。シリコン酸窒化
膜９の膜厚は、２ｎｍ乃至１０ｎｍが望ましい。なお、
ＮＯ系ガスとして、Ｎ_２Ｏガス、ＮＯガス、ＮＯ_２ガス
などを使用することができる。ＣＶＤ法により半導体基
板１全面にシリコン酸化膜１０を堆積する。ＣＭＰ（化
学的機械的研磨：Chemical Mechanical Polishing）な
どの平坦化処理により、シリコン窒化膜６が表出するま
でシリコン酸化膜１０を除去する。ステップＳ０６にお
いて溝８の内部にシリコン酸化膜１０が埋め込まれる。
シリコン窒化膜６を除去する。以上の工程が終了した状
態を図５（ｂ）に示す。

【００２０】（ホ）次に、ＣＶＤ法により、半導体基板
１全面にポリシリコン膜から成る第２のゲート電極膜１
１を形成する。フォトリソグラフィ法によりゲート電極
を形成する領域に選択的にレジストパターンを形成す
る。ステップＳ０７において、このレジストパターンを
マスクとして、ＲＩＥ法により第２のゲート電極膜１１
及び第１のゲート電極膜５を選択的に除去することで、
第１及び第２のゲート電極膜（５、１１）をパターニン
グする。ステップＳ０８において、イオン注入法によ
り、第１及び第２のゲート電極膜（５、１１）をマスク
として、ウェル領域３にｎ型の不純物イオンを注入する
ことで、ソース／ドレイン領域を形成する。

【００２１】（へ）最後に、ＣＶＤ法によりシリコン酸
化膜などの層間絶縁膜を半導体基板１全面に形成する。
リソグラフィ法及びＲＩＥ法を用いて、第２のゲート電
極膜１１上の層間絶縁膜にコンタクトホールを形成し、
コンタクトプラグ１３をコンタクトホール内に埋め込
む。以上の工程を経て、図１及び図２に示すｎ型のＭＯ
Ｓトランジスタを製造することができる。

【００２２】以上説明したように、本発明の第１の実施
の形態によれば、ｎ型のＭＯＳトランジスタが形成され
る素子形成領域とシリコン酸化膜１０が埋め込まれた素
子分離領域との界面にシリコン酸窒化膜９を配置するこ
とができる。また、シリコン酸窒化膜９中での不純物の
拡散は、シリコン酸化膜１０に比して小さい。よって、
チャネル領域３０、ソース／ドレイン領域１４などの各
拡散領域を形成した後のさまざまな熱処理工程におい
て、各拡散領域（１４、３０）に添加された不純物が、
素子分離領域のシリコン酸化膜１０の中へ拡散したり、
素子形成領域と素子分離領域との界面近傍に偏析するこ
とが抑制される。つまり、シリコン酸窒化膜９は、不純
物が各拡散領域（１４、３０）から素子分離領域へ拡散
することを防止する。従って、チャネル領域３０の不純
物濃度の低下によるしきい値電圧の低下、或いはソース
／ドレイン領域１４の不純物濃度の低下によるオン電流
の減少などの素子特性の低下を抑制することができる。

【００２３】なお、第１の実施の形態においては、ゲー
ト絶縁膜４として熱酸化処理により形成されたシリコン
酸化膜を用いた場合について説明したが、本発明はこれ
に限定されるわけではない。シリコンの中に酸素と窒素
が添加されたシリコン酸窒化膜（ゲート酸窒化膜）を用
いても構わない。素子分離領域と素子形成領域間のシリ
コン酸窒化膜９を形成する際に生じるゲート絶縁膜の汚
染その他の副作用を防止することができる。勿論、この
ゲート酸窒化膜は、シリコン酸窒化膜９と同様な製造方
法により形成することができる。

【００２４】また、ステップＳ０５において、Ｎ／Ｏ系
ガスの雰囲気において加熱してシリコン酸化膜に窒素を
添加することで、シリコン酸窒化膜９を溝８の表面に形
成したが、本発明はこれに限定されるわけではない。半
導体基板１に対して斜め方向に窒素イオンをイオン注入
することで、溝８の側面に形成されたシリコン酸化膜に
窒素を注入することで、シリコン酸窒化膜９を溝８の側
面にのみ形成しても構わない。半導体素子の各拡散領域
（１４、３０）と素子分離領域との界面にシリコン酸窒
化膜９を形成することができる。また、Ｎ／Ｏ系ガスの
代わりにアンモニアガス（ＮＨ_４ガス）を用いても構わ
ない。

【００２５】図１３は、同一の製造条件において、チャ
ネル幅が異なるＭＯＳトランジスタを試作し、各トラン
ジスタについてソース／ドレイン領域のシート抵抗値を
調べた結果を示すグラフである。ソース／ドレイン領域
に添加された不純物はリンであり、イオン注入時の加速
電圧は１５ｋｅＶ、ドーズ量は３．０×１０^１３／ｃｍ
^−２である。図１３に示すように、チャネル幅が１μｍ
を境にそれよりも狭くなると、ソース／ドレイン領域の
シート抵抗値が増加し始める。また、シート抵抗の値増
加率は、チャネル幅が０．４μｍよりも狭くなるとさら
に高くなる。従って、チャネル領域、ソース／ドレイン
領域などの各拡散領域の幅、或いは素子形成領域自体の
幅は１μｍ以下であることが望ましく、さらに望ましく
は、０．４μｍ以下であることである。フラッシュメモ
リなどの微細化が進んだメモリデバイスにおいて、拡散
領域に対して不純物濃度が低下してしまう惧れがある領
域が占める割合が増加してしまうが、酸窒化膜により不
純物濃度の低下を抑制することで、素子特性の低下を抑
制する効果がより増す。

【００２６】（第２の実施の形態）本発明の第２の実施
の形態においては、素子形成領域及び素子分離領域の微
細化が進んだＤＲＡＭ、フラッシュ・メモリなどのメモ
リデバイスの中で、２重ゲート構造を有するＮＡＮＤ型
不揮発性半導体メモリを例にとり説明する。

【００２７】図６（ａ）は、本発明の第２の実施の形態
に係るＮＡＮＤ型不揮発性半導体メモリのチャネル領域
におけるチャネル幅方向の構成を示す断面図である。Ｎ
ＡＮＤ型不揮発性半導体メモリは、ｐ型のチャネル領域
３１とｎ型のソース／ドレイン領域と、ゲート酸化膜４
と、浮遊ゲート電極膜（２６、１５）と、酸化膜／窒化
膜／酸化膜の積層膜（ＯＮＯ膜）１７と、制御ゲート電
極膜１８とを有する。

【００２８】ｐ型の不純物が添加されたシリコン基板１
の上部には、ｐ型のウェル領域３が配置されている。ウ
ェル領域３の上部には素子分離領域を構成する４つのシ
リコン酸化膜１０が所定の間隔を置いて配置されてい
る。４つのシリコン酸化膜１０の間のウェル領域３の上
部にｐ型のチャネル領域３１が配置されている。チャネ
ル領域３１にもボロン（Ｂ）などのｐ型の不純物が添加
されている。シリコン酸化膜１０とウェル領域３との間
にはシリコン酸窒化膜９が配置されている。チャネル領
域３１の上にはゲート酸化膜４が配置されている。ゲー
ト酸化膜４の上には、第１の浮遊ゲート電極膜２６が配
置され、その上に第２のゲ浮遊ゲート電極膜１５が配置
されている。シリコン酸化膜１０及びシリコン酸窒化膜
９の一部は、ウェル領域３の上に張り出して配置されて
いる。ゲート絶縁膜４と第１の浮遊ゲート電極膜２６の
側面は、シリコン酸窒化膜９に接している。第２のゲー
ト電極膜１５の一部は、シリコン酸化膜１０の上に配置
されている。第２の浮遊ゲート電極膜１５及びシリコン
酸化膜１０の上には、ＯＮＯ膜１７が配置されている。
ＯＮＯ膜１７の上には制御ゲート電極膜１８が配置され
てる。

【００２９】図６（ｂ）は、図６（ａ）に示したＮＡＮ
Ｄ型不揮発性半導体メモリの構成を示す平面図である。
図６（ｂ）に示すように、複数の帯状のシリコン酸化膜
１０、及び複数の帯状の制御ゲート電極膜１８は、互い
が垂直に交わるようにそれぞれ配置されている。隣接す
るシリコン酸化膜１０間には帯状の素子形成領域が配置
されている。素子形成領域のうち制御ゲート電極１８と
交差する部分に、チャネル領域３１、ゲート酸化膜４、
浮遊ゲート電極膜（２６、１５）が配置されている。一
方、素子形成領域のうち制御ゲート電極１８と交差しな
い部分に、ソース／ドレイン領域が配置されている。ソ
ース領域及びドレイン領域には、リン（Ｐ）、砒素（Ａ
ｓ）などのｎ型の不純物が添加されている。図６（ａ）
の断面図は、図６（ｂ）のＣ−Ｃ’切断面に沿った断面
図である。図７は、図６（ｂ）のＤ−Ｄ'切断面に沿っ
た、ソース領域におけるチャネル幅方向の断面図であ
る。図７に示すように、ウェル領域３の上部にｎ型のソ
ース領域１４が形成されている。その他の構成は、図７
（ａ）と同じである。

【００３０】次に、図６及び図７に示したＭＯＳトラン
ジスタの製造方法を、図８及び図９を参照して説明す
る。図８及び図９の各図は、ＮＡＮＤ型不揮発性半導体
メモリの製造方法における主要な製造工程を示す工程断
面図である。図８及び図９の各図は、図６（ｂ）のＣ−
Ｃ’切断面における工程断面図を示す。なお、製造方法
を示すフローチャートは、第１の実施の形態と同様に図
３に従う。

【００３１】（イ）まず、ｐ型のシリコン基板１を用意
する。熱酸化処理により、その表面にバッファ酸化膜を
形成する。ステップＳ０１において、イオン注入法によ
りボロン（Ｂ）などのｐ型不純物イオンをウェル領域３
及びチャネル領域３１が形成される領域に注入して、ウ
ェル領域３及びチャネル領域３１を形成する。次に、バ
ッファ酸化膜を除去する。ステップＳ０２において、ゲ
ート絶縁膜４を形成し、ＣＶＤ法によりポリシリコン膜
から成る第１の浮遊ゲート電極膜２６を形成する。シリ
コン窒化膜６を形成する。

【００３２】次に、ステップＳ０３において、素子分離
領域２８が形成される領域に窓を有するレジストパター
ンをマスクとして、耐エッチング膜（シリコン窒化膜）
６を選択的に除去する。シリコン窒化膜６をマスクとし
て、第１の浮遊ゲート電極膜２６及びゲート酸化膜４を
選択的に除去する。さらに、ステップＳ０４において、
シリコン窒化膜６をマスクとして、シリコン基板１をエ
ッチングすることで、素子分離領域２８が形成される領
域に溝８を形成する。以上の工程が終了した状態を図８
（ａ）に示す。

【００３３】（ロ）次に、熱酸化処理により溝８の表面
にシリコン酸化膜を形成する。ステップＳ０５におい
て、Ｎ_２Ｏガス、ＮＯガス、ＮＯ_２ガスなどのＮ／Ｏ系
ガスの雰囲気において加熱してシリコン酸化膜に窒素を
添加することで、シリコン酸窒化膜９を溝８の表面に形
成する。半導体基板１全面にシリコン酸化膜１０を堆積
し、平坦化処理により、シリコン窒化膜６が表出するま
でシリコン酸化膜１０を除去する。ステップＳ０６にお
いて溝８の内部にシリコン酸化膜１０が埋め込まれる。
シリコン窒化膜６を除去する。以上の工程が終了した状
態を図８（ｂ）に示す。

【００３４】（ハ）次に、ＣＶＤ法により、半導体基板
１全面にポリシリコン膜から成る第２の浮遊ゲート電極
膜１５を形成する。フォトリソグラフィ法により浮遊ゲ
ート電極膜を形成する領域に選択的にレジストパターン
を形成する。ステップＳ０７において、このレジストパ
ターンをマスクとして、ＲＩＥ法により第２の浮遊ゲー
ト電極膜１５及び第１のゲート電極膜２６を選択的に除
去することで、第１及び第２のゲート電極膜（２６、１
５）をパターニングする。ステップＳ０８において、イ
オン注入法により、第１及び第２のゲート電極膜（５、
１１）をマスクとして、ウェル領域３にｎ型の不純物イ
オンを注入することで、ソース／ドレイン領域を形成す
る。以上の工程が終了した状態を図８（ｃ）に示す。

【００３５】（ニ）次に、ＣＶＤ法により半導体基板１
全面にＯＮＯ膜を形成し、ポリシリコン膜／タングステ
ンシリサイド膜（ＷＳｉ膜）から成る制御ゲート電極膜
１８を形成する。制御ゲート電極加工用のエッチングマ
スクとなるシリコン窒化膜を形成する。制御ゲート電極
１８を形成したい領域に選択的にレジストパターンを形
成し、これをマスクとしてシリコン窒化膜を選択的に除
去する。シリコン窒化膜をエッチングマスクとして、制
御ゲート電極膜１８をパターニングする。

【００３６】最後に、層間絶縁膜を半導体基板１全面に
形成する。リソグラフィ法及びＲＩＥ法を用いて、コン
タクトホールを形成し、コンタクトプラグ１３をコンタ
クトホール内に埋め込む。以上の工程を経て、図６及び
図７に示すＮＡＮＤ型不揮発性半導体メモリを製造する
ことができる。

【００３７】以上説明したように、本発明の第２の実施
の形態によれば、ＮＡＮＤ型不揮発性半導体メモリのメ
モリセルが形成される素子形成領域とシリコン酸化膜１
０が埋め込まれた素子分離領域との界面にシリコン酸窒
化膜９を配置することができる。また、シリコン酸窒化
膜９中での不純物の拡散は、シリコン酸化膜１０に比し
て小さい。よって、チャネル領域３１、ソース／ドレイ
ン領域１４などの各拡散領域を形成した後のさまざまな
熱処理工程において、各拡散領域（１４、３１）に添加
された不純物が、素子分離領域のシリコン酸化膜１０の
中へ拡散したり、素子形成領域と素子分離領域との界面
近傍に偏析することが抑制される。つまり、シリコン酸
窒化膜９は、不純物が各拡散領域（１４、３１）から素
子分離領域へ拡散することを防止する。従って、チャネ
ル領域３１の不純物濃度の低下によるしきい値電圧の低
下、或いはソース／ドレイン領域１４の不純物濃度の低
下によるオン電流の減少などの素子特性の低下を抑制す
ることができる。

【００３８】なお、第２の実施の形態においても、ゲー
ト絶縁膜４として熱酸化処理により形成されたシリコン
酸化膜を用いた場合について説明したが、本発明はこれ
に限定されるわけではない。シリコンの中に酸素と窒素
が添加されたシリコン酸窒化膜（ゲート酸窒化膜）を用
いても構わない。素子分離領域と素子形成領域間のシリ
コン酸窒化膜９を形成する際に生じるゲート絶縁膜の汚
染その他の副作用を防止することができる。勿論、この
ゲート酸窒化膜は、シリコン酸窒化膜９と同様な製造方
法により形成することができる。

【００３９】また、ステップＳ０５において、Ｎ／Ｏ系
ガスの雰囲気において加熱してシリコン酸化膜に窒素を
添加することで、シリコン酸窒化膜９を溝８の表面に形
成したが、本発明はこれに限定されるわけではない。半
導体基板１に対して斜め方向に窒素イオンをイオン注入
することで、溝８の側面に形成されたシリコン酸化膜に
窒素を添加することで、シリコン酸窒化膜９を溝８の側
面にのみ形成しても構わない。半導体素子の各拡散領域
（１４、３１）と素子分離領域との界面にシリコン酸窒
化膜９を形成することができる。

【００４０】（第３の実施の形態）第１及び第２の実施
の形態で示した半導体装置の製造方法では、まず、ウェ
ル領域３及びゲート酸化膜４を形成し、その後、シリコ
ン酸窒化膜９及び素子分離領域を構成するシリコン酸化
膜１０を形成していた。しかし、本発明はこれに限定さ
れるわけではなく、この順番を入れ替えて実施しても構
わない。第３の実施の形態では、第１の実施の形態で示
したｎ型のＭＯＳトランジスタについて、上記の順番を
入れ替えた実施例を示す。

【００４１】図９（ａ）は、本発明の第３の実施の形態
に係るｎ型のＭＯＳトランジスタのチャネル領域におけ
るチャネル幅方向の構成を示す断面図である。第３の実
施の形態に係るｎ型のＭＯＳトランジスタは、ｐ型のチ
ャネル領域３０とｎ型のソース／ドレイン領域と、ゲー
ト酸化膜４と、ゲート電極膜２５とを有する。図１
（ａ）に示したＭＯＳトランジスタに比して、ウェル領
域２３の形状、及びゲート電極膜２５の構成が異なる
が、他の構成要素は同一であるため説明を省略する。ウ
ェル領域２３は、シリコン酸窒化膜９及びシリコン酸化
膜１０が形成された後に形成されるため、その底面は、
図１（ａ）に示すウェル領域３のように平坦にはなら
ず、素子分離領域にも素子形成領域の方が低く形成され
ている。一方、ゲート電極膜２５も、シリコン酸窒化膜
９及びシリコン酸化膜１０が形成された後に形成される
ため、その構成は、図１（ａ）に示す第１及び第２のゲ
ート電極膜の２層構造ではなく１層構造である。

【００４２】図９（ｂ）は、図９（ａ）に示したｎ型の
ＭＯＳトランジスタの構成を示す平面図である。図９
（ｂ）に示すように、シリコン酸化膜１０で囲まれた領
域に、シリコン酸窒化膜９を介して、チャネル領域３
０、ソース／ドレイン領域とから成る素子形成領域が配
置されている。チャネル領域３０の部分には、その上に
配置されているゲート電極膜２５を示している。ソース
領域及びドレイン領域には、リン（Ｐ）、砒素（Ａｓ）
などのｎ型の不純物が添加されている。図９（ａ）の断
面図は、図９（ｂ）のＥ−Ｅ’切断面に沿った断面図で
ある。図１０は、図９（ｂ）のＦ−Ｆ'切断面に沿っ
た、ソース領域１４におけるチャネル幅方向の断面図で
ある。図１０に示すように、ウェル領域２３の上部にｎ
型のソース領域１４が形成されている。

【００４３】次に、図９及び図１０に示したＭＯＳトラ
ンジスタの製造方法を、図１１及び図１２を参照して説
明する。図１１は、ＭＯＳトランジスタの製造方法を示
すフローチャートである。図１２の各図は、ＭＯＳトラ
ンジスタの製造方法における主要な製造工程を示す工程
断面図である。図１２の各図は、図９（ｂ）のＥ−Ｅ’
切断面における工程断面図を示す。

【００４４】（イ）まず、ｐ型不純物が添加されたシリ
コン基板１を用意する。熱酸化処理により、その表面に
バッファ酸化膜２０を形成する。ＣＶＤ法によりシリコ
ン窒化膜２１を形成する。フォトリソグラフィ法によ
り、素子分離領域２８が形成される領域に窓を有するレ
ジストパターン２２を形成する。以上の工程が終了した
状態を図１２（ａ）に示す。

【００４５】（ロ）次に、ステップＳ０３において、レ
ジストパターン２２をマスクとして、ＲＩＥ法により耐
エッチング膜（シリコン窒化膜）２１を選択的に除去す
る。シリコン窒化膜２１をマスクとして、ＲＩＥ法によ
りバッファ絶縁膜２０を選択的に除去する。さらに、ス
テップＳ０４において、シリコン窒化膜２１をマスクと
して、ＲＩＥ法によりシリコン基板１をエッチングし
て、素子分離領域２８が形成される領域に溝８を形成す
る。以上の工程が終了した状態を図１２（ｂ）に示す。

【００４６】（ハ）次に、熱酸化処理により溝８の表面
にシリコン酸化膜を形成する。ステップＳ０５におい
て、Ｎ_２Ｏガス、ＮＯガス、ＮＯ_２ガスなどのＮ／Ｏ系
ガスの雰囲気において加熱してシリコン酸化膜に窒素を
添加することで、シリコン酸窒化膜９を溝８の表面に形
成する。ＣＶＤ法により半導体基板１全面にシリコン酸
化膜１０を堆積する。ＣＭＰなどの平坦化処理により、
シリコン窒化膜２１が表出するまでシリコン酸化膜１０
を除去する。ステップＳ０６において溝８の内部にシリ
コン酸化膜１０が埋め込まれる。

【００４７】次に、ステップＳ０１において、イオン注
入法によりボロン（Ｂ）などのｐ型不純物イオンをバッ
ファ酸化膜２０を介してシリコン基板１に注入して、ウ
ェル領域２３及びチャネル領域３０を形成する。シリコ
ン窒化膜６を除去する。以上の工程が終了した状態を図
１２（ｃ）に示す。

【００４８】（ニ）次に、バッファ酸化膜２０を除去す
る。ステップＳ０２において、熱酸化処理によりゲート
酸化膜２４を形成し、ＣＶＤ法によりポリシリコン膜か
ら成るゲート電極膜２５を形成する。

【００４９】（ホ）次に、フォトリソグラフィ法により
ゲート電極を形成する領域に選択的にレジストパターン
を形成する。ステップＳ０７において、このレジストパ
ターンをマスクとして、ＲＩＥ法によりゲート電極膜２
５を選択的に除去することで、ゲート電極膜２５をパタ
ーニングする。ステップＳ０８において、イオン注入法
により、ゲート電極膜２５をマスクとして、ウェル領域
２３にｎ型の不純物イオンを注入することで、ソース／
ドレイン領域を形成する。

【００５０】（へ）最後に、層間絶縁膜を半導体基板１
全面に形成する。層間絶縁膜にコンタクトホールを形成
し、コンタクトプラグ１３をコンタクトホール内に埋め
込む。以上の工程を経て、図９及び図１０に示すｎ型の
ＭＯＳトランジスタを製造することができる。

【００５１】以上説明したように、シリコン酸窒化膜９
及び素子分離領域を構成するシリコン酸化膜１０を形成
し、その後、ウェル領域３及びゲート酸化膜４を形成し
ても、第１の実施の形態で示した構造と同一構造を有す
るＭＯＳトランジスタを製造することができ、同様な作
用効果を得ることができる。

【００５２】なお、本発明に係る「半導体基板」は、単
結晶のシリコン、ガリウム砒素などからなる半導体基板
を示すだけでなく、半導体基板上に酸化膜などの絶縁物
を介して単結晶半導体層が形成されたＳＯＩ（Silicon
On Insulator）基板、及びサファイア基板上に単結晶半
導体層がエピ成長されたＳＯＳ（Silicon On Sapphir
e）基板をも含む。

【００５３】また、「素子形成領域」には、電界効果ト
ランジスタ（ＦＥＴ）、バイポーラトランジスタ、ダイ
オード、キャパシタ、拡散抵抗、などの複数の半導体素
子が形成される。これらの半導体素子は、チャネル領
域、ソース／ドレイン領域、或いはエミッタ／ベース／
コレクタ領域などのｎ型或いはｐ型の不純物がそれぞれ
異なる濃度で添加された拡散領域を有する。

【００５４】従って、「素子形成領域と素子分離領域と
の界面」は、基板の上部に配置された半導体素子の各拡
散領域と素子分離領域との界面を示し、具体的には、チ
ャネル領域、ソース／ドレイン領域或いはエミッタ／ベ
ース／コレクタ領域と素子分離領域に埋め込まれた酸化
膜との界面を示す。「この界面に配置された酸窒化膜」
は、シリコンなどの半導体中に酸素及び窒素が添加され
た非結晶或いは多結晶状態の絶縁膜であり、不純物が拡
散する速度が、シリコンなどの半導体中に酸素のみが添
加された酸化膜に比して遅いことを特徴とする膜であ
る。酸窒化膜中の窒素の割合は、通常１０％程度或いは
それ以下であるが、特に限定されるものではない。

【００５５】本発明の実施の形態において、チャネル領
域、ソース／ドレイン領域などの各拡散領域の幅、或い
は素子形成領域自体の幅は０．４μｍ以下であることが
望ましい。フラッシュメモリなどの微細化が進んだメモ
リデバイスにおいて、拡散領域に対して不純物濃度が低
下してしまう惧れがある領域が占める割合が増加してし
まうが、酸窒化膜により不純物濃度の低下を抑制するこ
とで、素子特性の低下を抑制する効果がより増す。

【００５６】また、酸窒化膜は、半導体基板と素子分離
領域との界面に配置されていることが望ましい。素子形
成領域は、チャネル、ソース／ドレイン或いはエミッタ
／ベース／コレクタ領域などの各拡散領域により構成さ
れているが、これらの各拡散領域と素子分離領域との界
面のみならず、ウェル領域などをさらに含む半導体基板
と素子分離領域との界面に酸窒化膜が配置されることが
望ましい。より安易な方法により酸窒化膜を形成するこ
とができるため、製造工程を削減し、製造コストの低
減、製造効率の向上などが実現される。また、半導体素
子はゲート絶縁膜を有するＭＯＳ型トランジスタであ
り、このゲート絶縁膜は、酸窒化物で構成されているこ
とが望ましい。酸窒化膜を形成する際に、ゲート絶縁膜
は汚染、その他の副作用を酸窒化膜から受けにくくな
る。

【００５７】また、溝の表面に酸窒化膜を形成するに
は、以下のようにすればよい。即ち、まず、溝の表面に
酸化膜を形成する。そして、窒素／酸素系ガスの雰囲気
における加熱処理を行うことで、溝の表面に形成された
酸化膜に窒素を添加すればよい。或いは、溝の側面にの
み酸窒化膜を形成するには、以下のようにすればよい。
即ち、まず、溝の表面に酸化膜を形成する。そして、半
導体基板に対して斜め方向に窒素イオンをイオン注入す
ることで、溝の側面に形成された酸化膜に窒素を添加す
ればよい。

【００５８】また、酸窒化膜の窒素は、酸化膜の表出面
から内部へ添加されていく。従って、酸化膜の膜厚を厚
くして十分な窒素の添加を行わない場合、酸化膜の表出
面近傍にのみ窒素が添加され、半導体基板と酸窒化膜と
の間に窒素が添加されない酸化膜が形成されてしまう。
一方、熱酸化処理により酸化膜を形成する場合におい
て、熱酸化膜の膜厚を薄く形成してしまうと、ＲＩＥ法
などにより溝を形成するときに生じた半導体基板の損傷
を回復することが困難になってしまう。以上の考察か
ら、酸窒化膜の膜厚は、２ｎｍ〜１０ｎｍ程度であるこ
とが望ましい。

【００５９】

【発明の効果】以上説明したように本発明によれば、素
子分離領域と素子形成領域の界面近傍において、各種熱
処理による拡散領域の不純物濃度の低下を抑制する半導
体装置及びその製造方法を提供することができる。

【図面の簡単な説明】

【図１】図１（ａ）は、本発明の第１の実施の形態に係
るＭＯＳトランジスタのチャネル領域におけるチャネル
幅方向の構成を示す断面図である。図１（ｂ）は、図１
（ａ）に示したＭＯＳトランジスタの平面図である。

【図２】図１（ａ）に示したＭＯＳトランジスタのソー
ス域におけるチャネル幅方向の構成を示す、図１（ｂ）
のＢ−Ｂ'切断面に沿った断面図である。

【図３】本発明の第１及び第２の実施の形態に係る半導
体装置の製造方法を示すフローチャートである。

【図４】図４（ａ）及び図４（ｂ）は、本発明の第１の
実施の形態に係るＭＯＳトランジスタの製造方法におけ
る主要な製造工程を示す工程断面図である（その１）。

【図５】図５（ａ）及び図５（ｂ）は、本発明の第１の
実施の形態に係るＭＯＳトランジスタの製造方法におけ
る主要な製造工程を示す工程断面図である（その２）。

【図６】図６（ａ）は、本発明の第２の実施の形態に係
るＮＡＮＤ型不揮発性半導体メモリのチャネル領域にお
けるチャネル幅方向の構成を示す断面図である。図６
（ｂ）は、図６（ａ）に示したＮＡＮＤ型不揮発性半導
体メモリの平面図である。

【図７】図６（ａ）に示したＮＡＮＤ型不揮発性半導体
メモリのソース域におけるチャネル幅方向の構成を示
す、図６（ｂ）のＢ−Ｂ'切断面に沿った断面図であ
る。

【図８】図８（ａ）乃至図８（ｃ）は、本発明の第２の
実施の形態に係るＮＡＮＤ型不揮発性半導体メモリの製
造方法における主要な製造工程を示す工程断面図であ
る。

【図９】図９（ａ）は、本発明の第３の実施の形態に係
るＭＯＳトランジスタのチャネル領域におけるチャネル
幅方向の構成を示す断面図である。図９（ｂ）は、図９
（ａ）に示したＭＯＳトランジスタの平面図である。

【図１０】図９（ａ）に示したＭＯＳトランジスタのソ
ース域におけるチャネル幅方向の構成を示す、図９
（ｂ）のＢ−Ｂ'切断面に沿った断面図である。

【図１１】本発明の第３の実施の形態に係るＭＯＳトラ
ンジスタの製造方法を示すフローチャートである。

【図１２】図１２（ａ）乃至図１２（ｄ）は、本発明の
第３の実施の形態に係るＭＯＳトランジスタの製造方法
における主要な製造工程を示す工程断面図である。

【図１３】チャネル領域のシート抵抗に対するチャネル
幅の依存性を示すグラフである。

【図１４】図１４（ａ）は、従来技術に係わるＭＯＳト
ランジスタのチャネル領域におけるチャネル幅方向の構
成を示す断面図である。図１４（ｂ）は、従来技術に係
わるＭＯＳトランジスタのソース領域におけるチャネル
幅方向の構成を示す断面図である。

【符号の説明】

１シリコン基板２、２０バッファ酸化膜３、２３ウェル領域４ゲート酸化膜５第１のゲート電極膜６、２１シリコン窒化膜７、２２レジストパターン８溝９シリコン酸窒化膜１０シリコン酸化膜１１第２のゲート電極膜１２素子形成領域１３コンタクトプラグ１４ソース領域１５第２の浮遊ゲート電極膜１７ＯＮＯ膜１８制御ゲート電極膜２５ゲート電極膜２６第１の浮遊ゲート電極膜２８素子分離領域３０、３１チャネル領域

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Claims

【特許請求の範囲】

【請求項１】半導体基板と、前記半導体基板の上部に配置され、半導体素子が形成さ
れる複数の素子形成領域と、前記素子形成領域同士を互いに分離するために前記半導
体基板に酸化膜が埋め込まれた素子分離領域と、前記素子形成領域と前記素子分離領域との界面に配置さ
れた酸窒化膜とを有することを特徴とする半導体装置。
【請求項２】前記酸窒化膜は、前記半導体基板と前記
素子分離領域との界面に配置されていることを特徴とす
る請求項１記載の半導体装置。
【請求項３】前記半導体素子はゲート絶縁膜を有する
ＭＯＳ型トランジスタであり、前記ゲート絶縁膜は、酸窒化物で構成されていることを
特徴とする請求項１又は２記載の半導体装置。
【請求項４】半導体基板上の半導体素子が形成される
素子形成領域に選択的に耐エッチング膜を形成する第１
工程と、前記耐エッチング膜をマスクとして前記半導体基板を選
択的にエッチングして、溝を形成する第２工程と、少なくとも前記溝の側面に酸窒化膜を形成する第３工程
と、前記溝の内部に酸化膜を形成する第４工程と、前記素子形成領域に前記半導体素子を構成する各拡散領
域を形成する第５工程とを少なくとも具備することを特
徴とする半導体装置の製造方法。
【請求項５】前記第３工程は、前記溝の表面に酸化膜を形成する第１ステップと、窒素／酸素系ガスの雰囲気における加熱処理を行うこと
で、前記溝の表面に形成された前記酸化膜に窒素を添加
する第２ステップとを少なくとも具備することを特徴と
する請求項４記載の半導体装置の製造方法。
【請求項６】前記第３工程は、前記溝の表面に酸化膜を形成する第１ステップと、前記半導体基板に対して斜め方向に窒素イオンをイオン
注入することで、前記溝の側面に形成された前記酸化膜
に窒素を添加する第２ステップとを少なくとも具備する
ことを特徴とする請求項４記載の半導体装置の製造方
法。