KR20060078112A

KR20060078112A - 내부 비아홀의 필 도금 구조 및 그 제조 방법

Info

Publication number: KR20060078112A
Application number: KR1020040116801A
Authority: KR
Inventors: 송창규; 김태훈; 김경오; 이우영; 목지수
Original assignee: 삼성전기주식회사
Priority date: 2004-12-30
Filing date: 2004-12-30
Publication date: 2006-07-05
Also published as: DE102005020969A1; KR100632552B1; JP2006188745A; US20060144618A1

Abstract

본 발명은 내부 비아홀의 필(Fill) 도금 구조 및 그 제조 방법에 관한 것으로 내부 비아홀을 구비한 동박적층판에 도금된 무전해 도금층, 상기 동박적층판 표면의 무전해 도금층 및 비아홀 내벽에 벨리 형상으로 도금된 제1차 전해 동도금층, 및 상기 동박적층판 표면의 제1차 전해 동도금층 및 비아홀 내벽의 제1차 전해 동도금층 상·하부에 도금되어 비아홀을 매운 제2차 전해 동도금층을 포함하고 동박적층판에 비아홀을 형성하는 제1단계, 상기 비아홀 및 동박적층판 상에 무전해 도금을 형성하는 제2단계, 상기 무전해 도금 및 비아홀 내부에 벨리(Belly) 형상의 제1차 전해 동도금을 수행하는 제3단계, 및 상기 제1차 전해 동도금 상에 제2차 전해 동도금을 수행하여 비아홀 내부를 필도금하는 제4단계를 포함하여 구성된 내부 비아홀의 필 도금 구조 및 그 제조 방법에 관한 것이다.

내부 비아홀, 블라인드 비아홀, 도통홀, 필 도금, 펄스/리버스 도금

Description

내부 비아홀의 필 도금 구조 및 그 제조 방법{Fill plating structure of inner via hole and manufacturing method thereof}

도 1은 종래의 다양한 형태의 비아홀을 도시한 단면도이다.

도 2는 종래의 내부 비아홀의 매립용 잉크 충진 방법을 도시한 공정도이다.

도 3은 종래의 필(Fill) 도금 방법으로 내부 비아홀을 도금한 단면도이다.

도 4는 종래의 블라인드 비아홀의 필(Fill) 도금 방법을 도시한 공정도이다.

도 5는 종래의 블라인드 비아홀의 도금 성장과정을 확대한 단면도이다.

도 6은 본 발명의 제1실시예에 따른 내부 비아홀의 필 도금 구조를 도시한 단면도이다.

도 7은 본 발명의 제1실시예에 따른 내부 비아홀의 필 도금 방법을 도시한 공정도이다.

도 8a, 8b는 본 발명의 제1실시예에 따른 제1차 전해 동도금 및 제2차 전해 동도금에 사용되는 펄스/리버스 신호를 도시한 파형도이다.

도 9은 본 발명의 제2실시예에 따른 내부 비아홀의 필 도금 방법을 도시한 공정도이다.

* 도면의 주요 부분에 대한 부호의 설명 *

61 : 절연층 62 : 동박

63 : 무전해 도금층 64 : 제1차 전해 동도금층

65 : 제2차 전해 동도금층 71 : 절연층

72 : 동박 73 : 내부 비아홀

74 : 무전해 동도금 75 : 제1차 전해 동도금

76 : 레지스트 패턴 77 : 제2차 전해 동도금

91 : 절연층 92 : 동박

93 : 내부 비아홀 94 : 도금층

95 : 매립용 잉크 96 : 에칭 레지스트 패턴

97 : 절연층 98 : 도통홀

99 : 시드층 100 : 레지스트 패턴

101 : 제1차 전해 동도금 102 : 제2차 전해 동도금

본 발명은 내부 비아홀(Inner via hole)의 필(Fill) 도금 구조 및 그 제조 방법에 관한 것이다.

보다 구체적으로는, 벌스/리버스 도금 공정을 이용하여 비아홀 내부에 벨리(Belly) 형상으로 도금을 성장시킨후 리버스를 변환하여 외부 방향으로 도금을 성장시켜 비아홀 내부를 메우는 내부 비아홀의 필 도금 구조 및 그 제조 방법에 관한 것이다.

소프트웨어(Software)가 없다면 컴퓨터는 하드웨어(Hardware)라는 말 그대로 딱딱한 금속 상자에 지나지 않을 것이다. 마찬가지로 뛰어난 성능을 가진 IC(Integrated Circuit)와 여러 가지 전자부품들을 아무리 많이 모아 놓아도 그것만으로는 소용이 없다. 이들을 적절히 배치하여 서로를 전기적으로 연결하고 전원 등을 공급해 주어야 비로소 설계된 의도대로 동작하는 전자제품이 된다. 이와 같이 전자부품을 설치하는 바탕이 됨은 물론 부품들을 전기적으로 연결해 주는 것이 바로 인쇄회로기판이다.

최근들어, 전자부품의 고밀도, 고속화, 소형화, 다기능화 추세에 따라, 시스템의 집적화(system in packaing)까지 대응 가능한 새로운 고집적 기판(packaging substrate)에 대한 연구가 활발히 진행되고 있다. 이에 따라, 인쇄회로기판에서 부품의 특성을 최적화하는데 중요한 요인인 짧은 선로와 미세 피치 구현에 따른 여러가지 방법들이 요구되고 있다.

또한, 실장된 부품의 작동시 칩으로부터 발생되는 열을 어떻게 신속히 제거하여 열 손상으로부터 보호하느냐 하는 방열부분에 대한 기판의 설계도 메우 중요한 과제로 떠오르고 있다.

도 1은 다양한 형태의 비아홀(11, 12, 13, 14, 15)이 형성된 인쇄회로기판의 단면도이다.

도 1에 도시된 바와 같이, 인쇄회로기판에 형성되는 비아홀은 용도와 형태에 따라 내층과 내층의 회로를 연결하는 내부 비아홀(Inner via hole; IVH)(11), 층과 층의 회로를 연결하는 블라인드 비아홀(Blind via hole; BVH)(12), 계단 모양의 회 로 연결 통로를 갖는 스태거형 비아홀(Staggered via hole)(13), 다수의 비아홀이 적층된 스택형 비아홀(Stacked via hole)(14), 및 외층과 외층의 회로를 연결하는 도통홀(Through via hole)(15) 등으로 구분된다.

먼저, 내부 비아홀(IVH)(11)의 제조 공정을 살펴보면, 도 2a에 도시된 바와 같이 절연층(21)을 개재하여 양면에 박막의 동박(22)이 형성된 동박적층판(20)에 드릴링 가공을 수행하여 내부 비아홀(23)을 형성한다.

이후, 도 2b에 도시된 바와 같이 무전해 도금 및 전해 동도금을 수행하여 도금층(24)을 형성한다.

여기서, 무전해 도금 후 전해 동도금을 실시하는 이유는 드릴링 된 홀의 내벽이 절연체로 되어있어 전기분해에 의한 전해 동도금을 실시할 수 없기 때문에, 석출반응에 의해 이루어지는 무전해 동도금 후 전해 동도금을 실시하게 된다. 또한, 무전해 도금은 형성된 도금막은 두께가 얇을뿐만 아니라 물성이 떨어져 그대로 사용할 수 없기 때문에 전해 동도금을 덧입혀 보완해 주어야 한다.

상술한 바와 같이 무전해 도금 및 전해 동도금을 수행하여 도금층을 형성한 후, 도 2c에 도시된 바와 같이, 비아홀 내벽의 도금층을 보호하기 위하여 매립용 잉크(25)로 충진하여 내부 비아홀(11)을 완성한다.

여기서 매립용 잉크는 절연성 액상 물질이나, 금속입자를 수지와 혼합한 도전성 페이스트를 사용할 수 있다.

이때, 내부 비아홀(23)의 내부를 매립용 잉크(25)로 충진하지 않고 필(Fill) 도금을 시도할 경우, 도 3에 도시된 바와 같이 비아홀 내부에 빈 공간(B)이 형성되 는 불량을 발생시킨다. 일반적으로 전해 동도금에서는 인쇄회로기판에서의 전류밀도가 표면에 집중을 하고 비아홀 내부 속은 전류밀도가 상대적으로 낮아 표면에 비해 얇게 도금이 되기 때문이다.

도 4은 블라인드 비아홀(BVH)(12)의 제조 공정에 대한 공정도이다.

먼저 도 4a에 도시된 바와 같이, 내부 비아홀(41) 및 내층 회로층(42)이 형성된 베이스 기판 상에 0.1T 이하의 두께를 갖는 RCC(43)를 적층한다.

여기서, RCC(43) 두께가 0.1T 이상이 되면 블라이드 비아홀의 필 도금이 불가능하므로 두께의 제한을 갖게 된다.

수지층의 한쪽 면에 동박층이 개재된 RCC(43) 대신에 절연층을 사용할 수 있다.

이후, 도 4b에 도시된 바와 같이 YAG, UV 또는 CO₂ 레이저를 이용하여 블라인드 비아홀(44)을 형성한다.

여기서, UV 및 YAG 레이저는 동박층 및 절연층 모두를 가공할 수 있는 레이저이고, CO₂ 레이저는 절연층만 가공할 수 있는 레이저이다. 따라서, CO₂ 레이저를 사용할 경우, 블라인드 비아홀(44) 형성 부분에 동박 에칭처리를 하여 레이저 가공이 용이하도록 한다.

이후, 도 4c에 도시된 바와 같이, 무전해 도금을 수행하여 시드층(45)을 형성하고, 외층 회로 및 블라인드 비아홀(44)의 패턴이 형성된 레지스트 패턴(46)을 시드층(45) 상에 사진식각공정을 이용하여 형성한다.

사진식각공정은 감광성의 드라이 필름을 사용하여 자외선에 의해 아트 워크 필름에 인쇄된 회로 패턴을 드라이 필름으로 전사하는 방식이다.

상술한 바와 같이 시드층(45) 및 레지스트 패턴(46)을 형성한 후, 도 4e에 도시된 바와 같이 전해 도금(47)을 수행하여 외층 회로를 형성하고 블라인드 비아홀(44)의 내부를 필 도금한다.

이때, 블라인드 비아홀(44) 내부의 도금 성장과정을 살펴보면, 도 5에 도시된 바와 같이 외층 회로층을 형성하는 표면 도금보다 비아홀 내부 도금을 더 빨리 성장시켜 홀 내부를 메우게 된다.

스태거형 비아홀(13) 및 스택형 비아홀(14)은 내부 비아홀(IVH) 및 블라인드 비아홀(BVH)의 적층 형태에 따라 형성된다.

상술한 바와 같은 내부 비아홀의 매립용 잉크 충진 방법은 매립용 잉크로 인한 기판의 열전도성에 한계를 갖고, 매립용 잉크가 충진된 내부 비아홀 상·하부에 캡(Cap) 도금 공정을 추가 진행함으로써 제조 공정이 복잡해지는 문제점이 있다.

또한, 상술한 바와 같은 블라인드 비아홀의 필(Fill) 도금 방법은 내부 비아홀과 달리 블라인드 비아홀의 형태가 상부만 오픈된 상태이므로 필 도금시 도금 성장에 따른 비아홀 길이의 제한을 받는 문제점이 있다.

또한, 상술한 바와 같은 블라인드 비아홀의 필(Fill) 도금 방법은 홀 내부 도금이 외층 회로층을 형성하는 표면 도금보다 더 빨리 성장하지만, 표면 도금도 일정 이상의 높이를 갖게 되어 연마 공정을 추가하는 문제점이 있다.

본 발명은 상술한 바와 같은 문제를 해결하기 위하여, 기판의 열전도성을 높이면서 도금 공정을 최소화한 내부 비아홀의 필 도금 구조 및 그 제조 방법을 제공하는 것이다.

상기 기술적 과제를 해결하기 위하여, 내부 비아홀을 구비한 동박적층판에 도금된 무전해 도금층, 상기 동박적층판 표면의 무전해 도금층 및 비아홀 내벽에 벨리 형상으로 도금된 제1차 전해 동도금층, 및 상기 동박적층판 표면의 제1차 전해 동도금층 및 비아홀 내벽의 제1차 전해 동도금층 상·하부에 도금되어 비아홀을 매운 제2차 전해 동도금층을 포함하여 구성된 것을 특징으로 한다.

또한, 상기 기술적 과제를 해결하기 위하여, 동박적층판에 비아홀을 형성하는 제1단계, 상기 비아홀 및 동박적층판 상에 무전해 도금을 형성하는 제2단계, 상기 무전해 도금 및 비아홀 내부에 벨리 형상의 제1차 전해 동도금을 수행하는 제3단계, 및 상기 제1차 전해 동도금 상에 제2차 전해 동도금을 수행하여 비아홀 내부를 필(Fill) 도금하는 제4단계를 포함하여 구성된 것을 특징으로 한다.

또한, 상기 기술적 과제를 해결하기 위하여, 다수의 회로층과 다수의 절연층을 포함하고 있는 베이스 기판을 제공하는 제1단계, 상기 베이스 기판에 절연층을 적층하고 외층과 외층을 연결하기 위해 기판을 관통하는 비아홀을 형성하는 제2단계, 상기 절연층 및 비아홀 내부에 시드층을 형성하고 외층 회로 및 비아홀 패턴이 형성된 레지스트 패턴을 상기 시드층 상에 형성하는 제3단계, 및 상기 레지스트 패턴이 형성된 시드층 및 비아홀 내부에 제1전해 동도금 및 제2전해 동도금을 수행하여 외층 회로패턴을 형성하고 비아홀을 필 도금하는 제4단계를 포함하여 구성된 것을 특징으로 한다.

이하, 첨부 도면을 참조하여 본 발명에 따른 내부 비아홀(Inner via hole; IVH)의 필 도금 방법에 대하여 상세하게 설명한다.

도 6은 본 발명의 제1실시예에 따른 내부 비아홀의 필(Fill) 도금 구조를 도시한 단면도이다.

본 발명에 따른 내부 비아홀의 필 도금 구조는 층간 연결을 위한 내부 비아홀을 구비한 동박적층판에 형성된 무전해 도금층(63), 상기 무전해 도금층(63) 상에 형성된 제1차 전해 동도금층(64) 및 제1차 전해 동도금층(64) 상에 형성된 제2차 전해 동도금층(65)을 포함하여 구성된다.

즉, 무전해 도금층(63)은 절연층(61) 양면에 얇은 동박(62)이 개재된 동박적층판에 층간 전기적 연결을 위한 내부 비아홀이 형성되고, 상기 동박(62) 상부 및 비아홀 내벽에 구리, 니켈, 주석 등과 같은 금속 물질로 도금된 도금층이다.

제1차 전해 동도금층(64)은 동박적층판 표면의 무전해 도금층(63) 상에 얇게 형성되고 비아홀 내벽에 벨리(Belly) 형상으로 가장 볼록한 부분이 서로 근접한, 바람직하게 접한 다층 형태의 도금층이다.

제2차 전해 동도금층(65)은 동박적층판 표면의 제1차 전해 동도금층(64) 상에 얇게 형성되고 비아홀 내벽의 제1차 전해 동도금층(64) 상·하부에 형성되어 비 아홀 내부를 매운 다층 형태의 도금층이다.

도 7는 본 발명의 제1실시예에 따른 내부 비아홀(Inner via hole; IVH)의 필(Fill) 도금 방법을 나타내는 공정도이다.

먼저, 도 7a에 도시된 바와 같이, 절연층(71)을 개재하여 양면에 박막의 동박(72)이 형성된 동박적층판(CCL;Copper Clad Laminate)을 제공한다.

여기서, 동박적층판은 일반적으로 인쇄회로기판이 제조되는 원판으로 절연층(71)에 얇게 구리(72)를 입힌 구조로, 동박의 두께는 보통 18~70㎛ 정도이나 배선 패턴의 미세화에 따라 5㎛, 7㎛, 15㎛를 사용하기도 한다.

이후, 도 4b에 도시된 바와 같이 드릴링 가공하여 내부 비아홀(IVH)(73)을 형성한다.

여기서, 내부 비아홀(73)을 형성하는 과정은 기계적 드릴 또는 UV, YAG 및 CO₂ 레이저 드릴 등을 모두 사용하나, 바람직하게 기계적 드릴을 사용하여 사전에 설정된 위치에 따라 비아홀을 형성하고 각종 오염과 이물질을 제거하는 디버링 및 디스미어를 행하는 것이 바람직하다.

디버링은 드릴링 시 발생하는 동박의 거칠어짐 및 홀 내벽의 먼지 입자와 동박 표면의 먼지, 지문 등을 제거하고 동시에 동박의 표면에 거칠기를 부여함으로써 후속되는 도금공정에서 구리의 밀착력을 높여준다.

디스미어는 드릴링 시 발생하는 열에 의하여 기판을 구성하고 있는 수지가 녹아 홀의 내벽에 부착되는데, 이것을 제거하는 작업이다. 홀의 내벽에 부착된 녹 은 수지는 동도금의 품질을 떨어뜨리는 결정적인 작용을 한다.

상술한 바와 같이 내부 비아홀(73)을 형성하고 디버링 및 디스미어를 행한 후, 도 7c에 도시된 바와 같이 무전해 도금(74)을 수행한다.

무전해 도금은 개략적으로 (1) 크리닝(컨디셔닝) → (2) 소프트에칭 → (3) 프리 딥 → (4) 촉매 활성화 처리 → (5) 환원 → (6) 무전해 화학 동도금 → (7) 산처리 등의 공정을 거쳐 수행되고, 무전해 도금의 궁극적인 목적은 드릴가공된 홀수지벽에 도전막을 형성하여 홀내의 전해 동도금을 수행할 수 있도록 만드는 것으로, 일반적으로 대략 0.2∼1.2㎛의 두께를 갖도록 한다.

이후, 도 7d에 도시된 바와 같이 내부 비아홀(73)에 벨리(belly) 형태의 제1차 전해 동도금(75)을 수행한다.

여기서, 제1차 전해 동도금(75)은 직류 전류에 펄스/리버스를 중첩시켜 주기적으로 전류를 조정하고 이에 따라, 무기약품들인 구리(Cu), 황산(H₂SO₄), 염산(HCl)에 유기성분인 광택제(Brighter, Leveler, Carrier)를 첨가한 도금액 내의 구리와 애노드 볼(Anode Ball)에서 공급된 구리 이온이 산화/환원 반응에 의해 음극이 인가된 기판으로 석출되어 도금막을 형성하는 펄스/리버스 도금 방법으로 수행된다.

이때, 전류는 도 8a에 도시된 바와 같이 5A 펄스 신호에 리버스(Reverse)를 강한 전류, 바람직하게 약 80A 이상을 가하여 도금층이 벨리 형태가 되도록 한다. 동박적층판 상·하부에 다른 전류를 가하거나 시간을 조절하여 가운데 볼록한 부분 (A, A')의 위치 조절이 위, 아래로 가능하다.

제1차 전해 동도금(75)은 비아홀(73) 내부 양 면의 볼록한 부분(A, A')이 최대한 근접하거나 접할때까지 행해진다.

하기 표 1은 제1차 전해 동도금(75)에서 사용되는 도금액 성분의 밀도를 나타낸 것이다.

성분	제1차 전해 동도금
Cu(g/L)	30∼50
H₂SO₄(g/L)	150∼300
HCl(g/L)	50∼120
Brighter(㎖/L)	5∼20
Leveller(㎖/L)	1∼15
Fe²⁺(g/L)	10∼20

도금액에 있어서, 구리(Cu)는 동 이온을 공급하고 도금액의 전기전도성을 증가시키는 역할을 수행하고, 황산(H₂SO₄)은 도금액의 전도도를 조절하고, 애노드 볼을 용해시키는 역할을 수행한다. 또한, 염산(HCl)은 환원반응을 조절하여 도금막의 성장속도를 제어하는 역할을 하고, 광택제(Brighter)는 도금 반응을 촉진하며, 레벨러(Leveller)는 도금 반응을 억제하는 역할을 수행하게 된다.

여기서, 철(Fe²⁺)은 구리의 이온 공급을 원할히 하기 위한 것으로 생략가능하다.

상술한 바와 같이 제1차 전해 동도금(75)을 수행한 후, 도 7e에 도시된 바와 같이 표면 도금층을 최소화하고 제2차 전해 동도금이 비아홀 내부에만 형성될 수 있도록 표면에 레지스트 패턴(76)을 형성한다.

여기서, 내부 비아홀(73)의 지름이 80㎛ 이하일 경우, 표면 도금층의 두께가 연마 처리로 조절가능하므로 레지스트 패턴(76) 형성 공정을 생략할 수 있다.

이후, 도 7f에 도시된 바와 같이 제2차 전해 동도금(77)을 수행한다.

제2차 전해 동도금(77)은 직류 전류에 펄스/리버스를 중첩시켜 주기적으로 전류를 조정하고 이에 따라, 무기약품들인 구리(Cu), 황산(H₂SO₄), 염산(HCl)에 유기성분인 광택제(Brighter, Leveler, Carrier)를 첨가한 도금액 내의 구리와 애노드 볼(Anode Ball)에서 공급된 구리 이온이 산화/환원 반응에 의해 음극이 인가된 기판으로 석출되어 도금막을 형성하는 펄스/리버스 도금 방법으로 수행된다.

이때, 전류는 도 8b에 도시된 바와 같이 5A 펄스 신호에 리버스(Reverse)를 강한 전류, 바람직하게 약 160A 이상을 가하여 제1차 전해 동도금(75) 위로 도금을 성장시켜 비아홀 내부를 채우게 된다.

하기 표 2는 제2차 전해 동도금(77)에서 사용되는 도금액 성분의 밀도를 나타낸 것이다.

성분	제2차 전해 동도금
Cu(g/L)	50∼90
H₂SO₄(g/L)	60∼200
HCl(g/L)	40∼60
Brighter(㎖/L)	1∼10
Leveller(㎖/L)	1∼10
Fe²⁺(g/L)	10∼20

상술한 바와 같이 제2차 전해 동도금(77)을 수행한 후, 도 7g에 도시된 바와 같이 레지스트 패턴(76)을 에칭처리하여 제거하고, 레벨링 공정을 수행하여 내부 비아홀(IVH)의 필 도금을 완성한다.

도 9은 본 발명의 제2실시예에 따른 도통홀(Through via hole)의 필(Fill) 도금 방법을 나타내는 공정도이다.

도통홀은 다층 인쇄회로기판에서 외층과 외층 사이의 전기적 연결을 위해 형성된 것으로 내부 비아홀(Inner via hole)과 같은 형상으로 되어있다.

먼저, 도 9a에 도시된 바와 같이, 절연층(91)을 개재하여 양면에 박막의 동박(92)이 형성된 동박적층판(CCL)을 제공한다.

이후, 도 9b에 도시된 바와 같이, 상기 동박적층판에 드릴링 가공하여 내부 비아홀(93)을 형성한다.

내부 비아홀(93)은 층간 전기적 연결을 수행하기 위하여 형성되는 것으로서, 드릴링 이후에 디버링(Deburring) 및 디스미어(Desmear)의 공정에 의하여 비아홀 가공중에 발생하는 각종 오염과 이물질은 제거한다.

상술한 바와 같이, 동박적층판에 층간 전기적 접속을 수행하는 내부 비아홀(93)을 형성한 후 도 9c에 도시된 바와 같이, 상기 동박층(91) 및 내부 비아홀(93)에 대한 무전해 도금 및 전해 동도금을 수행하여 도금층(94)을 형성한다.

여기서, 무전해 도금을 먼저 행하고 그 다음 전해 동도금을 행하는 이유는 절연층 위에서는 전기가 필요한 전해 도금을 실시할 수 없기 때문이다.

즉, 전해 동도금에 필요한 도전성 막을 형성시켜주기 위해서 그 전처리로서 얇게 무전해 도금을 한다. 무전해 도금은 처리가 어렵고 경제적이지 못한 단점이 있기 때문에 회로패턴의 도전성 부분은 전해 동도금으로 형성하는 것이 바람직하 다.

이후, 도 9d에 도시된 바와 같이, 비아홀(93)의 내벽에 형성된 도금층(94)을 보호하기 위해 상기 비아홀의 내부 영역에 매립용 잉크를 충진하거나 필(Fill) 도금(95)한다.

여기서, 매립용 잉크는 절연성의 잉크재질의 페이스트를 사용하는 것이 일반적이나, 인쇄회로기판의 사용 목적에 따라 도전성 페이스트도 사용될 수 있다. 도전성 페이스트는 주성분이 Cu, Ag, Au, Sn, Pb 등의 금속을 단독 또는 합금 형식으로 유기 접착제와 함께 혼합한 것이다.

상술한 바와 같이, 비아홀(93) 내부 영역에 페이스트 충진 또는 필 도금(95) 후 도 9e에 도시된 바와 같이, 상기 도금층(94)상에 내층 회로패턴을 형성하기 위한 에칭 레지스트 패턴(96)을 형성한다.

여기서, 에칭 레지스트 패턴(96)을 형성하기 위해서는 아트워크 필름에 인쇄된 회로패턴을 기판 상에 전사하여야 한다. 전사하는 방법에는 여러 가지 방법이 있으나, 가장 흔히 사용되는 방법으로는 감광성의 드라이 필름을 사용하여 자외선에 의해 아트 워크 필름에 인쇄된 회로패턴을 드라이 필름으로 전사하는 방식이다.

이때, 회로패턴이 전사된 드라이 필름은 에칭 레지스트로서 역할을 하게 되고, 상기 드라이 필름을 에칭 레지스터로 이용하여 에칭 처리를 수행하는 경우, 도 9f에 도시된 바와 같이, 에칭 레지스트 패턴(96)이 형성되지 않은 영역의 도금층(94)이 제거되어 소정 형상의 내층 회로패턴이 형성된 베이스 기판을 제공하게 된다.

실시예에서, 베이스 기판의 내층(즉, 원판의 내부에 회로패턴이 형성된 동박층)이 2층인 구조가 도시되어 있으나, 사용 목적이나 용도에 따라 내층이 4층 및 6층 등의 다층의 구조인 베이스 기판을 사용할 수 있다.

이후, 도 9g에 도시된 바와 같이 베이스 기판 상에 빌드-업(build-up) 층을 구현하기 위한 층간 절연을 수행하는 절연층(97)을 적층하되, 이는 수지와 보강기재의 합성물질로 이루어진다.

상술한 바와 같이, 상기 적층된 절연층(97)상에 도 9h에 도시된 바와 같이 외층 회로패턴 간의 전기적 접속을 위한 도통홀(Through via hole)(98)을 드릴링 가공하여 형성한다.

이후, 도 9i에 도시된 바와 같이 무전해 도금을 이용하여 시드층(99)을 최소 두께로 형성한다.

여기서, 무전해 도금은 구리, 니켈, 주석 등을 이용할 수 있다.

상술한 바와 같이 시드층(99)을 형성한 후, 도 9j에 도시된 바와 같이 외층 회로 및 비아홀 패턴이 형성된 레지스트 패턴(100)을 사진 식각 공정을 이용하여 시드층 상에 형성한다.

이후, 도 9k에 도시된 바와 같이, 제1차 전해 동도금(101) 및 제2차 전해 동도금(102)을 수행하여 도통홀(98)의 내부를 필 도금하고 외층 회로를 형성한다.

제1차 전해 동도금(101) 및 제2차 전해 동도금(102)은 직류 전류에 펄스/리버스를 중첩시켜 주기적으로 전류를 조정하고 이에 따라, 무기약품들인 구리(Cu), 황산(H2SO4), 염산(HCl)에 유기성분인 광택제(Brighter, Leveler, Carrier)를 첨가 한 도금액 내의 구리와 애노드 볼(Anode Ball)에서 공급된 구리 이온이 산화/환원 반응에 의해 음극이 인가된 기판으로 석출되어 도금막을 형성하는 펄스/리버스 도금 방법으로 수행된다.

도금액에 있어서, 구리(Cu)는 동 이온을 공급하고 도금액의 전기전도성을 증가시키는 역할을 수행하고, 황산(H2SO4)은 도금액의 전도도를 조절하고, 애노드 볼을 용해시키는 역할을 수행한다. 또한, 염산(HCl)은 환원반응을 조절하여 도금막의 성장속도를 제어하는 역할을 하고, 광택제(Brighter)는 도금 반응을 촉진하며, 레벨러(Leveller)는 도금 반응을 억제하는 역할을 수행하게 된다.

여기서, 펄스 신호에 리버스(Reverse)를 일정 이상 가하여 전류를 흐르게 하고 도금 조건을 상이하게 함으로써, 제1차 전해 동도금(101)은 도통홀(98) 내부에서 벨리 형태로 도금층이 성장하고 제2차 전해 동도금(102)은 제1차 전해 동도금(101) 상·하부에 성장하여 도통홀(98) 내부를 메우게된다.

이때, 도금조건은 각 도금액 성분의 밀도량과 리버스 전류의 세기, 시간 등을 나타낸다.

상술한 바와 같이, 제1차 전해 동도금(101) 및 제2차 전해 동도금(102)을 수행한 후, 도 9l에 도시된 바와 같이 레지스트 패턴을 제거하고 오픈된 시드층을 에칭처리함으로써 도통홀(98)의 필 도금을 완성한다.

상기한 바와 같이, 본 발명에 따른 비아홀의 필 도금 방법에 따르면, 펄스/리버스 도금 방식을 이용한 제1차 전해 동도금 및 제2차 전해 동도금을 수행하여 비아홀 내부에 필 도금을 완성함으로써, 기판의 열전도성을 향상시킨다.

또한, 본 발명은 종래의 페이스트 또는 액상 수지 등으로 충진하였던 비아홀 내부를 필 도금함으로써, 이후 진행된 캡(Cap) 도금 공정을 생략하여 공정의 단순화는 물론 제품의 비용 절감을 가져온다.

여기서, 상술한 본 발명에서는 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경할 수 있음을 이해할 수 있을 것이다.

Claims

내부 비아홀을 구비한 동박적층판에 도금된 무전해 도금층;

상기 동박적층판 표면의 무전해 도금층 및 비아홀 내벽에 벨리 형상으로 도금된 제1차 전해 동도금층; 및

상기 동박적층판 표면의 제1차 전해 동도금층 및 비아홀 내벽의 제1차 전해 동도금층 상·하부에 도금되어 비아홀을 매운 제2차 전해 동도금층

을 포함하여 구성된 내부 비아홀의 필 도금 구조.
제1항에 있어서,

상기 제1차 전해 동도금층의 벨리 형상의 볼록한 부분이 서로 접한 것을 특징으로 하는 내부 비아홀의 필 도금 구조.
제1항에 있어서,

상기 제1차 전해 동도금층은 다층 도금층인 것을 특징으로 하는 내부 비아홀의 필 도금 구조.
제1항에 있어서,

상기 제2차 전해 동도금층은 다층 도금층인 것을 특징으로 하는 내부 비아홀의 필 도금 구조.
동박적층판에 비아홀을 형성하는 제1단계;

상기 비아홀 및 동박적층판 상에 무전해 도금을 형성하는 제2단계;

상기 무전해 도금 및 비아홀 내부에 제1차 전해 동도금을 수행하는 제3단계; 및

상기 제1차 전해 동도금 상에 제2차 전해 동도금을 수행하여 비아홀 내부를 필(Fill) 도금하는 제4단계

를 포함하여 구성된 것을 특징으로 하는 내부 비아홀의 필 도금 제조 방법.
제5항에 있어서,

상기 제3단계는 제1차 전해 동도금을 수행하고 비아홀 패턴이 형성된 레지스트 패턴을 사진 식각 공정을 이용하여 형성하는 단계를 더 포함한 것을 특징으로 하는 내부 비아홀의 필 도금 제조 방법.
제5항에 있어서,

상기 제1차 전해 동도금은 펄스/리버스 도금 공정으로 수행하여 비아홀 내부에서 벨리(Belly) 형상으로 도금이 성장하는 것을 특징으로 하는 내부 비아홀의 필 도금 제조 방법.
제5항에 있어서,

상기 제2차 전해 동도금은 펄스/리버스 도금 공정으로 수행하여 비아홀 내부에서 상기 제1차 전해 동도금 상·하부로 도금이 성장하는 것을 특징으로 하는 내부 비아홀의 필 도금 제조 방법.
다수의 회로층과 다수의 절연층을 포함하고 있는 베이스 기판을 제공하는 제1단계;

상기 베이스 기판에 절연층을 적층하고 외층과 외층을 연결하기 위해 기판을 관통하는 비아홀을 형성하는 제2단계;

상기 절연층 및 비아홀 내부에 시드층을 형성하고 외층 회로 및 비아홀 패턴이 형성된 레지스트 패턴을 상기 시드층 상에 형성하는 제3단계; 및

상기 레지스트 패턴이 형성된 시드층 및 비아홀 내부에 제1차 전해 동도금 및 제2차 전해 동도금을 수행하여 외층 회로패턴을 형성하고 비아홀을 필 도금하는 제4단계

를 포함하는 것을 특징으로 하는 내부 비아홀의 필 도금 제조 방법.
제9항에 있어서,

상기 제1차 전해 동도금은 펄스/리버스 도금 공정으로 수행하여 비아홀 내부에서 벨리(Belly) 형상으로 도금이 성장하는 것을 특징으로 하는 내부 비아홀의 필 도금 제조 방법.
제9항에 있어서,

상기 제2차 전해 동도금은 펄스/리버스 도금 공정으로 수행하여 비아홀 내부에서 상기 제1차 전해 동도금 상·하부로 도금이 성장하는 것을 특징으로 하는 내부 비아홀의 필 도금 제조 방법.