KR20120088124A - 구리 도금용 조성물 및 이를 이용한 구리 범프 형성 방법 - Google Patents

구리 도금용 조성물 및 이를 이용한 구리 범프 형성 방법 Download PDF

Info

Publication number
KR20120088124A
KR20120088124A KR1020110009251A KR20110009251A KR20120088124A KR 20120088124 A KR20120088124 A KR 20120088124A KR 1020110009251 A KR1020110009251 A KR 1020110009251A KR 20110009251 A KR20110009251 A KR 20110009251A KR 20120088124 A KR20120088124 A KR 20120088124A
Authority
KR
South Korea
Prior art keywords
copper
concentration
plating
peo
butyl
Prior art date
Application number
KR1020110009251A
Other languages
English (en)
Inventor
박명범
김기현
최정식
이정호
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020110009251A priority Critical patent/KR20120088124A/ko
Priority to US13/287,434 priority patent/US20120193238A1/en
Publication of KR20120088124A publication Critical patent/KR20120088124A/ko

Links

Images

Classifications

    • CCHEMISTRY; METALLURGY
    • C25ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25DPROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D3/00Electroplating: Baths therefor
    • C25D3/02Electroplating: Baths therefor from solutions
    • C25D3/38Electroplating: Baths therefor from solutions of copper
    • CCHEMISTRY; METALLURGY
    • C25ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25DPROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D17/00Constructional parts, or assemblies thereof, of cells for electrolytic coating
    • C25D17/001Apparatus specially adapted for electrolytic coating of wafers, e.g. semiconductors or solar cells
    • CCHEMISTRY; METALLURGY
    • C25ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25DPROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/02Electroplating of selected surface areas
    • CCHEMISTRY; METALLURGY
    • C25ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25DPROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/08Electroplating with moving electrolyte e.g. jet electroplating
    • CCHEMISTRY; METALLURGY
    • C25ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25DPROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/60Electroplating characterised by the structure or texture of the layers
    • C25D5/605Surface topography of the layers, e.g. rough, dendritic or nodular layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/11Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/114Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/11444Manufacturing methods by blanket deposition of the material of the bump connector in gaseous form
    • H01L2224/1145Physical vapour deposition [PVD], e.g. evaporation, or sputtering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/114Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/11444Manufacturing methods by blanket deposition of the material of the bump connector in gaseous form
    • H01L2224/11452Chemical vapour deposition [CVD], e.g. laser CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/114Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1146Plating
    • H01L2224/11462Electroplating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13075Plural core members
    • H01L2224/1308Plural core members being stacked
    • H01L2224/13082Two-layer arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111Tin [Sn] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119Arrangement of the bump connectors prior to mounting
    • H01L2224/81192Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Electrochemistry (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Sustainable Development (AREA)
  • Electroplating And Plating Baths Therefor (AREA)

Abstract

구리 도금용 조성물은 가용성 구리염, 황산 및 염산을 포함하는 전해질 수용액과, 20 내지 60ppm의 농도를 갖고 하기 구조식 1로 표시되는 디설파이드 화합물을 포함하는 가속제와, 40 내지 100ppm의 농도를 갖고 분자량이 300 내지 10,000이며, 에틸렌옥사이드 함유량(EO%)이 1 내지 99%(w/w)인 폴리에틸렌옥사이드(PEO)-폴리프로필렌옥사이드(PPO)-폴리에틸렌옥사이드(PEO)의 삼블록 공중합체를 포함하는 억제제와, 0.01 내지 100ppm의 농도를 갖고 아릴레이트 폴리에틸렌이민을 포함하는 레벨러를 함유한다. 구리 도금용 조성물을 사용하여 형성된 구리 도금막은 높은 표면 평탄도를 가질 수 있다.
Figure pat00008
(1)
(상기 구조식 1에서, R1 및 R3은 서로 독립적으로 메틸, 에틸, 프로필, 이소프로필, n-부틸, sec-부틸, tert-부틸 또는 트리메틸실릴이고, R2 및 R4는 서로 독립적으로 수소이며, Rm과 Rn은 서로 독립적으로 C1-C10의 알킬렌, C3-C10의 시클로알킬렌 또는 C4-C10의 방향족 탄화수소이고, M1 + 및 M2 +는 서로 독립적으로 수소 이온, 알칼리 금속 이온 또는 암모늄 이온이다)

Description

구리 도금용 조성물 및 이를 이용한 구리 범프 형성 방법{Compositions for plating copper and methods of forming a copper bump using the same}
본 발명은 구리 도금용 조성물 및 이를 이용한 구리 범프 형성 방법에 관한 것이다. 보다 상세하게는, 본 발명은 고속에서 구리를 도금하는데 사용되는 조성물 및 이를 이용한 구리 범프 형성 방법에 관한 것이다.
낮은 원가로 플립 칩(Flip-chip)을 대량 생산하기 위해서, 구리(Cu), 니켈(Ni) 등의 금속을 고속에서 도금하는 기술이 요구된다. 예를 들어, 구리 등의 금속을 고속으로 도금하여 상기 플립 칩에서 접속 단자로 사용되는 범프(bump)를 형성할 수 있다. 하지만, 상기 고속 도금 공정은 높은 전류의 사용을 수반하며, 이에 따라 비정상적인 성장(abnormal growth)으로 의한 범프의 표면 평탄도 저하가 발생할 수 있다.
이에 따라, 본 발명의 일 목적은 고속에서도 균일하게 도금될 수 있는 구리 도금용 조성물을 제공하는 것이다.
본 발명의 다른 목적은 상기 조성물을 사용하여 구리 범프를 형성하는 방법을 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위한 실시예들에 따른 구리 도금용 조성물은, 가용성 구리염, 황산 및 염산을 포함하는 전해질 수용액과, 20 내지 60ppm의 농도를 갖고 하기 구조식 1로 표시되는 디설파이드 화합물을 포함하는 가속제와, 40 내지 100ppm의 농도를 갖고 분자량이 300 내지 10,000이며, 에틸렌옥사이드 함유량(EO%)이 1 내지 99%(w/w)인 폴리에틸렌옥사이드(PEO)-폴리프로필렌옥사이드(PPO)-폴리에틸렌옥사이드(PEO)의 삼블록 공중합체를 포함하는 억제제 및 0.01 내지 100ppm의 농도를 갖고 아릴레이트 폴리에틸렌이민을 포함하는 레벨러를 포함한다.
Figure pat00001
(1)
(상기 구조식 1에서, R1 및 R3은 서로 독립적으로 메틸, 에틸, 프로필, 이소프로필, n-부틸, sec-부틸, tert-부틸 또는 트리메틸실릴이고, R2 및 R4는 서로 독립적으로 수소이며, Rm과 Rn은 서로 독립적으로 C1-C10의 알킬렌, C3-C10의 시클로알킬렌 또는 C4-C10의 방향족 탄화수소이고, M1 + 및 M2 +는 서로 독립적으로 수소 이온, 알칼리 금속 이온 또는 암모늄 이온이다)
예시적인 실시예들에 있어서, 상기 디설파이드 화합물은 비스-(3-술포-3-메틸프로필) 디설파이드 디포타슘염(bis-(3-sulfo-3-methylpropyl) disulfide dipotassium salt, Me-SPS)을 사용할 수 있다.
예시적인 실시예들에 있어서, 상기 전해질 수용액은 50 내지 70g/L의 농도를 갖는 황산구리 오수화물과, 40 내지 60g/L의 농도를 갖는 황산 및 40 내지 60g/L의 농도를 갖는 염산을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 억제제는 40 내지 100ppm의 농도를 갖고 분자량이 2,500 내지 5,000이며, 에틸렌옥사이드 함유량(EO%)이 30 내지 60%(w/w)인 폴리에틸렌옥사이드(PEO)-폴리프로필렌옥사이드(PPO)-폴리에틸렌옥사이드(PEO)의 삼블록 공중합체를 포함할 수 있다.
상술한 본 발명의 다른 목적을 달성하기 위한 실시예들에 따른 구리 범프의 형성 방법은, 기판 상에 전극 패드를 수용하는 절연막을 형성한다. 상기 절연막 상에 상기 전극 패드를 노출시키는 개구를 갖는 마스크를 형성한다. 가용성 구리염, 황산 및 염산을 포함하는 전해질 수용액과, 20 내지 60ppm의 농도를 갖고 하기 구조식 1로 표시되는 디설파이드 화합물을 포함하는 가속제와, 40 내지 100ppm의 농도를 갖고 분자량이 300 내지 10,000이며, 에틸렌옥사이드 함유량(EO%)이 1 내지 99%(w/w)인 폴리에틸렌옥사이드(PEO)-폴리프로필렌옥사이드(PPO)-폴리에틸렌옥사이드(PEO)의 삼블록 공중합체를 포함하는 억제제 및 0.01 내지 100ppm의 농도를 갖고 아릴레이트 폴리에틸렌이민을 포함하는 레벨러를 함유하는 구리 도금용 조성물을 사용한 전해 도금 공정을 수행하여, 상기 개구를 채우는 구리 도금막을 형성한다.
Figure pat00002
(1)
예시적인 실시예들에 있어서, 상기 디설파이드 화합물은 비스-(3-술포-3-메틸프로필) 디설파이드 디포타슘염(bis-(3-sulfo-3-methylpropyl) disulfide dipotassium salt, Me-SPS)을 포함할 수 있다. 상기 전해질 수용액은 50 내지 70g/L의 농도를 갖는 황산구리 오수화물과, 40 내지 60g/L의 농도를 갖는 황산 및 40 내지 60g/L의 농도를 갖는 염산을 포함할 수 있다.그리고, 상기 억제제는 40 내지 100ppm의 농도를 갖고 분자량이 2,500 내지 5,000이며, 에틸렌옥사이드 함유량(EO%)이 30 내지 60%(w/w)인 폴리에틸렌옥사이드(PEO)-폴리프로필렌옥사이드(PPO)-폴리에틸렌옥사이드(PEO)의 삼블록 공중합체를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 전해 도금 공정은, 상기 구리 도금용 조성물을 포함하는 도금액을 0.1 내지 300ℓ/min의 속도로 상기 기판 상에 공급하여 수행될 수 있다.
예시적인 실시예들에 있어서, 상기 전해 도금 공정은, 3 내지 4㎛/min의 도금 속도로 수행될 수 있다.
이때, 상기 전해 도금 공정시 상기 기판은 20 내지 50℃의 온도로 유지되고, 2 내지 100rpm의 속도로 회전될 수 있다.
예시적인 실시예들에 있어서, 상기 구리 도전막은 복수 개의 기둥 형상으로 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 구리 도전막은 라인 형상을 갖도록 형성될 수 있다.
본 발명의 실시예들에 따른 구리 도금용 조성물은 높은 전류 밀도에서 억제력이 큰 폴리에틸렌옥사이드(PEO)-폴리프로필렌옥사이드(PPO)-폴리에틸렌옥사이드(PEO) 삼블록 공중합체를 억제제로 포함하므로, 고속으로 구리 도금하여 범프를 형성한 경우에도 상기 범프가 향상된 상면 평탄도를 가질 수 있다. 또한, 상기 조성물은 아릴레이티드 폴리에틸렌이민(arylated PEI) 화합물을 레벨러로 포함하고 적절한 농도의 가속제 및 전해질 수용액을 포함함으로써, 상기 범프는 감소된 표면 거칠기 및 평탄한 상면을 가질 수 있다.
도 1은 예시적인 실시예들에 따른 구리 도금 공정을 수행하는 데 사용되는 전해도금 장비를 설명하기 위한 구성도이다.
도 2 내지 도 4 및 도 7은 본 발명의 실시예들에 따른 구리 범프의 형성 방법을 설명하기 위한 단면도들이다.
도 5 및 도 6은 상기 구리 범프 형성 방법에 따라 형성된 구리 범프의 형상을 설명하기 위한 평면도들이다.
도 8은 비교예의 구리 도금용 조성물을 사용하여 제조된 구리 범프의 SEM 사진이다.
도 9는 실시예 1의 구리 도금용 조성물을 사용하여 제조된 구리 범프의 SEM 사진이다.
도 10은 실시예 2의 구리 도금용 조성물을 사용하여 제조된 구리 범프의 SEM 사진이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
구리 도금용 조성물
예시적인 실시예들에 따른 구리 도금용 조성물은 전해질 수용액, 가속제, 억제제 및 레벨러를 포함한다.
상기 전해질 수용액은 구리(Cu) 이온을 제공하는 가용성 구리염이 용해된 황산 및 염산을 포함한다. 상기 가용성 구리염은 황산구리 오수화물(CuSO4 ? 5H2O)을 포함할 수 있다. 예를 들면, 상기 전해질 수용액은 구리 기준으로 약 50 내지 약 70g/L 농도의 황산구리 오수화물과, 약 40 내지 약 60g/L 농도의 황산 및 약 40 내지 약 60g/L 농도의 염산을 포함한다.
상기 가속제는 하기 구조식 1로 표시되는 디설파이드 화합물을 포함한다.
Figure pat00003
(1)
(상기 구조식 1에서, R1 및 R3은 서로 독립적으로 메틸, 에틸, 프로필, 이소프로필, n-부틸, sec-부틸, tert-부틸 또는 트리메틸실릴이고, R2 및 R4는 서로 독립적으로 수소, 메틸, 에틸, 프로필, n-부틸, sec-부틸, tert-부틸 또는 트리메틸실릴이며, Rm과 Rn은 서로 독립적으로 C1-C10의 알킬렌, C3-C10의 시클로알킬렌 또는 C4-C10의 방향족 탄화수소이고, M1 + 및 M2 +는 서로 독립적으로 수소 이온, 알칼리 금속 이온 또는 암모늄 이온이다)
상기 디설파이드 화합물의 예로는 비스-(3-술포-3-메틸프로필) 디설파이드 염, 비스-(3-술포-3-에틸프로필) 디설파이드 염, 비스-(3-술포-3-이소프로필프로필) 디설파이드 염, 비스-(3-술포-3-t-부틸프로필) 디설파이드 염, 비스-(3-술포-3-트리메틸실릴프로필) 디설파이드 염, 비스-(3-술포-3,3-디메틸프로필) 디설파이드 염, 비스-(3-술포-3,3-디에틸프로필) 디설파이드 염, 비스-(2-술포-2-메틸에틸) 디설파이드 염, 비스-(2-술포-2-에틸에틸) 디설파이드 염, 비스-(4-술포-4-메틸부틸) 디설파이드 염, 비스-(4-술포-4-에틸부틸) 디설파이드 염, 비스-(5-술포-5-메틸펜틸) 디설파이드 염, 비스-(6-술포-6-메틸헥실) 디설파이드 염, 3-술포-3-메틸프로필 4-술포-4-메틸부틸 디설파이드 염, 2-술포-2-메틸프로필 3-술포-3-메틸프로필 디설파이드 염 또는 이들의 혼합물 등을 들 수 있다.
일 실시예에 있어서, 상기 디설파이드 화합물은 약 20ppm 내지 60ppm의 농도를 가질 수 있다. 상기 디설파이드 화합물의 농도가 20ppm 미만일 경우에는 형성되는 도금막의 상면이 볼록하게 흡착되고, 60ppm을 초과할 경우에는 상기 도금용 조성물의 가격 부담이 커지는 문제가 있다.
상기 억제제로 폴리에틸렌옥사이드(PEO)와 폴리프로필렌옥사이드(PPO)의 공중합체를 포함한다. 상기 폴리에틸렌옥사이드(PEO)와 폴리프로필렌옥사이드(PPO)의 공중합체의 예로는, PEO-PPO-PEO의 삼블록 공중합체, PPO-PEO-PPO의 삼블록 공중합체, PEO/PPO-PPO/PEO-PEO/PPO의 사블록 공중합체, PPO/PEO-PEO/PPO-PPO/PEO의 사블록 공중합체 등을 들 수 있다. 상기 억제제는 약 100 내지 약 100,000의 분자량을 가질 수 있다.
일 실시예에 있어서, 상기 PEO-PPO-PEO의 삼블록 공중합체는 분자량이 약 300 내지 약 10,000이고, 에틸렌옥사이드 함유량(EO%)이 약 1 내지 약 99%(w/w)의 범위일 수 있다. 다른 실시예에 있어서, 상기 PEO-PPO-PEO의 삼블록 공중합체는 분자량이 2,500 내지 5,000이고, 에틸렌옥사이드 함유량(EO%)이 30 내지 60%(w/w)의 범위일 수 있다.
일 실시예에 있어서, 상기 PEO-PPO-PEO의 삼블록 공중합체는 약 40ppm 내지 약 100ppm의 농도로 사용될 수 있다. 상기 PEO-PPO-PEO의 삼블록 공중합체의 농도가 40ppm 미만일 경우에는 표면 거칠기가 증가되고, 100ppm을 초과할 경우에는 억제효과가 커져서 후속의 도금 공정이 어려워지는 문제가 있다.
상기 레벨러는 하기 구조식 2로 표시되는 베타인 화합물을 포함할 수 있다.
R5-R6N-R7SO3 - (2)
(상기 구조식 2에서, R5는 C1-C4 알킬, 방향족 탄화수소, 술포닐, 포스포닐, 알데히드 또는 카바마이드이고, R6은 피리딘이고, R7은 C1-C4 알킬, 시클로알킬, 방향족 탄화수소 또는 R7에 결합된 수소 대신에 메틸, 에틸, 프로필, 이소프로필, n-부틸, sec-부틸 및 tert-부틸 중에서 어느 하나의 치환기로 치환된 C1-C4 알킬, 치환된 시클로알킬, 치환된 방향족 탄화수소이다)
상기 레벨러의 예로는, 아릴레이티드 폴리에틸렌이민(arylated polyethyleneimine; arylated PEI), 술포프로필레이티드 폴리에틸렌이민(sulfopropylated polyethyleneimine; Sulfopropylated PEI), 라우릴 디메틸 베타인(lauryl dimethyl betaine), 라우라미도프로필 베타인(lauramidopropyl betaine), 알킬 아민 옥사이드, 1-(3-술포프로필)피리디늄 베타인(1-(3-sulfopropyl)pyridinium betaine; PPS), 3-포르밀-1-(3-술포프로필)피리디늄 베타인(3-formyl-1-(3-sulfopropyl)pyridinium betaine; FPPS), 이소퀴놀린 1-프로판술폰산(isoquinoline 1-propanesulfonic acid; IQPS), 3-피리딘술폰산(3-pyridinesulfonic acid; PYSA), 니코틴아마이드 N-프로필술포네이트(nicotinamide N-propylsulfonate; NPS) 또는 이들의 혼합물을 들 수 있다.
일 실시예에 있어서, 상기 레벨러는 약 0.01 내지 약 100ppm의 농도의 아릴레이티드 폴리에틸렌이민(arylated PEI)을 포함할 수 있다. 상기 아릴레이티드 폴리에틸렌이민(arylated PEI)의 농도가 0.01ppm 미만일 경우에는 표면 거칠기가 증가되고, 100ppm을 초과할 경우에는 평탄화 효과가 오히려 감소되는 문제가 있다.
구리 범프 형성 방법
도 1은 예시적인 실시예들에 따른 구리 도금 공정을 수행하는 데 사용되는 전해도금 장비를 설명하기 위한 구성도이다.
도 1을 참조하면, 전해도금 장비(10)는, 구리 고속 도금용 조성물을 포함하는 도금액 및 도금막이 증착되는 기판(11)을 수용하는 도금조(20)와, 도금조(20)에 연결되어 전해질 수용액 및 첨가제를 혼합하는 혼합기(30)와, 도금조(20) 내부에 위치하여 양극(anode)으로 작용하여 상기 도금액을 기판(100) 표면에 균일하게 분산시키는 분산판(40)과, 기판(100)의 하부를 지지하며 음극(cathode)으로 작용하는 기판 지지부(50)와, 분산판(40)과 기판 지지부(50)에 전압을 제공하는 전압 제공부(60)와, 상기 도금액의 유속을 조절하기 위한 도금액 유속 조절기(70)와, 상기 도금액을 회수하기 위한 회수기(80) 및 도금조(20)와 도금액 유속 조절기(70)를 연결하는 제1 도금액 이송라인(90) 및 도금조(20)와 회수기(80) 혹은 회수기(80)와 혼합기(30)를 연결하는 제2 도금액 이송 라인(92)을 포함한다.
도금조(20)는 바닥부에 도금액 공급구(22)가 연결되어 있고, 상부에 도금액 회수구(24)가 연결되어 있어, 상기 전해질 수용액과 첨가제를 포함한 혼합 도금액이 도금액 공급구(22)로부터 제공되고 도금액 회수구(24)를 통해 배출된다. 이때, 상기 혼합 도금액은 20 내지 50℃ 정도의 온도를 유지하고, 상기 혼합 도금액에는 전압 제공부(60)에 의해 0.1mA/cm2 내지 300mA/cm2 의 전류밀도가 제공된다.
도금조(20)의 도금액 공급구(22)와 도금액 회수구(24)에는 도금액 이송 라인들(90, 92)이 각각 연결되어 있고, 제1 도금액 이송 라인(90)에 연결된 펌프를 통해 도금액이 상기 방향으로 이송된다. 이때, 제1 도금액 이송 라인(90)을 통한 도금액의 투입량은 도금액 유속 조절기(70)에 의해 조절된다.
도금액 유속 조절기(70)에 의해 상기 구리 고속 도금용 조성물을 포함한 혼합 도금액의 투입량은 약 0.1 내지 약 300ℓ/min의 속도로 제공될 수 있다.
혼합기(30)는 가속제(accelerator), 억제제(suppressor) 및 레벨러(leveler)를 각각 제공하는 첨가제 제공부들(도시되지 않음)이 연결되어, 첨가제 및 전해질 수용액이 혼합된다.
분산판(40)은 도금조(20)의 도금액 공급구(22) 부근에 위치되어, 내부에 복수 개의 분산홀들을 갖는 판 형상을 갖는다. 도금조(20)의 내부로 공급된 혼합 도금액은 분산판(40)의 상기 분산홀들을 통과하면서 기판(100) 상에 균일하게 분산된다. 이때, 기판(100)은 하부의 기판 지지부(50)에 의해 지지되며, 기판 지지부(50)에는 회전 구동장치(52)가 연결된다. 이에 따라, 기판(100)은 도금 공정이 수행되는 동안 소정의 속도로 회전할 수 있다.
이때, 전해도금 장비(10)는 여러 장의 반도체 웨이퍼(W)를 동시에 처리할 수 있도록, 복수 개의 전해도금 장비가 일정 간격으로 설치되고 있다. 또한, 일반적인 구리 도금액을 사용한 구리 전해도금 공정에 의해 형성된 구리 범프는 도금 속도가 1.5㎛/min에서도 상면의 표면 비평탄성이 30%를 초과하고 있다. 본 발명에서는 상기 구리 도금속도를 1.5㎛/min 뿐 아니라 3㎛/min 이상으로 증가시킨 경우에도 표면 비평탄성이 매우 낮은 구리 고속 도금용 조성물을 사용하여 구리 고속도금 공정을 수행한다.
일 실시예에 있어서, 기판(100)은 약 2rpm 내지 약 100rpm의 속도로 회전될 수 있다. 다른 실시예에 있어서, 기판(100)은 약 20rpm 내지 약 60rpm의 속도로 회전될 수 있다.
전압 제공부(60)는 분산판(40)과 기판 지지부(50)에 각각 연결되며, 상기 구리 도금 공정 동안 분산판(40)은 양극(anode)으로 작용하고, 기판 지지부(50)는 음극(cathode)으로 작용할 수 있다.
상기 혼합 도금액에 제공되는 전류밀도는 도금 공정에 따라 변경될 수 있다. 일 실시예에 있어서, 상기 도금 공정을 비아(via)나 트렌치(trench)를 매립하는 방식으로 수행할 경우에는 상기 혼합 도금액에 가해지는 전류밀도를 0.1 내지 100 mA/cm2 정도로 작은 범위를 갖도록 조절한다. 다른 실시예에 있어서, 상기 도금 공정을 벌크 상면에 증착하는 방식으로 수행할 경우에는 상기 혼합 도금액에 가해지는 전류밀도를 1 내지 300mA/cm2 정도로 큰 범위를 갖도록 조절한다. 상기와 같이 도금액에 가해지는 전류밀도를 조절함으로써, 증착 공정뿐 아니라 매립 공정에서도 균일하게 매립할 수 있다.
상기 도금 공정 후 도금액 회수구(24)를 통해 배출되는 도금액은 회수기(80)로 최종 회수된다. 도금조(20)와 회수기(80) 사이에는 제2 도금액 이송 라인(92)이 연결되어 있으며, 회수기(80)로 회수된 도금액은 분리 및 처리 후에 재사용될 수 있다.
이하에서는, 도 1에 도시된 전해도금 장비(10)를 사용하여 구리 범프를 형성하는 방법에 대해 설명한다.
도 2 내지 도 4 및 도 7은 본 발명의 실시예들에 따른 구리 범프의 형성 방법을 설명하기 위한 단면도들이고, 도 5 및 도 6은 상기 구리 범프 형성 방법에 따라 형성된 구리 범프의 형상을 설명하기 위한 평면도들이다. 이때, 도 2 내지 도 4 및 도 7은 도 5 및 도 6에서의 I-I' 라인을 따라 절단한 단면도들이다.
도 2를 참조하면, 기판(100) 상에 절연막(120)을 형성한 후, 절연막(120)을 관통하여 기판(100)에 접하는 전극 패드(110)를 형성한다. 도시하지 않았으나, 기판(100) 상에는 각종 플러그, 배선 등의 도전성 구조물이 형성될 수 있다.
기판(100)은 실리콘 기판, 실리콘-게르마늄 기판, SOI(silicon on insulator) 기판, GOI(germanium on insulator) 기판, 금속 산화물 단결정 기판 등을 포함할 수 있다.
절연막(120)은 산화물, 질화물 및/또는 산질화물 등의 절연 물질을 사용하여 형성될 수 있다. 예시적인 실시예들에 있어서, 절연막(120)은 PSG(phosphosilicate glass), BPSG(borohosphosilicate glass), USG(undoped silicate glass), SOG(spin on glass), TEOS(tetraethyl orthosilicate), PE-TEOS(plasma enhanced-TEOS), O3-TEOS, HDP-CVD(high density plasma-chemical vapor deposition) 산화물 등을 사용하여 형성될 수 있다. 다른 실시예에 있어서, 절연막(120)은 실리콘 산화물보다 낮은 유전율을 가진 저유전율(low-k) 물질을 사용하여 형성될 수 있다.
상기 저유전율 물질의 예로는, 탄소 함유 실리콘 산화물(carbon-doped silicon oxide; SiOCH), 실리콘 산탄화물(silicon oxycarbide; SiOC), 수소화 실리콘 산화물(hydrogenated silicon oxide; SiOH), 블랙 다이아몬드(black diamond), 수소실세스퀴옥산(HSQ), 메틸실세스퀴옥산(MSQ), 불화 실리케이트 글래스(fluorinated silicate glass; FSG), 유기 실리케이트 글래스(organic silicate glass; OSG) 등을 들 수 있다.
예시적인 실시예들에 있어서, 전극 패드(110)는 기판(100) 상에 절연막(120)을 형성하고, 절연막(120)을 관통하면서 기판(100) 상면을 노출시키는 홀(도시되지 않음)을 형성한 후, 도전 물질로 상기 홀을 매립함으로써 형성할 수 있다. 일 실시예에 있어서, 상기 도전 물질은 구리를 포함할 수 있다.
도 3을 참조하면, 전극 패드(110)를 노출시키는 개구(140)를 갖는 마스크(130)를 절연막(120) 상에 형성한다. 이때, 개구(140)는 절연막(120) 일부도 노출시킬 수 있다.
마스크(130)는 절연막(120)에 대하여 식각 선택비를 가지는 물질을 사용하여 형성될 수 있다. 예를 들어, 포토레지스트 패턴 혹은 하드 마스크를 마스크(130)로 사용할 수 있다.
도 4를 참조하면, 전해질 수용액과 첨가제가 혼합된 구리 도금용 조성물을 포함하는 혼합 도금액을 사용하여, 개구(140)를 채우는 구리 도금막(150)을 기판(100) 상에 형성한다. 이때, 상기 첨가제는 가속제, 억제제 및 레벨러를 포함할 수 있다.
구체적으로, 기판(100)을 전해도금 장비(10) 내부로 로딩한다. 상기 전해질 수용액과 첨가제가 전해도금 장비(10)의 혼합기(30)로 주입되어 혼합됨으로써, 혼합 도금액을 형성한다. 이때, 혼합기(30)는 20 내지 50℃의 온도로 예열되어 상기 혼합 도금액의 온도를 높일 수 있다. 이후, 상기 혼합 도금액이 도금조(20) 내부로 공급되어, 전해도금 공정을 통해 기판(100) 상에 구리 금속막(150)을 증착된다.
상기 전해질 수용액은 구리(Cu) 이온을 제공하는 가용성 구리염이 용해된 황산 및 염산을 포함한다. 상기 가용성 구리염은 황산구리 오수화물(CuSO4 ? 5H2O)을 포함할 수 있다. 예를 들면, 상기 전해질 수용액은 구리 기준으로 약 50 내지 약 70g/L 농도의 황산구리 오수화물과, 약 40 내지 약 60g/L 농도의 황산 및 약 40 내지 약 60g/L 농도의 염산을 포함한다.
상기 가속제는 구리의 환원반응에서 촉매로 작용하여 구리의 증착반응을 증가시키며, 상기 억제제는 구리의 성장이나 구리 이온의 이동을 억제한다. 상기 레벨러는 구리 증착 속도를 감소시키고 구리 도금층의 상면을 평탄화시킨다.
상기 가속제는 하기 구조식 1로 표시되는 디설파이드 화합물을 포함한다.
Figure pat00004
(1)
(상기 구조식 1에서, R1 및 R3은 서로 독립적으로 메틸, 에틸, 프로필, 이소프로필, n-부틸, sec-부틸, tert-부틸 또는 트리메틸실릴이고, R2 및 R4는 서로 독립적으로 수소, 메틸, 에틸, 프로필, n-부틸, sec-부틸, tert-부틸 또는 트리메틸실릴이며, Rm과 Rn은 서로 독립적으로 C1-C10의 알킬렌, C3-C10의 시클로알킬렌 또는 C4-C10의 방향족 탄화수소이고, M1 + 및 M2 +는 서로 독립적으로 수소 이온, 알칼리 금속 이온 또는 암모늄 이온이다)
상기 디설파이드 화합물은 구리 이온이 환원 반응을 하는 동안 촉매로 작용하여 구리의 증착 속도를 높일 수 있다. 상기 구조식 1로 표시되는 디설파이드 화합물은 술포네이트에 인접한 알킬렌의 수소가 C2-C4의 알킬 또는 트리메틸실릴로 치환되어 있다. 이와 같이 치환된 디설파이드 화합물은, 술포네이트에 인접한 알킬렌의 수소가 치환되지 않은 디설파이드 화합물에 비하여 화학적으로 안정적이기 때문에, 도금 공정이 진행되는 동안 분해가 쉽게 일어나지 않는다. 따라서 치환된 디설파이드 화합물을 가속제로 사용함으로써, 구리 도금용 조성물의 사용 수명을 연장할 수 있다.
상기 디설파이드 화합물의 예로는 비스-(3-술포-3-메틸프로필) 디설파이드 염, 비스-(3-술포-3-에틸프로필) 디설파이드 염, 비스-(3-술포-3-이소프로필프로필) 디설파이드 염, 비스-(3-술포-3-t-부틸프로필) 디설파이드 염, 비스-(3-술포-3-트리메틸실릴프로필) 디설파이드 염, 비스-(3-술포-3,3-디메틸프로필) 디설파이드 염, 비스-(3-술포-3,3-디에틸프로필) 디설파이드 염, 비스-(2-술포-2-메틸에틸) 디설파이드 염, 비스-(2-술포-2-에틸에틸) 디설파이드 염, 비스-(4-술포-4-메틸부틸) 디설파이드 염, 비스-(4-술포-4-에틸부틸) 디설파이드 염, 비스-(5-술포-5-메틸펜틸) 디설파이드 염, 비스-(6-술포-6-메틸헥실) 디설파이드 염, 3-술포-3-메틸프로필 4-술포-4-메틸부틸 디설파이드 염, 2-술포-2-메틸프로필 3-술포-3-메틸프로필 디설파이드 염 또는 이들의 혼합물 등을 들 수 있다.
일 실시예에 있어서, 상기 디설파이드 화합물은 약 20ppm 내지 60ppm의 농도를 가질 수 있다. 상기 디설파이드 화합물의 농도가 20ppm 미만일 경우에는 형성되는 구리 도금막의 상면이 볼록하게 흡착되고, 60ppm을 초과할 경우에는 상기 도금용 조성물의 가격 부담이 커지는 문제가 있다.
상기 억제제는 폴리에틸렌옥사이드(PEO)와 폴리프로필렌옥사이드(PPO)의 공중합체를 포함한다. 상기 폴리에틸렌옥사이드(PEO)와 폴리프로필렌옥사이드(PPO)의 공중합체의 예로는, PEO-PPO-PEO의 삼블록 공중합체, PPO-PEO-PPO의 삼블록 공중합체, PEO/PPO-PPO/PEO-PEO/PPO의 사블록 공중합체, PPO/PEO-PEO/PPO-PPO/PEO의 사블록 공중합체 등을 들 수 있다. 상기 억제제는 약 100 내지 약 100,000의 분자량을 가질 수 있다.
일 실시예에 있어서, 상기 PEO-PPO-PEO의 삼블록 공중합체는 분자량이 약 300 내지 약 10,000이고, 에틸렌옥사이드 함유량(EO%)이 약 1 내지 약 99%(w/w)의 범위일 수 있다. 다른 실시예에 있어서, 상기 PEO-PPO-PEO의 삼블록 공중합체는 분자량이 2,500 내지 5,000이고, 에틸렌옥사이드 함유량(EO%)이 30 내지 60%(w/w)의 범위일 수 있다.
일 실시예에 있어서, 상기 PEO-PPO-PEO의 삼블록 공중합체는 약 40ppm 내지 약 100ppm의 농도를 가질 수 있다. 상기 PEO-PPO-PEO의 삼블록 공중합체의 농도가 40ppm 미만일 경우에는 형성되는 구리 도금막의 표면 거칠기가 증가되고, 100ppm을 초과할 경우에는 억제 효과가 커져서 후속의 도금 공정이 어려워지는 문제가 있다.
상기 공중합체의 분자량과 에틸렌옥사이드 함유량을 적절히 조절함으로써, 종횡비가 큰 비아홀이나 트렌치와 같은 개구에 보이드 없이 구리막을 형성할 수 있다.
상기 레벨러는 하기 구조식 2로 표시되는 베타인 화합물을 포함할 수 있다.
R5-R6N-R7SO3 - (2)
(상기 구조식 2에서, R5는 C1-C4 알킬, 방향족 탄화수소, 술포닐, 포스포닐, 알데히드 또는 카바마이드이고, R6은 피리딘이고, R7은 C1-C4 알킬, 시클로알킬, 방향족 탄화수소 또는 R7에 결합된 수소 대신에 메틸, 에틸, 프로필, 이소프로필, n-부틸, sec-부틸 및 tert-부틸 중에서 어느 하나의 치환기로 치환된 C1-C4 알킬, 치환된 시클로알킬, 치환된 방향족 탄화수소이다)
상기 레벨러는 예로는, 아릴레이티드 폴리에틸렌이민(arylated polyethyleneimine; arylated PEI), 술포프로필레이티드 폴리에틸렌이민(sulfopropylated polyethyleneimine; Sulfopropylated PEI), 라우릴 디메틸 베타인(lauryl dimethyl betaine), 라우라미도프로필 베타인(lauramidopropyl betaine), 알킬 아민 옥사이드, 1-(3-술포프로필)피리디늄 베타인(1-(3-sulfopropyl)pyridinium betaine; PPS), 3-포르밀-1-(3-술포프로필)피리디늄 베타인(3-formyl-1-(3-sulfopropyl)pyridinium betaine; FPPS), 이소퀴놀린 1-프로판술폰산(isoquinoline 1-propanesulfonic acid; IQPS), 3-피리딘술폰산(3-pyridinesulfonic acid; PYSA), 니코틴아마이드 N-프로필술포네이트(nicotinamide N-propylsulfonate; NPS) 또는 이들의 혼합물을 들 수 있다.
일 실시예에 있어서, 상기 레벨러는 약 0.01 내지 약 100ppm의 농도의 아릴레이티드 폴리에틸렌이민(arylated PEI)을 포함할 수 있다. 상기 아릴레이티드 폴리에틸렌이민(arylated PEI)의 농도가 0.01ppm 미만일 경우에는 형성되는 구리 도금막의 표면 거칠기가 증가되고, 100ppm을 초과할 경우에는 상기 구리 도금막의 평탄도가 감소될 수 있다.
상기 전해도금 공정 시, 상기 혼합 도금액은 제1 도금액 이송 라인(90)을 통해 도금조(20)로 이송되며, 도금액 유속 조절기(70)에 의해 약 0.1 내지 약 300ℓ/min의 속도로 기판(100) 상에 공급된다. 제1 도금액 이송 라인(90)은 상기 도금액의 온도 저하를 막기 위하여 20 내지 50℃의 온도로 유지된다. 이때, 기판(100)의 온도 역시 20 내지 50℃ 정도로 유지되고, 상기 혼합 도금액의 불균일한 공급을 막기 위하여 약 2 내지 100rpm의 속도로 회전된다.
전압 제공부(60)에 의해 전압이 인가되어 도금조(20)에 소정의 전류가 흐름에 따라, 상기 혼합 도금액의 구리 이온이 분해되어 음극(cathode)으로 작용하는 기판(100) 상에 구리 도금막(150)이 형성된다. 상기 혼합 도금액은 20 내지 50℃의 온도 조건 및 약 0.1 내지 약 50mA/cm2의 전류밀도에서 분해되어 기판(100) 상에 구리 도금막(150)으로 형성될 수 있다.
구리 도금막(150)이 형성된 후, 나머지 혼합 도금액은 도금액 배출구(24)를 통해 회수기(80)로 이송된다. 회수된 도금액은 분리 및 처리되어 재사용될 수 있다.
일 실시예에 있어서, 구리 도금막(150)을 형성하기 이전에, 개구(140)의 저면과 측벽 상에 확산 방지막(도시되지 않음)을 형성할 수 있다. 상기 확산 방지막은 구리 도금막(150)의 구리 원자가 절연막(120) 및 전극 패드(110)로 확산되는 것을 방지할 수 있다. 상기 확산 방지막은 예를 들어, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 텅스텐 질화물, 탄탈륨 실리사이드 질화물, 티타늄 실리사이드 질화물 등을 사용하여 형성될 수 있다.
다른 실시예에 있어서, 구리 도금막(150)을 형성하기 이전에, 개구(140)의 저면 및 측벽 상에 시드막(도시되지 않음)을 형성할 수 있다. 상기 시드막은 구리 도금막(150)을 형성하기 위한 도금 공정에서 구리의 증착 속도를 개선할 수 있다. 상기 시드막은 구리를 사용하여 화학기상증착(CVD) 또는 물리기상증착(PVD) 공정 등을 통해 형성될 수 있다. 이와는 달리, 상기 시드막은 금(Au), 은(Ag), 백금(Pt) 및/또는 루테늄(Ru)을 사용하여 형성될 수도 있다.
상기 구리 도금용 조성물은 높은 전압에서도 억제력이 강한 억제제로서 PEO-PPO-PEO 공중합체를 포함하고, 높은 전압에서도 평탄화 특성이 우수한 레벨러로서 아릴레이티드 폴리에틸렌이민(arylated PEI)을 포함하므로, 3㎛/min 이상의 고속 도금 공정에서 형성되는 구리 도금막(150)의 상면은 높은 평탄도를 가질 수 있다.
한편, 마스크(130)는 제거될 수 있다.
도 5 및 도 6은 상기 구리 도금 공정을 수행함에 따라 형성된 구리 범프의 형상을 설명하기 위한 평면도들이다.
도 5를 참조하면, 제1 구리 범프들(152)은 서로 고립된 기둥 형상을 갖는다. 예시적인 실시예들에 따르면, 제1 구리 범프들(152)은 전극 패드(110)와 접촉하며, 전극 패드(110)의 상면적과 실질적으로 동일하거나 더 큰 면적을 갖도록 형성될 수 있다.
이와는 달리, 도 6을 참조하면, 제2 구리 범프들(154)은 외부의 회로 단자(156)까지 전기적으로 연결되는 라인 형상을 갖는다. 제2 구리 범프들(154)은 평탄한 상면을 가지며, 배선으로서 기능할 수 있다.
도 7을 참조하면, 구리 범프들(152, 154) 상에 솔더들(160)을 형성한다. 솔더들(160)은 주석은(SnAg)을 사용하여 화학기상증착(CVD) 또는 물리기상증착(PVD) 공정 등을 통해 형성될 수 있다. 솔더들(160) 상에는 반도체 칩(170)이 접착될 수 있다.
상기와 같이, 상기 구리 도금용 조성물을 사용하여 형성된 구리 범프들(152, 154)의 상면의 평탄도가 우수함으로써, 구리 범프들(152, 154) 상에 형성되는 솔더들(160)이 열에 의해 미끄러져 떨어지는 불량이 감소될 수 있다.
이하, 실시예들 및 비교예를 통하여 본 발명을 더욱 상세하게 설명한다. 그러나 하기 실시예들은 본 발명을 예시하기 위한 것으로서 본 발명은 하기 실시예들에 의하여 한정되지 않고 다양하게 수정 및 변경될 수 있다.
구리 도금용 조성물의 제조
전해도금 공정의 도금액으로 사용되는 구리 도금용 조성물을 하기 실시예 1~2 및 비교예와 같이 준비하였다.
실시예 1
황산구리(CuSO4 ? 5H2O)에서 구리 약 60g/L, 황산(H2SO4) 약 50g/L 및 염산(HCl) 약 50g/L의 농도로 포함하는 전해질 수용액을 준비하였다. 상기 전해질 수용액에 가속제로 작용하는 디설파이드 화합물을 약 40ppm의 농도로, 억제제로 작용하는 폴리에틸렌옥사이드(PEO)-폴리프로필렌옥사이드(PPO)-폴리에틸렌옥사이드(PEO)의 삼블록 공중합체를 약 80ppm의 농도로 첨가한 후, 혼합물을 충분히 교반하여 구리 고속도금용 조성물을 제조하였다. 억제제로 분자량 약 2,200이고 에틸렌옥사이드 함유량(EO%) 약 20%(w/w)인 Pluronic L62((EO)5(PO)30(EO)5)를 사용하였고, 디설파이드 화합물로는 비스-(3-술포-3-메틸프로필) 디설파이드 디포타슘염(bis-(3-sulfo-3-methylpropyl) disulfide dipotassium salt, Me-SPS)을 사용하였다.
실시예 2
레벨러로 작용하는 아릴레이티드 폴리에틸렌이민(arylated polyethyleneimine)을 약 10ppm의 농도로 더 첨가시키는 것을 제외하고는, 실시예 1에서와 실질적으로 동일한 방법으로 구리 고속도금용 조성물을 제조하였다.
비교예
가속제로 사용되는 비스-(3-술포-3-메틸프로필) 디설파이드 디포타슘염 대신에, 비스-(3-술포프로필) 디설파이드 디소듐염(bis(3-sulfopropyl) disulfide disodium salt, SPS)을 사용하고, 억제제로 사용되는 폴리에틸렌옥사이드(PEO)-폴리프로필렌옥사이드(PPO)-폴리에틸렌옥사이드(PEO)의 삼블록 공중합체 대신에, 폴리에틸렌옥사이드(PEO)를 사용한 것을 제외하고는, 실시예 1에서와 실질적으로 동일한 방법으로 구리 도금용 조성물을 제조하였다.
구리 범프의 평탄도 평가
실시예 1 내지 2 및 비교예에서 제조된 구리 도금용 조성물 각각을 도금액으로 사용하여 전해 도금 공정으로 구리 범프를 제조하였다.
구체적으로, 기판 상에 전극 패드를 수용하는 실리콘 산화막을 형성하였고, 상기 실리콘 산화막의 상에 상기 전극 패드를 노출시키는 개구를 갖는 포토레지스트 패턴을 형성하였다. 상기 개구의 바닥 및 측벽 상에 구리 티타늄 질화막과 구리 시드막을 순차적으로 얇게 형성하였다. 이후, 상기 구리 도금용 조성물로 이루어진 도금액을 도금조에 투입하고, 상기 기판을 상기 도금액에 담근 다음, 구리 전해도금 공정을 수행하였다. 상기 구리 전해도금 공정은 상온에서 수행하였으며, 상기 기판의 회전속도는 약 30rpm이었다. 이에 따라, 상기 개구를 매립하여 구리 도금막을 형성되었고, 상기 포토레지스트 패턴을 제거함으로써, 구리 범프가 제조되었다.
이때, 도금 속도, 전류밀도, 가속제, 억제제 및 레벨러를 변동시키면서 형성되는 구리 범프의 SEM 사진을 측정하고, 표면 비평탄성을 측정한 결과를 표 1에 나타내었다.
도 8은 비교예의 구리 도금용 조성물을 사용하여 제조된 구리 범프의 SEM 사진이고, 도 9는 실시예 1의 구리 도금용 조성물을 사용하여 제조된 구리 범프의 SEM 사진이고, 도 10은 실시예 2의 구리 도금용 조성물을 사용하여 제조된 구리 범프의 SEM 사진이다.
[표 1]
Figure pat00005
도 8 내지 도 9 및 표 1을 참조하면, 실시예 1의 구리 도금용 조성물을 사용한 경우에는 도금 속도를 3μm/min(전류밀도는 16 ASD임)으로 증가시켜도 표면 비평탄성이 5%보다 낮은 것이 확인되었다. 또한 실시예 2의 구리 도금용 조성물을 사용한 경우에는 도금 속도를 4μm/min(전류밀도는 24 ASD임)으로 증가시켜도 표면 비평탄성이 여전히 5% 미만인 것이 확인되었다. 이에 비하여, 비교예의 구리 도금용 조성물을 사용한 경우에는, 도금 속도가 1.5μm/min으로 상대적으로 낮은 전류밀도에서도 표면이 위로 볼록한 형태를 갖고, 표면 비평탄성이 30% 보다 높게 나타나는 것이 확인되었다.
상기 실시예 1 및 실시예 2의 조성물에 대한 구리 범프 표면의 평탄도 평과 결과에서 알 수 있듯이 전류밀도를 증가시켜 도금 속도가 1.5μm/min 이상을 유지할 경우에도 구리 도금용 조성물을 이용하는 구리 범프의 표면 평탄도가 우수하며, 가속제로 Me-SPS와 억제제로 PEO-PPO-PEO를 사용하는 실시예 1의 경우에는 도금 속도가 3μm/min에서도 표면 평탄도가 매우 우수하고, 레벨러로 아릴레이티드 폴리에틸렌이민을 더 사용하는 실시예 1의 경우에서는 도금 속도가 4μm/min으로 증가되어도 표면 평탄도가 매우 우수한 것으로 나타났다. 이는, 억제제로 사용되는 PEO-PPO-PEO에 비해 PEO가 구리 고속도금용 조성물 내에서 높은 전압에서는 분해되어 전류가 억제되지 않으며, 레벨러로 사용되는 아릴레이티드 폴리에틸렌이민도 높은 전압에서 분해되지 않고 레벨링 특성이 유지되기 때문인 것으로 분석된다.
본 발명의 실시예들에 따른 구리 도금용 조성물은 높은 전류 밀도에서 억제력이 큰 폴리에틸렌옥사이드(PEO)-폴리프로필렌옥사이드(PPO)-폴리에틸렌옥사이드(PEO) 삼블록 공중합체를 억제제로 포함하므로, 고속으로 구리 도금하여 범프를 형성하는 경우에도 상기 범프가 향상된 상면 평탄도를 가질 수 있다. 또한, 상기 조성물은 아릴레이티드 폴리에틸렌이민(arylated PEI) 화합물을 레벨러로 포함하고 적절한 농도의 가속제 및 전해질 수용액을 포함함으로써, 상기 범프는 감소된 표면 거칠기 및 평탄한 상면을 가질 수 있다. 이에 따라, 상기 범프 상부에 솔더를 형성할 때, 상기 솔더가 열에 의해 미끄러지는 불량이 감소될 수 있다.
10: 전해도금 장비 100: 기판
20: 도금조 22: 도금액 공급구
24: 도금액 회수구 30: 혼합기
40: 분산판 50: 기판 지지부
60: 전압 제공부 70: 도금액 유속 조절기
80: 회수기 90, 92: 도금액 이송 라인들
110 : 전극 패드 120: 절연막
130: 마스크 패턴 140: 개구
150: 구리 도금막 152, 154: 구리 범프들
160: 솔더들 170: 반도체 칩

Claims (13)

  1. 가용성 구리염, 황산 및 염산을 포함하는 전해질 수용액;
    20 내지 60ppm의 농도를 갖고 하기 구조식 1로 표시되는 디설파이드 화합물을 포함하는 가속제;
    40 내지 100ppm의 농도를 갖고 분자량이 300 내지 10,000이며, 에틸렌옥사이드 함유량(EO%)이 1 내지 99%(w/w)인 폴리에틸렌옥사이드(PEO)-폴리프로필렌옥사이드(PPO)-폴리에틸렌옥사이드(PEO)의 삼블록 공중합체를 포함하는 억제제; 및
    0.01 내지 100ppm의 농도를 갖고 아릴레이트 폴리에틸렌이민을 포함하는 레벨러를 함유하는 구리 도금용 조성물.
    Figure pat00006
    (1)
    (상기 구조식 1에서, R1 및 R3은 서로 독립적으로 메틸, 에틸, 프로필, 이소프로필, n-부틸, sec-부틸, tert-부틸 또는 트리메틸실릴이고, R2 및 R4는 서로 독립적으로 수소이며, Rm과 Rn은 서로 독립적으로 C1-C10의 알킬렌, C3-C10의 시클로알킬렌 또는 C4-C10의 방향족 탄화수소이고, M1 + 및 M2 +는 서로 독립적으로 수소 이온, 알칼리 금속 이온 또는 암모늄 이온이다)
  2. 제1항에 있어서, 상기 디설파이드 화합물은 비스-(3-술포-3-메틸프로필) 디설파이드 디포타슘염(bis-(3-sulfo-3-methylpropyl) disulfide dipotassium salt, Me-SPS)을 사용하는 것을 특징으로 하는 구리 도금용 조성물.
  3. 제1항에 있어서, 상기 전해질 수용액은 50 내지 70g/L의 농도를 갖는 황산구리 오수화물과, 40 내지 60g/L의 농도를 갖는 황산 및 40 내지 60g/L의 농도를 갖는 염산을 포함하는 것을 특징으로 하는 구리 도금용 조성물.
  4. 제1항에 있어서, 상기 억제제는 40 내지 100ppm의 농도를 갖고 분자량이 2,500 내지 5,000이며, 에틸렌옥사이드 함유량(EO%)이 30 내지 60%(w/w)인 폴리에틸렌옥사이드(PEO)-폴리프로필렌옥사이드(PPO)-폴리에틸렌옥사이드(PEO)의 삼블록 공중합체를 포함하는 것을 특징으로 하는 구리 도금용 조성물.
  5. 기판 상에 전극 패드를 수용하는 절연막을 형성하는 단계;
    상기 절연막 상에 상기 전극 패드를 노출시키는 개구를 갖는 마스크를 형성하는 단계;
    가용성 구리염, 황산 및 염산을 포함하는 전해질 수용액;
    20 내지 60ppm의 농도를 갖고 하기 구조식 1로 표시되는 디설파이드 화합물을 포함하는 가속제;
    40 내지 100ppm의 농도를 갖고 분자량이 300 내지 10,000이며, 에틸렌옥사이드 함유량(EO%)이 1 내지 99%(w/w)인 폴리에틸렌옥사이드(PEO)-폴리프로필렌옥사이드(PPO)-폴리에틸렌옥사이드(PEO)의 삼블록 공중합체를 포함하는 억제제; 및
    0.01 내지 100ppm의 농도를 갖고 아릴레이트 폴리에틸렌이민을 포함하는 레벨러를 함유하는 구리 도금용 조성물을 사용한 전해 도금 공정을 수행하여, 상기 개구를 채우는 구리 도금막을 형성하는 단계를 포함하는 구리 범프의 형성 방법.
    Figure pat00007
    (1)
    (상기 구조식 1에서, R1 및 R3은 서로 독립적으로 메틸, 에틸, 프로필, 이소프로필, n-부틸, sec-부틸, tert-부틸 또는 트리메틸실릴이고, R2 및 R4는 서로 독립적으로 수소, 메틸, 에틸, 프로필, n-부틸, sec-부틸, tert-부틸 또는 트리메틸실릴이며, Rm과 Rn은 서로 독립적으로 C1-C10의 알킬렌, C3-C10의 시클로알킬렌 또는 C4-C10의 방향족 탄화수소이고, M1 + 및 M2 +는 서로 독립적으로 수소 이온, 알칼리 금속 이온 또는 암모늄 이온이다)
  6. 제5항에 있어서, 상기 디설파이드 화합물은 비스-(3-술포-3-메틸프로필) 디설파이드 디포타슘염(bis-(3-sulfo-3-methylpropyl) disulfide dipotassium salt, Me-SPS)을 포함하는 것을 특징으로 하는 구리 범프의 형성 방법.
  7. 제5항에 있어서, 상기 전해질 수용액은 50 내지 70g/L의 농도를 갖는 황산구리 오수화물과, 40 내지 60g/L의 농도를 갖는 황산 및 40 내지 60g/L의 농도를 갖는 염산을 포함하는 것을 특징으로 하는 구리 범프의 형성 방법.
  8. 제5항에 있어서, 상기 억제제는 40 내지 100ppm의 농도를 갖고 분자량이 2,500 내지 5,000이며, 에틸렌옥사이드 함유량(EO%)이 30 내지 60%(w/w)인 폴리에틸렌옥사이드(PEO)-폴리프로필렌옥사이드(PPO)-폴리에틸렌옥사이드(PEO)의 삼블록 공중합체를 포함하는 것을 특징으로 하는 구리 범프의 형성 방법.
  9. 제5항에 있어서, 상기 전해 도금 공정은, 상기 구리 도금용 조성물을 포함하는 도금액을 0.1 내지 300ℓ/min의 속도로 상기 기판 상에 공급하여 수행되는 것을 특징으로 하는 구리 범프의 형성 방법.
  10. 제5항에 있어서, 상기 전해 도금 공정은, 3 내지 4㎛/min의 도금 속도로 수행되는 것을 특징으로 하는 구리 범프의 형성 방법.
  11. 제5항에 있어서, 상기 전해 도금 공정시 상기 기판은 20 내지 50℃의 온도로 유지되고, 2 내지 100rpm의 속도로 회전되는 것을 특징으로 하는 구리 범프의 형성 방법.
  12. 제5항에 있어서, 상기 구리 도전막은 복수 개의 기둥 형상으로 형성되는 것을 특징으로 하는 구리 범프의 형성 방법.
  13. 제5항에 있어서, 상기 구리 도전막은 라인 형상을 갖도록 형성되는 것을 특징으로 하는 구리 범프의 형성 방법.
KR1020110009251A 2011-01-31 2011-01-31 구리 도금용 조성물 및 이를 이용한 구리 범프 형성 방법 KR20120088124A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020110009251A KR20120088124A (ko) 2011-01-31 2011-01-31 구리 도금용 조성물 및 이를 이용한 구리 범프 형성 방법
US13/287,434 US20120193238A1 (en) 2011-01-31 2011-11-02 Compositions For Plating Copper And Methods Of Forming A Copper Bump Using The Same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110009251A KR20120088124A (ko) 2011-01-31 2011-01-31 구리 도금용 조성물 및 이를 이용한 구리 범프 형성 방법

Publications (1)

Publication Number Publication Date
KR20120088124A true KR20120088124A (ko) 2012-08-08

Family

ID=46576446

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110009251A KR20120088124A (ko) 2011-01-31 2011-01-31 구리 도금용 조성물 및 이를 이용한 구리 범프 형성 방법

Country Status (2)

Country Link
US (1) US20120193238A1 (ko)
KR (1) KR20120088124A (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103397354B (zh) * 2013-08-08 2016-10-26 上海新阳半导体材料股份有限公司 一种用于减少硅通孔技术镀铜退火后空洞的添加剂
US20170175289A1 (en) * 2015-12-17 2017-06-22 Metal Industries Research & Development Centre Electrochemical polishing apparatus
WO2023117127A1 (en) * 2021-12-24 2023-06-29 Circuit Foil Luxembourg Electrolytic copper foil and secondary battery comprising the same

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09288358A (ja) * 1996-04-22 1997-11-04 Hitachi Ltd 導体回路の形成方法
US20050092611A1 (en) * 2003-11-03 2005-05-05 Semitool, Inc. Bath and method for high rate copper deposition
JP4973829B2 (ja) * 2004-07-23 2012-07-11 上村工業株式会社 電気銅めっき浴及び電気銅めっき方法
KR100632552B1 (ko) * 2004-12-30 2006-10-11 삼성전기주식회사 내부 비아홀의 필 도금 구조 및 그 제조 방법
JP4850595B2 (ja) * 2006-06-19 2012-01-11 株式会社Adeka 電解銅メッキ浴及び電解銅メッキ方法
US8110508B2 (en) * 2007-11-22 2012-02-07 Samsung Electronics Co., Ltd. Method of forming a bump structure using an etching composition for an under bump metallurgy layer
KR20090080623A (ko) * 2008-01-22 2009-07-27 삼성전기주식회사 포스트 범프 및 그 형성방법
KR20100038576A (ko) * 2008-10-06 2010-04-15 삼성전자주식회사 구리 도금용 조성물 및 이를 이용한 구리 배선의 형성 방법

Also Published As

Publication number Publication date
US20120193238A1 (en) 2012-08-02

Similar Documents

Publication Publication Date Title
CN106245073B (zh) 用金属电化学填充高纵横比的大型凹入特征的方法、水溶液电镀槽溶液、电镀设备以及系统
CN1287441C (zh) 掺杂碳和硅的铜互连
US8698318B2 (en) Superfilled metal contact vias for semiconductor devices
JP4116781B2 (ja) シ−ド修復及び電解めっき浴
JP4888913B2 (ja) マイクロ電子機器における銅電気沈積方法
US8836121B2 (en) Circuit board with twinned CU circuit layer and method for manufacturing the same
US20100084277A1 (en) Composition for copper plating and associated methods
KR20110022571A (ko) 관통전극형 채움 장치 및 방법
KR20120095225A (ko) 구리 도금 용액 및 이것을 이용한 구리 도금 방법
KR102266305B1 (ko) 마이크로전자장치에서의 구리 전착
US20050020068A1 (en) Plating method
WO2021236398A1 (en) Electroplating nanotwinned and non-nanotwinned copper features
TWI737880B (zh) 用於高縱橫比模式之銅電沉積溶液及方法
KR20140092626A (ko) 구리 전해 도금액, 구리 도금 장치 및 이를 이용한 구리 범프 형성 방법
KR20120088124A (ko) 구리 도금용 조성물 및 이를 이용한 구리 범프 형성 방법
WO2013142863A1 (en) Through-silicon via filling
TWI730521B (zh) 電化學電鍍的系統及製程方法與半導體結構製法
EP1215305A1 (en) Method for preparing an electroplating bath and related copper plating process
TW202331009A (zh) 用於鍍銅的組合物和使用該組合物製造含銅導體的方法
TWI835388B (zh) 鍍銅用組合物以及使用該組合物製造含銅導體的方法
KR102445575B1 (ko) 도금용 평활제, 이를 포함하는 도금용 조성물 및 구리 배선의 형성방법
TW202330999A (zh) 鍍銅用組合物以及使用該組合物製造含銅導體的方法
KR20080101288A (ko) 반도체 장치 형성 방법 및 그에 적합한 장치

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid