KR20060054273A - 반도체장치 - Google Patents

반도체장치 Download PDF

Info

Publication number
KR20060054273A
KR20060054273A KR1020060039894A KR20060039894A KR20060054273A KR 20060054273 A KR20060054273 A KR 20060054273A KR 1020060039894 A KR1020060039894 A KR 1020060039894A KR 20060039894 A KR20060039894 A KR 20060039894A KR 20060054273 A KR20060054273 A KR 20060054273A
Authority
KR
South Korea
Prior art keywords
memory
film
semiconductor
gate
liquid crystal
Prior art date
Application number
KR1020060039894A
Other languages
English (en)
Other versions
KR100680741B1 (ko
Inventor
순페이 야마자키
준 고야마
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP16136398A external-priority patent/JP4294118B2/ja
Priority claimed from JP16136698A external-priority patent/JP4112686B2/ja
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20060054273A publication Critical patent/KR20060054273A/ko
Application granted granted Critical
Publication of KR100680741B1 publication Critical patent/KR100680741B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3685—Details of drivers for data electrodes
    • G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H01L27/1277—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor using a crystallisation promoting species, e.g. local introduction of Ni catalyst
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1296—Multistep manufacturing methods adapted to increase the uniformity of device parameters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13454—Drivers integrated on the active matrix substrate
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0271—Adjustment of the gradation levels within the range of the gradation scale, e.g. by redistribution or clipping
    • G09G2320/0276—Adjustment of the gradation levels within the range of the gradation scale, e.g. by redistribution or clipping for the purpose of adaptation to the characteristics of a display device, i.e. gamma correction
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3696—Generation of voltages supplied to electrode drivers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Optics & Photonics (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)

Abstract

본 발명의 반도체장치는 외부로부터 공급되는 신호를 감마 보정하기 위한 제어회로와, 그 감마 보정에 사용되는 데이터를 기억하는 메모리를 포함한다. 제어회로 및 메모리는 TFT로 구성되고, 동일 절연 기판 상에 일체로 형성되어 있다. 본 발명의 반도체 표시장치는 다수의 TFT가 매트릭스 형태로 배치된 화소 영역; 다수의 TFT를 스위칭하는 드라이버; 화상 신호를 공급하는 화상 신호 공급원; 화상 신호를 감마 보정하기 위한 제어회로; 및 화상 신호의 감마 보정에 사용되는 데이터를 기억하는 메모리를 포함한다. 다수의 TFT, 드라이버, 제어회로 및 메모리는 동일 절연 기판 상에 일체로 형성되어 있다.
반도체장치, 메모리, 섬 형상의 반도체층, 플로팅 게이트, 컨트롤 게이트

Description

반도체장치{A semiconductor device}
도 1은 본 발명의 액정 표시장치의 개략적 구성도.
도 2는 본 발명의 액정 표시장치의 감마 보정 데이터를 기억하는 메모리의 구성도.
도 3은 본 발명의 액정 표시장치의 드라이버 및 화소 영역의 구성도.
도 4(A)∼도 4(D)는 본 발명의 액정 표시장치의 제작공정을 나타내는 도면.
도 5(A)∼도 5(D)는 본 발명의 액정 표시장치의 제작공정을 나타내는 도면.
도 6(A)∼도 6(D)는 본 발명의 액정 표시장치의 제작공정을 나타내는 도면.
도 7(A) 및 도 7(B)는 본 발명의 액정 표시장치의 제작공정을 나타내는 도면.
도 8은 본 발명의 액정 표시장치의 액티브 매트릭스 기판의 회로 배치를 나타내는 도면.
도 9(A)∼도 9(C)는 본 발명의 액정 표시장치의 감마 보정 데이터를 기억하는 메모리의 회로도.
도 10은 본 발명의 액정 표시장치의 개략적 구성도.
도 11은 본 발명의 액정 표시장치의 개략적 구성도.
도 12는 본 발명의 액정 표시장치의 전압선 및 감마 보정을 행하기 위한 회 로를 나타내는 도면.
도 13은 본 발명의 감마 보정의 효과를 나타내는 도면.
도 14는 종래의 액정 표시장치의 개략적 구성도.
도 15는 감마 보정의 설명도.
도 16은 본 발명의 액정 표시장치를 나타내는 단면도.
도 17은 본 발명의 메모리 및 논리 회로를 나타내는 단면도.
도 18(A)∼도 18(E)는 본 발명의 액정 표시장치를 이용한 반도체장치들의 개략도.
도 19는 P채널형 TFT의 메모리 효과를 확인하기 위한 회로도.
도 20(A) 및 도 20(B)는 P채널형 TFT의 메모리 효과 출현을 나타내는 도면.
도 21(A) 및 도 21(B)는 반도체 박막의 결정 입계를 확대한 HR-TEM 사진.
도 22(A)∼도 22(C)는 전자 회절 패턴을 나타내는 사진 및 모식도.
도 23(A) 및 도 23(B)는 결정성 규소막의 결정 입계를 나타내는 TEM 사진.
도 24(A) 및 도 24(B)는 반도체 박막의 암시야상(暗視野像)의 사진.
도 25는 X선 회절의 결과를 나타내는 도면.
* 도면의 주요 부분에 대한 부호의 설명
101: 아날로그 화상 신호 공급원 102: A/D 변환회로
103: 디지털 화상 신호 공급원 104: 감마 보정 제어회로
105: 메모리 106: 소스 신호선 측 드라이버
107: 게이트 신호선 측 드라이버 108: 화소 영역
본 발명은 반도체장치 및 반도체 표시장치에 관한 것이다. 특히, 본 발명은 데이터를 기억하는 비휘발성 메모리와 다른 논리 회로가 SOI(Silicon On Insulator) 기술을 이용하여 절연 기판 상에 일체로 형성된 반도체장치에 관한 것이다. 또한, 본 발명은 화소와, 구동회로 및 메모리 등의 주변 회로가 SOI 기술을 이용하여 절연 기판 상에 일체로 형성된 반도체 표시장치에 관한 것이다.
최근, 값이 저렴한 유리 기판 상에 반도체 박막을 형성한 반도체장치, 예를 들어, 박막트랜지스터(이하, TFT라 칭한다)를 제조하는 기술이 급속히 발달하여 오고 있다. 그 이유는 액티브 매트릭스형 액정 표시 패널(액정 패널)의 수요가 증가하고 있기 때문이다.
액티브 매트릭스형 액정 패널은, 매트릭스 형태로 배치된 수 십 내지 수 백만개의 화소 영역 각각에 TFT가 배치되고, 각각의 화소 전극에 출입하는 전하를 TFT의 스위칭 기능에 의해 제어하도록 구성되어 있다.
도 14는 종래의 액티브 매트릭스형 액정 표시장치를 나타낸다. 도 14에 도시된 바와 같이, 종래의 액티브 매트릭스형 액정 표시장치는 소스 신호선 측 드라이버(1401), 게이트 신호선 측 드라이버(1402), 매트릭스 형태로 배치된 다수의 화소 TFT(1403), 및 화상 신호선(1404)을 포함한다.
소스선 측 드라이버 및 게이트선 측 드라이버는 시프트 레지스터, 버퍼 회로 등을 포함하고, 최근에는 액티브 매트릭스 회로와 동일 기판 상에 일체로 형성된다.
유리 기판 상에 형성된 비정질 규소를 이용한 박막트랜지스터가 액티브 매트릭스 회로에 배치되어 있다.
기판으로서 석영을 사용하고 다결정 규소막으로 박막트랜지스터를 형성하는 구성도 알려져 있다. 이 경우, 주변 구동회로와 액티브 매트릭스 회로 모두가 석영 기판 상에 형성된 박막트랜지스터로 구성된다.
또한, 레이저 어닐과 같은 기술을 이용하여 유리 기판 상에 결정성 규소막을 이용한 박막트랜지스터를 형성하는 기술도 알려져 있다. 이 기술을 이용하면, 액티브 매트릭스 회로와 주변 구동회로를 유리 기판 상에 집적화할 수 있다.
도 14에 나타낸 바와 같은 구성에서는, 화상 신호선(1404)에 공급되는 화상 신호가 소스선 측 드라이버의 시프트 레지스터 회로(수평 주사용 시프트 레지스터)로부터의 신호에 의해 선택된다. 그 다음, 소정의 화상 신호가 대응하는 소스 신호선에 공급된다.
소스 신호선에 공급된 화상 신호는 화소의 박막트랜지스터에 의해 선택되고, 소정의 화소 전극에 기입된다.
화소의 박막트랜지스터는 게이트선 측 드라이버의 시프트 레지스터(수직 주사용 시프트 레지스터)로부터 게이트 신호선을 통해 공급되는 선택 신호에 의해 동작한다.
이 동작은 소스선 측 드라이버의 시프트 레지스터로부터의 신호와 게이트 신 호선 측 드라이버의 시프트 레지스터로부터의 신호에 의해 적당한 타이밍 설정으로 순차적으로 반복되어, 매트릭스 형태로 배치된 개개의 화소에 순차적으로 정보가 기입된다.
최근, 액티브 매트릭스형 액정 표시장치가 노트북형 컴퓨터에 사용되는 일이 많다. 퍼스널 컴퓨터에서는, 다수의 소프트웨어를 동시에 기동시키거나 디지털 카메라로부터의 영상을 취하여 처리하는 기능을 실현하기 위해 다계조(多階調) 액정 표시장치가 요구되고 있다.
또한, 고선명 텔레비전 신호와 같은 텔레비전 신호를 투사할 수 있고 대화면에 대응할 수 있는 액정 프로젝터의 수요가 증가되고 있다. 이 경우도, 공급되는 화상의 질은 계조 표시의 미세함의 정도에 좌우된다.
이처럼, 고화질의 영상을 제공하기 위해서는, 계조 표시가 어느 정도 미세하게 될 수 있는지가 중요하다. 계조 표시의 방법으로서는, 소스선에 비디오 신호 또는 텔레비전 신호와 같은 아날로그 신호를 공급하는 경우(아날로그 계조)와, 퍼스널 컴퓨터 등으로부터의 데이터 신호와 같은 디지털 신호를 공급하는 경우(디지털 계조)가 있다.
아날로그 계조에서는, 상기한 바와 같이, 화상 신호선에 공급되는 아날로그 화상 신호가 소스 드라이버로부터의 신호에 의해 순차적으로 선택되고, 대응하는 소스선에 소정의 화상 신호가 공급된다.
디지털 계조에서는, 화상 신호선에 공급되는 디지털 신호가 순차적으로 선택되고, 선택된 신호가 D/A 변환된 후, 대응하는 소스선에 소정의 화상 신호가 공급 된다.
액정 표시장치의 경우. 어떠한 계조 표시가 사용되는 경우라도, 액정에 인가되는 전압(V)과 투과광 강도 사이에는, 도 15에 점선으로 나타낸 바와 같은 관계가 있다. 그러나, 액정 표시장치는 TN(트위스티드 네마틱) 모드에서 전압이 인가되지 않을 때 장치가 밝은 상태로 되는 노멀리 화이트 모드를 사용하는 것으로 한다.
또한, 도 15로부터 이해되는 바와 같이, 액정에 인가되는 전압과 투과광 강도 사이에는 비선형의 관계가 있기 때문에, 인가 전압에 따라 계조 표시를 행하는 것이 어렵다.
상기 사항을 보상하기 위해, 감마(gamma) 보정과 같은 수단이 채택되고 있다. 감마 보정에서는, 화상 신호가 게인(gain)되고, 투과광 강도가 인가 전압에 따라 선형적으로 변경되도록 보정이 행해진다. 이 감마 보정에 의해, 우수한 계조 표시가 얻어질 수 있다. 감마 보정이 행해진 경우에 있어서의 인가 전압과 투과광 강도 사이의 관계가 도 15에 실선으로 나타내어져 있다.
그러나, 화상 신호에 감마 보정을 적용하기 위해서는, 별도의 IC 회로가 필요하여, 액정 패널의 외부에 회로를 설치하여야 한다. 그래서, 제품을 소형화하는 것이 사실상 불가능하였다.
상기 관점에서, 본 발명의 목적은, 우수한 계조 표시를 행할 수 있고 소형화가 가능한 반도체 표시장치, 특히 액정 표시장치를 제공하는데 있다.
본 발명의 일 양태에 따르면, 데이터를 기억하는 메모리와, 그 데이터를 제어하는 논리 회로를 포함하고, 상기 메모리와 상기 논리 회로가 TFT로 구성되고, 동일 절연 기판 상에 일체로 형성되어 있는 것을 특징으로 하는 반도체장치가 제공된다. 이러한 구성에 의해 상기 목적이 달성된다.
상기 메모리는 비휘발성 메모리일 수 있다.
상기 비휘발성 메모리는 다수의 FAMOS형 TFT를 포함할 수 있다.
상기 TFT의 활성층의 두께는 10∼100 nm일 수 있다.
본 발명의 다른 양태에 따르면, 데이터를 기억하는 메모리와, 그 데이터를 제어하는 논리 회로를 포함하고, 상기 메모리와 상기 논리 회로가 TFT로 구성되고 동일 절연 기판 상에 일체로 형성되어 있으며, 상기 TFT의 활성층의 두께는 충돌 이온화를 행하는 것이 쉽게 되도록 10∼100 nm인 것을 특징으로 하는 반도체장치가 제공된다. 이러한 구성에 의해 상기 목적이 달성된다.
상기 메모리는 비휘발성 메모리일 수 있다.
상기 비휘발성 메모리는 다수의 FAMOS형 TFT를 포함할 수 있다.
본 발명의 또 다른 양태에 따르면, 공급되는 신호를 감마 보정하기 위한 제어회로와, 그 감마 보정에 사용되는 데이터를 기억하는 메모리를 포함하고, 상기 제어회로와 상기 메모리가 TFT로 구성되고, 동일 절연 기판 상에 일체로 형성되어 있는 것을 특징으로 하는 반도체장치가 제공된다. 이러한 구성에 의해 상기 목적이 달성된다.
상기 메모리는 비휘발성 메모리일 수 있다.
상기 비휘발성 메모리는 다수의 FAMOS형 TFT를 포함할 수 있다.
상기 신호는 디지털 신호일 수 있다.
상기 신호는 아날로그 신호일 수 있고, 상기 반도체장치는 아날로그 신호를 디지털 신호로 변환하는 변환회로를 추가로 포함할 수 있다.
본 발명의 또 다른 양태에 따르면, 다수의 TFT가 매트릭스 형태로 배치되어 있는 화소 영역; 상기 다수의 TFT를 스위칭하는 드라이버; 화상 신호를 공급하는 화상 신호 공급원; 상기 화상 신호를 감마 보정하는 제어회로; 및 상기 화상 신호의 감마 보정에 사용되는 데이터를 기억하는 메모리를 포함하고; 상기 다수의 TFT, 상기 드라이버, 상기 제어회로 및 상기 메모리가 동일 절연 기판 상에 일체로 형성되어 있는 것을 특징으로 하는 반도체 표시장치가 제공된다. 이러한 구성에 의해 상기 목적이 달성된다.
상기 메모리는 비휘발성 메모리일 수 있다.
상기 비휘발성 메모리는 다수의 FAMOS형 TFT를 포함할 수 있다.
상기 화상 신호는 디지털 신호일 수 있다.
상기 화상 신호는 아날로그 신호일 수 있고, 상기 반도체 표시장치는 아날로그 신호를 디지털 신호로 변환하는 변환회로를 추가로 포함할 수 있다.
상기 TFT의 활성층의 두께는 10∼100 nm일 수 있다.
본 발명의 또 다른 양태에 따르면, 다수의 TFT가 매트릭스 형태로 배치되어 있는 화소 영역; 상기 다수의 TFT를 스위칭하는 드라이버; 디지털 화상 신호를 공급하는 디지털 화상 신호 공급원; 상기 디지털 화상 신호를 아날로그 신호로 변환 하는 변환회로; 상기 디지털 화상 신호를 감마 보정하는 제어회로; 및 상기 디지털 화상 신호의 감마 보정에 사용되는 데이터를 기억하는 메모리를 포함하고; 상기 변환회로가 상기 다수의 TFT의 소스선에 상이한 전압을 공급하는 다수의 전압선을 가지고 있고, 상기 다수의 TFT, 상기 드라이버, 상기 제어회로 및 상기 메모리가 동일 절연 기판 상에 일체로 형성되어 있는 것을 특징으로 하는 반도체 표시장치가 제공된다. 이러한 구성에 의해 상기 목적이 달성된다.
상기 메모리는 비휘발성 메모리 일 수 있다.
상기 비휘발성 메모리는 다수의 FAMOS형 TFT를 포함할 수 있다.
상기 TFT의 활성층의 두께는 10∼100 nm일 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 설명한다.
[실시예 1]
본 실시예에서는, 데이터를 기억하는 메모리를 SOI(Silicon On Insulator) 기술을 이용하여 절연 기판 상에 일체로 형성한 반도체장치에 대하여 설명한다. 반도체장치들 중에도, 특히 액정 표시장치에 대하여 설명한다. 또한, 화상 데이터의 감마 보정에 사용되는 데이터를 기억하는 메모리에 상기 기술을 이용한 액정 표시장치에 대하여 설명한다.
먼저, 본 발명자들은 본 실시예에서 설명하는 P채널형 TFT의 메모리 효과를 확인하였다(도 20(A) 및 도 20(B)). 도 19에 나타낸 바와 같이, P채널형 TFT에 외부 콘덴서를 접속하고, 그 콘덴서를 통해 고전압을 인가하였다. 이때의 바이어스 조건은 소스와 드레인 사이의 전압이 -20 V이고 게이트와 소스 사이의 전압이 +20 V이도록 하였다.
이 상태에서 특성을 측정한 결과를 도 20(B)에 나타내었다. 초기 상태의 측정 결과를 도 20(A)에 나타내었다. 이들 그래프로부터, TFT의 스레시홀드 값의 변동이 보였다.
본 발명자들은 이 P채널형 TFT에 플로팅(floating) 게이트를 제공하여 메모리를 발전시켰다.
도 1을 참조한다. 도 1은 본 실시예의 액티브 매트릭스형 액정 표시장치의 개략적 구성도이다. 부호 101은 비디오 신호 또는 텔레비전 신호와 같은 아날로그 신호를 공급하는 아날로그 화상 신호 공급원을 나타내고, 부호 102는 아날로그 화상 신호 공급원(101)으로부터 공급되는 아날로그 화상 신호를 디지털 신호로 변환하는 A/D 변환회로를 나타내고, 부호 103은 컴퓨터 등으로부터의 디지털 회상 신호를 공급하는 디지털 화상 신호 공급원을 나타낸다. 본 실시예에서는, 아날로그 화상 신호 공급원(101) 또는 디지털 화상 신호 공급원(103)으로부터 화상 신호가 공급되는 것으로 한다. 필요에 따라 아날로그 화상 신호 공급원(101) 또는 디지털 화상 신호 공급원(103)으로부터 화상 신호가 공급되도록 스위칭을 행하는 스위치를 설치할 수도 있다.
부호 104는 감마 보정 제어회로를 나타내고, 105는 4K 비트 메모리를 나타낸다. 이 메모리(105)에 기억된 감마 보정 데이터에 의거하여, 감마 보정 제어회로가 A/D 변환회로(102) 또는 디지털 화상 신호 공급원으로부터 공급되는 디지털 화상 신호의 감마 보정을 행하고, 그 보정된 신호를 소스 신호선 측 드라이버(106)에 송출한다. 본 실시예에서는, 메모리(105)로서 4K 비트 메모리가 사용되었지만, 메모리(105)의 기억 용량은 이 값에 한정되는 것은 아니다. 4K 비트 이하 또는 4K 비트 이상의 기억 용량을 갖는 메모리가 메모리(105)로서 사용될 수도 있다.
소스 신호선 측 드라이버(106)는 시프트 레지스터, 버퍼, 디지털 디코더, D/A 변환기 등으로 구성된다. 게이트 신호선 측 드라이버(107)는 시프트 레지스터, 버퍼 등으로 구성된다. 소스 신호선 측 드라이버(106) 및 게이트 신호선 측 드라이버(107)에는 필요에 따라 다른 회로가 설치된다.
부호 108은 매트릭스 형태로 배치된 다수의 박막트랜지스터(TFT)로 구성된 화소 영역을 나타낸다. 화소 영역(108)은 화소 매트릭스 회로로도 불린다. 본 실시예에서는, 화소 수를 길이 및 폭으로 1024×768개로 하였다. 본 실시예에서는 상기한 화소 수를 갖는 액정 표시장치에 대하여 설명하지만, 본 발명은 상기한 화소 수를 갖는 액정 표시장치에 한정되는 것은 아니다.
본 실시예의 액정 표시장치에서는, 화소 영역(108), 소스선 측 드라이버(106), 게이트 신호선 측 드라이버(107), 감마 보정 제어회로(104), 및 메모리(105)의 어느 것이라도 TFT로 구성되고, 기판 상에 일체로 형성된다. A/D 변환회로(102)는 IC 칩으로서 기판 상에 장착될 수 있고, 또는 TFT에 의해 기판 상에 일체로 형성될 수도 있다. 다른 주변회로도 TFT에 의해 기판 상에 일체로 형성될 수 있다. 또한, 다른 주변회로가 IC 칩으로서 기판 상에 장착될 수도 있다.
다음, 본 실시예의 액정 표시장치의 동작에 대하여 설명한다. 도 2를 참조한다. 도 2는 본 실시예의 메모리(105)를 나타내는 개략적 구성도이다. 본 실시 예의 메모리(105)는 다수의 메모리 소자와, X 및 Y 어드레스 디코더(201, 202)로 구성된다. 도 2에 나타낸 바와 같이, 각각의 비트 정보가 기록되는 기억 소자(메모리 소자)는 2개의 TFT로 구성되고, 그중 하나는 플로팅 게이트를 가진 P채널형 FAMOS(Floation Gate Avalanche Injection Mos)형 비휘발성 기억 소자(Tr1)이고, 다른 하나는 N채널형 스위칭 소자(Tr2)이다. 2개의 TFT(Tr1, Tr2)에서, 드레인 전극들이 서로 직렬로 접속되어 있고, 이 직렬 접속 회로에 의해 1 비트의 기억 소자를 구성한다. 이 1 비트 기억 소자가 길이 및 폭으로 64×64개 매트릭스 형태로 배치되어 있다. 각각의 기억 소자는 1 비트 정보를 기억할 수 있기 때문에, 본 실시예에서의 메모리(105)는 4096 비트(= 약 4k 비트)의 기억 용량을 갖는다.
각각의 열(列)에 배치된 기억 소자들 각각의 양 단부는 신호선(A0, B0∼A63, B63)에 접속되어 있다. 각각의 행(行)에 배치된 각각의 기억 소자의 게이트 전극은 신호선(C0, D0∼C63, D63)에 접속되어 있다. 도 2에 나타낸 바와 같이, 메모리(105)를 구성하는 기억 소자가 (0,0), (1,0), (63,63)과 같은 부호로 표시되어 있다.
각각의 신호선(A0, B0∼A63, B63; C0, D0∼C63, D63)은 X 어드레스 디코더(201) 및 Y 어드레스 디코더(202)에 각각 접속되어 있다. 기억 소자의 어드레스가 X 어드레스 디코더(201) 및 Y 어드레스 디코더(202)에 의해 지정되고, 데이터의 기입 또는 판독이 행해진다.
다음, 기억 소자(1,1)를 예로 들어 메모리(105)의 동작에 대하여 설명한다.
먼저, 기억 소자(1,1)에 데이터를 기입하는 경우, 50 V의 고전압이 신호 선(C1)에 인가된다. 또한, 5 V의 전압이 신호선(D1)에도 인가된다. 신호선(B1)이 GND에 접속되고, -5 V의 전압이 신호선(A1)에 인가되면, 전하가 TFT(Tr1)의 플로팅 게이트에 저장된다.
다음, 기억 소자(1,1)로부터 데이터를 판독하는 경우, 0 V의 전압이 신호선(C1)에 인가되고, 5 V의 전압이 신호선(D1)에 인가된다. 신호선(B1)이 GND에 접속되면, 기억된 신호가 신호선(A1)으로부터 판독된다.
상기 동작을 아래의 표에 요약한다.
[표 1]
A1 (V) B1 (V) C1 (V) D1 (V)
기입 시 0/-5 GND 50 5
판독 시 - GND 0 5
또한, 기억 소자에 기억된 기억 내용은 X선, 자외선, 전자빔 등을 메모리(105)에 조사(照射)함으로써 소거(消去)될 수 있다.
메모리(105)는 디지털 화상 신호의 감마 보정을 위한 데이터를 기억한다. 이것은 액정 표시장치에 고유의 데이터이고, 생산 시에 메모리(105)에 기입된다.
다음, 도 3을 참조한다. 도 3은 본 실시예의 액정 표시장치의 소스선 측 드라이버, 게이트선 측 드라이버, 및 화소 영역을 나타낸다. 부호 301은 소스선 측 시프트 레지스터, 302는 소스선 측 드라이버에 입력되는 디지털 화상 신호를 공급하기 위한 신호선을 나타낸다. 본 실시예에서는, 16 계조 표시를 행하기 위해, 신호선(302)은 4 비트 데이터를 처리할 수 있도록 설계되어 있다. 부호 303은 소스 신호선 측 시프트 레지스터(301)로부터의 신호에 의해 신호선(302)에 공급되는 신호를 선택하고, 그 선택된 신호를 일시적으로 기억하는 래치 회로를 나타낸다. 부호 304는 래치 회로(303)로부터 공급되는 신호에 따라 계조 전압선(305)의 전압선(DC1∼DC16)중 어느 하나를 선택하여 소스 신호선(307)에 공급하는 스위칭 회로를 나타낸다. 1행에 대응하는 화상 정보가 래치 회로(303)들의 그룹에 기억되는 경우, 그 래치 회로(303)들의 그룹에 기억된 화상 정보는 동시에 스위칭 회로(304)로 송출된다.
대응하는 화소 TFT(308)는 소스 신호선에 공급된 소정의 계조에 대응하는 신호 전압과 게이트 신호선 측 시프트 레지스터(306)로부터의 신호에 의해 선택된다. 이렇게 하여, 소정의 계조에 대응하는 화상 정보가 각각의 화소에 기입된다.
다음, 본 실시예의 액정 표시장치의 제작공정에 대하여 설명한다.
본 실시예에서는, 다수의 TFT가 절연 표면을 가진 기판 상에 형성되고, 화소 영역의 매트릭스 회로와 드라이버 회로를 포함한 주변 회로가 모놀리식으로 형성되는 예를 도 4∼도 7을 참조하여 설명한다. 본 실시예에서는, 감마 보정 데이터를 기억하는 플로팅 게이트를 구비한 P채널형 FAMOS 회로, 그를 위한 스위칭 소자, 및 화소 TFT에 대하여 설명한다. 또한, 드라이버와 같은 주변 회로에 대표적으로 사용되는 CMOS 회로도 유사하게 제조될 수 있다. 또한, 본 실시예에서는, P채널형 TFT와 N채널형 TFT가 각각 하나의 게이트 전극을 가진 회로의 제작공정을 설명하지만, 이중 게이트형과 같은 다수의 게이트 전극을 가진 회로도 동일한 방식으로 제조될 수 있다.
도 4(A)∼도 4(D)를 참조한다. 먼저, 절연 표면을 가진 기판으로서 석영 기판(401)을 준비한다. 석영 기판 대신에, 열산화막이 형성된 실리콘 기판을 사용할 수도 있다. 또한, 석영 기판 상에 일단 비정질 규소막을 형성하고 그 막을 완전히 열산화하여 절연막을 형성하는 방법이 채용될 수도 있다. 또한, 절연막으로서 질화규소막을 형성한 석영 기판 또는 세라믹 기판이 사용될 수도 있다.
부호 402는 비정질 규소막을 나타내고, 최종 막 두께(열산화 후의 막 감소를 고려한 막 두께)가 10∼100 nm(바람직하게는 15∼45 nm)가 되도록 조절한다. 성막 시, 막 중의 불순물의 농도를 철저히 관리하는 것이 중요하다. 이 막 두께를 10∼100 nm로 조절함으로써, 기억 소자를 구성하는 FAMOS형 TFT의 충돌 이온화(impact ionization)를 용이하게 하고, 인가 전압을 낮추고, 전하의 주입을 용이하게 하는 것이 가능하다.
본 실시예에서는, 비정질 규소막(402) 중의 대표적 불순물인 C(탄소), N(질소), O(산소) 및 S(황) 각각의 농도가 5×1018 원자/cm3 미만(바람직하게는 1×1018 원자/cm3 이하)이 되도록 관리한다. 이것은 불순물들 중 어느 하나의 농도가 상기 값을 초과하면 그 불순물이 결정화 시에 막에 악영향을 미칠 수 있고 결정화 후의 막질을 저하시키기 때문이다.
비정질 규소막(402) 중의 수소 농도도 매우 중요한 파라미터이고, 수소 함유량이 낮을수록 우수한 결정성을 가진 막이 얻어진다. 따라서, 비정질 규소막(402)을 감압 CVD법으로 성막하는 것이 바람직하다. 성막 조건을 최적화하면, 플라즈마 CVD법을 사용하는 것도 가능하다.
다음, 비정질 규소막(402)을 결정화한다. 결정화 수단으로서는, 일본 공개특허공고 평7-130652호 공보에 개시된 기술을 이용한다. 이 공보에 개시된 실시예 1 및 실시예 2의 어떠한 수단이라도 사용될 수 있지만, 본 실시예에서는, 상기 공보의 실시예 2에 기재된 기술 내용(상세한 것은 일본 공개특허공고 평8-78329호 공보에 설명되어 있음)을 이용하는 것이 바람직하다.
일본 공개특허공고 평8-78329호 공보에 개시된 기술에 따르면, 먼저, 촉매원소 첨가 영역을 선택하기 위한 마스크 절연막(403)을 형성한다. 이 마스크 절연막(403)은 촉매원소를 첨가하기 위한 다수의 개구부를 가지고 있다. 이 개구부의 위치에 의해 결정 영역의 위치를 결정할 수 있다.
비정질 규소막의 결정화를 조장하는 촉매원소로서 니켈(Ni)을 함유하는 용액을 스핀 코팅법에 의해 도포하여, Ni 함유 층(404)을 형성한다. 촉매원소로서는, 니켈 이외에도, 코발트(Co), 철(Fe), 팔라듐(Pd), 백금(Pt), 구리(Cu), 금(Au), 게르마늄(Ge) 등이 사용될 수 있다.(도 4(A))
상기 촉매원소 첨가 공정으로서, 레지스트 마스크를 이용한 이온 주입법 또는 플라즈마 도핑법이 사용될 수도 있다. 이 경우, 첨가 영역의 점유 면적을 감소시키고 횡방향 성장 영역의 성장 거리를 제어하는 것이 용이하기 때문에, 상기 방법은 미세한 회로를 형성하는 경우 효과적인 기술이 된다.
다음, 촉매원소 첨가 공정이 종료된 후, 약 450℃에서 1시간 탈수소화를 행한 다음, 불활성 가스 분위기, 수소 분위기 또는 산소 분위기에서 500∼700℃(대표 적으로는 550∼650℃)의 온도로 4∼24시간 가열처리를 행하여 비정질 규소막(402)을 결정화시킨다. 본 실시예에서는, 질소 분위기에서 570℃로 14시간 가열처리를 행하였다.
이때, 비정질 규소막(402)의 결정화는 니켈이 첨가된 영역(405, 406)에 발생된 핵으로부터 우선적으로 진행하고, 기판(401)의 표면에 대략 평행하게 성장한 결정 영역(407, 408)이 형성된다. 이 결정 영역(407, 408)을 횡방향 성장 영역이라 부른다. 횡방향 성장 영역은 각각의 결정들이 비교적 균일한 상태로 집합되어 있기 때문에 전체적인 결정성이 우수하다는 이점을 가진다.(도 4(B))
한편, 상기한 일본 공개특허공고 평7-130652호의 실시예 1에 설명된 기술을 사용하는 경우에도, 미시적으로는 횡방향 성장 영역이라 불릴 수 있는 영역이 형성된다. 그러나, 핵 발생이 막 내에서 불규칙하게 일어나기 때문에, 결정 입계(crystal grain boundary)를 제어하는 것이 어렵다.
결정화를 위한 가열처리가 종료된 후, 마스크 절연막(403)을 제거하고, 패터닝을 행하여, 횡방향 성장 영역(407, 408)으로 된 섬 형상의 반도체층(활성층)(409, 410, 411)을 형성한다.(도 4(C))
부호 409는 CMOS 회로를 구성하는 P채널형 TFT의 활성층을 나타내고, 410은 기억 소자의 CMOS 회로를 구성하는 N채널형 TFT의 활성층을 나타내고, 411은 화소 매트릭스 회로를 구성하는 N채널형 TFT(화소 TFT)의 활성층을 나타낸다.
활성층(409, 410, 411)이 형성된 후, 규소를 함유하는 절연막으로 된 게이트 절연막(412)을 그 위에 형성한다.
다음, 도 4(D)에 나타낸 바와 같이, 촉매원소(니켈)를 제거하거나 감소시키기 위한 가열처리(촉매원소 게터링 공정)를 행한다. 이 가열처리에서는, 처리 분위기에 할로겐 원소를 함유시키고, 그 할로겐 원소에 의한 금속원소의 게터링 효과를 이용한다.
할로겐 원소에 의한 게터링 효과를 충분히 얻기 위해서는, 상기 가열처리를 700℃를 초과하는 온도에서 행하는 것이 바람직하다. 온도가 700℃ 이하인 경우, 처리 분위기 중의 할로겐 화합물을 분해시키는 것이 어렵게 되어, 게터링 효과가 얻어지지 않을 우려가 있다.
따라서, 본 실시예에서는, 가열처리를 700℃를 초과하는 온도, 바람직하게는 800∼1000℃(대표적으로는 950℃)의 온도에서 행하고, 처리 시간은 0.1∼6시간, 대표적으로는 0.5∼1시간으로 한다.
본 실시예에서는, 0.5∼10 vol%(본 실시예에서는, 3 vol%)의 염화 수소(HCl)를 함유한 산소 분위기에서 950℃로 30분간 가열처리를 행하는 예를 나타낸다. HCl의 농도가 상기한 농도보다 높으면, 막 두께에 필적하는 요철이 활성층(409, 410, 411)의 표면에 생긴다. 따라서, 그러한 높은 농도는 바람직하지 않다.
할로겐 원소를 함유한 화합물로서 HCl 가스를 사용하는 예를 나타냈지만, HCl 가스 이외에, 대표적으로는 HF, NF3, HBr, Cl2, ClF3, BCl3, F2 및 Br2와 같은 할로겐 함유 화합물로부터 선택된 일 종류 또는 다수 종류의 가스가 사용될 수 있다.
이 공정에서는, 활성층(409, 410, 411)중의 니켈이 염소의 작용에 의해 게터 링되고 휘발성 염화 니켈로 전환되어 대기 중으로 이탈하여 니켈이 제거되는 것으로 고려된다. 이 공정에 의해, 활성층(409, 410, 411) 중의 니켈의 농도는 5×1017 원자/cm3 이하로까지 낮아진다.
한편, 5×1017 원자/cm3의 값은 SIMS(이차 이온 질량 분석)의 검출 하한이다. 본 발명자들에 의해 시작(試作)된 TFT의 분석 결과, 농도가 1×1018 원자/cm3 이하(바람직하게는 5×1017 원자/cm3 미만)인 경우, TFT 특징에 대한 니켈의 영향은 확인되지 않았다. 그러나, 본 명세서에서의 불순물 농도는 SIMS 분석의 측정 결과의 최소 값으로서 정의된다.
또한, 상기 가열처리에 의해, 게이트 절연막(412)과 활성층(409, 410, 411) 사이의 계면에서 열산화 반응이 진행하여, 게이트 절연막(412)의 두께가 열산화막의 두께만큼 증가한다. 이렇게 열산화막이 형성되면, 매우 적은 계면 준위를 갖는 반도체/절연막의 계면을 얻는 것이 가능하다. 또한, 활성층의 단부에서의 열산화막의 형성 불량(엣지 시닝(edge thinning))을 방지하는 효과도 있다.
또한, 상기 할로겐 분위기에서의 가열처리를 행한 후, 질소 분위기에서 대략 950℃로 1시간의 가열처리를 행하여 게이트 절연막(412)의 막질을 향상시키는 것도 효과적이다.
한편, 게터링 공정에 사용된 할로겐 원소가 1×1015∼1×1020 원자/cm3의 농도 로 활성층(409, 410, 411)에 잔존하는 것도 SIMS 분석에 의해 확인되었다. 또한, 이때, 활성층(409, 410, 411)과 가열처리에 의해 형성된 열산화막 사이에 상기 할로겐 원소가 고농도로 분포하는 것이 SIMS 분석에 의해 확인되었다.
다른 원소에 대한 SIMS 분석의 결과, 대표적인 불순물인 C(탄소), N(질소), O(산소), S(황) 어느 것도 농도가 5×1018 원자/cm3 미만(대표적으로는 1×1018 원자/cm3 이하)인 것이 확인되었다.
다음, 도 5(A)∼도 5(D)를 참조한다. 알루미늄을 주성분으로 하는 금속막(도시되지 않음)을 형성하고, 패터닝에 의해 후의 게이트 전극의 원형(原型)(413, 414, 415)을 형성한다. 본 실시예에서는, 2 wt%의 스칸듐을 함유한 알루미늄막을 사용하였다(도 5(A)). 한편, 원형(413)은 후에 P채널형 FAMOS형 TFT의 플로팅 게이트가 된다.
다음, 일본 공개특허공고 평7-135318호 공보에 개시된 기술에 의해, 다공성 양극산화막(416, 417, 418), 무공성(無孔性) 양극산화막(419, 420, 421), 및 게이트 전극(422, 423, 424)을 형성한다.(도 5(B))
이렇게 하여, 도 5(B)에 나타낸 상태가 얻어진 후, 게이트 전극(422, 423, 424) 및 다공성 양극산화막(416, 417, 418)을 마스크로 하여 게이트 절연막(412)을 에칭한다. 그 다음, 다공성 양극산화막(416, 417, 418)을 제거하여, 도 5(C)에 나타낸 상태를 얻는다. 한편, 도 5(C)에서 부호 425, 426, 427은 가공후의 게이트 절연막을 나타낸다.
다음, 게이트 전극을 분할하여 플로팅 게이트를 형성한다.
다음, 도 6(A)∼도 6(D)를 참조한다. 도 6(A)∼도 6(D)에 나타낸 공정에서는, 일 전도형을 부여하는 불순물 원소의 첨가를 행한다. 불순물 원소로서는, N형에 대해서는 P(인) 또는 As(비소), P형에 대해서는 B(붕소)가 사용될 수 있다.
본 실시예에서는, 불순물 첨가를 2회의 공정으로 나누어 행하였다. 첫 번째 불순물 첨가(본 실시예에서는 P(인)가 사용된다)를 약 80 KeV의 높은 가속 전압으로 행하여 n- 영역을 형성한다. n- 영역에서의 P 이온 불순물의 농도가 1×1018∼1×1019 원자/cm3이 되도록 조절한다.
그리고, 두 번째 불순물 첨가를 약 10 KeV의 낮은 가속 전압으로 행하여 n+ 영역을 형성한다. 이때 가속 전압이 낮기 때문에, 게이트 절연막이 마스크로서 기능한다. n+ 영역의 시트 저항이 500 Ω 이하(바람직하게는 300 Ω 이하)가 되도록 조절한다.
상기 공정들을 통해, CMOS 회로를 구성하는 N채널형 TFT의 소스 영역(428), 드레인 영역(429), 저농도 불순물 영역(430), 및 채널 형성 영역(431)이 형성된다. 또한, 화소 TFT를 구성하는 N채널형 TFT의 소스 영역(432), 드레인 영역(433), 저농도 불순물 영역(434), 및 채널 형성 영역(435)이 획정(劃定)된다.(도 6(A))
도 6(A)에 나타낸 상태에서, CMOS 회로를 구성하는 P채널형 TFT의 활성층도 N채널형 TFT의 활성층과 동일한 구성을 가진다.
다음, 도 6(B)에 나타낸 바와 같이, N채널형 TFT를 덮는 레지스트 마스 크(436)를 제공하고, P형을 부여하는 불순물 이온(본 실시예에서는 붕소가 사용된다)을 첨가한다.
이 공정도 상기 불순물 첨가 공정과 같이 2회의 공정으로 나뉘어 행하지만, N형이 P형으로 반전되어야 하기 때문에, 상기한 P 이온의 첨가 농도의 수 배정도의 농도로 B(붕소) 이온을 첨가한다.
이렇게 하여, CMOS 회로를 구성하는 P채널형 TFT의 소스 영역(437), 드레인 영역(438), 저농도 불순물 영역(439), 채널 형성 영역(440)이 형성된다.(도 6(B))
상기한 방식으로 활성층이 완성된 후, 노(furnace) 어닐, 레이저 어닐, 램프 어닐 등의 조합에 의해 불순물 이온의 활성화를 행한다. 동시에, 첨가 공정들에서 발생된 활성층의 손상도 치유된다.
다음, 층간절연막(441)으로서, 산화규소막과 질화규소막의 적층 막을 형성한다(도 6(C)). 그 다음, 그 층간절연막(441)에 콘택트 홀을 형성한 후, 소스 전극(442, 443, 444), 드레인 전극(445, 446), 게이트 전극(447)을 형성하여, 도 6(D)에 나타낸 상태를 얻는다.
다음, 도 7(A) 및 도 7(B)를 참조한다. 유기성 수지막으로 된 제2 층간절연막(448)을 0.5∼3 ㎛의 두께로 형성한다(도 7(A)). 이 유기성 수지막으로서는 폴리이미드, 아크릴, 폴리아미드, 폴리이미드 아미드 등이 사용될 수 있다. 제2 층간절연막(448)에 유기성 수지막을 사용하는 이점으로서는, (1) 성막 방법이 간단하다는 것, (2) 막 두께를 두껍게 하는 것이 용이하다는 것, (3) 비유전율이 낮기 때문에 기생 용량을 감소시킬 수 있다는 것, (4) 평탄성이 우수하다는 것 등을 들 수 있다.
다음, 두께 10∼50 nm의 질화규소막과 블랙 마스크(449)를 형성한다.(도 7(A))
다음, 산화규소막, 질화규소막, 유기성 수지막, 또는 이들의 적층 막 중 하나로 된 제3 층간절연막(450)을 0.1∼0.3 ㎛의 두께로 형성한다. 이 제3 층간절연막(450)에 콘택트 홀을 형성한 후, 형성된 도전성 막을 패터닝하여 화소 전극(451)을 형성한다. 본 실시예는 투과형에 관한 것이기 때문에, 화소 전극(451)을 구성하는 도전성 막으로서 ITO와 같은 투명한 도전성 막이 사용된다.
도 7(A)에 나타낸 구성에서는, 화소 전극(451) 및 블랙 마스크(449)가 제3 층간절연막(450)을 사이에 두고 서로 중첩되는 영역에 보조 용량이 형성된다.
도 7(A)에 나타낸 구성에서는, 넓은 영역을 차지하기 쉬운 보조 용량을 TFT 위에 형성함으로써 개구율의 저하를 방지하는 것이 가능하다. 또한, 높은 유전율 및 약 25 nm의 두께를 갖는 질화규소막이 사용되는 경우, 작은 면적으로 매우 큰 용량을 확보하는 것이 가능하다.
다음, 기판 전체를 수소 분위기에서 350℃의 온도로 1∼2시간 가열하여 소자 전체를 수소화하여, 막(특히 활성층) 중의 댕글링 결합(짝짓지 않은 결합)을 보상한다. 상기 공정들을 통해, 동일 기판 상에 CMOS 회로와 화소 매트릭스 회로를 제조하는 것이 가능하다.
다음, 도 7(B)에 나타낸 바와 같이, 상기 공정들을 통해 제조된 액티브 매트릭스 기판을 기초로 한 액정 패널의 제작공정을 설명한다.
도 7(A)의 상태의 액티브 매트릭스 기판 상에 배향막(452)을 형성한다. 본 실시예에서는, 배향막(452)에 폴리이미드를 사용하였다. 다음, 대향 기판을 준비한다. 이 대향 기판은 유리 기판(453), 투명한 도전성 막(454), 및 배향막(455)으로 구성된다.
본 실시예에서는, 배향막으로서, 액정 분자가 기판에 수직으로 배향되는 폴리이미드 막을 사용하였다. 또한, 배향막이 형성된 후, 러빙(rubbing) 공정을 행하여, 액정 분자가 어느 일정한 프리틸트(pre-tilt) 각으로 수직으로 배향되게 한다.
필요에 따라 블랙 마스크, 컬러 필터 등이 대향 기판 상에 형성되지만, 여기서는 이들에 대한 설명을 생략한다.
다음, 상기 공정들을 통해 얻어진 액티브 매트릭스 기판과 대향 기판을 공지의 셀 조립 공정에 의해 밀봉 부재 또는 스페이서(도시되지 않음)를 통해 서로 접합한다. 그 후, 양 기판 사이에 액정재료(456)를 주입하고, 밀봉제(도시되지 않음)에 의해 완전히 밀봉한다. 그리하여, 도 7(B)에 나타낸 바와 같은 투과형 액정 패널이 완성된다.
본 실시예에서는, 액정 패널이 TN 모드로 표시를 행하도록 설계되었다. 따라서, 한 쌍의 편광판(도시되지 않음)을, 크로스 니콜(cross Nicol)(한 쌍의 편광판의 편광축이 서로 직교하는 상태)로 편광판들 사이에 액정 패널이 보유되도록 배치한다.
따라서, 본 실시예에서는, 액정 패널에 전압이 인가되지 않은 때 밝은 상태 가 되는 노멀리 화이트 모드로 표시를 행한다는 것이 이해될 것이다.
도 8은 도 7(A)에 나타낸 바와 같은 액티브 매트릭스 기판의 외관을 개략적으로 나타낸 것이다. 도 8에서, 부호 801은 석영 기판, 802는 화소 매트릭스 회로, 803은 소스 신호선 측 드라이버 회로, 804는 게이트 신호선 측 드라이버 회로, 805는 감마 보정 제어회로와 감마 보정 데이터를 기억하는 메모리를 포함하는 논리 회로를 나타낸다.
논리 회로(805)는 넓은 의미에서는 TFT로 구성된 모든 논리 회로를 포함하지만, 통상 화소 매트릭스 회로 또는 드라이버 회로로 불리는 회로와 구별하기 위해, 본 명세서에서의 논리 회로는 그러한 회로 이외의 신호 처리 회로를 지칭한다.
도 16은 FAMOS형 TFT를 포함하는 기억 소자, 화소 TFT, 논리 회로가 동일 기판 상에 일체로 형성된 상태를 나타낸다.
메모리에 사용되는 FAMOS형 TFT의 플로팅 게이트에 Si가 사용된 경우에도, 메모리는 주변 회로 및 논리 회로와 동일한 구성을 가지고, 그러한 경우에 본 발명이 적용될 수 있다.
본 실시예에서는, FAMOS형 TFT를 포함하는 메모리가 사용되는 경우에 대하여 설명하지만, 다른 타입의 TFT가 메모리에 사용될 수도 있다.
이렇게 하여 형성된 액정 채널에 외부 단자로서 FPC(Flexible Print Circuit) 단자가 부착된다. 일반적으로, 액정 모듈이라 불리는 것은 FPC가 부착된 상태의 액정 패널이다.
도 9(A)는 본 실시예의 메모리(105)의 회로의 일례를 나타낸다. 도 9(A)는 TFT(Tr1∼Tr8)로 구성된 4개의 기억 소자의 회로를 나타낸다. 도 9(B)는 도 9(A)의 일점 쇄선 A-A'를 따라 취한 단면도이다. 도 9(C)는 도 9(A)의 등가 회로이다.
도 9(A)에서, 부호 901∼908은 TFT(Tr1∼Tr8)를 구성하는 반도체 층을 나타낸다. 부호 909∼912는 TFT(Tr2, Tr4, Tr6, Tr8)의 게이트 전극 및 게이트 신호선의 배선으로서 사용되는 제1 배선층을 나타낸다. TFT(Tr1, Tr3, Tr5, Tr7)의 플로팅 게이트 전극(913∼916)이 제1 배선층과 동시에 형성되고, 패터닝된 후에, 이들은 플로팅 상태가 된다. 부호 917∼924는, 각각의 TFT(Tr1 및 Tr2, Tr3 및 Tr4, Tr5 및 Tr6, Tr7 및 Tr8)의 소스 및 드레인 영역을 접속하는데 사용되거나, 또는 각각의 TFT의 소스 및 드레인 영역에 접속되는 신호선으로서 사용되는 제2 배선층을 나타낸다. 이 도면에서, 검은 색으로 칠해진 부분은 그 부분이 그 아래의 배선층 또는 반도체층과 접촉하여 있는 것을 나타낸다. 한편, 이 도면에서, 동일 무늬를 갖는 배선은 동일 배선층을 나타낸다.
도 17은 도 9에 나타낸 구성을 가지는 메모리와 다른 논리 회로의 대표적인 회로인 CMOS 회로가 일체로 형성된 상태를 나타내는 도면이다. 부호 1701은 FAMOS형 TFT의 플로팅 게이트를 나타내고, 1702는 컨트롤 게이트를 나타낸다.
이처럼, 본 실시예에서는, 감마 보정 제어회로 및 감마 보정 데이터를 기억하는 메모리가 기판 상에 일체로 형성된다. 따라서, 액정 표시장치를 소형화하는 것이 가능하다.
성막 시에 TFT의 스레시홀드 전압(Vth)을 제어하기 위해 불순물 원소(13족 원소(대표적으로는 붕소) 또는 15족 원소(대표적으로는 인))를 첨가하는 것이 효과 적이다. 첨가량은 Vth 제어를 위한 상기 불순물이 첨가되지 않은 경우의 Vth를 고려하여 결정되어야 한다.
본 실시예에서는, 본 발명의 메모리가 장착된 반도체장치들 중 액정 표시장치에 대하여 설명하였지만, 본 발명의 FAMOS형 메모리는 메모리를 필요로 하는 어떠한 반도체장치에도 사용될 수 있다.
여기서, 본 실시예의 제조방법에 의해 제조된 반도체 박막에 대하여 설명한다. 본 실시예의 제조방법에 따르면, 비정질 규소막을 결정화하여, 본 출원인이 "연속 입계 결정 규소"(소위 Continuous Grain Silicon: CGS)라 부르는 결정성 규소막을 얻는 것이 가능하다.
본 실시예의 제조방법에 의해 얻어진 반도체 박막의 횡방향 성장 영역은 봉 형상 또는 편평한 봉 형상 결정의 집합체로 이루어진 특이한 결정 구조를 나타낸다. 그 특징을 아래에 설명한다.
[활성층의 결정 구조에 관한 지견(知見)]
상기한 제조방법에 따라 형성된 횡방향 성장 영역은 미시적으로 보면 다수의 봉 형상(또는 편평한 봉 형상) 결정이 서로 대략 평행하게 특정 방향으로의 규칙성을 가지고 배열된 결정 구조를 갖는다. 이것은 TEM(투과형 전자 현미경법)에 의한 관찰로 쉽게 확인될 수 있다.
본 발명자들은 상기한 제조방법에 의해 얻어진 반도체 박막의 결정 입계를 HR-TEM(고분해능 투과형 전자 현미경법)을 사용하여 800만배 확대하여 상세히 관찰하였다(도 21(A)). 본 명세서에서, 달리 특정하지 않는 한, 결정 입계(crystal grain boundary)란, 상이한 봉 형상 결정이 서로 접촉하여 있는 경계에 형성되는 입계를 가리키는 것으로 정의한다. 따라서, 결정 입계는, 예를 들어, 별도의 횡방향 성장 영역들의 충돌에 의해 형성되는 거시적인 의미의 입계와는 다른 것으로 간주된다.
상기한 HR-TEM이란, 샘플에 전자빔을 수직으로 조사하고 투과 전자 또는 탄성 산란 전자의 간섭을 이용하여 원자 및 분자의 배열을 평가하는 방법이다. 이 방법을 사용함으로써, 격자 줄무늬(stripe)로서 결정 격자의 배열 상태를 관찰하는 것이 가능하다. 따라서, 결정 입계를 관찰함으로써, 결정 입계에서의 원자끼리의 결합 상태를 추측할 수 있다.
본 발명자들에 의해 얻어진 TEM 사진(도 21(A))에서는, 2개의 상이한 결정립(crystal grain)(봉 형상 결정립)이 결정 입계에서 서로 접촉하여 있는 상태가 명확하게 관찰된다. 이때, 2개의 결정립은 결정 축에 약간의 편차가 포함되지만 대략 {110} 배향(orientation)인 것이 전자빔 회절에 의해 확인된다.
상기한 바와 같은 TEM 사진에 의한 격자 줄무늬의 관찰에서는, {110}면 내에 {111}면에 대응하는 격자 줄무늬가 관찰되었다. {111}면에 대응하는 격자 줄무늬란, 그 격자 줄무늬를 따라 결정립을 절단한 경우에 단면에 {111}면이 나타나는 격자 줄무늬를 가리킨다. 격자 줄무늬가 어느 면에 대응하는지는 격자 줄무늬들 사이의 거리에 의해 간단하게 확인할 수 있다.
이때, 본 발명자들은 상기한 제조방법을 통해 얻어진 반도체 박막의 TEM 사진을 세밀하게 관찰하였고, 그 결과, 매우 흥미 있는 지견(知見)을 얻었다. 사진 에 보이는 2개의 상이한 결정립들 어느 것에서도, {111}면에 대응하는 격자 줄무늬가 보였다. 또한, 격자 줄무늬가 서로 명백하게 평행하다는 것이 관찰되었다.
또한, 결정 입계의 존재에 무관하게, 2개의 상이한 결정립의 격자 줄무늬는 결정 입계를 교차하도록 서로 접속되었다. 즉, 결정 입계를 교차하는 것으로 관찰되는 거의 모든 격자 줄무늬는 그들이 상이한 결정립의 격자 줄무늬라는 사실에도 불구하고 직선적으로 연속하여 있는 것이 확인되었다. 이것은 임의의 결정 입계에서도 사실이고, 전체 격자 줄무늬의 90% 이상(대표적으로는 95% 이상)이 결정 입계에서 연속성을 유지한다.
그러한 결정 구조(정확하게는 결정 입계의 구조)는 2개의 상이한 결정립이 결정 입계에서 우수한 정합성을 가지고 서로 접합하여 있다는 것을 나타낸다. 즉, 결정 입계에서 결정 격자가 서로 연속적으로 이어져 있어, 결정 결함 등에 기인하는 트랩 준위가 쉽게 형성되지 않는 구성이 된다. 바꿔 말하면, 결정 입계에서 결정 격자에 연속성이 있다고 말할 수 있다.
참고를 위해, 도 21(B)에서는, 본 발명자들이 종래의 다결정 규소막(소위 고온 폴리실리콘 막이라 불림)에 대해서도 전자빔 회절 및 HR-TEM 관찰에 의한 해석을 행하였다. 그 결과, 2개의 상이한 결정립에서 격자 줄무늬가 랜덤(random)하였고, 결정 입계에서 정합성 좋게 연속하는 접합이 거의 존재하지 않았다는 것이 밝혀졌다. 즉, 결정 입계에서는 격자 줄무늬가 절단된 부분이 많았고, 많은 결정 결함이 존재하였다는 것이 밝혀졌다. 그러한 부분에서는, 짝짓지 않은 결합이 존재하고, 그 결합이 트랩 준위로서 캐리어의 이동을 차단할 가능성이 높다.
본 발명자들은, 상기한 제조방법에 의해 얻어진 반도체 박막처럼, 격자 줄무늬가 양호한 정합성을 가지고 서로 대응하는 경우의 원자들의 결합 상태를 정합 결합(conformity bonding)이라 부르고, 이때의 본드(bond)를 정합 본드(conformity bond)라 부른다. 대조적으로, 본 발명자들은 종래의 다결정 규소막에서 종종 보이는 바와 같이 격자 줄무늬가 양호한 정합성을 가지고 서로 대응하지 않는 경우의 원자들의 결합 상태를 비(非)정합 결합이라 부르고, 이때의 본드를 비정합 본드(또는 짝짓지 않은 결합)라 부른다.
본 발명에 사용된 반도체 박막은 결정 입계에서의 정합성이 매우 우수하기 때문에, 상기한 비정합 본드가 매우 적다. 본 발명자들에 의해 행해진 임의의 다수의 결정 입계에 대한 연구 결과, 전체 결합에 대한 비정합 본드의 존재 비율은 10% 이하(바람직하게는 5% 이하, 더욱 바람직하게는 3% 이하)이었다. 즉, 전체 결합의 90% 이상(바람직하게는 95% 이상, 더욱 바람직하게는 97% 이상)이 정합 본드로 구성되어 있다.
도 22(A)∼도 22(C)는 본 실시예의 제조방법에 의해 형성된 결정성 규소막을 전자빔 회절에 의해 조사한 결과를 나타낸다. 도 22(A)는 본 실시예의 제조방법에 의한 결정성 규소막의 대표적인 전자빔 회절 패턴을 나타내고, 도 22(B)는 참고를 위한 종래의 고온 폴리실리콘 막의 대표적인 전자빔 회절 패턴을 나타낸다.
도 22(A) 및 도 22(B)에서, 전자빔의 조사(照射) 스폿(spot)의 직경을 1.35 ㎛로 하여 측정이 이루어졌기 때문에, 격자 줄무늬의 레벨에 비하여 충분히 큰 영역의 정보를 수집할 수 있는 것으로 고려될 수 있다.
도 22(C)는 단결정 규소의 {110}면에 전자빔이 수직으로 조사된 경우의 전자빔 회절 패턴을 나타낸다. 통상, 그러한 전자빔 회절 패턴을 관찰 결과와 비교함으로써, 관찰 샘플의 배향성이 어떤지를 추측한다.
도 22(A)의 경우, 도 22(C)에 나타낸 바와 같은 <110> 입사에 대응하는 회절 스폿이 분명히 나타나기 때문에, 결정 축이 <110> 축이라는 것(결정면이 {110}면이라는 것)이 확인될 수 있다.
개개의 스폿이 작은 동심원 형상의 확장을 가지지만, 이것은 어느 정도의 회전각의 분포로부터 야기되는 것으로 추정된다. 확장의 정도는 패턴으로부터 평가하여도 5°이내이다.
많은 관찰들 중, 회절 스폿이 부분적으로 보이지 않는 경우가 있었다(회절 스폿의 일부가 도 22(A)에서도 보이지 않는다). 결정이 대략 {110} 배향을 가질지라도, 결정 축이 약간 시프트(shift)되어 있기 때문에, 회절 패턴이 보이지 않게 되는 것으로 생각된다.
{111}면이 거의 항상 결정면에 포함된다는 사실을 기초로 하여, 본 발명자들은 <111> 축을 중심으로 한 회전각의 시프트가 그러한 현상의 원인일 것이라고 추측한다.
한편, 도 22(B)에 나타낸 전자빔 회절 패턴의 경우, 회절 스폿은 명확한 규칙성을 나타내지 않고, 거의 랜덤하게 배향되어 있는 것이 확인된다. 즉, {110}면 이외의 면 방위를 갖는 결정이 불규칙하게 혼재하여 있는 것으로 예상된다.
이들 결과로부터 보여지는 바와 같이, 본 발명의 결정성 규소막의 특징은, 거의 모든 결정립이 대략 {110}면으로 배향되고, 결정 입계에서 격자에 연속성을 갖는다는 것이다. 이들 특징은 종래의 폴리실리콘 막에서는 보이지 않는다.
상기한 바와 같이, 상기한 제조방법에 의해 제조된 반도체 박막은 종래의 반도체 박막과 아주 다른 결정 구조(정확하게는, 결정 입계의 구조)를 갖는 반도체 박막이다. 본 발명자들은 본 발명에서 사용된 반도체 박막에 관한 해석 결과를 일본 특허출원 평9-55633호, 평9-165216호 및 평9-212428호에서도 설명하였다.
본 발명자들은 일본 공개특허공고 평7-321339호 공보에 개시된 방법에 따라 X선 회절을 행하였고, 상기한 제조방법에 의해 제조된 결정성 규소막에 대한 배향 비율을 계산하였다. 이 공보에서, 배향 비율은 다음 식 1에 의해 나타내어지는 바와 같은 계산 방법으로 정의된다.
[식 1]
{220} 배향 존재비 = 1 (일정),
{111} 배향 존재비 = (샘플의 {220}에 대한 {111)의 상대 강도)/(분말의 {220}에 대한 {111}의 상대 강도),
{311} 배향 존재비 = (샘플의 {220}에 대한 {311}의 상대 강도)/(분말의 {220}에 대한 {311}의 상대 강도), 및
{220} 배향 비율 = ({220} 배향 존재비)/({220} 배향 존재비 + {111} 배향 존재비 + {311} 배향 존재비).
도 25는 상기한 반도체 박막의 배향성을 X선 회절에 의해 측정한 결과의 일례를 나타낸다. X선 회절 패턴에서, (220)면에 대응하는 피크가 나타나지만, 이 면은 {110}면과 등가라는 것은 말할 필요도 없다. 이 측정의 결과, {110}면이 주된 배향이고, 배향 비율은 0.7 이상(대표적으로는 0.9 이상)인 것으로 밝혀졌다.
위에서 설명된 바와 같이, 본 실시예의 제조방법에 의해 형성된 결정성 규소막은 종래의 폴리실리콘 막과 전혀 다른 결정 구조(결정 구성)를 갖는다는 것이 이해된다. 이점에서도, 본 발명의 결정성 규소막은 전혀 새로운 반도체막이라고 말 할 수 있다.
상기한 반도체 박막의 형성에서, 결정화 온도 이상의 온도에서의 어닐 공정은 결정립 내의 결함의 저하에 대하여 중요한 역할을 한다. 이것에 대하여 설명한다.
도 23(A)는 상기한 결정화 공정까지의 공정이 종료된 시점에서의 결정성 규소막을 250,000배 확대한 TEM 사진이다. 화살표로 표시된 바와 같은 지그재그 형상으로 보이는 결함이 결정립 내에서 확인된다(검은 부분과 흰색 부분은 콘트라스트의 차이에 의해 나타난다).
그러한 결함들은 주로 규소 결정 격자 면의 원자들의 적층 순서가 어긋나는 적층 결함이지만, 전위의 경우도 있다. 도 23(A)는 {111}면에 평행한 결함 면을 갖는 적층 결함을 나타내는 것으로 보인다. 이것은 지그재그 형상으로 보이는 결함이 약 70°로 구부러져 있는 사실로부터 추측될 수 있다.
한편, 도 23(B)에 나타낸 바와 같이, 동일한 확대비로 확대된, 본 실시예의 제조방법에 의해 형성된 결정성 규소막에서는, 결정립 내에 적층 결함, 전위 등에 기인하는 결함이 거의 보이지 않고, 결정성이 매우 높은 것이 확인된다. 이러한 경향은 막 표면 전체에서 볼 수 있고, 현 상황에서는 결함의 수를 제로로 감소시키는 것이 어렵지만, 그 수를 실질적으로 제로로 보이는 정도로까지 낮추는 것이 가능하다.
즉, 도 23(B)에 나타낸 결정성 규소막에서는, 결정립 내의 결함이 거의 무시될 수 있을 정도로 감소되고, 결정 입계가 높은 연속성에 기인하여 캐리어 이동에 대한 장벽이 될 수 없기 때문에, 그 막은 단결정 또는 실질적으로 단결정으로 간주될 수 있다.
이와 같이, 도 23(A) 및 도 23(B)의 사진에 나타낸 결정성 규소막에서, 결정 입계가 거의 같은 연속성을 갖지만, 결정립 내의 결함의 수에는 큰 차이가 있다. 본 발명의 결정성 규소막이 도 23(A)에 나타낸 결정성 규소막보다 훨씬 더 높은 전기적 특성을 나타내는 이유는 주로 결함 수의 차이 때문이다.
본 실시예의 제조방법에 따라 얻어진 결정성 규소막(도 23(B))은 결정립 내의 결함의 수가 단지 결정화만이 행해진 결정성 규소막(도 23(A))보다 극히 적다는 특징을 가진다.
결함수의 차이는 ESR(Electron Spin Resonance: 전자 스핀 공명) 분석에 의한 스핀 밀도의 차이로서 나타난다. 현 상황에서는, 본 실시예의 제조방법에 의한 결정성 규소막의 스핀 밀도는 많아야 5×1017 spin/cm3(바람직하게는 3×1017 spin/cm3 이하)인 것이 확인된다. 그러나, 이 측정값은 현존하는 측정장치의 검출 한계에 가깝기 때문에, 실제의 스핀 밀도는 상기 값보다 낮을 것으로 예상된다.
본 출원인은 상기한 결정 구조와 특징을 가지는 상기한 결정성 규소막을 연속 입계 결정 규소(Continuous Grain Silicon: CGS)라 부른다.
종래의 반도체 박막에서는, 결정 입계가 캐리어 이동을 차단하는 장벽으로서 기능하지만, 본 실시예의 제조방법에 따른 반도체 박막에는 그러한 결정 입계가 실질적으로 존재하지 않기 때문에, 높은 캐리어 이동도가 실현될 수 있다. 따라서, 본 실시예의 제조방법에 따른 반도체 박막을 사용하여 제조된 TFT의 전기적 특성은 매우 우수한 값을 나타낸다. 이것을 이하에 설명한다.
[TFT의 전기적 특성에 관한 지견]
본 실시예의 제조방법에 따른 반도체 박막은 실질적으로 단결정(결정 입계가 실질적으로 존재하지 않는다)으로 간주될 수 있기 때문에, 그 반도체 박막을 활성층으로 사용하는 TFT는 단결정 규소를 사용하는 MOSFET에 필적하는 전기적 특성을 나타낸다. 아래에 나타낸 바와 같은 데이터가 본 발명자들에 의해 시작(試作)된 TFT로부터 얻어진다.
(1) TFT의 스위칭 성능(온/오프 동작 전환의 신속성)을 나타내는 지표로서의 서브스레시홀드(subthreshold) 계수는 N채널형 TFT와 P채널형 TFT 모두에서 60∼100 mV/decade(대표적으로는 60∼85 mV/decade)로 작다.
(2) TFT의 동작 속도를 나타내는 지표로서의 전계효과 이동도(μFE)는 N채널형 TFT에서는 200∼650 cm2/Vs(대표적으로는 250∼300 cm2/Vs), P채널형 TFT에서는 100∼300 cm2/Vs(대표적으로는 150∼200 cm2/Vs)로 크다.
(3) TFT의 구동 전압을 나타내는 지표로서의 스레시홀드 전압(Vth)은 N채널형 TFT에서는 -0.5∼1.5 V, P채널형 TFT에서는 -1.5∼0.5 V로 작다.
위에 설명된 바와 같이, 본 발명에서 얻어진 TFT는 매우 우수한 스위칭 특성 및 고속 동작 특성을 실현할 수 있다는 것이 확인된다.
한편, CGS의 형성에서, 결정화 온도 이상의 온도(700∼1100℃)에서의 상기한 어닐 공정이 결정립 내의 결함의 저하에 대하여 중요한 역할을 한다. 이것에 대하여 이하에 설명한다.
상기로부터, 촉매원소의 게터링 공정이 CGS의 형성에 필요불가결한 공정이라는 것이 이해된다. 본 발명자들은 이 공정에서 일어나는 현상에 대하여 다음의 모델을 고려한다.
먼저, 도 23(A)에 나타낸 상태에서는, 촉매원소(대표적으로는 니켈)가 결정립 내의 결함(주로 적층 결함)에서 편석된다. 즉, Si-Ni-Si와 같은 형태를 갖는 결합이 많이 존재하고 있다고 생각된다.
그러나, 결함에 존재하는 Ni이 촉매원소 게터링 공정을 행함으로써 제거되면, Si-Ni의 결합이 절단된다. 그리하여, 규소의 나머지 결합이 즉시 Si-Si 결합을 형성하여 안정하게 된다. 이렇게 하여, 결함이 소멸한다.
물론, 결정성 규소막내의 결함이 고온에서의 열 어닐에 의해 소멸한다는 것은 알려져 있고, 니켈과의 결합이 절단되고 많은 짝짓지 않은 결합이 발생되기 때문에, 규소의 재결합이 원활하게 행해지는 것으로 추측된다.
또한, 본 발명자들은 결정성 규소막이 결정화 온도 이상의 온도(700∼1100℃)에서의 가열처리에 의해 그의 하층에 고착되고 밀착성이 증가되어, 결함이 소멸하는 모델도 고려한다.
[TFT 특성과 CGS 사이의 관계에 관한 지견]
상기한 우수한 TFT 특성은 결정 입계에서 결정 격자에 연속성을 갖는 반도체 박막을 TFT의 활성층으로 사용하는 것에 의해 주로 좌우된다. 그 이유는 아래와 같은 것으로 고려된다.
결정 입계에서의 결정 격자의 연속성은 그 결정 입계가 "평면 형상 입계"(planar boundary)로 불리는 입계라는 사실에 기인한다. 본 명세서에서의 평면 형상 입계의 정의는, Japanese Journal of Applied Physics 제27권 제5호(1088년) 751-758페이지의 류이치 시모카와 및 유타카 하야시의 "Characterization of High-efficiency Cast-Si Solar Cell Wafers by MBIC measurement"에 기재된 "Planar boundary"이다.
상기 논문에 따르면, 평면 형상 입계는 {111} 쌍정(雙晶) 입계, {111} 적층 결함, {221} 쌍정 입계, {221} 트위스트 입계 등을 포함한다. 이 평면 형상 입계는 전기적으로 불활성이라는 특징을 가진다. 즉, 그 입계는 그것이 결정 입계일지라도 캐리어 이동을 저해하는 트랩으로서 기능하지 않기 때문에, 그 입계는 실질적으로 존재하지 않는 것으로 간주될 수 있다.
특히, {111} 쌍정 입계는 ∑3의 대응 입계(corresponding boundary)로도 불리고, {221} 쌍정 입계는 ∑9의 대응 입계로도 불린다. ∑값은 대응 입계의 정합 성의 정도를 나타내는 지침이 되는 파라미터이다. ∑값이 작을수록, 입계의 정합성이 우수하다는 것은 알려져 있다.
본 발명자들에 의해 행해진 본 실시예의 제조방법에 따른 반도체 박막의 관찰 결과, 거의 모든 결정 입계(90% 이상, 대표적으로는 95% 이상)는 ∑3의 대응 입계, 즉, {111} 쌍정 입계라는 것이 밝혀졌다.
2개의 결정립 사이에 형성된 결정 입계에서, 양 결정의 면 방위가 {110}인 경우, {111}면에 대응하는 격자 줄무늬에 의해 형성되는 각도가 θ이면, θ가 70.5°일 때, 입계는 ∑3의 대응 입계가 된다는 것은 알려져 있다.
따라서, 도 21(A)의 TEM 사진에 나타내어진 결정 입계에서는, 인접한 결정립들의 개개의 격자 줄무늬가 70°의 각도로 연속적이어서, 이 결정 입계가 {111} 쌍정 입계라는 것이 쉽게 추정된다.
한편, θ가 38.9°인 때는, 입계는 ∑9의 대응 입계가 된다. 그러한 다른 결정 입계도 존재하였다.
그러한 대응 입계는 동일 면 방위의 결정립들 사이에만 형성된다. 즉, 본 발명의 반도체 박막의 면 방위가 대략 {110}으로서 균일하기 때문에, 그러한 대응 입계가 넓은 범위에 걸쳐 형성될 수 있다. 이 특징은 면 방위가 불규칙한 다른 폴리실리콘 막에서는 얻어질 수 없다.
도 24(A)는 본 실시예의 제조방법에 따른 반도체 박막을 15,000배 확대한 TEM 사진(암시야상(暗視野像))이다. 이 사진에서 백색 영역과 흑색 영역이 보이지만, 동일 색으로 보이는 부분은 동일 배향성을 갖는다.
도 24(A)에서의 주목할만한 특징은, 그러한 넓은 범위의 암시야상에서, 백색 영역이 다소 높은 비율로 연속적으로 결합되어 있다는 것이다. 이것은, 동일 배향성을 갖는 결정립이 어느 정도의 방향성을 가지고 존재하고, 인접한 결정립들이 거의 동일 배향성을 가지고 있다는 것을 의미한다.
한편, 도 24(B)는 종래의 고온 폴리실리콘 막을 15,000배 확대한 TEM 사진(암시야상)이다. 종래의 고온 폴리실리콘 막에서는, 동일 면 방위의 부분들이 랜덤하게 존재하고, 도 24(A)에 나타낸 바와 같은 방향성을 가지는 균일성이 확인될 수 없다. 이것은 인접한 결정립들의 배향성이 전혀 불규칙하기 때문이라고 생각된다.
도 21에 나타낸 측정 지점들 이외의 다수의 영역에 대한 관찰 및 측정을 반복함으로써, 본 발명자들은 결정 입계에서의 결정 격자의 연속성이 TFT의 제조를 위한 충분히 넓은 영역에서 유지된다는 것을 확인하였다.
[실시예 2]
본 실시예에서는, 아날로그 화상 신호 공급원으로부터 공급되는 아날로그 화상 신호를 그대로 감마 보정하고 아날로그 계조를 실현할 수 있는 액정 표시장치에 대하여 설명한다.
도 10을 참조한다. 부호 1001은 비디오 신호 또는 텔레비전 신호와 같은 아날로그 화상 신호를 공급하는 아날로그 신호 공급원을 나타내고, 부호 1002는 아날로그 화상 신호 공급원(1001)으로부터 공급되는 아날로그 신호를 감마 보정하는 감마 보정 제어회로를 나타내고, 부호 1003은 D/A 변환회로를 나타내고, 1004는 메모 리를 나타낸다. 이 메모리(1004)는 실시예 1의 것과 유사하다. 부호 1005는 소스 신호선 측 드라이버를 나타내고, 1006은 게이트 신호선 측 드라이버를 나타내고, 부호 1007은 매트릭스 형태로 배치된 다수의 박막트랜지스터(TFT)로 구성된 화소 영역을 나타낸다. 이 화소 영역(1007)은 화소 매트릭스 회로로도 불린다. 본 실시예에서는, 화소의 수는 길이 및 폭으로 1024×768개로 하였다. 또한, 본 실시예에서는, 상기한 화소 수를 갖는 액정 표시장치를 설명하지만, 본 발명은 상기 화소 수를 갖는 액정 표시장치에 한정되는 것은 아니다.
본 실시예의 액정 표시장치에서는, 화소 영역(1007), 소스 신호선 측 드라이버(1005), 게이트 신호선 드라이버(1006), 감마 보정 제어회로(1002), D/A 변환회로(1003), 메모리(1004) 어느 것이나 TFT로 구성되고, 기판 상에 일체로 형성된다. D/A 변환회로(1003)는 IC 칩으로서 기판 상에 장착되거나, 또는 TFT에 의해 기판 상에 일체로 형성될 수도 있다. 다른 주변 회로도 TFT에 의해 기판 상에 일체로 형성될 수 있다. 또한, 다른 주변 회로는 IC 칩으로서 기판 상에 장착될 수도 있다.
아날로그 화상 신호 공급원(1001)으로부터 공급되는 아날로그 화상 신호는 감마 보정 제어회로(1002)에 공급된다. 메모리(1004)는 4 비트 메모리이다. 감마 보정 제어회로(1002)는 메모리(1004)에 기억된 감마 보정 데이터에 의거하여 아날로그 화상 신호 공급원(1001)으로부터 공급되는 아날로그 화상 신호를 감마 보정하고, 그 보정된 신호를 소스 신호선 측 드라이버(1005)에 송출한다. 메모리(1004)에 기억된 감마 보정을 위한 데이터는 D/A 변환회로(1003)에 의해 아날로그 신호로 변환되고, 감마 보정 제어회로(1002)로 송출된다.
감마 보정 제어회로(1002)에서는, 아날로그 신호가 처리되고, 화상 신호가 감마 보정되고, 그 감마 보정된 아날로그 화상 신호가 소스 신호선 측 드라이버에 공급된다.
소스 신호선 측 드라이버에 공급된 아날로그 신호는 소스 신호선 측 드라이버의 시프트 레지스터로부터의 신호에 의해 선택되고, 소스 신호선에 공급된다. 그 다음, 게이트 신호선 측 드라이버의 시프트 레지스터로부터의 신호에 따라, 소망의 화소가 온(on)으로 된다.
본 실시예에서는, 소스 신호선 측 드라이버(1005), 게이트 신호선 측 드라이버(1006), 화소 매트릭스 회로(화소 영역)(1007), 감마 보정 제어회로(1002), D/A 변환회로(1003), 및 메모리(1004)가 기판 상에 TFT들에 의해 일체로 형성되어 있다. D/A 변환회로(1003)는 D/A 변환회로가 포함된 IC 칩에 의해 기판 상에 장착될 수도 있다. 또한, 필요에 따라, 다른 주변 회로가 일체로 형성된다. 또한, 필요에 따라, 다른 주변 회로가 포함된 IC 칩이 기판 상에 장착된다.
또한, 본 실시예의 액정 표시장치도 실시예 1의 제조방법에 의해 제조될 수도 있다.
본 실시예에서는, 본 발명의 메모리를 구비한 반도체장치들 중, 특히 액정 표시장치에 대하여 설명하였지만, 본 발명의 FAMOS형 TFT 메모리는 메모리를 필요로 하는 어떠한 반도체장치에도 사용될 수 있다.
[실시예 3]
본 실시예에서는, 디지털 계조의 액정 표시장치의 다른 실시형태에 대하여 설명한다.
도 11을 참조한다. 도 11은 본 실시예의 액정 표시장치의 소스 신호선 측 드라이버, 게이트 신호선 측 드라이버, 화소 영역, 감마 보정 제어회로, 및 메모리를 나타낸다. 부호 1101은 소스 신호선 측 시프트 레지스터, 1102는 소스 신호선 측 드라이버에 입력되는 디지털 신호를 공급하기 위한 신호선을 나타낸다. 본 실시예에서는, 16 계조의 표시를 행하기 위해, 이 신호선(1102)이 4 비트 데이터를 처리할 수 있도록 설계되어 있다. 부호 1103은 신호선(1102)에 공급되는 신호를 소스 신호선 측 시프트 레지스터(1101)로부터의 신호에 의해 선택하고, 그 선택된 신호를 일시적으로 기억하는 래치 회로를 나타낸다. 부호 1104는 각각의 래치 회로(1103)로부터 공급되는 신호에 따라, 계조 전압 제어회로(1105)에서 전압이 조정되는 전압선(DC1∼DC16) 중 어느 하나를 선택하고, 소스 신호선(1109)에 공급하는 스위칭 회로를 나타낸다. 1행에 대응하는 화상 정보가 래치 회로(1103)들의 그룹에 기억된 후, 래치 회로(1103)들의 그룹에 기억된 화상 정보들이 동시에 스위칭 회로(1104)로 송출된다.
대응하는 화소 TFT(1110)가 소스 신호선에 공급되는 소정의 계조에 대응하는 신호 전압과 게이트 신호선 측 시프트 레지스터(1108)로부터의 신호에 의해 선택된다. 이렇게 하여, 소정의 계조에 대응하는 화상 정보가 각 화소에 기입된다.
본 실시예에서는, 신호선(1102)에 공급되는 디지털 신호가 감마 보정되지 않는다. 본 실시예에서는, 스위칭 회로(1104)에 의해 선택되는 각각의 전압선(DC1∼ DC16)에 동일 전압이 인가되지 않고, 그 전압선에 전압이 비선형적으로 인가되도록 설계되어 있다. 이렇게 함으로써, 화상 신호가 감마 보정될 수 있다.
도 12를 참조한다. 도 12는 본 실시예에서의 감마 보정 회로를 나타낸다. 부호 1106은, 감마 보정을 위한 데이터를 기억하는 메모리(1107)로부터의 데이터에 의거하여 계조 전압 제어회로(1105)의 TFT(Tr1.1∼Tr15.4)를 스위칭하여, 전압선(DC1∼DC16)에 인가되는 전압을 조정하는 감마 보정 제어회로를 나타낸다.
계조 전압 제어회로(1105)는 전압선(DC1∼DC16)에 접속된 다수의 TFT(Tr1.1∼Tr15.4)와 다수의 저항으로 구성되고, 감마 보정 제어회로에 의해 선택된 TFT에 따라, 전압선(DC1∼DC16)에 인가되는 전압이 감마 보정되도록 설계되어 있다.
감마 보정을 위한 데이터는 메모리(1107)에 기억되고, 공급되는 디지털 화상 신호에 따라, 필요로 하는 데이터가 판독된다. 실시예 1에서 사용된 것과 유사한 메모리가 메모리(1107)에 사용된다.
도 13을 참조한다. 도 13은 본 실시예에서 사용되는 전압선(DC1∼DC16)에 인가되는 전압의 상태의 일례를 나타낸다. 수직 축은 전압(V)을 나타낸다. 점선으로 나타낸 것은 감마 보정 전의 전압이고, 실선으로 나타낸 것을 감마 보정 후의 전압이다.
본 실시예에서는, 전압선(DC1∼DC16)에 인가되는 계조 전압에 감마 보정을 행함으로써, 디지털 화상 신호에 따라 스위칭 회로(1104)에 의해 선택된 전압선이 소망의 계조 전압을 소스 신호선에 공급할 수 있다.
본 실시예의 메모리(1107)가 감마 보정을 위한 데이터를 기억하지만, 그 데 이터는 실시예 1에서 설명된 방법에 의해 기억될 수도 있다. 본 실시예에서도, 메모리, 감마 보정 제어회로, 및 계조 전압 제어회로와 같은 주변 회로가, 화소 영역에 매트릭스 형태로 배치된 TFT 및 드라이버 회로를 구성하는 TFT와 동시에 기판 상에 일체로 형성된다. 제조 방법은 실시예 1에서 설명된 방법으로 할 수 있다.
본 실시예에서는, 본 발명의 메모리를 구비한 반도체장치들 중, 특히 액정 표시장치에 대하여 설명하였지만, 본 발명의 FAMOS형 TFT 메모리는 메모리를 필요로 하는 어떠한 반도체장치에도 사용될 수 있다.
[실시예 4]
상기 실시예들에서 사용된 액정 표시장치는 투사(投射)형 액정 표시장치에 조립되어 사용될 수 있다. 이 경우에도, 장치를 소형화하고 우수한 계조 표시를 하는 것이 가능하다.
본 실시예에서는, 본 발명의 메모리를 구비한 반도체장치들 중, 특히 투사형 액정 표시장치에 대하여 설명하였지만, 본 발명의 FAMOS형 TFT 메모리는 메모리를 필요로 하는 어떠한 반도체장치에도 사용될 수 있다.
[실시예 5]
상기 실시예 1∼4에서는, 표시 매체로서 액정을 사용하는 경우에 대하여 설명하였지만, 본 발명의 반도체 표시장치에 액정과 폴리머의 혼합 층을 사용하여, 소위 폴리머 분산형 액정 표시장치를 제작할 수도 있다. 또한, 본 발명은 인가 전압에 응답하여 광학 특성이 변조될 수 있는 다른 표시 매체를 구비한 표시장치에도 사용될 수 있다. 예를 들어, 본 발명은 표시 매체로서 전계발광(EL) 소자를 구비 한 표시장치에도 적용될 수 있다. 이 경우에도, 실시예 1에서 설명된 공정들이 메모리, 주변 회로 등을 포함하는 액티브 매트릭스 기판의 제조에 이용된다.
본 실시예에서는, 본 발명의 메모리를 구비한 반도체장치들 중, 특히 액정 표시장치에 대하여 설명하였지만, 본 발명의 FAMOS형 TFT 메모리는 메모리를 필요로 하는 어떠한 반도체장치에도 사용될 수 있다.
[실시예 6]
실시예 1, 2, 3 및 5의 비휘발성 메모리 및 감마 보정 회로에 의해 구성된 반도체장치 또는 반도체 표시장치는 다양한 용도를 갖는다. 본 실시예에서는, 이들 반도체장치에 대하여 설명한다.
그러한 반도체장치로서는, 비디오 카메라, 스틸 카메라, 프로젝터, 헤드 장착형 표시장치, 자동차 내비게이션 시스템, 퍼스널 컴퓨터, 휴대형 정보 단말기(모바일 컴퓨터, 휴대 전화기 등) 등을 들 수 있다. 도 18(A)∼도 18(E)는 이들 반도체장치의 예를 나타낸다.
도 18(A)는 본체(1801), 카메라부(1802), 수상부(1803), 조작 스위치(1804), 및 표시장치(1805)로 구성된 모바일 컴퓨터를 나타낸다.
도 18(B)는 본체(1901), 표시장치(1902), 및 밴드부(1903)로 구성된 헤드 장착형 표시장치를 나타낸다.
도 18(C)는 본체(2001), 광원(2002), 표시장치(2003), 광학계(2004), 및 스크린(2005)으로 구성된 프론트(front)형 프로젝터를 나타낸다.
도 18(D)는 본체(2101), 음성 출력부(2102), 음성 입력부(2103), 표시장 치(2104), 조작 스위치(2105), 및 안테나(2106)로 구성된 휴대 전화기를 나타낸다.
도 18(E)는 본체(2201), 표시장치(2202), 음성 입력부(2203), 조작 스위치(2204), 배터리(2205), 및 수상부(2206)로 구성된 비디오 카메라를 나타낸다.
[실시예 7]
본 실시예에서는, 실시예 1에서 설명된 제조공정에서, 게이트 전극에 Ta(탄탈) 또는 Ta 합금을 사용하는 경우에 대하여 설명한다.
게이트 전극에 Ta 또는 Ta 합금을 사용하는 경우, 약 450℃∼약 600℃에서 열산화를 행하는 것이 가능하여, 막질이 우수한 Ta2O3 막과 같은 산화막이 게이트 전극 상에 형성된다. 이 산화막은 실시예 1에서 설명된 바와 같이 게이트 전극에 Al(알루미늄)을 사용한 때 형성되는 산화막보다 우수한 막질을 가진다는 것이 알려져 있다.
이것은, 절연막의 내압 평가의 하나인 J-E 특성(전류 밀도-전계 강도 특성)에서, Ta 또는 Ta 합금의 산화막이 Al의 산화막보다 우수한 특성을 가진다는 사실로부터 밝혀졌다.
Ta2O3는 약 11.6의 비유전율을 가지고, 플로팅 게이트와 컨트롤 게이트 사이의 용량(C3)(실시예 1의 식 1 참조)이 크기 때문에, 게이트 전극에 Al을 사용한 경우에 비하여 플로팅 게이트에 전하가 보다 쉽게 주입된다는 이점도 있다.
또한, 게이트 전극에 Ta을 사용한 경우, 상기 실시예에서와 같이 양극산화를 행하는 것도 가능하다.
또한, 실시예 1∼6의 반도체장치에서도, 게이트 전극에 Ta 또는 Ta 합금을 사용할 수 있다.
본 발명에 따르면, 메모리를 필요로 하는 반도체장치에서, FAMOS형 TFT 메모리를 공정의 증가 없이 용이하게 제조하는 것이 가능하여, 반도체장치의 고성능화와 소형화가 가능하게 된다.
또한, 본 발명에 따르면, 감마 보정을 행하는 연산 회로와 감마 보정에 사용되는 데이터를 기억하는 메모리가 화소 TFT, 드라이버 회로 및 다른 주변회로와 동시에 일체로 형성되기 때문에, 액정 표시장치를 소형화하면서 우수한 계조 표시를 갖는 액정 표시장치를 실현하는 것이 가능하다.

Claims (9)

  1. 메모리를 포함하는 반도체장치로서,
    상기 메모리가.
    절연 표면상에 형성된 섬 형상의 반도체층;
    상기 섬 형상의 반도체층상에 형성된 게이트 절연막;
    상기 섬 형상의 반도체층의 채널 영역 위에 있는 플로팅(floating) 게이트;
    상기 플로팅 게이트를 덮고 금속 산화물로 된 절연층; 및
    상기 절연층을 사이에 두고 상기 플로팅 게이트 위에 있는 컨트롤 게이트를 포함하는 것을 특징으로 하는 반도체장치.
  2. 메모리를 포함하는 반도체장치로서,
    상기 메모리가.
    절연 표면상에 형성된 섬 형상의 반도체층;
    상기 섬 형상의 반도체층상에 형성된 게이트 절연막;
    상기 섬 형상의 반도체층의 채널 영역 위에 있는 전하 저장층;
    상기 전하 저장층을 덮고 금속 산화물로 된 절연층; 및
    상기 절연층을 사이에 두고 상기 전하 저장층 위에 있는 컨트롤 게이트를 포함하는 것을 특징으로 하는 반도체장치.
  3. 메모리를 포함하는 반도체장치로서,
    상기 메모리가.
    절연 표면상에 형성된 섬 형상의 반도체층;
    상기 섬 형상의 반도체층상에 형성된 게이트 절연막;
    상기 섬 형상의 반도체층의 채널 영역 위에 있는 플로팅 게이트;
    상기 플로팅 게이트를 덮고 질화규소막으로 된 절연층; 및
    상기 절연층을 사이에 두고 상기 플로팅 게이트 위에 있는 컨트롤 게이트를 포함하는 것을 특징으로 하는 반도체장치.
  4. 메모리를 포함하는 반도체장치로서,
    상기 메모리가.
    절연 표면상에 형성된 섬 형상의 반도체층;
    상기 섬 형상의 반도체층상에 형성된 게이트 절연막;
    상기 섬 형상의 반도체층의 채널 영역 위에 있는 전하 저장층;
    상기 전하 저장층을 덮고 질화규소막으로 된 절연층; 및
    상기 절연층을 사이에 두고 상기 전하 저장층 위에 있는 컨트롤 게이트를 포함하는 것을 특징으로 하는 반도체장치.
  5. 제 1 항 또는 제 2 항에 있어서, 상기 금속 산화물이 상기 플로팅 게이트의 재료의 양극산화물인 것을 특징으로 하는 반도체장치.
  6. 제 5 항에 있어서, 상기 플로팅 게이트의 재료가 알루미늄을 주성분으로 하는 것을 특징으로 하는 반도체장치.
  7. 제 5 항에 있어서, 상기 플로팅 게이트의 재료가 탄탈을 주성분으로 하는 것을 특징으로 하는 반도체장치.
  8. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 상기 섬 형상의 반도체층이 결정화된 규소막을 사용하여 형성된 것을 특징으로 하는 반도체장치.
  9. 제 8 항에 있어서, 상기 결정화된 규소막이 촉매원소를 사용하여 결정화된 것을 특징으로 하는 반도체장치.
KR1020060039894A 1997-08-19 2006-05-03 반도체장치 KR100680741B1 (ko)

Applications Claiming Priority (12)

Application Number Priority Date Filing Date Title
JP23892797 1997-08-19
JPJP-P-1997-00238927 1997-08-19
JPJP-P-1997-00240506 1997-08-20
JP24050697 1997-08-20
JPJP-P-1998-00132748 1998-04-27
JP13274998 1998-04-27
JP13274898 1998-04-27
JPJP-P-1998-00132749 1998-04-27
JPJP-P-1998-00161363 1998-05-25
JP16136398A JP4294118B2 (ja) 1997-08-19 1998-05-25 表示装置および表示装置の作製方法
JPJP-P-1998-00161366 1998-05-25
JP16136698A JP4112686B2 (ja) 1997-08-20 1998-05-25 半導体装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1019980033200A Division KR100635085B1 (ko) 1997-08-19 1998-08-17 반도체 장치

Publications (2)

Publication Number Publication Date
KR20060054273A true KR20060054273A (ko) 2006-05-22
KR100680741B1 KR100680741B1 (ko) 2007-02-09

Family

ID=29741164

Family Applications (3)

Application Number Title Priority Date Filing Date
KR1019980033200A KR100635085B1 (ko) 1997-08-19 1998-08-17 반도체 장치
KR1020050091094A KR100619673B1 (ko) 1997-08-19 2005-09-29 반도체장치
KR1020060039894A KR100680741B1 (ko) 1997-08-19 2006-05-03 반도체장치

Family Applications Before (2)

Application Number Title Priority Date Filing Date
KR1019980033200A KR100635085B1 (ko) 1997-08-19 1998-08-17 반도체 장치
KR1020050091094A KR100619673B1 (ko) 1997-08-19 2005-09-29 반도체장치

Country Status (2)

Country Link
US (5) US6667494B1 (ko)
KR (3) KR100635085B1 (ko)

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6667494B1 (en) * 1997-08-19 2003-12-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and semiconductor display device
JP3980178B2 (ja) * 1997-08-29 2007-09-26 株式会社半導体エネルギー研究所 不揮発性メモリおよび半導体装置
JPH11143379A (ja) * 1997-09-03 1999-05-28 Semiconductor Energy Lab Co Ltd 半導体表示装置補正システムおよび半導体表示装置の補正方法
US6686623B2 (en) 1997-11-18 2004-02-03 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile memory and electronic apparatus
US6441758B1 (en) * 1997-11-27 2002-08-27 Semiconductor Energy Laboratory Co., Ltd. D/A conversion circuit and semiconductor device
JP2000012864A (ja) 1998-06-22 2000-01-14 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US6271101B1 (en) 1998-07-29 2001-08-07 Semiconductor Energy Laboratory Co., Ltd. Process for production of SOI substrate and process for production of semiconductor device
JP4476390B2 (ja) 1998-09-04 2010-06-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6469317B1 (en) 1998-12-18 2002-10-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
US6909411B1 (en) * 1999-07-23 2005-06-21 Semiconductor Energy Laboratory Co., Ltd. Display device and method for operating the same
US6411019B1 (en) * 1999-07-27 2002-06-25 Luxell Technologies Inc. Organic electroluminescent device
KR100362475B1 (ko) * 2000-12-06 2002-11-23 삼성전자 주식회사 액정 표시 장치와 이의 구동 장치 및 방법
US7337463B1 (en) * 2000-03-09 2008-02-26 Intel Corporation Displaying heterogeneous video
US6577531B2 (en) * 2000-04-27 2003-06-10 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile memory and semiconductor device
US7088322B2 (en) * 2000-05-12 2006-08-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US6734924B2 (en) 2000-09-08 2004-05-11 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
JP2003108072A (ja) * 2001-09-28 2003-04-11 Semiconductor Energy Lab Co Ltd 表示装置およびその駆動方法
JP4149168B2 (ja) 2001-11-09 2008-09-10 株式会社半導体エネルギー研究所 発光装置
US20030193485A1 (en) * 2002-04-10 2003-10-16 Da Cunha John M. Active display system
JP4159779B2 (ja) * 2001-12-28 2008-10-01 株式会社半導体エネルギー研究所 半導体装置、電子機器
US6812491B2 (en) * 2002-03-22 2004-11-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory cell and semiconductor memory device
KR100859514B1 (ko) * 2002-05-30 2008-09-22 삼성전자주식회사 액정 표시 장치 및 그 구동 장치
KR100460028B1 (ko) * 2002-08-19 2004-12-03 삼성전자주식회사 불휘발성 메모리 장치의 게이트 형성방법
FR2844648B1 (fr) * 2002-09-16 2004-10-15 Commissariat Energie Atomique Pompe de charges a injection de charges
KR100874647B1 (ko) * 2002-09-17 2008-12-17 엘지디스플레이 주식회사 액정표시소자 및 그 제조 방법
JP5046464B2 (ja) * 2002-12-18 2012-10-10 株式会社半導体エネルギー研究所 半導体記憶素子の作製方法
US7335934B2 (en) * 2003-07-22 2008-02-26 Innovative Silicon S.A. Integrated circuit device, and method of fabricating same
US7453531B2 (en) * 2003-11-22 2008-11-18 Lg Display Co., Ltd. LCD driving device having plural TFT channels connected in parallel with either increasing channel widths or decreasing channel distances from central part to edges of the device
KR101146418B1 (ko) * 2004-11-08 2012-05-17 엘지디스플레이 주식회사 폴리 실리콘형 액정 표시 장치용 어레이 기판 및 그 제조방법
KR101160835B1 (ko) * 2005-07-20 2012-06-28 삼성전자주식회사 표시 장치의 구동 장치
KR100714014B1 (ko) * 2005-12-13 2007-05-04 삼성에스디아이 주식회사 유기 발광 표시장치
KR101201320B1 (ko) * 2005-12-28 2012-11-14 엘지디스플레이 주식회사 액정 표시장치의 구동장치 및 구동방법
US7576815B2 (en) * 2006-07-10 2009-08-18 Intel Corporation Method and apparatus of liquid-crystal-on-silicon assembly
US7596024B2 (en) * 2006-07-14 2009-09-29 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile memory
KR101475411B1 (ko) * 2008-07-15 2014-12-22 삼성전자주식회사 폴리 실리콘 박막 트랜지스터 및 그 제조방법
KR101952733B1 (ko) * 2010-11-05 2019-02-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2015193384A2 (en) 2014-06-17 2015-12-23 Tyco Electronics Raychem Bvba Cable distribution system
JP6901831B2 (ja) 2015-05-26 2021-07-14 株式会社半導体エネルギー研究所 メモリシステム、及び情報処理システム
WO2017068478A1 (en) 2015-10-22 2017-04-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device or memory device including the semiconductor device
US10606009B2 (en) 2015-12-01 2020-03-31 CommScope Connectivity Belgium BVBA Cable distribution system with fan out devices
KR20180051340A (ko) * 2016-11-08 2018-05-16 삼성전기주식회사 카메라 모듈

Family Cites Families (94)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3634203A (en) * 1969-07-22 1972-01-11 Texas Instruments Inc Thin film metallization processes for microcircuits
US4065781A (en) 1974-06-21 1977-12-27 Westinghouse Electric Corporation Insulated-gate thin film transistor with low leakage current
US4409724A (en) 1980-11-03 1983-10-18 Texas Instruments Incorporated Method of fabricating display with semiconductor circuits on monolithic structure and flat panel display produced thereby
US4394688A (en) 1981-08-25 1983-07-19 Hamamatsu Systems, Inc. Video system having an adjustable digital gamma correction for contrast enhancement
JPH0658966B2 (ja) 1982-05-17 1994-08-03 キヤノン株式会社 半導体素子
JPS6179315U (ko) * 1984-10-26 1986-05-27
US5017977A (en) 1985-03-26 1991-05-21 Texas Instruments Incorporated Dual EPROM cells on trench walls with virtual ground buried bit lines
US4774556A (en) 1985-07-25 1988-09-27 Nippondenso Co., Ltd. Non-volatile semiconductor memory device
JP2735193B2 (ja) 1987-08-25 1998-04-02 株式会社東芝 不揮発性半導体装置及びその製造方法
US4780424A (en) 1987-09-28 1988-10-25 Intel Corporation Process for fabricating electrically alterable floating gate memory devices
US4853895A (en) * 1987-11-30 1989-08-01 Texas Instruments Incorporated EEPROM including programming electrode extending through the control gate electrode
US4922240A (en) * 1987-12-29 1990-05-01 North American Philips Corp. Thin film active matrix and addressing circuitry therefor
US4861730A (en) 1988-01-25 1989-08-29 Catalyst Semiconductor, Inc. Process for making a high density split gate nonvolatile memory cell
JPH0311390A (ja) 1989-06-08 1991-01-18 Matsushita Electric Ind Co Ltd 投写型画像表示装置
US5021848A (en) 1990-03-13 1991-06-04 Chiu Te Long Electrically-erasable and electrically-programmable memory storage devices with self aligned tunnel dielectric area and the method of fabricating thereof
US5053842A (en) 1990-05-30 1991-10-01 Seiko Instruments Inc. Semiconductor nonvolatile memory
US5071782A (en) 1990-06-28 1991-12-10 Texas Instruments Incorporated Vertical memory cell array and method of fabrication
US5078498A (en) 1990-06-29 1992-01-07 Texas Instruments Incorporated Two-transistor programmable memory cell with a vertical floating gate transistor
US5188976A (en) 1990-07-13 1993-02-23 Hitachi, Ltd. Manufacturing method of non-volatile semiconductor memory device
US5202576A (en) 1990-08-29 1993-04-13 Texas Instruments Incorporated Asymmetrical non-volatile memory cell, arrays and methods for fabricating same
US5146426A (en) 1990-11-08 1992-09-08 North American Philips Corp. Electrically erasable and programmable read only memory with trench structure
JP2794678B2 (ja) * 1991-08-26 1998-09-10 株式会社 半導体エネルギー研究所 絶縁ゲイト型半導体装置およびその作製方法
KR960013313B1 (ko) 1991-07-12 1996-10-02 가부시키가이샤 한도오따이 에네루기 겐큐쇼 전기광학 표시장치
JPH0582787A (ja) * 1991-09-19 1993-04-02 Sony Corp 薄膜トランジスタ型不揮発性半導体メモリ装置
JP3105310B2 (ja) 1991-09-30 2000-10-30 株式会社半導体エネルギー研究所 多結晶半導体膜および薄膜トランジスタ作製方法
JPH0613627A (ja) 1991-10-08 1994-01-21 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JPH05191675A (ja) 1992-01-14 1993-07-30 Canon Inc ガンマ補正回路及びそれを用いた撮像装置
JPH05203991A (ja) 1992-01-28 1993-08-13 Canon Inc 液晶パネル表示装置
JPH05210364A (ja) 1992-01-31 1993-08-20 Canon Inc 液晶パネル表示装置
JPH0669515A (ja) 1992-08-19 1994-03-11 Fujitsu Ltd 半導体記憶装置
JP3431647B2 (ja) 1992-10-30 2003-07-28 株式会社半導体エネルギー研究所 半導体装置とその作製方法およびメモリ装置の作製方法およびレーザードーピング処理方法
JPH06138849A (ja) 1992-10-30 1994-05-20 Sharp Corp 液晶映像表示装置
JPH06217239A (ja) 1993-01-15 1994-08-05 Sanyo Electric Co Ltd ガンマ補正機能を有する液晶プロジェクタ
JP2791858B2 (ja) 1993-06-25 1998-08-27 株式会社半導体エネルギー研究所 半導体装置作製方法
WO1995003629A1 (fr) * 1993-07-26 1995-02-02 Seiko Epson Corporation Dispositif semi-conducteur a film mince, sa fabrication et son systeme d'affichage
JPH0786532A (ja) 1993-09-17 1995-03-31 Fujitsu Ltd 半導体装置及びその製造方法
JP3030368B2 (ja) 1993-10-01 2000-04-10 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JPH07135323A (ja) 1993-10-20 1995-05-23 Semiconductor Energy Lab Co Ltd 薄膜状半導体集積回路およびその作製方法
US5923962A (en) 1993-10-29 1999-07-13 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device
JP3431033B2 (ja) 1993-10-29 2003-07-28 株式会社半導体エネルギー研究所 半導体作製方法
TW264575B (ko) 1993-10-29 1995-12-01 Handotai Energy Kenkyusho Kk
KR970010685B1 (ko) 1993-10-30 1997-06-30 삼성전자 주식회사 누설전류가 감소된 박막 트랜지스터 및 그 제조방법
JP3488730B2 (ja) 1993-11-05 2004-01-19 株式会社ルネサステクノロジ 半導体集積回路装置
JP2759415B2 (ja) 1993-11-05 1998-05-28 株式会社半導体エネルギー研究所 半導体装置の作製方法
JPH07131030A (ja) * 1993-11-05 1995-05-19 Sony Corp 表示用薄膜半導体装置及びその製造方法
TW299897U (en) 1993-11-05 1997-03-01 Semiconductor Energy Lab A semiconductor integrated circuit
JPH07209672A (ja) * 1993-12-03 1995-08-11 Semiconductor Energy Lab Co Ltd 非発光型ディスプレーを有する電子装置
KR100319332B1 (ko) 1993-12-22 2002-04-22 야마자끼 순페이 반도체장치및전자광학장치
JP3207693B2 (ja) * 1994-12-13 2001-09-10 シャープ株式会社 画像表示装置
US5844538A (en) 1993-12-28 1998-12-01 Sharp Kabushiki Kaisha Active matrix-type image display apparatus controlling writing of display data with respect to picture elements
JP3438190B2 (ja) * 1994-03-14 2003-08-18 株式会社日立製作所 Ｔｆｔディスプレイ装置
US5642129A (en) 1994-03-23 1997-06-24 Kopin Corporation Color sequential display panels
JP3672586B2 (ja) 1994-03-24 2005-07-20 株式会社半導体エネルギー研究所 補正システムおよびその動作方法
JPH07322181A (ja) 1994-05-20 1995-12-08 Fujitsu General Ltd ガンマ補正回路
JP2826982B2 (ja) 1994-07-07 1998-11-18 エルジイ・セミコン・カンパニイ・リミテッド 結晶化方法及びこれを用いた薄膜トランジスタの製造方法
JP3464287B2 (ja) 1994-09-05 2003-11-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5789762A (en) 1994-09-14 1998-08-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor active matrix circuit
JPH08148694A (ja) 1994-09-22 1996-06-07 Sanyo Electric Co Ltd 薄膜トランジスタ
JPH08107208A (ja) 1994-10-03 1996-04-23 Fujitsu Ltd 薄膜半導体装置の製造方法
US6128648A (en) 1994-11-23 2000-10-03 International Business Machines Corporation Information handling system and method for maintaining coherency between network servers and mobile terminals
GB9424598D0 (en) 1994-12-06 1995-01-25 Philips Electronics Uk Ltd Semiconductor memory with non-volatile memory transistor
JPH08167722A (ja) * 1994-12-14 1996-06-25 Semiconductor Energy Lab Co Ltd 半導体集積回路の作製方法
GB9502717D0 (en) 1995-02-10 1995-03-29 Innovation Tk Ltd Digital image processing
JPH08255846A (ja) 1995-03-17 1996-10-01 Nippondenso Co Ltd 半導体装置及びその製造方法
US5666159A (en) * 1995-04-24 1997-09-09 Eastman Kodak Company Electronic camera system with programmable transmission capability
US5539459A (en) 1995-05-18 1996-07-23 Polaroid Corporation Optimal tone scale mapping in electronic cameras
JP3059076B2 (ja) 1995-06-19 2000-07-04 シャープ株式会社 不揮発性半導体記憶装置
US5926562A (en) 1995-06-23 1999-07-20 Fuji Photo Film Co., Ltd. Image processing method using reference values to determine exposure state
US5933199A (en) 1995-09-15 1999-08-03 Lg Electronics Inc. Gamma correction circuit using analog multiplier
JP3409542B2 (ja) * 1995-11-21 2003-05-26 ソニー株式会社 半導体装置の製造方法
TW329500B (en) 1995-11-14 1998-04-11 Handotai Energy Kenkyusho Kk Electro-optical device
KR0172901B1 (ko) 1995-12-29 1999-02-01 구자홍 박막 트랜지스터 제조방법
TW317643B (ko) 1996-02-23 1997-10-11 Handotai Energy Kenkyusho Kk
JPH09238927A (ja) 1996-03-05 1997-09-16 Rion Co Ltd 聴覚検査用ヘッドホン装置
JPH09240506A (ja) 1996-03-05 1997-09-16 Honda Motor Co Ltd ステアリングスポーク角調整方法及びこの調整装置
JP3402909B2 (ja) * 1996-03-12 2003-05-06 アルプス電気株式会社 薄膜トランジスタ装置及び液晶表示装置
EP0801427A3 (en) 1996-04-11 1999-05-06 Matsushita Electric Industrial Co., Ltd. Field effect transistor, semiconductor storage device, method of manufacturing the same and method of driving semiconductor storage device
JP3593212B2 (ja) * 1996-04-27 2004-11-24 株式会社半導体エネルギー研究所 表示装置
KR100205867B1 (ko) 1996-05-21 1999-07-01 구자홍 액티브매트릭스기판의 제조방법 및 그 방법에 의해제조되는액티브매트릭스기판
EP0834734A3 (en) 1996-10-01 1998-09-16 Texas Instruments Inc. Optical sensor
US5811857A (en) * 1996-10-22 1998-09-22 International Business Machines Corporation Silicon-on-insulator body-coupled gated diode for electrostatic discharge (ESD) and analog applications
JP3704550B2 (ja) 1996-10-31 2005-10-12 アークレイ株式会社 乾式測定試験素子
JPH10161363A (ja) 1996-11-29 1998-06-19 Mita Ind Co Ltd 予約型原稿搬送装置
JPH10161366A (ja) 1996-12-04 1998-06-19 Konica Corp 画像濃度の補正方法
US5962462A (en) * 1996-12-13 1999-10-05 Merck & Co., Inc. Spiro-substituted azacycles as modulators of chemokine receptor activity
JP4401448B2 (ja) 1997-02-24 2010-01-20 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4566294B2 (ja) 1997-06-06 2010-10-20 株式会社半導体エネルギー研究所 連続粒界結晶シリコン膜、半導体装置
JP4318768B2 (ja) 1997-07-23 2009-08-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6717179B1 (en) 1997-08-19 2004-04-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and semiconductor display device
US6667494B1 (en) 1997-08-19 2003-12-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and semiconductor display device
JP4112686B2 (ja) 1997-08-20 2008-07-02 株式会社半導体エネルギー研究所 半導体装置
JP3980178B2 (ja) * 1997-08-29 2007-09-26 株式会社半導体エネルギー研究所 不揮発性メモリおよび半導体装置
JPH11143379A (ja) 1997-09-03 1999-05-28 Semiconductor Energy Lab Co Ltd 半導体表示装置補正システムおよび半導体表示装置の補正方法
JP3943245B2 (ja) * 1997-09-20 2007-07-11 株式会社半導体エネルギー研究所 半導体装置

Also Published As

Publication number Publication date
US7126156B2 (en) 2006-10-24
US6597014B1 (en) 2003-07-22
KR20050105115A (ko) 2005-11-03
US6670635B1 (en) 2003-12-30
KR100619673B1 (ko) 2006-09-06
KR100680741B1 (ko) 2007-02-09
US20040094765A1 (en) 2004-05-20
KR100635085B1 (ko) 2007-01-31
US20070034873A1 (en) 2007-02-15
US6667494B1 (en) 2003-12-23
US7750347B2 (en) 2010-07-06
KR19990023634A (ko) 1999-03-25

Similar Documents

Publication Publication Date Title
KR100680741B1 (ko) 반도체장치
KR100500301B1 (ko) 비휘발성메모리및반도체장치
US6335716B1 (en) Semiconductor display device correcting system and correcting method of semiconductor display device
KR100646737B1 (ko) 표시장치
KR100548799B1 (ko) 표시장치 및 그의 구동방법
US8373631B2 (en) Driving circuit of a semiconductor display device and the semiconductor display device
US6407430B1 (en) Electro-optical device and semiconductor circuit
US6717179B1 (en) Semiconductor device and semiconductor display device
JPH1197702A (ja) 半導体装置およびその作製方法
JP4294118B2 (ja) 表示装置および表示装置の作製方法
JP5041839B2 (ja) 半導体装置
JP4112686B2 (ja) 半導体装置
JP5504239B2 (ja) 半導体装置の作製方法
TW406281B (en) Semiconductor device and semiconductor display device

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130104

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140103

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20141230

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160104

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee